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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022141178
(43)【公開日】2022-09-29
(54)【発明の名称】メモリシステム
(51)【国際特許分類】
G06F 12/00 20060101AFI20220921BHJP
G06F 13/16 20060101ALI20220921BHJP
G11C 7/10 20060101ALI20220921BHJP
G11C 8/12 20060101ALI20220921BHJP
G06F 13/36 20060101ALI20220921BHJP
G06F 13/38 20060101ALI20220921BHJP
G06F 13/42 20060101ALI20220921BHJP
【ＦＩ】
G06F12/00 564A
G06F13/16 510B
G11C7/10 100
G11C7/10 455
G11C8/12 200
G06F13/36 530C
G06F13/38 350
G06F13/42 310
【審査請求】未請求
【請求項の数】12
【出願形態】ＯＬ
(21)【出願番号】P 2021041369
(22)【出願日】2021-03-15
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】坂上 健二
【テーマコード（参考）】
5B061
5B077
5B160
【Ｆターム（参考）】
5B061SS01
5B077NN02
5B077NN03
5B160CC01
5B160MB00
(57)【要約】 （修正有）
【課題】信号を適切に伝送できるメモリシステムを提供する。
【解決手段】メモリシステム１は、コントローラ２と複数のメモリチップ３－１～３－４とチャネルＣＨとを有する。コントローラは、クロック、タイミング制御信号及びデータ信号を出力する。複数のメモリチップのそれぞれは、少なくともクロック入力端子、タイミング制御入力端子、タイミング制御出力端子、データ入力端子及びデータ出力端子を有する。チャネルは、ループバスＬＢを含む。ループバスは、コントローラ及び複数のメモリチップをリング状に接続する。コントローラは、チャネルを介してクロック信号及びタイミング制御信号を複数のメモリチップに伝送し、メモリチップの動作タイミングを制御可能である。
【選択図】図１
【解決手段】メモリシステム１は、コントローラ２と複数のメモリチップ３－１～３－４とチャネルＣＨとを有する。コントローラは、クロック、タイミング制御信号及びデータ信号を出力する。複数のメモリチップのそれぞれは、少なくともクロック入力端子、タイミング制御入力端子、タイミング制御出力端子、データ入力端子及びデータ出力端子を有する。チャネルは、ループバスＬＢを含む。ループバスは、コントローラ及び複数のメモリチップをリング状に接続する。コントローラは、チャネルを介してクロック信号及びタイミング制御信号を複数のメモリチップに伝送し、メモリチップの動作タイミングを制御可能である。
【選択図】図１
【特許請求の範囲】
【請求項1】
クロック信号、タイミング制御信号、及びデータ信号を出力するコントローラと、
それぞれが少なくともクロック入力端子、タイミング制御入力端子、タイミング制御出力端子、データ入力端子、データ出力端子を有する複数のメモリチップと、
前記コントローラ及び前記複数のメモリチップをリング状に接続するループバスを含むチャネルと、
を備え、
前記コントローラは、前記チャネルを介して前記クロック信号及び前記タイミング制御信号を前記複数のメモリチップに伝送し、前記メモリチップの動作タイミングを制御可能である
メモリシステム。
それぞれが少なくともクロック入力端子、タイミング制御入力端子、タイミング制御出力端子、データ入力端子、データ出力端子を有する複数のメモリチップと、
前記コントローラ及び前記複数のメモリチップをリング状に接続するループバスを含むチャネルと、
を備え、
前記コントローラは、前記チャネルを介して前記クロック信号及び前記タイミング制御信号を前記複数のメモリチップに伝送し、前記メモリチップの動作タイミングを制御可能である
メモリシステム。
【請求項2】
前記コントローラは、前記チャネルを介して前記複数のメモリチップに一括してアクセスしてデータのライト及びリードの少なくとも一方を行わせることが可能である
請求項１に記載のメモリシステム。
請求項１に記載のメモリシステム。
【請求項3】
前記コントローラは、前記チャネルを介して前記複数のメモリチップのうち少なくとも１つのメモリチップに選択的にアクセスしてデータのライト及びリードの少なくとも一方を行わせることが可能である
請求項１に記載のメモリシステム。
請求項１に記載のメモリシステム。
【請求項4】
前記コントローラは、イネーブルにするメモリチップを指定するコマンドを前記データ信号として前記チャネルへ出力し、前記指定されたメモリチップにアクセスする
請求項２又は３に記載のメモリシステム。
請求項２又は３に記載のメモリシステム。
【請求項5】
前記メモリチップは、チップイネーブル入力端子をさらに有し、
前記コントローラは、イネーブルにするメモリチップを指定するチップイネーブル信号を前記チャネルへ出力し、
前記メモリチップは、前記チップイネーブル入力端子から入力されたチップイネーブル信号によって指定される
請求項２又は３に記載のメモリシステム。
前記コントローラは、イネーブルにするメモリチップを指定するチップイネーブル信号を前記チャネルへ出力し、
前記メモリチップは、前記チップイネーブル入力端子から入力されたチップイネーブル信号によって指定される
請求項２又は３に記載のメモリシステム。
【請求項6】
前記チャネルは、前記コントローラに対して前記複数のメモリチップを並列に接続する並列バスをさらに含み、
前記並列バスは、前記チップイネーブル信号を前記複数のメモリチップに並列に伝送し、
前記ループバスは、前記タイミング制御信号及び前記データ信号のそれぞれを前記複数のメモリチップに順次に伝送する
請求項５に記載のメモリシステム。
前記並列バスは、前記チップイネーブル信号を前記複数のメモリチップに並列に伝送し、
前記ループバスは、前記タイミング制御信号及び前記データ信号のそれぞれを前記複数のメモリチップに順次に伝送する
請求項５に記載のメモリシステム。
【請求項7】
前記メモリチップは、
伝送されたクロック信号に応じたクロック信号を生成するクロック生成回路と、
前記タイミング制御入力端子を介して入力された前記タイミング制御信号を前記生成されたクロック信号に同期して前記タイミング制御出力端子の側へ転送する第１の転送回路と、
前記データ入力端子を介して入力された前記データ信号を前記生成されたクロック信号に同期して前記データ出力端子の側へ転送する第２の転送回路と、
をさらに有する
請求項１に記載のメモリシステム。
伝送されたクロック信号に応じたクロック信号を生成するクロック生成回路と、
前記タイミング制御入力端子を介して入力された前記タイミング制御信号を前記生成されたクロック信号に同期して前記タイミング制御出力端子の側へ転送する第１の転送回路と、
前記データ入力端子を介して入力された前記データ信号を前記生成されたクロック信号に同期して前記データ出力端子の側へ転送する第２の転送回路と、
をさらに有する
請求項１に記載のメモリシステム。
【請求項8】
前記メモリチップは、クロック出力端子をさらに有し、
前記ループバスは、前記クロック信号に応じたクロック信号、前記タイミング制御信号、前記データ信号のそれぞれを前記複数のメモリチップに順次に伝送する
請求項７に記載のメモリシステム。
前記ループバスは、前記クロック信号に応じたクロック信号、前記タイミング制御信号、前記データ信号のそれぞれを前記複数のメモリチップに順次に伝送する
請求項７に記載のメモリシステム。
【請求項9】
前記チャネルは、前記コントローラに対して前記複数のメモリチップを並列に接続する並列バスをさらに含み、
前記並列バスは、前記クロック信号を前記複数のメモリチップに並列に伝送し、
前記ループバスは、前記タイミング制御信号、前記データ信号のそれぞれを前記複数のメモリチップに順次に伝送する
請求項７に記載のメモリシステム。
前記並列バスは、前記クロック信号を前記複数のメモリチップに並列に伝送し、
前記ループバスは、前記タイミング制御信号、前記データ信号のそれぞれを前記複数のメモリチップに順次に伝送する
請求項７に記載のメモリシステム。
【請求項10】
前記メモリチップは、ＳＰＩ（Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ）規格に準拠したコマンドを実行可能である
請求項１に記載のメモリシステム。
請求項１に記載のメモリシステム。
【請求項11】
Ｎを４以上の整数するとき、前記メモリチップは、Ｎ個の前記データ入力端子、Ｎ個の前記データ出力端子を有し、
前記チャネルは、Ｎビット幅で前記データ信号を伝送可能であり、
前記コントローラは、前記チャネルを介して前記複数のメモリチップのうち少なくとも１つのメモリチップにアクセスし、前記クロック信号の１サイクル当たりＮビットのデータのライト及びリードの少なくとも一方を行うことが可能である
請求項１に記載のメモリシステム。
前記チャネルは、Ｎビット幅で前記データ信号を伝送可能であり、
前記コントローラは、前記チャネルを介して前記複数のメモリチップのうち少なくとも１つのメモリチップにアクセスし、前記クロック信号の１サイクル当たりＮビットのデータのライト及びリードの少なくとも一方を行うことが可能である
請求項１に記載のメモリシステム。
【請求項12】
前記コントローラは、前記チャネルを介して前記複数のメモリチップに、前記ＳＰＩ規格に準拠したコマンドを一括実行させることが可能である
請求項１０に記載のメモリシステム。
請求項１０に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、メモリシステムに関する。
【背景技術】
【0002】
コントローラとメモリチップとを有するメモリシステムでは、コントローラからチャネルを介してメモリチップへ信号が伝送される。このとき、信号を適切に伝送することが望まれる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特許第５４６７１３４号公報
【特許文献2】特開２００６－１２７６５３号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
一つの実施形態は、信号を適切に伝送できるメモリシステムを提供することを目的とする。
【課題を解決するための手段】
【0005】
一つの実施形態によれば、コントローラと複数のメモリチップとチャネルとを有するメモリシステムが提供される。コントローラは、クロック、タイミング制御信号、及びデータ信号を出力する。複数のメモリチップのそれぞれは、少なくともクロック入力端子、タイミング制御入力端子、タイミング制御出力端子、データ入力端子、データ出力端子を有する。チャネルは、ループバスを含む。ループバスは、コントローラ及び複数のメモリチップをリング状に接続する。コントローラは、チャネルを介してクロック信号及びタイミング制御信号を複数のメモリチップに伝送し、メモリチップの動作タイミングを制御可能である。
【図面の簡単な説明】
【0006】
【図1】第１の実施形態に係るメモリシステムの構成を示す図。
【図2】第１の実施形態におけるコマンドの構成を示す図。
【図3】第１の実施形態におけるチップイネーブルコマンドの構成を示す図。
【図4】第１の実施形態におけるメモリチップの構成を示す図。
【図5】第１の実施形態に係るメモリシステムの動作を示す波形図。
【図6】第２の実施形態におけるメモリチップの構成を示す図。
【図7】第３の実施形態に係るメモリシステムの構成を示す図。
【図8】第３の実施形態におけるメモリチップの構成を示す図。
【図9】第４の実施形態に係るメモリシステムの構成を示す図。
【図10】第４の実施形態におけるメモリチップの構成を示す図。
【図11】第５の実施形態に係るメモリシステムの構成を示す図。
【図12】第５の実施形態におけるメモリチップの構成を示す図。
【発明を実施するための形態】
【0007】
以下に添付図面を参照して、実施形態にかかるメモリシステムを詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【0008】
（第１の実施形態）
第１の実施形態にかかるメモリシステムは、コントローラとメモリチップとを有する。メモリシステムでは、コントローラからチャネルを介してメモリチップへ信号が伝送される。メモリシステムは、ＳＰＩ（Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ）規格などの低速シリアルインターフェース規格に準拠して構成され得る。低速インターフェース規格では、低速の通信で十分に機能し得るマスター及びスレーブに対して、パッケージの小型化及び省ピン化できる形態を提供することが想定されている。
第１の実施形態にかかるメモリシステムは、コントローラとメモリチップとを有する。メモリシステムでは、コントローラからチャネルを介してメモリチップへ信号が伝送される。メモリシステムは、ＳＰＩ（Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ）規格などの低速シリアルインターフェース規格に準拠して構成され得る。低速インターフェース規格では、低速の通信で十分に機能し得るマスター及びスレーブに対して、パッケージの小型化及び省ピン化できる形態を提供することが想定されている。
【0009】
例えば、コントローラとＮＡＮＤ型フラッシュメモリであるメモリチップとに対してＳＰＩ規格を適用することで、バス配線数の少ないＳＰＩ＿ＮＡＮＤ型のメモリシステムが構成され得る。ＳＰＩ＿ＮＡＮＤ型のメモリシステムは、主にＮＯＲ型フラッシュメモリの代替で、ブートコード格納等に使うことを前提とした仕様になっている。ＳＰＩ＿ＮＡＮＤ型のメモリシステムでは、コントローラがマスターとして、メモリチップがスレーブとして構成される。
【0010】
低速シリアルインターフェース規格では、マスターからシステムクロックとタイミング制御信号とがスレーブへ供給される。スレーブは、システムクロックに同期して、タイミング制御信号がアクティブベルになったタイミングでバリッドとなり動作可能な状態になる。これにより、マスターがスレーブの動作タイミングを制御できる。
【0011】
メモリシステムでは、ＳＰＩ規格等の低速シリアルインターフェース規格に応じて、１チャネルに直接接続可能なチップ数が１個に制限され得る。このため、メモリ容量を増やすために、追加したいチップ数の個数でチャネルをコントローラに追加的に設けると、実装コストが大幅に増加する可能性がある。例えば、単一のメモリチップのみ実装し、ブートコードを格納している状況で、読み出しエラーが発生した場合のバックアップ機構を複数メモリチップで構築したいことがある。この場合、コントローラに複数個のチャネルを追加すると、コントローラのハードウェア構成を大幅に変更することになり、実装コストが大幅に増加し得る。
【0012】
また、要求される実装コストを満たすために、追加可能なチャネル数が制限されると、追加可能なチップ数がそのチャネル数に制限され、メモリ容量の拡張が困難になる。例えば、システム開発中に、ブートコードが１個のメモリチップに収まらない等の問題が発生したときに、拡張性に乏しく、柔軟に対応しにくい。
【0013】
そこで、本実施形態では、メモリシステムにおいて、コントローラ及び複数のメモリチップをループバスでリング接続する。コントローラは、システムクロック及びタイミング制御信号をループバス経由で複数のメモリチップに順次に伝送し各メモリチップの動作タイミングを制御可能に構成される。これにより、実装コストの抑制とメモリ容量の拡張性向上との両立化が図られる。
【0014】
具体的には、メモリシステム１は、図１に示すように構成され得る。図１は、メモリシステム１の構成を示す図である。メモリシステム１は、コントローラ２、複数のメモリチップ３－１～３－４及びチャネルＣＨを有する。
【0015】
コントローラ２は、出力端子２ａ～２ｃ、出力端子群２ｇ、及び入力端子２ｄ～２ｆを有する。各メモリチップ３－１～３－４は、入力端子３ａ～３ｃ、入力端子群３ｇ、及び出力端子３ｄ～３ｆを有する。各出力端子及び各入力端子は、ＳＰＩ等の低速シリアルインターフェース規格に応じて構成され得る。チャネルＣＨは、ループバスＬＢ及び並列バスＰＢを含む。
【0016】
ループバスＬＢは、コントローラ２及び複数のメモリチップ３－１～３－４をリング状に接続する。図１では、ループバスＬＢでリング状に接続されるメモリチップ３の数が４個の場合が例示されているが、ループバスＬＢでリング状に接続されるメモリチップ３の数は、２個でもよいし、３個でもよいし、５個以上でもよい。ループバスＬＢは、複数の信号線ＳＬ１～ＳＬ３を含む。
【0017】
信号線ＳＬ１は、コントローラ２の出力端子２ａからメモリチップ３－１の入力端子３ａ、出力端子３ｄ、メモリチップ３－２の入力端子３ａ、出力端子３ｄ、メモリチップ３－３の入力端子３ａ、出力端子３ｄ、メモリチップ３－４の入力端子３ａ、出力端子３ｄを経由して、コントローラ２の入力端子２ｄへ戻るように延びる。
【0018】
信号線ＳＬ１は、コントローラ２から出力されるシリアルデータ信号をメモリチップ３－１，３－２，３－３，３－４へ順次に伝送し、コントローラ２へ戻す。シリアルデータ信号は、例えば、シリアル形式のデータ信号である。コントローラ２の出力端子２ａ及び各メモリチップ３の出力端子３ｄから出力されるシリアルデータ信号をシリアルデータ出力ＳＯと呼び、各メモリチップ３の入力端子３ａ及びコントローラ２の入力端子２ｄに入力されるシリアルデータ信号をシリアルデータ出力ＳＩと呼ぶことがある。
【0019】
信号線ＳＬ２は、コントローラ２の出力端子２ｂからメモリチップ３－１の入力端子３ｂ、出力端子３ｅ、メモリチップ３－２の入力端子３ｂ、出力端子３ｅ、メモリチップ３－３の入力端子３ｂ、出力端子３ｅ、メモリチップ３－４の入力端子３ｂ、出力端子３ｅを経由して、コントローラ２の入力端子２ｅへ戻るように延びる。
【0020】
信号線ＳＬ２は、コントローラ２から出力されるチップセレクト信号をメモリチップ３－１，３－２，３－３，３－４へ順次に伝送し、コントローラ２へ戻す。チップセレクト信号は、ローアクティブのタイミング制御信号であり、ローレベルになったタイミングで出力先のメモリチップ３がバリッドとなる。コントローラ２の出力端子２ｂ及び各メモリチップ３の出力端子３ｅから出力されるチップセレクト信号をチップセレクト出力／ＣＳＯと呼び、各メモリチップ３の入力端子３ｂ及びコントローラ２の入力端子２ｅに入力されるチップセレクト信号をチップセレクト入力／ＣＳＩと呼ぶことがある。
【0021】
信号線ＳＬ３は、コントローラ２の出力端子２ｃからメモリチップ３－１の入力端子３ｃ、出力端子３ｆ、メモリチップ３－２の入力端子３ｃ、出力端子３ｆ、メモリチップ３－３の入力端子３ｃ、出力端子３ｆ、メモリチップ３－４の入力端子３ｃ、出力端子３ｆを経由して、コントローラ２の入力端子２ｅへ戻るように延びる。
【0022】
信号線ＳＬ３は、コントローラ２から出力されるシステムクロック信号をメモリチップ３－１，３－２，３－３，３－４へ順次に伝送し、コントローラ２へ戻す。システムクロック信号は、出力先のメモリチップ３で使用されるべきクロック信号となる。コントローラ２の出力端子２ｃ及び各メモリチップ３の出力端子３ｆから出力されるシステムクロック信号をシステムクロック出力ＳＣＫＯと呼び、各メモリチップ３の入力端子３ｃ及びコントローラ２の入力端子２ｆに入力されるシステムクロック信号をシステムクロック入力ＳＣＫＩと呼ぶことがある。
【0023】
並列バスＰＢは、コントローラ２に対して複数のメモリチップ３－１～３－４を並列に接続する。図１では、並列バスＰＢで並列に接続されるメモリチップ３の数が４個の場合が例示されているが、並列バスＰＢで並列に接続されるメモリチップ３の数は、２個でもよいし、３個でもよいし、５個以上でもよい。並列バスＰＢは、複数の信号線ＳＬ４，ＳＬ５を含む。
【0024】
信号線ＳＬ４，ＳＬ５は、コントローラ２の出力端子群２ｇから、メモリチップ３－１の入力端子群３ｇ、メモリチップ３－２の入力端子群３ｇ、メモリチップ３－３の入力端子群３ｇ、メモリチップ３－４の入力端子群３ｇへそれぞれ延びる。
【0025】
信号線ＳＬ４は、コントローラ２から出力されるライトプロテクト信号を複数のメモリチップ３－１～３－４へ並行して伝送する。ライトプロテクト信号は、ローアクティブの信号であり、出力先のメモリチップ３への書き込みの禁止設定を抑止する際にローレベルにされる。
【0026】
信号線ＳＬ５は、コントローラ２から出力されるホールド信号を複数のメモリチップ３－１～３－４へ並行して伝送する。ホールド信号は、ローアクティブの信号であり、コントローラ２と出力先のメモリチップ３との間の通信を一時的に停止する際にローレベルにされる。
【0027】
メモリシステム１では、コントローラ２及び各メモリチップ３間がループバスＬＢを介して接続されていることで、ＳＰＩ等の低速シリアルインターフェース規格を遵守しながら、１つのチャネルＣＨに接続可能なチップ数を拡張可能である。これにより、コントローラ２のハードウェア構成の大幅な変更を避けることができ、実装コストを抑制できる。また、コントローラ２は、信号を出力してからループバスＬＢを介して信号が戻ってくるまでの時間について（１チップのレイテンシー）×（チップ数分）に相当するレイテンシーを把握しておけば、信号の処理も問題なく行うことができる。
【0028】
例えば、コントローラ２は、システムクロック信号及びチップセレクト信号（タイミング制御信号）をループバスＬＢにより複数のメモリチップ３－１～３－４に順次に伝送し、メモリチップ３の動作タイミングを制御可能である。システムクロック信号及びチップセレクト信号は、ＳＰＩ等の低速シリアルインターフェース規格に準拠した信号である。
【0029】
なお、各メモリチップ３は、レディービジー（Ｒ／Ｂ）端子を有しない。コントローラ２は、所定のメモリチップ３の指定を含むステータスリード指令を信号線ＳＬ１経由で複数のメモリチップ３－１～３－４に順次に伝送する。自チップの指定を含むステータスリード指令を受けると、メモリチップ３は、自チップがイネーブルされているか否かに関わらず、自チップのＲ／Ｂ状態を示すレスポンスを生成して出力する。コントローラ２は、信号線ＳＬ１を介してメモリチップ３からのレスポンスを受けることで、メモリチップ３のＲ／Ｂ状態を検知可能である。
【0030】
また、コントローラ２は、チップイネーブルコマンドＣＭ１６をループバスＬＢにより複数のメモリチップ３－１～３－４に順次に伝送し、複数のメモリチップ３－１～３－４のうちアクセスするメモリチップ３を指定することが可能である。チップイネーブルコマンドＣＭ１６は、ＳＰＩ等の低速シリアルインターフェース規格に準拠して構成され得る。
【0031】
ＳＰＩ等の低速シリアルインターフェース規格に準拠したコマンドシーケンスは、基本的に、先頭から、コマンド部ＣＭＤ、アドレス部ＡＤＤ、データ部ＤＴを含む。コマンドによっては、データ部ＤＴが省略されたり、アドレス部ＡＤＤ及びデータ部ＤＴが省略されることがある。また、コマンドによっては、さらに、コマンド部ＣＭＤ及びアドレス部ＡＤＤの間やアドレス部ＡＤＤ及びデータ部ＤＴにダミー部ＤＭを含むことがある。
【0032】
コマンド部ＣＭＤは、コマンドの識別子が含められる。アドレス部ＡＤＤは、出力先におけるアクセス位置を示すアドレスが含められる。データ部ＤＴは、コマンドで処理すべきデータが含められる。ダミー部ＤＭは、出力先のタイミング調整のために設けられている。
【0033】
例えば、各メモリチップ３は、図２に示す複数のコマンドＣＭ１～ＣＭ１５を実行可能である。図２は、コマンドＣＭ１～ＣＭ１５の構成を示す図であり、コマンドシーケンスを示している。各コマンドＣＭ１～ＣＭ１５は、ＳＰＩ等の低速シリアルインターフェース規格に準拠している。各コマンドＣＭ１～ＣＭ１５のＢｙｔｅ１は、コマンド部ＣＭＤを示している。Ｂｙｔｅ２以降は、コマンドごとに異なり得る。「Ｄｕｍｍｙ」は、ダミー部ＤＭを示し、「Ａ（数字）」は、アドレス部ＡＤＤを示し、「Ｄ（数字）」、「Ｄ＊」又は「ＩＤ」は、データ部ＤＴを示す。
【0034】
各メモリチップ３が実行可能なコマンドとしてチップイネーブルコマンドＣＭ１６が追加される。チップイネーブルコマンドＣＭ１６のコマンドシーケンスは、例えば、図３に示すように、コマンド部ＣＭＤ及びデータ部ＤＴを含む。図３は、チップイネーブルコマンドＣＭ１６の構成を示す図である。コマンド部ＣＭＤは、ＣＥ＿ＳＥＴ＿ＣＭＤ識別子を含む。ＣＥ＿ＳＥＴ＿ＣＭＤ識別子は、そのコマンドがチップイネーブルコマンドであることを示し、例えば１６進表記でＦＣに相当するビットパターンを含む。データ部ＤＴは、イネーブルすべきメモリチップ３を指定する情報／ＣＥ［３：０］を含む。情報／ＣＥ［３：０］は、ローアクティブ（０アクティブ）の情報である。
【0035】
例えば、コントローラ２は、複数のメモリチップ３－１～３－４のうちメモリチップ３－２に選択的にアクセスする場合、／ＣＥ［３：０］＝１１０１ｂのビットパターンを含むチップイネーブルコマンドＣＭ１６を生成する。コントローラ２は、出力端子２ａからループバスＬＢの信号線ＳＬ１へチップイネーブルコマンドＣＭ１６を出力し、その後、ループバスＬＢの信号線ＳＬ１へライトコマンド及び／又はリードコマンドを出力する。チップイネーブルコマンドＣＭ１６がループバスＬＢの信号線ＳＬ１を介して複数のメモリチップ３－１～３－４へ順次に伝送され、それに続けて、ライトコマンド及び／又はリードコマンドがループバスＬＢの信号線ＳＬ１を介して複数のメモリチップ３－１～３－４へ順次に伝送される。これにより、コントローラ２は、ループバスＬＢの信号線ＳＬ１を介して複数のメモリチップ３－１～３－４のうち少なくとも１つのメモリチップ３に選択的にアクセスしてデータのライト及び／又はリードの少なくとも一方を行わせることが可能である。
【0036】
また、各メモリチップ３は、ループバスＬＢに対応した構成を有し、また、チップイネーブルコマンドＣＭ１６に対応した構成を有する。各メモリチップ３は、図４に示すように構成され得る。図４は、各メモリチップ３の構成を示す図である。
【0037】
各メモリチップ３は、メモリセルアレイ３１、制御回路３２、クロック生成回路３３、転送回路３４、及び転送回路３５を有する。
【0038】
メモリセルアレイ３１は、複数のメモリセルが配列されている。各メモリセルは、不揮発性のメモリセルであり、例えばＮＡＮＤ型フラッシュメモリセルである。複数のメモリセルは、複数行（複数ロウ）及び複数列（複数カラム）を構成するように２次元的に配列され、それぞれがロウアドレス及びカラムアドレスに対応付けられる。同一行にあるメモリセルは同一のワード線に接続され、同一列にあるメモリセルは同一のビット線に接続される。データの読み出し及び書き込みは、ページ単位で行われる。また、データの消去は、ブロック単位で行われる。同一のワード線に接続された複数のメモリセルを含む１つのメモリセルグループは、ｎ個（ｎは、１以上の整数）のページに対応する。複数のメモリセルグループは、ブロックに対応する。
【0039】
制御回路３２は、メモリチップ３の各部を統括的に制御する。制御回路３２は、制御部３２１、データバッファ３２２、／ＣＥレジスタ３２３、ステータスレジスタ３２４、コマンドレジスタ３２５、アドレスレジスタ３２６、インターフェース（Ｉ／Ｆ）部３２７、インターフェース（Ｉ／Ｆ）部３２８を有する。
【0040】
クロック生成回路３３は、入力端子３ｃ、制御回路３２、転送回路３４、転送回路３５及び出力端子３ｆの間に電気的に接続される。クロック生成回路３３は、入力端子３ｃを介して伝送されたシステムクロック信号を受け、伝送されたシステムクロック信号に応じたシステムクロック信号を生成する。クロック生成回路３３は、システムクロック信号をバッファリングし、バッファリング期間に応じた遅延が付加されたシステムクロック信号を生成する。クロック生成回路３３は、システムクロック信号を制御回路３２、転送回路３４及び転送回路３５へ供給する。これにより、制御回路３２、転送回路３４、転送回路３５は、共通のシステムクロック信号に同期して動作でき、互いに動作が同期され得る。また、クロック生成回路３３は、システムクロック信号をさらにバッファリングし、バッファリング期間に応じた遅延がさらに付加されたシステムクロック信号を出力端子３ｆからシステムクロック信号ＳＣＫとして出力する。
【0041】
例えば、クロック生成回路３３は、ドライバ３３１及びドライバ３３２を有する。ドライバ３３１は、入力ノードが入力端子３ｃに接続され、出力ノードが制御回路３２、転送回路３４、転送回路３５、ドライバ３３２に接続される。ドライバ３３２は、入力ノードが制御回路３２、転送回路３４、転送回路３５、ドライバ３３１に接続され、出力ノードが出力端子３ｆに接続される。
【0042】
ドライバ３３１は、入力端子３ｃを介してシステムクロック信号を受け、システムクロック信号をドライブするとともにバッファリングし、バッファリング期間に応じた遅延が付加されたシステムクロック信号を生成する。これにより、ドライバ３３１は、受けたシステムクロック信号に対して、波形が整形されタイミングが調整されたシステムクロック信号を生成できる。ドライバ３３１は、生成されたシステムクロック信号を制御回路３２、転送回路３４、転送回路３５、ドライバ３３２へ供給する。これにより、制御回路３２、転送回路３４、転送回路３５は、共通のシステムクロック信号に同期して動作でき、互いに動作が同期され得る。
【0043】
ドライバ３３２は、ドライバ３３１からシステムクロック信号を受け、システムクロック信号をさらにバッファリングし、バッファリング期間に応じた遅延がさらに付加されたシステムクロック信号を生成する。ドライバ３３２は、生成されたシステムクロック信号を出力端子３ｆから出力する。
【0044】
転送回路３４は、入力端子３ｂを介して入力されたチップセレクト信号／ＣＳをクロック生成回路３３で生成されたクロック信号に同期して出力端子３ｅの側へ転送する。転送回路３４は、ドライバ３４１、フリップフロップ３４２、遅延回路３４３、及びドライバ３４４を有する。
【0045】
ドライバ３４１は、入力ノードが入力端子３ｂに接続され、出力ノードが制御回路３２及びフリップフロップ３４２に接続されている。フリップフロップ３４２は、データ入力端子がドライバ３４１に接続され、クロック入力端子がクロック生成回路３３のドライバ３３１に接続され、データ出力端子が遅延回路３４３に接続されている。遅延回路３４３は、一端がフリップフロップ３４２に接続され、他端がドライバ３４４に接続されている。ドライバ３４４は、入力ノードが遅延回路３４３に接続され、出力ノードが出力端子３ｅに接続されている。
【0046】
ドライバ３４１は、入力端子３ｂを介してチップセレクト信号を受け、チップセレクト信号をドライブして制御回路３２及びフリップフロップ３４２へ転送する。
【0047】
制御回路３２において、チップセレクト信号をドライバ３４１からＩ／Ｆ部３２８経由で受けると、制御部３２１は、チップセレクト信号のレベルに応じて動作タイミングが制御され得る。制御部３２１は、チップセレクト信号がノンアクティブレベル（例えば、Ｈレベル）であれば、動作可能なタイミングになっていないと認識する。これにより、制御部３２１は、自チップがイネーブルされているかどうかに関わらずコマンドを受信しても処理しない。制御部３２１は、チップセレクト信号がアクティブレベル（例えば、Ｌレベル）であれば、動作可能なタイミングになったと認識する。これにより、制御部３２１は、自チップがイネーブルされていれば、コマンドを受信した際にそのコマンドを処理する。
【0048】
フリップフロップ３４２は、チップセレクト信号をドライバ３３１から受け、システムクロック信号をクロック生成回路３３から受ける。フリップフロップ３４２は、システムクロック信号に同期してチップセレクト信号を遅延回路３４３経由でドライバ３４４へ転送する。遅延回路３４３は、クロック生成回路３３との内部的な伝送遅延の違いを調整するための遅延量を有し、その遅延量が付与されたチップセレクト信号をドライバ３４４が受ける。これにより、ドライバ３３２がシステムクロック信号を受けるタイミングとドライバ３４４がチップセレクト信号を受けるタイミングとをほぼ同期させることができる。ドライバ３４４は、チップセレクト信号をドライブして出力端子３ｅから出力する。
【0049】
転送回路３５は、入力端子３ａを介して入力されたデータ信号Ｓをクロック生成回路３３で生成されたクロック信号に同期して出力端子３ｄの側へ転送する。転送回路３５は、ドライバ３５１、セレクタ３５２、フリップフロップ３５３、遅延回路３５４、及びドライバ３５５を有する。
【0050】
ドライバ３５１は、入力ノードが入力端子３ａに接続され、出力ノードが制御回路３２及びセレクタ３５２に接続されている。セレクタ３５２は、第１の入力ノードがドライバ３５１に接続され、第２の入力ノードが制御回路３２に接続され、セレクトノードが制御回路３２に接続され、出力ノードがフリップフロップ３５３に接続されている。フリップフロップ３５３は、データ入力端子がセレクタ３５２に接続され、クロック入力端子がクロック生成回路３３のドライバ３３１に接続され、データ出力端子が遅延回路３５４に接続されている。遅延回路３５４は、一端がフリップフロップ３５３に接続され、他端がドライバ３５５に接続されている。ドライバ３５５は、入力ノードが遅延回路３５４に接続され、出力ノードが出力端子３ｄに接続されている。
【0051】
ドライバ３５１は、入力端子３ａを介してデータ信号を受け、データ信号をドライブして制御回路３２及びセレクタ３５２へ転送する。制御回路３２において、チップイネーブルコマンドＣＭ１６をデータ信号としてＩ／Ｆ部３２７経由で受けた場合、制御部３２１は、そのデータ部ＤＴに含まれた情報／ＣＥ［３：０］を／ＣＥレジスタ３２３に格納する。他のコマンドＣＭをデータ信号として受けた場合、制御部３２１は、そのコマンド部ＣＭＤをコマンドレジスタ３２５へ格納し、そのアドレス部ＡＤＤをアドレスレジスタ３２６へ格納し、そのデータ部ＤＴをデータバッファ３２２へ格納する。
【0052】
制御回路３２において、制御部３２１は、／ＣＥレジスタ３２３に格納された情報／ＣＥ［３：０］を参照し、情報／ＣＥ［３：０］に応じて自チップがディスエーブルされていると判断すると、第１の入力ノードを選択するセレクト信号を生成してセレクタ３５２のセレクトノードへ供給する。このとき、セレクタ３５２の第１の入力ノードには、ドライバ３５１からデータ信号が供給されている。
【0053】
制御部３２１は、／ＣＥレジスタ３２３に格納された情報／ＣＥ［３：０］を参照し、情報／ＣＥ［３：０］に応じて自チップがイネーブルされていると判断すると、第２の入力ノードを選択するセレクト信号を生成してセレクタ３５２のセレクトノードへ供給する。それとともに、制御部３２１は、転送すべきデータ信号がデータバッファ３２２にあれば、データ信号をデータバッファ３２２から取得してセレクタ３５２の第２の入力ノードへ転送する。
【0054】
セレクタ３５２は、ドライバ３５１又は制御回路３２から転送されたデータ信号をフリップフロップ３５３へさらに転送する。フリップフロップ３５３は、データ信号をセレクタ３５２から受け、システムクロック信号をクロック生成回路３３から受ける。フリップフロップ３５３は、システムクロック信号に同期してデータ信号を遅延回路３５４経由でドライバ３５５へ転送する。遅延回路３５４は、クロック生成回路３３との内部的な伝送遅延の違いを調整するための遅延量を有し、その遅延量が付与されたデータ信号をドライバ３５５が受ける。これにより、ドライバ３３２がシステムクロック信号を受けるタイミングとドライバ３５５がデータ信号を受けるタイミングとをほぼ同期させることができる。ドライバ３５５は、データ信号をドライブして出力端子３ｄから出力する。
【0055】
【0056】
タイミングｔ１より前から、コントローラ２は、システムクロック信号ＳＣＫを出力端子２ｃから信号線ＳＬ３へ出力しており、システムクロック信号ＳＣＫが複数のメモリチップ３－１～３－４へ順次に伝送されている。例えば、コントローラ２は、メモリチップ３－２に選択的にアクセスして所定のコマンドを実行させたい場合、メモリチップ３－２のチップ指定を含むステータスリード指令を信号線ＳＬ１経由で複数のメモリチップ３－１～３－４へ順次に伝送する。コントローラ２は、メモリチップ３－２がレディー（Ｒ）状態であることを検知すると、情報“／ＣＥ［３：０］＝１１０１ｂ”を含むチップイネーブルコマンドＣＭ１を信号線ＳＬ１経由で各メモリチップ３－１～３－４へ順次に伝送する。情報“／ＣＥ［３：０］＝１１０１ｂ”は、メモリチップ３－２を選択的にイネーブルすることを示している。各メモリチップ３－１～３－４の／ＣＥレジスタ３２３には、情報“／ＣＥ［３：０］＝１１０１ｂ”を格納される。
【0057】
なお、コントローラ２の出力端子２ｃ、各メモリチップ３－１～３－４の出力端子３ｅから出力されるシステムクロック信号ＳＣＫは、そのエッジタイミングに互いにずれがある。この場合でも、各メモリチップ３－１～３－４内の信号転送は、そのバッファリングした共通のシステムクロック信号ＳＣＫで適切に行われ得る。
【0058】
また、信号線ＳＬによる伝送遅延は無視できるものとし、ループバスＬＢにおける伝送遅延は、実質的に各メモリチップ３－１～３－４内の信号転送に伴う遅延が支配的であるとする。
【0059】
タイミングｔ１において、コントローラ２は、出力端子２ｂから信号線ＳＬ２へ出力するチップセレクト信号ＣＳをノンアクティブレベル（例えば、Ｈレベル）からアクティブレベル（例えば、Ｌレベル）へ遷移させ、出力端子２ａから信号線ＳＬ１へデータ信号ｂ０を出力し始める。これに応じて、メモリチップ３－１は、信号線ＳＬ２を介して入力端子３ｂで受けるチップセレクト信号ＣＳがノンアクティブレベルからアクティブレベルへ遷移し、バリッド状態になる。バリッド状態になると、メモリチップ３－１は、／ＣＥレジスタ３２３に格納された情報／ＣＥ［３：０］を確認する。メモリチップ３－１は、情報／ＣＥ［３：０］＝１１０１ｂに基づき、自チップがイネーブルされていないことに応じて、データ信号ｂ０を処理せずスルー（すなわち、そのまま内部転送）させる。
【0060】
タイミングｔ２において、メモリチップ３－１は、出力端子３ｅから信号線ＳＬ２へ出力するチップセレクト信号ＣＳをノンアクティブレベル（例えば、Ｈレベル）からアクティブレベル（例えば、Ｌレベル）へ遷移させ、出力端子３ｄから信号線ＳＬ１へデータ信号ｂ０を出力し始める。これに応じて、メモリチップ３－２は、信号線ＳＬ２を介して入力端子３ｂで受けるチップセレクト信号ＣＳがノンアクティブレベルからアクティブレベルへ遷移し、バリッド状態になる。バリッド状態になると、メモリチップ３－２は、／ＣＥレジスタ３２３に格納された情報／ＣＥ［３：０］を確認する。メモリチップ３－２は、情報／ＣＥ［３：０］＝１１０１ｂに基づき、自チップがイネーブルされていないことに応じて、データ信号ｂ０を処理せずスルー（すなわち、そのまま内部転送）させる。
【0061】
タイミングｔ３において、メモリチップ３－２は、出力端子３ｅから信号線ＳＬ２へ出力するチップセレクト信号ＣＳをノンアクティブレベル（例えば、Ｈレベル）からアクティブレベル（例えば、Ｌレベル）へ遷移させ、出力端子３ｄから信号線ＳＬ１へデータ信号ｂ０を出力し始める。これに応じて、メモリチップ３－３は、信号線ＳＬ２を介して入力端子３ｂで受けるチップセレクト信号ＣＳがノンアクティブレベルからアクティブレベルへ遷移し、バリッド状態になる。バリッド状態になると、メモリチップ３－３は、／ＣＥレジスタ３２３に格納された情報／ＣＥ［３：０］を確認する。メモリチップ３－３は、情報／ＣＥ［３：０］＝１１０１ｂに基づき、自チップがイネーブルされていることに応じて、データ信号ｂ０を処理する。メモリチップ３－３は、クロック生成回路３３で生成された（例えば、バッファリングされた）システムクロックＳＣＫに同期して、データ信号ｂ０を処理する。
【0062】
例えば、データ信号ｂ０がリードコマンドであれば、リードコマンドに従ってメモリセルアレイ３１からデータをリードし、リードデータをデータ信号ｂ１とする。データ信号ｂ０がライトコマンドであれば、ライトコマンドに従ってメモリセルアレイ３１にデータをライトし、完了すると、ライト完了通知をデータ信号ｂ１とする。
【0063】
タイミングｔ４において、メモリチップ３－３は、出力端子３ｅから信号線ＳＬ２へ出力するチップセレクト信号ＣＳをノンアクティブレベル（例えば、Ｈレベル）からアクティブレベル（例えば、Ｌレベル）へ遷移させ、出力端子３ｄから信号線ＳＬ１へデータ信号ｂ０を出力し始める。これに応じて、メモリチップ３－４は、信号線ＳＬ２を介して入力端子３ｂで受けるチップセレクト信号ＣＳがノンアクティブレベルからアクティブレベルへ遷移し、バリッド状態になる。バリッド状態になると、メモリチップ３－４は、／ＣＥレジスタ３２３に格納された情報／ＣＥ［３：０］を確認する。メモリチップ３－４は、情報／ＣＥ［３：０］＝１１０１ｂに基づき、自チップがイネーブルされていないことに応じて、データ信号ｂ０を処理せずスルー（すなわち、そのまま内部転送）させる。
【0064】
タイミングｔ５において、メモリチップ３－３は、出力端子３ｄから信号線ＳＬ１へデータ信号ｂ０の出力を完了し、出力端子３ｄから信号線ＳＬ１へ次のデータ信号ｂ１を出力し始める。
【0065】
タイミングｔ６において、メモリチップ３－４は、出力端子３ｅから信号線ＳＬ２へ出力するチップセレクト信号ＣＳをノンアクティブレベル（例えば、Ｈレベル）からアクティブレベル（例えば、Ｌレベル）へ遷移させ、出力端子３ｄから信号線ＳＬ１へデータ信号ｂ０を出力し始める。これに応じて、コントローラ２は、信号線ＳＬ２を介して入力端子２ｅで受けるチップセレクト信号ＣＳがノンアクティブレベルからアクティブレベルへ遷移する。
【0066】
ここで、コントローラ２がチップセレクト信号ＣＳを出力してから戻ってきて入力されるまでの時間ΔｔＬは、ループバスＬＢでリング接続されたチップ数Ｎに対応している。コントローラ２に１チップの基準レイテンシーΔｔＣＳとリング接続されたチップ数Ｎとが設定されているとする。許容誤差の絶対値をΔｔｍ（＞０）とすると、コントローラ２は、次の数式１が満たされる場合、チップセレクト信号ＣＳが各メモリチップ３で適正に送受信できていると判断できる。
ΔｔＣＳ×Ｎ－Δｔｍ≦ΔｔＬ≦ΔｔＣＳ×Ｎ＋Δｔｍ・・・数式１
ΔｔＣＳ×Ｎ－Δｔｍ≦ΔｔＬ≦ΔｔＣＳ×Ｎ＋Δｔｍ・・・数式１
【0067】
図５では、Ｎ＝４、ΔｔＬ＝Δｔ１４の場合が例示されている。
【0068】
なお、コントローラ２は、他の信号（例えば、データ信号、システムクロック信号など）についても同様にして、（１チップ分のレイテンシー）×（チップ数）の値の把握することで、各メモリチップ３で適正に送受信できているか否かを判断できる。
【0069】
例えば、各メモリチップ３は、図２に示す複数のコマンドＣＭ１～ＣＭ１５のうち、ライト、イレーズ等、メモリセルアレイ３１からデータをリードしないコマンドに関しては、コントローラ２は、各メモリチップ３に対して、数式１と同様にして、タイミング制御を実施することができる。
【0070】
一方、メモリセルアレイ３１からデータをリードする系統のコマンド等（バッファリードコマンドＣＭ２～ＣＭ４、ステータスリード指令など）については、コントローラ２側は、若干のタイミング制御変更が必要になる。ＮＡＮＤＣはリードデータをＤＣの末尾チップＮ３のＳＯ経由で入力する。この際、リング接続された最後尾のメモリチップ（Ｎ３）３－４が出力するシステムクロック出力ＳＣＫＯとチップセレクト出力／ＣＳＯ信号とをケアする。すなわち、システムクロック出力ＳＣＫＯとチップセレクト出力／ＣＳＯ信号と同期して、最後尾のメモリチップ（Ｎ３）３－４が出力するデータ出力ＳＯのデータ内容を検知することで、ＮＡＮＤＣ内に正確にデータを取り込むことができる。例えば、図２に示すバッファリードコマンドＣＭ２～ＣＭ４における「Ｄｕｍｍｙ」バイトであるＢｙｔｅ４の先頭ビット位置、又はデータ「Ｄ＊－Ｄ＊」バイトであるＢｙｔｅ５の先頭ビット位置を検知することで、コントローラ２は、正確にデータ信号を取り込むことが可能である。この機構により、ループバスＬＢに任意数のメモリチップ３をリング接続しても、コントローラ２はメモリチップ数を意識することなく、リードデータを読み込むことができる。
【0071】
以上のように、第１の実施形態では、メモリシステム１において、コントローラ２及び複数のメモリチップ３－１～３－４がループバスＬＢでリング状に接続される。コントローラ２は、ループバスＬＢ経由でシステムクロック信号及びチップセレクト信号を複数のメモリチップ３－１～３－４に順次に伝送し各メモリチップ３の動作タイミングを制御可能にする。これにより、ＳＰＩ規格等の低速シリアルインターフェース規格の準拠しながら１チャンネルに接続可能なチップ数を可変にでき、メモリシステム１の構成にスケーラビリティーを持たせることができる。この結果、メモリシステム１の実装コストを抑制でき、メモリシステム１のメモリ容量の拡張性を向上できる。
【0072】
なお、図１では、メモリシステム１において、リング接続されるチップ数が４個の構成が例示されているが、リング接続されるチップ数は、２個又は３個であってもよく、５個以上であってもよい。例えば、チップイネーブルコマンドＣＭ１６のデータ部ＤＴの情報／ＣＥ［３：０］でイネーブル可能なチップ数が最大１６個であることに応じて、リング接続されるチップ数は、５個～１６個であってもよい。あるいは、例えば、チップイネーブルコマンドＣＭ１６のデータ部ＤＴの情報／ＣＥのビット数をＮ（Ｎ＞４）に増加させれば、リング接続されるチップ数は、２Ｎ個以下の個数であってもよい。
【0073】
あるいは、複数のメモリチップ３に一括してアクセスしてもよい。コントローラ２は、複数のメモリチップ３－１～３－４に一括してアクセスする場合、／ＣＥ［３：０］＝００００ｂのビットパターンを含むチップイネーブルコマンドＣＭ１６を生成する。情報“／ＣＥ［３：０］＝００００ｂ”は、全メモリチップ３－１～３－４をイネーブルすることを示している。この場合、コントローラ２は、発行した１個のコマンドがメモリチップ３外へのデータ出力を伴わないコマンドであれば、そのコマンドを全メモリチップ３－１～３－４で並列に実行させることが可能である。すなわち、コントローラ２は、チップイネーブルコマンドＣＭ１６をループバスＬＢ経由で複数のメモリチップ３－１～３－４に順次に伝送し、全メモリチップ３をイネーブルした後、チップセレクト信号と一括実行させたいコマンドとを複数のメモリチップ３－１～３－４に順次に伝送する。これにより、各メモリチップ３－１～３－４は、チップセレクト信号がアクティブレベルになった後にシステムクロックに同期してコマンドを実行する。このため、全メモリチップ３－１～３－４でコマンドが並行して実行され得るので、メモリシステム１におけるコマンド処理のスループットを容易に向上できる。
【0074】
例えば、コントローラ２は、図２に示す複数のコマンドＣＭ１～ＣＭ１５のうち、リード・セル・アレイコマンドＣＭ１、プログラム・ロードコマンドＣＭ５、プログラム・エクスキュートコマンドＣＭ６、プロテクト・エクスキュートコマンドＣＭ７、プログラム・ロード・ランダム・データコマンドＣＭ８、リセットコマンドＣＭ１０、ライトイネーブルコマンドＣＭ１１、ライトディスエーブルコマンドＣＭ１２、セットフィーチャーコマンドＣＭ１４は、全メモリチップ３－１～３－４で並列実行させることが可能である。
【0075】
（第２の実施形態）
次に、第２の実施形態にかかるメモリシステムについて説明する。以下では、第１の実施形態と異なる部分を中心に説明する。
次に、第２の実施形態にかかるメモリシステムについて説明する。以下では、第１の実施形態と異なる部分を中心に説明する。
【0076】
第１の実施形態では、各メモリチップ３において、リードバッファコマンドＣＭ２～ＣＭ４を実行中に、次のコマンドを実行できないため、処理効率が低下する可能性がある。例えば、メモリシステム１において、ブートコードを連続読み出し行う際のメモリセルアレイ３１からのデータの読み出し速度が低下する可能性がある。
【0077】
そこで、第２の実施形態では、図６に示すように、メモリシステム１ｉの各メモリチップ３ｉにおいて、データ信号入力ＳＩとデータ信号出力ＳＯとが独立していることに着目し、制御部３２１と独立してコマンド処理可能な処理部３３０ｉを設ける。処理部３３０ｉは、リードバッファコマンドＣＭ２～ＣＭ４専用のステートマシーンであってもよい。
【0078】
例えば、処理部３３０ｉは、入力端子３ａ、ドライバ３５１、Ｉ／Ｆ部２３７経由でリードバッファコマンドＣＭ２～ＣＭ４を受けると、第２の入力ノードを選択するセレクト信号をセレクタ３５２へ供給する。それとともに、処理部３３０ｉは、データバッファ３２２におけるリードバッファとして確保された領域からリードデータを取得してセレクタ３５２の第２の入力ノードへ転送する。
【0079】
処理部３３０ｉによるリードバッファコマンドＣＭ２～ＣＭ４の処理と並行して、制御部３２１は、入力端子３ａ、ドライバ３５１、Ｉ／Ｆ部２３７経由でコマンドを受けると、そのコマンドがメモリチップ３外へのデータ出力を伴わないコマンドであれば、コマンド処理を行う。例えば、制御部３２１は、図２に示す複数のコマンドＣＭ１～ＣＭ１５のうち、リード・セル・アレイコマンドＣＭ１、プログラム・ロードコマンドＣＭ５、プログラム・エクスキュートコマンドＣＭ６、プロテクト・エクスキュートコマンドＣＭ７、プログラム・ロード・ランダム・データコマンドＣＭ８、リセットコマンドＣＭ１０、ライトイネーブルコマンドＣＭ１１、ライトディスエーブルコマンドＣＭ１２、セットフィーチャーコマンドＣＭ１４であれば、処理部３３０ｉによるコマンド処理と並行してコマンド処理を行うことが可能である。
【0080】
以上のように、第２の実施形態では、メモリシステム１ｉの各メモリチップ３ｉにおいて、リードバッファコマンドＣＭ２～ＣＭ４を実行中に、次のコマンドを実行可能である。これにより、各メモリチップ３ｉにおけるコマンド処理の効率を向上できる。
【0081】
（第３の実施形態）
次に、第３の実施形態にかかるメモリシステムについて説明する。以下では、第１の実施形態及び第２の実施形態と異なる部分を中心に説明する。
次に、第３の実施形態にかかるメモリシステムについて説明する。以下では、第１の実施形態及び第２の実施形態と異なる部分を中心に説明する。
【0082】
第１の実施形態では、チップイネーブルコマンドＣＭ１６でイネーブルするメモリチップ３を指定する構成が例示されるが、第３の実施形態では、チップイネーブル信号でイネーブルするメモリチップ３ｊを指定する構成を例示する。
【0083】
具体的には、メモリシステム１ｊは、図７に示すように構成され得る。図７は、メモリシステム１ｊの構成を示す図である。メモリシステム１ｊは、コントローラ２、複数のメモリチップ３－１～３－４及びチャネルＣＨ（図１参照）に代えて、コントローラ２ｊ、複数のメモリチップ３ｊ－１～３ｊ－４及びチャネルＣＨｊを有する。
【0084】
コントローラ２ｊは、出力端子２ｈが追加され、入力端子２ｅが省略されている。チャネルＣＨｊは、ループバスＬＢｊ及び並列バスＰＢｊを含む。
【0085】
ループバスＬＢｊは、信号線ＳＬ２がライン状に複数のメモリチップ３ｊ－１～３ｊ－４を接続し、最終段のメモリチップ３ｊ－４の出力端子３ｅからコントローラ２ｊへ接続されていた部分が省略されている。
【0086】
並列バスＰＢｋは、信号線ＳＬ６をさらに含む。信号線ＳＬ６は、コントローラ２ｊの出力端子２ｈから、メモリチップ３ｊ－１の入力端子３ｈ、メモリチップ３ｊ－２の入力端子３ｈ、メモリチップ３ｊ－３の入力端子３ｈ、メモリチップ３ｊ－４の入力端子３ｈへそれぞれ延びる。信号線ＳＬ６は、コントローラ２ｊから出力されるチップイネーブル信号を複数のメモリチップ３ｊ－１～３ｊ－４へ並行して伝送する。チップイネーブル信号は、ローアクティブの信号であり、出力先のメモリチップ３ｊをイネーブルする際にローレベル（又は０）にされる。
【0087】
例えば、コントローラ２ｊは、複数のメモリチップ３ｊ－１～３ｊ－４のうちメモリチップ３ｊ－２に選択的にアクセスする場合、／ＣＥ［３：０］＝１１０１ｂのチップイネーブル信号を出力端子２ｈから信号線ＳＬ６へ出力する。
【0088】
これに応じて、各メモリチップ３ｊにおいて、図８に示すように、制御回路３２ｊの制御部３２１ｊは、入力端子３ｈからＩ／Ｆ部３２８経由でチップイネーブル信号／ＣＥを受けて／ＣＥレジスタ３２３に格納する。図８は、メモリチップ３ｊの構成を示す図である。制御回路３２ｊは、コマンドを受けた際に、／ＣＥレジスタ３２３に格納された情報／ＣＥ［３：０］を参照し、情報／ＣＥ［３：０］に応じて自チップがイネーブルされていると判断すると、コマンド処理を実行可能である点は、第１の実施形態と同様である。
【0089】
以上のように、第３の実施形態では、メモリシステム１ｊにおいて、コントローラ２ｊは、イネーブルにするメモリチップ３ｊを指定するチップイネーブル信号をチャネルＣＨｊへ出力し、指定されたメモリチップ３ｊにアクセスする。これによっても、コントローラ２ｊは、チャネルＣＨｊを介して複数のメモリチップ３ｊのうち少なくとも１つのメモリチップ３ｊに選択的にアクセスしてデータのライト及びリードの少なくとも一方を行わせることが可能である。
【0090】
（第４の実施形態）
次に、第４の実施形態にかかるメモリシステムについて説明する。以下では、第１の実施形態～第３の実施形態と異なる部分を中心に説明する。
次に、第４の実施形態にかかるメモリシステムについて説明する。以下では、第１の実施形態～第３の実施形態と異なる部分を中心に説明する。
【0091】
第１の実施形態では、各メモリチップ３がシステムクロック入力ＳＣＫＩをバッファリングして次段にシステムクロック出力ＳＣＫＯとして送出しているが、タイミング設計に余裕がある場合（例えば、システムクロック信号ＳＣＫの周波数が低い場合）、複数のメモリチップ３間での若干のタイミングばらつきが許容され得る。
【0092】
そこで、第４の実施形態では、コントローラ２ｋがシステムクロック信号ＳＣＫを全メモリチップ３ｋに並行して分配する構成を例示する。
【0093】
具体的には、メモリシステム１ｋは、図９に示すように構成され得る。図９は、メモリシステム１ｋの構成を示す図である。メモリシステム１ｋは、コントローラ２、複数のメモリチップ３－１～３－４及びチャネルＣＨ（図１参照）に代えて、コントローラ２ｋ、複数のメモリチップ３ｋ－１～３ｋ－４及びチャネルＣＨｋを有する。
【0094】
コントローラ２ｋは、入力端子２ｆが省略される。各メモリチップ３ｋ－１～３ｋ－４は、出力端子３ｆが省略される。チャネルＣＨｋは、ループバスＬＢｋ及び並列バスＰＢｋを含む。ループバスＬＢｋは、信号線ＳＬ３が省略される。並列バスＰＢｋは、信号線ＳＬ７をさらに含む。信号線ＳＬ７は、コントローラ２ｋの出力端子２ｃから、メモリチップ３ｋ－１の入力端子３ｃ、メモリチップ３ｋ－２の入力端子３ｃ、メモリチップ３ｋ－３の入力端子３ｃ、メモリチップ３ｋ－４の入力端子３ｃへそれぞれ延びる。信号線ＳＬ７は、コントローラ２ｋから出力されるシステムクロック信号ＳＣＫを複数のメモリチップ３ｋ－１～３ｋ－４へ並行して伝送する。
【0095】
これに応じて、各メモリチップ３ｋにおいて、図１０に示すように、クロック生成回路３３ｋは、入力端子３ｃからシステムクロック信号ＳＣＫを受け、伝送されたシステムクロック信号に応じたシステムクロック信号を生成する。図１０は、メモリチップ３ｋの構成を示す図である。クロック生成回路３３ｋは、システムクロック信号をバッファリングし、バッファリング期間に応じた遅延が付加され論理反転されたシステムクロック信号を生成する。
【0096】
例えば、クロック生成回路３３ｋは、ドライバ３３２が省略され、インバータ３３３が追加される。インバータ３３３は、入力ノードがドライバ３３１に接続され、出力ノードが転送回路３４、転送回路３５、ドライバ３３２に接続される。これにより、メモリチップ３ｋ内では、コントローラ２ｋからのシステムクロック信号ＳＣＫの立下り同期でデータ出力ＳＯ及びチップセレクト出力／ＣＳＯを次段のメモリチップ３ｋに送出するように実装される。なお、制御回路３２は、論理反転前のシステムクロック信号ＳＣＫを受ける点は、第１の実施形態と同様である。
【0097】
以上のように、第４の実施形態では、メモリシステム１ｋにおいて、コントローラ２ｋがシステムクロック信号ＳＣＫを全メモリチップ３ｋに並行して分配する。すなわち、コントローラ２ｋは、並列バスＰＢｋ経由でシステムクロック信号を複数のメモリチップ３ｋ－１～３ｋ－４に並列に伝送し、ループバスＬＢ経由でチップセレクト信号を複数のメモリチップ３ｋ－１～３ｋ－４に順次に伝送することで、各メモリチップ３ｋの動作タイミングを制御可能である。
【0098】
（第５の実施形態）
次に、第５の実施形態にかかるメモリシステムについて説明する。以下では、第１の実施形態～第４の実施形態と異なる部分を中心に説明する。
次に、第５の実施形態にかかるメモリシステムについて説明する。以下では、第１の実施形態～第４の実施形態と異なる部分を中心に説明する。
【0099】
第１の実施形態では、データ信号を１ビットで伝送する構成を例示するが、第５の実施形態では、データ信号を複数ビットで並列伝送する構成を例示する。例えば、コントローラ、メモリチップのデータ信号を処理するための構成を複数ビットに拡張し、合わせてＳＯ出力端子を複数個の出力端子に拡張することで、複数ビットの書き込み機能を容易に実装できる。拡張すべきビット数は、例えば、４ビット、８ビット、１６ビット、３２ビット等であってもよい。
【0100】
具体的には、メモリシステム１ｎは、図１１に示すように構成され得る。図１１は、メモリシステム１ｎの構成を示す図である。図１１では、並列伝送すべきデータ信号のビット数が４ビットの構成が例示される。メモリシステム１ｎは、コントローラ２、複数のメモリチップ３－１～３－４及びチャネルＣＨ（図１参照）に代えて、コントローラ２ｎ、複数のメモリチップ３ｎ－１～３ｎ－４及びチャネルＣＨｎを有する。
【0101】
コントローラ２ｎは、出力端子２ａが４ビット用の出力端子群２ａｎに拡張され、入力端子２ｄが４ビット用の入力端子群２ｄｎに拡張される。各メモリチップ３ｎ－１～３ｎ－４は、入力端子３ａが４ビット用の入力端子群３ａｎに拡張され、出力端子３ｄが４ビット用の出力端子群３ｄｎに拡張される。チャネルＣＨｎは、ループバスＬＢｎ及び並列バスＰＢを含む。ループバスＬＢｎは、信号線ＳＬ１が４ビット幅の信号線群ＳＬ１ｎに拡張される。信号線群ＳＬ１ｎは、コントローラ２ｎの出力端子群２ａｎからメモリチップ３ｎ－１の入力端子群３ａｎ、出力端子群３ｄｎ、メモリチップ３ｎ－２の入力端子群３ａｎ、出力端子群３ｄｎ、メモリチップ３ｎ－３の入力端子群３ａｎ、出力端子群３ｄｎ、メモリチップ３ｎ－４の入力端子群３ａｎ、出力端子群３ｄｎを経由して、コントローラ２ｎの入力端子２ｄへ戻るように延びる。
【0102】
これに応じて、各メモリチップ３ｎにおいて、図１２に示すように、転送回路３３ｎは、４ビット用に拡張される。図１２は、メモリチップ３ｎの構成を示す図である。入力端子群３ａｎは、入力端子３ａ０～３ａ３を含み、出力端子群３ｄｎは、出力端子３ｄ０～３ｄ３を含む。データ信号の０ビット目に対応した構成として、入力端子３ａ０から出力端子３ｄ０に至る経路上には、ドライバ３４１－０、フリップフロップ３４２－０、遅延回路３４３－０、及びドライバ３４４－０が順に接続される。データ信号の１ビット目に対応した構成として、入力端子３ａ１から出力端子３ｄ１に至る経路上には、ドライバ３４１－１、フリップフロップ３４２－１、遅延回路３４３－１、及びドライバ３４４－１が順に接続される。データ信号の２ビット目に対応した構成として、入力端子３ａ２から出力端子３ｄ２に至る経路上には、ドライバ３４１－２、フリップフロップ３４２－２、遅延回路３４３－１、及びドライバ３４４－２が順に接続される。データ信号の３ビット目に対応した構成として、入力端子３ａ３から出力端子３ｄ３に至る経路上には、ドライバ３４１－３、フリップフロップ３４２－３、遅延回路３４３－３、及びドライバ３４４－３が順に接続される。
【0103】
転送回路３３ｎが４ビット用に拡張されることに応じて、制御回路３２ｎにおいて、ＩＦ部３２７ｎは、パラレル・シリアル返還を行う。すなわち、ＩＦ部３２７ｎは、４ビットのデータ信号をパラレル形式で受けるとシリアル形式に変換し、４ビットのデータ信号をシリアル形式で制御部３２１及び／又はデータバッファ３２２へ供給する。また、ＩＦ部３２７ｎは、制御部３２１及び／又はデータバッファ３２２から４ビットのデータ信号をシリアル形式で受けるとパラレル形式に変換し、４ビットのデータ信号をパラレル形式でセレクタ３５２－０～３５２－３へ供給する。それ以外の各構成の機能は、第１の実施形態と同様である。
【0104】
以上のように、第５の実施形態では、メモリシステム１ｎがデータ信号を複数ビットで並列伝送するように構成される。これにより、データ信号の伝送効率を向上できる。
【0105】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0106】
１，１ｉ，１ｊ，１ｋ，１ｎ メモリシステム、３，３－１～３－４，３ｉ，３ｊ，３ｊ－１～３ｊ－４，３ｋ，３ｋ－１～３ｋ－４，３ｎ，３ｎ－１～３ｎ－４ メモリチップ、ＣＨ，ＣＨｊ，ＣＨｋ，ＣＨｎ チャネル。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】