特開 2022-141193 周波数電圧変換回路、半導体装置、及び、メモリシステム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022141193

(43)【公開日】2022-09-29

(54)【発明の名称】周波数電圧変換回路、半導体装置、及び、メモリシステム

(51)【国際特許分類】

   G01R 23/06 20060101AFI20220921BHJP

   H03K 5/19 20060101ALI20220921BHJP

   G11C 8/18 20060101ALI20220921BHJP

   H03K 9/06 20060101ALI20220921BHJP

【ＦＩ】

G01R23/06 F

H03K5/19 T

G11C8/18

H03K9/06 Z

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2021041398

(22)【出願日】2021-03-15

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110002907

【氏名又は名称】特許業務法人イトーシン国際特許事務所

(72)【発明者】

【氏名】矢部 紘央

【テーマコード（参考）】

5J039

【Ｆターム（参考）】

5J039HH04

5J039KK01

5J039KK04

5J039KK16

5J039KK19

5J039MM04

5J039MM08

5J039NN06

(57)【要約】

【課題】回路内で発生するリーク電流を抑制するとともに、定電流源に印加される正弦波ノイズ等の影響を受けた場合でも、一定の出力電圧を出力することができる周波数電圧変換回路を提供する。
【解決手段】周波数電圧変換回路は、第１の電流を出力する定電流源と、定電流源に直列接続された第１のスイッチと、第１のスイッチとグランドとの間に直列接続された第１の容量と、第１のスイッチ及び第１の容量間の第１のノードと出力ノードとの間に設けられた第２のスイッチと、第１のノードとグランドとの間に設けられた第３のスイッチと、第１のスイッチに並列に接続された第４のスイッチと、第４のスイッチとグランドとの間に直列接続された第２の容量と、第４のスイッチ及び第２の容量間の第２のノードと出力ノードとの間に設けられた第５のスイッチと、第２のノードとグランドとの間に設けられた第６のスイッチと、を有する。
【選択図】図８

【特許請求の範囲】

【請求項1】

第１の電流を出力する定電流源と、
前記定電流源に直列接続された第１のスイッチと、
前記第１のスイッチとグランドとの間に直列接続された第１の容量と、
前記第１のスイッチ及び前記第１の容量間の第１のノードと出力ノードとの間に設けられた第２のスイッチと、
前記第１のノードと前記グランドとの間に設けられた第３のスイッチと、
前記第１のスイッチに並列に接続された第４のスイッチと、
前記第４のスイッチと前記グランドとの間に直列接続された第２の容量と、
前記第４のスイッチ及び前記第２の容量間の第２のノードと前記出力ノードとの間に設けられた第５のスイッチと、
前記第２のノードと前記グランドとの間に設けられた第６のスイッチと、
を有する周波数電圧変換回路。

【請求項2】

前記第１及び前記第４のスイッチは、いずれか一方がオンするように交互にオン／オフを繰り返し、かつ、それぞれのオン期間は第１の期間である請求項１に記載の周波数電圧変換回路。

【請求項3】

前記第２及び前記第３のスイッチは、前記第１のスイッチがオフしている期間に前記第２及び前記第３のスイッチの順番でオン／オフし、前記第２及び前記第３のスイッチがオンしている期間は、前記第１の期間以下であり、
前記第５及び前記第６のスイッチは、前記第４のスイッチがオフしている期間に前記第５及び前記第６のスイッチの順番でオン／オフし、前記第５及び前記第６のスイッチがオンしている期間は、前記第１の期間以下である請求項２に記載の周波数電圧変換回路。

【請求項4】

前記第１及び前記第４のスイッチに並列に接続された第７のスイッチと、
前記第７のスイッチに直列接続され、前記第７のスイッチがオンの期間、前記定電流源からの前記電流に応じた電荷を蓄積する第３の容量と、
前記第７のスイッチ及び前記第３の容量間の第３のノードと前記出力ノードとの間に設けられた第８のスイッチと、
前記第３のノードと前記グランドとの間に設けられた第９のスイッチと、
を更に有する請求項１に記載の周波数電圧変換回路。

【請求項5】

前記第１、前記第４及び前記第７のスイッチは、いずれか１つが順番にオンするようにオン／オフを繰り返し、かつ、それぞれのオン期間は前記第１の期間である請求項４に記載の周波数電圧変換回路。

【請求項6】

前記第２及び前記第３のスイッチは、前記第１のスイッチがオフしている期間に前記第２及び前記第３のスイッチの順番でオン／オフし、前記第２及び前記第３のスイッチがオンしている期間は、前記第１の期間の２倍の期間以下であり、
前記第５及び前記第６のスイッチは、前記第４のスイッチがオフしている期間に前記第５及び前記第６のスイッチの順番でオン／オフし、前記第５及び前記第６のスイッチがオンしている期間は、前記２倍の期間以下であり、
前記第８及び前記第９のスイッチは、前記第７のスイッチがオフしている期間に前記第８及び前記第９のスイッチの順番でオン／オフし、前記第８及び前記第９のスイッチがオンしている期間は、前記２倍の期間以下である請求項５に記載の周波数電圧変換回路。

【請求項7】

前記第１から前記第９のスイッチは全て同じサイズで構成され、
前記第１、前記６及び前記８のスイッチにより構成される第１のスイッチ群を第１の制御パルスでオン／オフを制御し、
前記第２、前記第４及び前記第９のスイッチにより構成される第２のスイッチ群を第２の制御パルスでオン／オフを制御し、
前記第３、前記第５及び前記第７のスイッチにより構成される第３のスイッチ群を第３の制御パルスでオン／オフを制御する請求項４に記載の周波数電圧変換回路。

【請求項8】

前記第１、前記第２及び前記第３のスイッチ群のいずれか１つが順番にオンするようにオン／オフを繰り返し、かつ、それぞれのオン期間は前記第１の期間である請求項７に記載の周波数電圧変換回路。

【請求項9】

請求項１から請求項８のいずれか１つの記載の周波数電圧変換回路と、
前記周波数電圧変換回路から出力された前記出力電圧に応じて所定の周波数のクロックを生成するオシレータ回路と、
を有する半導体装置。

【請求項10】

請求項９に記載の半導体装置を備えたインタフェース回路と、
不揮発性メモリと、
前記インタフェース回路を介して前記不揮発性メモリを制御するコントローラと、
を有するメモリシステム。

【発明の詳細な説明】

【技術分野】

【0001】

本実施形態は、周波数電圧変換回路、半導体装置、及び、メモリシステムに関する。

【背景技術】

【0002】

周波数（周期）に応じた直流電圧（出力電圧）を出力する周波数電圧変換回路が知られている。周波数電圧変換回路から出力される出力電圧は、一般的にプロセス・電源電圧・温度等の変化に対して一定であることが求められるが、回路内で発生するリーク電流や定電流源に印加される正弦波ノイズ等の影響によって変動する。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特許第５３６８６２６号公報

【特許文献2】特開平８－２６２０７４号公報

【特許文献3】米国特許第４８２３０９１号明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

本実施形態は、回路内で発生するリーク電流を抑制するとともに、定電流源に印加される正弦波ノイズ等の影響を受けた場合でも、一定の出力電圧を出力することができる周波数電圧変換回路、半導体装置、及び、メモリシステムを提供することを目的とする。

【課題を解決するための手段】

【0005】

本実施形態の周波数電圧変換回路は、第１の電流を出力する定電流源と、定電流源に直列接続された第１のスイッチと、第１のスイッチとグランドとの間に直列接続された第１の容量と、第１のスイッチ及び第１の容量間の第１のノードと出力ノードとの間に設けられた第２のスイッチと、第１のノードとグランドとの間に設けられた第３のスイッチと、第１のスイッチに並列に接続された第４のスイッチと、第４のスイッチとグランドとの間に直列接続された第２の容量と、第４のスイッチ及び第２の容量間の第２のノードと出力ノードとの間に設けられた第５のスイッチと、第２のノードとグランドとの間に設けられた第６のスイッチと、を有する。

【図面の簡単な説明】

【0006】

【図1】第１の実施形態に係る半導体装置を含むメモリシステムを示すブロック図である。

【図2A】ＮＡＮＤＩ／Ｆ回路にロジック回路が設けられている場合のロジック回路の構成を示すブロック図である。

【図2B】メモリコントローラにロジック回路が設けられている場合のロジック回路の構成を示すブロック図である。

【図3】オシレータ回路の構成を示すブロック図である。

【図4】比較例１の周波数電圧変換回路の構成を示す回路図である。

【図5】比較例１の周波数電圧変換回路の動作波形を示すタイミングチャートである。

【図6】比較例２の周波数電圧変換回路の構成を示す回路図である。

【図7】比較例２の周波数電圧変換回路の動作波形を示すタイミングチャートである。

【図8】第１の実施形態の周波数電圧変換回路の構成を示す回路図である。

【図9】第１の実施形態の周波数電圧変換回路の動作波形を示すタイミングチャートである。

【図10】第１の実施形態の周波数電圧変換回路において、定電流源ＩＳに正弦波ノイズが印加された場合の動作波形を示すタイミングチャートである。

【図11】第２の実施形態の周波数電圧変換回路の構成を示す回路図である。

【図12】第２の実施形態の周波数電圧変換回路の動作波形を示すタイミングチャートである。

【図13】第２の実施形態の変形例の周波数電圧変換回路の構成を示す回路図である。

【図14】第２の実施形態の変形例の周波数電圧変換回路の動作波形を示すタイミングチャートである。

【図15】比較例３の周波数電圧変換回路の構成を示す回路図である。

【発明を実施するための形態】

【0007】

以下、図面を参照して本発明の実施の形態について詳細に説明する。

【0008】

（第１の実施形態）
図１は、第１の実施形態に係る半導体装置を含むメモリシステムを示すブロック図である。図１のメモリシステムにおいて、ホスト１とメモリコントローラ２とは、所定のインタフェースを介して接続される。例えば、このインタフェースとしては、ｅＭＭＣ（embedded Multi Media Card）のパラレルインタフェース、ＰＣＩｅ（Peripheral Component Interconnect-Express）^ＴＭのシリアル拡張インタフェース、Ｍ－ＰＨＹの高速シリアルインタフェース等の各種インタフェースが採用される。なお、ホスト１及びメモリコントローラ２には、これらの各種インタフェースを採用したインタフェース回路が内蔵されている。

【0009】

メモリコントローラ２とＮＡＮＤ型フラッシュメモリ４とは、ＮＡＮＤインタフェース回路（以下、ＮＡＮＤＩ／Ｆ回路と略す）３を介して接続される。ＮＡＮＤＩ／Ｆ回路３は、例えば、トグル・ダブルデータレート（ToggleDDR）等の高速データ転送モードやオープンＮＡＮＤフラッシュインタフェース（ＯＮＦＩ）等の各種インタフェースを採用しており、メモリコントローラ２とＮＡＮＤ型フラッシュメモリ４との間でデータの転送を行う。

【0010】

ホスト１は、メモリコントローラ２に対して、書き込みや読み出しのリクエストを発生する。メモリコントローラ２は、ホストからのリクエストに従ってＮＡＮＤ型フラッシュメモリ４へのデータの書き込み及びＮＡＮＤ型フラッシュメモリ４からのデータの読み出しを制御する。

【0011】

メモリコントローラ２とＮＡＮＤ型フラッシュメモリ４とは、ＮＡＮＤＩ／Ｆ回路３を介して、例えば、データを含む各信号の送受信を行うための信号ＤＱ＜７：０＞、データストローブ信号ＤＱＳ、／ＤＱＳ、チップイネーブル信号ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、及びライトプロテクト信号ＷＰ等の各種信号の伝送を行う。

【0012】

ＮＡＮＤＩ／Ｆ回路３は、ロジック回路１０を有している。ロジック回路１０は、後述するようにオシレータ回路を備え、ＮＡＮＤ型フラッシュメモリ４へのデータの書き込み、ＮＡＮＤ型フラッシュメモリ４からのデータの読み出し、各種制御等に使用する各種クロックを発生することができる。

【0013】

なお、ＮＡＮＤＩ／Ｆ回路３を省略し、メモリコントローラ２及びＮＡＮＤ型フラッシュメモリ４に、ＮＡＮＤＩ／Ｆ回路３と同様の機能を有するインタフェース回路を内蔵してもよい。例えば、ＮＡＮＤＩ／Ｆ回路３を省略する場合、メモリコントローラ２がロジック回路１０を有していてもよい。本実施の形態は、ＮＡＮＤＩ／Ｆ回路３に適用されるだけでなく、ホスト１，メモリコントローラ２，ＮＡＮＤ型フラッシュメモリ４に内蔵される各種インタフェース回路に適用してもよい。

【0014】

図２Ａは、ＮＡＮＤＩ／Ｆ回路にロジック回路が設けられている場合のロジック回路の構成を示すブロック図である。

【0015】

ＮＡＮＤＩ／Ｆ回路３のロジック回路１０は、半導体装置としてのオシレータ回路１１と、ＦＩＦＯ１２と、セレクタ１３とを有している。ＮＡＮＤＩ／Ｆ回路３には、メモリコントローラ２からコマンド及び第１クロックが入力される。第１クロックは、ＦＩＦＯ１２に供給されると共に、セレクタ１３の一端に入力される。セレクタ１３の他端には、オシレータ回路１１により生成された第２クロックが入力される。

【0016】

ＮＡＮＤＩ／Ｆ回路３では、メモリコントローラ２からコマンド及び第１クロックが入力されるまでは、セレクタ１３においてオシレータ回路１１により生成された第２クロックを選択し、ＮＡＮＤ型フラッシュメモリ４に供給することでＮＡＮＤ型フラッシュメモリ４からデータを読み出す。

【0017】

ＮＡＮＤ型フラッシュメモリ４から読み出された初期のデータは、ＦＩＦＯ１２に保持される。その後、ＮＡＮＤＩ／Ｆ回路３は、メモリコントローラ２から第１クロックが入力されると、第１クロックに同期させてＦＩＦＯ１２からデータを読み出し始めてメモリコントローラ２に出力するとともに、セレクタ１３において第１クロックを選択し、ＮＡＮＤ型フラッシュメモリ４に供給することで、ＮＡＮＤ型フラッシュメモリ４からデータの読み出しを継続する。

【0018】

図２Ｂは、メモリコントローラにロジック回路が設けられている場合のロジック回路の構成を示すブロック図である。

【0019】

ロジック回路１０は、オシレータ回路２１と、ＦＩＦＯ２２とを有している。メモリコントローラ２は、データの読み出し時には、オシレータ回路２１の周波数基準で第１クロックを生成し、ＮＡＮＤ型フラッシュメモリ４に送信する。ＮＡＮＤ型フラッシュメモリ４では第１クロックと同じ周波数・データレートで第２クロックが生成され、さらに、第１クロックと同じ周波数・データレートでデータが読み出され、第２クロック及びデータがメモリコントローラ２に送信される。

【0020】

メモリコントローラ２は、書き込み時には、オシレータ回路２１の周波数基準で第２クロック及びデータをＮＡＮＤ型フラッシュメモリ４に送信し、書き込みを実施する。

【0021】

ここで、図２Ａのオシレータ回路１１の構成について説明する。なお、図２Ｂのオシレータ回路２１は、オシレータ回路１１と同一の構成である。図３は、オシレータ回路の構成を示すブロック図である。

【0022】

オシレータ回路１１は、周波数電圧変換回路１０１と、差動アンプＡＭＰと、ＰＭＯＳトランジスタＴｒと、リングオシレータＲＯと、パルス生成回路１０２とを有して構成されている。

【0023】

周波数電圧変換回路１０１は、パルス生成回路１０２により生成された制御パルスのＨレベルの所定の期間Ｔに応じた出力電圧Ｖｏｕｔを出力する。周波数電圧変換回路１０１から出力された出力電圧Ｖｏｕｔは、差動アンプＡＭＰの一方の入力端子（例えば、反転入力端子）に入力される。差動アンプＡＭＰの他方の入力端子（例えば、非反転入力端子）には、基準電圧ＶＲＥＦが入力される。差動アンプＡＭＰの出力端子は、ＰＭＯＳトランジスタＴｒのゲート端子に接続されている。差動アンプＡＭＰは、基準電圧ＶＲＥＦと出力電圧Ｖｏｕｔと電圧差を増幅して出力する。

【0024】

ＰＭＯＳトランジスタＴｒは、ゲートが差動アンプＡＭＰの出力端子、ソースが電源電圧ＶＤＤ、ドレインがリングオシレータＲＯに接続されている。ＰＭＯＳトランジスタＴｒは、差動アンプＡＭＰの出力信号に応じてＯＮ／ＯＦＦが切り替えられ、リングオシレータＲＯへの供給電流が制御される。これにより、リングオシレータＲＯの発振周波数Ｆｏｕｔが制御され、オシレータ回路１１から所定の周波数のクロックが出力される。

【0025】

また、リングオシレータＲＯから出力された発振周波数Ｆｏｕｔは、パルス生成回路１０２に入力される。パルス生成回路１０２は、発振周波数ＦｏｕｔからＴ∝１／Ｆｏｕｔとなる制御パルスを生成し、周波数電圧変換回路１０１に出力する。周波数電圧変換回路１０１は、リングオシレータＲＯの発振周波数Ｆｏｕｔに基づき生成された制御パルスのＨレベルの所定の期間Ｔに応じた出力電圧Ｖｏｕｔを出力する。制御パルスは、周波数電圧変換回路１０１内の後述する各スイッチのＯＮ／ＯＦＦを制御するための切替制御信号である。

【0026】

そして、差動アンプＡＭＰが出力電圧Ｖｏｕｔと基準電圧ＶＲＥＦとを比較し、出力電圧Ｖｏｕｔ＝基準電圧ＶＲＥＦとなるようにリングオシレータＲＯの発振周波数Ｆｏｕｔが制御される。オシレータ回路１１は、これらの制御をループすることで、一定の発振周波数Ｆｏｕｔで発振することができる。

【0027】

ここで、本実施形態の周波数電圧変換回路１０１の構成について説明する前に、比較例１及び２の周波数電圧変換回路２０１及び３０１の構成について説明する。

【0028】

（比較例１の周波数電圧変換回路の回路構成）
図４は、比較例１の周波数電圧変換回路の構成を示す回路図である。

【0029】

比較例１の周波数電圧変換回路２０１は、定電流源ＩＳと、スイッチＳＰＬと、スイッチＨＬＤと、スイッチＤＩＳと、容量Ｃ_{ｓａｍｐｌｅ}と、容量Ｃ_ｈｏｌｄとを有して構成されている。

【0030】

定電流源ＩＳ、スイッチＳＰＬ及び容量Ｃ_{ｓａｍｐｌｅ}は、電源電圧ＶＤＤとグランドＧＮＤ間に直列に接続されている。容量Ｃ_{ｓａｍｐｌｅ}、スイッチＤＩＳ及びスイッチＨＬＤは、並列に接続されている。スイッチＤＩＳは、一端がスイッチＳＰＬと容量Ｃ_{ｓａｍｐｌｅ}との間のノードＶＣに接続され、他端がグランドＧＮＤに接続されている。スイッチＨＬＤは、一端がノードＶＣに接続され、他端が容量Ｃ_ｈｏｌｄの一端に接続されている。容量Ｃ_ｈｏｌｄは、一端がスイッチＨＬＤの他端に接続され、他端がグランドＧＮＤに接続されている。

【0031】

スイッチＳＰＬ、ＨＬＤ及びＤＩＳは、それぞれ制御パルスＣＰ１、ＣＰ２及びＣＰ３によってＯＮ／ＯＦＦが制御される。制御パルスＣＰ１、ＣＰ２及びＣＰ３は、上述したオシレータ回路１１が備えるパルス生成回路１０２によって生成される。スイッチＳＰＬ、ＨＬＤ及びＤＩＳは、それぞれ制御パルスＣＰ１、ＣＰ２及びＣＰ３がＨレベルの場合にＯＮ状態、Ｌレベルの場合にＯＦＦ状態となる。

【0032】

図５は、比較例１の周波数電圧変換回路の動作波形を示すタイミングチャートである。図５において、ＩＣＨＡＲＧＥは、定電流源ＩＳから出力される第１の電流である電流Ｉ_{ＣＨＡＲＧＥ}を示している。また、ＳＰＬ、ＨＬＤ及びＤＩＳは、スイッチＳＰＬ、ＨＬＤ及びＤＩＳに入力される制御パルスＣＰ１、ＣＰ２及びＣＰ３の電圧波形を示している。また、ＶＣは、容量Ｃ_{ｓａｍｐｌｅ}の電圧波形（＝ノードＶＣの電圧波形）、Ｖｏｕｔは、周波数電圧変換回路２０１の出力電圧Ｖｏｕｔを示している。

【0033】

まず、スイッチＳＰＬがＯＮ、スイッチＨＬＤ及びＤＩＳがＯＦＦとなると、定電流源ＩＳからの電流Ｉ_{ＣＨＡＲＧＥ}によって容量Ｃ_{ｓａｍｐｌｅ}が充電され、ノードＶＣの電圧が上昇する。すなわち、スイッチＳＰＬがＯＮの所定の期間Ｔだけ電流Ｉ_{ＣＨＡＲＧＥ}によって容量Ｃ_{ｓａｍｐｌｅ}が充電されるため、スイッチＳＰＬのＯＮの所定の期間Ｔに応じてノードＶＣの電圧が上昇する。

【0034】

次に、スイッチＨＬＤがＯＮ、スイッチＳＰＬ及びＤＩＳがＯＦＦとなると、ノードＶＣの電圧が出力電圧Ｖｏｕｔとして周波数電圧変換回路２０１から出力される。次に、スイッチＤＩＳがＯＮ、スイッチＳＰＬ及びＨＬＤがＯＦＦとなると、容量Ｃ_{ｓａｍｐｌｅ}の電荷がスイッチＤＩＳを介してグランドＧＮＤに放電され、ノードＶＣの電圧が下がる。

【0035】

出力電圧Ｖｏｕｔは、スイッチＳＰＬに入力される制御パルスＣＰ１のＨレベルの所定の期間をＴ、定電流源ＩＳの電流Ｉ_{ＣＨＡＲＧＥ}、容量Ｃ_{ｓａｍｐｌｅ}、とすると、下記式（１）によって求めることができる。
Ｖｏｕｔ＝Ｉ_{ＣＨＡＲＧＥ}×Ｔ／Ｃ_{ｓａｍｐｌｅ} ・・・ （１）
しかしながら、比較例１の周波数電圧変換回路２０１の回路構成の場合、スイッチＳＰＬがＯＦＦの場合でも定電流源ＩＳから容量Ｃ_{ｓａｍｐｌｅ}へ流れるリーク電流によって容量Ｃ_{ｓａｍｐｌｅ}への充電が発生するため、出力電圧Ｖｏｕｔが変動してしまう。

【0036】

また、比較例１の周波数電圧変換回路２０１は、スイッチＳＰＬがＯＮの期間のみ容量Ｃ_{ｓａｍｐｌｅ}に一定の電流で充電する方式のため、定電流源ＩＳに正弦波ノイズＳＮが印加された場合、正弦波ノイズＳＮの周波数とスイッチＳＰＬの入力信号の動作周波数との位相差によって、出力電圧Ｖｏｕｔが変動してしまう。図５の例では、正弦波ノイズＳＮの周波数と、スイッチＳＰＬの入力信号の動作周波数とが１：１の場合の波形図を示している。

【0037】

定電流源ＩＳに正弦波ノイズＳＮが印加されている場合、スイッチＳＰＬがＯＮの期間、正弦波ノイズＳＮにより定電流源ＩＳからの一定電流（電流Ｉ_{ＣＨＡＲＧＥ}）以上の電流が容量Ｃ_{ｓａｍｐｌｅ}に充電される。結果として、周波数電圧変換回路１０１の出力電圧Ｖｏｕｔが変動し、式（１）の値と比較して誤差Ｖｅを有する。

【0038】

図５の例では、誤差Ｖｅは、＋側に変動する例であるが、誤差Ｖｅは、正弦波ノイズＳＮの周波数と、スイッチＳＰＬの入力信号の動作周波数との位相差に応じて－側にも変動するため、一般的には誤差Ｖｅは制御することができない。

【0039】

（比較例２の周波数電圧変換回路の回路構成）
図６は、比較例２の周波数電圧変換回路の構成を示す回路図である。なお、図６において、図４と同様の構成については同一の符号を付している。

【0040】

比較例２の周波数電圧変換回路３０１は、比較例１の周波数電圧変換回路２０１に対してスイッチＥＸＤＩＳが追加されて構成されている。スイッチＥＸＤＩＳは、スイッチＳＰＬに並列に設けられ、一端が定電流源ＩＳとスイッチＳＰＬとの間のノードに接続され、他端がグランドＧＮＤに接続されている。

【0041】

スイッチＥＸＤＩＳは、制御パルスＣＰ４に応じてＯＮ／ＯＦＦが制御され、制御パルスＣＰ４がＨレベルの場合にＯＮとなり、Ｌレベルの場合にＯＦＦとなる。

【0042】

図７は、比較例２の周波数電圧変換回路の動作波形を示すタイミングチャートである。図７の動作波形では、図５の動作波形と異なる部分のみ説明する。図７において、ＥＸＤＩＳは、スイッチＥＸＤＩＳに入力される制御パルスＣＰ４の電圧波形を示している。

【0043】

図７に示すように、スイッチＥＸＤＩＳは、スイッチＳＰＬがＯＦＦの場合にＯＮ、スイッチＳＰＬがＯＮの場合にＯＦＦとなるように制御される。これにより、スイッチＳＰＬがＯＮの場合、定電流源ＩＳからの電流Ｉ_{ＣＨＡＲＧＥ}が容量Ｃ_{ｓａｍｐｌｅ}へ流れる。一方、スイッチＳＰＬがＯＦＦの場合、定電流源ＩＳからの電流Ｉ_{ＣＨＡＲＧＥ}がスイッチＥＸＤＩＳを経由してグランドＧＮＤに流れる。

【0044】

この結果、比較例２の周波数電圧変換回路３０１の回路構成の場合、スイッチＳＰＬがＯＦＦの場合に、定電流源ＩＳから容量Ｃ_{ｓａｍｐｌｅ}へ流れるリーク電流が発生しないため、リーク電流による容量Ｃ_{ｓａｍｐｌｅ}への充電が行われない。

【0045】

しかしながら、比較例２の周波数電圧変換回路３０１は、スイッチＳＰＬがＯＦＦの場合、容量Ｃ_{ｓａｍｐｌｅ}からスイッチＥＸＤＩＳへ逆流するリーク電流が発生する。具体的には、周波数電圧変換回路３０１は、スイッチＳＰＬがＯＦＦの場合、容量Ｃ_{ｓａｍｐｌｅ}からスイッチＳＰＬ及びＥＸＤＩＳを経由してグランドＧＮＤに流れるリーク電流が発生し、このリーク電流による容量Ｃ_{ｓａｍｐｌｅ}の放電により出力電圧Ｖｏｕｔが変動してしまう。

【0046】

また、比較例２の周波数電圧変換回路３０１は、比較例１の周波数電圧変換回路２０１と同様に、スイッチＳＰＬがＯＮの期間のみ容量Ｃ_{ｓａｍｐｌｅ}に一定の電流Ｉ_{ＣＨＡＲＧＥ}で充電する方式である。そのため、比較例２の周波数電圧変換回路３０１は、比較例１の周波数電圧変換回路２０１と同様に、定電流源ＩＳに正弦波ノイズＳＮが印加された場合、正弦波ノイズＳＮの周波数とスイッチＳＰＬの入力信号の動作周波数との位相差によって、出力電圧Ｖｏｕｔが変動してしまう。

【0047】

（第１の実施形態の周波数電圧変換回路の回路構成）
図８は、第１の実施形態の周波数電圧変換回路の構成を示す回路図である。

【0048】

第１の実施形態の周波数電圧変換回路１０１は、比較例１の周波数電圧変換回路２０１の回路構成を２つ並列に配置し、定電流源ＩＳ及び容量Ｃ_ｈｏｌｄを共通化した構成となっている。具体的には、周波数電圧変換回路１０１は、定電流源ＩＳと、スイッチ（第１のスイッチ）ＳＰＬ１と、スイッチ（第２のスイッチ）ＨＬＤ１と、スイッチ（第３のスイッチ）ＤＩＳ１と、スイッチ（第４のスイッチ）ＳＰＬ２と、スイッチ（第５のスイッチ）ＨＬＤ２と、スイッチ（第６のスイッチ）ＤＩＳ２と、容量（第１の容量）Ｃ_{ｓａｍｐｌｅ１}と、容量（第２の容量）Ｃ_{ｓａｍｐｌｅ２}と、容量Ｃ_ｈｏｌｄとを有して構成されている。容量Ｃ_{ｓａｍｐｌｅ１}及び容量Ｃ_{ｓａｍｐｌｅ２}のそれぞれは、比較例１の容量Ｃ_{ｓａｍｐｌｅ}と同じ構成を有しており、容量Ｃ_{ｓａｍｐｌｅ１}及び容量Ｃ_{ｓａｍｐｌｅ２}のそれぞれが蓄積する電荷は、比較例１の容量Ｃ_{ｓａｍｐｌｅ}が蓄積する電荷と同等である。

【0049】

定電流源ＩＳ、スイッチＳＰＬ１及び容量Ｃ_{ｓａｍｐｌｅ１}は、電源電圧ＶＤＤとグランドＧＮＤ間に直列に接続されている。容量Ｃ_{ｓａｍｐｌｅ１}、スイッチＤＩＳ１及びスイッチＨＬＤ１は、並列に接続されている。スイッチＤＩＳ１は、一端がスイッチＳＰＬ１と容量Ｃ_{ｓａｍｐｌｅ１}との間のノードＶＣ１に接続され、他端がグランドＧＮＤに接続されている。スイッチＨＬＤ１は、一端がノードＶＣ１に接続され、他端が出力ノードに接続されている。

【0050】

また、スイッチＳＰＬ２は、スイッチＳＰＬ１に並列に接続されている。容量Ｃ_{ｓａｍｐｌｅ２}は、スイッチＳＰＬ２に直列に接続されている。容量Ｃ_{ｓａｍｐｌｅ２}、スイッチＤＩＳ２及びスイッチＨＬＤ２は、並列に接続されている。スイッチＤＩＳ２は、一端がスイッチＳＰＬ２と容量Ｃ_{ｓａｍｐｌｅ２}との間のノードＶＣ２に接続され、他端がグランドＧＮＤに接続されている。スイッチＨＬＤ２は、一端がノードＶＣ２に接続され、他端が出力ノードに接続されている。容量Ｃ_ｈｏｌｄは、一端が出力ノードに接続され、他端がグランドＧＮＤに接続されている。

【0051】

スイッチＳＰＬ１、ＨＬＤ１及びＤＩＳ１は、それぞれ制御パルスＣＰ１１、ＣＰ１２及びＣＰ１３によってＯＮ／ＯＦＦが制御される。スイッチＳＰＬ１、ＨＬＤ１及びＤＩＳ１は、それぞれ制御パルスＣＰ１１、ＣＰ１２及びＣＰ１３がＨレベルの場合にＯＮ状態、Ｌレベルの場合にＯＦＦ状態となる。

【0052】

また、スイッチＳＰＬ２、ＨＬＤ２及びＤＩＳ２は、それぞれ制御パルスＣＰ２１、ＣＰ２２及びＣＰ２３によってＯＮ／ＯＦＦが制御される。スイッチＳＰＬ２、ＨＬＤ２及びＤＩＳ２は、それぞれ制御パルスＣＰ２１、ＣＰ２２及びＣＰ２３がＨレベルの場合にＯＮ状態、Ｌレベルの場合にＯＦＦ状態となる。

【0053】

図９は、第１の実施形態の周波数電圧変換回路の動作波形を示すタイミングチャートである。

【0054】

図９において、ＳＰＬ１、ＨＬＤ１及びＤＩＳ１は、スイッチＳＰＬ１、ＨＬＤ１及びＤＩＳ１に入力される制御パルスＣＰ１１、ＣＰ１２及びＣＰ１３の電圧波形を示している。ＳＰＬ２、ＨＬＤ２及びＤＩＳ２は、スイッチＳＰＬ２、ＨＬＤ２及びＤＩＳ２に入力される制御パルスＣＰ２１、ＣＰ２２及びＣＰ２３の電圧波形を示している。さらに、ＶＣ１は、容量Ｃ_{ｓａｍｐｌｅ１}の電圧波形（＝ノードＶＣ１の電圧波形）、ＶＣ２は、容量Ｃ_{ｓａｍｐｌｅ２}の電圧波形（＝ノードＶＣ２の電圧波形）、Ｖｏｕｔは、周波数電圧変換回路１０１の出力電圧Ｖｏｕｔを示している。

【0055】

スイッチＳＰＬ１及びＳＰＬ２は、いずれか一方がＯＮするように交互にＯＮ／ＯＦＦを繰り返し、ＯＮの期間はそれぞれ所定の期間（第１の期間）Ｔである。すなわち、スイッチＳＰＬ１がＯＮの期間はスイッチＳＰＬ２がＯＦＦとなり、スイッチＳＰＬ１がＯＦＦの期間はスイッチＳＰＬ２がＯＮとなる。

【0056】

スイッチＨＬＤ１及びＤＩＳ１は、スイッチＳＰＬ１がＯＦＦしている期間にスイッチＨＬＤ１及びＤＩＳ１の順番でＯＮ／ＯＦＦし、スイッチＨＬＤ１及びＤＩＳ１がＯＮしている期間の和は、所定の期間Ｔ以下である。

【0057】

同様に、スイッチＨＬＤ２及びＤＩＳ２は、スイッチＳＰＬ２がＯＦＦしている期間にスイッチＨＬＤ２及びＤＩＳ２の順番でＯＮ／ＯＦＦし、スイッチＨＬＤ２及びＤＩＳ２がＯＮしている期間の和は、所定の期間Ｔ以下である。

【0058】

まず、スイッチＳＰＬ１がＯＮし、Ｃ_{ｓａｍｐｌｅ１}へ電流Ｉ_{ＣＨＡＲＧＥ}を充電している間に、スイッチＨＬＤ２をＯＮして容量Ｃ_{ｓａｍｐｌｅ２}と容量Ｃ_ｈｏｌｄとを接続する。次に、スイッチＨＬＤ２をＯＦＦし、スイッチＤＩＳ２をＯＮし、容量Ｃ_{ｓａｍｐｌｅ２}の電荷をスイッチＤＩＳ２を経由してグランドＧＮＤに放電する。

【0059】

次に、スイッチＳＰＬ１をＯＦＦし、スイッチＳＰＬ２をＯＮさせ、容量Ｃ_{ｓａｍｐｌｅ２}へ電流Ｉ_{ＣＨＡＲＧＥ}で充電を開始する。スイッチＳＰＬ２がＯＮしている間、スイッチＨＬＤ１をＯＮして容量Ｃ_{ｓａｍｐｌｅ１}と容量Ｃ_ｈｏｌｄとを接続する。次いで、スイッチＨＬＤ１をＯＦＦし、スイッチＤＩＳ１をＯＮし、容量Ｃ_{ｓａｍｐｌｅ１}の電荷をスイッチＤＩＳ１を経由してグランドＧＮＤに放電する。

【0060】

このような各スイッチＳＰＬ１、ＳＰＬ２、ＨＬＤ１、ＨＬＤ２、ＤＩＳ１及びＤＩ２の制御により、容量Ｃ_{ｓａｍｐｌｅ１}に充電された電圧（＝ノードＶＣ１の電圧）と、容量Ｃ_{ｓａｍｐｌｅ２}に充電された電圧（＝ノードＶＣ２の電圧）とが出力電圧Ｖｏｕｔとして周波数電圧変換回路１０１から出力される。スイッチＳＰＬ１及びＳＰＬ２がＯＮしている期間はそれぞれ所定の期間Ｔであるため、出力電圧Ｖｏｕｔの理論値は上述した式（１）と同じとなる。

【0061】

本実施形態の周波数電圧変換回路１０１では、スイッチＳＰＬ１及びＳＰＬ２のいずれか一方が常にＯＮし、他方が常にＯＦＦしている。スイッチＳＰＬ１がＯＮしている場合、スイッチＳＰＬ２がＯＦＦしているため、電流Ｉ_{ＣＨＡＲＧＥ}が容量Ｃ_{ｓａｍｐｌｅ１}に充電され、スイッチＳＰＬ２がＯＮしている場合、スイッチＳＰＬ１がＯＦＦしているため、電流Ｉ_{ＣＨＡＲＧＥ}が容量Ｃ_{ｓａｍｐｌｅ２}に充電される。

【0062】

このため、本実施形態の周波数電圧変換回路１０１は、スイッチＳＰＬ１がＯＦＦ、スイッチＳＰＬ２がＯＮの場合、電流Ｉ_{ＣＨＡＲＧＥ}が容量Ｃ_{ｓａｍｐｌｅ２}側に流れるため、スイッチＳＰＬ１にリーク電流が発生して容量Ｃ_{ｓａｍｐｌｅ１}が充電されることを抑止できる。また、周波数電圧変換回路１０１は、スイッチＳＰＬ１がＯＮ、スイッチＳＰＬ２がＯＦＦの場合、電流Ｉ_{ＣＨＡＲＧＥ}が容量Ｃ_{ｓａｍｐｌｅ１}側に流れるため、スイッチＳＰＬ２にリーク電流が発生して容量Ｃ_{ｓａｍｐｌｅ２}が充電されることを抑止できる。さらに、周波数電圧変換回路１０１は、比較例２の周波数電圧変換回路３０１のように、スイッチＥＸＤＩＳを配置しないため、スイッチＳＰＬ１又はＳＰＬ２を逆流するリーク電流も発生しない。この結果、本実施形態の周波数電圧変換回路１０１は、回路内で発生するリーク電流を抑制することができる。

【0063】

また、定電流源ＩＳに電源等から正弦波ノイズＳＮが印加された場合の動作波形を図１０に示す。図１０は、第１の実施形態の周波数電圧変換回路において、定電流源ＩＳに正弦波ノイズが印加された場合の動作波形を示すタイミングチャートである。

【0064】

図１０のＶＣ１、ＶＣ２、Ｖｏｕｔにおいて、実線は定電流源ＩＳに正弦波ノイズＳＮが印加されていない場合の波形を示し、破線は定電流源ＩＳに正弦波ノイズＳＮが印加された場合の波形を示している。図１０の例では、比較例１と同様に正弦波ノイズＳＮの周波数とスイッチＳＰＬ１の入力信号の動作周波数とが１：１の場合で説明する。

【0065】

図１０に示すように、スイッチＳＰＬ１がＯＮの期間は、電流Ｉ_{ＣＨＡＲＧＥ}よりも低い正弦波ノイズＳＮが印加され、スイッチＳＰＬ２がＯＮの期間は、電流Ｉ_{ＣＨＡＲＧＥ}よりも高い正弦波ノイズＳＮが印加されている。そのため、容量Ｃ_{ｓａｍｐｌｅ１}に充電される電荷は正弦波ノイズＳＮが定電流源ＩＳに印加されない場合よりも低くなり、容量Ｃ_{ｓａｍｐｌｅ２}に充電される電荷は正弦波ノイズＳＮが定電流源ＩＳに印加されない場合よりも高くなる。

【0066】

本実施形態の周波数電圧変換回路１０１は、スイッチＳＰＬ１及びＳＰＬ２のいずれか一方がＯＮしているため、定電流源ＩＳに印加された正弦波ノイズＳＮによる電流Ｉ_{ＣＨＡＲＧＥ}の変動が全周期にわたって容量Ｃ_{ｓａｍｐｌｅ１}及び容量Ｃ_{ｓａｍｐｌｅ２}のいずれか一方へ充電される。

【0067】

この結果、出力電圧Ｖｏｕｔの直流成分は、定電流源ＩＳに印加された正弦波ノイズＳＮによる電流Ｉ_{ＣＨＡＲＧＥ}の変動分が平均化された値（上述した式（１）と同じ値）を生成することが可能となる。よって、本実施形態の周波数電圧変換回路１０１は、正弦波ノイズＳＮの影響によって出力電圧Ｖｏｕｔが変動することがない。

【0068】

以上のように、本実施形態の周波数電圧変換回路によれば、回路内で発生するリーク電流を抑制するとともに、定電流源に印加される正弦波ノイズ等の影響を受けた場合でも、一定の出力電圧を出力することができる。

【0069】

（第２の実施形態）
次に、第２の実施形態について説明する。
図１１は、第２の実施形態の周波数電圧変換回路の構成を示す回路図である。

【0070】

第１の実施形態の周波数電圧変換回路１０１は、比較例１の周波数電圧変換回路２０１の回路構成を２つ並列に配置し、定電流源ＩＳ及び容量Ｃ_ｈｏｌｄを共通化して構成されているが、第２の実施形態の周波数電圧変換回路１０１Ａは、比較例１の周波数電圧変換回路２０１の回路構成を３つ並列に配置し、定電流源ＩＳ及び容量Ｃ_ｈｏｌｄを共通化して構成されている。具体的には、第２の実施形態の周波数電圧変換回路１０１Ａは、第１の実施形態の周波数電圧変換回路１０１に対して、スイッチ（第７のスイッチ）ＳＰＬ３と、スイッチ（第８のスイッチ）ＨＬＤ３と、スイッチ（第９のスイッチ）ＤＩＳ３と、容量（第３の容量）Ｃ_{ｓａｍｐｌｅ３}とが追加されて構成されている。容量Ｃ_{ｓａｍｐｌｅ１}、容量Ｃ_{ｓａｍｐｌｅ２}及び容量Ｃ_{ｓａｍｐｌｅ３}のそれぞれは、比較例１の容量Ｃ_{ｓａｍｐｌｅ}と同じ構成を有しており、容量Ｃ_{ｓａｍｐｌｅ１}、容量Ｃ_{ｓａｍｐｌｅ２}及び容量Ｃ_{ｓａｍｐｌｅ３}のそれぞれが蓄積する電荷は、比較例１の容量Ｃ_{ｓａｍｐｌｅ}が蓄積する電荷と同等である。

【0071】

スイッチＳＰＬ３は、スイッチＳＰＬ１及びＳＰＬ２に並列に接続されている。容量Ｃ_{ｓａｍｐｌｅ３}、スイッチＨＬＤ３及びスイッチＤＩＳ３は並列に接続されている。容量Ｃ_{ｓａｍｐｌｅ３}は、一端がＳＰＬ３に接続され、他端がグランドＧＮＤに接続されている。スイッチＤＩＳ３は、一端がスイッチＳＰＬ３と容量Ｃ_{ｓａｍｐｌｅ３}との間のノードＶＣ３に接続され、他端がグランドＧＮＤに接続されている。スイッチＨＬＤ３は、一端がノードＶＣ３に接続され、他端が出力ノードに接続されている。

【0072】

スイッチＳＰＬ３、ＨＬＤ３及びＤＩＳ３は、それぞれ制御パルスＣＰ３１、ＣＰ３２及びＣＰ３３によってＯＮ／ＯＦＦが制御される。スイッチＳＰＬ３、ＨＬＤ３及びＤＩＳ３は、それぞれ制御パルスＣＰ３１、ＣＰ３２及びＣＰ３３がＨレベルの場合にＯＮ状態、Ｌレベルの場合にＯＦＦ状態となる。

【0073】

図１２は、第２の実施形態の周波数電圧変換回路の動作波形を示すタイミングチャートである。

【0074】

スイッチＳＰＬ１、ＳＰＬ２及びＳＰＬ３は、順番にＯＮするようにＯＮ／ＯＦＦを繰り返し、それぞれがＯＮする期間は全て所定の期間Ｔである。スイッチＨＬＤ１及びＤＩＳ１は、スイッチＳＰＬ１がＯＦＦしている期間にスイッチＨＬＤ１及びＤＩＳ１の順番でＯＮ／ＯＦＦする。また、スイッチＨＬＤ１及びＤＩＳ１がＯＮしている期間は、所定の期間Ｔの２倍の期間以下とし、スイッチＨＬＤ１及びＤＩＳ１のＯＮの期間はオーバーラップしないように制御する。

【0075】

同様に、スイッチＨＬＤ２及びＤＩＳ２は、スイッチＳＰＬ２がＯＦＦしている期間にスイッチＨＬＤ２及びＤＩＳ２の順番でＯＮ／ＯＦＦする。スイッチＨＬＤ２及びＤＩＳ２がＯＮしている期間は、所定の期間Ｔの２倍の期間以下とし、スイッチＨＬＤ２及びＤＩＳ２のＯＮの期間はオーバーラップしないように制御する。

【0076】

同様に、スイッチＨＬＤ３及びＤＩＳ３は、スイッチＳＰＬ３がＯＦＦしている期間にスイッチＨＬＤ３及びＤＩＳ３の順番でＯＮ／ＯＦＦする。スイッチＨＬＤ３及びＤＩＳ３がＯＮしている期間は、所定の期間Ｔの２倍の期間以下とし、スイッチＨＬＤ３及びＤＩＳ３のＯＮの期間はオーバーラップしないように制御する。

【0077】

その他の動作および効果は第１の実施形態と同様である。具体的には、本実施形態の周波数電圧変換回路１０１Ａは、スイッチＳＰＬ１、ＳＰＬ２及びＳＰＬ３のいずれか１つのスイッチが常にＯＮし、他のスイッチが常にＯＦＦしている。スイッチＳＰＬ１がＯＮしている場合、スイッチＳＰＬ２及びＳＰＬ３がＯＦＦしているため、電流Ｉ_{ＣＨＡＲＧＥ}が容量Ｃ_{ｓａｍｐｌｅ１}に充電される。また、スイッチＳＰＬ２がＯＮしている場合、スイッチＳＰＬ１及びＳＰＬ３がＯＦＦしているため、電流Ｉ_{ＣＨＡＲＧＥ}が容量Ｃ_{ｓａｍｐｌｅ２}に充電される。また、スイッチＳＰＬ３がＯＮしている場合、スイッチＳＰＬ１及びＳＰＬ２がＯＦＦしているため、電流Ｉ_{ＣＨＡＲＧＥ}が容量Ｃ_{ｓａｍｐｌｅ３}に充電される。

【0078】

このため、本実施形態の周波数電圧変換回路１０１Ａは、比較例１の周波数電圧変換回路２０１のように、スイッチＳＰＬがＯＦＦした状態でリーク電流による充電が発生しない。また、本実施形態の周波数電圧変換回路１０１Ａは、比較例２の周波数電圧変換回路３０１のように、スイッチＥＸＤＩＳを配置しないため、スイッチＳＰＬを逆流するリーク電流も発生しない。

【0079】

また、本実施形態の周波数電圧変換回路は、スイッチＳＰＬ１、ＳＰＬ２またはＳＰＬ３がＯＮしているため、定電流源ＩＳに印加された正弦波ノイズＳＮによる電流Ｉ_{ＣＨＡＲＧＥ}の変動が全周期にわたって容量Ｃ_{ｓａｍｐｌｅ１}、Ｃ_{ｓａｍｐｌｅ２}、または、Ｃ_{ｓａｍｐｌｅ３}へ充電される。この結果、出力電圧Ｖｏｕｔの直流成分は、定電流源ＩＳに印加された正弦波ノイズＳＮによる電流Ｉ_{ＣＨＡＲＧＥ}の変動分が平均化された値（上述した式（１）と同じ値）を生成することが可能となる。よって、本実施形態の周波数電圧変換回路１０１Ａは、第１の実施形態と同様に、正弦波ノイズＳＮの影響によって出力電圧Ｖｏｕｔが変動することがない。

【0080】

以上のように、本実施形態の周波数電圧変換回路によれば、第１の実施形態と同様に、回路内で発生するリーク電流を抑制するとともに、定電流源に印加される正弦波ノイズ等の影響を受けた場合でも、一定の出力電圧を出力することができる。

【0081】

（第２の実施形態の変形例）
図１３は、第２の実施形態の変形例の周波数電圧変換回路の構成を示す回路図である。

【0082】

第２の実施形態の変形例の周波数電圧変換回路１０１Ｂは、第２の実施形態の周波数電圧変換回路１０１Ａに対し、同じ動作を行うスイッチを共通化した構成となっている。具体的には、周波数電圧変換回路１０１Ｂは、図１１のスイッチＳＰＬ１、スイッチＤＩＳ２及びスイッチＨＬＤ３をスイッチＶＩＮ１により共通化し、スイッチＨＬＤ１、スイッチＳＰＬ２及びスイッチＤＩＳ３をスイッチＶＩＮ２により共通化し、スイッチＤＩＳ１、スイッチＨＬＤ２及びスイッチＳＰＬ３をスイッチＶＩＮ３により共通化している。さらに、周波数電圧変換回路１０１Ｂは、スイッチＶＩＮ１、ＶＩＮ２及びＶＩＮ３のサイズを全て同じサイズで構成している。

【0083】

第１のスイッチ群である各スイッチＶＩＮ１には第１の制御パルスＣＰ４１が共通して供給され、第２のスイッチ群である各スイッチＶＩＮ２には第２の制御パルスＣＰ４２が共通して供給され、第３のスイッチ群である各スイッチＶＩＮ３には第３の制御パルスＣＰ４３が共通して供給される。

【0084】

各スイッチＶＩＮ１、ＶＩＮ２及びＶＩＮ３は、それぞれ制御パルスＣＰ４１、ＣＰ４２及びＣＰ４３によってＯＮ／ＯＦＦが制御される。各スイッチＶＩＮ１、ＶＩＮ２及びＶＩＮ３は、それぞれ制御パルスＣＰ４１、ＣＰ４２及びＣＰ４３がＨレベルの場合にＯＮ状態、Ｌレベルの場合にＯＦＦ状態となる。

【0085】

図１４は、第２の実施形態の変形例の周波数電圧変換回路の動作波形を示すタイミングチャートである。

【0086】

スイッチＶＩＮ１、ＶＩＮ２及びＶＩＮ３は、いずれか１つが順番にＯＮするようにＯＮ／ＯＦＦを繰り返し、かつ、それぞれのＯＮの期間は全て所定の期間Ｔである。第１のスイッチ群である各スイッチＶＩＮ１は、共通の制御パルスＣＰ４１によってＯＮ／ＯＦＦが制御される。また、第２のスイッチ群である各スイッチＶＩＮ２は、共通の制御パルスＣＰ４２によってＯＮ／ＯＦＦが制御される。さらに、第３のスイッチ群である各スイッチＶＩＮ３は、共通の制御パルスＣＰ４３によってＯＮ／ＯＦＦが制御される。よって、変形例の周波数電圧変換回路１０１Ｂは、３つの制御パルスＣＰ４１、ＣＰ４２及びＣＰ４３のみで第２の実施形態と同様の制御を行うことができる。

【0087】

ここで、スイッチＶＩＮ１、ＶＩＮ２及びＶＩＮ３のサイズを全て同じサイズで構成した際の効果について説明する。

【0088】

（比較例３の周波数電圧変換回路の構成）
図１５は、比較例３の周波数電圧変換回路の構成を示す回路図である。

【0089】

比較例３の周波数電圧変換回路４０１は、比較例１の周波数電圧変換回路２０１のスイッチＳＰＬ、ＨＬＤ、ＤＩＳをＭＯＳＦＥＴにより構成している。比較例１の周波数電圧変換回路２０１の回路構成を実現する際に、スイッチＳＰＬ、ＨＬＤ及びＤＩＳ等をＭＯＳＦＥＴで構成した場合、それぞれのスイッチＳＰＬ、ＨＬＤ及びＤＩＳがＯＮ／ＯＦＦするタイミングでゲート・ソース間容量により、ノードＶＣに電位変動が発生し、出力電圧Ｖｏｕｔに誤差が発生する。出力電圧Ｖｏｕｔの誤差を除去するためには、スイッチＳＰＬ、ＨＬＤ及びＤＩＳに隣接してカウンタスイッチを配置する必要がある。

【0090】

そこで、比較例３の周波数電圧変換回路４０１は、スイッチＳＰＬ、ＨＬＤ及びＤＩＳに隣接してカウンタスイッチＸＳＰＬ、ＸＨＬＤ及びＸＤＩＳが配置されて構成されている。カウンタスイッチＸＳＰＬ、ＸＨＬＤ及びＸＤＩＳは、それぞれスイッチＳＰＬ、ＨＬＤ及びＤＩＳと同じゲート・ソース間容量を有する。例えば、カウンタスイッチＸＳＰＬは、スイッチＳＰＬのフィンガー数の半分のフィンガー数とし、かつ、ソース・ドレインをショートすることで、スイッチＳＰＬと同じゲート・ソース間容量としている。

【0091】

さらに、カウンタスイッチＸＳＰＬ、ＸＨＬＤ及びＸＤＩＳに入力される制御パルスＣＰ５、ＣＰ６及びＣＰ７は、それぞれスイッチＳＰＬ、ＨＬＤ及びＤＩＳに入力される制御パルスＣＰ１、ＣＰ２及びＣＰ３とＨ／Ｌが逆特性になっている。これにより、例えば、カウンタスイッチＸＳＰＬは、スイッチＳＰＬがＯＮからＯＦＦに切り替わると、同じタイミングでＯＦＦからＯＮに切り替わり、スイッチＳＰＬがＯＦＦからＯＮに切り替わると、同じタイミングでＯＦＦからＯＮに切り替わる。

【0092】

これに対し、本変形例の周波数電圧変換回路１０１Ｂの回路構成の場合、スイッチＶＩＮ１、ＶＩＮ２及びＶＩＮ３は全て同じサイズであり、かつ、それぞれでＯＮ／ＯＦＦするタイミングが揃っているため、それぞれのスイッチ間でスイッチング時の電圧変動が打ち消される。

【0093】

例えば、容量Ｃ_{ｓａｍｐｌｅ１}のノードＶＣ１において、スイッチＶＩＮ１がＯＦＦからＯＮする場合、スイッチＶＩＮ１と同じサイズのスイッチＶＩＮ３が同じタイミングでＯＮからＯＦＦするため、スイッチングによる電圧変動が打ち消される。

【0094】

この結果、本変形例の周波数電圧変換回路１０１Ｂは、各スイッチＶＩＮ１、ＶＩＮ２及びＶＩＮ３をＭＯＳＦＥＴにより構成した場合でも、比較例３の周波数電圧変換回路４０１のように、カウンタスイッチＸＳＰＬ、ＸＨＬＤ及びＸＤＩＳ、及び、カウンタスイッチＸＳＰＬ、ＸＨＬＤ及びＸＤＩＳ用の制御パルスＣＰ５、ＣＰ６、ＣＰ７を生成する必要がない。

【0095】

すなわち、本変形例の周波数電圧変換回路１０１Ｂは、スイッチＶＩＮ１、ＶＩＮ２及びＶＩＮ３のサイズを全て同じサイズで構成することで、各スイッチＶＩＮ１、ＶＩＮ２及びＶＩＮ３をＭＯＳＦＥＴにより構成した場合でも、カウンタスイッチを追加する、及び、カウンタスイッチ用の制御パルスを生成することなく、スイッチングによる電圧変動を打ち消し、出力電圧Ｖｏｕｔを安定させることができる。

【0096】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、一例として示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0097】

１…ホスト、２…メモリコントローラ、３…ＮＡＮＤＩ／Ｆ回路、４…ＮＡＮＤ型フラッシュメモリ、１０…ロジック回路、１１，２１…オシレータ回路、１２，２２…ＦＩＦＯ、１３…セレクタ、１０１，１０１Ａ，２０１，３０１，４０１…周波数電圧変換回路、１０２…パルス生成回路。

【図1】

【図2A】

【図2B】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】