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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022141425
(43)【公開日】2022-09-29
(54)【発明の名称】半導体製造方法および半導体装置
(51)【国際特許分類】
H01L 21/28 20060101AFI20220921BHJP
H01L 21/768 20060101ALI20220921BHJP
H01L 21/3205 20060101ALI20220921BHJP
H01L 21/285 20060101ALI20220921BHJP
【ＦＩ】
H01L21/28 301S
H01L21/90 B
H01L21/88 Q
H01L21/285 C
【審査請求】未請求
【請求項の数】5
【出願形態】ＯＬ
(21)【出願番号】P 2021041724
(22)【出願日】2021-03-15
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100091487
【弁理士】
【氏名又は名称】中村 行孝
(74)【代理人】
【識別番号】100120031
【弁理士】
【氏名又は名称】宮嶋 学
(74)【代理人】
【識別番号】100107582
【弁理士】
【氏名又は名称】関根 毅
(74)【代理人】
【識別番号】100118843
【弁理士】
【氏名又は名称】赤岡 明
(74)【代理人】
【識別番号】100120385
【弁理士】
【氏名又は名称】鈴木 健之
(72)【発明者】
【氏名】井手 謙一
【テーマコード（参考）】
4M104
5F033
【Ｆターム（参考）】
4M104BB30
4M104DD07
4M104DD43
4M104DD84
4M104FF18
4M104HH20
5F033JJ19
5F033JJ33
5F033KK01
5F033NN06
5F033NN07
5F033NN30
5F033NN32
5F033PP06
5F033QQ70
5F033RR04
(57)【要約】
【課題】凹部内に適切に配線を形成することができる半導体製造方法および半導体装置を提供する。
【解決手段】一の実施形態によれば、半導体製造方法は、基板の上方に設けられた少なくとも部分的に絶縁層を有する層の上面から下方に向かって凹部を形成することを含む。前記方法はさらに、凹部の内面上にシリコン膜を形成することを含む。前記方法はさらに、第１温度の下で、金属の原料ガスおよび金属の成長を抑制する抑制ガスにシリコン膜を晒して、凹部の上端側に位置するシリコン膜の第１部分を金属を含有する第１導電膜に置換することを含む。前記方法はさらに、第１温度よりも低い第２温度の下で、原料ガスおよび抑制ガスにシリコン膜を晒して、第１部分と異なるシリコン膜の第２部分を金属を含有する第２導電膜に置換することを含む。
【選択図】図１
【解決手段】一の実施形態によれば、半導体製造方法は、基板の上方に設けられた少なくとも部分的に絶縁層を有する層の上面から下方に向かって凹部を形成することを含む。前記方法はさらに、凹部の内面上にシリコン膜を形成することを含む。前記方法はさらに、第１温度の下で、金属の原料ガスおよび金属の成長を抑制する抑制ガスにシリコン膜を晒して、凹部の上端側に位置するシリコン膜の第１部分を金属を含有する第１導電膜に置換することを含む。前記方法はさらに、第１温度よりも低い第２温度の下で、原料ガスおよび抑制ガスにシリコン膜を晒して、第１部分と異なるシリコン膜の第２部分を金属を含有する第２導電膜に置換することを含む。
【選択図】図１
【特許請求の範囲】
【請求項1】
基板の上方に設けられた少なくとも部分的に絶縁層を有する層の上面から下方に向かって凹部を形成し、
前記凹部の内面上にシリコン膜を形成し、
第１温度の下で、金属の原料ガスおよび前記金属の成長を抑制する抑制ガスに前記シリコン膜を晒して、前記凹部の上端側に位置する前記シリコン膜の第１部分を前記金属を含有する第１導電膜に置換し、
前記第１温度よりも低い第２温度の下で、前記原料ガスおよび前記抑制ガスに前記シリコン膜を晒して、前記第１部分と異なる前記シリコン膜の第２部分を前記金属を含有する第２導電膜に置換することを含む、半導体製造方法。
前記凹部の内面上にシリコン膜を形成し、
第１温度の下で、金属の原料ガスおよび前記金属の成長を抑制する抑制ガスに前記シリコン膜を晒して、前記凹部の上端側に位置する前記シリコン膜の第１部分を前記金属を含有する第１導電膜に置換し、
前記第１温度よりも低い第２温度の下で、前記原料ガスおよび前記抑制ガスに前記シリコン膜を晒して、前記第１部分と異なる前記シリコン膜の第２部分を前記金属を含有する第２導電膜に置換することを含む、半導体製造方法。
【請求項2】
前記第１導電膜および前記第２導電膜上に前記金属を含有する導電層を形成することを更に含む、請求項１に記載の半導体製造方法。
【請求項3】
前記第２温度の下で前記原料ガスおよび前記抑制ガスに前記シリコン膜を晒すことで、前記第２部分が前記第２導電膜に置換され、かつ、前記第１導電膜および前記第２導電膜上に前記金属を含有する導電層が形成される、請求項１に記載の半導体製造方法。
【請求項4】
前記第１温度の下で前記原料ガスおよび前記抑制ガスに前記シリコン膜を晒す時間は、前記第２温度の下で前記原料ガスおよび前記抑制ガスに前記シリコン膜を晒す時間よりも短い、請求項１～３のいずれか１項に記載の半導体製造方法。
【請求項5】
基板の上方に設けられ、上面から下方に向かって凹部が設けられた少なくとも部分的に絶縁層を有する層と、
前記凹部の内面における上端側の第１範囲上に設けられ、金属および前記金属の成長を抑制する抑制物質を含有する第１導電膜と、
前記凹部の内面における第１範囲と異なる第２範囲上に設けられ、前記金属および前記抑制物質を含有する第２導電膜と、
前記第１導電膜および前記第２導電膜上に設けられ、前記金属を含有する導電層と、を備え、
前記第１導電膜は、前記第２導電膜よりも前記抑制物質の含有濃度が高い、半導体装置。
前記凹部の内面における上端側の第１範囲上に設けられ、金属および前記金属の成長を抑制する抑制物質を含有する第１導電膜と、
前記凹部の内面における第１範囲と異なる第２範囲上に設けられ、前記金属および前記抑制物質を含有する第２導電膜と、
前記第１導電膜および前記第２導電膜上に設けられ、前記金属を含有する導電層と、を備え、
前記第１導電膜は、前記第２導電膜よりも前記抑制物質の含有濃度が高い、半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体製造方法および半導体装置に関する。
【背景技術】
【0002】
半導体装置の製造において、絶縁層に設けられた凹部内に配線を埋め込み形成する場合がある。この場合に、配線内に空洞が生じてしまう虞がある。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特許第５７４５９７４号
【発明の概要】
【発明が解決しようとする課題】
【0004】
凹部内に適切に配線を形成することができる半導体製造方法および半導体装置を提供する。
【課題を解決するための手段】
【0005】
一の実施形態によれば、半導体製造方法は、基板の上方に設けられた少なくとも部分的に絶縁層を有する層の上面から下方に向かって凹部を形成することを含む。前記方法はさらに、凹部の内面上にシリコン膜を形成することを含む。前記方法はさらに、第１温度の下で、金属の原料ガスおよび金属の成長を抑制する抑制ガスにシリコン膜を晒して、凹部の上端側に位置するシリコン膜の第１部分を金属を含有する第１導電膜に置換することを含む。前記方法はさらに、第１温度よりも低い第２温度の下で、原料ガスおよび抑制ガスにシリコン膜を晒して、第１部分と異なるシリコン膜の第２部分を金属を含有する第２導電膜に置換することを含む。
【図面の簡単な説明】
【0006】
【図1】実施形態による半導体装置を示す断面図である。
【図2】実施形態による半導体製造方法を示す断面図である。
【図8】第１の変形例による半導体装置を示す断面図である。
【図9】第２の変形例による半導体装置を示す断面図である。
【図10】第２の変形例による半導体製造方法を示す断面図である。
【発明を実施するための形態】
【0007】
【0008】
図１に示すように、実施形態による半導体装置１は、半導体基板２と、層間絶縁膜３と、配線層４とを備える。
【0009】
層間絶縁膜３は、半導体基板２の上方に設けられている。層間絶縁膜３には、層間絶縁膜３の上面３１から下方に向かって凹部３２が設けられている。凹部３２の横方向の幅ｗは、凹部３２の上端と下端との間の第１位置Ｐ１で最大となる。また、凹部３２の幅ｗは、凹部３２の上端から第１位置Ｐ１に向かうにしたがって増加する。また、凹部３２の幅ｗは、第１位置Ｐ１から凹部３２の下端に向かうにしたがって減少する。言い換えれば、凹部３２の断面は略樽型、すなわち、略六角形状を有する。このように第１位置Ｐ１で最大幅となる凹部３２の形状は、凹部３２の幅ｗを均一に設計したとしてもプロセス上の要因によって得られる形状である。プロセス上の要因としては、例えば、凹部３２をＲＩＥ(Reactive Ion Etching)法によって形成する場合に、凹部３２のＰ１付近ではエッチングガスから側壁を守るエッチング時の副生成物の吸着が少ないこと、またエッチングイオンの斜め方向成分が入射しやすいことが挙げられる。また、凹部３２の断面は、丸みを有していてもよい。凹部３２は、幅ｗよりも高さｈの方が大きい。凹部３２は、ホールであってもよい。あるいは、凹部３２は、幅方向に直交する奥行方向に延びる溝またはスリットであってもよい。層間絶縁膜３は、例えばシリコン酸化膜である。
【0010】
配線層４は、凹部３２を埋めるように凹部３２の内部に設けられている。配線層４は、バリアメタル膜４１と、第１導電膜４２と、第２導電膜４３と、導電層４４とを有する。
【0011】
バリアメタル膜４１は、凹部３２の内面上に全面にわたって設けられている。バリアメタル膜３２は、例えば窒化チタン膜である。
【0012】
第１導電膜４２は、バリアメタル膜４１を介して凹部３２の内面における上端側の第１範囲Ｒ１上に設けられている。第１範囲Ｒ１は、凹部３２の内面における上端から第１位置Ｐ１よりも上側の第２位置Ｐ２までの範囲である。第１導電膜４２は、金属および当該金属の成長を抑制する抑制物質を含有する。金属は、例えばタングステンである。抑制物質は、例えば窒素である。
【0013】
第２導電膜４３は、バリアメタル膜４１を介して凹部３２の内面における第１範囲Ｒ１と異なる第２範囲Ｒ２上に設けられている。図１に示される例において、第２範囲Ｒ２は、凹部３２の内面における第１範囲Ｒ１以外の全範囲である。第２導電膜４３は、第１導電膜４２に含有された金属と同じ金属（例えば、タングステン）を含有する。また、第２導電膜４３は、第１導電膜４２に含有された抑制物質と同じ抑制物質（例えば、窒素）を含有する。
【0014】
導電層４４は、第１導電膜４２および第２導電膜４３上に設けられている。導電層４４は、第１導電膜４２に含有された金属と同じ金属（例えば、タングステン）を含有する。
【0015】
第１導電膜４２は、第２導電膜４３よりも抑制物質の含有濃度が高い。第１導電膜４２における抑制物質の含有濃度が高いことで、導電層４４内に空洞が生じることを抑制することができる。
【0016】
【0017】
図２は、実施形態による半導体製造方法を示す断面図である。まず、図２に示すように、半導体基板２上に設けられた層間絶縁膜３に対して、層間絶縁膜３の上面３１から下方に向かって凹部３２を形成する。凹部３２は、例えばフォトリソグラフィ法またはＲＩＥ法によって形成する。凹部３２を形成した後、図２に示すように、凹部３２の内面上にバリアメタル膜４１を形成する。バリアメタル膜４１の形成は、例えばＣＶＤ(Chemical Vapor Deposition)法によって窒化チタン膜を成膜することで行う。バリアメタル膜４１を形成することで、凹部３２への配線層４の密着性を確保し、かつ、配線層４に含有された金属の層間絶縁膜３内への拡散を抑制することができる。
【0018】
図３は、図２に続く、実施形態による半導体製造方法を示す断面図である。バリアメタル膜４１を形成した後、図３に示すように、バリアメタル膜４１を介して凹部３２の内面上にシリコン膜５を形成する。シリコン膜５は、例えばＣＶＤ法によって形成する。シリコン膜５を適切に導電膜４２，４３に置換させる観点から、シリコン膜５の膜厚は、好ましくは０．５～１０ｎｍである。
【0019】
図４は、図３に続く、実施形態による半導体製造方法を示す断面図である。シリコン膜５を形成した後、図４に示すように、第１温度の下で、第１導電膜４２に含有される金属（例えば、タングステン）の原料ガスおよび当該金属の成長を抑制する抑制ガスにシリコン膜５を暴露する。第１温度は、４００℃以上であり、例えば、５００℃であってもよい。第１温度を４００℃以上とすることで、抑制物質の一例である窒素の第１導電膜４２中の含有濃度を６［atomic%］以上の高濃度にすることができる。原料ガスは、例えば、六フッ化タングステン（ＷＦ６）ガスである。抑制ガスは、既述した抑制物質の気体であり、例えば、窒素ガスである。第１温度の下で原料ガスおよび抑制ガスにシリコン膜５を暴露することで、図４に示すように、凹部３２の上端側すなわち第１範囲Ｒ１上に位置するシリコン膜５の第１部分を、第１導電膜４２に置換する。このとき、第１部分のみが第１導電膜４２に置換されるように、原料ガスおよび抑制ガスにシリコン膜５を暴露する時間は比較的短い時間にする。第１温度の下での暴露時間は、例えば数秒であってもよい。シリコン膜５の第１導電膜４２への部分的な置換は、例えばＣＶＤ法によって行う。
【0020】
図５は、図４に続く、実施形態による半導体製造方法を示す断面図である。シリコン膜５を部分的に第１導電膜４２に置換した後、図５に示すように、第１温度よりも低い第２温度の下で、上述した原料ガスおよび抑制ガスにシリコン膜５を暴露する。第２温度は、４００℃未満であり、例えば、３００℃であってもよい。第２温度を４００℃未満とすることで、窒素の第２導電膜４３中の含有濃度を６［atomic%］未満の低濃度にすることができる。第２温度の下で原料ガスおよび抑制ガスにシリコン膜５を暴露することで、図５に示すように、凹部３２の第２範囲Ｒ２上に位置するシリコン膜の第２部分を第２導電膜４３に置換する。第２部分が適切に第２導電膜４３に置換されるように、原料ガスおよび抑制ガスにシリコン膜５を暴露する時間は第１温度の下での暴露の時間よりも長い時間にする。第２温度の下での暴露時間は、例えば数十秒であってもよい。シリコン膜５の第２導電膜４３への部分的な置換は、例えばＣＶＤ法によって行う。
【0021】
これにより、抑制物質の含有濃度が高い第１導電膜４２と、抑制物質の含有濃度が低い第２導電膜４３とが形成される。
【0022】
図６は、図５に続く、実施形態による半導体製造方法を示す断面図である。シリコン膜５を第１導電膜４２および第２導電膜４３に置換した後、図６に示すように、原料ガスを用いて凹部３２を埋める導電層４４を形成する。導電層４４の形成は、例えばＣＶＤ法によって行う。
【0023】
ここで、もし、第１導電膜４２および第２導電膜４３上に導電層４４が均一な成長速度で形成される場合、幅ｗが最大となる第１位置Ｐ１において凹部３２が導電層４４で埋まる前に、第１位置Ｐ１よりも上方の開口側において凹部３２が導電層４４で埋まってしまう。すなわち、凹部３２内に原料ガスを導入するための凹部３２の開口が導電層４４によって閉塞されてしまう。凹部３２の開口が閉塞されることで、以後の導電層４４の成長が阻害され、この結果、第１位置Ｐ１側において導電層４４に空洞が生じてしまう。
【0024】
これに対して、実施形態によれば、第１導電膜４２は、導電層４４を構成する金属（例えば、タングステン）の成長を抑制する抑制物質の含有濃度が高い。これにより、図６に示すように、導電層４４は、第２導電膜４３上に優先的に形成される。すなわち、凹部３２の上端の開口側に位置する第１導電膜４２上への導電層４４の形成は抑制される。第１導電膜４２上への導電層４４の形成が抑制されることで、凹部３２内が導電層４４で埋められる前に凹部３２の開口が導電層４４で閉塞してしまうことを抑制することができる。
【0025】
なお、導電層４４は、第２温度の下で原料ガスおよび抑制ガスにシリコン膜５を暴露する工程を継続することで形成されてもよい。このようにすることで、工数を削減することができる。
【0026】
図７は、図６に続く、実施形態による半導体製造方法を示す断面図である。図６に対して導電層４４の形成をさらに進行することで、図７に示すように、第１導電膜４２および第２導電膜４３上に導電層４４が形成される。第１導電膜４２上への導電層４４の形成を抑制して凹部３２の上端の開口が導電層４４で閉塞されることを抑制したことで、図７に示すように、導電層４４内の空洞が抑制されている。
【0027】
以上述べたように、本実施形態によれば、第１温度の下で、原料ガスおよび抑制ガスにシリコン膜を晒して凹部３２の上端側に位置するシリコン膜５の第１部分を第１導電膜４２に置換し、第１温度よりも低い第２温度の下で、原料ガスおよび抑制ガスにシリコン膜５を晒して第１部分と異なるシリコン膜５の第２部分を第２導電膜４３に置換することで、導電層４４の空洞を抑制することができる。これにより、凹部３２内に適切に配線層４を形成することができる。空洞が抑制された配線層４を形成することで、配線層４の電気的特性（抵抗値）および機械的強度を適切に確保することができる。
【0028】
上述した実施形態には、以下に示される複数の変形例を適用することができる。
【0029】
図８は、第１の変形例による半導体装置１を示す断面図である。図１では、凹部３２の内面と第１導電膜４２および第２導電膜４３との間にバリアメタル膜４１を有する半導体装置１について説明した。これに対して、図８に示すように、バリアメタル膜４１を省略してもよい。第１の変形例によれば、製造工数およびコストを削減することができる。
【0030】
図９は、第２の変形例による半導体装置１を示す断面図である。図１では、層間絶縁膜３に設けられた凹部３２内に配線層４が設けられた半導体装置１について説明した。これに対して、図９に示すように、配線層４は、絶縁層３０１と導電層３０２との積層体３０の上面から下方に向かって設けられたスリット３２０内に設けられてもよい。図９に示される半導体装置１は、３次元半導体メモリである。絶縁層３０１は、例えばシリコン酸化膜である。導電層３０２は、例えばタングステンを含有する。
【0031】
第２の変形例による半導体装置１は、積層体３０を貫通する柱状のメモリセル６を備える。メモリセル６は、メモリ膜（図示せず）と、メモリ膜の内側のシリコン柱（図示せず）とを有する。メモリ膜は、例えば、外側から順に、ブロック絶縁膜と、電荷蓄積層と、トンネル絶縁膜とを有する。配線層４は、配線層４の下端に接続されたソース線（図示せず）を上層配線（図示せず）に接続するために用いられる。また、スリット３２０は、後述する絶縁層３０１間の犠牲層３０３を導電層３０２にリプレースするために用いられる。
【0032】
図１０は、第２の変形例による半導体製造方法を示す断面図である。第２の変形例による半導体基板１を製造するには、図１０に示すように、半導体基板２上に、例えばＣＶＤ法によって絶縁層３０１と犠牲層３０３との積層体３００を形成する。犠牲層３０３は、例えばシリコン窒化膜である。そして、例えばＲＩＥ法によって積層体３００を貫通するメモリホール６１を形成したうえで、メモリホール６１内にメモリセル６を形成する。メモリセル６は、下層部の形成と上層部の形成との二段階で形成してもよい。さらに、例えばＲＩＥ法によって積層体３００を貫通するスリット３２０を設ける。
【0033】
図１１は、図１０に続く、第２の変形例による半導体製造方法を示す断面図である。スリット３２０を形成した後、図１１に示すように、スリット３２０を通したウェットエッチングによって積層体３００から犠牲層３０３を選択的に除去する。
【0034】
【0035】
第２の変形例によれば、３次元半導体メモリの製造工程において、スリット３２０内に適切に配線層４を形成することができる。
【0036】
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
【0037】
（付記）
（１）基板の上方に設けられた少なくとも部分的に絶縁層を有する層の上面から下方に向かって凹部を形成し、
前記凹部の内面上にシリコン膜を形成し、
第１温度の下で、金属の原料ガスおよび前記金属の成長を抑制する抑制ガスに前記シリコン膜を晒して、前記凹部の上端側に位置する前記シリコン膜の第１部分を前記金属を含有する第１導電膜に置換し、
前記第１温度よりも低い第２温度の下で、前記原料ガスおよび前記抑制ガスに前記シリコン膜を晒して、前記第１部分と異なる前記シリコン膜の第２部分を前記金属を含有する第２導電膜に置換することを含む、半導体製造方法。
（２）前記第１導電膜および前記第２導電膜上に前記金属を含有する導電層を形成することを更に含む、（１）に記載の半導体製造方法。
（３）前記第２温度の下で前記原料ガスおよび前記抑制ガスに前記シリコン膜を晒すことで、前記第２部分が前記第２導電膜に置換され、かつ、前記第１導電膜および前記第２導電膜上に前記導電層が形成される、（１）に記載の半導体製造方法。
（４）前記第１温度の下で前記原料ガスおよび前記抑制ガスに前記シリコン膜を晒す時間は、前記第２温度の下で前記原料ガスおよび前記抑制ガスに前記シリコン膜を晒す時間よりも短い、（１）～（３）のいずれかに記載の半導体製造方法。
（５）前記第１導電膜は、前記第２導電膜よりも前記抑制ガスの成分の濃度が高い、（１）～（４）のいずれかに記載の半導体製造方法。
（６）前記シリコン膜を形成する前に、前記凹部の内面上に金属膜を形成することを更に含む、（１）～（５）のいずれかに記載の半導体製造方法。
（７）前記金属は、タングステンである、（１）～（６）のいずれかに記載の半導体製造方法。
（８）前記原料ガスは、六フッ化タングステンガスであり、
前記抑制ガスは、窒素ガスである、（７）に記載の半導体製造方法。
（９）前記金属膜は、バリアメタル膜である、（６）に記載の半導体製造方法。
（１０）前記第１温度は、４００℃以上であり、
前記第２温度は、４００℃未満である、（１）～（９）のいずれかに記載の半導体製造方法。
（１１）前記シリコン膜は、０．５～１０ｎｍの厚みに形成される、（１）～（１０）のいずれかに記載の半導体製造方法。
（１２）前記凹部の幅は、前記凹部の上端と下端との間の第１位置で最大となり、前記上端から前記第１位置に向かうにしたがって増加し、前記第１位置から前記下端に向かうにしたがって減少する、（１）～（１１）のいずれかに記載の半導体製造方法。
（１３）前記第１部分は、前記凹部の上端から前記第１位置よりも上側の第２位置までの範囲上に形成された前記シリコン膜の部分である、（１２）に記載の半導体製造方法。
（１４）基板の上方に設けられ、上面から下方に向かって凹部が設けられた少なくとも部分的に絶縁層を有する層と、
前記凹部の内面における上端側の第１範囲上に設けられ、金属および前記金属の成長を抑制する抑制物質を含有する第１導電膜と、
前記凹部の内面における第１範囲と異なる第２範囲上に設けられ、前記金属および前記抑制物質を含有する第２導電膜と、
前記第１導電膜および前記第２導電膜上に設けられ、前記金属を含有する導電層と、を備え、
前記第１導電膜は、前記第２導電膜よりも前記抑制物質の含有濃度が高い、半導体装置。
（１５）前記金属は、タングステンであり、
前記抑制物質は、窒素である、（１４）に記載の半導体装置。
（１６）前記絶縁層を有する層は、絶縁層と導電層との積層体である、（１４）または（１５）に記載の半導体装置。
（１）基板の上方に設けられた少なくとも部分的に絶縁層を有する層の上面から下方に向かって凹部を形成し、
前記凹部の内面上にシリコン膜を形成し、
第１温度の下で、金属の原料ガスおよび前記金属の成長を抑制する抑制ガスに前記シリコン膜を晒して、前記凹部の上端側に位置する前記シリコン膜の第１部分を前記金属を含有する第１導電膜に置換し、
前記第１温度よりも低い第２温度の下で、前記原料ガスおよび前記抑制ガスに前記シリコン膜を晒して、前記第１部分と異なる前記シリコン膜の第２部分を前記金属を含有する第２導電膜に置換することを含む、半導体製造方法。
（２）前記第１導電膜および前記第２導電膜上に前記金属を含有する導電層を形成することを更に含む、（１）に記載の半導体製造方法。
（３）前記第２温度の下で前記原料ガスおよび前記抑制ガスに前記シリコン膜を晒すことで、前記第２部分が前記第２導電膜に置換され、かつ、前記第１導電膜および前記第２導電膜上に前記導電層が形成される、（１）に記載の半導体製造方法。
（４）前記第１温度の下で前記原料ガスおよび前記抑制ガスに前記シリコン膜を晒す時間は、前記第２温度の下で前記原料ガスおよび前記抑制ガスに前記シリコン膜を晒す時間よりも短い、（１）～（３）のいずれかに記載の半導体製造方法。
（５）前記第１導電膜は、前記第２導電膜よりも前記抑制ガスの成分の濃度が高い、（１）～（４）のいずれかに記載の半導体製造方法。
（６）前記シリコン膜を形成する前に、前記凹部の内面上に金属膜を形成することを更に含む、（１）～（５）のいずれかに記載の半導体製造方法。
（７）前記金属は、タングステンである、（１）～（６）のいずれかに記載の半導体製造方法。
（８）前記原料ガスは、六フッ化タングステンガスであり、
前記抑制ガスは、窒素ガスである、（７）に記載の半導体製造方法。
（９）前記金属膜は、バリアメタル膜である、（６）に記載の半導体製造方法。
（１０）前記第１温度は、４００℃以上であり、
前記第２温度は、４００℃未満である、（１）～（９）のいずれかに記載の半導体製造方法。
（１１）前記シリコン膜は、０．５～１０ｎｍの厚みに形成される、（１）～（１０）のいずれかに記載の半導体製造方法。
（１２）前記凹部の幅は、前記凹部の上端と下端との間の第１位置で最大となり、前記上端から前記第１位置に向かうにしたがって増加し、前記第１位置から前記下端に向かうにしたがって減少する、（１）～（１１）のいずれかに記載の半導体製造方法。
（１３）前記第１部分は、前記凹部の上端から前記第１位置よりも上側の第２位置までの範囲上に形成された前記シリコン膜の部分である、（１２）に記載の半導体製造方法。
（１４）基板の上方に設けられ、上面から下方に向かって凹部が設けられた少なくとも部分的に絶縁層を有する層と、
前記凹部の内面における上端側の第１範囲上に設けられ、金属および前記金属の成長を抑制する抑制物質を含有する第１導電膜と、
前記凹部の内面における第１範囲と異なる第２範囲上に設けられ、前記金属および前記抑制物質を含有する第２導電膜と、
前記第１導電膜および前記第２導電膜上に設けられ、前記金属を含有する導電層と、を備え、
前記第１導電膜は、前記第２導電膜よりも前記抑制物質の含有濃度が高い、半導体装置。
（１５）前記金属は、タングステンであり、
前記抑制物質は、窒素である、（１４）に記載の半導体装置。
（１６）前記絶縁層を有する層は、絶縁層と導電層との積層体である、（１４）または（１５）に記載の半導体装置。
【符号の説明】
【0038】
３：層間絶縁膜、３１：上面、３２：凹部、５：シリコン膜、４２：第１導電膜、４３：第２導電膜
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】