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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022142080
(43)【公開日】2022-09-30
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 27/11568 20170101AFI20220922BHJP
H01L 21/336 20060101ALI20220922BHJP
【ＦＩ】
H01L27/11568
H01L29/78 371
【審査請求】未請求
【請求項の数】18
【出願形態】ＯＬ
(21)【出願番号】P 2021042087
(22)【出願日】2021-03-16
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110002310
【氏名又は名称】特許業務法人あい特許事務所
(72)【発明者】
【氏名】田村 和宏
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP18
5F083EP22
5F083EP33
5F083EP34
5F083EP35
5F083EP36
5F083EP47
5F083EP48
5F083EP63
5F083EP68
5F083ER04
5F083ER07
5F083ER17
5F083ER22
5F083ER30
5F083GA12
5F083HA01
5F083JA04
5F083JA19
5F083JA32
5F083JA35
5F083JA36
5F083JA37
5F083JA39
5F083JA40
5F083MA06
5F083MA16
5F083MA19
5F083NA01
5F083PR03
5F083PR05
5F083PR21
5F083PR29
5F101BA45
5F101BB02
5F101BB04
5F101BC04
5F101BD02
5F101BD22
5F101BD36
5F101BE07
5F101BH14
5F101BH15
(57)【要約】 （修正有）
【課題】書き込み前後でも閾値電圧や電流能力の変化量を大きくする。
【解決手段】半導体装置において、半導体チップは、第１導電型のウェル領域２１と、第２導電型のソース領域２２と、第２導電型のドレイン領域２３と、第１導電型のチャネル領域２４と、プレーナゲート構造３０と、チャネル領域上に形成された絶縁膜４１および絶縁膜を挟んでチャネル領域に対向する電荷蓄積膜４２を含むメモリ構造４０とを含む。チャネル領域は、プレーナゲート構造に対向する第１不純物濃度を有する第１部分２５と、メモリ構造に対向し、第１不純物濃度よりも高い第２不純物濃度を有する第２部分２６とを含む。
【選択図】図４
【解決手段】半導体装置において、半導体チップは、第１導電型のウェル領域２１と、第２導電型のソース領域２２と、第２導電型のドレイン領域２３と、第１導電型のチャネル領域２４と、プレーナゲート構造３０と、チャネル領域上に形成された絶縁膜４１および絶縁膜を挟んでチャネル領域に対向する電荷蓄積膜４２を含むメモリ構造４０とを含む。チャネル領域は、プレーナゲート構造に対向する第１不純物濃度を有する第１部分２５と、メモリ構造に対向し、第１不純物濃度よりも高い第２不純物濃度を有する第２部分２６とを含む。
【選択図】図４
【特許請求の範囲】
【請求項1】
第１主面および前記第１主面の反対側の第２主面を有する半導体チップと、
前記半導体チップの前記第１主面に形成された第１導電型のウェル領域と、
前記ウェル領域において前記半導体チップの前記第１主面に形成された第２導電型のソース領域と、
前記ウェル領域において前記半導体チップの前記第１主面に形成され、前記ソース領域から離れている第２導電型のドレイン領域と、
前記ウェル領域において前記ソース領域と前記ドレイン領域との間に形成された前記第１導電型のチャネル領域と、
前記チャネル領域に対向するように前記半導体チップの前記第１主面上に形成されたプレーナゲート構造と、
前記プレーナゲート構造の側方に隣接して形成されたメモリ構造であって、前記チャネル領域上に形成された絶縁膜、および前記絶縁膜を挟んで前記チャネル領域に対向する電荷蓄積膜を含むメモリ構造とを含み、
前記チャネル領域は、前記プレーナゲート構造に対向する第１不純物濃度を有する第１部分と、前記メモリ構造に対向し、前記第１不純物濃度よりも高い第２不純物濃度を有する第２部分とを含む、半導体装置。
前記半導体チップの前記第１主面に形成された第１導電型のウェル領域と、
前記ウェル領域において前記半導体チップの前記第１主面に形成された第２導電型のソース領域と、
前記ウェル領域において前記半導体チップの前記第１主面に形成され、前記ソース領域から離れている第２導電型のドレイン領域と、
前記ウェル領域において前記ソース領域と前記ドレイン領域との間に形成された前記第１導電型のチャネル領域と、
前記チャネル領域に対向するように前記半導体チップの前記第１主面上に形成されたプレーナゲート構造と、
前記プレーナゲート構造の側方に隣接して形成されたメモリ構造であって、前記チャネル領域上に形成された絶縁膜、および前記絶縁膜を挟んで前記チャネル領域に対向する電荷蓄積膜を含むメモリ構造とを含み、
前記チャネル領域は、前記プレーナゲート構造に対向する第１不純物濃度を有する第１部分と、前記メモリ構造に対向し、前記第１不純物濃度よりも高い第２不純物濃度を有する第２部分とを含む、半導体装置。
【請求項2】
前記チャネル領域の前記第２部分は、前記ソース領域および前記ドレイン領域の少なくとも一方に接している、請求項１に記載の半導体装置。
【請求項3】
前記ソース領域は、前記半導体チップの前記第１主面に沿う方向に前記ドレイン領域に対向するソース側第１端部を有し、
前記ドレイン領域は、前記半導体チップの前記第１主面に沿う方向に前記ソース領域に対向するドレイン側第１端部を有し、
前記チャネル領域の前記第２部分は、前記ソース側第１端部および前記ドレイン側第１端部の少なくとも一方に一体的に接続され、前記ソース側第１端部および前記ドレイン側第１端部の他方へ向かって延びている、請求項１または２に記載の半導体装置。
前記ドレイン領域は、前記半導体チップの前記第１主面に沿う方向に前記ソース領域に対向するドレイン側第１端部を有し、
前記チャネル領域の前記第２部分は、前記ソース側第１端部および前記ドレイン側第１端部の少なくとも一方に一体的に接続され、前記ソース側第１端部および前記ドレイン側第１端部の他方へ向かって延びている、請求項１または２に記載の半導体装置。
【請求項4】
前記チャネル領域の前記第２部分は、前記ソース側第１端部および前記ドレイン側第１端部の両方に一体的に接続されており、
前記プレーナゲート構造の下方において前記チャネル領域の前記第１部分を挟んで対向している、請求項３に記載の半導体装置。
前記プレーナゲート構造の下方において前記チャネル領域の前記第１部分を挟んで対向している、請求項３に記載の半導体装置。
【請求項5】
前記チャネル領域の前記第２部分は、前記半導体チップの前記第１主面を基準に前記ソース領域および前記ドレイン領域の少なくとも一方よりも浅く形成されており、
前記チャネル領域の前記第２部分の底部と、前記ソース領域および前記ドレイン領域の前記少なくとも一方の底部との間に段差が形成されている、請求項３または４に記載の半導体装置。
前記チャネル領域の前記第２部分の底部と、前記ソース領域および前記ドレイン領域の前記少なくとも一方の底部との間に段差が形成されている、請求項３または４に記載の半導体装置。
【請求項6】
前記チャネル領域の前記第２部分は、前記半導体チップの前記第１主面を基準に前記ソース領域および前記ドレイン領域の少なくとも一方よりも深く形成されており、前記ソース領域および前記ドレイン領域の前記少なくとも一方の底部を覆っている、請求項３または４に記載の半導体装置。
【請求項7】
前記チャネル領域の前記第２部分は、前記プレーナゲート構造の一部に対向している、請求項１～６のいずれか一項に記載の半導体装置。
【請求項8】
前記第２不純物濃度は、前記ソース領域および前記ドレイン領域の少なくとも一方の前記第２導電型の不純物濃度よりも低い、請求項１～７のいずれか一項に記載の半導体装置。
【請求項9】
前記第１不純物濃度は、４×１０１６ｃｍ－３以上９×１０１６ｃｍ－３以下であり、
前記第２不純物濃度は、３×１０１７ｃｍ－３以上８×１０１７ｃｍ－３以下である、請求項１～８のいずれか一項に記載の半導体装置。
前記第２不純物濃度は、３×１０１７ｃｍ－３以上８×１０１７ｃｍ－３以下である、請求項１～８のいずれか一項に記載の半導体装置。
【請求項10】
前記メモリ構造は、書き込み動作時に、ホットエレクトロンを前記電荷蓄積膜に注入するように構成されている、請求項１～９のいずれか一項に記載の半導体装置。
【請求項11】
前記プレーナゲート構造は、前記半導体チップの前記第１主面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを含む、請求項１～１０のいずれか一項に記載の半導体装置。
【請求項12】
前記絶縁膜は、前記ゲート絶縁膜の厚さよりも小さい厚さを有している、請求項１１に記載の半導体装置。
【請求項13】
前記ゲート絶縁膜の側方には、前記半導体チップの前記第１主面を窪ませる窪みが形成されており、
前記絶縁膜は、前記ゲート絶縁膜に隣接するように前記窪み内において前記半導体チップの前記第１主面上に形成されている、請求項１１または１２に記載の半導体装置。
前記絶縁膜は、前記ゲート絶縁膜に隣接するように前記窪み内において前記半導体チップの前記第１主面上に形成されている、請求項１１または１２に記載の半導体装置。
【請求項14】
前記メモリ構造は、前記ソース領域および前記ドレイン領域の少なくとも一方と前記プレーナゲート構造との間に位置している、請求項１～１３のいずれか一項に記載の半導体装置。
【請求項15】
前記電荷蓄積膜は、前記絶縁膜とは異なる絶縁材料で形成されている、請求項１～１４のいずれか一項に記載の半導体装置。
【請求項16】
前記絶縁膜がＳｉＯ２で形成されており、前記電荷蓄積膜がＳｉＮで形成されている、請求項１５に記載の半導体装置。
【請求項17】
前記電荷蓄積膜は、前記チャネル領域の前記第２部分に対向する第１対向部と、前記ソース領域および前記ドレイン領域の少なくとも一方に対向する第２対向部とを含む、請求項１～１６のいずれか一項に記載の半導体装置。
【請求項18】
前記第１対向部は、平面視において、前記第２対向部よりも広い幅を有している、請求項１７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関する。
【背景技術】
【0002】
たとえば、特許文献１は、不揮発性メモリを備える半導体装置を開示している。特許文献１の半導体装置のメモリセルでは、ｐウェル領域上に、ゲート絶縁膜を介してゲート電極が形成されている。ゲート電極の側方には、シリコン酸化膜、シリコン窒化膜、およびシリコン酸化膜が、ｐウェル領域の表層部に形成された抵抗変化部上に順次積層されている。このメモリセルでは、ドレイン領域近傍で発生したホットエレクトロンをシリコン窒化膜に注入することで書き込みが行われる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２００５－０６４２９５号公報
【発明の概要】
【課題を解決するための手段】
【0004】
本発明の一実施形態に係る半導体装置は、第１主面および前記第１主面の反対側の第２主面を有する半導体チップと、前記半導体チップの前記第１主面に形成された第１導電型のウェル領域と、前記ウェル領域において前記半導体チップの前記第１主面に形成された第２導電型のソース領域と、前記ウェル領域において前記半導体チップの前記第１主面に形成され、前記ソース領域から離れている第２導電型のドレイン領域と、前記ウェル領域において前記ソース領域と前記ドレイン領域との間に形成された前記第１導電型のチャネル領域と、前記チャネル領域に対向するように前記半導体チップの前記第１主面上に形成されたプレーナゲート構造と、前記プレーナゲート構造の側方に隣接して形成されたメモリ構造であって、前記チャネル領域上に形成された絶縁膜、および前記絶縁膜を挟んで前記チャネル領域に対向する電荷蓄積膜を含むメモリ構造とを含み、前記チャネル領域は、前記プレーナゲート構造に対向する第１不純物濃度を有する第１部分と、前記メモリ構造に対向し、前記第１不純物濃度よりも高い第２不純物濃度を有する第２部分とを含む。
【0005】
この構成によれば、チャネル領域のメモリ構造に対向する部分に、第１部分に対して相対的に高濃度な第２部分が形成されている。メモリ構造の直下でのインパクトイオン化現象を促進させることができるので、メモリ構造の直下に発生するホットキャリアを増加させることができる。これにより、書き込み動作時に、電荷蓄積膜に注入されるホットエレクトロンを増加させることができる。その結果、書き込み前後での閾値電圧や電流能力の変化量（たとえば、ドレイン飽和電流（ΔＩｄｓａｔ）を大きくすることができる。
【図面の簡単な説明】
【0006】
【発明を実施するための形態】
【0007】
次に、本発明の実施形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置１の要部の平面図である。図２は、図１のＩＩ－ＩＩ線に沿う断面図である。図３は、図１のＩＩＩ－ＩＩＩ線に沿う断面図である。図４は、図２の二点鎖線ＩＶで囲まれた部分の拡大図である。なお、図１では、後述する絶縁スペーサ４３、被覆絶縁膜５１および層間絶縁膜６５が省略されている。
図１は、本発明の一実施形態に係る半導体装置１の要部の平面図である。図２は、図１のＩＩ－ＩＩ線に沿う断面図である。図３は、図１のＩＩＩ－ＩＩＩ線に沿う断面図である。図４は、図２の二点鎖線ＩＶで囲まれた部分の拡大図である。なお、図１では、後述する絶縁スペーサ４３、被覆絶縁膜５１および層間絶縁膜６５が省略されている。
【0008】
半導体装置１は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を用いた不揮発性メモリである。半導体装置１は、Ｓｉ単結晶からなる半導体チップ２を含む。
図２を参照して、半導体チップ２は、この実施形態では、直方体形状に形成されている。半導体チップ２は、一方側の第１主面３および他方側の第２主面４を有している。半導体チップ２は、第２主面４の表層部に形成されたｐ型（第１導電型）のバックゲート領域２０を含む。バックゲート領域２０のｐ型不純物濃度は、１×１０１５ｃｍ－３以上６×１０１５ｃｍ－３以下であってもよい。バックゲート領域２０の厚さは、１μｍ以上５００μｍ以下であってもよい。バックゲート領域２０は、この実施形態では、ｐ型の半導体基板（Ｓｉ基板）によって形成されている。
図２を参照して、半導体チップ２は、この実施形態では、直方体形状に形成されている。半導体チップ２は、一方側の第１主面３および他方側の第２主面４を有している。半導体チップ２は、第２主面４の表層部に形成されたｐ型（第１導電型）のバックゲート領域２０を含む。バックゲート領域２０のｐ型不純物濃度は、１×１０１５ｃｍ－３以上６×１０１５ｃｍ－３以下であってもよい。バックゲート領域２０の厚さは、１μｍ以上５００μｍ以下であってもよい。バックゲート領域２０は、この実施形態では、ｐ型の半導体基板（Ｓｉ基板）によって形成されている。
【0009】
半導体チップ２は、第１主面３の表層部に形成されたｎ型（第２導電型）の不純物領域１９を含む。不純物領域１９のｎ型不純物濃度は、２×１０１５ｃｍ－３以上７×１０１５ｃｍ－３以下であってもよい。不純物領域１９の厚さは、たとえば、バックゲート領域２０の厚さよりも小さい。不純物領域１９の厚さは、５μｍ以上５０μｍ以下であってもよい。不純物領域１９は、この実施形態では、ｎ型のエピタキシャル層（Ｓｉエピタキシャル層）によって形成されている。なお、不純物領域１９は、ｎ型不純物濃度が比較的低いことから、ｎ－型の不純物領域１９と称してもよい。
【0010】
半導体装置１は、ＭＯＳＦＥＴが形成されたデバイス領域６を区画するトレンチ絶縁構造１０を含む。トレンチ絶縁構造１０は、トレンチ１１および絶縁埋設物１２を含む。トレンチ１１は、第１主面３を第２主面４に向けて掘り下げることにより形成されている。トレンチ１１は、第１主面３および第２主面４の法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角環状に形成され、四角形状のデバイス領域６を区画している（図１も参照）。なお、法線方向Ｚは、半導体チップ２の第１主面３に交差する方向の一例であってもよい。
【0011】
図１を参照して、トレンチ１１は、第１主面３および第２主面４の法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角環状に形成され、四角形状のデバイス領域６を区画している。平面視におけるデバイス領域６の一辺が延びる方向を第１方向Ｘとする。第１方向Ｘおよび法線方向Ｚの両方と直交する方向を第２方向Ｙとする。また、第１方向Ｘおよび第２方向Ｙを総称して、半導体チップ２の第１主面３に沿う方向と定義してもよい。
【0012】
図２を参照して、トレンチ１１は、具体的には、一方側の内側壁１３、他方側の外側壁１４、ならびに、内側壁１３および外側壁１４を接続する底壁１５を含む。内側壁１３は、平面視において四角環状に形成されている。外側壁１４は、平面視において内側壁１３に対して平行に延びる四角環状に形成されている。外側壁１４は、必ずしも内側壁１３に対して平行に延びている必要はなく、内側壁１３とは異なる形状で形成されていてもよい。底壁１５は、第１主面３に対して平行に延びている。底壁１５は、第２主面４に向かう湾曲状に形成されていてもよい。
【0013】
トレンチ１１は、この実施形態では、底壁１５に向かって開口幅が狭まる先細り形状に形成されている。トレンチ１１のテーパ角は、９０°を超えて１２５°以下であってもよい。テーパ角は、９０°を超えて１００°以下であることが好ましい。トレンチ１１のテーパ角は、半導体チップ２内においてトレンチ１１の内側壁１３（外側壁１４）が第１主面３との間で成す角度である。むろん、トレンチ１１は、第１主面３に対して垂直に形成されていてもよい。
【0014】
トレンチ１１の深さは、０．１μｍ以上１μｍ以下であってもよい。トレンチ１１の幅は、任意である。トレンチ１１の幅は、０．１μｍ以上１０μｍ以下であってもよい。トレンチ１１の幅は、平面視においてトレンチ１１が延びる方向に直交する方向の幅によって定義される。
絶縁埋設物１２は、トレンチ１１に埋設されている。当該絶縁埋設物１２を構成する絶縁体は任意である。絶縁埋設物１２は、酸化シリコン（ＳｉＯ２）および窒化シリコン（ＳｉＮ）のうちの少なくとも１つを含んでいてもよい。絶縁埋設物１２は、この実施形態では、酸化シリコンからなる。
絶縁埋設物１２は、トレンチ１１に埋設されている。当該絶縁埋設物１２を構成する絶縁体は任意である。絶縁埋設物１２は、酸化シリコン（ＳｉＯ２）および窒化シリコン（ＳｉＮ）のうちの少なくとも１つを含んでいてもよい。絶縁埋設物１２は、この実施形態では、酸化シリコンからなる。
【0015】
絶縁埋設物１２は、埋設部１７および突出部１８を含む。埋設部１７は、トレンチ１１の開口端１６に対してトレンチ１１の底壁１５側に位置している。突出部１８は、埋設部１７から底壁１５側とは反対側に向けて突出している。
半導体装置１は、デバイス領域６において不純物領域１９の表層部に形成されたｐ型（第１導電型）のウェル領域２１を含む。ウェル領域２１は、第１主面３に沿う第１方向Ｘに延びている。ウェル領域２１のｐ型不純物濃度は、たとえば、バックゲート領域２０のｐ型不純物濃度よりも低い。ウェル領域２１のｐ型不純物濃度は、たとえば、４×１０１６ｃｍ－３以上９×１０１６ｃｍ－３以下である。なお、ウェル領域２１は、ｐ型不純物濃度が比較的低いことから、ｐ－型のウェル領域２１と称してもよい。
半導体装置１は、デバイス領域６において不純物領域１９の表層部に形成されたｐ型（第１導電型）のウェル領域２１を含む。ウェル領域２１は、第１主面３に沿う第１方向Ｘに延びている。ウェル領域２１のｐ型不純物濃度は、たとえば、バックゲート領域２０のｐ型不純物濃度よりも低い。ウェル領域２１のｐ型不純物濃度は、たとえば、４×１０１６ｃｍ－３以上９×１０１６ｃｍ－３以下である。なお、ウェル領域２１は、ｐ型不純物濃度が比較的低いことから、ｐ－型のウェル領域２１と称してもよい。
【0016】
ウェル領域２１の底部は、不純物領域１９に接続されている。ウェル領域２１は、この実施形態では、トレンチ１１よりも深く形成され、当該トレンチ１１の底壁１５を部分的に被覆している。ウェル領域２１は、この実施形態とは異なり、トレンチ１１の底壁１５に対して第１主面３側の領域に形成され、ウェル領域２１と不純物領域１９との境界が、トレンチ１１の底壁１５と第１主面３との間に位置していてもよい。
【0017】
半導体装置１は、ウェル領域２１の表層部に形成されたｎ型（第２導電型）のソース領域２２と、ソース領域２２から間隔を空けてウェル領域２１の表層部に形成されたｎ型（第２導電型）ドレイン領域２３とを含む。ソース領域２２およびドレイン領域２３のｎ型不純物濃度は、たとえば、不純物領域１９のｎ型不純物濃度よりも高い。ソース領域２２およびドレイン領域２３のｎ型不純物濃度は、たとえば、１０×１０１６ｃｍ－３以上１０×１０２０ｃｍ－３以下である。なお、ソース領域２２およびドレイン領域２３は、ｎ型不純物濃度が比較的高いことから、それぞれ、ｎ＋型のソース領域２２およびｎ＋型のドレイン領域２３と称してもよい。
【0018】
デバイス領域６の表層部においてドレイン領域２３とソース領域２２との間には、ＭＯＳＦＥＴのチャネル領域２４が形成されている。チャネル領域２４は、ソース領域２２とドレイン領域２３との間において、第２方向Ｙに沿う電流経路を形成する。
ソース領域２２は、ウェル領域２１の底部に対して第１主面３側に位置する底部を有している。ドレイン領域２３は、ウェル領域２１の底部に対して第１主面３側に位置する底部を有している。
ソース領域２２は、ウェル領域２１の底部に対して第１主面３側に位置する底部を有している。ドレイン領域２３は、ウェル領域２１の底部に対して第１主面３側に位置する底部を有している。
【0019】
ソース領域２２の底部は、段差なく平坦である。ソース領域２２は、チャネル領域２４に接しており、ソース領域２２とチャネル領域２４との間には、ソース領域２２よりもｎ型不純物濃度が低いＬＤＤ（Lightly Doped Drain）領域が設けられていない。ドレイン領域２３の底部は、段差なく平坦である。ドレイン領域２３は、チャネル領域２４に接しており、ドレイン領域２３とチャネル領域２４との間には、ドレイン領域２３よりもｎ型不純物濃度が低いＬＤＤ（Lightly Doped Drain）領域が設けられていない。
【0020】
また、ソース領域２２は、第２方向Ｙにおいてドレイン領域２３に対向するソース側第１端部２２１を有している。ドレイン領域２３は、第２方向Ｙにおいてソース領域２２に対向するドレイン側第１端部２３１を有している。
半導体装置１は、チャネル領域２４に対向するように、デバイス領域６において第１主面３上に形成されたプレーナゲート構造３０を含む。プレーナゲート構造３０は、第１主面３に沿って第１方向Ｘに延びている。第１方向Ｘにおけるプレーナゲート構造３０の端部は、トレンチ絶縁構造１０上に達している。この実施形態とは異なり、第１方向Ｘにおけるプレーナゲート構造３０の端部が、トレンチ絶縁構造１０の外側にまで延びていてもよい。プレーナゲート構造３０は、平面視において、ソース領域２２およびドレイン領域２３の間に位置している。
半導体装置１は、チャネル領域２４に対向するように、デバイス領域６において第１主面３上に形成されたプレーナゲート構造３０を含む。プレーナゲート構造３０は、第１主面３に沿って第１方向Ｘに延びている。第１方向Ｘにおけるプレーナゲート構造３０の端部は、トレンチ絶縁構造１０上に達している。この実施形態とは異なり、第１方向Ｘにおけるプレーナゲート構造３０の端部が、トレンチ絶縁構造１０の外側にまで延びていてもよい。プレーナゲート構造３０は、平面視において、ソース領域２２およびドレイン領域２３の間に位置している。
【0021】
プレーナゲート構造３０は、デバイス領域６において半導体チップ２上に形成されたゲート絶縁膜３１と、ゲート絶縁膜３１上に形成されたゲート電極３２とを含む。
ゲート絶縁膜３１は、半導体チップ２の酸化物からなる。ゲート絶縁膜３１は、具体的には、第１主面３の表層部が酸化されることによって膜状に形成された酸化物からなる。つまり、ゲート絶縁膜３１は、第１主面３に沿って形成されたシリコン酸化膜（ＳｉＯ２膜）からなる。ゲート絶縁膜３１は、さらに具体的には、半導体チップ２の第１主面３の表層部が熱酸化されることによって膜状に形成された半導体チップ２の熱酸化物からなる。つまり、ゲート絶縁膜３１は、第１主面３に沿って形成されたシリコン熱酸化膜（熱酸化膜）からなる。ゲート絶縁膜３１は、７ｎｍ以上１３ｎｍ以下の厚さＴ１を有していてもよい（図４を参照）。ゲート絶縁膜３１の厚さＴ１は、たとえば、１０ｎｍであってもよい。
ゲート絶縁膜３１は、半導体チップ２の酸化物からなる。ゲート絶縁膜３１は、具体的には、第１主面３の表層部が酸化されることによって膜状に形成された酸化物からなる。つまり、ゲート絶縁膜３１は、第１主面３に沿って形成されたシリコン酸化膜（ＳｉＯ２膜）からなる。ゲート絶縁膜３１は、さらに具体的には、半導体チップ２の第１主面３の表層部が熱酸化されることによって膜状に形成された半導体チップ２の熱酸化物からなる。つまり、ゲート絶縁膜３１は、第１主面３に沿って形成されたシリコン熱酸化膜（熱酸化膜）からなる。ゲート絶縁膜３１は、７ｎｍ以上１３ｎｍ以下の厚さＴ１を有していてもよい（図４を参照）。ゲート絶縁膜３１の厚さＴ１は、たとえば、１０ｎｍであってもよい。
【0022】
ゲート絶縁膜３１は、第１主面３に沿って第１方向Ｘに延びている。ゲート絶縁膜３１は、第１主面３に接する第１面３１ａと、第１面３１ａに対して半導体チップ２とは反対側の第２面３１ｂとを有する。第１面３１ａおよび第２面３１ｂが互いに平行に延びており、ゲート絶縁膜３１がほぼ一定の厚みを有していてもよい。第１方向Ｘにおけるゲート絶縁膜３１の両端部は、絶縁埋設物１２と接続されている。
【0023】
第１主面３において、ゲート絶縁膜３１の両側方には、第１主面３を第２主面４側に窪ませる窪み３３が形成されている。窪み３３は、デバイス領域６において、ゲート絶縁膜３１と絶縁埋設物１２の突出部１８との間の全域に形成されていてもよい。
ゲート電極３２は、導電性ポリシリコンからなる。ゲート電極３２は、ゲート絶縁膜３１の上に形成されている。第２方向Ｙにおけるゲート電極３２の幅（ゲート長）は、０．１３μｍ以上０．３μｍ以下であってもよい。
ゲート電極３２は、導電性ポリシリコンからなる。ゲート電極３２は、ゲート絶縁膜３１の上に形成されている。第２方向Ｙにおけるゲート電極３２の幅（ゲート長）は、０．１３μｍ以上０．３μｍ以下であってもよい。
【0024】
図３を参照して、ゲート電極３２は、トレンチ１１の開口端１６を横切り、絶縁埋設物１２上に達している。詳しくは、ゲート電極３２は、デバイス領域６においてゲート絶縁膜３１を挟んで第１主面３と対向する本体部３５と、デバイス領域６よりも外側において絶縁埋設物１２に対向する引き出し部３６とを含む。
本体部３５は、ゲート絶縁膜３１の上においてゲート絶縁膜３１に沿って延びる膜状に形成されている。引き出し部３６は、本体部３５から絶縁埋設物１２の突出部１８の上に引き出されている。
本体部３５は、ゲート絶縁膜３１の上においてゲート絶縁膜３１に沿って延びる膜状に形成されている。引き出し部３６は、本体部３５から絶縁埋設物１２の突出部１８の上に引き出されている。
【0025】
図１を参照して、半導体装置１は、データの書き込み、および読み出しを行うことができるメモリ構造４０を含む。メモリ構造４０は、ゲート電極３２の側壁を被覆するようにプレーナゲート構造３０の側方に隣接配置されている。そのため、メモリ構造４０は、サイドウォール構造とも呼ばれる。
メモリ構造４０は、具体的には、デバイス領域６においてゲート電極３２の本体部３５の側壁を被覆し、デバイス領域６よりも外側において引き出し部３６の側壁を被覆している。
メモリ構造４０は、具体的には、デバイス領域６においてゲート電極３２の本体部３５の側壁を被覆し、デバイス領域６よりも外側において引き出し部３６の側壁を被覆している。
【0026】
メモリ構造４０は、平面視において、プレーナゲート構造３０を取り囲む四角環状である。メモリ構造４０は、デバイス領域６に対向する第１部分４０Ａおよび第２部分４０Ｂと、第１部分４０Ａおよび第２部分４０Ｂを連結する一対の連結部分４０Ｃとを含む。第１部分４０Ａは、ソース領域２２とプレーナゲート構造３０との間に位置する部分である。第２部分４０Ｂは、ドレイン領域２３とプレーナゲート構造３０との間に位置する部分である。各連結部分４０Ｃは、メモリ構造４０のうち、絶縁埋設物１２上に位置する部分である。
【0027】
図２を参照して、メモリ構造４０は、プレーナゲート構造３０の側壁に沿う内側面４０ａと、プレーナゲート構造３０側とは反対側に向けて突出するように湾曲する外側面４０ｂとを有する。メモリ構造４０は、チャネル領域２４上に形成された絶縁膜４１と、絶縁膜４１を挟んでチャネル領域２４に対向する電荷蓄積膜４２と、電荷蓄積膜４２上に形成れた絶縁スペーサ４３とを含む。
【0028】
絶縁膜４１は、半導体チップ２およびゲート電極３２の酸化物からなる。絶縁膜４１は、具体的には、半導体チップ２の表層部およびゲート電極３２の側壁が酸化されることによって膜状に形成された酸化物からなる。絶縁膜４１は、第１主面３およびゲート電極３２の側面に沿って形成されたシリコン酸化膜（ＳｉＯ２膜）からなる。絶縁膜４１は、さらに具体的には、半導体チップ２の表層部およびゲート電極３２の側壁が熱酸化されることによって膜状に形成された熱酸化物からなる。つまり、絶縁膜４１は、第１主面３およびゲート電極３２の側面に沿って形成されたシリコン熱酸化膜からなる。
【0029】
絶縁膜４１は、半導体チップ２およびゲート電極３２の酸化物からなるため、絶縁埋設物１２上には形成されていない（図３を参照）。
図４を参照して、絶縁膜４１は、５ｎｍ以上１０ｎｍ以下の厚さＴ２を有していてもよい。絶縁膜４１の厚さＴ２は、たとえば、８ｎｍであってもよい。絶縁膜４１は、ゲート絶縁膜３１よりも薄いことが好ましい（Ｔ２＜Ｔ１）。
図４を参照して、絶縁膜４１は、５ｎｍ以上１０ｎｍ以下の厚さＴ２を有していてもよい。絶縁膜４１の厚さＴ２は、たとえば、８ｎｍであってもよい。絶縁膜４１は、ゲート絶縁膜３１よりも薄いことが好ましい（Ｔ２＜Ｔ１）。
【0030】
絶縁膜４１は、半導体チップ２の第１主面３に接する第１面４１ａと、第１面４１ａに対して半導体チップ２とは反対側の第２面４１ｂと、プレーナゲート構造３０の側壁（ゲート電極３２の側壁）に接する第３面４１ｃと、第３面４１ｃに対してプレーナゲート構造３０とは反対側の第４面４１ｄとを有する。
絶縁膜４１は、デバイス領域６において半導体チップ２の第１主面３に沿って延びる第１絶縁部４６と、第１絶縁部４６に連結されプレーナゲート構造３０の側壁に沿って延びる第２絶縁部４７とを含む。絶縁膜４１は、第１絶縁部４６と第２絶縁部４７とが直交して連結されることによって、断面視Ｌ字状に形成されていてもよい。
絶縁膜４１は、デバイス領域６において半導体チップ２の第１主面３に沿って延びる第１絶縁部４６と、第１絶縁部４６に連結されプレーナゲート構造３０の側壁に沿って延びる第２絶縁部４７とを含む。絶縁膜４１は、第１絶縁部４６と第２絶縁部４７とが直交して連結されることによって、断面視Ｌ字状に形成されていてもよい。
【0031】
絶縁膜４１は、絶縁埋設物１２上には形成されないため、メモリ構造４０の連結部分４０Ｃには、第１絶縁部４６が設けられていない（図３を参照）。
絶縁膜４１は、窪み３３内において第１主面３上に形成されており、ゲート絶縁膜３１に隣接している。第１絶縁部４６は、ゲート絶縁膜３１よりも、第２主面４側に位置している。絶縁膜４１の第１面４１ａは、ゲート絶縁膜３１の第１面３１ａよりも第２主面４（図２参照）側に位置していてもよい。絶縁膜４１の第２面４１ｂは、ゲート絶縁膜３１の第１面３１ａと面一に形成されていてもよい。
絶縁膜４１は、窪み３３内において第１主面３上に形成されており、ゲート絶縁膜３１に隣接している。第１絶縁部４６は、ゲート絶縁膜３１よりも、第２主面４側に位置している。絶縁膜４１の第１面４１ａは、ゲート絶縁膜３１の第１面３１ａよりも第２主面４（図２参照）側に位置していてもよい。絶縁膜４１の第２面４１ｂは、ゲート絶縁膜３１の第１面３１ａと面一に形成されていてもよい。
【0032】
電荷蓄積膜４２は、絶縁膜４１とは異なる絶縁体からなり、たとえば、窒化シリコン膜（ＳｉＮ膜）からなる。電荷蓄積膜４２は、絶縁膜４１に沿って形成されている。電荷蓄積膜４２は、１０ｎｍ以上５０ｎｍ以下の厚さＴ３を有していてもよい。電荷蓄積膜４２の厚さＴ３は、たとえば、３０ｎｍであってもよい。
電荷蓄積膜４２は、平面視において、プレーナゲート構造３０を取り囲む四角環状である（図１を参照）。すなわち、電荷蓄積膜４２は、第１方向Ｘに延びており、第１方向Ｘにおける電荷蓄積膜４２の両端部がデバイス領域６よりも外側に位置する（図３を参照）。この実施形態では、第１方向Ｘにおける電荷蓄積膜４２の両端部は、絶縁埋設物１２上に位置している。
電荷蓄積膜４２は、平面視において、プレーナゲート構造３０を取り囲む四角環状である（図１を参照）。すなわち、電荷蓄積膜４２は、第１方向Ｘに延びており、第１方向Ｘにおける電荷蓄積膜４２の両端部がデバイス領域６よりも外側に位置する（図３を参照）。この実施形態では、第１方向Ｘにおける電荷蓄積膜４２の両端部は、絶縁埋設物１２上に位置している。
【0033】
電荷蓄積膜４２は、絶縁膜４１の第１絶縁部４６上に形成された第１蓄積部４８と、第１蓄積部４８に連結され第２絶縁部４７の側方に形成された第２蓄積部４９とを含む。電荷蓄積膜４２は、第１蓄積部４８と第２蓄積部４９とが直交して連結されることによって、断面視Ｌ字状に形成されていてもよい。
第１蓄積部４８は、デバイス領域６よりも外側において、絶縁埋設物１２に対向している。第１蓄積部４８は、デバイス領域６において、絶縁膜４１の第１絶縁部４６を挟んで半導体チップ２に対向している。第２蓄積部４９は、絶縁膜４１の第２絶縁部４７を挟んでプレーナゲート構造３０に対向している。
第１蓄積部４８は、デバイス領域６よりも外側において、絶縁埋設物１２に対向している。第１蓄積部４８は、デバイス領域６において、絶縁膜４１の第１絶縁部４６を挟んで半導体チップ２に対向している。第２蓄積部４９は、絶縁膜４１の第２絶縁部４７を挟んでプレーナゲート構造３０に対向している。
【0034】
ソース領域２２およびドレイン領域２３は、メモリ構造４０に対して自己整合的に形成されている。そのため、ソース領域２２とチャネル領域２４との境界は、平面視において、メモリ構造４０の外側面４０ｂと第１主面３との境界とほぼ一致している。同様に、ドレイン領域２３とチャネル領域２４との境界も、平面視において、メモリ構造４０の外側面４０ｂと第１主面３との境界とほぼ一致している。
【0035】
厳密には、ソース領域２２とチャネル領域２４との境界は、メモリ構造４０の外側面４０ｂと第１主面３との境界よりも僅かにプレーナゲート構造３０側に位置している。同様に、ドレイン領域２３とチャネル領域２４との境界も、メモリ構造４０の外側面４０ｂと第１主面３との境界よりも僅かにプレーナゲート構造３０側に位置している。
そのため、電荷蓄積膜４２の第１蓄積部４８は、絶縁膜４１を挟んでチャネル領域２４と対向する第１対向部４８Ａと、ソース領域２２およびドレイン領域２３に対向する第２対向部４８Ｂとを含む。第１対向部４８Ａは、平面視において、第２対向部４８Ｂよりも広い幅を有している（図１を参照）。
そのため、電荷蓄積膜４２の第１蓄積部４８は、絶縁膜４１を挟んでチャネル領域２４と対向する第１対向部４８Ａと、ソース領域２２およびドレイン領域２３に対向する第２対向部４８Ｂとを含む。第１対向部４８Ａは、平面視において、第２対向部４８Ｂよりも広い幅を有している（図１を参照）。
【0036】
電荷蓄積膜４２は、第１蓄積部４８および第２蓄積部４９によって形成された凹部５０を有する。凹部５０は、第１蓄積部４８に対して第１絶縁部４６とは反対側で、かつ、第２蓄積部４９に対して第２絶縁部４７とは反対側に設けられている。
絶縁スペーサ４３は、凹部５０内で電荷蓄積膜４２に隣接配置されている。絶縁スペーサ４３は、たとえば、シリコン酸化物からなる。絶縁スペーサ４３は、電荷蓄積膜４２を挟んで絶縁膜４１に対向している。
絶縁スペーサ４３は、凹部５０内で電荷蓄積膜４２に隣接配置されている。絶縁スペーサ４３は、たとえば、シリコン酸化物からなる。絶縁スペーサ４３は、電荷蓄積膜４２を挟んで絶縁膜４１に対向している。
【0037】
この実施形態では、チャネル領域２４は、プレーナゲート構造３０に対向する第１不純物濃度を有する第１部分２５と、メモリ構造４０に対向し、第１不純物濃度よりも高い第２不純物濃度を有する第２部分２６とを含む。
チャネル領域２４の第２部分２６は、ソース領域２２およびドレイン領域２３の少なくとも一方に接している。より具体的には、チャネル領域２４の第２部分２６は、ソース側第１端部２２１およびドレイン側第１端部２３１の両方に一体的に接続されている。ソース側第１端部２２１に接続された第２部分２６はドレイン側第１端部２３１へ向かって延び、ドレイン側第１端部２３１に接続された第２部分２６はソース側第１端部２２１へ向かって延びている。これにより、第２方向Ｙにおいて、チャネル領域２４の一対の第２部分２６が、プレーナゲート構造３０の下方においてチャネル領域２４の第１部分２５を挟んで対向している。
チャネル領域２４の第２部分２６は、ソース領域２２およびドレイン領域２３の少なくとも一方に接している。より具体的には、チャネル領域２４の第２部分２６は、ソース側第１端部２２１およびドレイン側第１端部２３１の両方に一体的に接続されている。ソース側第１端部２２１に接続された第２部分２６はドレイン側第１端部２３１へ向かって延び、ドレイン側第１端部２３１に接続された第２部分２６はソース側第１端部２２１へ向かって延びている。これにより、第２方向Ｙにおいて、チャネル領域２４の一対の第２部分２６が、プレーナゲート構造３０の下方においてチャネル領域２４の第１部分２５を挟んで対向している。
【0038】
また、チャネル領域２４の第２部分２６は、第２方向Ｙにおいて、プレーナゲート構造３０とメモリ構造４０との境界を横切っている。これにより、チャネル領域２４の第２部分２６は、プレーナゲート構造３０の一部に対向する端部２７を有している。
チャネル領域２４の各第２部分２６は、半導体チップ２の第１主面３を基準にソース領域２２およびドレイン領域２３よりも浅く形成されている。これにより、チャネル領域２４の第２部分２６の底部と、ソース領域２２およびドレイン領域２３の底部との間には、段差２８が形成されている。
チャネル領域２４の各第２部分２６は、半導体チップ２の第１主面３を基準にソース領域２２およびドレイン領域２３よりも浅く形成されている。これにより、チャネル領域２４の第２部分２６の底部と、ソース領域２２およびドレイン領域２３の底部との間には、段差２８が形成されている。
【0039】
また、図１に示すように、チャネル領域２４の第２部分２６は、第１方向Ｘにおいて、ソース領域２２およびドレイン領域２３それぞれの一端部から他端部に至るように平面視直線状に形成されている。したがって、一対の第２部分２６に挟まれた第１部分２５も同様に、平面視直線状に形成されている。この実施形態では、第１部分２５は、平面視において、第２部分２６よりも広い幅を有している。
【0040】
チャネル領域２４の第２部分２６のｐ型不純物濃度は、たとえば、ウェル領域２１のｐ型不純物濃度よりも高く、ソース領域２２およびドレイン領域２３のｎ型不純物濃度よりも低い。第２部分２６のｐ型不純物濃度は、たとえば、３×１０１７ｃｍ－３以上８×１０１７ｃｍ－３以下である。なお、第２部分２６は、ｐ型不純物濃度が比較的高いことから、ｐ型の不純物領域２６と称してもよいし、ｐ＋型の不純物領域２６と称してもよい。
【0041】
一方、チャネル領域２４の第１部分２５のｐ型不純物濃度は、たとえば、ウェル領域２１と同じであってもよい。第１部分２５のｐ型不純物濃度は、たとえば、４×１０１６ｃｍ－３以上９×１０１６ｃｍ－３以下である。なお、第１部分２５は、ｐ型不純物濃度が比較的低いことから、ｐ－型の不純物領域２５と称してもよい。
半導体装置１は、プレーナゲート構造３０およびメモリ構造４０を被覆する被覆絶縁膜５１をさらに含む。第２方向Ｙにおける被覆絶縁膜５１の両端部は、メモリ構造４０の側方からプレーナゲート構造３０とは反対側に位置する。被覆絶縁膜５１は、第１方向Ｘに延び、第１方向Ｘにおける被覆絶縁膜５１の両端部は、絶縁埋設物１２上にまで達している（図３を参照）。そのため、被覆絶縁膜５１は、デバイス領域６においてソース領域２２およびドレイン領域２３を被覆し、デバイス領域６よりも外側で絶縁埋設物１２を被覆している。
半導体装置１は、プレーナゲート構造３０およびメモリ構造４０を被覆する被覆絶縁膜５１をさらに含む。第２方向Ｙにおける被覆絶縁膜５１の両端部は、メモリ構造４０の側方からプレーナゲート構造３０とは反対側に位置する。被覆絶縁膜５１は、第１方向Ｘに延び、第１方向Ｘにおける被覆絶縁膜５１の両端部は、絶縁埋設物１２上にまで達している（図３を参照）。そのため、被覆絶縁膜５１は、デバイス領域６においてソース領域２２およびドレイン領域２３を被覆し、デバイス領域６よりも外側で絶縁埋設物１２を被覆している。
【0042】
詳しくは、被覆絶縁膜５１は、ゲート電極３２を被覆する第１被覆部５２と、メモリ構造４０の外側面４０ｂを被覆する第２被覆部５３と、デバイス領域６においてソース領域２２およびドレイン領域２３を被覆する第３被覆部５４と、デバイス領域６よりも外側において絶縁埋設物１２の突出部１８を被覆する第４被覆部５５（図３を参照）とを一体的に有する。
【0043】
第３被覆部５４は、メモリ構造４０の第１部分４０Ａの側方でソース領域２２を被覆し、第２部分４０Ｂの側方でドレイン領域２３を被覆する。第４被覆部５５は、メモリ構造４０の連結部分４０Ｃの側方で、絶縁埋設物１２を被覆する（図３を参照）。第１被覆部５２においてゲート電極３２を挟んでトレンチ絶縁構造１０と対向する領域には、貫通孔５２Ａが形成されている（図３を参照）。
【0044】
図２および図３を参照して、半導体装置１は、ゲートシリサイド膜６０、ソースシリサイド膜６１およびドレインシリサイド膜６２を含む。
図３を参照して、ゲートシリサイド膜６０は、ゲート電極３２の表面において貫通孔５２Ａの底部を構成する部分に形成されている。ゲートシリサイド膜６０は、当該ゲート電極３２と一体的に形成されたポリサイド膜からなる。
図３を参照して、ゲートシリサイド膜６０は、ゲート電極３２の表面において貫通孔５２Ａの底部を構成する部分に形成されている。ゲートシリサイド膜６０は、当該ゲート電極３２と一体的に形成されたポリサイド膜からなる。
【0045】
図２を参照して、ソースシリサイド膜６１およびドレインシリサイド膜６２は、半導体チップ２と一体的に形成されたシリサイド膜からなる。ソースシリサイド膜６１は、ソース領域２２の表層部において、被覆絶縁膜５１に対してメモリ構造４０側とは反対側に形成されている。ドレインシリサイド膜６２は、ドレイン領域２３の表層部において、被覆絶縁膜５１に対してメモリ構造４０側とは反対側に形成されている。
【0046】
ゲートシリサイド膜６０、ソースシリサイド膜６１およびドレインシリサイド膜６２は、ＴｉＳｉ、ＴｉＳｉ２、ＮｉＳｉ、ＣｏＳｉ、ＣｏＳｉ２、ＭｏＳｉ２およびＷＳｉ２のうちの少なくとも１つをそれぞれ含んでいてもよい。
半導体装置１は、第１主面３を被覆する層間絶縁膜６５を含む。層間絶縁膜６５は、酸化膜（ＳｉＯ２膜）および窒化膜（ＳｉＮ膜）のうちの少なくとも１つを含む。層間絶縁膜６５は、酸化膜または窒化膜からなる単層構造を有していてもよい。層間絶縁膜６５は、１つまたは複数の酸化膜、および、１つまたは複数の窒化膜が任意の順序で積層された積層構造を有していてもよい。層間絶縁膜６５は、第１主面３の上においてトレンチ絶縁構造１０、およびデバイス領域６を被覆している。
半導体装置１は、第１主面３を被覆する層間絶縁膜６５を含む。層間絶縁膜６５は、酸化膜（ＳｉＯ２膜）および窒化膜（ＳｉＮ膜）のうちの少なくとも１つを含む。層間絶縁膜６５は、酸化膜または窒化膜からなる単層構造を有していてもよい。層間絶縁膜６５は、１つまたは複数の酸化膜、および、１つまたは複数の窒化膜が任意の順序で積層された積層構造を有していてもよい。層間絶縁膜６５は、第１主面３の上においてトレンチ絶縁構造１０、およびデバイス領域６を被覆している。
【0047】
半導体装置１は、層間絶縁膜６５を貫通するゲートコンタクト電極６６、ソースコンタクト電極６７およびドレインコンタクト電極６８を含む。
ゲートコンタクト電極６６は、ゲートシリサイド膜６０を介してゲート電極３２に電気的に接続されている。ゲートコンタクト電極６６は、具体的には、ゲート電極３２に電気的に接続され、当該ゲート電極３２を挟んで絶縁埋設物１２に対向している。
ゲートコンタクト電極６６は、ゲートシリサイド膜６０を介してゲート電極３２に電気的に接続されている。ゲートコンタクト電極６６は、具体的には、ゲート電極３２に電気的に接続され、当該ゲート電極３２を挟んで絶縁埋設物１２に対向している。
【0048】
この実施形態とは異なり、ゲート電極３２が絶縁埋設物１２よりも外側まで延びている場合、ゲートコンタクト電極６６が絶縁埋設物１２よりも外側で半導体チップ２に対向していてもよい。
ソースコンタクト電極６７は、ソースシリサイド膜６１を介してソース領域２２に電気的に接続されている。ドレインコンタクト電極６８は、ドレインシリサイド膜６２を介してドレイン領域２３に電気的に接続されている。
ソースコンタクト電極６７は、ソースシリサイド膜６１を介してソース領域２２に電気的に接続されている。ドレインコンタクト電極６８は、ドレインシリサイド膜６２を介してドレイン領域２３に電気的に接続されている。
【0049】
ゲートコンタクト電極６６、ソースコンタクト電極６７およびドレインコンタクト電極６８は、層間絶縁膜６５に形成されたコンタクトホール６９に埋設されている。各コンタクト電極（ゲートコンタクト電極６６、ソースコンタクト電極６７およびドレインコンタクト電極６８）は、銅およびタングステンの少なくともいずれかによって形成されている。
【0050】
各コンタクト電極とコンタクトホール６９の内壁との間には、バリア電極膜が設けられていてもよい。バリア電極膜は、Ｔｉ膜またはＴｉＮ膜からなる単層構造を有していてもよい。バリア電極膜は、任意の順序で積層されたＴｉ膜およびＴｉＮ膜を含む積層構造を有していてもよい。
半導体装置１は、層間絶縁膜６５の上に形成されたゲート配線７０、ソース配線７１およびドレイン配線７２を含む。ゲート配線７０は、ゲートコンタクト電極６６に電気的に接続されている。ドレイン配線７２は、ドレインコンタクト電極６８に電気的に接続されている。ソース配線７１は、ソースコンタクト電極６７に電気的に接続されている。
半導体装置１は、層間絶縁膜６５の上に形成されたゲート配線７０、ソース配線７１およびドレイン配線７２を含む。ゲート配線７０は、ゲートコンタクト電極６６に電気的に接続されている。ドレイン配線７２は、ドレインコンタクト電極６８に電気的に接続されている。ソース配線７１は、ソースコンタクト電極６７に電気的に接続されている。
【0051】
各配線（ゲート配線７０、ソース配線７１およびドレイン配線７２）は、Ａｌ膜、ＡｌＳｉＣｕ合金膜、ＡｌＳｉ合金膜およびＡｌＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。
各配線と層間絶縁膜６５との間には、バリア配線膜が設けられていてもよい。バリア配線膜は、Ｔｉ膜またはＴｉＮ膜からなる単層構造を有していてもよい。バリア配線膜は、任意の順序で積層されたＴｉ膜およびＴｉＮ膜を含む積層構造を有していてもよい。バリア配線膜は、各配線上にも設けられていてもよい。
各配線と層間絶縁膜６５との間には、バリア配線膜が設けられていてもよい。バリア配線膜は、Ｔｉ膜またはＴｉＮ膜からなる単層構造を有していてもよい。バリア配線膜は、任意の順序で積層されたＴｉ膜およびＴｉＮ膜を含む積層構造を有していてもよい。バリア配線膜は、各配線上にも設けられていてもよい。
【0052】
次に、図５Ａ～図６を用いて、メモリ構造４０の各動作（書き込み動作および読み出し動作）について具体的に説明する。いずれの動作においても、ウェル領域２１に接続されるバックゲート領域２０には、基準電位が印加されている。
図５Ａは、メモリ構造４０の書き込み動作前の初期状態を説明するための模式図である。図５Ｂは、メモリ構造４０の書き込み動作を説明するための模式図である。
図５Ａは、メモリ構造４０の書き込み動作前の初期状態を説明するための模式図である。図５Ｂは、メモリ構造４０の書き込み動作を説明するための模式図である。
【0053】
図５Ａに示すように、ゲート電極３２、ソース領域２２およびドレイン領域２３に電位が印加される前のゲート閾値電圧Ｖｔｈを第１閾値電圧Ｖｔｈ１（初期閾値電圧）とする。ゲート電極３２、ソース領域２２およびドレイン領域２３に電位が印加される前の状態とは、ゲート電位Ｖｇ、ソース電位Ｖｓ、およびドレイン電位Ｖｄがいずれも０Ｖである状態を意味する（Ｖｇ＝Ｖｓ＝Ｖｄ＝０Ｖ）。ゲート電位Ｖｇは、ゲート電極３２に印加される電位である。ソース電位Ｖｓは、ソース領域２２に印加される電位である。ドレイン電位Ｖｄは、ドレイン領域２３に印加される電位である。
【0054】
図５Ｂに示すように、書き込み動作は、ソース領域２２の近傍において衝突電離によって発生した電子（ホットエレクトロンＨＥ）を電荷蓄積膜４２に注入することによって達成される。
詳しくは、書き込み動作の際、ゲート電極３２およびソース領域２２に正電位（たとえば、５Ｖ）が印加され（Ｖｇ＝Ｖｓ＝５Ｖ）、ドレイン領域２３に基準電位が印加される（Ｖｄ＝０Ｖ）。これにより、ソース領域２２からドレイン領域２３に向けてドレイン・ソース間電流Ｉｄｓが流れ、ソース領域２２の近傍に電界が集中する。そのため、ソース領域２２の近傍において衝突電離によってホットエレクトロンＨＥが発生する。ホットエレクトロンＨＥは、メモリ構造４０の電荷蓄積膜４２（図４を参照）に注入される。
詳しくは、書き込み動作の際、ゲート電極３２およびソース領域２２に正電位（たとえば、５Ｖ）が印加され（Ｖｇ＝Ｖｓ＝５Ｖ）、ドレイン領域２３に基準電位が印加される（Ｖｄ＝０Ｖ）。これにより、ソース領域２２からドレイン領域２３に向けてドレイン・ソース間電流Ｉｄｓが流れ、ソース領域２２の近傍に電界が集中する。そのため、ソース領域２２の近傍において衝突電離によってホットエレクトロンＨＥが発生する。ホットエレクトロンＨＥは、メモリ構造４０の電荷蓄積膜４２（図４を参照）に注入される。
【0055】
書き込み動作におけるゲート電位Ｖｇおよびソース電位Ｖｓは、５Ｖに限られず、たとえば、５Ｖ以上７Ｖ以下の範囲から選択された任意の電位であってもよい。
ソース領域２２とゲート電極３２との電位差をゲート・ソース間電圧Ｖｇｓという。たとえば、ゲート電位Ｖｇが５Ｖで、ソース電位Ｖｓが５Ｖの場合、ゲート・ソース間電圧Ｖｇｓは、０Ｖである（Ｖｇｓ＝０Ｖ）。
ソース領域２２とゲート電極３２との電位差をゲート・ソース間電圧Ｖｇｓという。たとえば、ゲート電位Ｖｇが５Ｖで、ソース電位Ｖｓが５Ｖの場合、ゲート・ソース間電圧Ｖｇｓは、０Ｖである（Ｖｇｓ＝０Ｖ）。
【0056】
書き込み動作によって電荷蓄積膜４２に注入された電子の負電荷により、ゲート閾値電圧Ｖｔｈが上昇する。具体的には、ゲート閾値電圧Ｖｔｈは、第１閾値電圧Ｖｔｈ１よりも高い第２閾値電圧Ｖｔｈ２（図５Ｃを参照）となる（Ｖｔｈ＝Ｖｔｈ２，Ｖｔｈ２＞Ｖｔｈ１）。
次に、メモリ構造４０の読み出し動作について説明する。図５Ｃは、書き込み動作後の読み出し動作を説明するための模式図である。図６は、書き込み動作前および書き込み動作後のゲート電位Ｖｇとドレイン・ソース間電流Ｉｄｓとの関係を示すグラフである。
次に、メモリ構造４０の読み出し動作について説明する。図５Ｃは、書き込み動作後の読み出し動作を説明するための模式図である。図６は、書き込み動作前および書き込み動作後のゲート電位Ｖｇとドレイン・ソース間電流Ｉｄｓとの関係を示すグラフである。
【0057】
読み出し動作時には、書き込み動作とは逆方向にドレイン・ソース間電流Ｉｄｓが流れる。ドレイン・ソース間電流Ｉｄｓの大きさによって、メモリ構造４０にデータが書き込まれているか否かが判別される。具体的には、書き込み動作後において、読み出し動作では、ゲート電極３２に正電位（たとえば、１．５Ｖ）が印加され、ドレイン領域２３に正電位（たとえば、０．５Ｖ）が印加され、ソース領域２２に基準電位が印加される（Ｖｓ＝０Ｖ）。
【0058】
ゲート電位Ｖｇが１．５Ｖであり、ドレイン電位Ｖｄが０．５Ｖである場合、ドレイン領域２３とゲート電極３２との電位差（ドレイン・ゲート間電圧Ｖｄｇ）は、１．０Ｖである（Ｖｇ＝１．５Ｖ，Ｖｄ＝０．５Ｖ，Ｖｄｇ＝１．０Ｖ）。
書き込み動作後のゲート閾値電圧Ｖｔｈ（第２閾値電圧Ｖｔｈ２）は、書き込み動作前のゲート閾値電圧（第１閾値電圧Ｖｔｈ１）よりも大きい。そのため、図６に示すように、読み出し時にゲート電位Ｖｇが所定の読み出し電位Ｖｒのとき（Ｖｇ＝Ｖｒ）、書き込み動作後の読み出し動作におけるドレイン・ソース間電流Ｉｄｓ２は、書き込み動作前の読み出し動作におけるドレイン・ソース間電流Ｉｄｓ１よりも小さい。この電流差ΔＩ（ΔＩ＝Ｉｄｓ１－Ｉｄｓ２）によって、メモリ構造４０にデータが書き込まれた状態であるか否かについての判定を行うことができる。
書き込み動作後のゲート閾値電圧Ｖｔｈ（第２閾値電圧Ｖｔｈ２）は、書き込み動作前のゲート閾値電圧（第１閾値電圧Ｖｔｈ１）よりも大きい。そのため、図６に示すように、読み出し時にゲート電位Ｖｇが所定の読み出し電位Ｖｒのとき（Ｖｇ＝Ｖｒ）、書き込み動作後の読み出し動作におけるドレイン・ソース間電流Ｉｄｓ２は、書き込み動作前の読み出し動作におけるドレイン・ソース間電流Ｉｄｓ１よりも小さい。この電流差ΔＩ（ΔＩ＝Ｉｄｓ１－Ｉｄｓ２）によって、メモリ構造４０にデータが書き込まれた状態であるか否かについての判定を行うことができる。
【0059】
第１閾値電圧Ｖｔｈ１は、たとえば、０．７Ｖ以上２．０Ｖ以下であり、第２閾値電圧Ｖｔｈ２は、第１閾値電圧Ｖｔｈ１に電位がプラスされた電圧である。たとえば、第１閾値電圧Ｖｔｈ１が１．０の場合、第２閾値電圧Ｖｔｈ２は、それ以上の電圧（１．２Ｖ以上５．０Ｖ以下）となる。読み出し電位Ｖｒは、たとえば、１．５Ｖ以上５．０Ｖ以下である。
【0060】
この実施形態では、ソース領域２２の底部およびドレイン領域２３の底部は、それぞれ、段差なく平坦であり、ソース領域２２およびドレイン領域２３にＬＤＤ領域が設けられていない。そのため、電荷蓄積膜４２が、チャネル領域２４に対向する。そのため、ホットキャリアを発生しやすい。そのため、書き込み動作時に、ホットエレクトロンＨＥを電荷蓄積膜４２に注入させることができる。
【0061】
さらに、チャネル領域２４のメモリ構造４０に対向する部分に、第１部分２５に対して相対的に高濃度な第２部分２６が形成されている。メモリ構造４０の直下でのインパクトイオン化現象を促進させることができるので、メモリ構造４０の直下に発生するホットキャリアを増加させることができる。これにより、書き込み動作時に、電荷蓄積膜４２に注入されるホットエレクトロンを増加させることができる。その結果、書き込み前後での閾値電圧や電流能力の変化量（たとえば、ドレイン飽和電流（ΔＩｄｓａｔ）を大きくすることができる。
【0062】
たとえば、チャネル領域２４の全体が第１部分２５のｐ型不純物濃度である構造と、この実施形態の構造との間で、ホットエレクトロンの注入量がどのように変化するかどうかを、シミュレーションを用いて検証した。シミュレーションでは、インパクトイオン強度の変化量を検証することにより、ホットエレクトロンの注入量の変化量を推測した。つまり、インパクトイオン強度が増加すればするほど、衝突電離によって発生する電子が増加することから、ホットエレクトロンの注入量が増加すると考えられる。シミュレーションの結果、この実施形態の構造では、チャネル領域２４の全体が第１部分２５のｐ型不純物濃度である構造に比べて、インパクトイオン強度が３倍程度増加していることがわかった。
【0063】
また、絶縁膜４１をゲート絶縁膜３１よりも薄くすることによって、ゲート・ソース間電圧Ｖｇｓを効率良く電荷蓄積膜４２に分圧させることができる。そのため、電荷蓄積膜４２へホットホールＨＨを引き込みやすくすることができる。
また、この実施形態では、被覆絶縁膜５１によってメモリ構造４０が覆われている。そのため、メモリ構造４０のシリサイド化を防ぐことができる。
また、この実施形態では、被覆絶縁膜５１によってメモリ構造４０が覆われている。そのため、メモリ構造４０のシリサイド化を防ぐことができる。
【0064】
また、この実施形態では、被覆絶縁膜５１が、メモリ構造４０の側方においてソース領域２２およびドレイン領域２３を部分的に被覆している。そして、ソースシリサイド膜６１およびドレインシリサイド膜６２は、それぞれ、ソース領域２２およびドレイン領域２３の表層部において、被覆絶縁膜５１に対してメモリ構造４０側とは反対側に形成されている。そのため、被覆絶縁膜５１がソース領域２２およびドレイン領域２３を被覆していない構成と比較して、ソースシリサイド膜６１およびドレインシリサイド膜６２を、電荷蓄積膜４２から遠ざけることができる。これにより、電荷蓄積膜４２から電子が流出することを抑制できる。
【0065】
また、この実施形態では、電荷蓄積膜４２は、第１蓄積部４８に対してプレーナゲート構造３０とは反対側で、かつ、第２蓄積部４９に対して半導体チップ２とは反対側に凹部５０を有し、絶縁スペーサ４３は、凹部５０に配置されている。そのため、電荷蓄積膜４２は、絶縁膜４１および絶縁スペーサ４３、すなわち絶縁体によって囲まれている。そのため、ゲート・ソース間電圧Ｖｇｓを電荷蓄積膜４２に効率良く分圧させることができる。
【0066】
図７Ａ～図７Ｘは、図１に示す半導体装置１の製造方法の一例を説明するための断面図である。図７Ａ～図７Ｘは、図２に対応した領域の断面図である。図７Ａ～図７Ｘでは、ＭＯＳＦＥＴが形成されるデバイス領域６の製造方法のみを示している。
まず、図７Ａを参照して、半導体ウエハ７５が用意される。半導体ウエハ７５は、半導体チップ２のベースとなる。半導体ウエハ７５は、一方側の第１ウエハ主面７６、および他方側の第２ウエハ主面７７を有する。第１ウエハ主面７６および第２ウエハ主面７７は、半導体チップ２の第１主面３および第２主面４にそれぞれ対応している（図２を参照）。
まず、図７Ａを参照して、半導体ウエハ７５が用意される。半導体ウエハ７５は、半導体チップ２のベースとなる。半導体ウエハ７５は、一方側の第１ウエハ主面７６、および他方側の第２ウエハ主面７７を有する。第１ウエハ主面７６および第２ウエハ主面７７は、半導体チップ２の第１主面３および第２主面４にそれぞれ対応している（図２を参照）。
【0067】
次に、所定パターンを有するレジストマスク８０が、半導体ウエハ７５上に形成される。レジストマスク８０は、半導体ウエハ７５においてトレンチ１１を形成すべき領域を露出させ、それ以外の領域を被覆している。
次に、図７Ｂに示すように、レジストマスク８０を介するエッチング法によって、第１ウエハ主面７６の不要な部分が、除去される。エッチング法は、ドライエッチング法（たとえばＲＩＥ法）および／またはウエットエッチング法であってもよい。エッチング法は、ドライエッチング法（たとえばＲＩＥ法）であることが好ましい。
次に、図７Ｂに示すように、レジストマスク８０を介するエッチング法によって、第１ウエハ主面７６の不要な部分が、除去される。エッチング法は、ドライエッチング法（たとえばＲＩＥ法）および／またはウエットエッチング法であってもよい。エッチング法は、ドライエッチング法（たとえばＲＩＥ法）であることが好ましい。
【0068】
これにより、デバイス領域６を区画するトレンチ１１が、第１ウエハ主面７６に形成される。レジストマスク８０は、その後、除去される。トレンチ１１の具体的な説明については前述の通りであるので省略する。
次に、図７Ｃを参照して、絶縁埋設物１２のベースとなるベース絶縁膜８１が、第１ウエハ主面７６の上に形成される。ベース絶縁膜８１は、この形態では、酸化シリコンからなる。ベース絶縁膜８１は、ＣＶＤ法によって形成されてもよい。ベース絶縁膜８１は、トレンチ１１を埋める。
次に、図７Ｃを参照して、絶縁埋設物１２のベースとなるベース絶縁膜８１が、第１ウエハ主面７６の上に形成される。ベース絶縁膜８１は、この形態では、酸化シリコンからなる。ベース絶縁膜８１は、ＣＶＤ法によって形成されてもよい。ベース絶縁膜８１は、トレンチ１１を埋める。
【0069】
次に、図７Ｄを参照して、ベース絶縁膜８１の不要な部分が、エッチング法によって除去される。ベース絶縁膜８１は、第１ウエハ主面７６が露出するまで除去される。エッチング法は、ドライエッチング法（たとえばＲＩＥ法）および／またはウエットエッチング法であってもよい。これにより、トレンチ１１内に位置する絶縁埋設物１２が形成される。
【0070】
次に、図７Ｅを参照して、デバイス領域６において第１ウエハ主面７６の表層部に、ゲート絶縁膜３１（図２を参照）のベースとなる第１ベース膜８２が形成される。第１ベース膜８２は、半導体ウエハ７５の酸化物からなる。第１ベース膜８２は、酸化処理法によって第１ウエハ主面７６の表層部を膜状に酸化させることによって形成される。第１ベース膜８２は、具体的には、熱酸化処理法によって形成される。
【0071】
酸化処理法（熱酸化処理法）によれば、第１ウエハ主面７６に沿うシリコン酸化膜（シリコン熱酸化膜）が形成される。第１ベース膜８２の厚さは、ゲート絶縁膜３１の厚さＴ１（図４を参照）と同じ、すなわち、７ｎｍ以上１３ｎｍ以下であってもよい。第１ベース膜８２は、絶縁埋設物１２と一体を成す。
次に、図７Ｆを参照して、ｐ型のウェル領域２１が、デバイス領域６において第１ウエハ主面７６の表層部に形成される。ウェル領域２１は、ゲート絶縁膜３１を介するイオン注入法によってｐ型不純物を第１ウエハ主面７６の表層部に導入することにより、形成される。
次に、図７Ｆを参照して、ｐ型のウェル領域２１が、デバイス領域６において第１ウエハ主面７６の表層部に形成される。ウェル領域２１は、ゲート絶縁膜３１を介するイオン注入法によってｐ型不純物を第１ウエハ主面７６の表層部に導入することにより、形成される。
【0072】
第１ウエハ主面７６へのｐ型不純物の導入は、任意のタイミングで行われてもよい。たとえば、第１ウエハ主面７６へのｐ型不純物の導入は、ゲート絶縁膜３１が第１ウエハ主面７６に形成される前に行われてもよい。その場合、第１ウエハ主面７６に犠牲酸化膜を形成し、犠牲酸化膜を介して、ｐ型不純物が第１ウエハ主面７６に導入されてもよい。そして、犠牲酸化膜が除去された後に、ゲート絶縁膜３１が形成される。
【0073】
次に、図７Ｇを参照して、ゲート電極３２が、第１ベース膜８２および絶縁埋設物１２を被覆するように第１ウエハ主面７６の上に形成される。ゲート電極３２は、この形態では、導電性ポリシリコンからなる。ゲート電極３２は、ＣＶＤ法によって形成されてもよい。
次に、図７Ｈを参照して、所定パターンを有するレジストマスク８７が、ゲート電極３２の上に形成される。レジストマスク８７は、ゲート電極３２の不要な部分を露出させ、それ以外の領域を被覆している。次に、レジストマスク８７を介するエッチング法によって、ゲート電極３２および第１ベース膜８２の不要な部分が除去される。エッチング法は、ドライエッチング法（たとえばＲＩＥ法）および／またはウエットエッチング法であってもよい。ウエットエッチングは、たとえば、ＨＦ（フッ酸）の供給によって行われてもよい。これにより、ゲート電極３２およびゲート絶縁膜３１を含むプレーナゲート構造３０が形成される。
次に、図７Ｈを参照して、所定パターンを有するレジストマスク８７が、ゲート電極３２の上に形成される。レジストマスク８７は、ゲート電極３２の不要な部分を露出させ、それ以外の領域を被覆している。次に、レジストマスク８７を介するエッチング法によって、ゲート電極３２および第１ベース膜８２の不要な部分が除去される。エッチング法は、ドライエッチング法（たとえばＲＩＥ法）および／またはウエットエッチング法であってもよい。ウエットエッチングは、たとえば、ＨＦ（フッ酸）の供給によって行われてもよい。これにより、ゲート電極３２およびゲート絶縁膜３１を含むプレーナゲート構造３０が形成される。
【0074】
第１ベース膜８２の部分的な除去によって、ゲート絶縁膜３１の側方において、第１ウエハ主面７６が第２ウエハ主面７７側に後退する。第１ウエハ主面７６の後退によって、プレーナゲート構造３０の側方に、第１ウエハ主面７６を第２ウエハ主面７７側に窪ませる第１窪み７８が形成される。このように、第１ベース膜８２の部分的な除去によって、ゲート絶縁膜３１が形成されるとともに第１窪み７８が形成される。第１ウエハ主面７６の後退によって、絶縁埋設物１２の一部がトレンチ１１から突出する。その後、レジストマスク８７は、除去される。
【0075】
次に、図７Ｉを参照して、絶縁膜４１（図２を参照）のベースとなる第２ベース膜８３が、第１窪み７８内における第１ウエハ主面７６の表層部と、ゲート電極３２の表層部とに形成される。第２ベース膜８３は、半導体ウエハ７５およびゲート電極３２の酸化物からなる。第２ベース膜８３は、酸化処理法によって、デバイス領域６における半導体ウエハ７５の表層部と、ゲート電極３２の表層部とを膜状に酸化させることによって形成される。第２ベース膜８３は、具体的には、熱酸化処理法によって形成される。
【0076】
酸化処理法（熱酸化処理法）によれば、第１ウエハ主面７６およびゲート電極３２に沿うシリコン酸化膜（シリコン熱酸化膜）が形成される。第２ベース膜８３の厚さは、絶縁膜４１の厚さＴ２（図４を参照）と同じ、すなわち、５ｎｍ以上１０ｎｍ以下あってもよい。
次に、図７Ｊを参照して、チャネル領域２４の第２部分２６が、ウェル領域２１の表層部に形成される。詳しくは、チャネル領域２４の第２部分２６は、ゲート電極３２をマスクとするイオン注入法によってｐ型不純物をウェル領域２１の表層部に導入することによって、ゲート電極３２の第２方向Ｙの両側においてウェル領域２１の表層部に形成される。つまり、チャネル領域２４の第２部分２６は、ゲート電極３２に対して自己整合的に形成される。この一対の第２部分２６の形成によって、一対の第２部分２６で挟まれたウェル領域２１の部分がチャネル領域２４の第１部分２５として形成される。
次に、図７Ｊを参照して、チャネル領域２４の第２部分２６が、ウェル領域２１の表層部に形成される。詳しくは、チャネル領域２４の第２部分２６は、ゲート電極３２をマスクとするイオン注入法によってｐ型不純物をウェル領域２１の表層部に導入することによって、ゲート電極３２の第２方向Ｙの両側においてウェル領域２１の表層部に形成される。つまり、チャネル領域２４の第２部分２６は、ゲート電極３２に対して自己整合的に形成される。この一対の第２部分２６の形成によって、一対の第２部分２６で挟まれたウェル領域２１の部分がチャネル領域２４の第１部分２５として形成される。
【0077】
次に、図７Ｋを参照して、電荷蓄積膜４２のベースとなる第３ベース膜８４が、第２ベース膜８３および絶縁埋設物１２を被覆するように第１ウエハ主面７６の上に形成される。第３ベース膜８４は、この形態では、窒化シリコンからなる。第３ベース膜８４は、ＣＶＤ法によって形成されてもよい。第３ベース膜８４の厚さは、電荷蓄積膜４２の厚さＴ３（図４を参照）と同じ、すなわち、１０ｎｍ以上５０ｎｍ以下であってもよい。
【0078】
次に、図７Ｌを参照して、絶縁スペーサ４３（図２を参照）のベースとなる第４ベース膜８５が、第３ベース膜８４を被覆するように第１ウエハ主面７６の上に形成される。第４ベース膜８５は、この形態では、酸化シリコンからなる。第４ベース膜８５は、ＣＶＤ法によって形成されてもよい。
次に、図７Ｍを参照して、エッチングによって、プレーナゲート構造３０の側壁を被覆する部分を残存させるように、第２ベース膜８３、第３ベース膜８４および第４ベース膜８５が部分的に除去される。これにより、絶縁膜４１、電荷蓄積膜４２、および絶縁スペーサ４３からなるメモリ構造４０が形成される。つまり、メモリ構造４０が、プレーナゲート構造３０に対して自己整合的に形成される。エッチング法は、ドライエッチング法（たとえばＲＩＥ法）であってもよい。
次に、図７Ｍを参照して、エッチングによって、プレーナゲート構造３０の側壁を被覆する部分を残存させるように、第２ベース膜８３、第３ベース膜８４および第４ベース膜８５が部分的に除去される。これにより、絶縁膜４１、電荷蓄積膜４２、および絶縁スペーサ４３からなるメモリ構造４０が形成される。つまり、メモリ構造４０が、プレーナゲート構造３０に対して自己整合的に形成される。エッチング法は、ドライエッチング法（たとえばＲＩＥ法）であってもよい。
【0079】
第２ベース膜８３の部分的な除去によって、メモリ構造４０の側方において、第１ウエハ主面７６が第２ウエハ主面７７側にさらに後退する。第１ウエハ主面７６が第２ウエハ主面７７側に後退することによって、プレーナゲート構造３０の側方の第１窪み７８が深くなって第２窪み７９が形成される。絶縁膜４１は、第２窪み７９内で第１ウエハ主面７６上に配置されている。第２窪み７９は、窪み３３（図４を参照）に対応する。第１ウエハ主面７６の後退によって、トレンチ１１からの絶縁埋設物１２の突出量が増大する。
【0080】
次に、図７Ｎを参照して、ｎ型のドレイン領域２３およびｎ型のソース領域２２が、ウェル領域２１の表層部に形成される。詳しくは、ソース領域２２は、メモリ構造４０をマスクとするイオン注入法によってｎ型不純物をウェル領域２１の表層部に導入することによって、メモリ構造４０の一方側においてウェル領域２１の表層部に形成される。ドレイン領域２３は、メモリ構造４０をマスクとするイオン注入法によってｎ型不純物をウェル領域２１の表層部に導入することによって、メモリ構造４０の他方側においてウェル領域２１の表層部に形成される。つまり、ドレイン領域２３およびソース領域２２は、それぞれ、メモリ構造４０に対して自己整合的に形成される。
【0081】
次に、図７Ｏを参照して、被覆絶縁膜５１が、デバイス領域６および絶縁埋設物１２上に形成される。被覆絶縁膜５１は、この形態では、酸化シリコンからなる。被覆絶縁膜５１は、ＣＶＤ法によって形成されてもよい。
次に、図７Ｐを参照して、所定パターンを有するレジストマスク８９が、被覆絶縁膜５１の上に形成される。レジストマスク８９は、被覆絶縁膜５１の不要な部分を露出させ、それ以外の領域を被覆している。次に、レジストマスク８９を介するエッチング法によって、被覆絶縁膜５１の不要な部分が除去される。
次に、図７Ｐを参照して、所定パターンを有するレジストマスク８９が、被覆絶縁膜５１の上に形成される。レジストマスク８９は、被覆絶縁膜５１の不要な部分を露出させ、それ以外の領域を被覆している。次に、レジストマスク８９を介するエッチング法によって、被覆絶縁膜５１の不要な部分が除去される。
【0082】
具体的には、図７Ｑに示すように、被覆絶縁膜５１において、プレーナゲート構造３０およびメモリ構造４０を被覆する部分と、メモリ構造４０の側方においてデバイス領域６を被覆する部分とが残存する。被覆絶縁膜５１において、デバイス領域６の外側においてゲート電極３２を被覆する部分は除去されて、貫通孔５２Ａが形成される。エッチング法は、ドライエッチング法（たとえばＲＩＥ法）および／またはウエットエッチング法であってもよい。その後、レジストマスク８９は、除去される。
【0083】
次に、図７Ｒを参照して、ゲートシリサイド膜６０、ソースシリサイド膜６１およびドレインシリサイド膜６２が形成される。この工程では、まず、デバイス領域６において第１ウエハ主面７６およびゲート電極３２を被覆する金属膜８８が形成される。金属膜８８は、Ｔｉ、Ｎｉ、Ｃｏ、ＭｏおよびＷのうちの少なくとも１つを含む。金属膜８８は、スパッタ法または蒸着法によって形成されてもよい。
【0084】
次に、ゲート電極３２および第１ウエハ主面７６において金属膜８８と接する部分が、シリサイド化される。シリサイド化は、アニール法（たとえばＲＴＡ（rapid thermal anneal）法）によって行われてもよい。これにより、ＴｉＳｉ、ＴｉＳｉ２、ＮｉＳｉ、ＣｏＳｉ、ＣｏＳｉ２、ＭｏＳｉ２およびＷＳｉ２のうちの少なくとも１つをそれぞれ含むゲートシリサイド膜６０、ドレインシリサイド膜６２およびソースシリサイド膜６１が形成される。金属膜８８は、その後、除去される。
【0085】
次に、図７Ｓを参照して、層間絶縁膜６５が、第１ウエハ主面７６の上に形成される。層間絶縁膜６５は、酸化膜および窒化膜のうちの少なくとも１つを含む。層間絶縁膜６５は、ＣＶＤ法によって形成されてもよい。層間絶縁膜６５は、第１ウエハ主面７６の上においてトレンチ絶縁構造１０およびプレーナゲート構造３０を被覆している。
次に、図７Ｔを参照して、所定パターンを有するレジストマスク９３が、層間絶縁膜６５の上に形成される。レジストマスク９３は、層間絶縁膜６５において複数のコンタクトホール６９を形成すべき領域を露出させ、そられ以外の領域を被覆している。次に、レジストマスク９３を介するエッチング法によって、層間絶縁膜６５の不要な部分が除去される。エッチング法は、ドライエッチング法（たとえばＲＩＥ法）および／またはウエットエッチング法であってもよい。これにより、複数のコンタクトホール６９が、それぞれ、ゲート電極３２、ソース領域２２およびドレイン領域２３に対応する位置に、層間絶縁膜６５に形成される。ゲート電極３２に対応するコンタクトホール６９は、被覆絶縁膜５１を貫通する貫通孔５２Ａと連通している。レジストマスク９３は、その後、除去される。
次に、図７Ｔを参照して、所定パターンを有するレジストマスク９３が、層間絶縁膜６５の上に形成される。レジストマスク９３は、層間絶縁膜６５において複数のコンタクトホール６９を形成すべき領域を露出させ、そられ以外の領域を被覆している。次に、レジストマスク９３を介するエッチング法によって、層間絶縁膜６５の不要な部分が除去される。エッチング法は、ドライエッチング法（たとえばＲＩＥ法）および／またはウエットエッチング法であってもよい。これにより、複数のコンタクトホール６９が、それぞれ、ゲート電極３２、ソース領域２２およびドレイン領域２３に対応する位置に、層間絶縁膜６５に形成される。ゲート電極３２に対応するコンタクトホール６９は、被覆絶縁膜５１を貫通する貫通孔５２Ａと連通している。レジストマスク９３は、その後、除去される。
【0086】
次に、図７Ｕを参照して、ゲートコンタクト電極６６、ドレインコンタクト電極６８およびソースコンタクト電極６７のベースとなるベースコンタクト電極膜９０が、複数のコンタクトホール６９を埋めて層間絶縁膜６５の上に形成される。ベースコンタクト電極膜９０は、スパッタ法または蒸着法により、それぞれ形成されてもよい。
次に、図７Ｖを参照して、ベースコンタクト電極膜９０の不要な部分が、エッチング法によって除去される。ベースコンタクト電極膜９０は、層間絶縁膜６５が露出するまで除去される。エッチング法は、ドライエッチング法（たとえばＲＩＥ法）および／またはウエットエッチング法であってもよい。これにより、ゲートコンタクト電極６６、ドレインコンタクト電極６８およびソースコンタクト電極６７が形成される。
次に、図７Ｖを参照して、ベースコンタクト電極膜９０の不要な部分が、エッチング法によって除去される。ベースコンタクト電極膜９０は、層間絶縁膜６５が露出するまで除去される。エッチング法は、ドライエッチング法（たとえばＲＩＥ法）および／またはウエットエッチング法であってもよい。これにより、ゲートコンタクト電極６６、ドレインコンタクト電極６８およびソースコンタクト電極６７が形成される。
【0087】
次に、図７Ｗを参照して、ゲート配線７０、ドレイン配線７２およびソース配線７１のベースとなるベース配線膜９１が、層間絶縁膜６５の上に形成される。ベース配線膜９１は、スパッタ法または蒸着法により、形成されてもよい。
次に、図７Ｘを参照して、所定パターンを有するレジストマスク９２が、ベース配線膜９１の上に形成される。レジストマスク９２は、層間絶縁膜６５においてゲート配線７０、ドレイン配線７２およびソース配線７１を形成すべき領域を被覆し、そられ以外の領域を露出させている。
次に、図７Ｘを参照して、所定パターンを有するレジストマスク９２が、ベース配線膜９１の上に形成される。レジストマスク９２は、層間絶縁膜６５においてゲート配線７０、ドレイン配線７２およびソース配線７１を形成すべき領域を被覆し、そられ以外の領域を露出させている。
【0088】
次に、レジストマスク９２を介するエッチング法によって、ベース配線膜９１の不要な部分が除去される。エッチング法は、ドライエッチング法（たとえばＲＩＥ法）および／またはウエットエッチング法であってもよい。これにより、ゲート配線７０、ソース配線７１およびドレイン配線７２が、層間絶縁膜６５の上に形成される。レジストマスク９２は、その後、除去される。その後、半導体ウエハ７５が切断され、複数の半導体装置１が切り出される。以上を含む工程を経て、半導体装置１が製造される。
【0089】
この製造方法によれば、メモリ構造４０が、レジストマスクを用いることなく自己整合的に形成される。そのため、レジストマスクを用いてメモリ構造を形成する方法と比較して、メモリ構造４０の形成の効率化を図れる。
なお、図４では、チャネル領域２４の各第２部分２６は、半導体チップ２の第１主面３を基準にソース領域２２およびドレイン領域２３よりも浅く形成されていた。これに対し、図８に示すように、チャネル領域２４の各第２部分２６は、半導体チップ２の第１主面３を基準にソース領域２２およびドレイン領域２３よりも深く形成されていてもよい。
なお、図４では、チャネル領域２４の各第２部分２６は、半導体チップ２の第１主面３を基準にソース領域２２およびドレイン領域２３よりも浅く形成されていた。これに対し、図８に示すように、チャネル領域２４の各第２部分２６は、半導体チップ２の第１主面３を基準にソース領域２２およびドレイン領域２３よりも深く形成されていてもよい。
【0090】
この場合、チャネル領域２４の各第２部分２６は、ソース領域２２およびドレイン領域２３の底部を覆っていてもよい。これにより、ソース領域２２およびドレイン領域２３は、ウェル領域２１から分離されていてもよい。
図９は、本発明の一実施形態に係る半導体装置１００の要部の平面図である。図１０は、図９のＸ－Ｘ線に沿う断面図である。図１１は、図９のＸＩ－ＸＩ線に沿う断面図である。図１２は、図１０の二点鎖線ＸＩＩで囲まれた部分の拡大図である。なお、図９では、絶縁スペーサ４３、被覆絶縁膜５１および層間絶縁膜６５が省略されている。なお、以下では、前述の実施形態に係る半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
図９は、本発明の一実施形態に係る半導体装置１００の要部の平面図である。図１０は、図９のＸ－Ｘ線に沿う断面図である。図１１は、図９のＸＩ－ＸＩ線に沿う断面図である。図１２は、図１０の二点鎖線ＸＩＩで囲まれた部分の拡大図である。なお、図９では、絶縁スペーサ４３、被覆絶縁膜５１および層間絶縁膜６５が省略されている。なお、以下では、前述の実施形態に係る半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
【0091】
半導体装置１００では、チャネル領域２４の第２部分２６が形成されておらず、チャネル領域２４の全体が第１部分２５のｐ型不純物濃度で構成されている。つまり、チャネル領域２４のｐ型不純物濃度は、たとえば、ウェル領域２１と同じであってもよい。
また、半導体装置１００は、電荷蓄積膜４２に代えて、電荷蓄積膜１０１を備えている。電荷蓄積膜１０１は、第１電荷蓄積膜１０２と、第１電荷蓄積膜１０２とは異なる材料で形成された第２電荷蓄積膜１０３とを含む。この実施形態では、第１電荷蓄積膜１０２が絶縁膜４１とは異なる絶縁材料で形成されており、第２電荷蓄積膜１０３が導電材料で形成されている。より具体的には、第１電荷蓄積膜１０２がＳｉＮで形成されており、第２電荷蓄積膜１０３がポリシリコンで形成されていてもよい。第２電荷蓄積膜１０３のポリシリコンは、ノンドープトポリシリコンであることが好ましい。第２電荷蓄積膜１０３は、固定電位に接続されておらず、フローティング状態となっている。
また、半導体装置１００は、電荷蓄積膜４２に代えて、電荷蓄積膜１０１を備えている。電荷蓄積膜１０１は、第１電荷蓄積膜１０２と、第１電荷蓄積膜１０２とは異なる材料で形成された第２電荷蓄積膜１０３とを含む。この実施形態では、第１電荷蓄積膜１０２が絶縁膜４１とは異なる絶縁材料で形成されており、第２電荷蓄積膜１０３が導電材料で形成されている。より具体的には、第１電荷蓄積膜１０２がＳｉＮで形成されており、第２電荷蓄積膜１０３がポリシリコンで形成されていてもよい。第２電荷蓄積膜１０３のポリシリコンは、ノンドープトポリシリコンであることが好ましい。第２電荷蓄積膜１０３は、固定電位に接続されておらず、フローティング状態となっている。
【0092】
第１電荷蓄積膜１０２は、１０ｎｍ以上３０ｎｍ以下の厚さＴ４を有していてもよい。第１電荷蓄積膜１０２の厚さＴ４は、たとえば、２０ｎｍであってもよい。第２電荷蓄積膜１０３は、たとえば、第１電荷蓄積膜１０２の厚さＴ４よりも大きい厚さＴ５を有していてもよい。第２電荷蓄積膜１０３は、２０ｎｍ以上４０ｎｍ以下の厚さＴ５を有していてもよい。第２電荷蓄積膜１０３の厚さＴ５は、たとえば、３０ｎｍであってもよい。
【0093】
第１電荷蓄積膜１０２および第２電荷蓄積膜１０３は、いずれも平面視において、プレーナゲート構造３０を取り囲む四角環状である（図９を参照）。すなわち、第１電荷蓄積膜１０２および第２電荷蓄積膜１０３は、第１方向Ｘに延びており、第１方向Ｘにおける第１電荷蓄積膜１０２および第２電荷蓄積膜１０３の両端部がデバイス領域６よりも外側に位置する（図１１を参照）。この実施形態では、第１方向Ｘにおける第１電荷蓄積膜１０２および第２電荷蓄積膜１０３の両端部は、絶縁埋設物１２上に位置している。
【0094】
第１電荷蓄積膜１０２は、絶縁膜４１の第１絶縁部４６上に形成され、第１絶縁部４６を挟んで第１主面３に対向する第１蓄積部１０４と、第１蓄積部１０４の端部に連結されプレーナゲート構造３０の側壁に沿って延びる第２蓄積部１０５とを含む。第１電荷蓄積膜１０２は、第１蓄積部１０４と第２蓄積部１０５とが直交して連結されることによって、断面視Ｌ字状に形成されていてもよい。
【0095】
また、第１電荷蓄積膜１０２の第１蓄積部１０４は、絶縁膜４１を挟んでチャネル領域２４と対向する第１対向部１０４Ａと、ソース領域２２およびドレイン領域２３に対向する第２対向部１０４Ｂとを含む。第１対向部１０４Ａは、平面視において、第２対向部１０４Ｂよりも広い幅を有している（図９を参照）。
第２電荷蓄積膜１０３は、絶縁膜４１の第２絶縁部４７上に両端部を有し、第２絶縁部４７と第２蓄積部１０５との間を第１主面３の法線方向Ｚに沿って延びる断面視直線状に形成されている。つまり、第２電荷蓄積膜１０３は、絶縁膜４１の第２絶縁部４７と第１電荷蓄積膜１０２の第２蓄積部１０５との間に挟まれている。これにより、第１電荷蓄積膜１０２（第２蓄積部１０５）と第２電荷蓄積膜１０３との間には、第１主面３の法線方向Ｚに延びる境界１０６が形成されている。境界１０６は、第１主面３の法線方向Ｚに延びる直線上であり、第１主面３側の端部は、絶縁膜４１の第１絶縁部４６上に位置している。
第２電荷蓄積膜１０３は、絶縁膜４１の第２絶縁部４７上に両端部を有し、第２絶縁部４７と第２蓄積部１０５との間を第１主面３の法線方向Ｚに沿って延びる断面視直線状に形成されている。つまり、第２電荷蓄積膜１０３は、絶縁膜４１の第２絶縁部４７と第１電荷蓄積膜１０２の第２蓄積部１０５との間に挟まれている。これにより、第１電荷蓄積膜１０２（第２蓄積部１０５）と第２電荷蓄積膜１０３との間には、第１主面３の法線方向Ｚに延びる境界１０６が形成されている。境界１０６は、第１主面３の法線方向Ｚに延びる直線上であり、第１主面３側の端部は、絶縁膜４１の第１絶縁部４６上に位置している。
【0096】
また、別の観点では、第１電荷蓄積膜１０２は、第１主面３に沿う方向において絶縁膜４１に接しており、第１主面３の法線方向Ｚにおいて、第２電荷蓄積膜１０３によって絶縁膜４１から分離されていてもよい。また、メモリ構造４０は、プレーナゲート構造３０の側壁から第１主面３に沿う方向に沿って絶縁膜４１、導電性の第２電荷蓄積膜１０３および絶縁性の第１電荷蓄積膜１０２が順に積層された積層構造を有していてもよい。
【0097】
この構成によれば、チャネル領域２４の第２部分２６が省略されているが、第１電荷蓄積膜１０２と第２電荷蓄積膜１０３との境界１０６が、チャネル領域２４上において半導体チップ２の第１主面３の法線方向Ｚに延びている。これにより、書き込み動作時に、第１電荷蓄積膜１０２および第２電荷蓄積膜１０３の少なくとも一方にホットエレクトロンを注入できることに加え、第１電荷蓄積膜１０２と第２電荷蓄積膜１０３との境界１０６にもホットエレクトロンを注入することができる。その結果、書き込み前後での閾値電圧や電流能力の変化量（たとえば、ドレイン飽和電流（ΔＩｄｓａｔ）を大きくすることができる。
【0098】
また、第２電荷蓄積膜１０３がノンドープトポリシリコンであれば、ダングリングボンドによって第２電荷蓄積膜１０３を正電位に帯電させやすくできるので、第２電荷蓄積膜１０３に対向する部分のチャネル領域２４に電子を効率よく誘起することができる。その結果、低い閾値電圧を実現することができる。
図１３Ａ～図１３Ｇは、図９に示す半導体装置１００の製造方法の一例を説明するための断面図である。図１３Ａ～図１３Ｇは、図１０に対応した領域の断面図である。なお、半導体装置１００の製造工程のうち、前述の半導体装置１の製造工程と同じ工程については、図面を省略し、前述の図７Ａ～図７Ｘを流用する。
図１３Ａ～図１３Ｇは、図９に示す半導体装置１００の製造方法の一例を説明するための断面図である。図１３Ａ～図１３Ｇは、図１０に対応した領域の断面図である。なお、半導体装置１００の製造工程のうち、前述の半導体装置１の製造工程と同じ工程については、図面を省略し、前述の図７Ａ～図７Ｘを流用する。
【0099】
半導体装置１００を製造するには、まず、図７Ａ～図７Ｈで示した工程が実施される。
次に、図１３Ａを参照して、犠牲絶縁膜９４が、第１窪み７８内における第１ウエハ主面７６の表層部と、ゲート電極３２の表層部とに形成される。この工程の詳細は、図７Ｉの工程と同様である。
次に、図１３Ｂを参照して、第２電荷蓄積膜１０３のベースとなる導電性ベース膜１０７が、第２ベース膜８３を被覆するように形成される。導電性ベース膜１０７は、この形態では、ＣＶＤ法によって形成されてもよい。
次に、図１３Ａを参照して、犠牲絶縁膜９４が、第１窪み７８内における第１ウエハ主面７６の表層部と、ゲート電極３２の表層部とに形成される。この工程の詳細は、図７Ｉの工程と同様である。
次に、図１３Ｂを参照して、第２電荷蓄積膜１０３のベースとなる導電性ベース膜１０７が、第２ベース膜８３を被覆するように形成される。導電性ベース膜１０７は、この形態では、ＣＶＤ法によって形成されてもよい。
【0100】
次に、図１３Ｃを参照して、エッチバックによって、第１ウエハ主面７６に沿う方向の導電性ベース膜１０７の部分および犠牲絶縁膜９４が選択的に除去される。これにより、プレーナゲート構造３０の側壁に導電性ベース膜１０７が、第２電荷蓄積膜１０３として残存する。
次に、図１３Ｄを参照して、絶縁膜４１（図１０を参照）のベースとなる第２ベース膜８３が、第１窪み７８内における第１ウエハ主面７６の表層部と、ゲート電極３２の表層部とに形成される。この工程の詳細は、図７Ｉの工程と同様である。
次に、図１３Ｄを参照して、絶縁膜４１（図１０を参照）のベースとなる第２ベース膜８３が、第１窪み７８内における第１ウエハ主面７６の表層部と、ゲート電極３２の表層部とに形成される。この工程の詳細は、図７Ｉの工程と同様である。
【0101】
次に、図１３Ｅを参照して、第１電荷蓄積膜１０２のベースとなる絶縁性ベース膜１０８が、第２ベース膜８３、第２電荷蓄積膜１０３および絶縁埋設物１２を被覆するように第１ウエハ主面７６の上に形成される。絶縁性ベース膜１０８は、この形態では、窒化シリコンからなる。絶縁性ベース膜１０８は、ＣＶＤ法によって形成されてもよい。
次に、図１３Ｆを参照して、絶縁スペーサ４３（図１０を参照）のベースとなる第４ベース膜８５が、絶縁性ベース膜１０８を被覆するように第１ウエハ主面７６の上に形成される。この工程の詳細は、図７Ｌの工程と同様である。
次に、図１３Ｆを参照して、絶縁スペーサ４３（図１０を参照）のベースとなる第４ベース膜８５が、絶縁性ベース膜１０８を被覆するように第１ウエハ主面７６の上に形成される。この工程の詳細は、図７Ｌの工程と同様である。
【0102】
次に、図１３Ｇを参照して、エッチングによって、プレーナゲート構造３０の側壁を被覆する部分を残存させるように、第２ベース膜８３、絶縁性ベース膜１０８および第４ベース膜８５が部分的に除去される。これにより、絶縁膜４１、電荷蓄積膜１０１、および絶縁スペーサ４３からなるメモリ構造４０が形成される。つまり、メモリ構造４０が、プレーナゲート構造３０に対して自己整合的に形成される。エッチング法は、ドライエッチング法（たとえばＲＩＥ法）であってもよい。
【0103】
その後、図７Ｎ～図７Ｘで示した工程が実施されることによって、半導体装置１００が製造される。
以上、本発明の実施形態について説明したが、本発明は他の形態で実施することもできる。
たとえば、前述の各実施形態の開示から把握される上記特徴は、異なる実施形態間でも互いに組み合わせることができる。より具体的には、図１４および図１５に示すように、半導体装置１００のチャネル領域２４が、半導体装置１と同様に、第１部分２５と第２部分２６とを含んでいてもよい。
以上、本発明の実施形態について説明したが、本発明は他の形態で実施することもできる。
たとえば、前述の各実施形態の開示から把握される上記特徴は、異なる実施形態間でも互いに組み合わせることができる。より具体的には、図１４および図１５に示すように、半導体装置１００のチャネル領域２４が、半導体装置１と同様に、第１部分２５と第２部分２６とを含んでいてもよい。
【0104】
これにより、チャネル領域２４の第２部分２６の形成によって得られる効果と、電荷蓄積膜１０１を第１電荷蓄積膜１０２および第２電荷蓄積膜１０３の積層構造にすることによって得られる効果の両方を享受できるため、電荷蓄積膜１０１に注入されるホットエレクトロンを一層増加させることができる。
たとえば、半導体装置１の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
たとえば、半導体装置１の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
【0105】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
なお、この明細書および図面の記載から、特許請求の範囲に記載した発明以外にも、以下のような特徴が抽出され得る。
［Ａ１］
第１主面および前記第１主面の反対側の第２主面を有する半導体チップと、
前記半導体チップの前記第１主面に形成された第１導電型のウェル領域と、
前記ウェル領域において前記半導体チップの前記第１主面に形成された第２導電型のソース領域と、
前記ウェル領域において前記半導体チップの前記第１主面に形成され、前記ソース領域から離れている第２導電型のドレイン領域と、
前記ウェル領域において前記ソース領域と前記ドレイン領域との間に形成された前記第１導電型のチャネル領域と、
前記チャネル領域に対向するように前記半導体チップの前記第１主面上に形成されたプレーナゲート構造と、
前記プレーナゲート構造の側方に隣接して形成されたメモリ構造であって、前記チャネル領域上に形成された絶縁膜、および前記絶縁膜を挟んで前記チャネル領域に対向する電荷蓄積膜を含むメモリ構造とを含み、
前記チャネル領域は、前記プレーナゲート構造に対向する第１不純物濃度を有する第１部分と、前記メモリ構造に対向し、前記第１不純物濃度よりも高い第２不純物濃度を有する第２部分とを含む、半導体装置。
［Ａ２］
前記チャネル領域の前記第２部分は、前記ソース領域および前記ドレイン領域の少なくとも一方に接している、Ａ１に記載の半導体装置。
［Ａ３］
前記ソース領域は、前記半導体チップの前記第１主面に沿う方向に前記ドレイン領域に対向するソース側第１端部を有し、
前記ドレイン領域は、前記半導体チップの前記第１主面に沿う方向に前記ソース領域に対向するドレイン側第１端部を有し、
前記チャネル領域の前記第２部分は、前記ソース側第１端部および前記ドレイン側第１端部の少なくとも一方に一体的に接続され、前記ソース側第１端部および前記ドレイン側第１端部の他方へ向かって延びている、Ａ１または２に記載の半導体装置。
［Ａ４］
前記チャネル領域の前記第２部分は、前記ソース側第１端部および前記ドレイン側第１端部の両方に一体的に接続されており、
前記プレーナゲート構造の下方において前記チャネル領域の前記第１部分を挟んで対向している、Ａ３に記載の半導体装置。
［Ａ５］
前記チャネル領域の前記第２部分は、前記半導体チップの前記第１主面を基準に前記ソース領域および前記ドレイン領域の少なくとも一方よりも浅く形成されており、
前記チャネル領域の前記第２部分の底部と、前記ソース領域および前記ドレイン領域の前記少なくとも一方の底部との間に段差が形成されている、Ａ３または４に記載の半導体装置。
［Ａ６］
前記チャネル領域の前記第２部分は、前記半導体チップの前記第１主面を基準に前記ソース領域および前記ドレイン領域の少なくとも一方よりも深く形成されており、前記ソース領域および前記ドレイン領域の前記少なくとも一方の底部を覆っている、Ａ３または４に記載の半導体装置。
［Ａ７］
前記チャネル領域の前記第２部分は、前記プレーナゲート構造の一部に対向している、Ａ１～６のいずれか一項に記載の半導体装置。
［Ａ８］
前記第２不純物濃度は、前記ソース領域および前記ドレイン領域の少なくとも一方の前記第２導電型の不純物濃度よりも低い、Ａ１～７のいずれか一項に記載の半導体装置。
［Ａ９］
前記第１不純物濃度は、４×１０１６ｃｍ－３以上９×１０１６ｃｍ－３以下であり、
前記第２不純物濃度は、３×１０１７ｃｍ－３以上８×１０１７ｃｍ－３以下である、Ａ１～８のいずれか一項に記載の半導体装置。
［Ａ１０］
前記メモリ構造は、書き込み動作時に、ホットエレクトロンを前記電荷蓄積膜に注入するように構成されている、Ａ１～９のいずれか一項に記載の半導体装置。
［Ａ１１］
前記プレーナゲート構造は、前記半導体チップの前記第１主面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを含む、Ａ１～１０のいずれか一項に記載の半導体装置。
［Ａ１２］
前記絶縁膜は、前記ゲート絶縁膜の厚さよりも小さい厚さを有している、Ａ１１に記載の半導体装置。
［Ａ１３］
前記ゲート絶縁膜の側方には、前記半導体チップの前記第１主面を窪ませる窪みが形成されており、
前記絶縁膜は、前記ゲート絶縁膜に隣接するように前記窪み内において前記半導体チップの前記第１主面上に形成されている、Ａ１１または１２に記載の半導体装置。
［Ａ１４］
前記メモリ構造は、前記ソース領域および前記ドレイン領域の少なくとも一方と前記プレーナゲート構造との間に位置している、Ａ１～１３のいずれか一項に記載の半導体装置。
［Ａ１５］
前記電荷蓄積膜は、前記絶縁膜とは異なる絶縁材料で形成されている、Ａ１～１４のいずれか一項に記載の半導体装置。
［Ａ１６］
前記絶縁膜がＳｉＯ２で形成されており、前記電荷蓄積膜がＳｉＮで形成されている、Ａ１５に記載の半導体装置。
［Ａ１７］
前記電荷蓄積膜は、前記チャネル領域の前記第２部分に対向する第１対向部と、前記ソース領域および前記ドレイン領域の少なくとも一方に対向する第２対向部とを含む、Ａ１～１６のいずれか一項に記載の半導体装置。
［Ａ１８］
前記第１対向部は、平面視において、前記第２対向部よりも広い幅を有している、Ａ１７に記載の半導体装置。
［Ａ１９］
前記電荷蓄積膜は、第１電荷蓄積膜と、前記第１電荷蓄積膜とは異なる材料で形成された第２電荷蓄積膜とを含み、
前記第１電荷蓄積膜および前記第２電荷蓄積膜は、前記チャネル領域の前記第２部分上において前記半導体チップの前記第１主面に対して交差する方向に延びる境界を有するように、前記半導体チップの前記第１主面に沿う方向に隣接している、Ａ１～１８のいずれか一項に記載の半導体装置。
［Ａ２０］
前記絶縁膜は、断面視において、前記半導体チップと前記電荷蓄積膜との間を前記第１主面に沿って延びる直線状の第１絶縁部と、前記第１絶縁部の端部から前記プレーナゲート構造と前記電荷蓄積膜との間を前記第１主面に交差する方向に沿って延びる直線状の第２絶縁部とを含む、Ａ１９に記載の半導体装置。
［Ａ２１］
前記第１電荷蓄積膜は、前記絶縁膜の前記第１絶縁部上に形成され、前記第１絶縁部を挟んで前記半導体チップの前記第１主面に対向する第１蓄積部と、前記第１蓄積部の端部から前記第１主面に交差する方向に沿って延び、前記絶縁膜の前記第２絶縁部を介して前記プレーナゲート構造に対向する第２蓄積部とを含む、Ａ２０に記載の半導体装置。
［Ａ２２］
前記第２電荷蓄積膜は、前記第２絶縁部上に端部を有し、前記第２絶縁部と前記第２蓄積部との間を前記第１主面に交差する方向に沿って延びる断面視直線状に形成されている、Ａ２１に記載の半導体装置。
［Ａ２３］
前記第１電荷蓄積膜の前記第１蓄積部は、前記チャネル領域の前記第２部分に対向する第１対向部と、前記ソース領域および前記ドレイン領域の少なくとも一方に対向する第２対向部とを含む、Ａ２１または２２に記載の半導体装置。
［Ａ２４］
前記第１対向部は、平面視において、前記第２対向部よりも広い幅を有している、Ａ２３に記載の半導体装置。
［Ａ２５］
前記第１電荷蓄積膜が絶縁材料で形成されており、前記第２電荷蓄積膜が導電材料で形成されている、Ａ１９～２４のいずれか一項に記載の半導体装置。
［Ａ２６］
前記第１電荷蓄積膜がＳｉＮで形成されており、前記第２電荷蓄積膜がポリシリコンで形成されている、Ａ２５に記載の半導体装置。
［Ｂ１］
第１主面および前記第１主面の反対側の第２主面を有する半導体チップと、
前記半導体チップの前記第１主面に形成された第１導電型のウェル領域と、
前記ウェル領域において前記半導体チップの前記第１主面に形成された第２導電型のソース領域と、
前記ウェル領域において前記半導体チップの前記第１主面に形成され、前記ソース領域から離れている第２導電型のドレイン領域と、
前記ウェル領域において前記ソース領域と前記ドレイン領域との間に形成された前記第１導電型のチャネル領域と、
前記チャネル領域に対向するように前記半導体チップの前記第１主面上に形成されたプレーナゲート構造と、
前記プレーナゲート構造の側方に隣接して形成されたメモリ構造であって、前記チャネル領域上に形成された絶縁膜、および前記絶縁膜を挟んで前記チャネル領域に対向する電荷蓄積膜を含むメモリ構造とを含み、
前記電荷蓄積膜は、第１電荷蓄積膜と、前記第１電荷蓄積膜とは異なる材料で形成された第２電荷蓄積膜とを含み、
前記第１電荷蓄積膜および前記第２電荷蓄積膜は、前記チャネル領域上において前記半導体チップの前記第１主面に対して交差する方向に延びる境界を有するように、前記半導体チップの前記第１主面に沿う方向に隣接している、半導体装置。
［Ｂ２］
前記絶縁膜は、断面視において、前記半導体チップと前記電荷蓄積膜との間を前記第１主面に沿って延びる直線状の第１絶縁部と、前記第１絶縁部の端部から前記プレーナゲート構造と前記電荷蓄積膜との間を前記第１主面に交差する方向に沿って延びる直線状の第２絶縁部とを含む、Ｂ１に記載の半導体装置。
［Ｂ３］
前記第１電荷蓄積膜は、前記絶縁膜の前記第１絶縁部上に形成され、前記第１絶縁部を挟んで前記半導体チップの前記第１主面に対向する第１蓄積部と、前記第１蓄積部の端部から前記第１主面に交差する方向に沿って延び、前記絶縁膜の前記第２絶縁部を介して前記プレーナゲート構造に対向する第２蓄積部とを含む、Ｂ２に記載の半導体装置。
［Ｂ４］
前記第２電荷蓄積膜は、前記第２絶縁部上に端部を有し、前記第２絶縁部と前記第２蓄積部との間を前記第１主面に交差する方向に沿って延びる断面視直線状に形成されている、Ｂ３に記載の半導体装置。
［Ｂ５］
前記第１電荷蓄積膜の前記第１蓄積部は、前記チャネル領域に対向する第１対向部と、前記ソース領域および前記ドレイン領域の少なくとも一方に対向する第２対向部とを含む、Ｂ３または４に記載の半導体装置。
［Ｂ６］
前記第１対向部は、平面視において、前記第２対向部よりも広い幅を有している、Ｂ５に記載の半導体装置。
［Ｂ７］
前記第１電荷蓄積膜が絶縁材料で形成されており、前記第２電荷蓄積膜が導電材料で形成されている、Ｂ１～６のいずれか一項に記載の半導体装置。
［Ｂ８］
前記第１電荷蓄積膜がＳｉＮで形成されており、前記第２電荷蓄積膜がポリシリコンで形成されている、Ｂ７に記載の半導体装置。
［Ｂ９］
前記絶縁膜は、前記第１電荷蓄積膜とは異なる絶縁材料で形成されている、Ｂ７または８に記載の半導体装置。
［Ｂ１０］
前記絶縁膜は、ＳｉＯ２で形成されている、Ｂ９に記載の半導体装置。
［Ｂ１１］
前記メモリ構造は、書き込み動作時に、ホットエレクトロンを前記電荷蓄積膜に注入するように構成されている、Ｂ１～１０のいずれか一項に記載の半導体装置。
［Ｂ１２］
前記プレーナゲート構造は、前記半導体チップの前記第１主面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを含む、Ｂ１～１１のいずれか一項に記載の半導体装置。
［Ｂ１３］
前記絶縁膜は、前記ゲート絶縁膜の厚さよりも小さい厚さを有している、Ｂ１２に記載の半導体装置。
［Ｂ１４］
前記ゲート絶縁膜の側方には、前記半導体チップの前記第１主面を窪ませる窪みが形成されており、
前記絶縁膜は、前記ゲート絶縁膜に隣接するように前記窪み内において前記半導体チップの前記第１主面上に形成されている、Ｂ１２または１３に記載の半導体装置。
［Ｂ１５］
前記メモリ構造は、前記ソース領域および前記ドレイン領域の少なくとも一方と前記プレーナゲート構造との間に位置している、Ｂ１～１４のいずれか一項に記載の半導体装置。
［Ｂ１６］
前記チャネル領域は、前記プレーナゲート構造に対向する第１不純物濃度を有する第１部分と、前記メモリ構造に対向し、前記第１不純物濃度よりも高い第２不純物濃度を有する第２部分とを含む、Ｂ１～１５のいずれか一項に記載の半導体装置。
［Ｂ１７］
前記チャネル領域の前記第２部分は、前記ソース領域および前記ドレイン領域の少なくとも一方に接している、Ｂ１６に記載の半導体装置。
［Ｂ１８］
前記ソース領域は、前記半導体チップの前記第１主面に沿う方向に前記ドレイン領域に対向するソース側第１端部を有し、
前記ドレイン領域は、前記半導体チップの前記第１主面に沿う方向に前記ソース領域に対向するドレイン側第１端部を有し、
前記チャネル領域の前記第２部分は、前記ソース側第１端部および前記ドレイン側第１端部の少なくとも一方に一体的に接続され、前記ソース側第１端部および前記ドレイン側第１端部の他方へ向かって延びている、Ｂ１６または１７に記載の半導体装置。
［Ｂ１９］
前記チャネル領域の前記第２部分は、前記ソース側第１端部および前記ドレイン側第１端部の両方に一体的に接続されており、
前記プレーナゲート構造の下方において前記チャネル領域の前記第１部分を挟んで対向している、Ｂ１８に記載の半導体装置。
［Ｂ２０］
前記チャネル領域の前記第２部分は、前記半導体チップの前記第１主面を基準に前記ソース領域および前記ドレイン領域の少なくとも一方よりも浅く形成されており、
前記チャネル領域の前記第２部分の底部と、前記ソース領域および前記ドレイン領域の前記少なくとも一方の底部との間に段差が形成されている、Ｂ１８または１９に記載の半導体装置。
［Ｂ２１］
前記チャネル領域の前記第２部分は、前記半導体チップの前記第１主面を基準に前記ソース領域および前記ドレイン領域の少なくとも一方よりも深く形成されており、前記ソース領域および前記ドレイン領域の前記少なくとも一方の底部を覆っている、Ｂ１８または１９に記載の半導体装置。
［Ｂ２２］
前記チャネル領域の前記第２部分は、前記プレーナゲート構造の一部に対向している、Ｂ１６～２１のいずれか一項に記載の半導体装置。
［Ｂ２３］
前記第２不純物濃度は、前記ソース領域および前記ドレイン領域の少なくとも一方の前記第２導電型の不純物濃度よりも低い、Ｂ１６～２２のいずれか一項に記載の半導体装置。
［Ｂ２４］
前記第１不純物濃度は、４×１０１６ｃｍ－３以上９×１０１６ｃｍ－３以下であり、
前記第２不純物濃度は、３×１０１７ｃｍ－３以上８×１０１７ｃｍ－３以下である、Ｂ１６～２３のいずれか一項に記載の半導体装置。
なお、この明細書および図面の記載から、特許請求の範囲に記載した発明以外にも、以下のような特徴が抽出され得る。
［Ａ１］
第１主面および前記第１主面の反対側の第２主面を有する半導体チップと、
前記半導体チップの前記第１主面に形成された第１導電型のウェル領域と、
前記ウェル領域において前記半導体チップの前記第１主面に形成された第２導電型のソース領域と、
前記ウェル領域において前記半導体チップの前記第１主面に形成され、前記ソース領域から離れている第２導電型のドレイン領域と、
前記ウェル領域において前記ソース領域と前記ドレイン領域との間に形成された前記第１導電型のチャネル領域と、
前記チャネル領域に対向するように前記半導体チップの前記第１主面上に形成されたプレーナゲート構造と、
前記プレーナゲート構造の側方に隣接して形成されたメモリ構造であって、前記チャネル領域上に形成された絶縁膜、および前記絶縁膜を挟んで前記チャネル領域に対向する電荷蓄積膜を含むメモリ構造とを含み、
前記チャネル領域は、前記プレーナゲート構造に対向する第１不純物濃度を有する第１部分と、前記メモリ構造に対向し、前記第１不純物濃度よりも高い第２不純物濃度を有する第２部分とを含む、半導体装置。
［Ａ２］
前記チャネル領域の前記第２部分は、前記ソース領域および前記ドレイン領域の少なくとも一方に接している、Ａ１に記載の半導体装置。
［Ａ３］
前記ソース領域は、前記半導体チップの前記第１主面に沿う方向に前記ドレイン領域に対向するソース側第１端部を有し、
前記ドレイン領域は、前記半導体チップの前記第１主面に沿う方向に前記ソース領域に対向するドレイン側第１端部を有し、
前記チャネル領域の前記第２部分は、前記ソース側第１端部および前記ドレイン側第１端部の少なくとも一方に一体的に接続され、前記ソース側第１端部および前記ドレイン側第１端部の他方へ向かって延びている、Ａ１または２に記載の半導体装置。
［Ａ４］
前記チャネル領域の前記第２部分は、前記ソース側第１端部および前記ドレイン側第１端部の両方に一体的に接続されており、
前記プレーナゲート構造の下方において前記チャネル領域の前記第１部分を挟んで対向している、Ａ３に記載の半導体装置。
［Ａ５］
前記チャネル領域の前記第２部分は、前記半導体チップの前記第１主面を基準に前記ソース領域および前記ドレイン領域の少なくとも一方よりも浅く形成されており、
前記チャネル領域の前記第２部分の底部と、前記ソース領域および前記ドレイン領域の前記少なくとも一方の底部との間に段差が形成されている、Ａ３または４に記載の半導体装置。
［Ａ６］
前記チャネル領域の前記第２部分は、前記半導体チップの前記第１主面を基準に前記ソース領域および前記ドレイン領域の少なくとも一方よりも深く形成されており、前記ソース領域および前記ドレイン領域の前記少なくとも一方の底部を覆っている、Ａ３または４に記載の半導体装置。
［Ａ７］
前記チャネル領域の前記第２部分は、前記プレーナゲート構造の一部に対向している、Ａ１～６のいずれか一項に記載の半導体装置。
［Ａ８］
前記第２不純物濃度は、前記ソース領域および前記ドレイン領域の少なくとも一方の前記第２導電型の不純物濃度よりも低い、Ａ１～７のいずれか一項に記載の半導体装置。
［Ａ９］
前記第１不純物濃度は、４×１０１６ｃｍ－３以上９×１０１６ｃｍ－３以下であり、
前記第２不純物濃度は、３×１０１７ｃｍ－３以上８×１０１７ｃｍ－３以下である、Ａ１～８のいずれか一項に記載の半導体装置。
［Ａ１０］
前記メモリ構造は、書き込み動作時に、ホットエレクトロンを前記電荷蓄積膜に注入するように構成されている、Ａ１～９のいずれか一項に記載の半導体装置。
［Ａ１１］
前記プレーナゲート構造は、前記半導体チップの前記第１主面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを含む、Ａ１～１０のいずれか一項に記載の半導体装置。
［Ａ１２］
前記絶縁膜は、前記ゲート絶縁膜の厚さよりも小さい厚さを有している、Ａ１１に記載の半導体装置。
［Ａ１３］
前記ゲート絶縁膜の側方には、前記半導体チップの前記第１主面を窪ませる窪みが形成されており、
前記絶縁膜は、前記ゲート絶縁膜に隣接するように前記窪み内において前記半導体チップの前記第１主面上に形成されている、Ａ１１または１２に記載の半導体装置。
［Ａ１４］
前記メモリ構造は、前記ソース領域および前記ドレイン領域の少なくとも一方と前記プレーナゲート構造との間に位置している、Ａ１～１３のいずれか一項に記載の半導体装置。
［Ａ１５］
前記電荷蓄積膜は、前記絶縁膜とは異なる絶縁材料で形成されている、Ａ１～１４のいずれか一項に記載の半導体装置。
［Ａ１６］
前記絶縁膜がＳｉＯ２で形成されており、前記電荷蓄積膜がＳｉＮで形成されている、Ａ１５に記載の半導体装置。
［Ａ１７］
前記電荷蓄積膜は、前記チャネル領域の前記第２部分に対向する第１対向部と、前記ソース領域および前記ドレイン領域の少なくとも一方に対向する第２対向部とを含む、Ａ１～１６のいずれか一項に記載の半導体装置。
［Ａ１８］
前記第１対向部は、平面視において、前記第２対向部よりも広い幅を有している、Ａ１７に記載の半導体装置。
［Ａ１９］
前記電荷蓄積膜は、第１電荷蓄積膜と、前記第１電荷蓄積膜とは異なる材料で形成された第２電荷蓄積膜とを含み、
前記第１電荷蓄積膜および前記第２電荷蓄積膜は、前記チャネル領域の前記第２部分上において前記半導体チップの前記第１主面に対して交差する方向に延びる境界を有するように、前記半導体チップの前記第１主面に沿う方向に隣接している、Ａ１～１８のいずれか一項に記載の半導体装置。
［Ａ２０］
前記絶縁膜は、断面視において、前記半導体チップと前記電荷蓄積膜との間を前記第１主面に沿って延びる直線状の第１絶縁部と、前記第１絶縁部の端部から前記プレーナゲート構造と前記電荷蓄積膜との間を前記第１主面に交差する方向に沿って延びる直線状の第２絶縁部とを含む、Ａ１９に記載の半導体装置。
［Ａ２１］
前記第１電荷蓄積膜は、前記絶縁膜の前記第１絶縁部上に形成され、前記第１絶縁部を挟んで前記半導体チップの前記第１主面に対向する第１蓄積部と、前記第１蓄積部の端部から前記第１主面に交差する方向に沿って延び、前記絶縁膜の前記第２絶縁部を介して前記プレーナゲート構造に対向する第２蓄積部とを含む、Ａ２０に記載の半導体装置。
［Ａ２２］
前記第２電荷蓄積膜は、前記第２絶縁部上に端部を有し、前記第２絶縁部と前記第２蓄積部との間を前記第１主面に交差する方向に沿って延びる断面視直線状に形成されている、Ａ２１に記載の半導体装置。
［Ａ２３］
前記第１電荷蓄積膜の前記第１蓄積部は、前記チャネル領域の前記第２部分に対向する第１対向部と、前記ソース領域および前記ドレイン領域の少なくとも一方に対向する第２対向部とを含む、Ａ２１または２２に記載の半導体装置。
［Ａ２４］
前記第１対向部は、平面視において、前記第２対向部よりも広い幅を有している、Ａ２３に記載の半導体装置。
［Ａ２５］
前記第１電荷蓄積膜が絶縁材料で形成されており、前記第２電荷蓄積膜が導電材料で形成されている、Ａ１９～２４のいずれか一項に記載の半導体装置。
［Ａ２６］
前記第１電荷蓄積膜がＳｉＮで形成されており、前記第２電荷蓄積膜がポリシリコンで形成されている、Ａ２５に記載の半導体装置。
［Ｂ１］
第１主面および前記第１主面の反対側の第２主面を有する半導体チップと、
前記半導体チップの前記第１主面に形成された第１導電型のウェル領域と、
前記ウェル領域において前記半導体チップの前記第１主面に形成された第２導電型のソース領域と、
前記ウェル領域において前記半導体チップの前記第１主面に形成され、前記ソース領域から離れている第２導電型のドレイン領域と、
前記ウェル領域において前記ソース領域と前記ドレイン領域との間に形成された前記第１導電型のチャネル領域と、
前記チャネル領域に対向するように前記半導体チップの前記第１主面上に形成されたプレーナゲート構造と、
前記プレーナゲート構造の側方に隣接して形成されたメモリ構造であって、前記チャネル領域上に形成された絶縁膜、および前記絶縁膜を挟んで前記チャネル領域に対向する電荷蓄積膜を含むメモリ構造とを含み、
前記電荷蓄積膜は、第１電荷蓄積膜と、前記第１電荷蓄積膜とは異なる材料で形成された第２電荷蓄積膜とを含み、
前記第１電荷蓄積膜および前記第２電荷蓄積膜は、前記チャネル領域上において前記半導体チップの前記第１主面に対して交差する方向に延びる境界を有するように、前記半導体チップの前記第１主面に沿う方向に隣接している、半導体装置。
［Ｂ２］
前記絶縁膜は、断面視において、前記半導体チップと前記電荷蓄積膜との間を前記第１主面に沿って延びる直線状の第１絶縁部と、前記第１絶縁部の端部から前記プレーナゲート構造と前記電荷蓄積膜との間を前記第１主面に交差する方向に沿って延びる直線状の第２絶縁部とを含む、Ｂ１に記載の半導体装置。
［Ｂ３］
前記第１電荷蓄積膜は、前記絶縁膜の前記第１絶縁部上に形成され、前記第１絶縁部を挟んで前記半導体チップの前記第１主面に対向する第１蓄積部と、前記第１蓄積部の端部から前記第１主面に交差する方向に沿って延び、前記絶縁膜の前記第２絶縁部を介して前記プレーナゲート構造に対向する第２蓄積部とを含む、Ｂ２に記載の半導体装置。
［Ｂ４］
前記第２電荷蓄積膜は、前記第２絶縁部上に端部を有し、前記第２絶縁部と前記第２蓄積部との間を前記第１主面に交差する方向に沿って延びる断面視直線状に形成されている、Ｂ３に記載の半導体装置。
［Ｂ５］
前記第１電荷蓄積膜の前記第１蓄積部は、前記チャネル領域に対向する第１対向部と、前記ソース領域および前記ドレイン領域の少なくとも一方に対向する第２対向部とを含む、Ｂ３または４に記載の半導体装置。
［Ｂ６］
前記第１対向部は、平面視において、前記第２対向部よりも広い幅を有している、Ｂ５に記載の半導体装置。
［Ｂ７］
前記第１電荷蓄積膜が絶縁材料で形成されており、前記第２電荷蓄積膜が導電材料で形成されている、Ｂ１～６のいずれか一項に記載の半導体装置。
［Ｂ８］
前記第１電荷蓄積膜がＳｉＮで形成されており、前記第２電荷蓄積膜がポリシリコンで形成されている、Ｂ７に記載の半導体装置。
［Ｂ９］
前記絶縁膜は、前記第１電荷蓄積膜とは異なる絶縁材料で形成されている、Ｂ７または８に記載の半導体装置。
［Ｂ１０］
前記絶縁膜は、ＳｉＯ２で形成されている、Ｂ９に記載の半導体装置。
［Ｂ１１］
前記メモリ構造は、書き込み動作時に、ホットエレクトロンを前記電荷蓄積膜に注入するように構成されている、Ｂ１～１０のいずれか一項に記載の半導体装置。
［Ｂ１２］
前記プレーナゲート構造は、前記半導体チップの前記第１主面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを含む、Ｂ１～１１のいずれか一項に記載の半導体装置。
［Ｂ１３］
前記絶縁膜は、前記ゲート絶縁膜の厚さよりも小さい厚さを有している、Ｂ１２に記載の半導体装置。
［Ｂ１４］
前記ゲート絶縁膜の側方には、前記半導体チップの前記第１主面を窪ませる窪みが形成されており、
前記絶縁膜は、前記ゲート絶縁膜に隣接するように前記窪み内において前記半導体チップの前記第１主面上に形成されている、Ｂ１２または１３に記載の半導体装置。
［Ｂ１５］
前記メモリ構造は、前記ソース領域および前記ドレイン領域の少なくとも一方と前記プレーナゲート構造との間に位置している、Ｂ１～１４のいずれか一項に記載の半導体装置。
［Ｂ１６］
前記チャネル領域は、前記プレーナゲート構造に対向する第１不純物濃度を有する第１部分と、前記メモリ構造に対向し、前記第１不純物濃度よりも高い第２不純物濃度を有する第２部分とを含む、Ｂ１～１５のいずれか一項に記載の半導体装置。
［Ｂ１７］
前記チャネル領域の前記第２部分は、前記ソース領域および前記ドレイン領域の少なくとも一方に接している、Ｂ１６に記載の半導体装置。
［Ｂ１８］
前記ソース領域は、前記半導体チップの前記第１主面に沿う方向に前記ドレイン領域に対向するソース側第１端部を有し、
前記ドレイン領域は、前記半導体チップの前記第１主面に沿う方向に前記ソース領域に対向するドレイン側第１端部を有し、
前記チャネル領域の前記第２部分は、前記ソース側第１端部および前記ドレイン側第１端部の少なくとも一方に一体的に接続され、前記ソース側第１端部および前記ドレイン側第１端部の他方へ向かって延びている、Ｂ１６または１７に記載の半導体装置。
［Ｂ１９］
前記チャネル領域の前記第２部分は、前記ソース側第１端部および前記ドレイン側第１端部の両方に一体的に接続されており、
前記プレーナゲート構造の下方において前記チャネル領域の前記第１部分を挟んで対向している、Ｂ１８に記載の半導体装置。
［Ｂ２０］
前記チャネル領域の前記第２部分は、前記半導体チップの前記第１主面を基準に前記ソース領域および前記ドレイン領域の少なくとも一方よりも浅く形成されており、
前記チャネル領域の前記第２部分の底部と、前記ソース領域および前記ドレイン領域の前記少なくとも一方の底部との間に段差が形成されている、Ｂ１８または１９に記載の半導体装置。
［Ｂ２１］
前記チャネル領域の前記第２部分は、前記半導体チップの前記第１主面を基準に前記ソース領域および前記ドレイン領域の少なくとも一方よりも深く形成されており、前記ソース領域および前記ドレイン領域の前記少なくとも一方の底部を覆っている、Ｂ１８または１９に記載の半導体装置。
［Ｂ２２］
前記チャネル領域の前記第２部分は、前記プレーナゲート構造の一部に対向している、Ｂ１６～２１のいずれか一項に記載の半導体装置。
［Ｂ２３］
前記第２不純物濃度は、前記ソース領域および前記ドレイン領域の少なくとも一方の前記第２導電型の不純物濃度よりも低い、Ｂ１６～２２のいずれか一項に記載の半導体装置。
［Ｂ２４］
前記第１不純物濃度は、４×１０１６ｃｍ－３以上９×１０１６ｃｍ－３以下であり、
前記第２不純物濃度は、３×１０１７ｃｍ－３以上８×１０１７ｃｍ－３以下である、Ｂ１６～２３のいずれか一項に記載の半導体装置。
【符号の説明】
【0106】
１ ：半導体装置
２ ：半導体チップ
３ ：第１主面
４ ：第２主面
６ ：デバイス領域
１０ ：トレンチ絶縁構造
１１ ：トレンチ
１２ ：絶縁埋設物
１３ ：内側壁
１４ ：外側壁
１５ ：底壁
１６ ：開口端
１７ ：埋設部
１８ ：突出部
１９ ：不純物領域
２０ ：バックゲート領域
２１ ：ウェル領域
２２ ：ソース領域
２３ ：ドレイン領域
２４ ：チャネル領域
２５ ：第１部分
２６ ：第２部分
２７ ：端部
２８ ：段差
３０ ：プレーナゲート構造
３１ ：ゲート絶縁膜
３１ａ ：第１面
３１ｂ ：第２面
３２ ：ゲート電極
３３ ：窪み
３５ ：本体部
３６ ：引き出し部
４０ ：メモリ構造
４０Ａ ：第１部分
４０Ｂ ：第２部分
４０Ｃ ：連結部分
４０ａ ：内側面
４０ｂ ：外側面
４１ ：絶縁膜
４１ａ ：第１面
４１ｂ ：第２面
４１ｃ ：第３面
４１ｄ ：第４面
４２ ：電荷蓄積膜
４３ ：絶縁スペーサ
４６ ：第１絶縁部
４７ ：第２絶縁部
４８ ：第１蓄積部
４８Ａ ：第１対向部
４８Ｂ ：第２対向部
４９ ：第２蓄積部
５０ ：凹部
５１ ：被覆絶縁膜
５２ ：第１被覆部
５２Ａ ：貫通孔
５３ ：第２被覆部
５４ ：第３被覆部
５５ ：第４被覆部
６０ ：ゲートシリサイド膜
６１ ：ソースシリサイド膜
６２ ：ドレインシリサイド膜
６５ ：層間絶縁膜
６６ ：ゲートコンタクト電極
６７ ：ソースコンタクト電極
６８ ：ドレインコンタクト電極
６９ ：コンタクトホール
７０ ：ゲート配線
７１ ：ソース配線
７２ ：ドレイン配線
７５ ：半導体ウエハ
７６ ：第１ウエハ主面
７７ ：第２ウエハ主面
７８ ：第１窪み
７９ ：第２窪み
８０ ：レジストマスク
８１ ：ベース絶縁膜
８２ ：第１ベース膜
８３ ：第２ベース膜
８４ ：第３ベース膜
８５ ：第４ベース膜
８７ ：レジストマスク
８８ ：金属膜
８９ ：レジストマスク
９０ ：ベースコンタクト電極膜
９１ ：ベース配線膜
９２ ：レジストマスク
９３ ：レジストマスク
９４ ：犠牲絶縁膜
１００ ：半導体装置
１０１ ：電荷蓄積膜
１０２ ：第１電荷蓄積膜
１０３ ：第２電荷蓄積膜
１０４ ：第１蓄積部
１０４Ａ ：第１対向部
１０４Ｂ ：第２対向部
１０５ ：第２蓄積部
１０６ ：境界
１０７ ：導電性ベース膜
１０８ ：絶縁性ベース膜
２２１ ：ソース側第１端部
２３１ ：ドレイン側第１端部
Ｔ１ ：厚さ
Ｔ２ ：厚さ
Ｔ３ ：厚さ
Ｔ４ ：厚さ
Ｔ５ ：厚さ
２ ：半導体チップ
３ ：第１主面
４ ：第２主面
６ ：デバイス領域
１０ ：トレンチ絶縁構造
１１ ：トレンチ
１２ ：絶縁埋設物
１３ ：内側壁
１４ ：外側壁
１５ ：底壁
１６ ：開口端
１７ ：埋設部
１８ ：突出部
１９ ：不純物領域
２０ ：バックゲート領域
２１ ：ウェル領域
２２ ：ソース領域
２３ ：ドレイン領域
２４ ：チャネル領域
２５ ：第１部分
２６ ：第２部分
２７ ：端部
２８ ：段差
３０ ：プレーナゲート構造
３１ ：ゲート絶縁膜
３１ａ ：第１面
３１ｂ ：第２面
３２ ：ゲート電極
３３ ：窪み
３５ ：本体部
３６ ：引き出し部
４０ ：メモリ構造
４０Ａ ：第１部分
４０Ｂ ：第２部分
４０Ｃ ：連結部分
４０ａ ：内側面
４０ｂ ：外側面
４１ ：絶縁膜
４１ａ ：第１面
４１ｂ ：第２面
４１ｃ ：第３面
４１ｄ ：第４面
４２ ：電荷蓄積膜
４３ ：絶縁スペーサ
４６ ：第１絶縁部
４７ ：第２絶縁部
４８ ：第１蓄積部
４８Ａ ：第１対向部
４８Ｂ ：第２対向部
４９ ：第２蓄積部
５０ ：凹部
５１ ：被覆絶縁膜
５２ ：第１被覆部
５２Ａ ：貫通孔
５３ ：第２被覆部
５４ ：第３被覆部
５５ ：第４被覆部
６０ ：ゲートシリサイド膜
６１ ：ソースシリサイド膜
６２ ：ドレインシリサイド膜
６５ ：層間絶縁膜
６６ ：ゲートコンタクト電極
６７ ：ソースコンタクト電極
６８ ：ドレインコンタクト電極
６９ ：コンタクトホール
７０ ：ゲート配線
７１ ：ソース配線
７２ ：ドレイン配線
７５ ：半導体ウエハ
７６ ：第１ウエハ主面
７７ ：第２ウエハ主面
７８ ：第１窪み
７９ ：第２窪み
８０ ：レジストマスク
８１ ：ベース絶縁膜
８２ ：第１ベース膜
８３ ：第２ベース膜
８４ ：第３ベース膜
８５ ：第４ベース膜
８７ ：レジストマスク
８８ ：金属膜
８９ ：レジストマスク
９０ ：ベースコンタクト電極膜
９１ ：ベース配線膜
９２ ：レジストマスク
９３ ：レジストマスク
９４ ：犠牲絶縁膜
１００ ：半導体装置
１０１ ：電荷蓄積膜
１０２ ：第１電荷蓄積膜
１０３ ：第２電荷蓄積膜
１０４ ：第１蓄積部
１０４Ａ ：第１対向部
１０４Ｂ ：第２対向部
１０５ ：第２蓄積部
１０６ ：境界
１０７ ：導電性ベース膜
１０８ ：絶縁性ベース膜
２２１ ：ソース側第１端部
２３１ ：ドレイン側第１端部
Ｔ１ ：厚さ
Ｔ２ ：厚さ
Ｔ３ ：厚さ
Ｔ４ ：厚さ
Ｔ５ ：厚さ
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図5C】
【図6】
【図7A】
【図7B】
【図7C】
【図7D】
【図7E】
【図7F】
【図7G】
【図7H】
【図7I】
【図7J】
【図7K】
【図7L】
【図7M】
【図7N】
【図7O】
【図7P】
【図7Q】
【図7R】
【図7S】
【図7T】
【図7U】
【図7V】
【図7W】
【図7X】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13A】
【図13B】
【図13C】
【図13D】
【図13E】
【図13F】
【図13G】
【図14】
【図15】