特開 2022-142084 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022142084

(43)【公開日】2022-09-30

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 23/12 20060101AFI20220922BHJP

   H01L 25/065 20060101ALI20220922BHJP

   H01L 23/14 20060101ALI20220922BHJP

   H01L 23/00 20060101ALI20220922BHJP

【ＦＩ】

H01L23/12 F

H01L25/08 E

H01L23/14 S

H01L23/14 R

H01L23/00 C

【審査請求】未請求

【請求項の数】12

【出願形態】ＯＬ

(21)【出願番号】P 2021042091

(22)【出願日】2021-03-16

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】茨木 聡一郎

(57)【要約】

【課題】一つの実施形態は、実装される半導体チップの信頼性を向上できる半導体装置を提供することを目的とする。
【解決手段】一つの実施形態によれば、半導体装置において、第１のインターポーザは、第１の主面を有する。第２のインターポーザは、第１の主面に配される。第２のインターポーザは、第１のインターポーザの反対側に第２の主面を有する。第２のインターポーザは、第１のインターポーザと材質が異なる。第１の半導体チップは、第１の表面を有する。第１の半導体チップは、第１の表面が第２の主面に対面した状態で第２の主面に複数のバンプ電極を介して実装される。第１の半導体チップは、揮発性メモリ回路を有する。第２の半導体チップは、第１の主面又は第２の主面に配された複数の電極パターンに複数のボンディングワイヤを介して実装される。第２のインターポーザは、第１の主面に垂直な方向に第１の半導体チップと重なる。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１の主面を有する第１のインターポーザと、
前記第１の主面に配され、前記第１のインターポーザの反対側に第２の主面を有し、前記第１のインターポーザと材質が異なる第２のインターポーザと、
第１の表面を有し、前記第１の表面が前記第２の主面に対面した状態で前記第２の主面に複数のバンプ電極を介して実装された、揮発性メモリ回路を有する第１の半導体チップと、
前記第１の主面又は前記第２の主面に配された複数の電極パターンに複数のボンディングワイヤを介して実装された第２の半導体チップと、
を備え、
前記第２のインターポーザは、前記第１の主面に垂直な方向に前記第１の半導体チップと重なる
半導体装置。

【請求項2】

前記第１のインターポーザは、放射性物質を含み、
前記第２のインターポーザは、前記第１のインターポーザより放射線の遮蔽能力が高い
請求項１に記載の半導体装置。

【請求項3】

前記第２のインターポーザの線膨張係数と前記第１の半導体チップの線膨張係数との差は、前記第１のインターポーザの線膨張係数と前記第１の半導体チップの線膨張係数との差より小さい
請求項１に記載の半導体装置。

【請求項4】

前記第２のインターポーザの熱伝導率は、前記第１のインターポーザの熱伝導率より高い
請求項１に記載の半導体装置。

【請求項5】

前記第１のインターポーザは、有機インターポーザであり、
前記第２のインターポーザは、半導体インターポーザである
請求項１に記載の半導体装置。

【請求項6】

前記第１のインターポーザは、前記第１の主面に開口部を有し、
前記第２のインターポーザは、前記開口部内に配される
請求項１に記載の半導体装置。

【請求項7】

前記第２のインターポーザは、前記第１の主面に貼合される
請求項１に記載の半導体装置。

【請求項8】

前記第２のインターポーザの面積は、前記第１の半導体チップの面積に対応している
請求項１に記載の半導体装置。

【請求項9】

前記第２のインターポーザの面積は、前記第１のインターポーザの面積に対応している
請求項１に記載の半導体装置。

【請求項10】

前記第２のインターポーザの厚さは、前記第１のインターポーザの厚さより薄い
請求項１に記載の半導体装置。

【請求項11】

前記第２のインターポーザの厚さは、５８μｍ以上である
請求項１０に記載の半導体装置。

【請求項12】

前記第２のインターポーザの厚さは、３２μｍ以上である
請求項１０に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本実施形態は、半導体装置に関する。

【背景技術】

【0002】

インターポーザの主面に複数のバンプ電極を介して半導体チップが実装されて半導体装置が構成されることがある。このとき、実装される半導体チップの信頼性を向上することが望まれる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０２０－０４７７１４号公報

【特許文献2】特開２０２０－１５５５９６号公報

【特許文献3】特許第５８０８５８６号公報

【特許文献4】特許第４２０５６１３号公報

【特許文献5】特許第５７５２７４１号公報

【特許文献6】特許第４８９９４０６号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

一つの実施形態は、実装される半導体チップの信頼性を向上できる半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0005】

一つの実施形態によれば、第１のインターポーザと第２のインターポーザと第１の半導体チップと第２の半導体チップとを有する半導体装置が提供される。第１のインターポーザは、第１の主面を有する。第２のインターポーザは、第１の主面に配される。第２のインターポーザは、第１のインターポーザの反対側に第２の主面を有する。第２のインターポーザは、第１のインターポーザと材質が異なる。第１の半導体チップは、第１の表面を有する。第１の半導体チップは、第１の表面が第２の主面に対面した状態で第２の主面に複数のバンプ電極を介して実装される。第１の半導体チップは、揮発性メモリ回路を有する。第２の半導体チップは、第１の主面又は第２の主面に配された複数の電極パターンに複数のボンディングワイヤを介して実装される。第２のインターポーザは、第１の主面に垂直な方向に第１の半導体チップと重なる。

【図面の簡単な説明】

【0006】

【図1】実施形態にかかる半導体装置の構成を示す断面図。

【図2】実施形態にかかる半導体装置の構成を示す平面図。

【図3】実施形態にかかるインターポーザの構成を示す断面図。

【図4】アルファ粒子のエネルギとシリコン中の飛程との相関関係を示す図。

【図5】実施形態の第１の変形例にかかる半導体装置の構成を示す断面図。

【図6】実施形態の第２の変形例にかかる半導体装置の構成を示す断面図。

【図7】実施形態の第３の変形例にかかる半導体装置の構成を示す断面図。

【図8】実施形態の第３の変形例にかかる半導体装置の構成を示す平面図。

【図9】実施形態の第４の変形例にかかる半導体装置の構成を示す断面図。

【図10】実施形態の第４の変形例にかかる半導体装置の構成を示す平面図。

【図11】実施形態の第５の変形例にかかる半導体装置の構成を示す断面図。

【図12】実施形態の第５の変形例にかかる半導体装置の構成を示す平面図。

【図13】実施形態の第６の変形例にかかる半導体装置の構成を示す断面図。

【図14】実施形態の第６の変形例にかかる半導体装置の構成を示す平面図。

【発明を実施するための形態】

【0007】

以下に添付図面を参照して、実施形態にかかる半導体装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

【0008】

（実施形態）
実施形態に係る半導体装置は、複数種の半導体チップが混載されるハイブリッドタイプの半導体装置である。例えば、スマートフォンを代表とするモバイル機器の高性能・高機能化と軽薄短小化の進展にともない、機器に搭載されるメモリ半導体装置の大容量化とパッケージの軽薄短小化の両立が要求されることがある。そのような要求に応じて、半導体装置では、互いに種類の異なる第１の半導体チップと第２の半導体チップとが混載され得る。第１の半導体チップは、例えばメモリコントローラであり、第２の半導体チップは、例えばフラッシュメモリ等のメモリチップである。第２の半導体チップは、メモリ容量を稼ぐために、第１の半導体チップよりチップサイズが大きく構成される。第１の半導体チップは、第２の半導体チップの配置に応じてその配置可能なエリアが限定され得る。

【0009】

例えば、ハイブリッド・メモリモジュールの一形態である、代表的な組込メモリであるＵＦＳ（Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ）では、外部規格団体により外囲器の縦横寸法が規定されており、パッケージの設計自由度は小さい。大容量製品であれば、実装密度を向上させるために、第２の半導体チップを階段状に積層する構造を採用することが考えられる。チップとパッケージの長辺寸法がほぼ同一なＣＳＰ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）タイプのパッケージの場合、ホスト側との高速信号の受送信を実現するため、階段状に積層された複数の第２の半導体チップの最下段直下に第１の半導体チップを配置することがある。さらに、第１の半導体チップのホストインターフェースのボンディングワイヤの寄生ＬＣＲ成分による負荷を低減して電気長を短縮するために、また、第１の半導体チップの高機能化に伴う多ピン化に対応するために、第１の半導体チップをフリップチップ構造で実装することが考えられる。

【0010】

第１の半導体チップは、メモリコントローラである場合、キャッシュ領域等として揮発性メモリ回路が搭載され得る。揮発性メモリ回路は、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）である。第１の半導体チップはシステム規模の大規模化によりＳＲＡＭが大容量・低電圧化される傾向があり、それらの要素は単位デバイスあたりのソフトエラー率（ＦＩＴ）とトレードオフの関係にある。

【0011】

例えば、第１の半導体チップが第１のインターポーザに実装される構成を考える。第１のインターポーザは、コスト等の観点から、放射線源を含む有機インターポーザが用いられ得る。第１の半導体チップは、フリップチップ構造で第１のインターポーザに実装されると、ボンディングワイヤ構造で第１のインターポーザに実装される場合に比して、第１のインターポーザ内の放射線源との距離が近くなり得る。これにより、第１の半導体チップに搭載されたＳＲＡＭにソフトエラーを引き起こしやすく、ビット・フリップ耐性等のソフトエラー耐性が低下する可能性がある。

【0012】

また、フリップチップ構造を第１の半導体チップに採用する場合、第１の半導体チップの超多ピン化による低背バンプかつ狭ピッチなフリップチップ接続が実現され得る。このため、第１のインターポーザ（例えば、有機インターポーザ）と第１の半導体チップとの線膨張係数のミスマッチにより、電極の接合部分が破断することなどにより、接続信頼性、すなわち機械的な信頼性が低下する可能性がある。

【0013】

また、第１の半導体チップの高性能・高機能化により回路密度が上昇するがチップ面積はシュリンク傾向にあると、第１の半導体チップにおける発熱密度が高まる傾向にある。このため、第１の半導体チップの更なる温度上昇による半導体装置の品質・性能の信頼性、すなわち熱的な信頼性が低下する可能性がある。

【0014】

そこで、本実施形態では、半導体装置において、第１のインターポーザと第１の半導体チップとの間に第２のインターポーザを追加し、第１の半導体チップを第２のインターポーザにフリップチップ実装する。第２のインターポーザは、第１のインターポーザより放射線の遮蔽能力が高く、機械的・熱的な特定が第１の半導体チップにより近い材質で形成され得る。これにより、半導体装置において、ソフトエラー耐性の向上と機械的・熱的な信頼性の向上とが図られる。

【0015】

具体的には、半導体装置１は、図１及び図２に示すように構成され得る。図１は、半導体装置１の構成を示す断面図である。図２は、半導体装置１の構成を示す平面図である。

【0016】

半導体装置１は、インターポーザ（第１のインターポーザ）１０、半導体チップ（第の１の半導体チップ）２０、インターポーザ（第２のインターポーザ）３０、複数の半導体チップ（複数の第２の半導体チップ）４０－１，４０－２、封止樹脂５０、外部電極６０、及びスペーサ７０を有する。以下では、インターポーザ１０の最も面積が大きい面のうちの一つ（表面１０ａ、第１主面）に垂直な方向をＺ方向とし、Ｚ方向に垂直な平面内で互いに直交する２方向をＸ方向及びＹ方向とする。

【0017】

インターポーザ１０は、＋Ｚ側に最も面積が大きい面（表面１０ａ、第１主面）を有し、－Ｚ側に最も面積が大きい別の面（裏面１０ｂ、第２主面）を有する。インターポーザ１０の表面１０ａには、インターポーザ３０が配され、インターポーザ３０を介して半導体チップ２０が実装される。また、インターポーザ１０の表面１０ａ側には、接着層８１及びスペーサ７０を介して複数の半導体チップ４０－１，４０－２が実装される。

【0018】

インターポーザ１０の表面１０ａには、開口部１０ａ１が配されている。開口部１０ａ１内には、インターポーザ３０が配される。例えばインターポーザ３０の裏面３０ｂが開口部１０ａ１の底面に接着剤等で接着されてもよい。インターポーザ３０は、ＸＹ平面視において略矩形状であり、ＹＺ平面視において略矩形状である。

【0019】

開口部１０ａ１は、インターポーザ３０に対応した平面形状を有する。例えば、開口部１０ａ１は、レーザーやドリルを用いてインターポーザ１０の表面１０ａが座繰り加工されることで形成され得る。このため、開口部１０ａ１は、ＸＹ平面視において、図２に例示するように、プロセス的な要因で角に多少丸みや面取りを有し概ね矩形状と認識される形状であってもよい。図２では、複数の半導体チップ４０－１，４０－２及び封止樹脂５０が取り除かれた状態の平面構成が例示されている。開口部１０ａのＸ方向幅は、インターポーザ３０のＸ方向幅に対応し、インターポーザ３０のＸ方向幅にマージンを加えた大きさを有する。開口部１０ａのＹ方向幅は、インターポーザ３０のＹ方向幅に対応し、インターポーザ３０のＹ方向幅にマージンを加えた大きさを有する。Ｚ方向から透視した場合に、開口部１０ａ１は、インターポーザ３０を内側に含む。

【0020】

開口部１０ａ１は、インターポーザ３０に対応した断面形状を有する。開口部１０ａ１は、ＹＺ平面視において、図１に示すように略矩形状である。開口部１０ａのＺ方向深さは、インターポーザ３０のＺ方向厚さに対応する。開口部１０ａのＺ方向深さは、インターポーザ３０のＺ方向厚さにほぼ等しくてもよい。この場合、開口部１０ａ内に配されるインターポーザ３０の表面とインターポーザ１０の表面１０ａとがほぼ面一であってもよい。これにより、インターポーザ３０のＺ方向の実装高さを低く抑えることが容易であるため、半導体装置１全体の実装高さを低く抑えることに寄与することができる。

【0021】

なお、開口部１０ａ１のＺ方向深さは、インターポーザ３０のＺ方向厚さより若干小さくてもよい。この場合でも、開口部１０ａ１のＺ方向深さに応じてインターポーザ３０のＺ方向の実装高さを低く抑えることが容易であるため、半導体装置１全体の実装高さを低く抑えることに寄与することができる。

【0022】

インターポーザ１０の裏面１０ｂには、外部電極６０が実装される。インターポーザ１０の表面１０ａ側に実装された半導体チップ２０、インターポーザ３０、及び複数の半導体チップ４０は、封止樹脂５０で封止されている。インターポーザ１０の裏面１０ｂ側に実装された外部電極６０は、導電物を主成分とする材料で形成され得るとともに、その表面が露出されており、外部から電気的に接続され得る。

【0023】

インターポーザ１０は、例えば、プリント配線板等の有機物を含む有機インターポーザであってもよい。インターポーザ１０は、体積的に大きな割合を占める部分が有機物で形成され得る。インターポーザ１０は、ソルダーレジスト層１１、プリプレグ層１２、コア層１３、導電層１４、及びスルーホール電極１５を有する。ソルダーレジスト層１１は、絶縁物（例えば、絶縁性の有機系物質）を主成分とする材料で形成され得る。ソルダーレジスト層１１の材料は、微量の放射性物質を含み得る。プリプレグ層１２は、絶縁物（例えば、プラスチックなどの有機系物質）を主成分とする材料で形成され得る。プリプレグ層１２の材料は、微量の放射性物質を含み得る。コア層１３は、絶縁物（例えば、プラスチックなどの有機系物質）を主成分とする材料で形成され得る。コア層１３の材料は、微量の放射性物質を含み得る。導電層１４は、導電物（例えば、銅）を主成分とする材料で形成され得る。スルーホール電極１５は、導電物（例えば、銅）を主成分とする材料で形成され得る。

【0024】

半導体チップ２０は、例えばコントローラチップである。半導体チップ２０は、－Ｚ側に最も面積が大きい面（表面２０ａ、第３主面）を有し、＋Ｚ側に最も面積が大きい別の面（裏面２０ｂ、第４主面）を有する。半導体装置１がＳＳＤである場合、半導体チップ２０は、例えばコントローラチップであり、フリップチップ方式でインターポーザ１０に実装され得る。半導体チップ２０の表面２０ａは、インターポーザ３０の表面３０ａに対面している。半導体チップ２０は、複数のバンプ電極２１を介してインターポーザ３０の表面３０ａにフェイスダウン方式（フリップチップ方式）で実装される。すなわち、半導体チップ２０は、表面２０ａがインターポーザ３０の表面３０ａに対面した状態でインターポーザ３０の表面３０ａに複数のバンプ電極２１を介して実装される。

【0025】

半導体チップ２０の表面２０ａには、複数のパッド電極が配されており、複数のパッド電極は、複数のバンプ電極２１を介してインターポーザ３０内の配線に電気的に接続される。インターポーザ３０内の配線は、インターポーザ１０における導電層１４及びスルーホール電極１５に電気的に接続される。これにより、外部電極６０から導電層１４及びスルーホール電極１５、インターポーザ３０内の配線経由で半導体チップ２０に対して所定の信号を送受信させ得る。

【0026】

インターポーザ３０内の配線が電気的に接続され得る導電層１４は、インターポーザ１０の開口部１０ａ１の底面上に、図２に点線で示すような複数の電極パターン１４１－１～１４１－ｎ（ｎは、任意の２以上の整数）を有する。複数の電極パターン１４１－１～１４１－ｎは、ＸＹ方向に２次元的に配列される。図２は、インターポーザ１０の構成を示す平面図である。各電極パターン１４１－１～１４１－ｎは、互いに異なる信号が伝送され得るため、開口部１０ａ１の底面上で互いに電気的に分離され得る。各電極パターン１４１－１～１４１－ｎの配置ピッチは、バンプ電極２１の配置ピッチより大きくてもよい。

【0027】

インターポーザ３０内には、例えば図３に示すように、バンプ電極２１を電極パターン１４１に接続するための配線が設けられる。図３は、インターポーザ３０の構成を示す断面図である。インターポーザ３０は、基板３３、貫通電極３１、及び再配線層３２を有する。基板３３は、ＸＹ方向に沿って平板状に延びている。貫通電極３１は、Ｚ方向に延びて基板３３を＋Ｚ側から－Ｚ側に貫通する。貫通電極３１は、導電物（例えば、銅などの金属）で形成され得る。基板３３の－Ｚ側の面には、再配線層３２が配されている。貫通電極３１は、＋Ｚ側の面がバンプ電極２１に接触し電気的に接続され、＋Ｚ側の面が再配線層３２を介して電極パターン１４１に電気的に接続される。再配線層３２は、配線部分が導電物（例えば、銅などの金属）で形成され、それ以外の部分が絶縁物（例えば、シリコン酸化物）で形成され得る。電極パターン１４１は、導電層１４及びスルーホール電極１５を介して外部電極６０に電気的に接続される。

【0028】

なお、インターポーザ３０におけるバンプ電極２１を導電層１４に接続するための配線は、貫通電極３１及び再配線層３２に代えてワイヤボンディング構造であってもよい。インターポーザ３０における表面３０ａ上にバンプ電極２１が接続される電極を設け、その電極から導電層１４へワイヤがボンディングされてもよい。

【0029】

図１に示す半導体チップ２０の表面２０ａ側には、ＣＰＵと揮発性メモリ回路が搭載される。揮発性メモリ回路は、例えば、ＳＲＡＭ回路である。ＳＲＡＭ回路は、ＣＰＵによる作業領域としてデータを一時記憶する。インターポーザ３０の表面３０ａは、図２に示すような領域ＦＲＧ１を有する。領域ＦＲＧ１は、半導体チップ２０がフリップチップ方式でインターポーザ３０に実装された際、インターポーザ３０の表面３０ａに垂直な方向（Ｚ方向）から透視した場合にＳＲＡＭ回路に重なる。領域ＦＲＧ１は、ＳＲＡＭ回路に面積が略等しい（例えば、ＳＲＡＭ回路と数学的におおむね合同である）。領域ＦＲＧ１は、領域ＦＲＧ２の内側に含まれる。領域ＦＲＧ２は、半導体チップ２０がフリップチップ方式でインターポーザ３０に実装された際、Ｚ方向から透視した場合に半導体チップ２０に重なる。領域ＦＲＧ２は、半導体チップ２０に面積が略等しい（例えば、半導体チップ２０と数学的におおむね合同である）。すなわち、領域ＦＲＧ２は、Ｚ方向から透視した場合に半導体チップ２０に重なる領域であり、Ｚ方向から透視した場合にＳＲＡＭ回路を内側に含む領域である。インターポーザ３０のＸＹ面積は、半導体チップ２０のＸＹ面積に対応しており、半導体チップ２０のＸＹ面積に配置マージンの面積を加えた面積であってもよい。

【0030】

インターポーザ３０は、インターポーザ１０と材質が異なる。インターポーザ３０は、インターポーザ１０より放射線の遮蔽能力が高い材質で形成され得る。インターポーザ３０は、インターポーザ１０より機械的・熱的な特性が半導体チップ２０により近い材質で形成され得る。インターポーザ３０の線膨張係数と半導体チップ２０の線膨張係数との差は、インターポーザ１０の線膨張係数と半導体チップ２０の線膨張係数との差より小さい。インターポーザ３０は、インターポーザ１０より熱伝導率が大きい材質で形成され得る。

【0031】

例えば、インターポーザ３０は、半導体を含む半導体インターポーザであってもよい。インターポーザ３０は、体積的に大きな割合を占める部分が半導体で形成され得る。インターポーザ３０は、インターポーザ１０の表面１０ａの開口部１０ａ１内に配される。例えば、インターポーザ３０は、半導体チップ２０の表面２０ａにおける領域ＦＲＧ２を覆っている（図１参照）。インターポーザ３０は、Ｚ方向から透視した場合にＳＲＡＭ回路に重なる。インターポーザ３０は、Ｚ方向から透視した場合にＳＲＡＭ回路を内側に含む。Ｚ方向から透視した場合に、インターポーザ３０は、領域ＦＲＧ２において、半導体チップ２０に重なる。インターポーザ３０において、基板３３（図３参照）は、半導体（例えば、シリコン）を主成分とする材料で形成され得る。インターポーザ１０が有機インターポーザでありインターポーザ３０が半導体インターポーザである場合、インターポーザ３０はインターポーザ１０より放射線の遮蔽能力が高い。

【0032】

例えば、アルファ粒子のエネルギとシリコン中での飛程（飛距離）との相関関係は、図４に示すようになる。図４は、アルファ粒子のエネルギとシリコン中の飛程との相関関係を示す図である。

【0033】

インターポーザ１０に含まれる放射性物質から飛来する放射線（例えば、α線）のエネルギが９ＭｅＶ以下である場合、アルファ粒子のシリコン中の飛程が約５８μｍである。インターポーザ３０がシリコンを主成分とする材料で形成される場合、インターポーザ３０のＺ方向厚さは５８μｍ以上であってもよい。これにより、インターポーザ１０に含まれる放射性物質から飛来する放射線（例えば、α線）をインターポーザ３０で効果的に遮蔽することができる。また、インターポーザ３０のＺ方向厚さはインターポーザ１０のＺ方向厚さより小さくてもよい。これにより、インターポーザ１０の表面１０ａの開口部１０ａ１にインターポーザ３０をほぼ収容することができ、インターポーザ３０の実装高さを効果的に低減できる。

【0034】

インターポーザ１０に含まれる放射性物質から飛来する放射線（例えば、α線）のエネルギが６ＭｅＶ以下である場合、アルファ粒子のシリコン中の飛程が約３２μｍである。インターポーザ３０がシリコンを主成分とする材料で形成される場合、インターポーザ３０のＺ方向厚さは３２μｍ以上であってもよい。これにより、インターポーザ１０に含まれる放射性物質から飛来する放射線（例えば、α線）をインターポーザ３０で効果的に遮蔽することができる。また、インターポーザ３０のＺ方向厚さはインターポーザ１０のＺ方向厚さより小さくてもよい。これにより、インターポーザ１０の表面１０ａの開口部１０ａ１にインターポーザ３０をほぼ収容することができ、インターポーザ３０の実装高さを効果的に低減できる。

【0035】

なお、インターポーザ３０において、図３に示す基板３３は、電位的にフローティングの状態にされ得る。この結果、インターポーザ３０内の配線による各バンプ電極２１及び外部電極６０間の信号の送受信が確実に行われ得る。

【0036】

また、図１に示すインターポーザ３０の線膨張係数と半導体チップ２０の線膨張係数との差は、インターポーザ１０の線膨張係数と半導体チップ２０の線膨張係数との差より小さい。例えば、インターポーザ１０が有機インターポーザでありインターポーザ３０が半導体インターポーザである場合、インターポーザ３０は、インターポーザ１０より、機械的・熱的な特性が半導体チップ２０に近い。インターポーザ３０の線膨張係数は、インターポーザ１０の線膨張係数より、半導体チップ２０の線膨張係数に近い。これにより、半導体装置１が高温環境下等に置かれた際に、バンプ電極２１を介してインターポーザ３０と半導体チップ２０との間に作用する応力を、半導体チップ２０がインターポーザ１０に実装される場合に比べて、低減できる。これにより、インターポーザ３０及び半導体チップ２０の間における機械的な接続信頼性を向上できる。

【0037】

また、インターポーザ３０の熱伝導率は、インターポーザ１０の熱伝導率より高い。例えば、インターポーザ１０が有機インターポーザでありインターポーザ３０が半導体インターポーザである場合、インターポーザ３０の熱伝導率は、インターポーザ１０の熱伝導率より高い。これにより、半導体チップ２０の高性能・高機能化により回路密度が上昇すしチップ面積がシュリンク傾向にあり発熱密度が高まる場合に、インターポーザ３０は、半導体チップ２０の熱をＸＹ平面方向に逃がして周辺雰囲気中に放熱するヒートスラグとして機能できる。これにより、半導体チップ２０の温度上昇を抑制でき、半導体装置１の品質・信頼性を向上できる。

【0038】

複数の半導体チップ４０は、例えばそれぞれメモリチップであり、半導体チップ（コントローラチップ）２０に対してスペーサ構造で実装される。すなわち、半導体チップ２０に対するＸＹ方向に離間した位置に、インターポーザ１０の表面１０ａからの半導体チップ２０の実装高さより厚いスペーサ７０が配される。複数の半導体チップ４０は、スペーサ７０の＋Ｚ側で積層される。スペーサ７０は、－Ｚ側の面が接着層８１を介してインターポーザ１０の表面１０ａに接着される。半導体チップ４０－１は、－Ｚ側の面が接着層８０－１を介してスペーサ７０の＋Ｚ側の面に接着される。半導体チップ４０－２は、－Ｚ側の面が接着層８０－２を介して半導体チップ４０－１の＋Ｚ側の面に接着される。接着層８１，８０－１，８０－２は、それぞれ、例えば、ＤＡＦ（Ｄｉｅ Ａｔｔａｃｈ Ｆｉｌｍ）であってもよい。

【0039】

複数の半導体チップ４０は、ワイヤボンド方式でインターポーザ１０に実装され得る。このとき、インターポーザ１０における複数のボンティングワイヤ４１が電気的に接続され得る導電層１４は、表面（＋Ｚ側の主面）１０ａ上に、図２に示すような複数の電極パターン１４２－１～１４２－２ｋ（ｋは、任意の２以上の整数）を有する。複数の半導体チップ４０は、複数の電極パターン１４２－１～１４２－２ｋに複数のボンティングワイヤ４１を介して実装される。これにより、複数の半導体チップ４０は、ワイヤボンド方式によりスペーサ構造でインターポーザ１０に実装され得る。

【0040】

以上のように、実施形態では、半導体装置１において、インターポーザ１０と半導体チップ２０との間にインターポーザ３０を追加し、半導体チップ２０をインターポーザ３０にフリップチップ実装する。インターポーザ３０は、インターポーザ１０より放射線の遮蔽能力が高く、機械的・熱的な特定が半導体チップ２０により近い材質で形成され得る。これにより、インターポーザ１０に含まれる放射性物質から飛来する放射線（例えば、α線）をインターポーザ３０で効果的に遮蔽することができるので、半導体装置１において、ソフトエラー耐性を向上できる。また、半導体装置１が高温環境下等に置かれた際に、バンプ電極２１を介してインターポーザ３０と半導体チップ２０との間に作用する応力を低減できるので、インターポーザ３０及び半導体チップ２０の間における機械的な接続信頼性を向上できる。また、インターポーザ３０は、半導体チップ２０の熱をＸＹ平面方向に逃がして周辺雰囲気中に放熱するヒートスラグとして機能できるので、半導体チップ２０の温度上昇を抑制でき、半導体装置１の品質を向上でき、熱的な信頼性を向上できる。

【0041】

なお、実施形態の第１の変形例として、半導体装置１ｊは、図５に示すように、スペーサ７０が省略され、代わりに、インターポーザ１０の表面１０ａからの半導体チップ２０の実装高さより厚い接着層８０ｊ－１が配された構造であってもよい。図５は、半導体装置１ｊの構成を示す断面図である。接着層８０ｊ－１は、半導体チップ４０－１をインターポーザ１０の表面１０ａに接着するとともに、半導体チップ（コントローラチップ）２０を覆ってバンプ電極２１及び半導体チップ２０の実装高さを確保している。これにより、スペーサ７０を用いずにスペーサ構造に相当する構造を実現できるので、実装コストを低減できる。

【0042】

また、実施形態の第２の変形例として、半導体装置１ｋは、図６に示すように、半導体チップ２０及びインターポーザ３０との間における複数のバンプ電極２１の隙間にアンダーフィル樹脂９０が充填されてもよい。図６は、半導体装置１ｋの構成を示す断面図である。アンダーフィル樹脂９０は、フィラーとしてシリカが混入されたエポキシ樹脂を用いることができる。この時、フィラーの平均粒径は０．５～３μｍの範囲内に設定することができる。フィラーの含有量は６０～７５ｗｔ％の範囲内に設定することができる。これにより、封止樹脂５０を半導体チップ２０及びインターポーザ３０との間に充填させなくても複数のバンプ電極２１間を確実に絶縁でき、半導体装置１ｋのパッケージとしての信頼性を向上できる。

【0043】

また、実施形態の第３の変形例として、半導体装置１ｎは、図７及び図８に示すように、インターポーザ３０ｎの面積がインターポーザ１０ｎの面積に対応していてもよい。図７は、半導体装置１ｎの構成を示す断面図である。図８は、半導体装置１ｎの構成を示す平面図である。インターポーザ１０ｎの表面１０ａには、ほぼ全面に渡って、開口部１０ａ１ｎが配されている。開口部１０ａ１ｎは、インターポーザ３０ｎに対応した平面形状・断面形状を有する点は、実施形態と同様である。この場合、インターポーザ３０ｎは、その表面３０ａに、図８に示すような複数の電極パターン３４－１～３４－２ｋ（ｋは、任意の２以上の整数）を有する。複数の半導体チップ４０（図１参照）は、複数の電極パターン３４－１～３４－２ｋに複数のボンティングワイヤ４１を介して実装され得る。複数の電極パターン３４－１～３４－２ｋは、インターポーザ３０ｎ内の配線を介してインターポーザ１０ｎの導電層１４及びスルーホール電極１５を介して外部電極６０に電気的に接続される。

【0044】

インターポーザ３０ｎは、インターポーザ１０ｎより放射線の遮蔽能力が高く、機械的・熱的な特定が半導体チップ２０により近い材質で形成され得る点は、実施形態と同様である。これにより、インターポーザ１０ｎに含まれる放射性物質から飛来する放射線（例えば、α線）をより広い面積に渡った効果的に遮蔽することができる。また、インターポーザ３０ｎは、放熱面積をより広く確保できるので、半導体チップ２０の温度上昇をさらに抑制できる。

【0045】

また、実施形態の第４の変形例として、半導体装置１ｐは、図９及び図１０に示すように、インターポーザ３０がインターポーザ１０ｐの表面１０ａに貼り合わされていてもよい。図９は、半導体装置１ｐの構成を示す断面図である。図１０は、半導体装置１ｐの構成を示す平面図である。インターポーザ３０のＸＹ面積は、半導体チップ２０のＸＹ面積に対応しており、半導体チップ２０のＸＹ面積に配置マージンの面積を加えた面積であってもよい。インターポーザ１０ｎの表面１０ａには開口部１０ａ１（図１、図２参照）が配されない。インターポーザ３０は、接着材（図示せず）を介してインターポーザ１０ｎの表面１０ａに貼り合わされ得る。あるいは、インターポーザ３０は、裏面３０ｂに電極を有する場合、その電極がインターポーザ１０ｎの表面１０ａ上の電極と合金接合されることで、インターポーザ１０ｎの表面１０ａに貼り合わされ得る。これにより、インターポーザ１０ｐの表面１０ａに開口部１０ａ１を形成する加工処理を省略できるので、半導体装置１ｐの実装コストを低減できる。

【0046】

また、実施形態の第５の変形例として、半導体装置１ｓは、図１１及び図１２に示すように、インターポーザ３０ｎの面積がインターポーザ１０ｐの面積に対応しており、インターポーザ３０ｎがインターポーザ１０ｐの表面１０ａに貼り合わされていてもよい。図１１は、半導体装置１ｓの構成を示す断面図である。図１２は、半導体装置１ｓの構成を示す平面図である。インターポーザ３０ｎは、第３の変形例のインターポーザ３０ｎと同様の形状及び寸法を有していてもよい。インターポーザ１０ｐは、第４の変形例のインターポーザ３０ｎと同様の形状及び寸法を有していてもよい。

【0047】

インターポーザ３０ｎは、インターポーザ１０ｐより放射線の遮蔽能力が高く、機械的・熱的な特定が半導体チップ２０により近い材質で形成され得る点は、実施形態と同様である。これにより、インターポーザ１０ｐに含まれる放射性物質から飛来する放射線（例えば、α線）をより広い面積に渡った効果的に遮蔽することができる。また、インターポーザ３０ｎは、放熱面積をより広く確保できるので、半導体チップ２０の温度上昇をさらに抑制できる。また、インターポーザ１０ｐの表面１０ａに開口部１０ａ１（図１、図２参照）を形成する加工処理を省略できるので、半導体装置１ｓの実装コストを低減できる。

【0048】

また、実施形態の第６の変形例として、半導体装置１ｔは、図１３及び図１４に示すように、サイドバイサイド構造で実装されてもよい。図１３は、半導体装置１ｔの構成を示す断面図である。図１４は、半導体装置１ｔの構成を示す平面図である。

【0049】

半導体チップ２０に対するＸＹ方向に離間した位置に、インターポーザ１０ｔの表面１０ａから複数の半導体チップ４０－１，４０－２が＋Ｚ側に積層される。複数の半導体チップ４０－１，４０－２は、ワイヤボンド方式でインターポーザ１０ｔに実装され得る。このとき、インターポーザ１０ｔにおける複数のボンティングワイヤ４１が電気的に接続され得る導電層１４は、表面（＋Ｚ側の主面）１０ａ上に、複数の電極パターン１４２－１～１４２－２ｋ（ｋは、任意の２以上の整数）を有する（図２参照）。これにより、複数の半導体チップ４０－１，４０－２は、ワイヤボンド方式によりサイドバイサイド構造でインターポーザ１０ｔに実装され得る。

【0050】

この場合、半導体装置１ｔにおいて、インターポーザ３０をインターポーザ１０ｔと半導体チップ２０との間に介在させる。インターポーザ３０は、インターポーザ１０ｔの表面１０ａに貼り合わされてもよい。例えば、インターポーザ３０は、Ｚ方向に半導体チップ２０と重なる。インターポーザ３０は、インターポーザ１０ｔより放射線の遮蔽能力が高く、機械的・熱的な特定が半導体チップ２０により近い材質で形成され得る点は、実施形態と同様である。これにより、インターポーザ１０ｔに含まれる放射性物質から飛来する放射線（例えば、α線）をインターポーザ３０で効果的に遮蔽することができる。また、半導体装置１ｔが高温環境下等に置かれた際に、バンプ電極２１を介してインターポーザ３０と半導体チップ２０との間に作用する応力を低減できる。また、インターポーザ３０は、半導体チップ２０の熱をＸＹ平面方向に逃がして周辺雰囲気中に放熱するヒートスラグとして機能できる。

【0051】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0052】

１，１ｊ，１ｋ，１ｎ，１ｐ，１ｓ，１ｔ 半導体装置、１０，１０ｎ，１０ｐ，１０ｔ，３０，３０ｎ インターポーザ、２０，４０，４０－１，４０－２ 半導体チップ。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】