特開 2022-142212 セラミック電子部品、実装基板およびセラミック電子部品の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022142212

(43)【公開日】2022-09-30

(54)【発明の名称】セラミック電子部品、実装基板およびセラミック電子部品の製造方法

(51)【国際特許分類】

   H01G 4/30 20060101AFI20220922BHJP

   H01G 2/06 20060101ALI20220922BHJP

   H01G 4/224 20060101ALI20220922BHJP

【ＦＩ】

H01G4/30 201F

H01G4/30 201G

H01G4/30 201M

H01G4/30 201N

H01G4/30 513

H01G4/30 311E

H01G4/30 517

H01G2/06 500

H01G4/224 100

H01G4/30 516

H01G4/30 515

H01G4/30 512

【審査請求】未請求

【請求項の数】20

【出願形態】ＯＬ

(21)【出願番号】P 2021042305

(22)【出願日】2021-03-16

(71)【出願人】

【識別番号】000204284

【氏名又は名称】太陽誘電株式会社

(74)【代理人】

【識別番号】100109380

【弁理士】

【氏名又は名称】小西 恵

(74)【代理人】

【識別番号】100109036

【弁理士】

【氏名又は名称】永岡 重幸

(72)【発明者】

【氏名】須賀 康友

【テーマコード（参考）】

5E001

5E082

【Ｆターム（参考）】

5E001AB03

5E001AC09

5E001AD02

5E001AE01

5E001AE02

5E001AE03

5E001AF06

5E001AG00

5E001AH07

5E001AJ03

5E001AJ04

5E082AA01

5E082AB03

5E082BC32

5E082EE04

5E082EE23

5E082EE35

5E082FF05

5E082FG04

5E082FG26

5E082FG46

5E082GG10

5E082GG11

5E082GG28

5E082HH43

5E082JJ03

5E082JJ12

5E082JJ23

5E082PP04

(57)【要約】

【課題】セラミック電子部品と樹脂との密着性を向上させる。
【解決手段】一態様に係るセラミック電子部品によれば、誘電体と内部電極が設けられた素体と、前記素体上の複数の面に形成され前記内部電極と接続し金属を含む下地層と、前記素体の実装面側の前記下地層上に形成されためっき層とを備える外部電極と、前記素体の実装面側と反対側の面に形成され、表面粗さがＲａ≧０．２０μｍである酸化物層とを備える。
【選択図】 図１

【特許請求の範囲】

【請求項1】

誘電体と内部電極が設けられた素体と、
前記素体上の複数の面に形成され前記内部電極と接続し金属を含む下地層と、前記素体の下面側の前記下地層上に形成されためっき層とを備える外部電極と、
前記素体の下面側と反対側の上面側に形成され、表面粗さがＲａ≧０．２０μｍである酸化物層とを備えることを特徴とするセラミック電子部品。

【請求項2】

前記下地層は、前記素体の下面側から側面を介して上面側にかけて形成され、
前記酸化物層は、前記素体の上面および前記下地層の上面を覆うように形成されていることを特徴とする請求項１に記載のセラミック電子部品。

【請求項3】

前記酸化物層は、前記素体の上面および前記下地層の上面から側面にかけて連続的に形成され、
前記めっき層は、前記下地層の側面側で前記酸化物層と接するように、前記下地層の下面側から側面側にかけて形成されていることを特徴とする請求項１または２に記載のセラミック電子部品。

【請求項4】

前記酸化物層は、前記下地層の上面側から側面側かけて連続的に形成されるとともに、前記上面および前記側面にそれぞれ接しかつ互いに対向する前面側および後面側にかけて連続的に形成され、
前記めっき層は、前記下地層の側面側、前面側および後面側で前記酸化物層と接するように、前記下地層の下面側から側面側、前面側および後面側にかけて連続的に形成されていることを特徴とする請求項１から３のいずれか１項に記載のセラミック電子部品。

【請求項5】

前記めっき層は、前記酸化物層の上面になく、前記下地層の側面上において前記酸化物層の一部を覆っていることを特徴とする請求項１から４のいずれか１項に記載のセラミック電子部品。

【請求項6】

前記下地層の側面上における前記酸化物層の端部の位置は、前記酸化物層の上面から１０μｍ以上かつ前記外部電極の下面から酸化物層の上面までの厚みの１／２以下の範囲内にあることを特徴とする請求項１から５のいずれか１項に記載のセラミック電子部品。

【請求項7】

前記外部電極の下面から酸化物層の上面までの厚みは、１５０μｍ以下であることを特徴とする請求項１から６のいずれか１項に記載のセラミック電子部品。

【請求項8】

前記酸化物層の厚みは、１μｍ以上５μｍ以下であることを特徴とする請求項１から７のいずれか１項に記載のセラミック電子部品。

【請求項9】

前記酸化物層は、前記誘電体と同一の主成分であることを特徴とする請求項１から８のいずれか１項に記載のセラミック電子部品。

【請求項10】

前記酸化物層の材料は、酸化物セラミックであることを特徴とする請求項１から９のいずれか１項に記載のセラミック電子部品。

【請求項11】

前記酸化物層は、チタン酸バリウム、チタン酸ストロンチウム、チタン酸カルシウム、チタン酸マグネシウム、チタン酸バリウムストロンチウム、チタン酸バリウムカルシウム、ジルコン酸カルシウム、ジルコン酸バリウム、チタン酸ジルコン酸カルシウム、酸化チタン、酸化シリコンおよび酸化アルミニウムのうち少なくとも１つから選択されることを特徴とする１から１０のいずれか１項に記載の電子部品。

【請求項12】

前記下地層は、前記金属が混在された共材を備えることを特徴とする１から１１のいずれか１項に記載のセラミック電子部品。

【請求項13】

前記共材は、酸化物セラミックであることを特徴とする請求項１２に記載のセラミック電子部品。

【請求項14】

前記素体は、第１内部電極層と第２内部電極層が、前記誘電体を介して交互に積層された積層体を備え、
前記外部電極は、前記積層体の互いに対向する側面に設けられた第１外部電極および第２外部電極とを備え、
前記第１内部電極層は、前記第１外部電極に接続され、
前記第２内部電極層は、前記第２外部電極に接続されていることを特徴とする請求項１から１３のいずれか１項に記載のセラミック電子部品。

【請求項15】

請求項１から１４のいずれか１項に記載のセラミック電子部品がはんだ層を介して実装された実装基板であって、
前記はんだ層は、前記酸化物層の上面よりも低い位置に保たれた状態で前記外部電極の側面へ濡れ上がっていることを特徴とする実装基板。

【請求項16】

前記実装基板上で前記セラミック電子部品を封止する樹脂を備え、前記樹脂と前記酸化物層との間に水分が侵入可能な隙間がないことを特徴とする請求項１５に記載の実装基板。

【請求項17】

前記実装基板上に形成されたはんだボールを備え、
前記セラミック電子部品は、前記はんだボールの形成面側に実装されることを特徴とする請求項１６に記載の実装基板。

【請求項18】

前記はんだ層を介して実装されたセラミック電子部品は、前記はんだボールを介して互いに接続された第１実装基板と第２実装基板との間の隙間に収容されることを特徴とする請求項１７に記載の実装基板。

【請求項19】

誘電体と内部電極が設けられた素体を形成する工程と、
外部電極の下地材料を前記素体の実装面側から側面にかけて塗布する工程と、
前記素体の実装面側と反対側の面を覆うように前記素体上および前記下地材料上に酸化物材料を塗布する工程と、
前記下地材料および酸化物材料を焼成し、前記素体の実装面側から側面にかけて前記外部電極の下地層を形成するとともに、前記素体上および前記下地層上に表面粗さがＲａ≧０．２０μｍである酸化物層を形成する工程と、
前記外部電極の実装面側および側面側の前記下地層上にめっき層を形成する工程とを備えることを特徴とするセラミック電子部品の製造方法。

【請求項20】

前記酸化物層は、前記外部電極の下地層の上面側から側面側にかけて形成され、
前記素体の実装面側から前記外部電極の側面へはんだが濡れ上がったときに、前記酸化物層の上面よりも低い位置に保たれるように、前記酸化物層の厚みおよび前記側面側の位置が設定されることを特徴とする請求項１９に記載のセラミック電子部品の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、セラミック電子部品、実装基板およびセラミック電子部品の製造方法に関する。

【背景技術】

【0002】

実装基板上に実装されるセラミック電子部品の信頼性を向上させるため、セラミック電子部品を樹脂封止することがある。このとき、セラミック電子部品と樹脂との密着性が確保できないと、セラミック電子部品と樹脂との間に隙間が発生し、水分が侵入しやすくなる。このため、樹脂封止されたセラミック電子部品の信頼性が低下し、セラミック電子部品の特性が低下したり、セラミック電子部品が故障したりすることがある。

【0003】

特許文献１には、積層セラミック電子部品の素子本体の上面の一部に上側端子電極が端側電極部に連続して形成され、素子本体の下面には、端子電極が形成されていない構成が開示されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０２０－２１９３０号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、特許文献１に開示された構成では、素子本体の下面に端子電極が形成されないようにするため、素子本体と剥離可能なダミーブロックが素子本体の下面に押し当てられた状態で端子電極が形成される。このとき、ダミーブロックが素子本体の下面に押し当てられることで、素子本体の下面が平坦化され、素子本体の下面と樹脂との密着性の確保が困難になることがあった。
そこで、本発明は、樹脂との密着性を向上させることが可能なセラミック電子部品、実装基板およびセラミック電子部品の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0006】

上記課題を解決するために、本発明の一態様に係るセラミック電子部品によれば、誘電体と内部電極が設けられた素体と、前記素体上の複数の面に形成され前記内部電極と接続し金属を含む下地層と、前記素体の下面側の前記下地層上に形成されためっき層とを備える外部電極と、前記素体の下面側と反対側の上面側に形成され、表面粗さがＲａ≧０．２０μｍである酸化物層とを備える。

【0007】

また、本発明の一態様に係るセラミック電子部品によれば、前記下地層は、前記素体の下面側から側面を介して上面側にかけて形成され、前記酸化物層は、前記素体の上面および前記下地層の上面を覆うように形成されている。

【0008】

また、本発明の一態様に係るセラミック電子部品によれば、前記酸化物層は、前記素体の上面および前記下地層の上面から側面にかけて連続的に形成され、前記めっき層は、前記下地層の側面側で前記酸化物層と接するように、前記下地層の下面側から側面側にかけて形成されている。

【0009】

また、本発明の一態様に係るセラミック電子部品によれば、前記酸化物層は、前記下地層の上面側から側面側かけて連続的に形成されるとともに、前記上面および前記側面にそれぞれ接しかつ互いに対向する前面側および後面側にかけて連続的に形成され、前記めっき層は、前記下地層の側面側、前面側および後面側で前記酸化物層と接するように、前記下地層の下面側から側面側、前面側および後面側にかけて連続的に形成されている。

【0010】

また、本発明の一態様に係るセラミック電子部品によれば、前記めっき層は、前記酸化物層の上面になく、前記下地層の側面上において前記酸化物層の一部を覆っている。

【0011】

また、本発明の一態様に係るセラミック電子部品によれば、前記下地層の側面上における前記酸化物層の端部の位置は、前記酸化物層の上面から１０μｍ以上かつ前記外部電極の下面から酸化物層の上面までの厚みの１／２以下の範囲内にある。

【0012】

また、本発明の一態様に係るセラミック電子部品によれば、前記外部電極の下面から酸化物層の上面までの厚みは、１５０μｍ以下である。

【0013】

また、本発明の一態様に係るセラミック電子部品によれば、前記酸化物層の厚みは、１μｍ以上５μｍ以下である。

【0014】

また、本発明の一態様に係るセラミック電子部品によれば、前記酸化物層は、前記誘電体と同一の主成分である。

【0015】

また、本発明の一態様に係るセラミック電子部品によれば、前記酸化物層の材料は、酸化物セラミックである。

【0016】

また、本発明の一態様に係るセラミック電子部品によれば、前記酸化物層は、チタン酸バリウム、チタン酸ストロンチウム、チタン酸カルシウム、チタン酸マグネシウム、チタン酸バリウムストロンチウム、チタン酸バリウムカルシウム、ジルコン酸カルシウム、ジルコン酸バリウム、チタン酸ジルコン酸カルシウムおよび酸化チタンのうち少なくとも１つから選択される。

【0017】

また、本発明の一態様に係るセラミック電子部品によれば、前記下地層は、前記金属が混在された共材を備える。

【0018】

また、本発明の一態様に係るセラミック電子部品によれば、前記共材は、酸化物セラミックである。

【0019】

また、本発明の一態様に係るセラミック電子部品によれば、前記素体は、第１内部電極層と第２内部電極層が、前記誘電体を介して交互に積層された積層体を備え、前記外部電極は、前記積層体の互いに対向する側面に設けられた第１外部電極および第２外部電極とを備え、前記第１内部電極層は、前記第１外部電極に接続され、前記第２内部電極層は、前記第２外部電極に接続されている。

【0020】

また、本発明の一態様に係る実装基板によれば、上述したいずれか１つの態様のセラミック電子部品がはんだ層を介して実装された実装基板であって、前記はんだ層は、前記酸化物層の上面よりも低い位置に保たれた状態で前記外部電極の側面へ濡れ上がっている。

【0021】

また、本発明の一態様に係る実装基板によれば、前記実装基板上で前記セラミック電子部品を封止する樹脂を備え、前記樹脂と前記酸化物層との間に水分が侵入可能な隙間がない。

【0022】

また、本発明の一態様に係る実装基板によれば、前記実装基板上に形成されたはんだボールを備え、前記セラミック電子部品は、前記はんだボールの形成面側に実装される。

【0023】

また、本発明の一態様に係る実装基板によれば、前記はんだ層を介して実装されたセラミック電子部品は、前記はんだボールを介して互いに接続された第１実装基板と第２実装基板との間の隙間に収容される。

【0024】

また、本発明の一態様に係るセラミック電子部品の製造方法によれば、誘電体と内部電極が設けられた素体を形成する工程と、外部電極の下地材料を前記素体の実装面側から側面にかけて塗布する工程と、前記素体の実装面側と反対側の面を覆うように前記素体上および前記下地材料上に酸化物材料を塗布する工程と、前記下地材料および酸化物材料を焼成し、前記素体の実装面側から側面にかけて前記外部電極の下地層を形成するとともに、前記素体上および前記下地層上に表面粗さがＲａ≧０．２０μｍである酸化物層を形成する工程と、前記外部電極の実装面側および側面側の前記下地層上にめっき層を形成する工程とを備える。

【0025】

また、本発明の一態様に係るセラミック電子部品の製造方法によれば、前記酸化物層は、前記外部電極の下地層の上面側から側面側にかけて形成され、前記素体の実装面側から前記外部電極の側面へはんだが濡れ上がったときに、前記酸化物層の上面よりも低い位置に保たれるように、前記酸化物層の厚みおよび前記側面側の位置が設定される。

【発明の効果】

【0026】

本発明によれば、セラミック電子部品と樹脂との密着性を向上させることができる。

【図面の簡単な説明】

【0027】

【図1】第１実施形態に係る積層セラミックコンデンサの構成例を示す斜視図である。

【図2A】図１の積層セラミックコンデンサを長さ方向に切断した断面図である。

【図2B】図１の積層セラミックコンデンサを外部電極の位置で幅方向に切断した断面図である。

【図2C】図１の積層セラミックコンデンサを素体の位置で幅方向に切断した断面図である。

【図3】第１実施形態に係る積層セラミックコンデンサの製造方法を示すフローチャートである。

【図4A】第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。

【図4B】第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。

【図4C】第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。

【図4D】第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。

【図4E】第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。

【図4F】第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。

【図4G】第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。

【図4H】第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。

【図4I】第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。

【図4J】第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。

【図5】第２実施形態に係る積層セラミックコンデンサが実装された実装基板の構成例を示す断面図である。

【図6A】図５の積層セラミックコンデンサのチップ厚と実装後高さの関係を示す断面図である。

【図6B】比較例に係る積層セラミックコンデンサの実装後高さをチップ厚と実装後高さの関係を示す断面図である。

【図7A】第３実施形態に係る積層セラミックコンデンサを長さ方向に切断した断面図である。

【図7B】第３実施形態に係る積層セラミックコンデンサを外部電極の位置で幅方向に切断した断面図である。

【図7C】第３実施形態に係る積層セラミックコンデンサを素体の位置で幅方向に切断した断面図である。

【図8】第４実施形態に係るセラミック電子部品の構成例を示す斜視図である。

【図9】図６Ａの積層セラミックコンデンサの実装後高さを図６Ｂの積層セラミックコンデンサの実装後高さと比較して示す図である。

【図10】図６Ａの積層セラミックコンデンサの酸化物の厚み、回り込み量および実装後高さの関係を示す図である。

【図11】図６Ａの積層セラミックコンデンサの樹脂封止後の耐湿性を図６Ｂの積層セラミックコンデンサの樹脂封止後の耐湿性と比較して示す図である。

【発明を実施するための形態】

【0028】

以下、添付の図面を参照しながら、本発明の実施形態を詳細に説明する。なお、以下の実施形態は本発明を限定するものではなく、実施形態で説明されている特徴の組み合わせの全てが本発明の構成に必須のものとは限らない。実施形態の構成は、本発明が適用される装置の仕様や各種条件（使用条件、使用環境等）によって適宜修正または変更され得る。本発明の技術的範囲は、特許請求の範囲によって確定され、以下の個別の実施形態によって限定されない。また、以下の説明に用いる図面は、各構成を分かり易くするため、実際の構造と縮尺および形状などを異ならせることがある。

【0029】

（第１実施形態）
図１は、第１実施形態に係る積層セラミックコンデンサの構成例を示す斜視図、図２Ａは、図１の積層セラミックコンデンサを長さ方向に切断した断面図、図２Ｂは、図１の積層セラミックコンデンサを外部電極の位置で幅方向に切断した断面図、図２Ｃは、図１の積層セラミックコンデンサを素体の位置で幅方向に切断した断面図である。なお、図２Ａは、図１のＡ１－Ａ１線に沿って切断した断面図、図２Ｂは、図１のＢ１－Ｂ１線に沿って切断した断面図、図２Ｃは、図１のＣ１－Ｃ１線に沿って切断した断面図である。また、本実施形態では、セラミック電子部品として積層セラミックコンデンサを例にとった。

【0030】

図１および図２Ａから図２Ｃにおいて、積層セラミックコンデンサ１Ａは、素体２、外部電極６Ａ、６Ｂおよび酸化物層８を備える。素体２は、積層体２Ａ、下カバー層５Ａおよび上カバー層５Ｂを備える。積層体２Ａは、内部電極層３Ａ、３Ｂおよび誘電体層４を備える。

【0031】

積層体２Ａの下層には下カバー層５Ａが設けられ、積層体２Ａの上層には上カバー層５Ｂが設けられている。内部電極層３Ａ、３Ｂは、誘電体層４を介して交互に積層されている。なお、図１および図２Ａから図２Ｃでは、内部電極層３Ａ、３Ｂが合計で６層分だけ積層された例を示したが、内部電極層３Ａ、３Ｂの積層数は、特に限定されない。このとき、素体２および積層体２Ａの形状は、略直方体形状とすることができる。素体２は、素体２の稜線に沿って面取りされていてもよい。なお、以下の説明では、素体２の側面が互いに対向する方向を長さ方向ＤＬ、素体２の前後面が互いに対向する方向を幅方向ＤＷ、素体２の上下面が互いに対向する方向を積層方向（高さ方向）ＤＳと言うことがある。

【0032】

外部電極６Ａ、６Ｂは、長さ方向ＤＬに互いに分離された状態で互いに対向するように素体２に形成される。このとき、外部電極６Ａ、６Ｂは、素体２の下面側から側面側を介し、下面側と反対側の上面側に連続的に形成される。また、各外部電極６Ａ、６Ｂは、素体２の下面側から側面側にかけて連続的に形成されるとともに、素体２の下面および側面にそれぞれ接しかつ互いに対向する前面側および後面側にかけて連続的に形成される。なお、素体２の実装面側には、各外部電極６Ａ、６Ｂの下面が位置する。

【0033】

長さ方向ＤＬにおいて、内部電極層３Ａ、３Ｂは、積層体２Ａ内で交互に異なる位置に配置されている。このとき、内部電極層３Ａは、内部電極層３Ｂに対して素体２の一方の側面側に配置し、内部電極層３Ｂは、内部電極層３Ａに対して素体２の他方の側面側に配置することができる。そして、内部電極層３Ａの端部は、素体２の長さ方向ＤＬの一方の側面側で誘電体層４の端部に引き出され、外部電極６Ａに接続される。内部電極層３Ｂの端部は、素体２の長さ方向ＤＬの他方の側面側で誘電体層４の端部に引き出され、外部電極６Ｂに接続される。
一方、素体２の幅方向ＤＷにおいて、内部電極層３Ａ、３Ｂの端部は、誘電体層４にて覆われている。幅方向ＤＷでは、内部電極層３Ａ、３Ｂの端部の位置は揃っていてもよい。

【0034】

なお、内部電極層３Ａ、３Ｂおよび誘電体層４の積層方向ＤＳの厚みはそれぞれ、０．０５μｍ～５μｍの範囲内とすることができ、例えば、０．３μｍである。内部電極層３Ａ、３Ｂの材料は、例えば、Ｃｕ（銅）、Ｎｉ（ニッケル）、Ｔｉ（チタン）、Ａｇ（銀）、Ａｕ（金）、Ｐｔ（白金）、Ｐｄ（パラジウム）、Ｔａ（タンタル）およびＷ（タングステン）などの金属から選択することができ、これらの金属を含む合金であってもよい。

【0035】

誘電体層４の材料は、例えば、ペロブスカイト構造を有するセラミック材料を主成分とすることができる。なお、主成分は、５０ａｔ％以上の割合で含まれていればよい。誘電体層４のセラミック材料は、例えば、チタン酸バリウム、チタン酸ストロンチウム、チタン酸カルシウム、チタン酸マグネシウム、チタン酸バリウムストロンチウム、チタン酸バリウムカルシウム、ジルコン酸カルシウム、ジルコン酸バリウム、チタン酸ジルコン酸カルシウムおよび酸化チタンなどから選択することができる。

【0036】

下カバー層５Ａおよび上カバー層５Ｂの材料は、例えば、セラミック材料を主成分とすることができる。このとき、下カバー層５Ａおよび上カバー層５Ｂのセラミック材料の主成分は、誘電体層４のセラミック材料の主成分と同一であってもよい。

【0037】

各外部電極６Ａ、６Ｂは、素体２上に形成された下地層７と、下地層７上に形成されためっき層９を備える。下地層７は、素体２の下面側から側面を介して上面側にかけて連続的に形成されている。さらに、下地層７は、素体２の下面側から前面側および後面側にかけて連続的に形成されてもよい。めっき層９は、下地層７の下面側から側面側の一部を覆うように連続的に形成されている。さらに、めっき層９は、下地層７の下面側から前面側の一部および後面側の一部を覆うように連続的に形成されてもよい。このとき、下地層７は、その下面側から側面側の下部、前面側の下部および後面側の下部にかけて、めっき層９で覆われる。また、下地層７は、その上面側から側面側の上部、前面側の上部および後面側の上部にかけて、めっき層９から露出される。なお、各外部電極６Ａ、６Ｂの実装面側の厚みは、例えば、１０～４０μｍである。

【0038】

下地層７の導電性材料として用いられる金属は、例えば、Ｃｕ、Ｆｅ（鉄）、Ｚｎ（亜鉛）、Ａｌ（アルミニウム）、Ｎｉ、Ｐｔ、Ｐｄ、Ａｇ、ＡｕおよびＳｎ（錫）から選択される少なくとも１つを含む金属または合金を主成分とすることができる。下地層７は、金属が混在された共材を含んでもよい。共材は、下地層７中に島状に混在することで素体２と下地層７との間の熱膨張率の差を低減し、下地層７にかかる応力を緩和することができる。共材は、例えば、誘電体層４の主成分であるセラミック成分である。下地層７は、ガラス成分を含んでいてもよい。ガラス成分は、下地層７に混在することで下地層７を緻密化することができる。このガラス成分は、例えば、Ｂａ（バリウム）、Ｓｒ（ストロンチウム）、Ｃａ（カルシウム）、Ｚｎ、Ａｌ、Ｓｉ（ケイ素）またはＢ（ホウ素）などの酸化物である。

【0039】

下地層７は、素体２に含まれる金属成分を含んでいてもよい。この金属成分は、例えば、Ｍｇ（Ｎｉ、Ｃｒ、Ｓｒ、Ａｌ、Ｎａ、Ｆｅが微量含まれていてもよい）である。このとき、下地層７は、下地層７の導電性材料として用いられる金属と素体２に含まれる金属と酸素との化合物として、例えば、Ｍｇ、ＮｉおよびＯを含む化合物を含むことができる。

【0040】

めっき層９の材料は、例えば、Ｃｕ、Ｎｉ、Ａｌ、Ｚｎ、Ｓｎなどの金属またはこれらの２以上の合金を主成分とする。めっき層９は、単一金属成分のめっき層でもよく、互いに異なる金属成分の複数のめっき層でもよい。めっき層９は、例えば、下地層７上に形成されたＣｕめっき層と、Ｃｕめっき層上に形成されたＮｉめっき層と、Ｎｉめっき層上に形成されたＳｎめっき層の３層構造とすることができる。Ｃｕめっき層は、下地層７へのめっき層９の密着性を向上させることができる。Ｎｉめっき層は、はんだ付け時の各外部電極６Ａ、６Ｂの耐熱性を向上させることができる。Ｓｎめっき層は、めっき層９に対するはんだの濡れ性を向上させることができる。めっき層９は、下地層７上の一部に形成されて内部電極層３Ａ、３Ｂと導通する。また、めっき層９は、はんだを介して実装基板の端子と導通する。

【0041】

素体２の実装面側と反対側（素体２の上面側）の面には、酸化物層８が形成されている。このとき、酸化物層８の表面粗さは、Ｒａ≧０．２０μｍとすることができる。酸化物層８の表面粗さは、素体２の表面粗さおよび下地層７の表面粗さより大きいことが好ましい。あるいは、素体２の表面および下地層７の表面に樹脂が接着したときのそれぞれの接触面積よりも、酸化物層８の表面に当該樹脂が接着したときの接触面積の方が大きくなるように、酸化物層８の表面粗さを設定するようにしてもよい。あるいは、素体２の表面および下地層７の表面に樹脂が接着したときのそれぞれの接着強度よりも、酸化物層８の表面に当該樹脂が接着したときの接着強度の方が大きくなるように、酸化物層８の表面粗さを設定するようにしてもよい。

【0042】

酸化物層８は、素体２の上面および下地層７の上面を覆うように連続的に形成されている。また、酸化物層８は、素体２の上面および下地層７の上面から側面にかけて連続的に形成される。このとき、めっき層９は、下地層７の側面側で酸化物層８と接するように、下地層７の下面側から側面側にかけて形成される。ここで、下地層７の側面上における酸化物層８の端部の位置は、酸化物層８の上面から１０μｍ以上かつ、積層セラミックコンデンサ１Ａの高さ（外部電極６Ａ、６Ｂの下面から酸化物層８の上面までの厚み）の１／２以下の範囲内とすることができる。また、下地層７の側面上における酸化物層８の端部の位置において、下地層７の側面側の酸化物層８の一部は、めっき層９で覆われている。このとき、下地層７上の酸化物層８の先端部は、下地層７とめっき層９との間に楔状に食い込んでいてもよい。

【0043】

酸化物層８は、下地層７の側面側だけでなく、下地層７の上面側から前面側および後面側にかけて連続的に形成されてもよい。このとき、めっき層９は、下地層７上で酸化物層８と接するように、下地層７の下面側から側面側、前面側および後面側にかけて連続的に形成される。

【0044】

酸化物層８は、誘電体層４と同一の主成分であってもよい。例えば、酸化物層８の材料は、酸化物セラミックであってもよい。酸化物層８の厚みは、１μｍ以上５μｍ以下であるのが好ましい。

【0045】

なお、積層セラミックコンデンサ１Ａの外形サイズは、一例として、長さ＞幅＞高さであってもよく、または長さ＞幅＝高さであってもよい。このとき、積層セラミックコンデンサ１Ａの低背化を図るため、積層セラミックコンデンサ１Ａの高さは、１５０μｍ以下であることが好ましい。積層セラミックコンデンサ１Ａの高さは、外部電極６Ａ、６Ｂの下面から酸化物層８の上面までの積層セラミックコンデンサ１Ａの厚みに等しい。

【0046】

ここで、表面粗さがＲａ≧０．２０μｍの酸化物層８を素体２の上面側に形成することにより、積層セラミックコンデンサ１Ａを樹脂封止したときの酸化物層８と樹脂との密着性を向上させることができる。このため、積層セラミックコンデンサ１Ａと樹脂との間に水分が侵入可能な隙間ができるのを防止することができ、樹脂封止された積層セラミックコンデンサ１Ａの信頼性を向上させることができる。

【0047】

また、積層セラミックコンデンサ１Ａの高さを１５０μｍ以下とすることにより、積層セラミックコンデンサ１Ａの高さを、はんだボールの径よりも小さくすることができる。このため、実装基板のはんだボールの形成面側に積層セラミックコンデンサ１Ａを実装しつつ、そのはんだボールを介してマザーボート上に実装基板を搭載することができる。この結果、実装基板上に配置される半導体チップの裏面側に積層セラミックコンデンサ１Ａを配置することができ、半導体チップに近接させて積層セラミックコンデンサ１Ａを実装することが可能となることから、半導体チップに加わるノイズを効果的に除去することが可能となる。

【0048】

また、下地層７の上面から側面の上部にかけて酸化物層８を形成することにより、下地層７の上面および側面の上部にめっき層９が形成されるのを防止することができる。このため、積層セラミックコンデンサ１Ａの実装時に、はんだがめっき層９を介して積層セラミックコンデンサ１Ａの上面に這い上がるのを防止することが可能となり、積層セラミックコンデンサ１Ａの実装時の高さの増大を防止することが可能となる。

【0049】

また、酸化物層８の厚みを１μｍ以上５μｍ以下とすることにより、積層セラミックコンデンサ１Ａの高さの増大を抑制しつつ、酸化物層８の連続性を確保することが可能となる。このため、積層セラミックコンデンサ１Ａの実装時に、はんだが酸化物層８の上面を超えて這い上がるのを防止することが可能となり、積層セラミックコンデンサ１Ａの実装時の高さの増大を抑制することが可能となる。

【0050】

また、下地層７の側面上における酸化物層８の端部の位置を、積層セラミックコンデンサの高さの１／２以下の範囲内に設定することにより、積層セラミックコンデンサ１Ａの実装時に、はんだ層で覆われない領域を制限することが可能となり、実装基板への外部電極６Ａ、６Ｂの固着強度を向上させることが可能となる。

【0051】

また、下地層７の側面上における酸化物層８の端部の位置を、酸化物層８の上面から１０μｍ以上離れた位置に設定することにより、積層セラミックコンデンサ１Ａの実装時に、はんだが外部電極６Ａ、６Ｂの側面に這い上がった場合においても、酸化物層８の上面を超えて突出するのを防止することが可能となり、積層セラミックコンデンサ１Ａの実装時の高さの増大を抑制することが可能となる。

【0052】

また、酸化物層８は、誘電体層４と同一の主成分とすることにより、素体２、下地層７および酸化物層８が焼結にて作製される場合においても、酸化物層８にかかる応力を緩和することができ、素体２および下地層７に対する酸化物層８の密着性を向上させることができる。

【0053】

図３は、第１実施形態に係る積層セラミックコンデンサの製造方法を示すフローチャート、図４Ａから図４Ｊは、第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。なお、図４Ｃから図４Ｊでは、誘電体層４を介して内部電極層３Ａ、３Ｂが交互に３層分だけ積層される場合を例にとった。

【0054】

図３のＳ１において、分散剤および成形助剤としての有機バインダおよび有機溶剤を誘電体材料粉末に加え、粉砕・混合して泥状のスラリを生成する。誘電体材料粉末は、例えば、セラミック粉末を含む。誘電体材料粉末は、添加物を含んでいてもよい。添加物は、例えば、Ｍｇ、Ｍｎ、Ｖ、Ｃｒ、Ｙ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｃｏ、Ｎｉ、Ｌｉ、Ｂ、Ｎａ、ＫまたはＳｉの酸化物もしくはガラスである。有機バインダは、例えば、ポリビニルブチラール樹脂またはポリビニルアセタール樹脂である。有機溶剤、例えば、エタノールまたはトルエンである。

【0055】

次に、図３のＳ２および図４Ａに示すように、セラミック粉末を含むスラリをキャリアフィルム上にシート状に塗布して乾燥させたグリーンシート２４を作製する。キャリアフィルムは、例えば、ＰＥＴ（ポリエチレンテレフタレート）フィルムである。スラリの塗布には、ドクターブレード法、ダイコータ法またはグラビアコータ法などを用いることができる。

【0056】

次に、図３のＳ３および図４Ｂに示すように、複数枚のグリーンシートのうち内部電極層３Ａ、３Ｂを形成する層のグリーンシート２４に内部電極用導電ペーストを所定のパターンとなるように塗布し、内部電極パターン２３を形成する。このとき、１枚のグリーンシート２４には、グリーンシート２４の長手方向に分離された複数の内部電極パターン２３を形成することができる。内部電極用導電ペーストは、内部電極層３Ａ、３Ｂの材料として用いられる金属の粉末を含む。例えば、内部電極層３Ａ、３Ｂの材料として用いられる金属がＮｉの場合、内部電極用導電ペーストは、Ｎｉの粉末を含む。また、内部電極用導電ペーストは、バインダと、溶剤と、必要に応じて助剤とを含む。内部電極用導電ペーストは、共材として、誘電体層４の主成分であるセラミック材料を含んでいてもよい。内部電極用導電ペーストの塗布には、スクリーン印刷法、インクジェット印刷法またはグラビア印刷法などを用いることができる。

【0057】

次に、図３のＳ４および図４Ｃに示すように、内部電極パターン２３が形成されたグリーンシート２４と、内部電極パターンが形成されていない外層用のグリーンシートを所定の順序で複数枚数だけ積み重ねた積層ブロックを作製する。このとき、積層方向に隣接するグリーンシート２４の内部電極パターン２３Ａ、２３Ｂが、グリーンシート２４の長手方向に交互にずらされるように積み重ねる。また、内部電極パターン２３Ａのみが積層方向に積み重ねられる部分と、内部電極パターン２３Ａ、２３Ｂが積層方向に交互に積み重ねられる部分と、内部電極パターン２３Ｂのみが積層方向に積み重ねられる部分とができるようにする。

【0058】

次に、図３のＳ５および図４Ｄに示すように、図３のＳ４の成型工程で得られた積層ブロックをプレスし、グリーンシート２４を圧着する。積層ブロックをプレスする方法として、例えば、積層ブロックを樹脂フィルムで挟み、静水圧プレスする方法などを用いることができる。

【0059】

次に、図３のＳ６および図４Ｅに示すように、プレスされた積層ブロックを切断し、直方体形状の素体に個片化する。積層ブロックの切断は、内部電極パターン２３Ａのみが積層方向に積み重ねられる部分と、内部電極パターン２３Ｂのみが積層方向に積み重ねられる部分で行う。積層ブロックの切断には、例えば、ブレードダイシングなどの方法を用いることができる。

【0060】

このとき、図４Ｆに示すように、個片化された素体２には、誘電体層４を介して交互に積層された内部電極層３Ａ、３Ｂが形成される。内部電極層３Ａは、素体２の一方の側面で誘電体層４の表面から引き出され、内部電極層３Ｂは、素体２の他方の側面で誘電体層４の表面から引き出される。

【0061】

次に、図３のＳ７に示すように、図３のＳ６で個片化された素体２に含まれるバインダを除去する。バインダの除去では、例えば、約３５０℃のＮ_２雰囲気中で素体２を加熱する。

【0062】

次に、図３のＳ８および図４Ｇに示すように、図３のＳ７でバインダが除去された素体２の両側面と、各側面の周面の４つの面（上面、下面、前面および後面）に下地層用導電ペースト７´を塗布して乾燥させる。下地層用導電ペースト７´の塗布には、例えば、ディップ法を用いることができる。下地層用導電ペースト７´は、下地層７の導電性材料として用いられる金属の粉末またはフィラーを含む。例えば、下地層７の導電性材料として用いられる金属がＮｉの場合、下地層用導電ペースト７´は、Ｎｉの粉末またはフィラーを含む。また、下地層用導電ペースト７´は、共材として、例えば、誘電体層４の主成分であるセラミック成分を含む。例えば、下地層用導電ペースト７´には、共材として、チタン酸バリウムを主成分とする酸化物セラミックの粒子（Ｄ５０粒子径で０．８μｍ～４μｍ）が混入される。また、下地層用導電ペースト７´は、バインダと、溶剤とを含む。

【0063】

次に、図３のＳ９および図４Ｈに示すように、下地層用導電ペースト７´の上面と素体２の上面が覆われるように酸化物ペースト８´を塗布して乾燥させる。このとき、下地層用導電ペースト７´の上面から側面、前面および後面にかけて酸化物ペースト８´を連続的に塗布するとともに、素体２の上面から前面および後面にかけて酸化物ペースト８´を連続的に塗布する。酸化物ペースト８´は、酸化物層８に用いられる酸化物の粉末またはフィラーを含む。例えば、酸化物ペースト８´は、誘電体層４の主成分であるセラミック成分を含む。例えば、酸化物ペースト８´には、チタン酸バリウムを主成分とする酸化物セラミックの粒子が混入される。酸化物ペースト８´に含まれる酸化物は、チタン酸バリウム以外にも、酸化シリコンまたは酸化アルミニウムなどの酸化物を主成分としてもよい。また、酸化物ペースト８´は、バインダと、溶剤とを含む。

【0064】

酸化物ペースト８´の塗布には、例えば、ディップ法を用いることができる。このとき、酸化物層８の上面から下地層７の側面への酸化物層８の回り込み量が、酸化物層８の上面から１０μｍ以上かつ積層セラミックコンデンサ１Ａの高さの１／２以下の範囲内になるように、酸化物ペースト８´を塗布するときの素体２の浸漬深さを調整する。

【0065】

また、酸化物ペースト８´の焼成後の酸化物層８の表面粗さがＲａ≧０．２０μｍ、酸化物層８の厚みが１μｍ以上５μｍ以下になるように、酸化物ペースト８´に含まれる酸化物の含有量を調整する。なお、酸化物ペースト８´の焼成後の酸化物層８の表面粗さを調整するために、酸化物ペースト８´に含まれる酸化物の含有量だけでなく、酸化物ペースト８´に含まれる酸化物の粒径または形状を調整してもよい。また、酸化物ペースト８´の焼成後の酸化物層８の表面粗さを調整するために、酸化物ペースト８´の乾燥速度、乾燥温度および乾燥時間などを調整してもよい。

【0066】

次に、図３のＳ９および図４Ｈで酸化物ペースト８´が塗布された素体２および下地層用導電ペースト７´を焼成し、図３のＳ１０および図４Ｉに示すように、内部電極層３Ａ、３Ｂと誘電体層４を一体化するとともに、素体２に一体化された下地層７と、素体２および下地層７に一体化された酸化物層８を形成する。素体２、下地層用導電ペースト７´および酸化物ペースト８´の焼成は、例えば、焼成炉にて１０００～１４００℃で１０分～２時間だけ行う。内部電極層３Ａ、３ＢにＮｉまたはＣｕなどの卑金属を使用している場合は、内部電極層３Ａ、３Ｂの酸化を防止するため、焼成炉内を還元雰囲気にして焼成することができる。なお、酸化物層８の表面粗さおよび厚みを調整するために、酸化物ペースト８´の焼成後に酸化物層８の表面を研磨してもよい。

【0067】

次に、図３のＳ１１および図４Ｊに示すように、酸化物層８から露出されている下地層７上にめっき層９を形成する。めっき層９の形成では、例えば、Ｃｕめっき、ＮｉめっきおよびＳｎめっきを順次行うことができる。このとき、下地層７および酸化物層８が形成された素体２を、めっき液とともにバレルに収容し、バレルを回転させつつ通電することにより、めっき層９を形成することができる。このとき、下地層７の上面には酸化物層８があるので、めっき層９は形成されない。

【0068】

ここで、ディップ法にて酸化物ペースト８´を素体２および下地層７に塗布することにより、工程数の増大を抑制しつつ、上述した成膜条件を満たすように、酸化物層８の厚み、回り込み量および表面粗さＲａを設定することができる。

【0069】

（第２実施形態）
図５は、第２実施形態に係る積層セラミックコンデンサが実装された実装基板の構成例を示す断面図である。
図５において、実装基板４１の裏面側には、ランド電極４２Ａ、４２Ｂ、４４Ａ、４４Ｂが形成されている。積層セラミックコンデンサ１Ａは、各外部電極６Ａ、６Ｂのめっき層９にそれぞれ付着されたはんだ層４３Ａ、４３Ｂを介してランド電極４２Ａ、４２Ｂに接続される。このとき、各はんだ層４３Ａ、４３Ｂは、酸化物層８の上面よりも低い位置に保たれた状態で各外部電極６Ａ、６Ｂの側面へ濡れ上がる。実装基板４１の裏面側のランド電極４４Ａ、４４Ｂ上には、はんだボール４７Ａ、４７Ｂが形成される。

【0070】

一方、実装基板４１の表面側には、不図示の半導体チップが実装される。この半導体チップは、マイクロプロセッサであってもよいし、半導体メモリであってもよいし、ＦＰＧＡ（Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）であってもよいし、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ））であってもよい。

【0071】

実装基板４５の裏面側には、ランド電極４６Ａ、４６Ｂが形成されている。実装基板４１、４５は、はんだボール４７Ａ、４７Ｂを介して互いに接続される。実装基板４５は、実装基板４１が実装されるマザーボードとして用いることができる。

【0072】

実装基板４１、４５の間は、はんだボール４７Ａ、４７Ｂを介して一定の間隔に維持される。このとき、実装基板４１、４５の間には、積層セラミックコンデンサ１Ａを封止する樹脂４８が設けられる。この樹脂４８は、例えば、エポキシ樹脂である。この樹脂４８は、はんだボール４７Ａ、４７Ｂを介して実装基板４１、４５が互いに接続された後、実装基板４１、４５の間に注入し、硬化させてもよい。このとき、樹脂４８は、積層セラミックコンデンサ１Ａ、はんだ層４３Ａ、４３Ｂおよびはんだボール４７Ａ、４７Ｂを覆い、酸化物層８に密着する。

【0073】

ここで、酸化物層８の表面粗さをＲａ≧０．２０μｍとすることにより、酸化物層８と樹脂４８との密着性を向上させることができる。このため、積層セラミックコンデンサ１Ａと樹脂４８との間に水分が侵入可能な隙間ができるのを防止することができ、樹脂４８で封止された積層セラミックコンデンサ１Ａの信頼性を向上させることができる。

【0074】

また、実装基板４１の裏面側に積層セラミックコンデンサ１Ａを実装することにより、実装基板４１の表面側に実装される半導体チップの裏面側に積層セラミックコンデンサ１Ａを配置することができる。このため、実装基板４１の表面側に実装される半導体チップに近接させて積層セラミックコンデンサ１Ａを実装することが可能となり、半導体チップに加わるノイズを効果的に除去することが可能となる。

【0075】

また、積層セラミックコンデンサ１Ａの高さを１５０μｍ以下とすることにより、はんだボール４７Ａ、４７Ｂを介して互いに接続された実装基板４１、４５間の隙間に積層セラミックコンデンサ１Ａを収容することができ、実装基板４１の表面側に配置される半導体チップの裏面側に積層セラミックコンデンサ１Ａを配置することができる。

【0076】

また、下地層７の上面から側面の上部にかけて酸化物層８を形成することにより、下地層７の上面および側面の上部にめっき層９が形成されるのを防止することができる。このため、はんだ層４３Ａ、４３Ｂがめっき層９を介して積層セラミックコンデンサ１Ａの上面に這い上がるのを防止することが可能となり、はんだボール４７Ａ、４７Ｂを介して互いに接続された実装基板４１、４５間の隙間に積層セラミックコンデンサ１Ａを実装することが可能となる。

【0077】

また、酸化物層８の厚みを１μｍ以上５μｍ以下とすることにより、はんだ層４３Ａ、４３Ｂが酸化物層８の上面を超えて這い上がるのを防止することが可能となる。このため、積層セラミックコンデンサ１Ａの実装時の高さの増大を抑制することが可能となり、はんだボール４７Ａ、４７Ｂを介して互いに接続された実装基板４１、４５間の隙間に積層セラミックコンデンサ１Ａを実装することが可能となる。

【0078】

また、下地層７の側面上における酸化物層８の端部の位置を、積層セラミックコンデンサ１Ａの高さの１／２以下の範囲内に設定することにより、外部電極６Ａ、６Ｂの側面側において、はんだ層４３Ａ、４３Ｂで覆われない領域を制限することが可能となり、実装基板４１への外部電極６Ａ、６Ｂの固着強度を向上させることが可能となる。

【0079】

また、下地層７の側面上における酸化物層８の端部の位置を、酸化物層８の上面から１０μｍ以上離れた位置に設定することにより、はんだ層４３Ａ、４３Ｂが外部電極６Ａ、６Ｂの側面に這い上がった場合においても、酸化物層８の上面を超えて突出するのを防止することが可能となり、はんだボール４７Ａ、４７Ｂを介して互いに接続された実装基板４１、４５間の隙間に積層セラミックコンデンサ１Ａを実装することが可能となる。

【0080】

図６Ａは、図５の積層セラミックコンデンサのチップ厚と実装後高さの関係を示す断面図、図６Ｂは、比較例に係る積層セラミックコンデンサの実装後高さをチップ厚と実装後高さの関係を示す断面図である。

【0081】

図６Ａにおいて、実装基板３１の裏面側には、ランド電極３２Ａ、３２Ｂが形成されている。積層セラミックコンデンサ１Ａは、各外部電極６Ａ、６Ｂのめっき層９にそれぞれ付着されたはんだ層３３Ａ、３３Ｂを介してランド電極３２Ａ、３２Ｂに接続される。ここで、積層セラミックコンデンサ１Ａの実装後高さＨＡ１は、ランド電極３２Ａの表面から酸化物層８の上面までの垂直方向の距離である。積層セラミックコンデンサ１Ａの厚みＨＡ２は、外部電極６Ａの下面から酸化物層８の上面までの垂直方向の距離である。

【0082】

一方、図６Ｂにおいて、積層セラミックコンデンサ１Ｂは、素体２および外部電極３６Ａ、３６Ｂを備える。各外部電極３６Ａ、３６Ｂは、素体２上に形成された下地層３７と、下地層３７上に形成されためっき層３９を備える。この外部電極３６Ａ、３６Ｂが図６Ａの外部電極６Ａ、６Ｂと異なる点は、外部電極６Ａ、６Ｂでは、下地層７が素体２上にも形成されているが、外部電極３６Ａ、３６Ｂでは、下地層３７が素体２上に形成されてない点である。また、下地層３７は、素体２の側面全体を覆うように形成される。このとき、めっき層３９は、下地層３７の下面側から側面全体に渡って連続的に形成される。

【0083】

積層セラミックコンデンサ１Ｂは、各外部電極３６Ａ、３６Ｂのめっき層３９にそれぞれ付着されたはんだ層３３Ａ、３３Ｂを介してランド電極３２Ａ、３２Ｂに接続される。このとき、めっき層３９は、下地層３７側面全体に形成されているため、はんだ層３３Ａ、３３Ｂは、下地層３７側面全体に濡れ上がり、積層セラミックコンデンサ１Ｂの上面を超えて突出する。このため、積層セラミックコンデンサ１Ｂの実装後高さＨＢ１は、ランド電極３２Ａの表面からはんだ層３３Ａ、３３Ｂの最上部までの垂直方向の距離となる。一方、積層セラミックコンデンサ１Ｂでは、素体２上および各外部電極３６Ａ、３６Ｂ上に酸化物層８がない。このため、積層セラミックコンデンサ１Ｂの厚みＨＢ２は、外部電極３６Ａの下面から素体２の上面までの垂直方向の距離となる。

【0084】

図５の実装基板４１上に図６Ｂの積層セラミックコンデンサ１Ｂを実装した場合、樹脂４８は、積層セラミックコンデンサ１Ｂの各外部電極３６Ａ、３６Ｂの上面および素体２の上面に密着する。このとき、積層セラミックコンデンサ１Ｂと樹脂４８との間に水分が侵入可能な隙間ができる恐れがあり、樹脂４８で封止された積層セラミックコンデンサ１Ｂの信頼性の低下を招く。また、はんだ層３３Ａ、３３Ｂは、積層セラミックコンデンサ１Ｂの上面を超えて突出するため、ＨＢ１>ＨＡ１となり、はんだボール４７Ａ、４７Ｂを介して互いに接続された実装基板４１、４５間の隙間に積層セラミックコンデンサ１Ｂを実装できなくなる恐れがある。

【0085】

（第３実施形態）
図７Ａは、第３実施形態に係る積層セラミックコンデンサを長さ方向に切断した断面図、図７Ｂは、第３実施形態に係る積層セラミックコンデンサを外部電極の位置で幅方向に切断した断面図、図７Ｃは、第３実施形態に係る積層セラミックコンデンサを素体の位置で幅方向に切断した断面図である。

【0086】

図７Ａから図７Ｃにおいて、積層セラミックコンデンサ１Ｃは、素体２、外部電極５６Ａ、５６Ｂおよび酸化物層５８を備える。各外部電極５６Ａ、５６Ｂは、素体２上に形成された下地層５７と、下地層５７上に形成されためっき層５９を備える。

【0087】

この外部電極５６Ａ、５６Ｂが図２Ａの外部電極６Ａ、６Ｂと異なる点は、外部電極６Ａ、６Ｂでは、下地層７が素体２上にも形成されているが、外部電極５６Ａ、５６Ｂでは、下地層５７が素体２上に形成されてない点である。このとき、酸化物層５８は、素体２の上面全体に形成される。
下地層５７、めっき層５９および酸化物層５８について、これ以外の点は、図２Ａの下地層７、めっき層９および酸化物層８と同様に構成することができる。

【0088】

ここで、各外部電極５６Ａ、５６Ｂの上面側の下地層５７を素体２上に形成しないようにすることで、各外部電極５６Ａ、５６Ｂの上面側の下地層５７の厚み分だけ積層セラミックコンデンサ１Ｃの高さを低減することができ、積層セラミックコンデンサ１Ｃの低背化を図ることができる。

【0089】

（第４実施形態）
図８は、第４実施形態に係るセラミック電子部品の構成例を示す斜視図である。なお、図８では、セラミック電子部品としてチップインダクタを例にとった。
図８において、チップインダクタ６１は、素体６２、外部電極６６Ａ、６６Ｂおよび酸化物層６８を備える。素体６２は、コイルパターン６３、内部電極層６３Ａ、６３Ｂおよび磁性体材料６４を備える。磁性体材料６４は、内部電極層６３Ａ、６３Ｂを絶縁する誘電体としても用いられる。素体６２の形状は、略直方体形状とすることができる。外部電極６６Ａ、６６Ｂは、互いに分離された状態で素体６２の互いに対向する側面に位置する。各外部電極６６Ａ、６６Ｂは、素体６２の各側面から前後面および上下面にかけて形成されている。

【0090】

コイルパターン６３および内部電極層６３Ａ、６３Ｂは、磁性体材料６４にて覆われている。ただし、内部電極層６３Ａの端部は、素体６２の一方の側面側で磁性体材料６４から引き出され、外部電極６６Ａに接続される。内部電極層６３Ｂの端部は、素体６２の他方の側面側で磁性体材料６４から引き出され、外部電極６６Ｂに接続される。

【0091】

コイルパターン６３および内部電極層６３Ａ、６３Ｂの材料は、例えば、Ｃｕ、Ｎｉ、Ｔｉ、Ａｇ、Ａｕ、Ｐｔ、Ｐｄ、ＴａおよびＷなどの金属から選択することができ、これらの金属を含む合金であってもよい。磁性体材料６４は、例えば、フェライトである。

【0092】

各外部電極６６Ａ、６６Ｂは、下地層６７とめっき層６９を備える。下地層６７は、素体６２の下面側（実装面側）、上面側、側面側、前面側および後面側に連続的に形成される。めっき層６９は、下地層６７の下面側、側面側の下部、前面側の下部および後面側の下部に連続的に形成される。下地層６７は、金属が混在された共材を含んでもよい。共材は、例えば、磁性体材料６４の主成分であるフェライト成分である。

【0093】

素体６２の実装面側と反対側（素体６２の上面側）の面には、酸化物層６８が形成されている。このとき、酸化物層６８の表面粗さは、Ｒａ≧０．２０μｍとすることができる。酸化物層６８は、素体６２の上面および下地層６７の上面から側面、前面および後面にかけて連続的に形成される。このとき、めっき層６９は、下地層６７の側面側で酸化物層６８と接するように、下地層６７の下面側から側面側にかけて形成される。ここで、下地層６７の側面上における酸化物層６８の端部の位置は、酸化物層６８の上面から１０μｍ以上かつチップインダクタ６１の高さ（外部電極６６Ａ、６６Ｂの下面から酸化物層６８の上面までの厚み）の１／２以下の範囲内とすることができる。

【0094】

酸化物層６８は、磁性体材料６４と同一の組成であってもよい。例えば、酸化物層６８の材料は、フェライトである。酸化物層６８の材料は、酸化鉄または酸化クロムであってもよい。酸化物層６８の厚みは、１μｍ以上５μｍ以下であるのが好ましい。

【0095】

なお、チップインダクタ６１の外形サイズは、一例として、長さ＞幅＞高さであってもよく、または長さ＞幅＝高さであってもよい。このとき、チップインダクタ６１の低背化を図るため、チップインダクタ６１の高さは、１５０μｍ以下であることが好ましい。

【0096】

ここで、表面粗さがＲａ≧０．２０μｍの酸化物層６８を素体６２の上面側に形成することにより、チップインダクタ６１を樹脂封止したときの酸化物層６８と樹脂との密着性を向上させることができる。このため、チップインダクタ６１と樹脂との間に水分が侵入可能な隙間ができるのを防止することができ、樹脂封止されたチップインダクタ６１の信頼性を向上させることができる。

【0097】

（実施例）
以下、図６Ａの積層セラミックコンデンサ１Ａの実施例について説明する。この実施例では、ＪＩＳ規格の０４２形状の積層セラミックコンデンサ１Ａを作製した場合を示す。
高誘電体材料（例えば、チタン酸バリウム）を用いて１ｕｍのグリーンシートを作製した。次に、このグリーンシートに印刷法などで内部電極パターンを形成し、内部電極パターンが形成されたグリーンシートとカバーシートを所定の枚数だけ積層して積層ブロックを得た。このときのグリーンシート厚と積層枚数は、下地層７の厚み、めっき層９の厚みおよび焼成時の収縮を考慮して、積層セラミックコンデンサ１Ａの厚みが７０ｕｍとなるように設計した。この積層ブロックを所定の位置で切断することで素体を作製し、ディップ法にて素体２の長さ方向の両端に下地層用導電ペーストを塗布した。素体２の長さ方向の両端は、素体２の側面を含み、その周回面（素体２の側面に対して垂直方向に連続する４つの面）を含んでもよい。

【0098】

次に、下地層用導電ペーストが塗布された素体２の高さ方向の片面側（素体２の上面側）に、チタン酸バリウム、バインダおよび溶剤を含む酸化物ペーストをディップ法にて塗布した。この際、素体２の端面側の下地層用導電ペースト上への酸化物ペーストの回り込み量が、積層セラミックコンデンサ１Ａの上面より３０ｕｍとなるように、素体のディップ時の浸漬深さを調整した。本実施例では、酸化物ペーストの回り込み量を３０ｕｍとしたが、１０～３５ｕｍ（積層セラミックコンデンサ１Ａの厚み＝７０ｕｍの１／２）の範囲内であればよい。また、酸化物ペーストは、焼成後に酸化物層８の厚みが５ｕｍ以下かつ表面粗さＲａが０．２０ｕｍ以上となるよう、チタン酸バリウムの含有量が２０～７０％となるように調整した。

【0099】

下地層用導電ペーストおよび酸化物ペーストが塗布された素体２を１０００～１４００℃で焼成して焼結体を作製し、この焼結体を電気メッキすることにより、積層セラミックコンデンサ１Ａを作製した。その後、半田ペーストを介して積層セラミックコンデンサ１Ａを実装基板３１上に実装した。

【0100】

積層セラミックコンデンサ１Ａが実装された実装基板３１について、実装後高さを計測した。また、実装基板３１上に実装された積層セラミックコンデンサ１Ａを樹脂封止し、耐湿性を確認した。比較例として、図６Ｂの積層セラミックコンデンサ１Ｂを用いた。ここで、積層セラミックコンデンサ１Ａ、１Ｂの外形サイズは、長さ４００μｍ、幅２００μｍ、外部電極高さ７０μｍとし、内部電極層３Ａ、３Ｂの積層数は１２とした。

【0101】

図９は、図６Ａの積層セラミックコンデンサ（実施例）の実装後高さを図６Ｂの積層セラミックコンデンサ（比較例）の実装後高さと比較して示す図である。なお、積層セラミックコンデンサ１Ａにおいて、酸化物層８の厚みは５μｍ、下地層７の側面への酸化物層８の回り込み量は１５μｍとした。実施例および比較例について、サンプル数は７７個とした。

【0102】

図９において、図６Ｂの積層セラミックコンデンサ１Ｂでは、実装後高さＨＢ１は、８０～９０μｍの範囲にあり、実装後高さＨＢ１の平均値は、８７μｍだった。一方、図６Ａの積層セラミックコンデンサ１Ａでは、実装後高さＨＡ１は、７０～８０μｍの範囲にあり、実装後高さＨＡ１の平均値は、７７μｍだった。以上の結果より、積層セラミックコンデンサ１Ｂの実装後高さＨＢ１に比べて、積層セラミックコンデンサ１Ａの実装後高さＨＡ１を低くすることができる。

【0103】

図１０は、図６Ａの積層セラミックコンデンサの酸化物の厚み、回り込み量および実装後高さの関係を示す図である。なお、実施例１～１２は、図６Ａの積層セラミックコンデンサ１Ａにおいて、積層セラミックコンデンサ１Ａの厚み、酸化物層８の厚みおよび回り込み量を変化させた時の実装後高さを計測した。積層セラミックコンデンサ１Ａの外部電極高さは、酸化物層８の厚みを除いた積層セラミックコンデンサ１Ａの高さである。比較例１は、図６Ｂの積層セラミックコンデンサ１Ｂの実装後高さを計測した。比較例１では、酸化物層８の厚みは０である。

【0104】

図１０において、チップ厚は、（外部電極高さ）＋（酸化物層８の厚み）である。また、実装後高さは、（チップ厚さ）＋（ランド電極の上面から外部電極の下面までのはんだ層の厚み）＋（外部電極の上面からのはんだ層の突出量）である。

【0105】

積層セラミックコンデンサ１Ａにおいて、酸化物層８の回り込み量が１５μｍの場合、酸化物層８の厚みが０．５μｍ以上であれば、外部電極６Ａ、６Ｂの上面からのはんだ層３３Ａ、３３Ｂの突出は発生しない。ただし、酸化物層８の厚みが０．５μｍの場合、酸化物層８が不連続となり、封止樹脂との密着性が低下する。このため、酸化物層８の厚みは、１μｍ以上であることが好ましい。一方、酸化物層８の厚みを大きくすると、積層セラミックコンデンサ１Ａの実装後高さが増大する。このため、積層セラミックコンデンサ１Ａの実装後高さの増大を抑制するには、酸化物層８の厚みは薄い方が望ましく、酸化物層８の厚みは、５μｍ以下であることが好ましい。

【0106】

また、酸化物層８の厚みを５μｍとした場合、酸化物層８の回り込み量が１０μｍ以上では、積層セラミックコンデンサ１Ａの上面からのはんだ層３３Ａ、３３Ｂの突出は発生しない。このため、酸化物層８の回り込み量は１０μｍ以上が好ましい。ただし、酸化物層８の回り込み量が増大すると、各外部電極６Ａ、６Ｂの側面上でのはんだ層３３Ａ、３３Ｂの濡れ上がりが減少し、実装基板３１への外部電極６Ａ、６Ｂの固着強度が低下する。このため、酸化物層８の回り込み量は、積層セラミックコンデンサ１Ａの高さの１／２以下の範囲内に設定することが好ましい。

【0107】

図１１は、図６Ａの積層セラミックコンデンサの樹脂封止後の耐湿性を図６Ｂの積層セラミックコンデンサの樹脂封止後の耐湿性と比較して示す図である。耐湿試験は、比較例Ａ（Ｒａ＝０．１３μｍ）、比較例Ｂ（Ｒａ＝０．１７μｍ）、実施例Ｃ（Ｒａ＝０．２１μｍ）および実施例Ｄ（Ｒａ＝０．３１μｍ）の４種類のサンプルについて実施した。各比較例Ａ、Ｂおよび各実施例Ｃ、Ｄにおいて、酸化物層８の厚みは５μｍ、下地層７の側面への酸化物層８の回り込み量は１５μｍとした。サンプル数はそれぞれ７７個とした。耐湿試験では、８５℃、８５％の環境下でＤＣ１０Ｖを外部電極間に印加し、１００ｈｒ経過した後にＩＲ（Ｉｎｓｕｌａｔｉｏｎ Ｒｅｓｉｓｔａｎｃｅ）を測定して、ＩＲが１００ＭΩ以下のサンプルを故障と判定した。

【0108】

図１１において、酸化物層８の表面粗さがＲａ<０．２０μｍの場合、故障が発生したサンプルが見られた。酸化物層８の表面粗さがＲａ≧０．２０μｍの場合、故障が発生したサンプルはなかった。このため、酸化物層８の表面粗さをＲａ≧０．２０μｍとすることにより、積層セラミックコンデンサの耐湿性を向上できることが確認できた。

【符号の説明】

【0109】

１Ａ 積層セラミックコンデンサ
２ 素体
２Ａ 積層体
３Ａ、３Ｂ 内部電極層
４ 誘電体層
５Ａ、５Ｂ カバー層
６Ａ、６Ｂ 外部電極
７ 下地層
８ 酸化物層
９ めっき層

【図1】

【図2A】

【図2B】

【図2C】

【図3】

【図4A】

【図4B】

【図4C】

【図4D】

【図4E】

【図4F】

【図4G】

【図4H】

【図4I】

【図4J】

【図5】

【図6A】

【図6B】

【図7A】

【図7B】

【図7C】

【図8】

【図9】

【図10】

【図11】