特開 2022-142215 積層セラミックコンデンサ、実装基板および積層セラミックコンデンサの製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022142215

(43)【公開日】2022-09-30

(54)【発明の名称】積層セラミックコンデンサ、実装基板および積層セラミックコンデンサの製造方法

(51)【国際特許分類】

   H01G 4/30 20060101AFI20220922BHJP

【ＦＩ】

H01G4/30 513

H01G4/30 201C

H01G4/30 201F

【審査請求】未請求

【請求項の数】19

【出願形態】ＯＬ

(21)【出願番号】P 2021042308

(22)【出願日】2021-03-16

(71)【出願人】

【識別番号】000204284

【氏名又は名称】太陽誘電株式会社

(74)【代理人】

【識別番号】100109380

【弁理士】

【氏名又は名称】小西 恵

(74)【代理人】

【識別番号】100109036

【弁理士】

【氏名又は名称】永岡 重幸

(72)【発明者】

【氏名】小和瀬 裕介

【テーマコード（参考）】

5E001

5E082

【Ｆターム（参考）】

5E001AB03

5E001AC02

5E001AC03

5E001AH03

5E082AB03

5E082BC39

5E082EE05

5E082EE23

5E082EE26

5E082EE37

5E082FF05

5E082FG26

5E082PP09

(57)【要約】

【課題】積層セラミックコンデンサの低背化を図りつつ、内部電極の積層数を増大させる。
【解決手段】一態様に係る積層セラミックコンデンサによれば、誘電体層を介して内部電極層が積層された積層体を有し、前記積層体の積層の高さが前記内部電極層の幅より大きい素体と、前記素体の面上に形成され、前記内部電極層に交互に接続される一対の外部電極とを備える。
【選択図】 図１

【特許請求の範囲】

【請求項1】

誘電体層を介して内部電極層が積層された積層体を有し、前記積層体の積層の高さが前記内部電極層の幅より大きい素体と、
前記素体の面上に形成され、前記内部電極層に交互に接続される一対の外部電極とを備えることを特徴とする積層セラミックコンデンサ。

【請求項2】

前記内部電極層の長さは前記内部電極層の幅より大きいことを特徴とする請求項１に記載の積層セラミックコンデンサ。

【請求項3】

前記内部電極層の長さは前記内部電極層の幅の２倍より大きいことを特徴とする請求項２に記載の積層セラミックコンデンサ。

【請求項4】

前記内部電極層の長さは前記積層体の積層の高さより大きいことを特徴とする請求項１から３のいずれか１項に記載の積層セラミックコンデンサ。

【請求項5】

前記内部電極層の幅方向の端部の厚みは、前記内部電極層の幅方向の中央部の厚みの８５％以上１１５％以下の範囲内にあることを特徴とする請求項１から４のいずれか１項に記載の積層セラミックコンデンサ。

【請求項6】

前記内部電極層の厚みの平均値は１μｍ以下、前記内部電極層の厚みは０．０５μｍ以上であることを特徴とする請求項１から５のいずれか１項に記載の積層セラミックコンデンサ。

【請求項7】

前記内部電極層の厚みの平均値は０．５μｍ以下、前記内部電極層の厚みは０．０５μｍ以上であることを特徴とする請求項６に記載の積層セラミックコンデンサ。

【請求項8】

前記内部電極層の幅は３０μｍ以上５００μｍ以下であることを特徴とする請求項１から７のいずれか１項に記載の積層セラミックコンデンサ。

【請求項9】

前記内部電極層の幅は３０μｍ以上２００μｍ以下であることを特徴とする請求項８に記載の積層セラミックコンデンサ。

【請求項10】

前記内部電極層は、堆積膜であることを特徴とする請求項１から９のいずれか１項に記載の積層セラミックコンデンサ。

【請求項11】

前記誘電体層は、セラミック成分を含む塗布膜の焼成体であることを特徴とする請求項１から１０のいずれか１項に記載の積層セラミックコンデンサ。

【請求項12】

前記内部電極層は、前記素体の対向する一対の端面に交互に引き出され、前記一対の外部電極は、前記一対の端面と前記一対の端面に垂直な４つの面にそれぞれ連続して形成されることを特徴とする請求項１から１１のいずれか１項に記載の積層セラミックコンデンサ。

【請求項13】

前記内部電極層は、前記素体の対向する一対の端面に引き出され、前記一対の外部電極は、前記一対の端面と前記一対の端面に垂直な３つの面にそれぞれ連続して形成されることを特徴とする請求項１から１１のいずれか１項に記載の積層セラミックコンデンサ。

【請求項14】

前記一対の外部電極は、前記内部電極層の幅方向に対向する前記素体の一対の面のうち一方に面に形成され、他方の面に形成されないことを特徴とする請求項１３に記載の積層セラミックコンデンサ。

【請求項15】

前記内部電極層は、前記内部電極層の幅方向に対向する前記素体の一対の面のうち一方に面にのみ引き出され、前記一対の外部電極は、前記内部電極層が引き出された面に離間して形成されることを特徴とする請求項１から１１のいずれか１項に記載の積層セラミックコンデンサ。

【請求項16】

前記内部電極層の引き出し位置は、前記内部電極層の長さ方向に交互に離間した位置に設定されることを特徴とする請求項１５に記載の積層セラミックコンデンサ。

【請求項17】

請求項１から１６のいずれか１項に記載の積層セラミックコンデンサがはんだ層を介して実装された実装基板であって、
前記積層セラミックコンデンサの内部電極層は、前記実装基板の水平方向に積層されていることを特徴とする実装基板。

【請求項18】

誘電体層を介して内部電極層が積層され、前記内部電極層の積層体の高さが前記内部電極層の幅より大きい素体を形成する工程と、
前記内部電極層が引き出された前記素体の端面に外部電極を形成する工程とを備えることを特徴とする積層セラミックコンデンサの製造方法。

【請求項19】

前記内部電極層は、セラミック成分を含まない堆積膜で構成されることを特徴とする請求項１８に記載の積層セラミックコンデンサの製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、積層セラミックコンデンサ、実装基板および積層セラミックコンデンサの製造方法に関する。

【背景技術】

【0002】

電子機器の小型化および高機能化に伴って、実装基板に実装される電子部品の実装密度が増大している。このとき、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップなどの実装面側の実装面積を減少させるため、積層セラミックコンデンサを低背化し、ＩＣチップの実装面側の反対面側に実装する方法（ＬＳＣ（ｌａｎｄ－ｓｉｄｅ ｃａｐａｃｉｔｏｒ））が提案されている。

【0003】

積層セラミックコンデンサを低背化するために、素体を薄くすると、内部電極の積層数が限られるため、高容量化には限界がある。特許文献１、２には、実装基板の水平方向に内部電極が積層された積層セラミックコンデンサが開示されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特許第６８１６８１７号公報

【特許文献2】特開２０１５－２０１６１２号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、実装基板の水平方向に内部電極が積層された構成では、積層セラミックコンデンサを低背化すると、内部電極の幅が小さくなり、容量の低下を招く。
そこで、本発明は、低背化を図りつつ、内部電極の積層数を増大させることが可能な積層セラミックコンデンサ、実装基板および積層セラミックコンデンサの製造方法を提供することを目的とする。

【課題を解決するための手段】

【0006】

上記課題を解決するために、本発明の一態様に係る積層セラミックコンデンサによれば、誘電体層を介して内部電極層が積層された積層体を有し、前記積層体の積層の高さが前記内部電極層の幅より大きい素体と、前記素体の面上に形成され、前記内部電極層に交互に接続される一対の外部電極とを備える。

【0007】

また、本発明の一態様に係る積層セラミックコンデンサによれば、前記内部電極層の長さは前記内部電極層の幅より大きい。

【0008】

また、本発明の一態様に係る積層セラミックコンデンサによれば、前記内部電極層の長さは前記内部電極層の幅の２倍より大きい。

【0009】

また、本発明の一態様に係る積層セラミックコンデンサによれば、前記内部電極層の長さは前記積層体の積層の高さより大きい。

【0010】

また、本発明の一態様に係る積層セラミックコンデンサによれば、前記内部電極層の幅方向の端部の厚みは、前記内部電極層の幅方向の中央部の厚みの８５％以上１１５％以下の範囲内にある。

【0011】

また、本発明の一態様に係る積層セラミックコンデンサによれば、前記内部電極層の厚みの平均値は１μｍ以下、前記内部電極層の厚みは０．０５μｍ以上である。

【0012】

また、本発明の一態様に係る積層セラミックコンデンサによれば、前記内部電極層の厚みの平均値は０．５μｍ以下、前記内部電極層の厚みは０．０５μｍ以上である。

【0013】

また、本発明の一態様に係る積層セラミックコンデンサによれば、前記内部電極層の幅は３０μｍ以上５００μｍ以下である。

【0014】

また、本発明の一態様に係る積層セラミックコンデンサによれば、前記内部電極層の幅は３０μｍ以上２００μｍ以下である。

【0015】

また、本発明の一態様に係る積層セラミックコンデンサによれば、前記内部電極層は、堆積膜である。

【0016】

また、本発明の一態様に係る積層セラミックコンデンサによれば、前記誘電体層は、セラミック成分を含む塗布膜の焼成体である。

【0017】

また、本発明の一態様に係る積層セラミックコンデンサによれば、前記内部電極層は、前記素体の対向する一対の端面に交互に引き出され、前記一対の外部電極は、前記一対の端面と前記一対の端面に垂直な４つの面にそれぞれ連続して形成される。

【0018】

また、本発明の一態様に係る積層セラミックコンデンサによれば、前記内部電極層は、前記素体の対向する一対の端面に引き出され、前記一対の外部電極は、前記一対の端面と前記一対の端面に垂直な３つの面にそれぞれ連続して形成される。

【0019】

また、本発明の一態様に係る積層セラミックコンデンサによれば、前記一対の外部電極は、前記内部電極層の幅方向に対向する前記素体の一対の面のうち一方に面に形成され、他方の面に形成されない。

【0020】

また、本発明の一態様に係る積層セラミックコンデンサによれば、前記内部電極層は、前記内部電極層の幅方向に対向する前記素体の一対の面のうち一方に面にのみ引き出され、前記一対の外部電極は、前記内部電極層が引き出された面に離間して形成される。

【0021】

また、本発明の一態様に係る積層セラミックコンデンサによれば、前記内部電極層の引き出し位置は、前記内部電極層の長さ方向に交互に離間した位置に設定される。

【0022】

また、本発明の一態様に係る実装基板によれば、上述したいずれかの積層セラミックコンデンサがはんだ層を介して実装された実装基板であって、前記積層セラミックコンデンサの内部電極層は、前記実装基板の水平方向に積層されている。

【0023】

また、本発明の一態様に係る積層セラミックコンデンサの製造方法によれば、誘電体層を介して内部電極層が積層され、前記内部電極層の積層体の高さが前記内部電極層の幅より大きい素体を形成する工程と、前記内部電極層が引き出された前記素体の端面に外部電極を形成する工程とを備える。

【0024】

また、本発明の一態様に係る積層セラミックコンデンサの製造方法によれば、前記内部電極層は、セラミック成分を含まない堆積膜で構成される。

【発明の効果】

【0025】

本発明の一態様によれば、積層セラミックコンデンサの低背化を図りつつ、内部電極の積層数を増大させることができる。

【図面の簡単な説明】

【0026】

【図1】第１実施形態に係る積層セラミックコンデンサの構成例を示す斜視図である。

【図2A】図１の積層セラミックコンデンサを第１内部電極の位置で長さ方向に切断した断面図である。

【図2B】図１の積層セラミックコンデンサを第２内部電極の位置で長さ方向に切断した断面図である。

【図2C】図１の積層セラミックコンデンサを素体の位置で幅方向に切断した断面図である。

【図2D】図１の積層セラミックコンデンサにおいて内部電極が幅方向にドーム状である場合の素体の位置で幅方向に切断した断面図である。

【図3】第１実施形態に係る積層セラミックコンデンサの製造方法を示すフローチャートである。

【図4A】第１実施形態に係る積層セラミックコンデンサの製造方法を示す斜視図である。

【図4B】第１実施形態に係る積層セラミックコンデンサの製造方法を示す斜視図である。

【図4C】比較例に係る積層セラミックコンデンサの製造方法を示す斜視図である。

【図5A】第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。

【図5B】第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。

【図5C】第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。

【図5D】第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。

【図5E】第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。

【図5F】第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。

【図5G】第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。

【図5H】第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。

【図6】第２実施形態に係る積層セラミックコンデンサの構成例を示す斜視図である。

【図7】第３実施形態に係る積層セラミックコンデンサの構成例を示す斜視図である。

【図8A】第４実施形態に係る積層セラミックコンデンサを第１内部電極の位置で長さ方向に切断した断面図である。

【図8B】第４実施形態に係る積層セラミックコンデンサを第２内部電極の位置で長さ方向に切断した断面図である。

【図8C】第４実施形態に係る積層セラミックコンデンサを素体の位置で幅方向に切断した断面図である。

【図9】第５実施形態に係る積層セラミックコンデンサが実装された実装基板の構成例を示す断面図である。

【図10】実施例に係る積層セラミックコンデンサの高さおよび容量を比較例と比較して示す図である。

【発明を実施するための形態】

【0027】

以下、添付の図面を参照しながら、本発明の実施形態を詳細に説明する。なお、以下の実施形態は本発明を限定するものではなく、実施形態で説明されている特徴の組み合わせの全てが本発明の構成に必須のものとは限らない。実施形態の構成は、本発明が適用される装置の仕様や各種条件（使用条件、使用環境等）によって適宜修正または変更され得る。本発明の技術的範囲は、特許請求の範囲によって確定され、以下の個別の実施形態によって限定されない。また、以下の説明に用いる図面は、各構成を分かり易くするため、実際の構造と縮尺および形状などを異ならせることがある。

【0028】

（第１実施形態）
図１は、第１実施形態に係る積層セラミックコンデンサの構成例を示す斜視図、図２Ａは、図１の積層セラミックコンデンサを第１内部電極の位置で長さ方向に切断した断面図、図２Ｂは、図１の積層セラミックコンデンサを第２内部電極の位置で長さ方向に切断した断面図、図２Ｃは、図１の積層セラミックコンデンサを素体の位置で幅方向に切断した断面図、図２Ｄは、図１の積層セラミックコンデンサにおいて内部電極が幅方向にドーム状である場合の素体の位置で幅方向に切断した断面図である。なお、図２Ａは、図１のＡ１－Ａ１線に沿って切断した断面図、図２Ｂは、図１のＢ１－Ｂ１線に沿って切断した断面図、図２Ｃは、図１のＣ１－Ｃ１線に沿って切断した断面図である。

【0029】

図１および図２Ａから図２Ｃにおいて、積層セラミックコンデンサ１Ａは、素体２および外部電極６Ａ、６Ｂを備える。素体２は、積層体２Ａおよびカバー層５Ａ、５Ｂを備える。積層体２Ａは、内部電極層３Ａ、３Ｂおよび誘電体層４を備える。カバー層５Ａ、５Ｂは、積層体２Ａを積層方向に挟むように位置する。

【0030】

内部電極層３Ａ、３Ｂは、誘電体層４を介して交互に素体２の対向する端面ＭＡ、ＭＢに引き出されて積層されている。図１および図２Ａから図２Ｃでは、内部電極層３Ａ、３Ｂが合計で１１層分だけ積層された例を示したが、内部電極層３Ａ、３Ｂの積層数は、特に限定されない。

【0031】

なお、以下の説明では、素体２の端面ＭＡ、ＭＢの法線方向を長さ方向ＤＬ、素体２の端面ＭＡ、ＭＢの法線方向に垂直かつ内部電極層３Ａ、３Ｂに垂直な方向（内部電極層３Ａ、３Ｂの積層方向）を幅方向ＤＷ、素体２の端面ＭＡ、ＭＢの法線方向に垂直かつ内部電極層３Ａ、３Ｂに水平な方向（内部電極層３Ａ、３Ｂの幅方向）を高さ方向（または素体２の厚み方向）ＤＨと言うことがある。このとき、内部電極層３Ａ、３Ｂは、誘電体層４を介して幅方向ＤＷに積層される。また、素体２の端面ＭＡ、ＭＢは、長さ方向ＤＬに対向する。また、カバー層５Ａ、５Ｂは、素体２の幅方向ＤＷに対向する。素体２は、素体２の稜線に沿って面取りされてもよい。

【0032】

なお、積層セラミックコンデンサ１Ａは実装基板上に実装され、その実装基板上に実装される半導体チップに加わるノイズの除去などに使用される。このとき、積層セラミックコンデンサ１Ａの実装面の垂直方向に対向する１対の面を上面および下面と言うことがある。また、積層セラミックコンデンサ１Ａの実装面の水平方向に対向する面のうち、内部電極層３Ａ、３Ｂが引き出されていない面を１対の側面と言うことがある。

【0033】

外部電極６Ａ、６Ｂは、素体２の長さ方向ＤＬに互いに分離された状態で互いに対向するように素体２に形成される。このとき、各外部電極６Ａ、６Ｂは、素体２の各端面ＭＡ、ＭＢから、端面ＭＡ、ＭＢに垂直な４つの面にかけて連続的に形成することができる。

【0034】

内部電極層３Ａ、３Ｂは、誘電体層４を介して素体２の幅方向ＤＷに交互に積層されている。このとき、各内部電極層３Ａ、３Ｂは、素体２の高さ方向ＤＨに直立した状態で素体２内に位置することができる。また、長さ方向ＤＬにおいて、内部電極層３Ａ、３Ｂは、積層体２Ａ内で異なる位置に交互に配置されている。例えば、内部電極層３Ａは、内部電極層３Ｂに対して素体２の一方の端面ＭＡ側に配置し、内部電極層３Ｂは、内部電極層３Ａに対して素体２の他方の端面ＭＢ側に配置することができる。そして、内部電極層３Ａの端部は、素体２の長さ方向ＤＬの一方の端面ＭＡ側で誘電体層４の端部に引き出され、外部電極６Ａに接続される。内部電極層３Ｂの端部は、素体２の長さ方向ＤＬの他方の端面ＭＢ側で誘電体層４の端部に引き出され、外部電極６Ｂに接続される。
一方、素体２の高さ方向ＤＨにおいて、内部電極層３Ａ、３Ｂの端部は、誘電体層４にて覆われている。素体２の高さ方向ＤＨでは、内部電極層３Ａ、３Ｂの端部の位置は揃っていてもよい。

【0035】

ここで、積層体２Ａの積層の高さＴＡは、各内部電極層３Ａ、３Ｂの幅ＷＡより大きい。なお、積層体２Ａの積層方向は、素体２の幅方向ＤＷである。各内部電極層３Ａ、３Ｂの幅方向は、素体２の高さ方向ＤＨである。このとき、積層体２Ａの積層の高さＴＡを増大させることにより、素体２の高さを増大させることなく、内部電極層３Ａ、３Ｂの積層数を増大させることができる。このため、積層セラミックコンデンサ１Ａの低背化を図りつつ、容量を増大させることができる。

【0036】

また、各内部電極層３Ａ、３Ｂの長さＬＡは、各内部電極層３Ａ、３Ｂの幅ＷＡより大きくすることができる。このとき、各内部電極層３Ａ、３Ｂの長さＬＡは、各内部電極層３Ａ、３Ｂの幅ＷＡの２倍より大きいのが好ましい。なお、各内部電極層３Ａ、３Ｂの長さ方向は、素体２の長さ方向ＤＬである。これにより、素体２の高さを増大させることなく、積層セラミックコンデンサ１Ａの容量を増大させることが可能となるとともに、低背化を図ることができる。

【0037】

また、各内部電極層３Ａ、３Ｂの長さＬＡは、積層体２Ａの積層の高さＴＡより大きくすることができる。これにより、素体２の高さを増大させることなく、積層セラミックコンデンサ１Ａの容量を増大させることが可能となるとともに、低背化を図ることができる。

【0038】

なお、各内部電極層３Ａ、３Ｂの幅ＷＡは、３０μｍ以上５００μｍ以下であるのが好ましく、さらに好ましくは３０μｍ以上２００μｍ以下であるのがよい。各内部電極層３Ａ、３Ｂの長さＬＡは１０００μｍ以上であるのが好ましい。内部電極層３Ａ、３Ｂの積層数は４５０以上であるのが好ましい。

【0039】

また、各内部電極層３Ａ、３Ｂの幅方向の端部の厚みは、各内部電極層３Ａ、３Ｂの幅方向の中央部の厚みの８５％以上１１５％以下の範囲内にあるのが好ましい。ここで、各内部電極層３Ａ、３Ｂは、スパッタ膜または蒸着膜などの堆積膜で構成することができる。このとき、各内部電極層３Ａ、３Ｂには、セラミック成分を含まないようにすることができる。

【0040】

ここで、図２Ｄに示すように、金属の粉末を含む塗布膜の焼成で各内部電極層３Ａ´、３Ｂ´を形成するものとする。この場合、図２Ｃの素体２の代わりに図２Ｄの素体２´が形成される。素体２´は、積層体２Ａの代わりに積層体２Ａ´を備える。積層体２Ａ´では、誘電体層４を介して内部電極層３Ａ´、３Ｂ´が交互に積層される。ここで、塗布膜の焼成で各内部電極層３Ａ´、３Ｂ´を形成した場合、各内部電極層３Ａ´、３Ｂ´の幅ＷＡが小さくなると、各内部電極層３Ａ´、３Ｂ´が幅方向にドーム状になる。このとき、内部電極層３Ａ´、３Ｂ´間の絶縁性が低下しないようにするため、積層体２Ａ´では、積層体２Ａに比べて単位長さ当たりの内部電極層３Ａ´、３Ｂ´の積層数が減少するとともに、内部電極層３Ａ´、３Ｂ´の幅方向の端部で電極間距離が増大することから、容量の低下を招く。

【0041】

これに対して、図２Ｃの積層体２Ａでは、各内部電極層３Ａ、３Ｂの幅方向の端部の厚みは、各内部電極層３Ａ、３Ｂの幅方向の中央部の厚みの８５％以上１１５％以下の範囲内にある。このため、図２Ｃの積層体２Ａでは、図２Ｄの積層体２Ａ´に比べて単位長さ当たりの内部電極層３Ａ、３Ｂの積層数を増大させることが可能となるとともに、内部電極層３Ａ、３Ｂの幅方向の端部で電極間距離の増大を抑制することができ、容量の低下を抑制することができる。

【0042】

なお、各内部電極層３Ａ、３Ｂの厚みの平均値は１μｍ以下、各内部電極層３Ａ、３Ｂの厚みは０．０５μｍ以上であるであるのが好ましく、さらに好ましくは各内部電極層３Ａ、３Ｂの厚みの平均値は０．５μｍ以下、各内部電極層３Ａ、３Ｂの厚みは０．０５μｍ以上であるのがよい。

【0043】

内部電極層３Ａ、３Ｂの主成分は、例えば、Ｃｕ（銅）、Ｆｅ（鉄）、Ｚｎ（亜鉛）、Ａｌ（アルミニウム）、Ｓｎ（スズ）、Ｎｉ（ニッケル）、Ｔｉ（チタン）、Ａｇ（銀）、Ａｕ（金）、Ｐｔ（白金）、Ｐｄ（パラジウム）、Ｔａ（タンタル）およびＷ（タングステン）などの金属から選択することができ、これらの金属を含む合金であってもよい。

【0044】

誘電体層４の厚みは０．０５μｍ～５μｍの範囲内とすることができる。誘電体層４の材料は、例えば、ペロブスカイト構造を有するセラミック材料を主成分とすることができる。なお、主成分は、５０ａｔ％以上の割合で含まれていればよい。誘電体層４のセラミック材料は、例えば、チタン酸バリウム、チタン酸ストロンチウム、チタン酸カルシウム、チタン酸マグネシウム、チタン酸バリウムストロンチウム、チタン酸バリウムカルシウム、ジルコン酸カルシウム、ジルコン酸バリウム、チタン酸ジルコン酸カルシウムおよび酸化チタンなどから選択することができる。

【0045】

カバー層５Ａ、５Ｂの材料は、例えば、セラミック材料を主成分とすることができる。このとき、カバー層５Ａ、５Ｂのセラミック材料の主成分は、誘電体層４のセラミック材料の主成分と同一であってもよい。

【0046】

各外部電極６Ａ、６Ｂの主成分は、Ｃｕ、Ｆｅ、Ｚｎ、Ａｌ、Ｎｉ、Ｐｔ、Ｐｄ、Ａｇ、ＡｕおよびＳｎから選択される少なくとも１つを含む金属または合金である。
各外部電極６Ａ、６Ｂは導電層として、素体２上に形成された下地層７と、下地層７上に積層されためっき層９を備えてもよい。下地層７は、長さ方向ＤＬに互いに分離された状態で互いに対向するように素体２に形成される。このとき、下地層７は、素体２の各端面ＭＡ、ＭＢから、端面ＭＡ、ＭＢに垂直な４つの面にかけて連続的に形成することができる。

【0047】

下地層７の導電性材料として用いられる金属は、例えば、Ｃｕ、Ｆｅ、Ｚｎ、Ａｌ、Ｎｉ、Ｐｔ、Ｐｄ、Ａｇ、ＡｕおよびＳｎから選択される少なくとも１つを含む金属または合金を主成分とすることができる。下地層７は、金属が混在された共材を含んでもよい。共材は、下地層７中に島状に混在することで素体２と下地層７との間の熱膨張率の差を低減し、下地層７にかかる応力を緩和することができる。共材は、例えば、誘電体層４の主成分であるセラミック成分である。下地層７は、ガラス成分を含んでいてもよい。ガラス成分は、下地層７に混在することで下地層７を緻密化することができる。このガラス成分は、例えば、Ｂａ（バリウム）、Ｓｒ（ストロンチウム）、Ｃａ（カルシウム）、Ｚｎ、Ａｌ、Ｓｉ（ケイ素）またはＢ（ホウ素）などの酸化物である。

【0048】

ここで、下地層７は、導電性金属ペーストの焼結体で構成するのが好ましい。これにより、素体２と下地層７との密着性を確保しつつ、下地層７の厚膜化を図ることが可能となり、各外部電極６Ａ、６Ｂの強度を確保しつつ、内部電極層３Ａ、３Ｂとの導通性を確保することができる。

【0049】

めっき層９は、下地層７を覆うように外部電極６Ａ、６Ｂごとに連続的に形成される。めっき層９は、下地層７を介して内部電極層３Ａ、３Ｂと導通する。また、めっき層９は、はんだを介して実装基板の端子と導通する。

【0050】

めっき層９の材料は、例えば、Ｃｕ、Ｆｅ、Ｚｎ、Ａｌ、Ｎｉ、Ｐｔ、Ｐｄ、Ａｇ、ＡｕおよびＳｎから選択される少なくとも１つを含む金属または合金である。めっき層９は、単一金属成分のめっき層でもよく、互いに異なる金属成分の複数のめっき層でもよい。めっき層９は、例えば、下地層７上に形成されたＣｕめっき層９Ａと、Ｃｕめっき層９Ａ上に形成されたＮｉめっき層９Ｂと、Ｎｉめっき層９Ｂ上に形成されたＳｎめっき層９Ｃの３層構造とすることができる。Ｃｕめっき層９Ａは、下地層７へのめっき層９の密着性を向上させることができる。Ｎｉめっき層９Ｂは、はんだ付け時の各外部電極６Ａ、６Ｂの耐熱性を向上させることができる。Ｓｎめっき層９Ｃは、めっき層９に対するはんだの濡れ性を向上させることができる。

【0051】

図３は、第１実施形態に係る積層セラミックコンデンサの製造方法の一例を示すフローチャート、図４Ａおよび図４Ｂは、第１実施形態に係る積層セラミックコンデンサの製造方法を示す斜視図、図４Ｃは、比較例に係る積層セラミックコンデンサの製造方法を示す斜視図、図５Ａから図５Ｈは、第１実施形態に係る積層セラミックコンデンサの製造方法の一例を示す断面図である。なお、図５Ｃから図５Ｈでは、誘電体層４を介して内部電極層３Ａ、３Ｂが交互に５層分だけ積層される場合を例にとった。

【0052】

図３のＳ１において、分散剤および成形助剤としての有機バインダおよび有機溶剤を誘電体材料粉末に加え、粉砕・混合してスラリを生成する。誘電体材料粉末は、例えば、セラミック粉末を含む。誘電体材料粉末は、添加物を含んでいてもよい。添加物は、例えば、Ｍｇ（マグネシウム）、Ｍｎ（マンガン）、Ｖ（バナジウム）、Ｃｒ（クロム）、Ｙ（イットリウム）、Ｓｍ（サマリウム）、Ｅｕ（ユウロピウム）、Ｇｄ（カドミウム）、Ｔｂ（テウビウム）、Ｄｙ（ジスプロシウム、Ｈｏ（ホロミウム）、Ｅｒ（エルビウム）、Ｔｍ（ツリウム）、Ｙｂ（イッテルビウム）、Ｃｏ（コバルト）、Ｎｉ、Ｌｉ（リチウム）、Ｂ、Ｎａ（ナトリウム）、Ｋ（カリウム）またはＳｉの酸化物もしくはガラスである。有機バインダは、例えば、ポリビニルブチラール樹脂またはポリビニルアセタール樹脂である。有機溶剤は、例えば、エタノールまたはトルエンである。

【0053】

次に、図３のＳ２、図４Ａおよび図５Ａに示すように、セラミック粉末を含むスラリをキャリアフィルム上にシート状に塗布して乾燥させたグリーンシート２４を作製する。キャリアフィルムは、例えば、ＰＥＴ（ポリエチレンテレフタレート）フィルムである。スラリの塗布には、ドクターブレード法、ダイコータ法またはグラビアコータ法などを用いることができる。

【0054】

次に、図３のＳ３、図４Ｂおよび図５Ｂに示すように、複数枚のグリーンシートのうち内部電極層３Ａ、３Ｂを形成する層のグリーンシート２４上に内部電極パターン２３を形成する。内部電極パターン２３の形成では、スパッタまたは蒸着などの成膜方法を用いることができる。このとき、内部電極パターン２３に対応した開口部を有するメタルマスクを介してスパッタまたは蒸着を実施することにより、長手方向および幅方向に分離された複数の内部電極パターン２３をグリーンシート２４上に形成することができる。

【0055】

このとき、積層セラミックコンデンサ１Ａの低背化を図るために、内部電極パターン２３の幅ＷＡは短く設定される。例えば、内部電極パターン２３の幅ＷＡは、３０μｍ以上２００μｍ以下に設定される。
ここで、スパッタまたは蒸着などの成膜方法で内部電極パターン２３を形成することにより、内部電極パターン２３の幅ＷＡを短くした場合においても、各内部電極層３Ａ、３Ｂの幅方向の端部の厚みは、各内部電極層３Ａ、３Ｂの幅方向の中央部の厚みの８５％以上１１５％以下の範囲内に設定することができる。

【0056】

一方、図４Ｃに示すように、図２Ｄの内部電極層３Ａ´、３Ｂ´を形成する層のグリーンシート２４に内部電極用導電ペーストを所定のパターンとなるように塗布し、内部電極パターン２３´を形成する方法がある。このとき、１枚のグリーンシート２４には、グリーンシート２４の長手方向および幅方向に分離された複数の内部電極パターン２３´を形成することができる。内部電極用導電ペーストは、内部電極層３Ａ´、３Ｂ´の材料として用いられる金属の粉末を含む。また、内部電極用導電ペーストは、バインダと、溶剤と、必要に応じて助剤とを含む。内部電極用導電ペーストは、共材として、誘電体層４の主成分であるセラミック材料を含む場合もある。内部電極用導電ペーストの塗布には、スクリーン印刷法、インクジェット印刷法またはグラビア印刷法などが用いられる。

【0057】

ここで、内部電極用導電ペーストの塗布により、内部電極パターン２３´を形成する方法では、内部電極パターン２３´の幅ＷＡが小さくなると、各内部電極層３Ａ´、３Ｂ´が幅方向にドーム状になる。このため、内部電極層３Ａ´、３Ｂ´が積層された積層体２Ａ´では、内部電極層３Ａ、３Ｂが積層された積層体２Ａに比べて単位長さ当たりの内部電極層３Ａ´、３Ｂ´の積層数が減少するとともに、内部電極層３Ａ´、３Ｂ´の幅方向の端部で電極間距離が増大することから、容量の低下を招く。

【0058】

次に、図３のＳ４および図５Ｃに示すように、図５Ｂの内部電極パターン２３が形成されたグリーンシート２４と、内部電極パターン２３が形成されていない外層用のグリーンシート２５Ａ、２５Ｂを所定の順序で複数枚数だけ積み重ねた積層ブロックを作製する。このとき、積層方向に隣接するグリーンシート２４の内部電極パターン２３Ａ、２３Ｂが、グリーンシート２４の長手方向に交互にずらされるように積み重ねる。また、内部電極パターン２３Ａのみが積層方向に積み重ねられる部分と、内部電極パターン２３Ａ、２３Ｂが積層方向に交互に積み重ねられる部分と、内部電極パターン２３Ｂのみが積層方向に積み重ねられる部分とができるようにする。

【0059】

次に、図３のＳ５および図５Ｄに示すように、図５のＳ４の成型工程で得られた積層ブロックをプレスし、グリーンシート２４、２５Ａ、２５Ｂを圧着する。積層ブロックをプレスする方法として、例えば、積層ブロックを静水圧プレスする方法などを用いることができる。

【0060】

次に、図３のＳ６および図５Ｅに示すように、図５のＳ５の圧着工程でプレスされた積層ブロックを切断し、直方体形状の素体２に個片化する。積層ブロックの切断は、内部電極パターン２３Ａのみが積層方向に積み重ねられる部分と、内部電極パターン２３Ｂのみが積層方向に積み重ねられる部分で行う。積層ブロックの切断には、例えば、ブレードダイシングなどの方法を用いることができる。

【0061】

このとき、図５Ｆに示すように、個片化された素体２には、誘電体層４を介して交互に積層された内部電極層３Ａ、３Ｂが形成されるとともに、積層体２Ａの積層方向の最下層および最上層にカバー層５Ａ、５Ｂが形成される。内部電極層３Ａは、素体２の一方の端面ＭＡで誘電体層４の表面から引き出され、内部電極層３Ｂは、素体２の他方の端面ＭＢで誘電体層４の表面から引き出される。

【0062】

次に、図３のＳ７に示すように、図３のＳ６で個片化された素体２に含まれるバインダを除去する。バインダの除去では、例えば、約３５０℃のＮ_２雰囲気中で素体２を加熱する。

【0063】

次に、図３のＳ８および図５Ｇに示すように、図３のＳ７でバインダが除去された素体２の両端面ＭＡ、ＭＢと、各端面ＭＡ、ＭＢの周面の４つの面（上面、下面、一対の側面）に、下地層７を形成するための下地層用導電ペーストを塗布して乾燥させる。下地層用導電ペーストの塗布には、例えば、ディッピング法を用いることができる。下地層用導電ペーストは、下地層７の導電性材料として用いられる金属の粉末またはフィラーを含む。例えば、下地層７の導電性材料として用いられる金属がＮｉの場合、下地層用導電ペーストは、Ｎｉの粉末またはフィラーを含む。また、下地層用導電ペースト７は、共材として、例えば、誘電体層４の主成分であるセラミック成分を含む。例えば、下地層用導電ペーストには、共材として、チタン酸バリウムを主成分とする酸化物セラミックの粒子（例えば、Ｄ５０粒子径で０．０１μｍ～４μｍ）が混入される。また、下地層用導電ペーストは、バインダと、溶剤とを含む。

【0064】

次に、図５のＳ９および図５Ｇに示すように、図３のＳ８で下地層用導電ペーストが塗布された素体２を焼成し、内部電極層３Ａ、３Ｂと誘電体層４を一体化するとともに、素体２に一体化された下地層７を形成する。素体２および下地層用導電ペーストの焼成は、例えば、焼成炉にて１０００～１４００℃で１０分～２時間だけ行う。内部電極層３Ａ、３ＢにＮｉまたはＣｕなどの卑金属を使用している場合は、内部電極層３Ａ、３Ｂの酸化を防止するため、焼成炉内を還元雰囲気にして焼成することができる。なお、下地層７の形成では、Ｎ_２ガス雰囲気中で６００℃～１０００℃の温度で再酸化処理を行ってもよい。

【0065】

次に、図５のＳ１０および図５Ｈに示すように、Ｃｕめっき層９Ａ、Ｎｉめっき層９ＢおよびＳｎめっき層９Ｃを下地層７上に順次形成する。ここで、下地層７が形成された素体２を、めっき液とともにバレルに収容し、バレルを回転させつつ通電することにより、めっき層９を形成することができる。

【0066】

（第２実施形態）
図６は、第２実施形態に係る積層セラミックコンデンサの構成例を示す斜視図である。
図６において、積層セラミックコンデンサ１Ｘは、素体２および外部電極６ＡＸ、６ＢＸを備える。積層セラミックコンデンサ１Ｘは、図１の積層セラミックコンデンサ１Ａと外部電極６ＡＸ、６ＢＸが異なる点以外は図１の積層セラミックコンデンサ１Ａと同様に構成することができる。

【0067】

外部電極６ＡＸ、６ＢＸは、長さ方向ＤＬに互いに分離された状態で互いに対向するように素体２に形成される。このとき、各外部電極６ＡＸ、６ＢＸは、素体２の各端面ＭＡ、ＭＢから、端面ＭＡ、ＭＢに垂直な３つの面にかけて連続的に形成することができる。すなわち、外部電極６ＡＸ、６ＢＸは、素体２の各端面ＭＡ、ＭＢから、素体２Ｘの下面側および一対の側面にかけて連続的に形成される。このとき、各外部電極６ＡＸ、６ＢＸは、素体２の上面側には形成されない。なお、外部電極６ＡＸ、６ＢＸの上端は、素体２の側面側では、素体２の上面よりも低い位置に形成してもよい。

【0068】

各外部電極６ＡＸ、６ＢＸは、素体２上に形成された下地層７Ｘと、下地層７Ｘ上に積層されためっき層９Ｘを備える。下地層７Ｘは、長さ方向ＤＬに互いに分離された状態で互いに対向するように素体２に形成される。このとき、下地層７Ｘは、素体２の各端面ＭＡ、ＭＢから、端面ＭＡ、ＭＢに垂直な３つの面にかけて連続的に形成され、それぞれ内部電極層３Ａ、３Ｂに接続される。すなわち、下地層７Ｘは、素体２の各端面ＭＡ、ＭＢから、素体２の下面側および一対の側面にかけて連続的に形成される。このとき、下地層７Ｘは、素体２の上面側には形成されない。なお、下地層７Ｘの上端は、素体２の側面側では、素体２の上面よりも低い位置に形成してもよい。ただし、下地層７Ｘの上端は、素体２Ｘの側面側において、内部電極層３Ａ、３Ｂの位置よりも高い位置に形成される。

【0069】

めっき層９Ｘは、下地層７Ｘを覆うように外部電極６ＡＸ、６ＢＸごとに連続的に形成される。めっき層９Ｘは、下地層７Ｘを介して内部電極層３Ａ、３Ｂと導通する。めっき層９Ｘは、例えば、下地層７Ｘ上に形成されたＣｕめっき層９ＡＸと、Ｃｕめっき層９ＡＸ上に形成されたＮｉめっき層９ＢＸと、Ｎｉめっき層９ＢＸ上に形成されたＳｎめっき層９ＣＸの３層構造とすることができる。

【0070】

ここで、積層セラミックコンデンサ１Ｘは、図１の外部電極６Ａ、６Ｂの代わりに外部電極６ＡＸ、６ＢＸを備えることにより、積層セラミックコンデンサ１に比べて低背化を図ることができる。

【0071】

（第３実施形態）
図７は、第３実施形態に係る積層セラミックコンデンサの構成例を示す斜視図である。なお、図７では、積層セラミックコンデンサの幅方向ＤＷの端部を内部電極層の位置で切断して示した。
図７において、積層セラミックコンデンサ１Ｙは、素体２Ｙおよび外部電極６ＡＹ、６ＢＹを備える。素体２Ｙは、積層体２ＡＹを備える。積層体２ＡＹは、内部電極層３ＡＹ、３ＢＹおよび誘電体層４Ｙを備える。

【0072】

内部電極層３ＡＹ、３ＢＹは、誘電体層４Ｙを介し素体２Ｙの幅方向ＤＷに交互に積層されている。このとき、各内部電極層３ＡＹ、３ＢＹは、素体２の高さ方向ＤＨに直立した状態で素体２Ｙ内に位置することができる。また、素体２Ｙの長さ方向ＤＬにおいて、内部電極層３ＡＹ、３ＢＹは、積層体２Ａ内で同一の位置に交互に配置されている。このとき、素体２Ｙからの内部電極層３ＡＹ、３ＢＹの引き出し位置は、内部電極層３ＡＹ、３ＢＹの幅方向に対向する素体２Ｙの一対の端面のうち一方に端面ＭＹにのみに設定される。

【0073】

内部電極層３ＡＹ、３ＢＹを素体２Ｙから引き出すために、素体２Ｙの端面ＭＹ側にリード電極ＲＡ、ＲＢを設けることができる。このとき、リード電極ＲＡは、内部電極層３ＡＹの長さ方向の一端側に接続し、リード電極ＲＢは、内部電極層３ＢＹの長さ方向の他端側に接続されている。そして、リード電極ＲＡ、ＲＢは、内部電極層３ＡＹ、３ＢＹごとに素体２Ｙの長さ方向ＤＬの異なる位置に配置され、素体２Ｙの端面ＭＹ側に引き出される。このとき、内部電極層３ＡＹのそれぞれのリード電極ＲＡは、素体２Ｙの幅方向ＤＷの位置を一致させ、内部電極層３ＢＹのそれぞれのリード電極ＲＢは、素体２Ｙの幅方向ＤＷの位置を一致させることができる。

【0074】

ここで、積層体２ＡＹの積層の高さＴＹは、各内部電極層３ＡＹ、３ＢＹの幅ＷＹより大きい。なお、積層体２ＡＹの積層方向は、素体２Ｙの幅方向ＤＷである。各内部電極層３ＡＹ、３ＢＹの幅方向は、素体２Ｙの高さ方向ＤＨである。また、各内部電極層３ＡＹ、３ＢＹの長さＬＹは、各内部電極層３ＡＹ、３ＢＹの幅ＷＹより大きくすることができる。なお、各内部電極層３ＡＹ、３ＢＹの長さ方向は、素体２Ｙの長さ方向ＤＬである。また、各内部電極層３ＡＹ、３ＢＹの長さＬＹは、積層体２Ａの積層の高さＴＹより大きくすることができる。なお、内部電極層３ＡＹ、３ＢＹおよび誘電体層４Ｙの材料および厚みは、図１の内部電極層３Ａ、３Ｂおよび誘電体層４の材料および厚みと同様に設定することができる。

【0075】

外部電極６ＡＹ、６ＢＹは、素体２Ｙの長さ方向ＤＬに互いに分離された状態で素体２Ｙの端面ＭＹ側に並列に形成される。各外部電極６ＡＹ、６ＢＹは、素体２Ｙの端面ＭＹ側に形成された下地層７Ｙと、下地層７Ｙ上に積層されためっき層９Ｙを備える。下地層７Ｙは、素体２Ｙの長さ方向ＤＬに互いに分離された状態で素体２Ｙの端面ＭＹ側に並列に形成され、それぞれリード電極ＲＡ、ＲＢに接続される。

【0076】

めっき層９Ｙは、下地層７Ｙを覆うように外部電極６ＡＹ、６ＢＹごとに連続的に形成される。めっき層９Ｙは、下地層７Ｙを介して内部電極層３ＡＹ、３ＢＹと導通する。めっき層９Ｙは、例えば、下地層７Ｙ上に形成されたＣｕめっき層９ＡＹと、Ｃｕめっき層９ＡＹ上に形成されたＮｉめっき層９ＢＹと、Ｎｉめっき層９ＢＹ上に形成されたＳｎめっき層９ＣＹの３層構造とすることができる。

【0077】

ここで、積層セラミックコンデンサ１Ｙは、図１の外部電極６Ａ、６Ｂの代わりに外部電極６ＡＹ、６ＢＹを備えることにより、積層セラミックコンデンサ１に比べて低背化を図ることができる。

【0078】

（第４実施形態）
図８Ａは、第４実施形態に係る積層セラミックコンデンサを第１内部電極の位置で長さ方向に切断した断面図、図８Ｂは、第４実施形態に係る積層セラミックコンデンサを第２内部電極の位置で長さ方向に切断した断面図、図８Ｃは、第４実施形態に係る積層セラミックコンデンサを素体の位置で幅方向に切断した断面図である。

【0079】

図８Ａから図８Ｃにおいて、積層セラミックコンデンサ１Ｃは、図２Ａから図２Ｃの積層セラミックコンデンサ１Ａの素体２の代わりに素体２Ｃを備える。素体２Ｃは、積層体２ＡＣ、カバー層５Ａ、５Ｂおよびサイドマージン層８Ａ、８Ｂを備える。積層体２ＡＣは、内部電極層３Ａ、３Ｂおよび誘電体層４を備える。

【0080】

カバー層５Ａ、５Ｂは、積層体２ＡＣを積層方向に挟むように位置する。サイドマージン層８Ａ、８Ｂは、内部電極層３Ａ、３Ｂの幅方向に積層体２ＡＣを挟むように位置する。サイドマージン層８Ａ、８Ｂは、内部電極層３Ａ、３Ｂの幅方向の端部に接触することができる。なお、積層体２ＡＣを積層方向は、素体２Ｃの幅方向ＤＷ、内部電極層３Ａ、３Ｂの幅方向は、素体２Ｃの高さ方向ＤＨである。

【0081】

積層体２ＡＣでは、内部電極層３Ａ、３Ｂは、内部電極層３Ａ、３Ｂの幅方向において誘電体層４から露出する。積層体２ＡＣは、内部電極層３Ａ、３Ｂの幅方向において内部電極層３Ａ、３Ｂが誘電体層４から露出する点以外は、図２Ａから図２Ｃの積層体２Ａと同様に構成することができる。ただし、積層セラミックコンデンサ１Ｃでは、内部電極層３Ａ、３Ｂは、内部電極用導電ペーストの塗布膜の焼成で形成してもよい。この場合、図４Ｃの内部電極パターン２３´の形成工程において、内部電極パターン２３´をその幅方向に素体２Ｃごとに分離させる必要はない。このため、内部電極パターン２３´の幅ＷＡを増大させることができ、内部電極パターン２３´がその幅方向にドーム状となるのを抑制することができる。このため、内部電極用導電ペーストの塗布膜の焼成で内部電極層３Ａ、３Ｂを形成した場合においても、各内部電極層３Ａ、３Ｂの幅方向の端部の厚みを、各内部電極層３Ａ、３Ｂの幅方向の中央部の厚みの８５％以上１１５％以下の範囲内に設定することができる。

【0082】

なお、図５Ｅの工程で積層ブロックを切断するときに、積層ブロックの幅方向の切断位置は、積層セラミックコンデンサ１Ａでは、内部電極用導電ペーストが塗布されてない位置に設定されるが、積層セラミックコンデンサ１Ｃでは、内部電極用導電ペーストが塗布されている位置に設定される。このため、内部電極層３Ａ、３Ｂの幅方向において内部電極層３Ａ、３Ｂが誘電体層４から露出する。そして、積層ブロックの切断後に内部電極層３Ａ、３Ｂの幅方向に積層体２ＡＣを挟むようにサイドマージン層８Ａ、８Ｂを形成する。そして、サイドマージン層８Ａ、８Ｂが形成された素体２Ｃに対し、図５Ｇと同様の工程で下地層７を形成し、さらに図５Ｈと同様の工程で下地層７上にめっき層９を形成する。

【0083】

（第５実施形態）
図９は、第５実施形態に係る積層セラミックコンデンサが実装された実装基板の構成例を示す断面図である。
図９において、実装基板４１の裏面側には、ランド電極４２Ａ、４２Ｂ、４４Ａ、４４Ｂが形成されている。積層セラミックコンデンサ１Ａは、各外部電極６Ａ、６Ｂのめっき層９にそれぞれ付着されたはんだ層４３Ａ、４３Ｂを介してランド電極４２Ａ、４２Ｂに接続される。このとき、積層セラミックコンデンサ１Ａは、各内部電極層３Ａ、３Ｂの幅方向が素体２の高さ方向ＤＨに一致するように実装基板４１上に実装される。実装基板４１の裏面側のランド電極４４Ａ、４４Ｂ上には、はんだボール４７Ａ、４７Ｂが形成される。

【0084】

一方、実装基板４１の表面側には、不図示の半導体チップが実装される。この半導体チップは、マイクロプロセッサであってもよいし、半導体メモリであってもよいし、ＦＰＧＡ（Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）であってもよいし、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ））であってもよい。

【0085】

実装基板４５の裏面側には、ランド電極４６Ａ、４６Ｂが形成されている。実装基板４１、４５は、はんだボール４７Ａ、４７Ｂを介して互いに接続される。実装基板４５は、実装基板４１が実装されるマザーボードとして用いることができる。

【0086】

実装基板４１、４５の間は、はんだボール４７Ａ、４７Ｂを介して一定の間隔に維持される。このとき、実装基板４１、４５の間には、積層セラミックコンデンサ１Ａを封止する樹脂４８が設けられる。この樹脂４８は、例えば、エポキシ樹脂である。この樹脂４８は、はんだボール４７Ａ、４７Ｂを介して実装基板４１、４５が互いに接続された後、実装基板４１、４５の間に注入し、硬化させてもよい。

【0087】

ここで、実装基板４１の裏面側に積層セラミックコンデンサ１Ａを実装することにより、実装基板４１の表面側に実装される半導体チップの裏面側に積層セラミックコンデンサ１Ａを配置することができる。このため、実装基板４１の表面側に実装される半導体チップに近接させて積層セラミックコンデンサ１Ａを実装することが可能となり、半導体チップに加わるノイズを効果的に除去することが可能となる。

【0088】

また、積層体２Ａの積層の高さＴＡを各内部電極層３Ａ、３Ｂの幅ＷＡより大きくし、各内部電極層３Ａ、３Ｂの幅方向が素体２の高さ方向ＤＨに一致するように積層セラミックコンデンサ１Ａを実装基板４１上に実装することにより、積層セラミックコンデンサ１Ａの容量の低下を抑制しつつ積層セラミックコンデンサ１Ａの実装時の高さを低くすることができる。このため、はんだボール４７Ａ、４７Ｂを介して互いに接続された実装基板４１、４５間の隙間に積層セラミックコンデンサ１Ａを収容することができ、実装基板４１の表面側に配置される半導体チップの裏面側に積層セラミックコンデンサ１Ａを配置することが可能となるとともに、半導体チップに加わるノイズを効果的に除去することが可能となる。

【0089】

（実施例）
図１０は、実施例に係る積層セラミックコンデンサの高さおよび容量を比較例と比較して示す図である。なお、図１０では、図１の積層セラミックコンデンサ１Ａの外形サイズが１００５である場合を想定したが、外形サイズが０６０３または０４０２などでも同様の結果となる。また、実施例１～３は、積層セラミックコンデンサ１Ａに図２Ｄの素体２´を用いた場合、実施例４～６は、積層セラミックコンデンサ１Ａに図２Ｃの素体２を用いた場合を示す。比較例は、各内部電極層３Ａ、３Ｂが実装基板に対して平行に積層されている場合（通常工法）を例にとった。

【0090】

図１０において、通常工法（比較例１～３）では、低背化するために内部電極層３Ａ、３Ｂの積層数を減らすと、容量密度が大きく低下する。一方、実施例１～３では、各内部電極層３Ａ´、３Ｂ´が幅方向にドーム状になり、各内部電極層３Ａ´、３Ｂ´の中央部と端部の厚みの差が大きくなることから、容量密度の低下を招く。実施例４～６では、低背化するために各内部電極層３Ａ´、３Ｂ´の積層数を減らす必要がなく、各内部電極層３Ａ´、３Ｂ´の中央部と端部の厚みの差が小さくなることから、容量密度を維持することができた。また、実施例４～６では、内部電極層３Ａ、３Ｂが実装面に対して直立しているため、積層セラミックコンデンサ１Ａの実装時の負荷に対する抗折強度も高くすることができる。

【符号の説明】

【0091】

１Ａ 積層セラミックコンデンサ
２ 素体
２Ａ 積層体
３Ａ、３Ｂ 内部電極層
４ 誘電体層
５Ａ、５Ｂ カバー層
６Ａ、６Ｂ 外部電極
７ 下地層
９ めっき層

【図1】

【図2A】

【図2B】

【図2C】

【図2D】

【図3】

【図4A】

【図4B】

【図4C】

【図5A】

【図5B】

【図5C】

【図5D】

【図5E】

【図5F】

【図5G】

【図5H】

【図6】

【図7】

【図8A】

【図8B】

【図8C】

【図9】

【図10】