特開 2022-142228 半導体記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022142228

(43)【公開日】2022-09-30

(54)【発明の名称】半導体記憶装置

(51)【国際特許分類】

   H01L 27/11597 20170101AFI20220922BHJP

   H01L 45/00 20060101ALI20220922BHJP

   H01L 49/00 20060101ALI20220922BHJP

【ＦＩ】

H01L27/11597

H01L45/00 Z

H01L49/00 Z

【審査請求】未請求

【請求項の数】16

【出願形態】ＯＬ

(21)【出願番号】P 2021042328

(22)【出願日】2021-03-16

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100140486

【弁理士】

【氏名又は名称】鎌田 徹

(74)【代理人】

【識別番号】100170058

【弁理士】

【氏名又は名称】津田 拓真

(74)【代理人】

【識別番号】100121843

【弁理士】

【氏名又は名称】村井 賢郎

(72)【発明者】

【氏名】高木 恵介

(72)【発明者】

【氏名】松尾 和展

(72)【発明者】

【氏名】鈴木 都文

(72)【発明者】

【氏名】上牟田 雄一

(72)【発明者】

【氏名】塩川 太郎

(72)【発明者】

【氏名】齋藤 真澄

(72)【発明者】

【氏名】神谷 優太

(72)【発明者】

【氏名】高橋 恒太

【テーマコード（参考）】

5F083

【Ｆターム（参考）】

5F083FR05

5F083GA06

5F083GA10

5F083GA11

5F083JA39

5F083JA40

5F083JA56

5F083JA60

5F083KA01

5F083KA05

5F083MA06

5F083MA16

5F083PR03

5F083PR21

(57)【要約】      （修正有）

【課題】耐久性の向上した半導体記憶装置を提供する。
【解決手段】強誘電体層を用いた不揮発性の記憶装置として構成されている半導体記憶装置は、酸化チタンを含むチャンネル層１２０と、電極層２１０と、チャンネル層１２０と電極層２１０との間に設けられ、強誘電体材料を含む強誘電体層１３０と、を備える。誘電体材料としては、ハフニア（ＨｆＯ２）のようなハフニウムを含む酸化物や、ジルコニア（ＺｒＯ２）のようなジルコニウムを含む酸化物を用いることができる。強誘電体層１３０には、チタン１３１が含まれている。
【選択図】図４

【特許請求の範囲】

【請求項1】

酸化チタンを含むチャンネル層と、
電極層と、
前記チャンネル層と前記電極層との間に設けられ、強誘電体材料を含む強誘電体層と、を備え、
前記強誘電体層はチタンを含む、半導体記憶装置。

【請求項2】

前記強誘電体層は、ハフニウム及びジルコニウムのうちの少なくとも一方を含む酸化物を含む、請求項１に記載の半導体記憶装置。

【請求項3】

前記強誘電体層は、直方晶系の結晶を含む、請求項２に記載の半導体記憶装置。

【請求項4】

前記強誘電体層においては、
単位体積当たりにおける前記チタンの含有量が、単位体積当たりにおける前記ハフニウム及び前記ジルコニウムの含有量の１％以下である、請求項２又は３に記載の半導体記憶装置。

【請求項5】

前記強誘電体層においては、
前記チャンネル層側の部分における前記チタンの濃度が、前記電極層側の部分における前記チタンの濃度よりも高い、請求項１乃至４のいずれか１項に記載の半導体記憶装置。

【請求項6】

前記強誘電体層と前記電極層との間には、リーク電流を抑制するための絶縁膜が形成されている、請求項１乃至５のいずれか１項に記載の半導体記憶装置。

【請求項7】

前記強誘電体層には窒素が含まれている、請求項１乃至６のいずれか１項に記載の半導体記憶装置。

【請求項8】

前記強誘電体層においては、
単位体積当たり含まれる前記窒素の原子数が、１×１０^１９／ｃｍ^３から５×１０^２１／ｃｍ^３の範囲内である、請求項７に記載の半導体記憶装置。

【請求項9】

前記強誘電体層は、ハフニウム及びジルコニウムを含む酸化物を含み、
前記強誘電体層においては、
前記チャンネル層側の部分における前記ジルコニウムの濃度が、前記電極層側の部分における前記ジルコニウムの濃度よりも高い、請求項１乃至８のいずれか１項に記載の半導体記憶装置。

【請求項10】

酸化チタンを含むチャンネル層と、
電極層と、
前記チャンネル層と前記電極層との間に設けられ、ハフニウム及びジルコニウムのうちの少なくとも一方と酸素とを含み直方晶系の結晶を含む誘電体層と、
を備え、
前記誘電体層はチタンを含む、半導体記憶装置。

【請求項11】

前記誘電体層においては、
単位体積当たりにおける前記チタンの含有量が、単位体積当たりにおける前記ハフニウム及び前記ジルコニウムの含有量の１％以下である、請求項１０に記載の半導体記憶装置。

【請求項12】

前記誘電体層においては、
前記チャンネル層側の部分における前記チタンの濃度が、前記電極層側の部分における前記チタンの濃度よりも高い、請求項１０又は１１に記載の半導体記憶装置。

【請求項13】

前記誘電体層と前記電極層との間には、リーク電流を抑制するための絶縁膜が形成されている、請求項１０乃至１２のいずれか１項に記載の半導体記憶装置。

【請求項14】

前記誘電体層には窒素が含まれている、請求項１０乃至１３のいずれか１項に記載の半導体記憶装置。

【請求項15】

前記誘電体層においては、
単位体積当たり含まれる前記窒素の原子数が、１×１０１９／ｃｍ３から５×１０２１／ｃｍ３の範囲内である、請求項１４に記載の半導体記憶装置。

【請求項16】

前記誘電体層はハフニウム及びジルコニウムを含み、
前記誘電体層においては、
前記チャンネル層側の部分における前記ジルコニウムの濃度が、前記電極層側の部分における前記ジルコニウムの濃度よりも高い、請求項１０乃至１５のいずれか１項に記載の半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体記憶装置に関する。

【背景技術】

【0002】

強誘電体層の自発分極を利用する半導体記憶装置が注目されている。このような半導体記憶装置では、自発分極の程度に応じて、チャンネルを導通状態にするために必要な閾値電圧の値が変化する。強誘電体層のこのような性質を利用することで、各メモリセルにデータを記憶させることが可能となる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１９－１６１０５６号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

開示された実施形態によれば、耐久性の向上した半導体記憶装置が提供される。

【課題を解決するための手段】

【0005】

実施形態に係る半導体記憶装置は、酸化チタンを含むチャンネル層と、電極層と、チャンネル層と電極層との間に設けられ、強誘電体材料を含む強誘電体層と、を備える。上記の強誘電体層にはチタンが含まれている。

【図面の簡単な説明】

【0006】

【図1】図１は、第１実施形態に係る半導体記憶装置の等価回路を示す図である。

【図2】図２は、第１実施形態に係る半導体記憶装置の全体構成を模式的に示す図である。

【図3】図３は、第１実施形態に係る半導体記憶装置の構成を示す断面図である。

【図4】図４は、第１実施形態に係る半導体記憶装置の構成を示す断面図である。

【図5】図５は、閾値電圧の変化を示すグラフである。

【図6】図６は、強誘電体層におけるチャージトラップについて説明するための図である。

【図7】図７は、強誘電体層及びチャンネル層のそれぞれにおけるバンドギャップについて説明するための図である。

【図8】図８は、強誘電体層及びその近傍におけるエネルギーバンドを示す図である。

【図9】図９は、第１実施形態に係る半導体記憶装置の製造方法を示す図である。

【図10】図１０は、強誘電体層におけるリーク電流について説明するための図である。

【図11】図１１は、強誘電体層における、チタンの含有量と自発分極量との関係を示す図である。

【図12】図１２は、第２実施形態に係る半導体記憶装置の構成を示す断面図である。

【図13】図１３は、強誘電体層における、チタンの含有量の分布を示す図である。

【図14】図１４は、第３実施形態に係る半導体記憶装置の構成を示す断面図である。

【図15】図１５は、第４実施形態に係る半導体記憶装置の構成を示す断面図である。

【発明を実施するための形態】

【0007】

以下、添付図面を参照しながら本実施形態について説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。

【0008】

第１実施形態について説明する。本実施形態に係る半導体記憶装置１０は、強誘電体層を用いた不揮発性の記憶装置として構成されている。図１には、半導体記憶装置１０が備えるメモリセルアレイ１１の構成が等価回路図として示されている。尚、メモリセルアレイ１１を含む半導体記憶装置１０の全体構成については、図２を参照しながら後に説明する。

【0009】

図１に示されるように、メモリセルアレイ１１は複数のＮＡＮＤストリングＳＲを含んでいる。それぞれのＮＡＮＤストリングＳＲは、例えば、複数のメモリセルＭＣ、及び、２つのセレクトトランジスタＳ１、Ｓ２を含んでいる。尚、図１においては、４つのメモリセルＭＣ（ＭＣ１～ＭＣ４）が示されているのであるが、ＮＡＮＤストリングＳＲに含まれるメモリセルＭＣの数は、図１の例とは異なっていてもよい。

【0010】

メモリセルアレイ１１には、複数のビット線ＢＬが設けられている。尚、図１においては、ビット線ＢＬが２本（ＢＬ１、ＢＬ２）だけ示されているのであるが、ビット線ＢＬの本数は図１の例とは異なっていてもよい。

【0011】

ＮＡＮＤストリングＳＲに含まれる複数のメモリセルＭＣは、セレクトトランジスタＳ１のソースと、セレクトトランジスタＳ２のドレインと、の間において直列に配置されている。セレクトトランジスタＳ１のドレインはいずれかのビット線ＢＬに接続されている。セレクトトランジスタＳ２のソースは共通のソース線ＳＬに接続されている。

【0012】

それぞれのメモリセルＭＣは、ゲート部分に後述の強誘電体層を有するトランジスタとして構成されている。当該強誘電体層で生じる自発分極の方向や大きさが、メモリセルＭＣに保持されるデータに対応したものとなる。

【0013】

なお、ＮＡＮＤストリングＳＲ中のメモリセルＭＣのうち、セレクトトランジスタＳ１側及びセレクトトランジスタＳ２側に設けられている１つまたは複数のメモリセルＭＣは、データ記憶には用いられないダミーセルとして取り扱われることがある。本実施形態のように、ダミーセルを省略することも可能である。

【0014】

メモリセルアレイ１１に含まれる複数のセレクトトランジスタＳ１のゲートは、いずれもセレクトゲート線ＳＧＤに接続されている。セレクトゲート線ＳＧＤは、各セレクトトランジスタＳ１の開閉を切り換えるための電圧が印加される線である。

【0015】

メモリセルアレイ１１に含まれる複数のセレクトトランジスタＳ２のゲートは、いずれもセレクトゲート線ＳＧＳに接続されている。セレクトゲート線ＳＧＳは、各セレクトトランジスタＳ２の開閉を切り換えるための電圧が印加される線である。

【0016】

複数のメモリセルＭＣ（ＭＣ１～ＭＣ４）のそれぞれのゲートは、各メモリセルＭＣに対応して設けられたワード線ＷＬ（ＷＬ１～ＷＬ４）に接続されている。それぞれのワード線ＷＬは、各メモリセルＭＣの開閉を切り換えたり、メモリセルＭＣが有する強誘電体層の自発分極量を変化させたりする等の目的で、電圧が印加される線である。

【0017】

尚、各メモリセルＭＣに対するデータの書き込み、読み出し、及び消去を行うために行われる具体的な方法としては、公知となっている様々な方法を用いることができる。このため、その具体的な方法については説明を省略する。

【0018】

メモリセルアレイ１１を含む半導体記憶装置１０の全体構成について、図２を参照しながら説明する。以下においては、図２に示されるｘ方向、ｙ方向、及びｚ方向を適宜用いながら、各構成要素の配置等を説明する。

【0019】

図２に示されるように、メモリセルアレイ１１では、平板状の電極層２１０が複数設けられており、これらがｚ方向に沿って並ぶように、互いに間隔を空けて積層配置されている。尚、互いに隣り合う電極層２１０の間には、絶縁層２２０（図３を参照）が配置されているのであるが、図２においてはその図示が省略されている。ｚ方向に沿って積層されている電極層２１０の数は、図２に示される例とは異なっていてもよい。

【0020】

電極層２１０は、導電性を有する材料により形成された層である。電極層２１０の材料としては、例えばタングステンや窒化チタン、又はその化合物を用いることができる。不純物を添加されたポリシリコンにより電極層２１０が形成されていてもよい。本実施形態では、電極層２１０は窒化チタンにより形成されている。

【0021】

電極層２１０と共に交互に積層される絶縁層２２０は、絶縁性の材料により形成された層である。絶縁層２２０の材料としては、例えば酸化シリコン等を用いることができる。

【0022】

メモリセルアレイ１１では、円柱形状のメモリピラー１００が複数設けられている。それぞれのメモリピラー１００は、複数の電極層２１０及び上記の絶縁層２２０を貫くように、ｚ方向に沿って伸びている。メモリピラー１００の一端はビット線ＢＬに接続されている。メモリピラー１００の他端は、図２においては不図示のソース線ＳＬに対して電気的に接続されている。メモリピラー１００のうち、積層された電極層２１０と交差する部分のそれぞれが、先に述べたメモリセルＭＣやセレクトトランジスタＳ１、Ｓ２として機能する。図２の例では、最もｚ方向側に配置された電極層２１０が、図１のセレクトゲート線ＳＧＤとして機能する。また、最も－ｚ方向側に配置された電極層２１０は、図１のセレクトゲート線ＳＧＳとして機能する。セレクトゲート線ＳＧＤとセレクトゲート線ＳＧＳとの間に配置された複数の電極層２１０は、図１のワード線ＷＬ（ＷＬ１～ＷＬ４）として機能する。

【0023】

ビット線ＢＬは、電極層２１０のうち最もｚ方向側に配置されたものよりも、更にｚ方向側となる高さ位置において、複数設けられている。それぞれのビット線ＢＬは、ｙ方向に沿って伸びており、ｘ方向に沿って並ぶように設けられている。ビット線ＢＬの数は、図２に示される例とは異なっていてもよい。それぞれのビット線ＢＬには、ｙ方向に沿って並んでいる複数のメモリピラー１００のｚ方向側端部が接続されている。

【0024】

それぞれのビット線ＢＬは、コンタクト６１を介して、センスアンプ１５に接続されている。センスアンプ１５は、ビット線ＢＬに電圧を印可したり、ビット線ＢＬの電圧を読み出したりするための制御回路である。

【0025】

それぞれの電極層２１０は、メモリセルアレイ１１からｘ方向側へと引き出されている。メモリセルアレイ１１よりもｘ方向側の部分では、電極層２１０が階段状に形成されている。具体的には、－ｚ方向側に行く程、電極層２１０がｘ方向側へとより長く伸びるように引き出されている。これにより、それぞれの電極層２１０は、その一部がｚ方向側に向けて露出している。このような構成により、電極層２１０のそれぞれに対してコンタクト３１等を接続し、個別に電圧の印加を行うことが可能となっている。

【0026】

最も－ｚ方向側に配置された電極層２１０、すなわち、セレクトゲート線ＳＧＳとして機能する電極層２１０は、コンタクト３１、上側配線３２、及びコンタクト３３を介して、ゲート線駆動回路１３に接続されている。ゲート線駆動回路１３は、セレクトゲート線ＳＧＳに電圧を印可するための制御回路である。

【0027】

最もｚ方向側に配置された電極層２１０、すなわち、セレクトゲート線ＳＧＤとして機能する電極層２１０は、コンタクト５１、上側配線５２、及びコンタクト５３を介して、ゲート線駆動回路１４に接続されている。ゲート線駆動回路１４は、セレクトゲート線ＳＧＤに電圧を印可するための制御回路である。

【0028】

セレクトゲート線ＳＧＳとセレクトゲート線ＳＧＤとの間に配置された複数の電極層２１０、すなわち、ワード線ＷＬとして機能する複数の電極層２１０のそれぞれは、コンタクト４１、上側配線４２、及びコンタクト４３を介して、ワード線駆動回路１２に接続されている。ワード線駆動回路１２は、ワード線ＷＬに電圧を印可するための制御回路である。

【0029】

図３を参照しながら、メモリピラー１００の内部構造について説明する。図３には、メモリピラー１００及びその近傍の部分を、メモリピラー１００の中心軸ＡＸを含む面に沿って切断した場合の断面が模式的に示されている。同図に示されるように、メモリピラー１００は、コア部１１０と、チャンネル層１２０と、強誘電体層１３０と、を備えている。

【0030】

コア部１１０は、メモリピラー１００の中心部分に配置された層であって、例えば酸化シリコンのような絶縁性の材料により形成されている。

【0031】

チャンネル層１２０は、コア部１１０の外周面を覆うように形成された半導体層である。本実施形態では、酸化チタンを含む材料によりチャンネル層１２０が形成されている。チャンネル層１２０は、メモリセルＭＣやセレクトトランジスタＳ１、Ｓ２のチャンネルとして機能する部分である。尚、メモリピラー１００の中心部分を含む範囲にチャンネル層１２０が配置されており、上記のコア部１１０が設けられていない態様としてもよい。チャンネル層１２０の一端はいずれかのビット線ＢＬに対して電気的に接続されており、チャンネル層１２０の他端はソース線ＳＬに対して電気的に接続されている。

【0032】

強誘電体層１３０は、チャンネル層１２０の外周面を覆うように形成された層である。強誘電体層１３０は、強誘電体材料を含む材料により形成されている。このような強誘電体材料としては、例えばハフニア（ＨｆＯ_２）のようなハフニウムを含む酸化物や、例えばジルコニア（ＺｒＯ_２）のようなジルコニウムを含む酸化物を用いることができる。強誘電体層１３０を構成する強誘電体材料は、ハフニウム及びジルコニウムの両方を含む酸化物であってもよい。本実施形態では、ハフニアを主原料とする強誘電体材料により強誘電体層１３０が形成されている。強誘電体層１３０の結晶構造は直方晶となっている。強誘電体層１３０の結晶構造は、その全体において直方晶となっていてもよいが、一部においてのみ直方晶となっていてもよい。

【0033】

図３に示されるように、強誘電体層１３０の外周面には、積層された複数の電極層２１０のそれぞれが接続されている。先に述べたように、メモリピラー１００のうち、積層された電極層２１０と交差する部分のそれぞれが、図１のメモリセルＭＣやセレクトトランジスタＳ１、Ｓ２のようなトランジスタとして機能する。電極層２１０に高電圧が印加されると、その電圧値に応じて、強誘電体層１３０における自発分極の方向や大きさが変化する。以下では、これらのパラメータを総じて、強誘電体層１３０の「自発分極量」とも表記する。この自発分極量が、メモリセルＭＣに保持されるデータに対応したものとなる。

【0034】

メモリセルＭＣのゲートに対し、電極層２１０を介して閾値電圧以上の電圧が印加されると、当該電極層２１０の内側にあるチャンネル層１２０は導通状態となる。上記の閾値電圧は、自発分極量に応じて変化する。この特性を利用することで、メモリセルＭＣに保持されたデータを読み出すことができる。

【0035】

以上に説明したように、本実施形態に係る半導体記憶装置１０は、強誘電体材料を含む材料により形成された強誘電体層１３０と、酸化チタンを含む材料により形成され、強誘電体層１３０と隣り合う位置に配置されたチャンネル層１２０と、導電性を有する材料により形成され、強誘電体層１３０を挟んでチャンネル層１２０とは反対側となる位置に配置された電極層２１０と、を備えている。

【0036】

メモリピラー１００の内部における更なる具体的な構成について、図４を参照しながら説明する。図４においては、メモリピラー１００の内部構造を示す断面のうち、中心軸ＡＸの片側の部分だけが示されている。同図に示されるように、強誘電体層１３０の内部にはチタン１３１が含まれている。つまり、本実施形態における強誘電体層１３０は、ハフニアに対しチタン１３１を含有させた材料により形成されている。

【0037】

ただし、チタン１３１は、強誘電体層１３０の全体に一様に分布しているのではなく、チャンネル層１２０側に偏って分布している。つまり、強誘電体層１３０においては、チャンネル層１２０側（図４では右側）の部分におけるチタン１３１の濃度が、電極層２１０側（図４では左側）の部分におけるチタン１３１の濃度よりも高くなっている。尚、図４においては、強誘電体層１３０のうちチャンネル層１２０側の部分にのみチタン１３１が分布しているように描かれているのであるが、強誘電体層１３０のうち電極層２１０側の部分に含まれるチタン１３１の量は０ではなくてもよい。

【0038】

強誘電体層１３０に含まれるチタン１３１の濃度は、電極層２１０側からチャンネル層１２０側に行くに従って次第に高くなっている。このような態様に替えて、電極層２１０側からチャンネル層１２０側に行く途中において、チタン１３１の濃度が段階的に変化するような態様であってもよい。尚、ここでいう「チタン１３１の濃度」とは、強誘電体層１３０の単位体積当たりに含まれるチタン１３１の原子の個数のことである。

【0039】

強誘電体層１３０にチタン１３１を含有させたことの効果について、図５を参照しながら説明する。図５に示されるグラフの横軸は、メモリセルＭＣに対するデータの書き込み及び消去を繰り返し行った場合におけるサイクル数を表している。同グラフの縦軸は、メモリセルＭＣの閾値電圧、すなわち、チャンネル層１２０を導通状態とするために印加されるべき電圧の値を表している。

【0040】

図５の線Ｌ２１及びＬ２２は、比較例の構成における閾値電圧の変化を表している。この比較例に係る構成は、本実施形態に係る半導体記憶装置１０の構成と概ね同じである。ただし、比較例においては、強誘電体層１３０にチタン１３１が含有されていない。

【0041】

線Ｌ２１は、比較例のメモリセルＭＣにデータが書き込まれた状態における閾値電圧の変化を表しており、線Ｌ２２は、比較例のメモリセルＭＣからデータが消去された状態における閾値電圧の変化を表している。

【0042】

線Ｌ２２で表される消去状態の閾値電圧と、線Ｌ２１で表される書き込み状態の閾値電圧との差は、「メモリウィンドウ」と称される。よく知られているように、強誘電体材料を用いた構成の半導体記憶装置においては、安定的なデータの読み書きを行うために、このメモリウィンドウを広く確保しておくことが好ましい。しかしながら、図５に示されるように、メモリセルＭＣに対するデータの書き込み及び消去が繰り返し行われると、メモリウィンドウは次第に狭くなっていく傾向がある。図５の例では、横軸のサイクル数がＮとなった時点において、比較例におけるメモリウィンドウの値はＷ２となっている。メモリウィンドウの値が狭くなり過ぎると、半導体記憶装置におけるデータの読み書きを安定的に行うことが難しくなる。

【0043】

図５の線Ｌ１１及びＬ１２は、本実施形態の構成における閾値電圧の変化を表している。つまり、強誘電体層１３０にチタン１３１が含有されている場合における閾値電圧の変化を表している。このうち、線Ｌ１１は、本実施形態のメモリセルＭＣにデータが書き込まれた状態における閾値電圧の変化を表しており、線Ｌ１２は、本実施形態のメモリセルＭＣからデータが消去された状態における閾値電圧の変化を表している。

【0044】

比較例の場合と対比すると明らかなように、本実施形態の構成においては、メモリウィンドウが、比較例に比べて当初から広く確保されている。また、メモリセルＭＣに対するデータの書き込み及び消去が繰り返された場合におけるメモリウィンドウの変化は、比較例の場合に比べて抑制されている。例えば、横軸のサイクル数がＮとなった時点におけるメモリィンドウの値は、本実施形態では、Ｗ２よりも大きなＷ１となっている。

【0045】

このように、本実施形態に係る半導体記憶装置１０では、強誘電体層１３０にチタン１３１を含有させた構成とすることで、メモリウィンドウを広く確保することが可能となっている。これにより、半導体記憶装置１０の耐久性が向上している。

【0046】

図６（Ａ）には、上記の比較例に係る半導体記憶装置の構成が、図４と同様の視点で描かれている。図６（Ａ）に示されるように、比較例に係る半導体記憶装置において、メモリセルＭＣに対するデータの書き込み及び消去が繰り返し行われると、所謂「チャージトラップ」と称される現象が生じ、強誘電体層１３０に電子ｅがトラップされた状態となる。図５を参照しながら説明したような、メモリウィンドウが次第に狭くなっていく現象は、このチャージトラップにより、強誘電体層１３０にトラップされた電子ｅが増加して行くことに起因して生じるものと推測される。

【0047】

従来構成のように、チャンネル層の材料として例えばポリシリコン等が用いられた場合には、上記のチャージトラップが特に生じやすい。これは、チャンネル層と強誘電体層との間に酸化膜が形成されることで、電子ｅがより蓄積されやすくなってしまうためと考えられる。上記の比較例のように、チャンネル層の材料として酸化チタンが用いられた場合には、酸化膜が形成されないので、チャージトラップをある程度は抑制することができる。しかしながら、チャンネル層の材料を単に酸化チタンに置き換えただけでは、チャージトラップを十分に抑制することは難しい。

【0048】

これに対し、本実施形態に係る半導体記憶装置１０のように、強誘電体層１３０にチタン１３１が含有されている構成においては、図６（Ｂ）に示されるように、強誘電体層１３０からチャンネル層１２０へと電子ｅが移動しやすくなっている。このため、強誘電体層１３０にトラップされる電子ｅの量を従来よりも低減し、その結果として、メモリウィンドウが広い状態を長期間に亘り維持し続けることができる。

【0049】

強誘電体層１３０にチタン１３１を含有させると、チャンネル層１２０へ電子ｅが移動しやすくなる理由について説明する。図７には、チャンネル層１２０の材料である酸化チタン（ＴｉＯ_２）と、強誘電体層１３０の材料であるハフニア（ＨｆＯ_２）のそれぞれについて、Ｅ_ＣとＥ_Ｖの差であるバンドギャップの大きさが模式的に示されている。尚、Ｅ_Ｃは伝導帯の底のエネルギーであり、Ｅ_Ｖは価電子帯の頂上のエネルギーである。同図に示されるように、酸化チタンのバンドギャップは、ハフニウムのバンドギャップに比べて小さい。このようなバンドギャップの大小関係は、強誘電体層１３０の材料として、例えばジルコニウム等を用いた場合でも同様である。

【0050】

仮に、強誘電体層１３０にチタンが含有されていない場合には、上記のようなバンドギャップの差に起因して、強誘電体層１３０（ＨｆＯ_２）からチャンネル層１２０（ＴｉＯ_２）に向けた電子ｅの移動は生じにくい。

【0051】

図７において符号「１２５」が付されている部分は、強誘電体層１３０（ＨｆＯ_２）のうちチャンネル層１２０（ＴｉＯ_２）側の境界近傍部分、すなわち、ＨｆＯ_２にＴｉを含有させたことでＨｆＴｉＯと見なし得る部分、のバンドギャップを表している。当該部分のことを、以下では「接続部１２５」とも称する。接続部１２５では、Ｅ_Ｃ及びＥ_Ｖが大きく変化しており、チャンネル層１２０（ＴｉＯ_２）側から強誘電体層１３０（ＨｆＯ_２）側に向けて、バンドギャップが拡大されている。

【0052】

このような接続部１２５では、含有されているチタン１３１により、新たなエネルギー準位であるＥ１及びＥ２が生じている。これらはいずれも、強誘電体層１３０（ＨｆＯ_２）におけるＥ_Ｃよりも低く、且つ、強誘電体層１３０（ＨｆＯ_２）におけるＥ_Ｖよりも高い準位となる。

【0053】

その結果、図７の右端に示されるように、強誘電体層１３０（ＨｆＯ_２）のうち少なくともチャンネル層１２０（ＴｉＯ_２）側の部分では、Ｅ_ＣとＥ_Ｖの間の範囲に、Ｅ１及びＥ２の準位が生じることとなる。

【0054】

図８には、電極層２１０（ＴｉＮ）、チャンネル層１２０（ＴｉＯ_２）、及びこれらの間にある強誘電体層１３０（ＨｆＯ_２）からなるバンド図が示されている。図８においては、強誘電体層１３０（ＨｆＯ_２）において、電極層２１０（ＴｉＮ）からチャンネル層１２０（ＴｉＯ_２）に向かう方向の自発分極Ｐが生じている。同図に示される「Ｅ_ｆ」はフェルミ準位である。

【0055】

先に述べたように、強誘電体層１３０（ＨｆＯ_２）のうちチャンネル層１２０（ＴｉＯ_２）側の部分では、チタン１３１の含有により新たな準位Ｅ１が生じている。図８において矢印で示されるように、強誘電体層１３０においてトラップされた電子ｅは、準位Ｅ１を介してチャンネル層１２０（ＴｉＯ_２）側へと移動することができる。このため、本実施形態に係る半導体記憶装置１０では、強誘電体層１３０でトラップされたままとなる電子ｅの量を抑制することができる。強誘電体層１３０にトラップされるホールｈについても、準位Ｅ２を介してチャンネル層に移動させることで、ホールｈの蓄積を抑制することができる。

【0056】

半導体記憶装置１０の製造方法について、図９を参照しながら説明する。先ず、図９（Ａ）に示されるように、不図示のシリコン基板上に、複数の電極層２１０及び絶縁層２２０を交互に積層する。電極層２１０及び絶縁層２２０は、例えばＣＶＤ成膜により形成することができる。

【0057】

続いて、図９（Ｂ）に示されるように、積層された電極層２１０及び絶縁層２２０を貫くようにメモリホールＭＨを形成する。メモリホールは、例えばＲＩＥにより形成することができる。メモリホールＭＨが形成される位置は、図２のメモリピラー１００と対応するそれぞれの位置である。

【0058】

続いて、図９（Ｃ）に示されるように、メモリホールＭＨの内面に対し、強誘電体層１３０、チャンネル層１２０、及びコア部１１０が順に形成される。これらはいずれも、例えばＣＶＤ成膜等によって形成することができる。

【0059】

続いて、全体を加熱することで結晶化アニールが行われる。結晶化アニールの工程においては、強誘電体層１３０やチャンネル層１２０等の全体が高温となるように加熱される。これにより、強誘電体層１３０における強誘電体材料や、チャンネル層１２０における酸化チタンが、いずれも結晶化する。強誘電体層１３０の結晶構造は、先に述べたように、少なくとも一部において直方晶となる。

【0060】

このとき、図９（Ｄ）に示されるように、チャンネル層１２０（ＴｉＯ_２）に含まれるチタンの一部が、固体拡散によって強誘電体層１３０へと移動する。これにより、強誘電体層１３０は、図４等を参照しながら説明したように、その内部にチタン１３１を含有した状態となる。以上のような工程を経ることで、半導体記憶装置１０のメモリセルアレイ１１が完成する。

【0061】

尚、図９（Ａ）の段階においては、電極層２１０に替えて、例えば窒化シリコンからなる犠牲層を形成することとしてもよい。この場合、図９（Ｃ）のようにメモリピラー１００の形成が完了した後に、上記の犠牲層が電極層２１０にリプレイスされることとなる。

【0062】

以上に説明したように、強誘電体層１３０にチタン１３１を含有させると、チャージトラップを抑制し、メモリウィンドウを広く確保することが可能となる。しかしながら、強誘電体層１３０におけるチタン１３１の含有量が多くなり過ぎてしまった場合には、別の問題が生じ得る。図１０には、このようにチタン１３１の含有量が多くなり過ぎてしまった場合の例が示されている．

【0063】

強誘電体層１３０におけるチタン１３１の含有量が多くなり過ぎてしまうと、強誘電体層１３０の導電性が高くなるので、強誘電体層１３０を電子ｅが通過して流れやすくなる。つまり、チャンネル層１２０と電極層２１０との間におけるリーク電流が増加する。その結果、メモリセルＭＣにおけるデータの記憶を正常に行うことができなくなってしまう。

【0064】

また、図１１に示されるように、強誘電体層１３０におけるチタン１３１の含有量が多くなると、強誘電体層１３０の自発分極量は小さくなる。その結果、強誘電体層１３０が、強誘電体としての特性を発揮し得なくなる。このことによっても、メモリセルＭＣにおけるデータの記憶を正常に行うことができなくなってしまう。

【0065】

従って、強誘電体層１３０におけるチタン１３１の含有量は所定値以下に収めることが好ましい。本発明者らが行った実験によれば、強誘電体層１３０の単位体積当たりにおけるチタン１３１の含有量は、単位体積当たりにおけるハフニウムの含有量の１％以下とすることが好ましい。尚、ここでいう「含有量」とは、例えば、単位体積に含まれる原子の個数である。

【0066】

先に述べたように、強誘電体層１３０には、ハフニウム及びジルコニウムの少なくとも一方が含まれていればよい。いずれの場合であっても、強誘電体層１３０においては、単位体積当たりにおけるチタン１３１の含有量が、単位体積当たりにおけるハフニウム及びジルコニウムを合計した含有量、の１％以下に収まっていることが好ましい。

【0067】

強誘電体層１３０には、ハフニウムやジルコニウム、及び酸素に加えて、他の不純物元素が含まれていてもよい。このような不純物元素としては、例えば、水素（Ｈ）、炭素（Ｃ）、ホウ素（Ｂ）、塩素（Ｃｌ）、フッ素（Ｆ）、ヘリウム（Ｈｅ）、アルゴン（Ａｒ）等が挙げられる。これらのうち、Ｈ、Ｃ、Ｂ、Ｃｌが強誘電体層１３０に含まれている場合には、強誘電体層１３０における直方晶の単位胞体積が増加する。その結果、安定相である単斜晶の形成が抑制され、メモリウィンドウが拡大するという効果を得ることができる。

【0068】

不純物元素であるＨは、最小の原子であり、高濃度に導入することができるという利点がある。不純物元素にＣが含まれている場合には、強誘電体層１３０の結晶化温度を上昇させるという効果も得ることができる。Ｆは、結合エネルギーが比較的高く、強誘電体層１３０から容易には離脱しない。このため、不純物元素としてＦを添加すれば、強誘電体層１３０の特性を安定させることができる。ＨｅやＡｒは、不活性の元素なため他の原子との結合を作らない。このため、不純物元素としてＨｅやＡｒを添加すれば、リーク電流の原因となるエネルギー準位が強誘電体層１３０に形成されない、という効果も得ることができる。

【0069】

第２実施形態について説明する。以下では、第１実施形態と異なる点について主に説明し、第１実施形態と共通する点については適宜説明を省略する。

【0070】

図１２には、本実施形態に係る半導体記憶装置１０の構成が、図４と同様の視点で描かれている。本実施形態の強誘電体層１３０には、チタン１３１に加えて窒素１３２も含まれている。窒素１３２は、強誘電体層１３０において一様に分布していてもよいのであるが、チタン１３１と同様に偏って分布していてもよい。

【0071】

強誘電体層１３０に窒素１３２を含ませたことの効果について説明する。図１３に示されるグラフの横軸は、強誘電体層１３０（ＨｆＯ_２）における各位置を表している。同グラフでは、横軸に沿った左側が電極層２１０側であり、右側がチャンネル層１２０（ＴｉＯ_２）側である。同グラフの縦軸は、強誘電体層１３０の各位置におけるチタン１３１の含有量を表している。

【0072】

図１３の線Ｌ３１は、図９（Ｄ）の結晶化アニールが行われるより前の時点における、チタン１３１の分布を表している。第１実施形態のように、強誘電体層１３０に窒素１３２が含まれていない状態で結晶化アニールが行われた場合には、チタン１３１の分布は、矢印ＡＲ１に沿って線Ｌ３１から線Ｌ３２へと変化する。一方、本実施形態のように、強誘電体層１３０に窒素１３２が含まれている状態で結晶化アニールが行われた場合には、チタン１３１の分布は、矢印ＡＲ１に沿って線Ｌ３１から線Ｌ３３へと変化する。

【0073】

線Ｌ３２と線Ｌ３３とを対比すると明らかなように、強誘電体層１３０に窒素１３２が含まれている場合（線Ｌ３３）には、結晶化アニールが行われた際におけるチタン１３１の含有量の増加が抑制される。つまり、強誘電体層１３０に窒素１３２が含まれている場合には、チャンネル層１２０から強誘電体層１３０に向けて拡散するチタン１３１の量を、適量に抑えることが可能となる。これにより、図１０に示されるリーク電流の発生を防止することができる。また、図１１を参照しながら説明したような、強誘電体層１３０が、強誘電体としての特性を発揮し得なくなる現象も防止することができる。チタン１３１の拡散が抑制されるのは、窒素１３２の添加により、強誘電体層１３０における酸素欠損の連続性が失われるためであると考えられる。

【0074】

強誘電体層１３０に窒素を含有させるためには、例えば、図９（Ｃ）のようにＣＶＤ成膜で強誘電体層１３０を形成する際に、窒素を含む材料（例えばアンモニア）を添加すればよい。また、強誘電体層１３０の形成が完了した後に、プラズマ等により窒素を添加することとしてもよい。

【0075】

強誘電体層１３０に窒素を含有させることによる上記の効果は、強誘電体層１３０が、ジルコニウムを含む材料により形成されている場合でも同様に奏することができる。強誘電体層１３０が、ハフニウム及びジルコニウムの両方を含んでいる場合でも同様である。

【0076】

強誘電体層１３０においては、単位体積当たり含まれる窒素１３２の原子数が、１×１０^１９／ｃｍ^３から５×１０^２１／ｃｍ^３の範囲内である場合に、上記の効果が特に発揮されやすいことが確認されている。

【0077】

強誘電体層１３０においては、単位体積当たりにおける窒素１３２の含有量が、単位体積当たりにおけるハフニウム及びジルコニウムを合計した含有量、に対し０．０１％～５％の範囲内に収まっていることが好ましい。尚、ここでいう「含有量」とは、例えば、単位体積に含まれる原子の個数である。

【0078】

窒素１３２の含有量が上記いずれかの範囲内に収まっていれば、Ｔｉの拡散を十分に抑制することができる。また、当該範囲は、不純物原子を介したホッピング伝導が生じない範囲である。

【0079】

第３実施形態について説明する。以下では、第１実施形態と異なる点について主に説明し、第１実施形態と共通する点については適宜説明を省略する。

【0080】

図１４には、本実施形態に係る半導体記憶装置１０の構成が、図４と同様の視点で描かれている。本実施形態の強誘電体層１３０は、ハフニウムに加えてジルコニウム１３３をも含む酸化物、により形成されている。

【0081】

図１４に示されるように、本実施形態の強誘電体層１３０においては、チャンネル層１２０側の部分におけるジルコニウム１３３の濃度が、電極層２１０側の部分におけるジルコニウム１３３の濃度よりも高くなるように、ジルコニウム１３３の分布が偏っている。

【0082】

このような構成においては、チャンネル層１２０側の部分でジルコニウム１３３が高濃度で分布していることにより、チャンネル層１２０から強誘電体層１３０に向けて拡散するチタン１３１の量が、適量に抑えられる。これにより、図１０に示されるリーク電流の発生を防止することができる。また、図１１を参照しながら説明したような、強誘電体層１３０が、強誘電体としての特性を発揮し得なくなる現象も防止することができる。

【0083】

このようなジルコニウム１３３の分布は、例えば、図９（Ｃ）のようにＣＶＤ成膜で強誘電体層１３０を形成する際に、供給されるガスの成分を時間の経過と共に変化させることにより実現することができる。

【0084】

第４実施形態について説明する。以下では、第１実施形態と異なる点について主に説明し、第１実施形態と共通する点については適宜説明を省略する。

【0085】

図１５には、本実施形態に係る半導体記憶装置１０の構成が、図４と同様の視点で描かれている。図１５に示されるように、本実施形態では、強誘電体層１３０のうち電極層２１０側の表面全体が、絶縁膜１４０で覆われている。つまり、強誘電体層１３０と電極層２１０との間に絶縁膜１４０が形成されている。このような構成においては、図１０に示されるリーク電流の発生を、絶縁膜１４０によってより確実に防止することが可能となる。絶縁膜１４０の材料としては、酸化シリコンまたは酸化アルミニウム等の金属酸化物等を用いることができる。

【0086】

本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0087】

１０：半導体記憶装置、１２０：チャンネル層、１３０：強誘電体層、１３１：チタン、２１０：電極層。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】