特開 2022-142418 半導体集積回路及び演算システム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022142418

(43)【公開日】2022-09-30

(54)【発明の名称】半導体集積回路及び演算システム

(51)【国際特許分類】

   H03M 1/66 20060101AFI20220922BHJP

   G06G 7/14 20060101ALI20220922BHJP

   G06G 7/16 20060101ALI20220922BHJP

   G06N 3/063 20060101ALI20220922BHJP

   G06G 7/60 20060101ALN20220922BHJP

【ＦＩ】

H03M1/66 C

G06G7/14

G06G7/16

G06N3/063

G06G7/60

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2021042572

(22)【出願日】2021-03-16

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】ベルダン ラドゥ

(72)【発明者】

【氏名】宮下 大輔

(72)【発明者】

【氏名】出口 淳

【テーマコード（参考）】

5J022

【Ｆターム（参考）】

5J022BA01

5J022CC03

5J022CE02

5J022CE06

5J022CF01

5J022CF03

(57)【要約】

【課題】一つの実施形態は、複数のＤＡコンバータについてＤＡ変換の精度を向上することを目的とする。
【解決手段】一つの実施形態によれば、半導体集積回路の各ＤＡコンバータにおいて、第１のスイッチは、電流源に接続された第１端と容量素子の第１端に接続された第２端とを有する。第２のスイッチは、容量素子の第１端に接続された第１端と基準電位に接続された第２端とを有する。第３のスイッチは、容量素子の第１端に接続された第１端と増幅回路の入力ノードに接続された第２端とを有する。制御回路は、第１の期間に、第１のスイッチ及び第３のスイッチをオフ状態に維持しながら第２のスイッチをオン状態に維持する。制御回路は、第１の期間より後の第２の期間に、第２のスイッチ及び第３のスイッチをオフ状態に維持しながら第１のスイッチをオン状態に維持する。複数のＤＡコンバータは、グローバル回路から受ける信号に応じて、第２の期間の終了タイミングが同期する。
【選択図】図４

【特許請求の範囲】

【請求項1】

グローバル回路と、
前記グローバル回路に接続された複数のＤＡコンバータと、
を備え、
前記複数のＤＡコンバータのそれぞれは、
電流源と、
第１端及び前記ＤＡコンバータの基準電位に接続された第２端を有する容量素子と、
入力ノードを有する増幅回路と、
前記電流源に接続された第１端と、前記容量素子の前記第１端に接続された第２端と、を有する第１のスイッチと、
前記容量素子の前記第１端に接続された第１端と、前記基準電位に接続された第２端と、を有する第２のスイッチと、
前記容量素子の前記第１端に接続された第１端と、前記増幅回路の前記入力ノードに接続された第２端と、を有する第３のスイッチと、
第１の期間に、前記第１のスイッチ及び前記第３のスイッチをオフ状態に維持しながら前記第２のスイッチをオン状態に維持し、前記第１の期間より後の第２の期間に、前記第２のスイッチ及び前記第３のスイッチをオフ状態に維持しながら前記第１のスイッチをオン状態に維持する制御回路と、
を有し、
前記複数のＤＡコンバータは、前記グローバル回路から受ける信号に応じて、前記第２の期間の終了タイミングが同期する
半導体集積回路。

【請求項2】

前記制御回路は、前記第１の期間と前記第２の期間との間の第３の期間に、前記第１のスイッチ、前記第２のスイッチ及び前記第３のスイッチをオフ状態に維持する
請求項１に記載の半導体集積回路。

【請求項3】

前記制御回路は、前記第２の期間より後の第４の期間に、前記第１のスイッチ及び前記第２のスイッチをオフ状態に維持しながら前記第３のスイッチをオン状態に維持する
請求項２に記載の半導体集積回路。

【請求項4】

前記グローバル回路は、グローバルカウンタを有し、前記グローバルカウンタのカウント開始時にスタート信号を出力し、前記グローバルカウンタのカウント終了時にストップ信号を出力し、
前記制御回路は、前記グローバル回路に接続されたローカルカウンタを有し、前記グローバル回路から受けるスタート信号に応じて始まる前記第３の期間に、前記ローカルカウンタは入力されたデジタル信号の値から最大値までカウントアップし、前記ローカルカウンタのカウント値が前記最大値に達したことに応じて始まり前記グローバル回路から受けるストップ信号に応じて終わる前記第２の期間に、前記ローカルカウンタは最小値から前記入力されたデジタル信号の値までカウントアップする
請求項２又は３に記載の半導体集積回路。

【請求項5】

前記複数のＤＡコンバータは、前記第２の期間の開始タイミングが非同期である
請求項１から４のいずれか１項に記載の半導体集積回路。

【請求項6】

グローバル回路と、
前記グローバル回路に接続された複数のＤＡコンバータと、
を備え、
前記複数のＤＡコンバータのそれぞれは、
制御端を有する可変電流源と、
第１のノードに接続された第１端と、前記ＤＡコンバータの基準電位に接続された第２端と、を有する第１の容量素子と、
前記可変電流源の前記制御端に接続された第１端と、前記ＤＡコンバータの電源電位に接続された第２端と、を有する第２の容量素子と、
前記グローバル回路から参照信号が供給される第１の入力ノードと、前記第１のノードに接続された第２の入力ノードと、出力ノードと、を有する差動増幅回路と、
前記第１のノードに接続された第１端と、前記基準電位に接続された第２端と、を有する第１のスイッチと、
前記可変電流源の前記制御端に接続された第１端と、前記電源電位に接続された第２端と、を有する第２のスイッチと、
前記可変電流源の前記制御端に接続された第１端と、前記差動増幅回路の前記出力ノードに接続された第２端と、を有する第３のスイッチと、
前記可変電流源に接続された第１端と、前記第１のノードに接続された第２端と、を有する第４のスイッチと、
を有する、
半導体集積回路。

【請求項7】

前記差動増幅回路と前記第３のスイッチとの間に接続されたインバータをさらに備えた
請求項６に記載の半導体集積回路。

【請求項8】

前記複数のＤＡコンバータのそれぞれは、
第１の期間に、前記第３のスイッチ及び前記第４のスイッチをオフ状態に維持しながら前記第１のスイッチ及び前記第２のスイッチをオン状態に維持し、前記第１の期間より後の第２の期間に、前記第１のスイッチ及び前記第２のスイッチをオフ状態に維持しながら前記第３のスイッチ及び前記第４のスイッチをオン状態に維持する制御回路をさらに有する
請求項６に記載の半導体集積回路。

【請求項9】

複数の第１信号を生成する請求項１に記載の半導体集積回路と、
複数行及び複数列を構成するように配列され、前記複数の第１信号にそれぞれ独立した重みを乗算して複数の計算結果を生成する複数の乗算素子と、
前記複数列ごとに前記複数の計算結果のうちの各列の計算結果の和を計算して複数の第２信号を生成する複数の加算素子と、
を備えた演算システム。

【請求項10】

複数の第１信号を生成する請求項６に記載の半導体集積回路と、
複数行及び複数列を構成するように配列され、前記複数の第１信号にそれぞれ独立した重みを乗算して複数の計算結果を生成する複数の乗算素子と、
前記複数列ごとに前記複数の計算結果のうちの各列の計算結果の和を計算して複数の第２信号を生成する複数の加算素子と、
を備えた演算システム。

【発明の詳細な説明】

【技術分野】

【0001】

本実施形態は、半導体集積回路及び演算システムに関する。

【背景技術】

【0002】

複数のＤＡコンバータを有する半導体集積回路が知られている。複数のＤＡコンバータはそれぞれデジタル値をアナログ信号へ変換する。このとき、複数のＤＡコンバータについてＤＡ変換の精度を向上することが望まれる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特表２０１９－５０４５８５号公報

【特許文献2】特開２００９－３０３０４２号公報

【特許文献3】特開２０１１－１０９５６２号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

一つの実施形態は、複数のＤＡコンバータについてＤＡ変換の精度を向上できる半導体集積回路及び演算システムを提供することを目的とする。

【課題を解決するための手段】

【0005】

一つの実施形態によれば、グローバル回路と複数のＤＡコンバータとを有する半導体集積回路が提供される。複数のＤＡコンバータは、グローバル回路に接続される。複数のＤＡコンバータのそれぞれは、電流源と容量素子と増幅回路と第１のスイッチと第２のスイッチと第３のスイッチと制御回路とを有する。容量素子は、第１端、及びＤＡコンバータの基準電位に接続された第２端を有する。増幅回路は、入力ノードを有する。第１のスイッチは、電流源に接続された第１端と、容量素子の第１端に接続された第２端と、を有する。第２のスイッチは、容量素子の第１端に接続された第１端と、基準電位に接続された第２端と、を有する。第３のスイッチは、容量素子の第１端に接続された第１端と、増幅回路の入力ノードに接続された第２端と、を有する。制御回路は、第１の期間に、第１のスイッチ及び第３のスイッチをオフ状態に維持しながら第２のスイッチをオン状態に維持する。制御回路は、第２の期間に、第２のスイッチ及び第３のスイッチをオフ状態に維持しながら第１のスイッチをオン状態に維持する。第２の期間は、第１の期間より後の期間である。複数のＤＡコンバータは、グローバル回路から受ける信号に応じて、第２の期間の終了タイミングが同期する。

【図面の簡単な説明】

【0006】

【図1】第１の実施形態にかかる演算システムの構成を示す図。

【図2】第１の実施形態における半導体集積回路の構成を示す図。

【図3】第１の実施形態におけるＤＡコンバータ（ＳＣＩＤＡＣ）の構成を示す図。

【図4】第１の実施形態における半導体集積回路の動作を示す波形図。

【図5】第２の実施形態におけるＤＡコンバータの構成を示す図。

【図6】第２の実施形態におけるＤＡコンバータの補正動作を示す図。

【図7】第３の実施形態におけるＤＡコンバータの構成を示す図。

【図8】第３の実施形態におけるＤＡコンバータの動作を示す波形図。

【図9】第３の実施形態におけるＤＡコンバータの動作を示す図。

【図10】第３の実施形態におけるＤＡコンバータの動作を示す図。

【図11】第３の実施形態におけるＤＡコンバータの動作を示す図。

【図12】第３の実施形態におけるＤＡコンバータの動作を示す図。

【図13】第４の実施形態におけるＤＡコンバータの構成を示す図。

【図14】第４の実施形態におけるＤＡコンバータの動作を示す波形図。

【発明を実施するための形態】

【0007】

以下に添付図面を参照して、実施形態にかかる演算システムを詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

【0008】

（第１の実施形態）
第１の実施形態にかかる演算システムは、演算を実行する素子が行列状に配置された回路ブロックを含む。この回路ブロックは、各列の素子に、それぞれが独立して異なる値になり得る電圧を並列に印加するような用途が考えられる。例えば、第１の実施形態にかかる演算システムは、ニューラルネットワークの処理の一部を実行する用途に用いられ得る。ニューラルネットワークは、入力層と出力層との間に複数の中間層を有する。演算システムは、ニューラルネットワークにおけるある層の複数のニューロンの計算を積和演算で並行して行う。この積和演算の構成は、乗算素子が行列状に配置された回路ブロックで実現可能である。

【0009】

回路ブロックがアナログ信号を扱うが、回路ブロックへ供給される信号がデジタル信号である場合、回路ブロックに対して入力側である列方向端部には、複数のＤＡコンバータが配置される。演算システムの回路面積を低減するためには、各ＤＡコンバータは、列方向に狭い間隔で配置できることが要求され得る。回路ブロックにインメモリコンピューティングを適用する場合、行列状に配置される１つ１つの素子が非常に小さくなり得ることに応じて、ＤＡコンバータの回路面積を小さくすることが望ましい。

【0010】

例えば、演算システム１は、図１に示すように、不揮発性メモリ素子ＮＶＭを利用したインメモリコンピューティング向けの回路構成で実現可能である。図１は、演算システム１の構成を示す図である。

【0011】

演算システム１は、複数のＤＡコンバータ（ＤＡＣ）２＿ｉ～２＿ｉ＋３、回路ブロック３、及び出力ネットワーク４を有する。回路ブロック３では、複数のワードラインＷＬ_ｉ～ＷＬ_ｉ＋３と複数のビットラインＢＬ_ｊ～ＢＬ_ｊ＋３とが交差する位置に複数の不揮発性メモリ素子ＮＶＭ（ｉ，ｊ）～ＮＶＭ（ｉ＋３，ｊ＋３）が配されている。複数の不揮発性メモリ素子ＮＶＭ（ｉ，ｊ）～ＮＶＭ（ｉ＋３，ｊ＋３）は、行列状に配置される。なお、図１では４行４列が示されているが、これは４行４列より大きなアレイのうち、ｉ，ｊをそれぞれ任意の自然数として、ｉ行からｉ＋３行のｊ列からｊ＋３列のみを図示したものである。各不揮発性メモリ素子ＮＶＭ（ｉ，ｊ）～ＮＶＭ（ｉ＋３，ｊ＋３）は、受けた信号に重みＷ_ｉ，ｊ～Ｗ_{ｉ＋３，ｊ＋３}を乗算して乗算結果の信号を生成する乗算素子として機能する。各不揮発性メモリ素子ＮＶＭ（ｉ，ｊ）～ＮＶＭ（ｉ＋３，ｊ＋３）は、ワードラインＷＬに接続された第１端と、ビットラインＢＬに接続された第２端と、を備え、その抵抗状態が重みＷ_ｉ，ｊ～Ｗ_{ｉ＋３，ｊ＋３}に応じた抵抗値に設定され得る。重み行列Ｗは、重みＷ_ｉ，ｊ～Ｗ_{ｉ＋３，ｊ＋３}を要素とするｉ行ｊ列の行列としてとらえることができる。図１では、乗算素子が不揮発性メモリ素子ＮＶＭである場合が例示されているが、信号に重みを乗算可能な素子であれば、他のメモリ素子（例えば、ＳＲＡＭのビットセル、ＮＡＮＤ型フラッシュメモリのメモリセルなど）であってもよい。

【0012】

複数のＤＡコンバータ２＿ｉ～２＿ｉ＋３は、回路ブロック３に対して列方向の端部に配され、行方向に並ぶ。複数のＤＡコンバータ２＿ｉ～２＿ｉ＋３は、それぞれ、回路ブロック３の第ｉ行～第ｉ＋３行に対応している。複数のＤＡコンバータ２＿ｉ～２＿ｉ＋３は、デジタル信号Ｄ＝（Ｄ_ｉ，Ｄ_ｉ＋１，Ｄ_ｉ＋２，Ｄ_ｉ＋３）をＤＡ変換してアナログ信号としてのワードライン電圧Ｘ＝（Ｘ_ｉ，Ｘ_ｉ＋１，Ｘ_ｉ＋２，Ｘ_ｉ＋３）を生成する。生成されたワードライン電圧Ｘ＝（Ｘ_ｉ，Ｘ_ｉ＋１，Ｘ_ｉ＋２，Ｘ_ｉ＋３）は、入力活性化信号として、複数の不揮発性メモリ素子ＮＶＭ（ｉ，ｊ）～ＮＶＭ（ｉ＋３，ｊ＋３）に並行して印可される。ワードライン電圧Ｘ＝（Ｘ_ｉ，Ｘ_ｉ＋１，Ｘ_ｉ＋２，Ｘ_ｉ＋３）に重みＷが乗算されて列ごとに合計されたビットライン電流Ｙ＝（Ｙ_ｊ，Ｙ_ｊ＋１、Ｙ_ｊ＋２，Ｙ_ｊ＋３）が出力ネットワーク４へ供給される。各ビットラインＢＬ_ｊ～ＢＬ_ｊ＋３は、列方向に並ぶ複数の不揮発性メモリ素子ＮＶＭの信号を加算する加算素子として機能する。不揮発性メモリ素子ＮＶＭには、予め両端に印加される電圧（セット電圧又はリセット電圧）に応じて抵抗値が書き込まれる。重みＷは、不揮発性メモリ素子ＮＶＭへ予め書き込まれた抵抗値に依存している。ビットライン電流としてのベクトルＹは、ワードライン電圧としてのベクトルＸ×行列Ｗの積和演算結果を表している（Ｙ＝Ｘ×Ｗ）。

【0013】

図１に示す回路構成では、回路ブロック３における各素子（例えば、不揮発性メモリ素子ＮＶＭ）のサイズが製造プロセスによって決まる限界最小サイズ程度にまで微細化され得る。演算システム１の回路面積を低減するためには、各行のＤＡコンバータ２に対して、要求される動作精度や動作速度などの他の要求性能を満たしながら、行方向に狭い間隔で配置できるような小面積であることが望まれる。図１は、行方向に狭い間隔でＤＡコンバータ２を配置することが要求される例を示す。

【0014】

ＤＡコンバータの構成には、電荷再分配方式、抵抗による分圧方式、電流切り替え方式などの構成が考えられる。これらの構成は、行方向に狭い間隔で配置するような面積制約のある用途に向かない。

【0015】

それに対して、ＤＡコンバータの構成として、入力された信号のデジタル値の上位ビットに対応する電圧Ｖ_ＭＳＢを生成する上位ビット用の回路と、入力された信号のデジタル値の下位ビットに対応する電圧Ｖ_ＬＳＢを生成する下位ビット用の回路とを組み合わせた構成が考えられる。上位ビット用の回路は、上位ビットに対応する電圧Ｖ_ＭＳＢを粗い精度で生成すればよく、抵抗による分圧方式で構成され得る。下位ビット用の回路は、下位ビットに対応する電圧Ｖ_ＬＳＢを高精度に生成するため、電荷再分配方式で構成され得る。この構成は、ＬＥＤパネル駆動などの用途に適用されるが、スイッチの素子数が多くなりやすく、同様に、列方向に狭い間隔で配置するような面積制約のある用途に対して、不十分である。

【0016】

ＤＡコンバータの面積を低減する１つの方法は、回路を構成する各素子のサイズを小さくすることである。素子のサイズを小さくすると、素子サイズがばらつきやすくなり、電荷電圧変換における線形性誤差・ゲイン誤差が増大しやすく、ＤＡ変換の精度が劣化し得る。

【0017】

ＤＡコンバータの面積を低減する他の方法は、回路構成を改良し、回路を構成する素子の数を減らすことである。入力のデジタル信号の値に比例する時間で定電流により容量素子に電荷を蓄積するようにＤＡコンバータを構成すると、ＤＡコンバータの素子数を少なくすることができる。この構成を電荷蓄積型のＤＡコンバータと呼ぶことにする。

【0018】

例えば、電荷蓄積型のＤＡコンバータは、ダウンカウンタ、ロジック回路、定電流源、スイッチ、容量素子、アンプで構成され得る。スイッチは、第１端が定電流源に接続され、第２端が容量素子の第１端及びアンプの入力ノードに接続される。容量素子の第２端は、基準電位（例えば、グランド電位）に接続される。ダウンカウンタは、デジタル信号Ｄの値からカウントし始め、カウンタクロックＣＬＫＣに同期してカウント値をディクリメントし、カウント値が最小値（例えば、０）に達したらカウントを終了する。ロジック回路は、ダウンカウンタのカウント値を受け、カウント開始からカウント終了まではＨレベルの信号をスイッチに出力し、カウント終了後にＬレベルの信号をスイッチに出力する。これにより、「デジタル信号Ｄの値」×「カウンタクロックＣＬＫＣの周期」の時間長さで、スイッチが選択的にオン状態に維持され、定電流源からの定電流で容量素子の第１端に電荷が蓄積される。これにより、デジタル信号Ｄの値に比例した電圧Ｖｃが容量素子に発生し、その電圧Ｖｃがアンプで増幅されアナログ信号Ｘとして出力される。

【0019】

電荷蓄積型のＤＡコンバータでは、ＤＡ変換の精度が、定電流源からの電流の精度と容量素子の容量の精度とに影響される。容量素子の容量の精度を確保するために、容量素子の素子サイズが大きく確保されると、ＤＡコンバータの回路面積が増大する可能性がある。回路面積を低減するためには、容量素子の素子サイズを小さく抑えながら、ＤＡ変換の精度を向上することが望まれる。

【0020】

ところで、演算システム１では、複数行のＤＡコンバータ２＿ｉ～２＿ｉ＋３がそれぞれＤＡ変換を行う。そのため、複数行のＤＡコンバータ２＿ｉ～２＿ｉ＋３の動作タイミングを統括的に制御するために、図２に示すようなグローバル回路５が設けられる。図２は、グローバル回路５及び複数行のＤＡコンバータ２＿ｉ～２＿ｉ＋３を示す図である。グローバル回路５は、複数行のＤＡコンバータ２＿ｉ～２＿ｉ＋３に接続される。グローバル回路５及び複数のＤＡコンバータ２＿ｉ～２＿ｉ＋３は、半導体集積回路１０の一部を構成する。半導体集積回路１０は、デジタル信号Ｄ＝（Ｄ_ｉ，Ｄ_ｉ＋１，Ｄ_ｉ＋２，Ｄ_ｉ＋３）をＤＡ変換して、アナログ信号としてのワードライン電圧Ｘ＝（Ｘ_ｉ，Ｘ_ｉ＋１，Ｘ_ｉ＋２，Ｘ_ｉ＋３）を生成して回路ブロック３へ出力する。

【0021】

グローバル回路５は、グローバルアップカウンタ５１及びグローバルロジック回路５２を有する。グローバル回路５は、カウンタクロックＣＬＫＣを発生させてグローバルアップカウンタ５１及び各ＤＡコンバータ２へ供給する。デジタル信号Ｄのビット数をＮとする。グローバルアップカウンタ５１は、カウンタクロックＣＬＫＣに同期して最小値から最大値までカウントする。グローバルアップカウンタ５１の最大カウント値を２進数で表現した場合のビット数は、デジタル信号Ｄのビット数に対応し、例えばＮビットである。グローバルアップカウンタ５１の最小値は、デジタル信号Ｄの最小値に対応し、例えば０である。グローバルアップカウンタ５１の最大値は、デジタル信号Ｄの最大値に対応し、例えば２^Ｎである。グローバルロジック回路５２は、グローバルアップカウンタ５１が最小値でカウント動作を開始することに応じて、グローバルスタート信号ＧＳＴＡＲＴをアクティブレベルにして各ＤＡコンバータ２へ供給する。グローバルロジック回路５２は、カウント値が最大値に達しグローバルアップカウンタ５１がカウント動作を終了することに応じて、グローバルストップ信号ＧＳＴＯＰをアクティブレベルにして各ＤＡコンバータ２へ供給する。グローバルスタート信号ＧＳＴＡＲＴがアクティブレベルになるタイミングをグローバルスタートタイミングと呼び、グローバルストップ信号ＧＳＴＯＰがアクティブレベルになるタイミングをグローバルストップタイミングと呼ぶことにする。

【0022】

例えば、複数行のＤＡコンバータ２がダウンカウンタを用いて構成される場合、各ＤＡコンバータ２は、グローバルスタートタイミングに、同時に、ダウンカウンタでデジタル信号の値からカウント動作を開始するとともに容量素子への電荷の蓄積を開始する。各ＤＡコンバータ２は、共通のカウンタクロックＣＬＫＣに同期してそのカウント値をディクリメントし、互いに異なり得るタイミングでカウント値が最小値に達してカウント動作を終了するとともに容量素子への電荷の蓄積を終了する。その後、複数行のＤＡコンバータ２は、グローバルストップタイミングに、容量素子に保持された電圧に応じた信号をアナログ信号Ｘとして出力する。

【0023】

ここで、グローバルスタートタイミングからグローバルストップタイミングまでの期間を変換期間と呼び、容量素子への電荷の蓄積が行われる期間を電荷蓄積期間と呼び、電荷蓄積期間の終了タイミングからグローバルストップタイミングまでの期間をアイドリング期間と呼ぶことにする。容量素子から電荷が抜ける電荷リークについて、アイドリング期間における電荷リークの量が電荷蓄積期間における電荷リークの量より大きい傾向にある。このため、アイドリング期間が長くなるほど、容量素子からの電荷リークの量が大きくなり、容量素子の蓄積電圧が減衰しやすく、ＤＡコンバータ２におけるＤＡ変換の誤差が増大する可能性がある。

【0024】

また、変換期間の時間長さは、複数行のＤＡコンバータ２間で同じである。各ＤＡコンバータ２間でＤＡ変換すべきデジタル信号の値が異なる場合、電荷蓄積期間の時間長さが各ＤＡコンバータ２間で異なる。このため、アイドリング期間の時間長さが各ＤＡコンバータ２の間で異なり、ＤＡ変換の誤差のばらつきが増大する可能性がある。すなわち、演算システム１又は半導体集積回路１０全体としてみた場合に、ＤＡ変換の誤差が増大する可能性がある。

【0025】

そこで、本実施形態では、複数行のＤＡコンバータ２において、電荷蓄積期間の終了タイミングをグローバルストップタイミングで同期させることで、電荷リークの低減及びそれによるＤＡ変換精度の向上を図る。

【0026】

具体的には、複数行のＤＡコンバータ２のそれぞれにおいて、ダウンカウンタに代えてアップカウンタ（ローカルアップカウンタとも呼ぶ）を用いる。各ＤＡコンバータ２は、グローバルスタートタイミングから、カウンタクロックＣＬＫＣに同期してアップカウンタでデジタル信号の値から最大値までカウントアップする。その後、各ＤＡコンバータ２は、アップカウンタのカウント値を最大値に達したタイミングから、カウンタクロックＣＬＫＣに同期してアップカウンタで最小値からカウントアップするとともに、定電流源と容量素子との間のスイッチをオンさせ、容量素子への電荷の蓄積を行う。各ＤＡコンバータ２は、グローバルストップタイミングにおいて、アップカウンタのカウント動作を停止するとともに、容量素子への電荷の蓄積を完了させる。これにより、アイドリング期間を削減することができ、電荷蓄積期間の終了タイミングの直後に容量素子で保持された電圧に応じたアナログ信号を生成して出力できるので、アナログ信号に含まれる電荷リークによる誤差を低減でき、ＤＡ変換の精度を向上できる。また、複数のＤＡコンバータ２で電荷蓄積期間の終了タイミングが同期しているので、ＤＡ変換の誤差のばらつきを抑制でき、演算システム１又は半導体集積回路１０全体としてみた場合に、ＤＡ変換の誤差を低減できる。

【0027】

なお、各ＤＡコンバータ２は、電荷蓄積期間の終了タイミングが同期する電荷蓄積型のＤＡコンバータであり、ＳＣＩＤＡＣ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｃｈａｒｇｅ Ｉｎｔｅｇｒａｔｅｄ Ｄｉｇｉｔａｌ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）と呼ぶことができる。

【0028】

より具体的には、各ＤＡコンバータ（各ＳＣＩＤＡＣ）２は、図３に示すように構成され得る。図３は、ＤＡコンバータ２の構成を示す図である。なお、第ｉ行と第ｉ＋１行のＤＡコンバータ２＿ｉ，２＿ｉ＋１を例示するが、第ｉ＋２行と第ｉ＋３行のＤＡコンバータ２＿ｉ＋２，２＿ｉ＋３についても同様に構成され得る。

【0029】

第ｉ行のＤＡコンバータ２＿ｉは、ＮビットのＤＡコンバータであり、Ｎビットのデジタル信号Ｄ_ｉをＤＡ変換してアナログ信号Ｘ_ｉを生成する。ＤＡコンバータ２＿ｉは、電流源ＣＳ、容量素子Ｃ_ｉ、増幅回路ＡＭ、スイッチＢ、スイッチＲ、スイッチＳ、及び制御回路６＿ｉを有する。

【0030】

電流源ＣＳは、電圧Ｖ_ＲＥＦとスイッチＢとの間に電気的に接続される。電流源ＣＳは、他のＤＡコンバータ２＿ｉ＋１の電流源ＣＳと均等な電流値を有する定電流Ｉ_Ｂを発生する。電流源ＣＳは、電圧Ｖ_ＲＥＦに接続される第１端と、スイッチＢの第１端に接続される第２端と、を有する。

【0031】

容量素子Ｃ_ｉは、蓄積される電荷の量に応じて電圧を発生可能である。容量素子Ｃ_ｉは、ノードＮ１に電気的に接続される第１端と、グランド電位に電気的に接続される第２端と、を有する。

【0032】

増幅回路ＡＭは、受けた信号を増幅して出力する。増幅回路ＡＭは、入力ノードがスイッチＳを介してノードＮ１に電気的に接続され、出力ノードがノードＮ２に電気的に接続される。ノードＮ２は、ＤＡコンバータ２＿ｉの出力ノードを構成し、回路ブロック３における対応するワード線ＷＬ_ｉ（図１参照）に電気的に接続される。

【0033】

スイッチＢは、電流源ＣＳとノードＮ１との間に電気的に接続される。スイッチＢは、電流源ＣＳに接続される第１端と、ノードＮ１に接続される第２端と、制御回路６＿ｉに接続される制御端と、を有する。スイッチＢは、制御回路６＿ｉからアクティブレベルの制御信号Ｂｉを受けた際にオンして電流源ＣＳをノードＮ１に接続する。スイッチＢは、制御回路６＿ｉからノンアクティブレベルの制御信号Ｂｉを受けた際にオフして電流源ＣＳをノードＮ１から電気的に遮断する。

【0034】

スイッチＲは、ノードＮ１と基準電位との間に電気的に接続される。基準電位は、例えばグランド電位である。スイッチＲは、ノードＮ１に接続される第１端と、基準電位に接続される第２端と、制御回路６＿ｉに接続される制御端と、を有する。スイッチＲは、制御回路６＿ｉからアクティブレベルの制御信号Ｒｉを受けた際にオンしてノードＮ１を基準電位に接続する。これにより、容量素子Ｃに蓄積された電荷が基準電位に排出され、容量素子Ｃの電圧がリセットされる。スイッチＲは、制御回路６＿ｉからノンアクティブレベルの制御信号Ｒｉを受けた際にオフしてノードＮ１を基準電位から電気的に遮断する。これにより、容量素子Ｃの電圧のリセットが完了する。

【0035】

スイッチＳは、ノードＮ１と増幅回路ＡＭとの間に電気的に接続される。スイッチＳは、ノードＮ１に接続される第１端と、増幅回路ＡＭに接続される第２端と、制御回路６＿ｉに接続される制御端と、を有する。スイッチＳは、制御回路６＿ｉからアクティブレベルの制御信号Ｓｉを受けた際にオンしてノードＮ１を増幅回路ＡＭの入力ノードに接続する。これにより、容量素子Ｃ_ｉに保持された電圧が増幅回路ＡＭに転送されて増幅回路ＡＭで増幅され、増幅後の信号がアナログ信号Ｘ_ｉとしてノードＮ２へ出力される。スイッチＳは、制御回路６＿ｉからノンアクティブレベルの制御信号Ｓｉを受けた際にオフしてノードＮ１を増幅回路ＡＭから電気的に遮断する。これにより、容量素子Ｃ_ｉに保持された電圧の増幅回路ＡＭへの転送が完了する。

【0036】

制御回路６＿ｉは、外部からデジタル信号Ｄ_ｉを受け、グローバル回路５からグローバルスタート信号ＧＳＴＡＲＴ、グローバルストップ信号ＧＳＴＯＰ、カウンタクロックＣＬＫＣを受ける。制御回路６＿ｉは、デジタル信号Ｄ_ｉ、グローバルスタート信号ＧＳＴＡＲＴ、グローバルストップ信号ＧＳＴＯＰ、カウンタクロックＣＬＫＣに応じて、ローカルスタート信号ＳＴＡＲＴ_ｉ、制御信号Ｒ_ｉ、制御信号Ｂ_ｉ、制御信号Ｓ_ｉを生成する。

【0037】

制御回路６＿ｉは、ローカルアップカウンタ６１及びローカルロジック回路６２を有する。ローカルアップカウンタ６１の最大カウント値を２進数で表現した場合のビット数は、デジタル信号Ｄ_ｉのビット数に対応し、例えばＮビットである。ローカルアップカウンタ６１の最小値は、デジタル信号Ｄの最小値に対応し、例えば０である。ローカルアップカウンタ６１の最大値は、デジタル信号Ｄの最大値に対応し、例えば２^Ｎである。ローカルアップカウンタ６１は、グローバル回路５に接続される。ローカルアップカウンタ６１は、外部からデジタル信号Ｄ_ｉを受け、グローバル回路５からグローバルスタート信号ＧＳＴＡＲＴ、グローバルストップ信号ＧＳＴＯＰ、カウンタクロックＣＬＫＣを受ける。ローカルアップカウンタ６１は、グローバルスタート信号ＧＳＴＡＲＴ、グローバルストップ信号ＧＳＴＯＰ、カウンタクロックＣＬＫＣに応じてカウント動作を行う。ローカルロジック回路６２は、ローカルアップカウンタ６１のカウント値に応じて、ローカルスタート信号ＳＴＡＲＴ_ｉ、制御信号Ｒ_ｉ、制御信号Ｂ_ｉ、制御信号Ｓ_ｉを生成する。

【0038】

制御回路６＿ｉは、制御信号Ｒ_ｉ、制御信号Ｂ_ｉ、制御信号Ｓ_ｉを、それぞれ、スイッチＲの制御端、スイッチＢの制御端、スイッチＳの制御端へ供給する。これにより、制御回路６＿ｉは、スイッチＲ、スイッチＢ、スイッチＳを制御する。

【0039】

なお、ＤＡコンバータ２＿ｉ＋１の構成は、図３に示すように、ＤＡコンバータ２＿ｉの構成と基本的に同様であるため、説明を省略する。

【0040】

次に、半導体集積回路１０の動作について説明する。半導体集積回路１０では、次の動作（１）～（５）が行われる。
（１）まず、初期化処理が行われる。各行のＤＡコンバータ２＿ｉ～２＿ｉ＋３において、スイッチＢとスイッチＳがオフの状態で、スイッチＲがオンされ、容量素子Ｃ_ｉ～Ｃ_ｉ＋３に保持された電圧Ｖｃ_ｉ～Ｖｃ_ｉ＋３が０にリセットされる。また、グローバルアップカウンタ５１のカウント値が最小値にセットされ、デジタル信号Ｄ_ｉ～Ｄ_ｉ＋３の値が制御回路６＿ｉ～６＿ｉ＋３のローカルアップカウンタ６１の初期値としてセットされる。
（２）次に、ＤＡ変換処理が開始される。グローバルアップカウンタ５１及び各行のローカルアップカウンタ６１が周波数ｆ_ＣＬＫＣのカウンタクロックＣＬＫＣに同期して同時にカウントアップを開始する。
（３）各行のＤＡコンバータ２＿ｉ～２＿ｉ＋３において、それぞれ、ローカルアップカウンタ６１のカウント値が最大値（例えば、２^Ｎ）に達すると、スイッチＲがオフされるとともにスイッチＢがオンされ、容量素子Ｃ_ｉ～Ｃ_ｉ＋３への電荷の蓄積が開始される。
（４）グローバルアップカウンタ５１のカウント値が最大値（例えば、２^Ｎ）に達すると、ＤＡ変換処理が終了される。すなわち、全行のＤＡコンバータ２＿ｉ～２＿ｉ＋３において、スイッチＢがオフされ、容量素子Ｃ_ｉ～Ｃ_ｉ＋３への電荷の蓄積が終了される。これにより、各ＤＡコンバータ２の容量素子Ｃには、次の数式１で示される電圧が保持される。

【数1】

数式１において、ｋは行番号であり、ｋ＝ｉ～ｉ＋３である。Ｄ_ｋは、ｋ行のＤＡコンバータ２＿ｋに入力されるデジタル信号であり、Ｎビットのビットパターンである。Ｉ_Ｂは、電流源ＣＳ_ｋの電流値である。ｆ_ＣＬＫＣは、カウンタクロックＣＬＫＣの周波数である。Ｃは、容量素子Ｃ_ｋの容量値である。
（５）ＤＡ変換処理が終了すると、全行のＤＡコンバータ２＿ｉ～２＿ｉ＋３において、スイッチＢがオフされるとともにスイッチＳがオンされ、容量素子Ｃ_ｉ～Ｃ_ｉ＋３の電圧が増幅されアナログ信号Ｘ_ｉ～Ｘ_ｉ＋３として出力される。

【0041】

例えば、半導体集積回路１０は、図４に示すように動作する。図４では、グローバル回路５と第ｉ行、第ｉ＋１行のＤＡコンバータ２＿ｉ，２＿ｉ＋１との動作について例示する。図４（ａ）は、グローバルアップカウンタ５１及び各行のローカルアップカウンタ６１のカウント値を示し、図４（ｂ）は、グローバルスタート信号ＧＳＴＡＲＴ、グローバルストップ信号ＧＳＴＯＰ及び第ｉ，ｉ＋１行のローカルスタート信号ＳＴＡＲＴ_ｉ，ＳＴＡＲＴ_ｉ＋１、制御信号Ｒ_ｉ，Ｒ_ｉ＋１，Ｂ_ｉ，Ｂ_ｉ＋１，Ｓ_ｉ，Ｓ_ｉ＋１のレベル遷移のタイミングを示し、図４（ｃ）は、容量素子Ｃ_ｉ，Ｃ_ｉ＋１に蓄積される電圧Ｖ_Ｃｉ，Ｖ_Ｃｉ＋１を示す。

【0042】

タイミングｔ０の直前において、グローバル回路５は、グローバルアップカウンタ５１に最小値（例えば、０）をセットし、第ｉ行の制御回路６＿ｉは、ローカルアップカウンタ６１にデジタル信号Ｄ_ｉの値をセットし、第ｉ＋１行の制御回路６＿ｉ＋１は、ローカルアップカウンタ６１にデジタル信号Ｄ_ｉ＋１の値をセットする。

【0043】

このとき、第ｉ行のローカルロジック回路５２は、制御信号Ｒ_ｉ、制御信号Ｂ_ｉ、制御信号Ｓ_ｉをノンアクティブレベルに維持してスイッチＲ、スイッチＢ、スイッチＳへ供給している。これにより、ＤＡコンバータ２＿ｉにおいて、スイッチＲ、スイッチＢ、スイッチＳがいずれもオフ状態に維持されている。第ｉ＋１行のローカルロジック回路５２は、それぞれ、制御信号Ｒ_ｉ＋１、制御信号Ｂ_ｉ＋１、制御信号Ｓ_ｉ＋１をノンアクティブレベルに維持してスイッチＲ、スイッチＢ、スイッチＳへ供給している。これにより、ＤＡコンバータ２＿ｉ＋１において、スイッチＲ、スイッチＢ、スイッチＳがいずれもオフ状態に維持されている。

【0044】

タイミングｔ０において、第ｉ行のローカルロジック回路６２は、制御信号Ｒ_ｉをノンアクティブレベルからアクティブレベルへ遷移させる。これにより、ＤＡコンバータ２＿ｉにおいて、スイッチＲがオンする。第ｉ＋１行のローカルロジック回路６２は、制御信号Ｒ_ｉ＋１をノンアクティブレベルからアクティブレベルへ遷移させる。これにより、ＤＡコンバータ２＿ｉ＋１において、スイッチＲがオンする。

【0045】

タイミングｔ０～ｔ１の期間ＴＰ０において、第ｉ行のローカルロジック回路６２は、制御信号Ｂ_ｉ及び制御信号Ｓ_ｉをノンアクティブレベルに維持しながら制御信号Ｒ_ｉをアクティブレベルに維持する。これにより、ＤＡコンバータ２＿ｉにおいて、スイッチＢ及びスイッチＳがオフ状態に維持されながらスイッチＲがオン状態に維持され、容量素子Ｃ_ｉに蓄積された電荷が排出され、容量素子Ｃ_ｉの電圧がリセットされる。第ｉ＋１行のローカルロジック回路６２は、制御信号Ｂ_ｉ＋１及び制御信号Ｓ_ｉ＋１をノンアクティブレベルに維持しながら制御信号Ｒ_ｉ＋１をアクティブレベルに維持する。これにより、ＤＡコンバータ２＿ｉ＋１において、スイッチＢ及びスイッチＳがオフ状態に維持されながらスイッチＲがオン状態に維持され、容量素子Ｃ_ｉ＋１に蓄積された電荷が排出され、容量素子Ｃ_ｉ＋１の電圧がリセットされる。

【0046】

タイミングｔ１において、グローバルアップカウンタ５１は、図４（ａ）に二点鎖線で示すように、最小値からカウントアップを開始する。それに応じて、グローバルロジック回路５２は、図４（ｂ）に示すように、グローバルスタート信号ＧＳＴＡＲＴをノンアクティブレベルからアクティブレベルにする。グローバルロジック回路５２は、グローバルスタート信号ＧＳＴＡＲＴを第ｉ行のローカルアップカウンタ６１及び第ｉ＋１行のローカルアップカウンタ６１へそれぞれ供給する。グローバルスタート信号ＧＳＴＡＲＴがアクティブレベルになったことに応じて、第ｉ行のローカルアップカウンタ６１は、図４（ａ）に一点鎖線で示すように、デジタル信号Ｄ_ｉの値からカウントアップを開始する。グローバルスタート信号ＧＳＴＡＲＴがアクティブレベルになったことに応じて、第ｉ＋１行のローカルアップカウンタ６１は、図４（ａ）に実線で示すように、デジタル信号Ｄ_ｉ＋１の値からカウントアップを開始する。グローバルアップカウンタ５１、第ｉ行のローカルアップカウンタ６１、第ｉ＋１行のローカルアップカウンタ６１は、それぞれ、カウンタクロックＣＬＫＣに同期してカウントアップを行う。

【0047】

また、タイミングｔ１において、第ｉ行のローカルロジック回路５２は、制御信号Ｒ_ｉをアクティブレベルからノンアクティブレベルへ遷移させる。これにより、ＤＡコンバータ２＿ｉにおいて、スイッチＲがオフし、容量素子Ｃ_ｉの電圧のリセットが完了する。第ｉ＋１行のローカルロジック回路６２は、制御信号Ｒ_ｉ＋１をアクティブレベルからノンアクティブレベルへ遷移させる。これにより、ＤＡコンバータ２＿ｉ＋１において、スイッチＲがオフし、容量素子Ｃ_ｉ＋１の電圧のリセットが完了する。

【0048】

ＤＡコンバータ２＿ｉに注目すると、タイミングｔ１～ｔ３の期間ＴＰ１_ｉにおいて、図４（ａ）に一点鎖線で示すように、第ｉ行のローカルアップカウンタ６１は、カウンタクロックＣＬＫＣに同期してカウントアップを行う。期間ＴＰ１_ｉにおいて、第ｉ行のローカルロジック回路６２は、制御信号Ｒ_ｉ、制御信号Ｂ_ｉ及び制御信号Ｓ_ｉをノンアクティブレベルに維持する。これにより、ＤＡコンバータ２＿ｉにおいて、スイッチＲ、スイッチＢ、スイッチＳがオフ状態に維持される。

【0049】

タイミングｔ３において、図４（ａ）に一点鎖線で示すように、第ｉ行のローカルアップカウンタ６１のカウント値が最大値に達すると、制御回路６＿ｉは、ローカルアップカウンタ６１のカウント値を最大値から最小値にリセットする。それとともに、制御回路６＿ｉは、第ｉ行のローカルスタート信号ＳＴＡＲＴ_ｉをノンアクティブレベルからアクティブレベルにする。それに応じて、第ｉ行のローカルアップカウンタ６１は、図４（ａ）に一点鎖線で示すように、最小値からカウントアップを開始する。第ｉ行のローカルアップカウンタ６１は、カウンタクロックＣＬＫＣに同期してカウントアップを行う。

【0050】

ローカルスタート信号ＳＴＡＲＴ_ｉがアクティブレベルになったことに応じて、第ｉ行のローカルロジック回路６２は、制御信号Ｒ_ｉ及び制御信号Ｓ_ｉをノンアクティブレベルに維持したまま、制御信号Ｂ_ｉをノンアクティブレベルからアクティブレベルに変更する。第ｉ行のローカルロジック回路６２は、制御信号Ｒ_ｉ、制御信号Ｓ_ｉ、制御信号Ｂ_ｉを、それぞれスイッチＲ、スイッチＳ、スイッチＢへ供給する。これにより、ＤＡコンバータ２＿ｉにおいて、スイッチＲ及びスイッチＳがオフ状態に維持されながら、スイッチＢがオンされ、容量素子Ｃ_ｉへの電荷の蓄積が開始される。

【0051】

タイミングｔ３～ｔ４の期間ＴＰ２_ｉにおいて、図４（ａ）に一点鎖線で示すように、第ｉ行のローカルアップカウンタ６１は、カウンタクロックＣＬＫＣに同期してカウントアップを行う。期間ＴＰ２_ｉにおいて、第ｉ行のローカルロジック回路６２は、制御信号Ｒ_ｉ及び制御信号Ｓ_ｉをノンアクティブレベルに維持したまま、制御信号Ｂ_ｉをアクティブレベルに維持する。これにより、ＤＡコンバータ２＿ｉにおいて、スイッチＲ及びスイッチＳがオフ状態に維持されたまま、スイッチＢがオン状態に維持され、容量素子Ｃ_ｉへの電荷の蓄積が行われる。

【0052】

一方、ＤＡコンバータ２＿ｉ＋１に注目すると、タイミングｔ１～ｔ２の期間ＴＰ１_ｉ＋１において、図４（ａ）に実線で示すように、第ｉ＋１行のローカルアップカウンタ６１は、カウンタクロックＣＬＫＣに同期してカウントアップを行う。期間ＴＰ１_ｉ＋１において、第ｉ＋１行のローカルロジック回路６２は、制御信号Ｒ_ｉ＋１、制御信号Ｂ_ｉ＋１及び制御信号Ｓ_ｉ＋１をノンアクティブレベルに維持する。これにより、ＤＡコンバータ２＿ｉ＋１において、スイッチＲ、スイッチＢ、スイッチＳがオフ状態に維持される。

【0053】

タイミングｔ２において、図４（ａ）に実線で示すように、第ｉ＋１行のローカルアップカウンタ６１のカウント値が最大値に達すると、制御回路６＿ｉ＋１は、ローカルアップカウンタ６１のカウント値を最大値から最小値にリセットする。それとともに、制御回路６＿ｉ＋１は、第ｉ＋１行のローカルスタート信号ＳＴＡＲＴ_ｉ＋１をノンアクティブレベルからアクティブレベルにする。それに応じて、第ｉ＋１行のローカルアップカウンタ６１は、図４（ａ）に実線で示すように、最小値からカウントアップを開始する。第ｉ＋１行のローカルアップカウンタ６１は、カウンタクロックＣＬＫＣに同期してカウントアップを行う。

【0054】

ローカルスタート信号ＳＴＡＲＴ_ｉ＋１がアクティブレベルになったことに応じて、第ｉ＋１行のローカルロジック回路６２は、制御信号Ｒ_ｉ＋１及び制御信号Ｓ_ｉ＋１をノンアクティブレベルに維持したまま、制御信号Ｂ_ｉ＋１をノンアクティブレベルからアクティブレベルに変更する。第ｉ＋１行のローカルロジック回路６２は、制御信号Ｒ_ｉ＋１、制御信号Ｓ_ｉ＋１、制御信号Ｂ_ｉ＋１を、それぞれスイッチＲ、スイッチＳ、スイッチＢへ供給する。これにより、ＤＡコンバータ２＿ｉ＋１において、スイッチＲ及びスイッチＳがオフ状態に維持されながら、スイッチＢがオンされ、容量素子Ｃ_ｉ＋１への電荷の蓄積が開始される。

【0055】

タイミングｔ２～ｔ４の期間ＴＰ２_ｉ＋１において、図４（ａ）に実線で示すように、第ｉ＋１行のローカルアップカウンタ６１は、カウンタクロックＣＬＫＣに同期してカウントアップを行う。期間ＴＰ２_ｉ＋１において、第ｉ＋１行のローカルロジック回路６２は、制御信号Ｒ_ｉ＋１及び制御信号Ｓ_ｉ＋１をノンアクティブレベルに維持したまま、制御信号Ｂ_ｉ＋１をアクティブレベルに維持する。これにより、ＤＡコンバータ２＿ｉ＋１において、スイッチＲ及びスイッチＳがオフ状態に維持されたまま、スイッチＢがオン状態に維持され、容量素子Ｃ_ｉ＋１への電荷の蓄積が行われる。

【0056】

タイミングｔ４において、図４（ａ）に二点鎖線で示すように、グローバルアップカウンタ５１のカウント値が最大値に達する。それに応じて、グローバルロジック回路５２は、図４（ｂ）に示すように、グローバルストップ信号ＧＳＴＯＰをノンアクティブレベルからアクティブレベルにする。グローバルロジック回路５２は、グローバルストップ信号ＧＳＴＯＰを第ｉ行のローカルアップカウンタ６１及び第ｉ＋１行のローカルアップカウンタ６１へそれぞれ供給する。グローバルストップ信号ＧＳＴＯＰがアクティブレベルになったことに応じて、第ｉ行のローカルアップカウンタ６１は、図４（ａ）に一点鎖線で示すように、例えばデジタル信号Ｄ_ｉの値でカウントアップを終了する。グローバルストップ信号ＧＳＴＯＰがアクティブレベルになったことに応じて、第ｉ＋１行のローカルアップカウンタ６１は、図４（ａ）に実線で示すように、例えばデジタル信号Ｄ_ｉ＋１の値でカウントアップを終了する。

【0057】

このとき、第ｉ行のローカルロジック回路５２は、制御信号Ｂ_ｉをアクティブレベルからノンアクティブレベルへ遷移させるとともに、制御信号Ｓ_ｉをノンアクティブレベルからアクティブレベルへ遷移させる。これにより、ＤＡコンバータ２＿ｉにおいて、スイッチＲがオフして容量素子Ｃ_ｉへの電荷の蓄積が完了するとともに、容量素子Ｃ_ｉの電圧が増幅回路ＡＭへ出力される。第ｉ＋１行のローカルロジック回路５２は、制御信号Ｂ_ｉ＋１をアクティブレベルからノンアクティブレベルへ遷移させるとともに、制御信号Ｓ_ｉ＋１をノンアクティブレベルからアクティブレベルへ遷移させる。これにより、ＤＡコンバータ２＿ｉ＋１において、スイッチＢがオフして容量素子Ｃ_ｉ＋１への電荷の蓄積が完了するとともに、容量素子Ｃ_ｉ＋１の電圧が増幅回路ＡＭへ出力される。

【0058】

タイミングｔ４以降の期間ＴＰ３において、第ｉ行のローカルロジック回路６２は、制御信号Ｒ_ｉ及び制御信号Ｂ_ｉをノンアクティブレベルに維持しながら制御信号Ｓ_ｉをアクティブレベルに維持する。これにより、ＤＡコンバータ２＿ｉにおいて、スイッチＲ及びスイッチＢがオフ状態に維持されながらスイッチＳがオン状態に維持され、容量素子Ｃ_ｉの電圧が増幅回路ＡＭで増幅されアナログ信号Ｘ_ｉとして出力される。第ｉ＋１行のローカルロジック回路６２は、制御信号Ｒ_ｉ＋１及び制御信号Ｂ_ｉ＋１をノンアクティブレベルに維持しながら制御信号Ｓ_ｉ＋１をアクティブレベルに維持する。これにより、ＤＡコンバータ２＿ｉ＋１において、スイッチＲ及びスイッチＢがオフ状態に維持されながらスイッチＳがオン状態に維持され、容量素子Ｃ_ｉ＋１の電圧が増幅回路ＡＭで増幅されアナログ信号Ｘ_ｉ＋１として出力される。

【0059】

図４に示す期間Ｔは、グローバルスタートタイミングｔ１からグローバルストップタイミングｔ４までの期間であり、ＤＡ変換動作が行われる変換期間であり、第ｉ行及び第ｉ＋１行で共通である。すなわち、変換期間Ｔは、複数行のＤＡコンバータ２＿ｉ～２＿ｉ＋３で共通である。

【0060】

期間ＴＰ２_ｉ，ＴＰ２_ｉ＋１は、それぞれ、第ｉ行、第ｉ＋１行の電荷蓄積期間である。期間ＴＰ２_ｉ，ＴＰ２_ｉ＋１は、それぞれ、開始タイミングがｔ３，ｔ２であり、非同期である。すなわち、電荷蓄積期間ＴＰ２は、その開始タイミングが複数行のＤＡコンバータ２＿ｉ～２＿ｉ＋３の間で非同期である。

【0061】

期間ＴＰ２_ｉ，ＴＰ２_ｉ＋１は、それぞれ、終了タイミングがグローバルストップタイミングｔ４に同期する。すなわち、電荷蓄積期間ＴＰ２は、その終了タイミングが複数行のＤＡコンバータ２＿ｉ～２＿ｉ＋３の間で同期する。

【0062】

図４（ｃ）に示されるように、各行において容量素子Ｃの電圧Ｖ_Ｃは、入力されるデジタル信号Ｄの値に応じて異なる時刻に初期値（例えば０）から上昇を開始し、同じ時刻に上昇が止まる。各容量素子Ｃの電圧Ｖ_Ｃは、上昇が止まった後に減衰が始まる。しかし、本第１の実施形態によれば、容量素子Ｃの電圧Ｖ_Ｃの上昇が止まった後に、電圧Ｖ_Ｃの減衰量が少ない時点でアナログ信号Ｘを出力することができるので、電荷リークによるアナログ信号の減衰を抑制できる。すなわち、変換期間Ｔの前半で電荷の蓄積を行い後半がアイドリング期間となるＤＡ変換の方式に比べて、電荷の蓄積終了からアナログ信号出力までのタイムラグを短縮でき、アナログ信号における電荷リークによる誤差を低減できる。

【0063】

以上のように、第１の実施形態では、複数行のＤＡコンバータ２において、電荷蓄積期間の終了タイミングをグローバルストップタイミングに同期させる。これにより、各ＤＡコンバータ２において、アナログ信号における電荷リークによる誤差を低減できるので、ＤＡ変換の精度を向上できる。

【0064】

（第２の実施形態）
次に、第２の実施形態にかかる演算システム１ａについて説明する。以下では、第１の実施形態と異なる部分を中心に説明する。第２の実施形態にかかる演算システム１ａは、複数のＤＡコンバータ１０２を含む半導体集積回路１１０を備えている。

【0065】

第１の実施形態で説明した通り、電荷蓄積期間の終了タイミングが同期する電荷蓄積型のＤＡコンバータ（ＳＣＩＤＡＣ）２は、少ない素子数で構成され得るので、その回路面積を容易に小さくできる。さらにＤＡコンバータ２の回路面積を小さくするためには、各素子のサイズを小さくすることが有効であり、例えば、容量素子Ｃ及び電流源ＣＳのサイズを小さくすることが有効である。

【0066】

しかし、ＤＡコンバータ２における容量素子Ｃ及び電流源ＣＳのサイズを小さくすると、電荷蓄積期間における容量素子Ｃの電圧Ｖ_Ｃの増加率がばらつきやすくなる。これにより、容量素子Ｃ及び電流源ＣＳのサイズを小さくするほど、電荷蓄積期間における容量素子Ｃの電圧Ｖｃの増加率が適正な増加率からずれやすく、ＤＡコンバータ２におけるＤＡ変換の誤差が増大する可能性がある。

【0067】

電荷蓄積期間における容量素子Ｃの電圧Ｖ_Ｃの適正な増加率は、複数行のＤＡコンバータ２間で同じである。各行のＤＡコンバータで電荷蓄積期間における容量素子Ｃの電圧Ｖ_Ｃの増加率がばらつくと、複数行のＤＡコンバータ２間で容量素子Ｃの電圧Ｖｃに応じたアナログ信号Ｘのばらつきが増加しやすい。このため、演算システム１又は半導体集積回路１０全体としてみた場合に、ＤＡ変換の誤差が増大する可能性がある。

【0068】

電荷蓄積期間における容量素子Ｃの電圧Ｖ_Ｃの増加率のばらつきは、電流源ＣＳが流す電流値が行ごとにばらつくことと、容量素子Ｃの容量値が行ごとにばらつくこととの両方の影響を受けて発生し得る。例えば、ある行のＤＡコンバータにおいて、容量素子Ｃの容量値が所定の容量値より大きく且つ電流源ＣＳの電流値が所定の電流値より小さければ、電荷蓄積期間における容量素子Ｃの電圧Ｖ_Ｃの増加率は、適正な増加率より小さくなる可能性がある。あるいは、ある行のＤＡコンバータにおいて、容量素子Ｃの容量値が所定の容量値より小さく且つ電流源ＣＳの電流値が所定の電流値より大きければ、電荷蓄積期間における容量素子Ｃの電圧Ｖ_Ｃの増加率は、適正な増加率より大きくなる可能性がある。

【0069】

各ＤＡコンバータ２におけるＤＡ変換の誤差を低減し複数のＤＡコンバータ２間の動作ばらつきを低減するためには、複数のＤＡコンバータ２のそれぞれについて、電荷蓄積期間における容量素子Ｃの電圧Ｖｃの増加率が適正な増加率に略等しくなるようにすることが有効であると考えられる。このとき、電流源の電流値を複数行のＤＡコンバータ２間で揃えたとしても、容量素子Ｃの容量値が複数行のＤＡコンバータ２間でばらついていると、容量素子Ｃの電圧Ｖ_Ｃの増加率が適正な増加率からずれる可能性がある。そのため、電流源の電流値と容量素子Ｃの容量値との両方について複数行のＤＡコンバータ２間でのばらつきを低減するような仕組みが求められる。

【0070】

そのような考えに基づき、第２の実施形態では、グローバル回路５で適正な増加率に対応する参照電圧を発生し、各行のＤＡコンバータ１０２がその参照電圧に応じて電流源の電流値を補正することで、電荷蓄積期間における容量素子Ｃの電圧Ｖｃの増加率の適正化を目指す。

【0071】

具体的には、半導体集積回路１１０における各行のＤＡコンバータ１０２は、図５に示すように構成され得る。図５は、ＤＡコンバータ（ＳＣＩＤＡＣ）１０２の構成を示す図である。図５では、第ｉ行のＤＡコンバータ１０２＿ｉの構成を例示するが、他の行のＤＡコンバータ１０２＿ｉ＋１～１０２＿ｉ＋３についても同様である。

【0072】

ＤＡコンバータ１０２＿ｉは、電流源ＣＳ、制御回路６＿ｉ、スイッチＲ（図３参照）に代えて可変電流源ＣＳ１００ｉ、制御回路１０６＿ｉ、スイッチＲ１、スイッチＲ２を有し、容量素子Ｃ_Ｃ、差動増幅回路ＤＦ、スイッチＧをさらに有する。

【0073】

可変電流源ＣＳ１００ｉは、容量素子Ｃ_ｉ側へ流すべき電流を変更可能であり、電荷蓄積時の容量素子Ｃ_ｉの電圧Ｖ_Ｃの変化率を変更可能である。可変電流源ＣＳ１００ｉは、電源電位ＶｄｄとスイッチＢとノードＮ３との間に電気的に接続される。可変電流源ＣＳ１００ｉは、電圧Ｖｄｄに接続される第１端と、スイッチＢの第１端に接続される第２端と、ノードＮ３に接続される制御端と、を有する。可変電流源ＣＳ１００ｉは、ノードＮ３の電圧Ｖ_ＣＯＭＰに応じた電流値の電流を発生する。

【0074】

スイッチＲ１は、オンすることで容量素子Ｃ_ｉの電圧をリセット可能である。スイッチＲ１は、ノードＮ１と基準電位との間で容量素子Ｃ_ｉと並列に接続される。スイッチＲ１は、ノードＮ１に接続される第１端と、基準電位に接続される第２端と、を有する。基準電位は、例えばグランド電位である。

【0075】

スイッチＲ２は、オンすることで容量素子Ｃ_Ｃの電圧をリセット可能である。スイッチＲ２は、電流源ＣＳ１００ｉの制御端と電源電位Ｖｄｄとの間で容量素子Ｃｃと並列に接続されている。スイッチＲ２は、電流源ＣＳ１００ｉの制御端に接続される第１端と、電源電位Ｖｄｄに接続される第２端と、を有する。

【0076】

容量素子Ｃ_Ｃは、補正動作用の容量素子である。容量素子Ｃ_Ｃは、ノードＮ３の電圧Ｖ_ＣＯＭＰを調整するための電圧を保持し、例えば電源電位ＶｄｄとノードＮ３の電圧Ｖ_ＣＯＭＰとの差分の電圧を保持する。容量素子Ｃ_Ｃは、電流源ＣＳ１００ｉの制御端と電源電位Ｖｄｄとの間でスイッチＲ２と並列に接続されている。容量素子Ｃ_Ｃは、電流源ＣＳ１００ｉの制御端に接続される第１端と、電源電位Ｖｄｄに接続される第２端と、を有する。

【0077】

差動増幅回路ＤＦは、容量素子Ｃ_ｉの電圧Ｖ_Ｃｉと参照電圧Ｖ_ＲＡＭＰとの差分を増幅して出力する。差動増幅回路ＤＦは、グローバル回路５から参照信号Ｖ_ＲＡＭＰを受ける非反転入力ノードと、ノードＮ１に接続される反転入力ノードと、スイッチＧの第１端に接続される出力ノードと、を有する。

【0078】

スイッチＧは、オンすることで差動増幅回路ＤＦの出力ノードをノードＮ３に接続可能である。スイッチＧは、差動増幅回路ＤＦとノードＮ３との間に接続されている。スイッチＧは、差動増幅回路ＤＦの出力ノードに接続される第１端と、ノードＮ３に接続される第２端と、を有する。

【0079】

制御回路１０６＿ｉは、グローバル回路５から補正動作を指示する信号を受けると、制御信号Ｒ_１＿ｉ、制御信号Ｒ_２＿ｉ、制御信号Ｓ_ｉをノンアクティブベルに維持しながら、制御信号Ｂ_ｉ、制御信号Ｇ_ｉをノンアクティブベルからアクティブレベルにする。これにより、スイッチＧ及びスイッチＢが選択的にオンされ、差動増幅回路ＤＦの出力ノード→ノードＮ３→可変電流源ＣＳ１００ｉ→ノードＮ１→差動増幅回路ＤＦの反転入力ノードのフィードバックループが形成される。これにより、ＤＡコンバータ１０２＿ｉは、参照信号Ｖ_ＲＡＭＰと電圧Ｖ_Ｃｉとの差分に応じてノードＮ３の電圧Ｖ_ＣＯＭＰを調整する。これにより、可変電流源ＣＳ１００ｉが調整後の電圧Ｖ_ＣＯＭＰに応じた電流をノードＮ１に供給して容量素子Ｃ_ｉへの電荷の充電を行う。すなわち、ＤＡコンバータ１０２＿ｉは、容量素子Ｃ_ｉへの電荷の蓄積を行いながら、容量素子Ｃ_ｉの電圧Ｖ_Ｃｉをモニターし、容量素子Ｃ_ｉの電圧Ｖ_Ｃｉと参照電圧Ｖ_ＲＡＭＰとの差分に応じて可変電流源ＣＳ１００ｉの電流値を補正するフィードバック制御を行う。これにより、容量素子Ｃ_ｉの電圧Ｖ_Ｃｉの変化率を参照電圧Ｖ_ＲＡＭＰの変換率に近づけることができる。

【0080】

なお、参照信号Ｖ_ＲＡＭＰは、グローバル回路５において、グローバルアップカウンタ５１をカウンタクロックＣＬＫＣに同期して最小値（例えば、０）からカウントアップさせ、グローバルロジック回路５２がグローバルアップカウンタ５１のカウント値に応じて生成してもよい。例えば、グローバルロジック回路５２は、グローバルアップカウンタ５１のカウント値に所定の係数をかけた電圧値になるように参照信号Ｖ_ＲＡＭＰを生成する。グローバルロジック回路５２は、生成した参照信号Ｖ_ＲＡＭＰを各行の差動増幅回路ＤＦへ供給する。

【0081】

次に、各行のＤＡコンバータ１０２における容量素子Ｃの電圧Ｖ_Ｃの変化率の補正動作について図６を用いて説明する。図６は、ＤＡコンバータ１０２の補正動作を示す図である。図６に示す補正動作の期間ＴＰ１０は、ＤＡ変換動作の期間（例えば、図４に示す期間Ｔ）より前に設けられ得る。

【0082】

上述の通り、補正動作の目的は、容量素子Ｃの容量値のばらつきと可変電流源ＣＳ１００の電流値のばらつきとの両方を考慮して、容量素子Ｃの電圧Ｖ_Ｃの変化率が全行のＤＡコンバータ１０２で適正な変化率に近づく（例えば、ほぼ等しくなる）ようにすることである。補正動作では、グローバルな参照電圧Ｖ_ＲＡＭＰを用いる。グローバルな参照電圧Ｖ_ＲＡＭＰは、ランプ（のこぎり）状の波形を有する参照電圧であり、全行のＤＡコンバータ１０２における容量素子Ｃの電圧Ｖ_Ｃの変化率の基準となる。

【0083】

補正動作の期間において、図５に示すＤＡコンバータ１０２＿ｉは、容量素子Ｃ_ｉの電圧Ｖ_Ｃｉの変化率が参照電圧Ｖ_ＲＡＭＰの変化率に近づくように電圧Ｖ_ＣＯＭＰをフィードバック制御し、電圧Ｖ_ＣＯＭＰにより可変電流源ＣＳ１００ｉの電流値を補正する。ＤＡコンバータ１０２＿ｉでは、スイッチＲ１及びスイッチＲ２をオンすることで容量素子Ｃ_ｉ及び容量素子Ｃｃの電圧をリセットする。スイッチＲ１及びスイッチＲ２をオフした後、スイッチＢ及びスイッチＧをオンすると、差動増幅回路ＤＦの出力ノード→ノードＮ３→可変電流源ＣＳ１００ｉ→ノードＮ１→差動増幅回路ＤＦの反転入力ノードのフィードバックループが形成される。このとき、差動増幅回路ＤＦの非反転入力ノードには参照電圧Ｖ_ＲＡＭＰが供給されており、容量素子Ｃ_ｉの電圧Ｖ_Ｃｉの変化率が参照電圧Ｖ_ＲＡＭＰの変化率に近づくようなフィードバック制御が行われる。差動増幅回路ＤＦの伝達関数ｆは、次の数式２で表される。

【数2】

【0084】

数式２において、Ｖｓは、差動増幅回路ＤＦのオフセット電圧を示す。Ｋは、０より大きい正の増幅率である。このとき、ノードＮ３の電圧Ｖ_ＣＯＭＰの変化率は、次の数式３で表される。

【数3】

【0085】

ノードＮ３の電圧Ｖ_ＣＯＭＰに対する可変電流源ＣＳ１００の伝達関数ｇは、次の数式４で与えられる。

【数4】

【0086】

数式４において、Ａは、可変電流源ＣＳ１００のオフセット電流を示す。Ｂは、０より大きい正のトランスコンダクタンス利得である。容量素子Ｃの電圧Ｖｃの変化率と参照電圧Ｖ_ＲＡＭＰの変化率とは、それぞれ、次の数式５で表される。

【数5】

【0087】

容量素子Ｃの容量値をＣとすると、容量素子Ｃの電圧Ｖｃの変化率ΔＶｃは、可変電流源ＣＳ１００の電流Ｉを用いてΔＶｃ＝Ｉ／Ｃと表せるので、数式３～数式５から次の数式６が導かれる。

【数6】

【0088】

数式６は、電圧Ｖ_ＣＯＭＰに関する微分方程式である。数式６では、ａ，ｂについて、数式７に示す置き換えを行っている。

【数7】

【0089】

数式６の微分方程式を解くと、次の数式８に示すように、電圧Ｖ_ＣＯＭＰの解が得られる。

【数8】

【0090】

数式８におけるｂは、数式３、数式４から、０より大きな正の値である。数式８から、電圧Ｖ_ＣＯＭＰは、次の数式９に示すように、時間的にａ／ｂに収束する。

【数9】

【0091】

ここで、数式４、数式５から次の数式１０が成り立つ。

【数10】

【0092】

数式９、数式１０から、容量素子Ｃの電圧Ｖｃの変化率ΔＶ_Ｃは、次の数式１１に示すように、時間的にΔＶ_ＲＡＭＰに収束する。

【数11】

【0093】

数式１１に示されるように、収束する値ΔＶ_ＲＡＭＰは、各行の可変電流源の電流値Ｉ及び容量素子Ｖ_Ｃの容量値Ｃに依存しないグローバルな値である。このため、本実施形態の補正動作を行うことで、各行のＤＡコンバータ１０２は、容量素子Ｃの電圧Ｖ_Ｃの変化率ΔＶ_Ｃが互いに等しくされ得るとともに、それぞれ適正な値にされ得る。

【0094】

例えば、図６の場合、タイミングｔ１１において、補正動作の期間ＴＰ１０が開始されたことに応じて、ＤＡコンバータ１０２は、スイッチＲ１、スイッチＲ２、スイッチＳがオフされた状態でスイッチＧ及びスイッチＢをオンする。これにより、差動増幅回路ＤＦの出力ノード→ノードＮ３→可変電流源ＣＳ１００→ノードＮ１→差動増幅回路ＤＦの反転入力ノードのフィードバックループが形成される。

【0095】

タイミングｔ１１～ｔ１２の期間において、ＤＡコンバータ１０２は、参照信号Ｖ_ＲＡＭＰと電圧Ｖ_Ｃｉとの差分に応じたノードＮ３の電圧Ｖ_ＣＯＭＰで可変電流源ＣＳ１００ｉがノードＮ１に電流を供給して容量素子Ｃ_ｉへの電荷の充電が行われるようにフィードバック動作を行う。これにより、電圧Ｖ_ＣＯＭＰが数式９に示す値に近づいていき、容量素子Ｃ_ｉの電圧Ｖ_Ｃｉの変化率が数式１０に示すΔＶ_ＲＡＭＰに近づいていく。

【0096】

タイミングｔ１２において、電圧Ｖ_ＣＯＭＰが数式９に示す値に達すると、容量素子Ｃ_ｉの電圧Ｖ_Ｃｉの変化率がΔＶ_ＲＡＭＰにほぼ等しくなる。

【0097】

タイミングｔ１２～ｔ１３の期間において、電圧Ｖ_ＣＯＭＰが数式９に示す値に概ね維持され、容量素子Ｃｉの電圧Ｖ_Ｃｉの変化率がΔＶ_ＲＡＭＰにほぼ維持される。

【0098】

タイミングｔ１３において、補正動作の期間ＴＰ１０が終了されることに応じて、ＤＡコンバータ１０２は、スイッチＧをオフする。これにより、補正用の容量素子Ｃｃにより電圧Ｖ_ＣＯＭＰが数式９に示す値に概ね維持されるため、可変電流源ＣＳ１００の電流値もそのまま維持される。

【0099】

以上のように、第２の実施形態では、半導体集積回路１１０において、グローバル回路５で適正な増加率に対応する参照電圧Ｖ_ＲＡＭＰを発生し、各行のＤＡコンバータ１０２がその参照電圧Ｖ_ＲＡＭＰに応じて電流源の電流値を補正する。これにより、可変電流源ＣＳ１００の電流値及び容量素子Ｃの容量値のばらつきに関わらず、電荷蓄積期間における容量素子Ｃの電圧Ｖ_Ｃの増加率を適正な値に近付けることができる。すなわち、各行のＤＡコンバータ１０２において、可変電流源ＣＳ１００及び容量素子Ｃのサイズを小さくでき、電荷蓄積期間における容量素子Ｃの電圧Ｖ_Ｃの増加率を適正化できる。

【0100】

なお、図５に示すように、各行のＤＡコンバータ１０２は、第１の実施形態における各行のＤＡコンバータ２の構成を含んでいる。このため、各行のＤＡコンバータ１０２は、第２の実施形態に示す補正動作を行った後、第１の実施形態と同様にして、ＤＡ変換動作を行うことが可能である。この場合、可変電流源ＣＳ１００が調整後の電流値で電流を流し、電荷蓄積期間における容量素子Ｃの電圧Ｖ_Ｃが適正な増加率で増加し得るので、ＤＡ変換の精度をさらに向上できる。

【0101】

（第３の実施形態）
次に、第３の実施形態にかかる演算システム１ｂについて説明する。以下では、第１の実施形態及び第２の実施形態と異なる部分を中心に説明する。第３の実施形態にかかる演算システム１ｂは、複数のＤＡコンバータ２０２を含む半導体集積回路２１０を備えている。

【0102】

第３の実施形態では、第２の実施形態の半導体集積回路１１０の実装形態を例示する。具体的には、半導体集積回路２１０における各ＤＡコンバータ２０２は、図７に示すように構成され得る。図７は、第３の実施形態におけるＤＡコンバータ（ＳＣＩＤＡＣ）２０２の構成を示す図である。図７では、第ｉ行のＤＡコンバータ２０２＿ｉの構成を例示するが、他の行のＤＡコンバータ２０２＿ｉ＋１～２０２＿ｉ＋３についても同様である。

【0103】

ＤＡコンバータ２０２＿ｉは、可変電流源ＣＳ１００ｉ（図５参照）に代えて可変電流源ＣＳ２００ｉを有し、インバータＩＮＶをさらに有する。

【0104】

可変電流源ＣＳ２００ｉは、定電流を流しつつその変化分を加算することで、電流値を可変させる。可変電流源ＣＳ２００ｉは、定電流源と可変電流源との組み合わせで構成される。可変電流源ＣＳ２００ｉは、電源電位ＶｄｄとスイッチＢとの間にトランジスタＰＭ３及びトランジスタＰＭ４の直列接続を有する。図７では、電源電位Ｖｄｄ側にトランジスタＰＭ３が配されスイッチＢ側にトランジスタＰＭ４が配される構成が例示されているが、電源電位Ｖｄｄ側にトランジスタＰＭ４が配されスイッチＢ側にトランジスタＰＭ３が配されていてもよい。

【0105】

トランジスタＰＭ３は、例えばＰＭＯＳトランジスタであり、電源電位Ｖｄｄに接続されるソースと、トランジスタＰＭ４に接続されるドレインと、ノードＮ３に接続されるゲートと、を有する。ノードＮ３の電圧Ｖ_ＣＯＭＰは、ＤＡコンバータ２０２＿ｉによるフィードバック動作に応じて可変であり、トランジスタＰＭ３は、可変電流源として機能し得る。トランジスタＰＭ４は、例えばＰＭＯＳトランジスタであり、トランジスタＰＭ３に接続されるソースと、スイッチＢに接続されるドレインと、バイアス電圧Ｖｂｉａｓを受けるゲートと、を有する。バイアス電圧Ｖｂｉａｓは固定的な電位を有し、トランジスタＰＭ４は、定電流源として機能し得る。

【0106】

インバータＩＮＶは、スイッチＧがオンされた状態で、電源電位ＶｄｄからノードＮ３への電流パスを形成可能である。これにより、スイッチＲ２がオフして容量素子Ｃｃの電圧のリセットが完了した状態で容量素子Ｃｃへの補正用の電荷蓄積を行う際のスタート電流をノードＮ３へ供給可能である。

【0107】

インバータＩＮＶは、スイッチＧがオンされた状態で、差動増幅回路ＤＦから出力される信号をドライブしてノードＮ３へ伝達する。これにより、差動増幅回路ＤＦら出力される信号レベルの変化を高速にノードＮ３へ伝達でき、差動増幅回路ＤＦの出力ノード→ノードＮ３→可変電流源ＣＳ２００ｉ→ノードＮ１→差動増幅回路ＤＦの反転入力ノードのフィードバックループが形成された際のフィードバック動作を高速化できる。

【0108】

インバータＩＮＶは、スイッチＧがオンされた状態で、差動増幅回路ＤＦから出力される信号のレベルを論理的に反転させてノードＮ３へ伝達する。このとき、インバータＩＮＶは、電源電位Ｖｄｄ及びグランド電位を用いて信号を生成するので、差動増幅回路ＤＦから出力される信号に含まれるオフセット成分の影響を低減して信号を生成できる。

【0109】

インバータＩＮＶは、差動増幅回路ＤＦに接続される入力ノードと、スイッチＧに接続される出力ノードと、電源電位Ｖｄｄに接続される電源ノードと、グランド電位に接続される基準ノードと、を有する。

【0110】

インバータＩＮＶは、差動増幅回路ＤＦ及びスイッチＧの間にインバータ接続されたトランジスタＰＭ１及びトランジスタＮＭ１を有する。トランジスタＰＭ１は、例えばＰＭＯＳトランジスタであり、トランジスタＰＭ２に接続されるソースと、トランジスタＮＭ１及びスイッチＧに接続されるドレインと、差動増幅回路ＤＦに接続されるゲートと、を有する。トランジスタＮＭ１は、例えばＮＭＯＳトランジスタであり、トランジスタＮＭ２に接続されるソースと、トランジスタＰＭ１及びスイッチＧに接続されるドレインと、差動増幅回路ＤＦに接続されるゲートと、を有する。

【0111】

インバータＩＮＶは、トランジスタＰＭ１及び電源電位Ｖｄｄの間にトランジスタＰＭ２をさらに有し、トランジスタＮＭ１及びグランド電位の間にトランジスタＮＭ２をさらに有する。トランジスタＰＭ２は、例えばＰＭＯＳトランジスタであり、電源電位Ｖｄｄに接続されるソースと、トランジスタＰＭ１に接続されるドレインと、バイアス電圧Ｖ_ＢＰを受けるゲートと、を有する。バイアス電圧Ｖ_ＢＰは固定的な電位を有し、トランジスタＰＭ２は、定電流源として機能し得る。トランジスタＮＭ２は、例えばＮＭＯＳトランジスタであり、グランド電位に接続されるソースと、トランジスタＮＭ１に接続されるドレインと、バイアス電圧Ｖ_ＢＮを受けるゲートと、を有する。バイアス電圧Ｖ_ＢＮは固定的な電位を有し、トランジスタＮＭ２は、定電流源として機能し得る。

【0112】

次に、各行のＤＡコンバータ２０２における容量素子Ｃ_ｉの電圧Ｖ_Ｃｉの変化率の補正動作について図８を用いて説明する。図８は、ＤＡコンバータ２０２の補正動作を示す図である。図８に示す補正動作の期間ＴＰ２０は、ＤＡ変換動作の期間（例えば、図４に示す期間Ｔ）より前に設けられ得る。

【0113】

図７に示すＤＡコンバータ２０２＿ｉにおいて、差動増幅回路ＤＦとインバータＩＮＶとを組み合わせた構成は、数式２でＶ_ＣをＶ_Ｃｉに置き換えＶｓ≒０を代入して得られる伝達関数ｆを有する。フィードバックループが形成された状態において、インバータＩＮＶは、補正用の容量素子Ｃ_Ｃを駆動し、ノードＮ３の電圧Ｖ_ＣＯＭＰを調整する。これにより、電流源ＣＳ２００ｉは、数式４の伝達関数ｇと同様の伝達関数で動作し、容量素子Ｃ_Ｃに電流を流して電荷を蓄積する。このとき、トランジスタＰＭ２，ＮＭ２，ＰＭ４が定電流源として機能することなどにより、フィードバックループによるフィードバック動作が高速に行われ得る。これにより、各行のＤＡコンバータ２０２は、高速に、容量素子Ｃの電圧Ｖ_Ｃの変化率が互いに等しくされ得るとともに、それぞれ適正な値にされ得る。

【0114】

例えば、図８の場合、タイミングｔ２１の直前において、スイッチＲ１がオン状態に維持され容量素子Ｃ_ｉの電圧がリセットされ、スイッチＲ２がオン状態に維持され容量素子Ｃ_Ｃの電圧がリセットされる。これにより、ノードＮ１の電位がグランド電位にほぼ等しく、ノードＮ３の電位が電源電位Ｖｄｄにほぼ等しくなっている。トランジスタＰＭ３は、オフしている。

【0115】

タイミングｔ２１において、補正動作の期間ＴＰ２０が開始されたことに応じて、ＤＡコンバータ２０２は、スイッチＲ１、スイッチＲ２、スイッチＳがオフされた状態でスイッチＧ及びスイッチＢをオンする。これにより、図９に示すように、差動増幅回路ＤＦの出力ノード→インバータＩＮＶ→ノードＮ３→可変電流源ＣＳ２００ｉ→ノードＮ１→差動増幅回路ＤＦの反転入力ノードのフィードバックループが形成される。図９は、ＤＡコンバータ２０２の動作を示す図である。

【0116】

図８のタイミングｔ２２において、差動増幅回路ＤＦは、参照電圧Ｖ_ＲＡＭＰの初期値Ｖ１０と電圧Ｖｃｉの初期値Ｖ０との差分を増幅して電圧Ｖ_ＣＴＲＬ＝α×（Ｖ_ＲＡＭＰ－Ｖｃｉ）＝α×（Ｖ１０－Ｖ０）を出力する。電圧Ｖ_ＣＴＲＬがインバータＩＮＶの閾値を超えていることに応じて、トランジスタＰＭ１がオフするとともにトランジスタＮＭ１がオンする。これにより、図９に太線の矢印で示すように、容量素子Ｃ_Ｃの第１端の電荷がノードＮ３、スイッチＧ、トランジスタＮＭ１、トランジスタＮＭ２経由でグランド電位に排出され、ノードＮ３の電圧Ｖ_ＣＯＭＰが急激に低下され得る。

【0117】

タイミングｔ２３において、トランジスタＰＭ３がオンし、可変電流源ＣＳ２００ｉが容量素子Ｃ_ｉへの電流の供給を開始する。グローバル回路５は、タイミングｔ２１～ｔ２３の時間にほぼ等しい所定の時間Δｔを予め実験的に求めてパラメータとして記憶している。グローバル回路５は、補正動作の期間Ｔ２０が開始されてから所定の時間Δｔが経過したことに応じて、参照電圧Ｖ_ＲＡＭＰを初期値Ｖ１０から増加させ始める。これにより、図９に太線の矢印で示すように、容量素子Ｃ_ｉの電圧Ｖ_Ｃｉが急激に増加し始める。

【0118】

その後、電圧Ｖ_Ｃｉの変化率ｄＶ_Ｃが参照電圧Ｖ_ＲＡＭＰの変化率ｄＶ_ＲＡＭＰより大きくなり、参照電圧Ｖ_ＲＡＭＰ及び電圧Ｖ_Ｃｉの差分（Ｖ_ＲＡＭＰ－Ｖ_Ｃｉ）が小さくなっていく。これに応じて、差動増幅回路ＤＦから出力される電圧Ｖ_ＣＴＲＬ＝α×（Ｖ_ＲＡＭＰ－Ｖｃｉ）が減少していく。

【0119】

タイミングｔ２４において、電圧Ｖ_ＣＴＲＬがインバータＩＮＶの閾値を下回ることに応じて、トランジスタＰＭ１がオンするとともにトランジスタＮＭ１がオフする。これにより、図１０に太線の矢印で示すように、電源電位ＶｄｄからトランジスタＰＭ２、トランジスタＰＭ１、スイッチＧ、ノードＮ３経由で容量素子Ｃｃの第１端へ電流が流れ込み電荷が充電され、ノードＮ３の電圧Ｖ_ＣＯＭＰが急激に上昇し得る。図１０は、ＤＡコンバータ２０２の動作を示す図である。

【0120】

図８のタイミングｔ２５において、トランジスタＰＭ３が流す電流を減少させるので、可変電流源ＣＳ２００ｉが容量素子Ｃ_ｉへの電流の電流値を減少させる。これに応じて、電圧Ｖ_Ｃｉの変化率ｄＶ_Ｃが参照電圧ＶＲＡＭＰの変化率ｄＶ_ＲＡＭＰより小さくなり、図９に示すように、差動増幅回路ＤＦから出力される電圧Ｖ_ＣＴＲＬ＝α×（Ｖ_ＲＡＭＰ－Ｖ_Ｃｉ）が増加する。

【0121】

タイミングｔ２６において、電圧Ｖ_Ｃｉの変化率ｄＶ_Ｃが参照電圧Ｖ_ＲＡＭＰの変化率ｄＶ_ＲＡＭＰにほぼ等しくなると、差動増幅回路ＤＦから出力される電圧Ｖ_ＣＴＲＬがほぼ一定の値で安定するようになる。これに応じて、ノードＮ３の電圧Ｖ_ＣＯＭＰがほぼ一定の値で安定するようになり、可変電流源ＣＳ２００ｉが容量素子Ｃ_ｉへの適正な電流値の電流を供給し始める。

【0122】

タイミングｔ２６～ｔ２７の期間において、可変電流源ＣＳ２００ｉが容量素子Ｃ_ｉへの適正な電流値の電流を安定的に供給し続ける。

【0123】

タイミングｔ２７において、補正動作の期間Ｔ２０が終了すると、ＤＡコンバータ２０２は、スイッチＧをオフさせる。これにより、フィードバックループが遮断され、容量素子Ｃ_Ｃに保持された電荷により電圧Ｖ_ＣＯＭＰが補正後の値に維持され、可変電流源ＣＳ２００ｉが容量素子Ｃ_ｉへの適正な電流値の電流を継続的に供給可能な状態になる。これにより、図１１に示すように、電荷蓄積期間において、スイッチＲ_１、スイッチＲ_２、スイッチＧがオフ状態に維持され、スイッチＢがオン状態に維持される。このとき、補正後の値に維持される電圧Ｖ_ＣＯＭＰに応じて、可変電流源ＣＳ２００ｉから適正な電流値の電流が容量素子Ｃ_ｉへ供給される。すなわち、適正な電流値の電流で容量素子Ｃ_ｉへ電荷が蓄積される。これにより、容量素子Ｃ_ｉの電圧Ｖ_Ｃｉを適正な増加率で増加させることができる。

【0124】

例えば、複数行のＤＡコンバータ２０２について、補正動作及びその後の実動作の様子をシミュレーションした結果を図１２に示す。補正動作前（ｎｏ ｃｏｍｐｅｎｓａｔｉｏｎ）の期間ＴＰ１９では、電荷蓄積時における各行の容量素子Ｃの電圧Ｖ_Ｃの変化率がばらついているが、期間ＴＰ２０に補正動作（ｃｏｍｐｅｎｓａｔｉｏｎ）を行うことで、実動作（ｏｐｅｒａｔｉｏｎ）の期間ＴＰ２１では、電荷蓄積時における各行の容量素子Ｃの電圧Ｖ_Ｃの変化率が揃っていることが分かる。補正動作の期間ＴＰ２０では、複数行のＤＡコンバータ２０２は、電圧Ｖ_ＣＯＭＰが、容量素子Ｃの容量値のばらつきと可変電流源ＣＳの電流値のばらつきとに応じて互いに異なる値に調整され得る。これにより、複数行のＤＡコンバータ２０２は、互いに等しく且つ適正な変化率で電荷蓄積期間における容量素子Ｃの電圧Ｖｃを増加させることができる。補正動作で調整された電圧Ｖ_ＣＯＭＰの値は、その後の実動作の期間ＴＰ２１でほぼ一定に維持されるので、各行の容量素子Ｃの電圧Ｖ_Ｃの変化率が揃っている状態が維持され得る。

【0125】

以上のように、第３の実施形態では、半導体集積回路２１０において、グローバル回路５で適正な増加率に対応する参照電圧Ｖ_ＲＡＭＰを発生し、各行のＤＡコンバータ２０２がその参照電圧Ｖ_ＲＡＭＰに応じて電流源の電流値を補正する。このとき、インバータＩＮＶは、スイッチＧがオンされた状態で、差動増幅回路ＤＦから出力される信号をドライブしてノードＮ３へ伝達する。これにより、差動増幅回路ＤＦら出力される信号レベルの変化を高速にノードＮ３へ伝達でき、差動増幅回路ＤＦの出力ノード→ノードＮ３→可変電流源ＣＳ２００ｉ→ノードＮ１→差動増幅回路ＤＦの反転入力ノードのフィードバックループが形成された際のフィードバック動作を高速化できる。この結果、各行のＤＡコンバータ２０２において、高速に、電荷蓄積期間における容量素子Ｃの電圧Ｖ_Ｃの増加率を適正な値に近付けることができる。

【0126】

（第４の実施形態）
次に、第４の実施形態にかかる演算システム１ｃについて説明する。以下では、第１の実施形態～第３の実施形態と異なる部分を中心に説明する。第４の実施形態にかかる演算システム１ｃは、複数のＤＡコンバータ３０２を含む半導体集積回路３１０を備えている。

【0127】

第１の実施形態で例示した各行のＤＡコンバータ（ＳＣＩＤＡＣ）２は、ローカルアップカウンタ６１のカウント動作の完了を同期させて容量素子Ｃへの電荷の蓄積完了を同期させる。例えば、カウンタクロックＣＬＫＣの周波数を高くすれば、ＤＡ変換の速度を向上できるが、消費電力が増大する可能性がある。消費電力の増大を抑制するためには、カウンタクロックＣＬＫＣの周波数を低く抑えながらＤＡ変換の速度を向上することが望まれる。

【0128】

そこで、第４の実施形態では、ＤＡ変換すべきデジタル信号のビット群を上位側ビット群と下位側ビット群とに分割し、上位側ビット群と下位側ビット群とを並行してＤＡ変換することで、カウンタクロックＣＬＫＣの低周波数化とＤＡ変換の速度の向上との両立化を図る。

【0129】

具体的には、半導体集積回路３１０における各行のＤＡコンバータ３０２は、図１３に示すように構成され得る。図１３は、ＤＡコンバータ（ＳＣＩＤＡＣ）３０２の構成を示す図である。図１３では、第ｉ行のＤＡコンバータ３０２＿ｉの構成を例示するが、他の行のＤＡコンバータ３０２＿ｉ＋１～３０２＿ｉ＋３についても同様である。図１３では、デジタル信号Ｄ_ｉのビット数Ｎに対して、上位側ビット群Ｄ_Ｍｉのビット数ｎ_Ｍと下位側ビット群Ｄ_Ｌｉのビット数ｎ_Ｌとについて、ｎ_Ｌ＝ｎ_Ｍ＝Ｎ／２が成り立つ場合を例示する。

【0130】

半導体集積回路３１０は、グローバル回路５、複数行のＤＡコンバータ２＿ｉ～２＿ｉ＋３（図２参照）に代えて、グローバル回路３０５、複数行のＤＡコンバータ３０２＿ｉ～３０２＿ｉ＋３を有する。グローバル回路３０５は、グローバルアップカウンタ３５１及びグローバルロジック回路３５２を有する。グローバルアップカウンタ３５１の最大カウント値を２進数で表現した場合のビット数は、上位側ビット群Ｄ_Ｍｉのビット数ｎ_Ｍと下位側ビット群Ｄ_Ｌｉのビット数ｎ_Ｌとに対応し、例えばＮ／２ビットである。グローバルアップカウンタ３５１の最小値は、上位側ビット群Ｄ_Ｍｉ及び下位側ビット群Ｄ_Ｌｉのそれぞれの最小値に対応し、例えば０である。グローバルアップカウンタ３５１の最大値は、上位側ビット群Ｄ_Ｍｉ及び下位側ビット群Ｄ_Ｌｉのそれぞれの最大値に対応し、例えば２^Ｎ／２である。

【0131】

ＤＡコンバータ３０２＿ｉは、電流源ＣＳ、制御回路６＿ｉ、スイッチＢ（図３参照）に代えて電流源ＣＳ_Ｍ、電流源ＣＳ_Ｌ、制御回路３０７＿ｉ、制御回路３０８＿ｉ、制御回路３０９、スイッチＢ_Ｍ、スイッチＢ_Ｌを有する。電流源ＣＳ_Ｍ、制御回路３０７＿ｉ、スイッチＢ_Ｍは、上位側ビット群Ｄ_Ｍｉに対応し、電流源ＣＳ_Ｌ、制御回路３０８＿ｉ、スイッチＢ_Ｌは、下位側ビット群Ｄ_Ｌｉに対応する。

【0132】

電流源ＣＳ_Ｍは、電圧Ｖ_ＲＥＦとスイッチＢ_Ｍとの間に電気的に接続される。電流源ＣＳ_Ｍは、上位側ビット群Ｄ_Ｍｉに対応した電流値Ｉ_ＢＭを発生する。電流源ＣＳ_Ｍは、例えばＩ_ＢＭ＝２^ｎＬＩ_Ｂを発生する。電流源ＣＳ_Ｍは、電圧Ｖ_ＲＥＦに接続される第１端と、スイッチＢ_Ｍの第１端に接続される第２端と、を有する。

【0133】

電流源ＣＳ_Ｌは、電圧Ｖ_ＲＥＦとスイッチＢ_Ｌとの間に電気的に接続される。電流源ＣＳ_Ｌは、下位側ビット群Ｄ_Ｌｉに対応した電流値Ｉ_ＢＬを発生する。電流源ＣＳ_Ｌは、例えばＩ_ＢＬ＝Ｉ_Ｂを発生する。電流源ＣＳ_Ｍは、電圧Ｖ_ＲＥＦに接続される第１端と、スイッチＢ_Ｌの第１端に接続される第２端と、を有する。

【0134】

スイッチＢ_Ｍは、電流源ＣＳ_ＭとノードＮ１との間に電気的に接続される。スイッチＢ_Ｍは、電流源ＣＳ_Ｍに接続される第１端と、ノードＮ１に接続される第２端と、制御回路３０７＿ｉに接続される制御端と、を有する。スイッチＢ_Ｍは、制御回路３０７＿ｉからアクティブレベルの制御信号Ｂ_Ｍｉを受けた際にオンして電流源ＣＳ_ＭをノードＮ１に接続する。スイッチＢ_Ｍは、制御回路３０７＿ｉからノンアクティブレベルの制御信号Ｂ_Ｍｉを受けた際にオフして電流源ＣＳ_ＭをノードＮ１から電気的に遮断する。

【0135】

スイッチＢ_Ｌは、電流源ＣＳ_ＬとノードＮ１との間に電気的に接続される。スイッチＢ_Ｌは電流源ＣＳ_Ｌに接続される第１端と、ノードＮ１に接続される第２端と、制御回路３０８＿ｉに接続される制御端と、を有する。スイッチＢ_Ｌは、制御回路３０８＿ｉからアクティブレベルの制御信号Ｂ_Ｌｉを受けた際にオンして電流源ＣＳ_ＬをノードＮ１に接続する。スイッチＢ_Ｌは、制御回路３０８＿ｉからノンアクティブレベルの制御信号Ｂ_Ｌｉを受けた際にオフして電流源ＣＳ_ＬをノードＮ１から電気的に遮断する。

【0136】

制御回路３０７＿ｉは、外部からのデジタル信号Ｄ_ｉのうち上位側ビット群Ｄ_Ｍｉを受け、グローバル回路３０５からグローバルスタート信号ＧＳＴＡＲＴ、グローバルストップ信号ＧＳＴＯＰ、カウンタクロックＣＬＫＣを受ける。制御回路３０７＿ｉは、上位側ビット群Ｄ_Ｍｉ、グローバルスタート信号ＧＳＴＡＲＴ、グローバルストップ信号ＧＳＴＯＰ、カウンタクロックＣＬＫＣに応じて、制御信号Ｂ_Ｍｉを生成する。

【0137】

制御回路３０７＿ｉは、ローカルアップカウンタ７１及びローカルロジック回路７２を有する。ローカルアップカウンタ７１の最大カウント値を２進数で表現した場合のビット数は、上位側ビット群Ｄ_Ｍｉのビット数に対応し、例えばＮ／２ビットである。ローカルアップカウンタ７１の最小値は、上位側ビット群Ｄ_Ｍｉの最小値に対応し、例えば０である。ローカルアップカウンタ７１の最大値は、上位側ビット群Ｄ_Ｍｉの最大値に対応し、例えば２^Ｎ／２である。ローカルアップカウンタ７１は、グローバル回路３０５に接続される。ローカルアップカウンタ７１は、外部からデジタル信号Ｄ_ｉを受け、グローバル回路３０５からグローバルスタート信号ＧＳＴＡＲＴ、グローバルストップ信号ＧＳＴＯＰ、カウンタクロックＣＬＫＣを受ける。ローカルアップカウンタ７１は、グローバルスタート信号ＧＳＴＡＲＴ、グローバルストップ信号ＧＳＴＯＰ、カウンタクロックＣＬＫＣに応じてカウント動作を行う。ローカルロジック回路７２は、ローカルアップカウンタ７１のカウント値に応じて、制御信号Ｂ_Ｍｉを生成する。

【0138】

制御回路３０７＿ｉは、制御信号Ｂ_ＭｉをスイッチＢ_Ｍの制御端へ供給する。これにより、制御回路３０７＿ｉは、スイッチＢ_Ｍを制御する。

【0139】

制御回路３０８＿ｉは、外部からのデジタル信号Ｄ_ｉのうち下位側ビット群Ｄ_Ｌｉを受け、グローバル回路３０５からグローバルスタート信号ＧＳＴＡＲＴ、グローバルストップ信号ＧＳＴＯＰ、カウンタクロックＣＬＫＣを受ける。制御回路３０８＿ｉは、下位側ビット群Ｄ_Ｌｉ、グローバルスタート信号ＧＳＴＡＲＴ、グローバルストップ信号ＧＳＴＯＰ、カウンタクロックＣＬＫＣに応じて、制御信号Ｂ_Ｌｉを生成する。

【0140】

制御回路３０８＿ｉは、ローカルアップカウンタ８１及びローカルロジック回路８２を有する。ローカルアップカウンタ８１の最大カウント値を２進数で表現した場合のビット数は、下位側ビット群Ｄ_Ｌｉのビット数に対応し、例えばＮ／２ビットである。ローカルアップカウンタ８１の最小値は、下位側ビット群Ｄ_Ｌｉの最小値に対応し、例えば０である。ローカルアップカウンタ８１の最大値は、下位側ビット群Ｄ_Ｌｉの最大値に対応し、例えば２^Ｎ／２である。ローカルアップカウンタ８１は、グローバル回路３０５に接続される。ローカルアップカウンタ８１は、外部から下位側ビット群Ｄ_Ｌｉを受け、グローバル回路３０５からグローバルスタート信号ＧＳＴＡＲＴ、グローバルストップ信号ＧＳＴＯＰ、カウンタクロックＣＬＫＣを受ける。ローカルアップカウンタ８１は、グローバルスタート信号ＧＳＴＡＲＴ、グローバルストップ信号ＧＳＴＯＰ、カウンタクロックＣＬＫＣに応じてカウント動作を行う。ローカルロジック回路８２は、ローカルアップカウンタ８１のカウント値に応じて、制御信号Ｂ_Ｌｉを生成する。

【0141】

制御回路３０８＿ｉは、制御信号Ｂ_ＬｉをスイッチＢ_Ｌの制御端へ供給する。これにより、制御回路３０８＿ｉは、スイッチＢ_Ｌを制御する。

【0142】

制御回路３０９は、グローバル回路３０５からグローバルスタート信号ＧＳＴＡＲＴ、グローバルストップ信号ＧＳＴＯＰを受ける。制御回路３０９は、グローバルスタート信号ＧＳＴＡＲＴ、グローバルストップ信号ＧＳＴＯＰに応じて、制御信号Ｒ_ｉ、制御信号Ｓ_ｉを生成する。なお、制御回路３０９は、複数の行（第ｉ行～第（ｉ＋３）行）で共通化されていてもよい。

【0143】

次に、半導体集積回路３１０の動作について説明する。半導体集積回路３１０では、図１４に示すような動作が行われる。図１４では、グローバル回路３０５と第ｉ行のＤＡコンバータ３０２＿ｉとの動作について例示するが、他の行のＤＡコンバータ３０２＿ｉ＋１～３０２＿ｉ＋３についても同様である。図１４（ａ）は、グローバルアップカウンタ３５１及び各行のローカルアップカウンタ７１，８１のカウント値を示し、図１４（ｂ）は、グローバルスタート信号ＧＳＴＡＲＴ、グローバルストップ信号ＧＳＴＯＰ及び第ｉ行のローカルスタート信号ＳＴＡＲＴ_Ｌｉ，ＳＴＡＲＴ_Ｍｉ、制御信号Ｒ_ｉ，Ｂ_Ｌｉ，Ｂ_Ｍｉ，Ｓ_ｉのレベル遷移のタイミングを示し、図１４（ｃ）は、容量素子Ｃ_ｉに蓄積される電圧Ｖ_Ｃｉを示す。

【0144】

図１４に示すように、変換期間Ｔ_２００の直前に初期化処理が行われる。グローバルアップカウンタ３５１に最小値（例えば、０）がセットされ、第ｉ行のローカルアップカウンタ７１に上位側ビット群Ｄ_Ｍｉがセットされ、第ｉ行のローカルアップカウンタ８１に下位側ビット群Ｄ_Ｌｉがセットされる。

【0145】

変換期間Ｔ_２００が開始すると、ＤＡ変換処理が開始される。グローバルアップカウンタ３５１、ローカルアップカウンタ７１、及びローカルアップカウンタ８１が、それぞれ、周波数ｆ_ＣＬＫＣのカウンタクロックＣＬＫＣに同期して同時にカウントアップを開始する。

【0146】

第ｉ行のローカルロジック回路７２と第ｉ行のローカルロジック回路８２とは、互いに独立して、次の動作を行う。ローカルロジック回路７２は、ローカルアップカウンタ７１のカウント値が最大値（例えば、２^Ｎ／２）に達すると、ローカルアップカウンタ７１のカウント値を最小値にリセットしてカウントアップを再開させるとともに、スイッチＢ_Ｍをオンさせる。これにより、電流源ＣＳ_Ｍからの電流による容量素子Ｃ_ｉへの電荷の蓄積が開始される。同様に、ローカルロジック回路８２は、ローカルアップカウンタ８１のカウント値が最大値（例えば、２^Ｎ／２）に達すると、ローカルアップカウンタ８１のカウント値を最小値にリセットしてカウントアップを再開させるとともに、スイッチＢ_Ｌをオンさせる。これにより、電流源ＣＳ_Ｌからの電流による容量素子Ｃ_ｉへの電荷の蓄積が開始される。

【0147】

グローバルロジック回路３５２は、グローバルアップカウンタ３５１のカウント値が最大値（例えば、２^Ｎ／２）に達すると、カウント終了をローカルアップカウンタ７１及びローカルアップカウンタ８１に指示する。ローカルアップカウンタ７１及びローカルアップカウンタ８１は、それぞれ、カウント動作を停止する。ローカルロジック回路７２は、ローカルアップカウンタ７１のカウント動作の停止に応じて、スイッチＢ_Ｍをオフさせる。これにより、電流源ＣＳ_Ｍからの電流による容量素子Ｃ_ｉへの電荷の蓄積が完了する。同様に、ローカルロジック回路８２は、ローカルアップカウンタ８１のカウント動作の停止に応じて、スイッチＢ_Ｌをオフさせる。これにより、電流源ＣＳ_Ｌからの電流による容量素子Ｃ_ｉへの電荷の蓄積が完了する。この結果、容量素子Ｃ_ｉの電圧Ｖ_Ｃｉは、次の数式１２に示すようになる。

【数12】

【0148】

数式１２では、簡略化のため、第ｉ行を示す添え字が省略されている。Ｖ_Ｃは、容量素子Ｃ_ｉの電圧を示す。Ｉ_Ｂは、電流源の単位電流値である。ｆ_ＣＬＫＣは、カウンタクロックの周波数である。Ｃは、容量素子Ｃｉの容量値である。ｎＬは、下位側ビット群Ｄ_Ｌｉのビット数である。Ｄ_Ｍは、上位側ビット群Ｄ_Ｍｉの値を示す。Ｄ_Ｌは、下位側ビット群Ｄ_Ｌｉの値を示す。数式１２を第１の実施形態の数式１と比較すると、ＤＡ変換すべきデジタル信号の値が同じであり、容量素子Ｃ_ｉへ蓄積すべき電圧が同じである場合、次の数式１３が得られる。

【数13】

【0149】

数式１３において、Ｖ_Ｃ’は、第１の実施形態における容量素子Ｃ_ｉの電圧を示す。Ｉ_Ｂ’は、第１の実施形態における電流源ＣＳの電流値である。ｆ_ＣＬＫＣ’は、第１の実施形態におけるカウンタクロックの周波数である。

【0150】

ここで、ＤＡ変換すべきデジタル信号の値が同じであるので、次の数式１４が成り立つ。

【数14】

【0151】

数式１３及び数式１４により、次の数式１５が成り立つ。

【数15】

【0152】

数式１５に示されるように、図１３に示す電流源の単位電流値Ｉ_Ｂを小さくすることで、カウンタクロックの周波数を低く抑えることができる。例えば、デジタル信号Ｄのビット数がＮ＝８であり、上位側ビット群Ｄ_Ｍｉのビット数ｎ_Ｍと下位側ビット群Ｄ_Ｌｉのビット数ｎ_Ｌとがｎ_Ｌ＝ｎ_Ｍ＝Ｎ／２＝４とする。この場合、カウンタクロックの周波数ｆ_ＣＬＫＣは、第１の実施形態におけるカウンタクロックの周波数ｆ_ＣＬＫＣ’に比べて、１／２^４に低くすることができる。ただし、図１３に示す電流源の単位電流値Ｉ_Ｂは、１／２^４に小さくすることになる。

【0153】

例えば、図１４の場合、タイミングｔ３０の直前において、グローバル回路３０５は、グローバルアップカウンタ３５１に最小値（例えば、０）をセットし、第ｉ行の制御回路３０７＿ｉは、ローカルアップカウンタ７１に上位側ビット群Ｄ_Ｍｉの値をセットし、制御回路３０８＿ｉは、ローカルアップカウンタ８１に下位側ビット群Ｄ_Ｌｉの値をセットする。

【0154】

このとき、ローカルロジック回路７１，８１は、それぞれ、制御信号Ｂ_Ｍｉ、制御信号Ｂ_Ｌｉをノンアクティブレベルに維持してスイッチＢ_Ｍ、スイッチＢ_Ｌへ供給している。制御回路３０９は、制御信号Ｒ_ｉ、制御信号Ｓ_ｉをノンアクティブレベルに維持してスイッチＲ、スイッチＳへ供給している。これにより、ＤＡコンバータ３０２＿ｉにおいて、スイッチＲ、スイッチＢ_Ｍ、スイッチＢ_Ｌ、スイッチＳがいずれもオフ状態に維持されている。

【0155】

タイミングｔ３０において、制御回路３０９は、制御信号Ｒ_ｉをノンアクティブレベルからアクティブレベルへ遷移させる。これにより、ＤＡコンバータ３０２＿ｉにおいて、スイッチＲがオンする。

【0156】

タイミングｔ３０～ｔ３１の期間において、ローカルロジック回路７１，８１は、それぞれ、制御信号Ｂ_Ｍｉ、制御信号Ｂ_Ｌｉをノンアクティブレベルに維持する。制御回路３０９は、制御信号Ｓ_ｉをノンアクティブレベルに維持しながら制御信号Ｒ_ｉをアクティブレベルに維持する。これにより、ＤＡコンバータ３０２＿ｉにおいて、スイッチＢ_Ｍ、スイッチＢ_Ｌ及びスイッチＳがオフ状態に維持されながらスイッチＲがオン状態に維持され、容量素子Ｃ_ｉに蓄積された電荷が排出され、容量素子Ｃ_ｉの電圧がリセットされる。

【0157】

タイミングｔ３１において、グローバルアップカウンタ３５１は、図１４（ａ）に二点鎖線で示すように、最小値からカウントアップを開始する。それに応じて、グローバルロジック回路３５２は、図１４（ｂ）に示すように、グローバルスタート信号ＧＳＴＡＲＴをノンアクティブレベルからアクティブレベルにする。グローバルロジック回路３５２は、グローバルスタート信号ＧＳＴＡＲＴをローカルアップカウンタ７１，８１へそれぞれ供給する。グローバルスタート信号ＧＳＴＡＲＴがアクティブレベルになったことに応じて、ローカルアップカウンタ７１は、図１４（ａ）に一点鎖線で示すように、上位側ビット群Ｄ_Ｍｉの値からカウントアップを開始する。グローバルスタート信号ＧＳＴＡＲＴがアクティブレベルになったことに応じて、ローカルアップカウンタ８１は、図１４（ａ）に実線で示すように、下位側ビット群Ｄ_Ｌｉの値からカウントアップを開始する。グローバルアップカウンタ３５１、ローカルアップカウンタ７１，８１は、それぞれ、カウンタクロックＣＬＫＣに同期してカウントアップを行う。

【0158】

このとき、制御回路３０９は、制御信号Ｒ_ｉをアクティブレベルからノンアクティブレベルへ遷移させる。これにより、ＤＡコンバータ３０２＿ｉにおいて、スイッチＲがオフし、容量素子Ｃｉの電圧のリセットが完了する。

【0159】

下位側ビット群に注目すると、タイミングｔ３１～ｔ３２の期間において、図１４（ａ）に実線で示すように、ローカルアップカウンタ８１は、カウンタクロックＣＬＫＣに同期してカウントアップを行う。それに応じて、ローカルロジック回路８２は、制御信号Ｂ_Ｌｉをノンアクティブレベルに維持する。これにより、ＤＡコンバータ３０２＿ｉにおいて、スイッチＢ_Ｌがオフ状態に維持される。

【0160】

タイミングｔ３２において、図１４（ａ）に実線で示すように、ローカルアップカウンタ８１のカウント値が最大値に達すると、制御回路３０８＿ｉは、ローカルアップカウンタ８１のカウント値を最大値から最小値にリセットする。それとともに、制御回路３０８＿ｉは、下位側ビット群用のローカルスタート信号ＳＴＡＲＴ_Ｌｉをノンアクティブレベルからアクティブレベルにする。それに応じて、ローカルアップカウンタ８１は、図１４（ａ）に実線で示すように、最小値からカウントアップを開始する。ローカルアップカウンタ８１は、カウンタクロックＣＬＫＣに同期してカウントアップを行う。

【0161】

ローカルスタート信号ＳＴＡＲＴ_Ｌｉがアクティブレベルになったことに応じて、ローカルロジック回路８２は、制御信号Ｂ_Ｌｉをノンアクティブレベルからアクティブレベルに変更して、スイッチＢ_Ｌへ供給する。これにより、ＤＡコンバータ３０２＿ｉにおいて、スイッチＢ_Ｌがオンされ、電流源ＣＳ_Ｌによる容量素子Ｃ_ｉへの電荷の蓄積が開始される。

【0162】

タイミングｔ３２～ｔ３４の期間において、図１４（ａ）に実線で示すように、ローカルアップカウンタ８１は、カウンタクロックＣＬＫＣに同期してカウントアップを行う。この期間において、ローカルロジック回路８２は、制御信号Ｂ_Ｌｉをアクティブレベルに維持する。これにより、ＤＡコンバータ３０２＿ｉにおいて、スイッチＢ_Ｌがオン状態に維持され、電流源ＣＳ_Ｌによる容量素子Ｃ_ｉへの電荷の蓄積が行われる。

【0163】

一方、上位側ビット群に注目すると、タイミングｔ３１～ｔ３３の期間において、図１４（ａ）に一点鎖線で示すように、ローカルアップカウンタ７１は、カウンタクロックＣＬＫＣに同期してカウントアップを行う。それに応じて、ローカルロジック回路７２は、制御信号Ｂ_Ｍｉをノンアクティブレベルに維持する。これにより、ＤＡコンバータ３０２＿ｉにおいて、スイッチＢ_Ｍがオフ状態に維持される。

【0164】

タイミングｔ３３において、図１４（ａ）に一点鎖線で示すように、ローカルアップカウンタ７１のカウント値が最大値に達すると、制御回路３０７＿ｉは、ローカルアップカウンタ７１のカウント値を最大値から最小値にリセットする。それとともに、制御回路３０７＿ｉは、上位側ビット群用のローカルスタート信号ＳＴＡＲＴ_Ｍｉをノンアクティブレベルからアクティブレベルにする。それに応じて、ローカルアップカウンタ７１は、図１４（ａ）に一点鎖線で示すように、最小値からカウントアップを開始する。ローカルアップカウンタ７１は、カウンタクロックＣＬＫＣに同期してカウントアップを行う。

【0165】

ローカルスタート信号ＳＴＡＲＴ_Ｍｉがアクティブレベルになったことに応じて、第ｉ行のローカルロジック回路７２は、制御信号Ｂ_Ｍｉをノンアクティブレベルからアクティブレベルに変更して、スイッチＢ_Ｍへ供給する。これにより、ＤＡコンバータ３０２＿ｉにおいて、スイッチＢ_Ｍがオンされる。このとき、電流源ＣＳ_Ｌによる容量素子Ｃ_ｉへの電荷の蓄積が既に開始されており、それに加算される形で、電流源ＣＳ_Ｍによる容量素子Ｃ_ｉへの電荷の蓄積が開始される。

【0166】

タイミングｔ３３～ｔ３４の期間において、図１４（ａ）に一点鎖線で示すように、ローカルアップカウンタ７１は、カウンタクロックＣＬＫＣに同期してカウントアップを行う。この期間において、ローカルロジック回路７２は、制御信号Ｂ_Ｍｉをアクティブレベルに維持する。これにより、ＤＡコンバータ３０２＿ｉにおいて、スイッチＢ_Ｍがオン状態に維持され、電流源ＣＳ_Ｍによる容量素子Ｃ_ｉへの電荷の蓄積が行われる。このとき、電流源ＣＳ_Ｌによる容量素子Ｃ_ｉへの電荷の蓄積も行われる。

【0167】

タイミングｔ３４において、図１４（ａ）に二点鎖線で示すように、グローバルアップカウンタ３５１のカウント値が最大値に達する。それに応じて、グローバルロジック回路３５２は、図１４（ｂ）に示すように、グローバルストップ信号ＧＳＴＯＰをノンアクティブレベルからアクティブレベルにする。グローバルロジック回路３５２は、グローバルストップ信号ＧＳＴＯＰをローカルアップカウンタ７１，８１へそれぞれ供給する。グローバルストップ信号ＧＳＴＯＰがアクティブレベルになったことに応じて、ローカルアップカウンタ７１は、図１４（ａ）に一点鎖線で示すように、例えば上位側ビット群Ｄ_Ｍｉの値でカウントアップを終了する。グローバルストップ信号ＧＳＴＯＰがアクティブレベルになったことに応じて、ローカルアップカウンタ８１は、図１４（ａ）に実線で示すように、例えば下位側ビット群Ｄ_Ｌｉの値でカウントアップを終了する。

【0168】

このとき、ローカルロジック回路７２，８２は、それぞれ、制御信号Ｂ_Ｍｉ、制御信号Ｂ_Ｌｉをアクティブレベルからノンアクティブレベルへ遷移させる。制御回路３０９は、制御信号Ｓ_ｉをノンアクティブレベルからアクティブレベルへ遷移させる。これにより、ＤＡコンバータ３０２＿ｉにおいて、スイッチＢ_Ｍ，Ｂ_Ｌがオフして容量素子Ｃ_ｉへの電荷の蓄積が完了するとともに、容量素子Ｃ_ｉの電圧が増幅回路ＡＭへ出力される。

【0169】

タイミングｔ３４以降の期間において、制御回路３０９は、制御信号Ｒ_ｉをノンアクティブレベルに維持しながら制御信号Ｓ_ｉをアクティブレベルに維持する。これにより、ＤＡコンバータ３０２＿ｉにおいて、スイッチＲがオフ状態に維持されながらスイッチＳがオン状態に維持され、容量素子Ｃ_ｉの電圧が増幅回路ＡＭで増幅されアナログ信号Ｘ_ｉとして出力される。

【0170】

容量素子Ｃ_ｉの電圧Ｖ_Ｃｉの増加率に着目すると、図１４（ｃ）に示すように、タイミングｔ３２～ｔ３４の期間において、電流源ＣＳ_Ｌによる電流Ｉ_ＢＬで容量素子Ｃ_ｉへの電荷の蓄積が行われ、電圧Ｖ_Ｃｉが電流Ｉ_ＢＬに応じた増加率（傾き）で増加していく。また、タイミングｔ３３～ｔ３４の期間において、電流源ＣＳ_Ｍによる電流Ｉ_ＢＭで容量素子Ｃ_ｉへの電荷の蓄積が追加的に行われ、電圧Ｖ_Ｃｉの増加率が電流Ｉ_ＢＭに応じた増加率（傾き）分加算された形で増加していく。等価的に、電流源ＣＳ_Ｌによる電流Ｉ_ＢＬでの容量素子Ｃ_ｉへの電荷の蓄積と電流源ＣＳ_Ｍによる電流Ｉ_ＢＭで容量素子Ｃ_ｉへの電荷の蓄積とが並行して行われるので、容量素子Ｃ_ｉへの電荷の蓄積を高速に行うことができる。

【0171】

以上のように、第４の実施形態では、ＤＡ変換すべきデジタル信号のビット群を上位側ビット群と下位側ビット群とに分割し、上位側ビット群と下位側ビット群とを並行してＤＡ変換する。これにより、カウンタクロックＣＬＫＣの低周波数化とＤＡ変換の速度の向上とを両立化できる。

【0172】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0173】

１，１ａ，１ｂ，１ｃ 演算システム、２，２＿ｉ～２＿ｉ＋３，１０２，１０２＿ｉ～１０２＿ｉ＋３，２０２，２０２＿ｉ～２０２＿ｉ＋３，３０２，３０２＿ｉ～３０２＿ｉ＋３ ＤＡコンバータ、５，３０５ グローバル回路、１０，１１０，２１０，３１０ 半導体集積回路。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】