特開 2022-142485 炭化珪素半導体装置およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022142485

(43)【公開日】2022-09-30

(54)【発明の名称】炭化珪素半導体装置およびその製造方法

(51)【国際特許分類】

   H01L 21/301 20060101AFI20220922BHJP

【ＦＩ】

H01L21/78 L

H01L21/78 F

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2021042665

(22)【出願日】2021-03-16

(71)【出願人】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(71)【出願人】

【識別番号】000003207

【氏名又は名称】トヨタ自動車株式会社

(71)【出願人】

【識別番号】520124752

【氏名又は名称】株式会社ミライズテクノロジーズ

(74)【代理人】

【識別番号】110001128

【氏名又は名称】弁理士法人ゆうあい特許事務所

(72)【発明者】

【氏名】南雲 裕司

【テーマコード（参考）】

5F063

【Ｆターム（参考）】

5F063AA05

5F063BA07

5F063BA13

5F063BA31

5F063BA45

5F063BB01

5F063BB11

5F063CA04

5F063CB02

5F063CB08

5F063CB22

5F063CB25

5F063CC12

5F063CC33

5F063DD01

(57)【要約】

【課題】チッピングの進展や、チッピングを起点とするクラックの発生を抑制できるようにする。
【解決手段】ダイシング領域にトレンチ１２を形成し、このトレンチ１２を埋め込むようにしてＳｉＣに対する異種材料となるＰｏｌｙ－Ｓｉ膜１３で構成されたチッピング抑制層を形成する。これにより、ダイシングブレード２０にてダイシングラインに沿ってダイシングを行った際にチッピングが形成されたとしても、チッピングがチッピング抑制層内に形成されるようにできる。したがって、チッピングが発生したとしても、その進展がチッピング抑制層とＳｉＣとの界面で止まり、ＳｉＣ内にまで進展しないようにできる。
【選択図】図２Ｅ

【特許請求の範囲】

【請求項1】

半導体素子が形成され、チップ化された炭化珪素半導体装置であって、
チップ外縁をライン状またはドットライン状に囲み、かつ、チップ端面の角部に形成されたトレンチ（１２）内に配置された、炭化珪素と異種材料で構成されるチッピング抑制層（１３）が備えられている、炭化珪素半導体装置。

【請求項2】

前記トレンチの深さが５．０μｍ以下とされている、請求項１に記載の炭化珪素半導体装置。

【請求項3】

半導体素子が形成される半導体ウェハ（１０）をダイシング領域においてダイシングブレード（２０）でダイシングしてチップ化する炭化珪素半導体装置の製造方法であって、
前記半導体ウェハを用意し、該半導体ウェハの表面上にレジスト（１１）を配置することと、
前記レジストをパターニングして所定位置を開口させたフォトパターンとすることと、
前記フォトパターンの上からドライエッチングを行うことで、前記ダイシング領域に、ダイシングラインに対する垂直方向の寸法となる幅が、前記ダイシングブレードの幅に対して該ダイシングブレードの仕上がり精度と前記ダイシングを行う際のダイシング位置精度を加えた寸法以上とされたトレンチ（１２）を形成することと、
前記トレンチ内を炭化珪素と異種材料で構成されるチッピング抑制層（１３）で埋め込むことと、
前記ダイシングブレードを用いて前記チッピング抑制層側から前記半導体ウェハを切断することでチップ単位に分割することと、を含む、炭化珪素半導体装置の製造方法。

【請求項4】

前記トレンチを形成することでは、前記トレンチの深さを５．０μｍ以下とする、請求項３に記載の炭化珪素半導体装置の製造方法。

【請求項5】

前記トレンチを形成すること、および、前記チッピング抑制層を形成することでは、前記トレンチおよび前記チッピング抑制層を複数のラインで構成されるストライプ状とする、請求項３または４に記載の炭化珪素半導体装置の製造方法。

【請求項6】

前記トレンチを形成すること、および、前記チッピング抑制層を形成することでは、前記トレンチおよび前記チッピング抑制層を千鳥格子状とする、請求項３または４に記載の炭化珪素半導体装置の製造方法。

【請求項7】

前記トレンチを形成することを、前記半導体素子の形成を行うデバイス製造プロセスのうちのトレンチの形成を行うことと共通して行い、
前記チッピング抑制層を形成することを、前記デバイス製造プロセスのうちの前記異種材料を成膜する際に、前記チッピング抑制層が埋め込まれる前記トレンチ内にも前記異種材料を成膜する、請求項３ないし６のいずれか１つに記載の炭化珪素半導体装置の製造方法。

【請求項8】

前記半導体素子はトレンチゲート構造を有しており、
前記トレンチを形成することを、前記トレンチゲート構造を構成する際のゲートトレンチの形成と共通して行い、
前記チッピング抑制層を形成することを、前記ゲートトレンチ内に形成するポリシリコンゲートの形成と共通して行うことで、前記チッピング抑制層をポリシリコン膜によって構成する、請求項３ないし６のいずれか１つに記載の炭化珪素半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ダイシングによりチップ単位に分割する炭化珪素（以下、ＳｉＣという）半導体装置およびその製造方法に関するものである。

【背景技術】

【0002】

ダイシング装置では、デバイス形成を行った半導体ウェハをダイシングテープ上に貼り付けたのち、ダイヤモンドを用いた円形のダイシングブレードを用いてダイシングカットすることで物理的に切断してチップ化させている。

【0003】

このとき、ダイシングブレードでの物理的な切断により、切断箇所にランダムなチッピングが発生するため、そのチッピング距離を考慮したダイシング領域を確保する必要がある。その結果、チップサイズが拡大し、最終的に半導体ウェハから取り出せるチップの取り数が減少する。

【0004】

また、半導体チップの使用時、換言すれば冷熱サイクルによる環境負荷が与えられたときに、ダイシング時に発生したチッピングを起点にクラックが発生し、半導体チップの破壊に繋がる。

【0005】

そこで、特許文献１に、ダイシング時のチッピングの進展を抑制することができる半導体装置が提案されている。この半導体装置は、半導体素子の近傍領域にプラズマ照射、イオン注入もしくはレーザ照射を行うことによって結晶構造の崩れた改質層を形成し、改質層によってチッピングの進展が抑制されるようにしている。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２００８－１４７４１２号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

しかしながら、改質層を形成するためにプラズマ照射、イオン注入もしくはレーザ照射を行う必要があるし、半導体材料としてＳｉＣを用いる場合にはこれらの方法によって改質層を形成することが難しい。

【0008】

本発明は上記点に鑑みて、チッピングの進展や、チッピングを起点とするクラックの発生を抑制できるＳｉＣ半導体装置およびその製造方法を提供することを目的とする。

【課題を解決するための手段】

【0009】

上記目的を達成するため、請求項１に記載の発明は、半導体素子が形成され、チップ化されたＳｉＣ半導体装置であって、チップ外縁をライン状またはドットライン状に囲み、かつ、チップ端面の角部に形成されたトレンチ（１２）内に配置された、ＳｉＣと異種材料で構成されるチッピング抑制層（１３）が備えられている。

【0010】

このような構造とすれば、ダイシングを行ってチップ化する際にチッピングが発生したとしても、その進展がチッピング抑制層とＳｉＣとの界面で止まって抑制される。これにより、チッピングの進展を抑制することが可能となる。さらに、チップ使用時、換言すれば冷熱サイクルによる環境負荷が与えられたときにも、チッピングを起点とするクラックが発生することを抑制できる。

【0011】

請求項３に記載の発明は、半導体素子が形成される半導体ウェハ（１０）をダイシング領域においてダイシングブレード（２０）でダイシングしてチップ化するＳｉＣ半導体装置の製造方法であって、半導体ウェハを用意し、該半導体ウェハの表面上にレジスト（１１）を配置することと、レジストをパターニングして所定位置を開口させたフォトパターンとすることと、フォトパターンの上からドライエッチングを行うことで、ダイシング領域に、ダイシングラインに対する垂直方向の寸法となる幅が、ダイシングブレードの幅に対して該ダイシングブレードの仕上がり精度とダイシングを行う際のダイシング位置精度を加えた寸法以上とされたトレンチ（１２）を形成することと、トレンチ内をＳｉＣと異種材料で構成されるチッピング抑制層（１３）で埋め込むことと、ダイシングブレードを用いてチッピング抑制層側から半導体ウェハを切断することでチップ単位に分割することと、を含んでいる。

【0012】

このような製造方法によれば、ダイシングを行ってチップ化する際にチッピングが発生したとしても、その進展がチッピング抑制層とＳｉＣとの界面で止まって抑制される。したがって、チッピングの進展を抑制することが可能となる。さらに、チップ使用時、換言すれば冷熱サイクルによる環境負荷が与えられたときにも、チッピングを起点とするクラックが発生することを抑制できる。

【0013】

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。

【図面の簡単な説明】

【0014】

【図1】本発明の第１実施形態にかかるＳｉＣ半導体装置の製造方法のうちダイシングに関わる工程を示したフローチャートである。

【図2A】ＳｉＣ半導体装置の製造工程中の様子を示した断面図である。

【図2B】図２Ａに続くＳｉＣ半導体装置の製造工程中の様子を示した断面図である。

【図2C】図２Ｂに続くＳｉＣ半導体装置の製造工程中の様子を示した断面図である。

【図2D】図２Ｃに続くＳｉＣ半導体装置の製造工程中の様子を示した断面図である。

【図2E】図２Ｄに続くＳｉＣ半導体装置の製造工程中の様子を示した断面図である。

【図3A】ダイシングブレードの幅とダイシング領域におけるトレンチの幅との関係を示した図である。

【図3B】ダイシング領域におけるトレンチの深さを説明した図である。

【図4】チッピングの深さを実測したときの画像を示した図である。

【図5A】他の実施形態で説明するトレンチおよびチッピング抑制層のレイアウトの一例を示した図である。

【図5B】他の実施形態で説明するトレンチおよびチッピング抑制層のレイアウトの一例を示した図である。

【発明を実施するための形態】

【0015】

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

【0016】

（第１実施形態）
第１実施形態にかかるＳｉＣ半導体装置およびその製造方法ついて説明する。なお、ＳｉＣ半導体装置を製造する際、ＳｉＣで構成された半導体ウェハに対してデバイス製造プロセスを施したのち、ダイシングブレードにてチップ単位に分割するというプロセスを経ることになる。しかしながら、デバイス製造プロセスのうちの半導体素子の形成に関する部分については従来のプロセスと同様であるため、デバイス製造プロセスのうち従来と同様の部分については説明を省略し、ダイシングに関わる部分について主に説明する。

【0017】

まず、半導体材料としてＳｉＣが用いられた半導体ウェハを用意したのち、半導体ウェハに対して各種デバイス製造プロセスを施す。そして、デバイス製造プロセスの一工程として、好ましくはデバイス製造プロセスとして元々実施されている工程と共通の工程として、ダイシングに関わる工程を行う。

【0018】

具体的には、ダイシングに関わる工程として、図１に示すフローチャートに従った各工程を実施する。図２Ａ～図２Ｄは、図１に示すフローチャートに従った各工程に対応する断面図である。

【0019】

まず、トレンチフォト工程とトレンチドライエッチング工程およびレジスト除去工程を行う。図２Ａは、これらの工程を行った様子を示している。トレンチフォト工程では、半導体ウェハ１０の表面上にレジスト１１を配置する。そして、露光・現像などを行うことでレジスト１１をパターニングして所望位置を開口させたフォトパターンを形成する。トレンチドライエッチング工程では、レジスト１１によるフォトパターンの上からドライエッチングを行うことで、半導体ウェハ１０にトレンチ１２を形成する。このとき、トレンチ１２をダイシング領域に形成しており、ダイシングラインに沿った枠形状として形成している。そして、図３Ａに示すように、ダイシングラインに対する垂直方向の寸法となるトレンチ１２の幅をダイシングブレードの幅＋１５．０μｍ以上としており、図３Ｂに示すように、トレンチ１２の深さを５．０μｍ以下としている。なお、このような寸法とする理由については後述する。

【0020】

続いて、レジスト１１を除去した後、Ｐｏｌｙ－Ｓｉ（ポリシリコン）成膜工程を行う。図２Ｂは、この工程を行った様子を示している。この工程を行うことにより、Ｐｏｌｙ－Ｓｉ膜１３によってトレンチ１２内が埋め込まれる。

【0021】

さらに、Ｐｏｌｙ－Ｓｉエッチバック工程を行う。図２Ｃは、この工程を行った様子を示している。エッチバックにより、Ｐｏｌｙ－Ｓｉ膜１３がトレンチ１２内にのみ残される。Ｐｏｌｙ－Ｓｉ膜１３のうちトレンチ１２の外に形成された部分については除去され、トレンチ１２の外側では半導体ウェハ１０の表面が露出させられる。このようにして、ダイシングラインに沿ってＰｏｌｙ－Ｓｉ膜１３が形成された構造が構成される。このトレンチ１２内に形成されたＰｏｌｙ－Ｓｉ膜１３がＳｉＣに対する異種材料として形成されたチッピング抑制層となる。

【0022】

以上の工程をダイシングに関わる工程のうちのチッピング抑制層の形成工程として行っている。これらの工程については、デバイス製造プロセスのうちの半導体ウェハ１０に対して行う各種半導体素子の形成工程の一工程として行っても良いし、半導体素子の形成工程とは別工程として行っても良い。

【0023】

例えば、半導体素子としてトレンチゲート構造のＭＯＳＦＥＴやＩＧＢＴを形成する場合、トレンチゲート構造を形成する際のゲートトレンチの形成工程やＰｏｌｙ－Ｓｉゲートの形成工程がある。このため、上記した図２Ａ～図２Ｃに示した各工程をＭＯＳＦＥＴやＩＧＢＴのゲートトレンチの形成工程およびＰｏｌｙ－Ｓｉゲート形成工程と共通の工程として行えば、製造工程の増加なくチッピング抑制層の形成工程を行うことができる。

【0024】

また、ＭＯＳＦＥＴやＩＧＢＴのような半導体ウェハ１０に対して作り込まれる半導体素子に含まれるＰｏｌｙ－Ｓｉ膜に限らず、半導体ウェハ１０の表面上に絶縁膜などを介して形成されるＰｏｌｙ－Ｓｉ膜もある。例えば、感温素子として形成されるＰＮダイオードや外周耐圧構造の保護素子として形成される双方向ツェナーダイオードが挙げられる。これらの場合、Ｐｏｌｙ－Ｓｉ膜を形成してからｐ型不純物やｎ型不純物をイオン注入することでダイオード構造を形成することになる。このため、上記した図２Ｂに示すＰｏｌｙ－Ｓｉ成膜工程をダイオード構造の形成のためのＰｏｌｙ－Ｓｉ成膜工程と共通の工程として行えば、製造工程の増加を抑制しつつチッピング抑制層の形成工程を行うことができる。

【0025】

また、半導体ウェハ１０のうち半導体素子の外周領域にトレンチを形成して半導体素子が形成されたセル領域を外周領域に対して突き出したメサ構造とする場合がある。この場合にもトレンチ形成工程が行われるため、上記した図２Ａに示すトレンチ１２の形成工程をメサ構造形成のためのトレンチ形成工程と共通の工程として行えば、製造工程の増加を抑制しつつチッピング抑制層の形成工程を行うことができる。

【0026】

さらに、半導体素子を形成する際には、アライメント用のトレンチを形成しておき、トレンチの形成位置を基準とした位置合わせを行うことがある。この場合にもトレンチ形成工程が行われるため、上記した図２Ａに示すトレンチ１２の形成工程をアライメント用のトレンチ形成工程と共通の工程として行えば、製造工程の増加を抑制しつつチッピング抑制層の形成工程を行うことができる。ただし、アライメント用のトレンチ形成工程が行われるのがデバイス製造プロセスのうちの初期の段階の工程として行われる場合、その後のエピタキシャル成長工程などでトレンチ内が他の膜で埋め込まれることになる。したがって、トレンチ１２を形成する際に、他の膜で埋め込まれることによる幅や深さの縮小を考慮に入れて、トレンチ１２の形成寸法を決めるようにし、最終的に上記した寸法でチッピング抑制層が埋め込まれるようにしていれば良い。

【0027】

なお、メサ構造形成のためのトレンチ形成工程にてトレンチ１２を形成することと、Ｐｏｌｙ－Ｓｉ膜によるＰＮダイオードの形成工程にてＰｏｌｙ－Ｓｉ膜１３を形成することとを組み合わせても良い。また、アライメント用のトレンチ形成工程にてトレンチ１２を形成することと、Ｐｏｌｙ－Ｓｉ膜によるＰＮダイオードの形成工程にてＰｏｌｙ－Ｓｉ膜１３を形成することとを組み合わせても良い。このようにすれば、より製造工程の増加を抑制してチッピング抑制層の形成工程を行うことが可能となる。

【0028】

このようにして、チッピング抑制層の形成工程を含め、デバイス製造プロセスのうちの半導体ウェハ１０に対して行う各種半導体素子の形成工程が行われる。そして、これらの工程が行われると、その後、半導体ウェハ１０の表面より上の構造体を形成する各種工程、例えば配線形成工程や保護膜形成工程などを行う。図２Ｄは、この工程を行った様子を示しており、配線形成工程や保護膜形成工程を経て形成される構造体の例として、表面電極１４やＥＱＲ（Equivalent Potential Ring）構造１５、保護膜１６を示してある。

【0029】

表面電極１４は、半導体ウェハ１０に形成された半導体素子に電気的に接続された電極であり、アルミニウム（Ａｌ）層１４ａやニッケル（Ｎｉ）層１４ｂの積層構造で構成される。例えば、半導体素子としてＭＯＳＦＥＴが形成される場合、ソース電極が表面電極１４になる。また、ＥＱＲ構造１５は、外周耐圧構造の一部として構成され、例えば半導体ウェハ内に形成されるガードリングの最外周と対応する位置に形成され、Ａｌ層などで構成される。保護膜１６は、ＥＱＲ構造１５を覆うと共に半導体素子のうちの表面電極１４や他のパッド部以外の部分を覆うように形成され、例えばポリイミド膜によって構成される。このような配線形成工程や保護膜形成工程を行うことで、デバイス製造プロセスが完了する。

【0030】

この後、ダイシング工程として、図２Ｅに示すように、ダイシングブレード２０を用いて半導体素子が形成された半導体ウェハ１０をチダイシングカットしてチップ単位に分割する。具体的には、チッピング抑制層となるＰｏｌｙ－Ｓｉ膜１３側からダイシングブレード２０を用いて切断する。これにより、チップ化されたＳｉＣ半導体装置が完成する。

【0031】

このとき、ダイシングラインに沿ってトレンチ１２内にＰｏｌｙ－Ｓｉ膜１３が埋め込まれることで構成されたチッピング抑制層が備えられているため、チッピング２１が生じてもそれがチッピング抑制層内に留まるようにできる。より詳しくは、チッピング抑制層がＳｉＣに対する異種材料によって形成されているため、チッピング２１が発生しても、その進展がチッピング抑制層とＳｉＣとの界面で止まり、ＳｉＣ内にまで進展しないようにできる。

【0032】

また、チップ化されたＳｉＣ半導体装置には、チップ端面の角部において、チップ外縁をライン状に囲むように、Ｐｏｌｙ－Ｓｉ膜１３で構成されたチッピング抑制層が残った状態となる。また、その内部にチッピング２１が残った状態となっていることがある。しかし、チッピング２１が存在した状態となっていたとしても、チッピング抑制層の内部であるため、チップ使用時、換言すれば冷熱サイクルによる環境負荷が与えられたときにも、チッピング２１を起点とするクラックが発生することを抑制できる。

【0033】

ここで、トレンチ１２の幅や深さの寸法を上記のようにした理由について説明する。上記したように、ダイシングブレード２０の幅に対して、トレンチ１２の幅を＋１５．０μｍ以上としている。ダイシングブレード２０は、所定幅、例えば６０μｍを狙い幅として製造されているが、仕上がり精度が狙い幅に対して±１０μｍの範囲となっており、６０μｍの狙い幅で製造されていても実際には幅が５０～７０μｍでバラツキがある。また、ダイシング位置精度、つまりフォトマスクのアライメントずれに起因するトレンチ１２の形成位置のずれや、ダイシングブレード２０によるダイシングを行う際の機械的な位置精度に基づくずれが最大５．０μｍとなっている。これらを考慮して、ダイシングブレード２０の幅に対して、ダイシングブレード２０の仕上がり精度とダイシング位置精度を加え、トレンチ１２の幅を＋１５．０μｍ以上としている。このようにすれば、Ｐｏｌｙ－Ｓｉ膜１３の形成範囲内において的確にダイシングブレード２０によるダイシングを行うことが可能となる。

【0034】

また、トレンチ１２の深さを５．０μｍ以下としている。チッピングが生じた半導体ウェハ１０について調査したところ、図４に示すように、チッピングの深さは５．０μｍ以下となっていた。このため、トレンチ１２についても最大で５．０μｍの深さがあればチッピングがその内部に留まるようにできる。このため、チッピングに合わせてトレンチ１２の深さを設定することで、チッピングがトレンチ１２の外側にはみ出てしまうことを抑制できる。トレンチ１２の深さについては、チッピングの深さ以上であれば問題無いが、深すぎるとトレンチ１２の形成に時間を要することになることから、必要最低限の深さであるのが好ましい。このため、発生し得るチッピングの最大深さよりも深く、５．０μｍ以下となる深さでトレンチ１２を形成している。

【0035】

以上説明したように、本実施形態では、ダイシング領域にトレンチ１２を形成し、このトレンチ１２を埋め込むようにしてＳｉＣに対する異種材料となるＰｏｌｙ－Ｓｉ膜１３で構成されたチッピング抑制層を形成するようにしている。このため、ダイシングブレード２０にてダイシングラインに沿ってダイシングを行った際にチッピングが形成されたとしても、チッピングがチッピング抑制層内に形成されるようにできる。したがって、チッピングが発生したとしても、その進展がチッピング抑制層とＳｉＣとの界面で止まり、ＳｉＣ内にまで進展しないようにできる。

【0036】

また、トレンチ１２の深さが５．０μｍ以下でもチッピングがチッピング抑制層の内部に留まるようにできるため、トレンチ１２の深さを５．０μｍとすれば、トレンチ１２を必要以上に深く形成しなくても良くなる。

【0037】

そして、このようにチッピングが抑制可能となるため、ダイシング領域を過度に確保する必要がなくなり、チップサイズ拡大を抑制することも可能になる。また、チップ使用時、換言すれば冷熱サイクルによる環境負荷が与えられたときにも、チッピングを起点とするクラックが発生することを抑制できる。

【0038】

さらに、チッピング抑制層を形成するためのトレンチ１２の形成工程やＰｏｌｙ－Ｓｉ膜１３の形成工程をデバイス製造プロセスとして元々実施されている工程と共通の工程として行えば、製造工程の増加を抑制することも可能となる。例えば、トレンチゲート構造を有した半導体素子とし、トレンチ１２の形成工程とトレンチゲート構造を構成する際のゲートトレンチの形成工程を共通の工程とする。また、チッピング抑制層の形成工程とＰｏｌｙ－Ｓｉゲートの形成工程と共通の工程とする。このようにすれば、製造工程の増加を抑制できる。

【0039】

（他の実施形態）
本開示は、上記した実施形態に準拠して記述されたが、当該実施形態に限定されるものではなく、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

【0040】

例えば、上記実施形態では、チッピング抑制層をＰｏｌｙ－Ｓｉ膜１３によって構成する場合について説明したが、ＳｉＣと異種材料のものであれば他の材料でチッピング抑制層を構成しても良い。一例を挙げると、シリコン酸化（ＳｉＯ_２）膜、シリコン窒化（ＳｉＮ）膜、金属膜、金属シリサイド膜などによってチッピング抑制層を構成することもできる。

【0041】

シリコン酸化膜の場合、半導体素子を形成した後に半導体ウェハ１０の表面に形成する層間絶縁膜を用いてチッピング抑制層を構成することができる。シリコン窒化膜や金属膜の場合、トレンチ１２を形成した後にこれらの膜を成膜し、その後にエッチバックすることでチッピング抑制層として残すことができる。ＳｉＣ半導体装置においては、表面電極を構成するＡｌ膜などを形成しているため、それを金属膜として用いることで製造工程の共通化を図ることができ、製造工程の増加を抑制することが可能となる。また、ＳｉＣ半導体装置においては、表面電極とＳｉＣとをオーミックコンタクトさせられるように、Ｎｉシリサイド膜などの金属シリサイド膜を形成したりしている。この金属シリサイド膜をチッピング抑制層として用いることもできる。例えば、Ｎｉシリサイド膜の場合、トレンチ１２内を含めたＳｉＣ表面にＮｉ層を形成したのち、パターニングしてトレンチ１２内や所望位置にＮｉ層を残し、その後アニール処理を行ってシリサイド化反応させることで形成可能である。

【0042】

また、トレンチ１２の形成工程やチッピング抑制層の形成工程を既存のデバイス製造プロセスのうちの一工程と共通化させれば、製造工程の増加を抑制できるが、必ずしも共通化させなくても良く、これらを独立した工程として行っても良い。

【0043】

また、上記実施形態では、ダイシング領域の全域にわたってトレンチ１２およびチッピング抑制層が形成されるようにしているが、他の形状であっても良い。例えば、トレンチ１２およびチッピング抑制層を図５Ａに示すようなダイシングラインに沿って伸びる複数のラインで構成されるストライプ状としても良い。また、トレンチ１２およびチッピング抑制層を図５Ｂに示すような複数のドットラインを並べて配置して千鳥格子状としても良い。すなわち、チッピングが発生しても、それがダイシング領域内で留まれば良いため、トレンチ１２およびチッピング抑制層を複数のストライプ状や千鳥格子状としても良い。ストライプ状としてあれば、チッピング抑制層内にチッピングが発生しても、どこかのラインによってチッピングの進展を止めることができる。また、千鳥格子状としてあれば、チッピング抑制層とされていない部分が直線状に繋がらないため、どこかのドットによってチッピングの進展を止めることができる。

【0044】

なお、これら複数のライン状や千鳥格子状とされる場合のチッピング抑制層の幅、つまり最も外側に位置するライン同士を結んだ距離がダイシングブレード２０の幅±１５μｍ以上あれば良く、深さは５．０μｍ以下で良い。また、チップ化されたＳｉＣ半導体装置は、チップ外縁をライン状もしくはドットライン状で囲むように、チップ端面の角部においてトレンチ１２内にＰｏｌｙ－Ｓｉ膜１３で構成されたチッピング抑制層が残った構造になる。

【符号の説明】

【0045】

１０ 半導体ウェハ
１１ レジスト
１２ トレンチ
１３ Ｐｏｌｙ－Ｓｉ膜
１４ 表面電極
１５ ＥＱＲ構造
１６ 保護膜
２０ ダイシングブレード
２１ チッピング

【図1】

【図2A】

【図2B】

【図2C】

【図2D】

【図2E】

【図3A】

【図3B】

【図4】

【図5A】

【図5B】