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特開2022-142579半導体記憶装置及びその製造方法

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022142579

(43)【公開日】2022-09-30

(54)【発明の名称】半導体記憶装置及びその製造方法

(51)【国際特許分類】

H01L 27/11582 20170101AFI20220922BHJP

H01L 21/336 20060101ALI20220922BHJP

【ＦＩ】

H01L27/11582

H01L29/78 371

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2021042801

(22)【出願日】2021-03-16

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110000408

【氏名又は名称】弁理士法人高橋・林アンドパートナーズ

(72)【発明者】

【氏名】五月女真一

【テーマコード（参考）】

5F083

5F101

【Ｆターム（参考）】

5F083EP18

5F083EP22

5F083EP76

5F083GA10

5F083GA27

5F083JA04

5F083JA19

5F083JA39

5F083KA01

5F083KA05

5F083KA13

5F083KA18

5F083LA12

5F083LA16

5F083LA20

5F083MA06

5F083MA20

5F083PR21

5F101BA45

5F101BB02

5F101BD16

5F101BD22

5F101BD30

5F101BD34

(57)【要約】

【課題】信頼性と製造歩留まりを向上した半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体記憶装置は、半導体基板と、半導体基板の表面と交差する第１方向に互いに絶縁された複数の導電層が積層された積層体と、積層体を貫通して配置され、第１方向に延伸する筒状の半導体層と、複数の導電層と半導体層との間に配置され、第１方向に延伸する筒状の電荷蓄積層と、を有する柱状体部と、を備え、複数の導電層は、第１の導電層と、第１の導電層の半導体基板とは反対側に配置される第２の導電層とを含み、柱状体部は、第１の導電層と第２の導電層の間の絶縁層と対向し、第２の導電層と対向する第２領域より第１方向と直交する第２方向における幅が大きい第１の拡幅部を有し、半導体層は、第１の拡幅部での膜厚が、第１の導電層と対向する第１領域での膜厚および第２領域での膜厚より大きい。
【選択図】図２

【特許請求の範囲】

【請求項1】

半導体基板と、
前記半導体基板の表面と交差する第１方向に互いに絶縁された複数の導電層が積層された積層体と、
前記積層体を貫通して配置され、前記第１方向に延伸する筒状の半導体層と、前記複数の導電層と前記半導体層との間に配置され、前記第１方向に延伸する筒状の電荷蓄積層と、を有する柱状体部と、
を備え、
前記複数の導電層は、第１の導電層と、前記第１の導電層の前記半導体基板とは反対側に配置される第２の導電層とを含み、前記柱状体部は、前記第１の導電層と前記第２の導電層の間の絶縁層と対向し、前記第２の導電層と対向する第２領域より前記第１方向と直交する第２方向における幅が大きい第１の拡幅部を有し、
前記半導体層は、前記第１の拡幅部での膜厚が、前記第１の導電層と対向する第１領域での膜厚および前記第２領域での膜厚より大きい、
半導体記憶装置。

【請求項2】

前記柱状体部は、前記第１の拡幅部と隣接して前記半導体基板側に配置され、前記第２領域より前記第２方向における幅が大きい第３領域と、前記第３領域と隣接して前記第１の拡幅部とは反対側に配置され、前記第１領域より前記第２方向における幅が大きい第２の拡幅部と、を有し、
前記半導体層は、前記第２の拡幅部での膜厚が、前記第１領域での膜厚および前記第２領域での膜厚より大きい、
請求項１に記載の半導体記憶装置。

【請求項3】

前記複数の導電層は、前記第２の導電層と前記第１の拡幅部との間に配置される第３の導電層を含み、
前記半導体層は、前記第１領域の膜厚および前記第２領域の膜厚が、前記第３の導電層と対向する前記第３領域の膜厚より小さい、
請求項２に記載の半導体記憶装置。

【請求項4】

前記柱状体部は、前記第１の導電層および前記第２の導電層とともに不揮発性メモリストリングとして機能する、
請求項１乃至３の何れか１項に記載の半導体記憶装置。

【請求項5】

半導体基板、前記半導体基板の表面と交差する第１方向に互いに絶縁された複数の導電層が積層された積層体、および前記積層体を貫通して配置され、前記第１方向に延伸する筒状の半導体層と、前記複数の導電層と前記半導体層との間に配置され、前記第１方向に延伸する筒状の電荷蓄積層と、を有する筒状体部、を備え、前記複数の導電層は、第１の導電層と、前記第１の導電層の前記半導体基板とは反対側に配置される第２の導電層とを含み、前記筒状体部は、前記第１の導電層と前記第２の導電層の間の絶縁層と対向し、前記第２の導電層と対向する第２領域より前記第１方向と直交する第２方向における幅が大きい第１の拡幅部を有する、構造体を準備し、
前記第１領域の前記半導体層にプラズマ処理を行うことでパシベーションを形成し、
前記第１領域および前記第１の拡幅部の前記半導体層に反応ガスを供給して保護膜を形成し、
前記第１領域および前記第２領域の前記半導体層の一部をエッチングすること、
を含む、半導体記憶装置の製造方法。

【請求項6】

前記保護膜を形成することは、
前記パシベーションが前記第１領域の前記半導体層上の膜形成を抑制し、
前記第１の拡幅部の前記半導体層上に前記保護膜を形成し、
前記反応ガスの不足により前記第２領域の前記半導体層上の膜形成を抑制すること、
を含む、請求項５に記載の半導体記憶装置の製造方法。

【請求項7】

前記パシベーションを形成することは、プラズマ処理にＮ₂、Ａｒ、Ｈｅ、Ｈ₂、ＮＨ₃、またはＦからなる群から選択される少なくとも１種のガスを用いること、
を含む、請求項５または６に記載の半導体記憶装置の製造方法。

【請求項8】

前記エッチングをすることは、
前記半導体層の一部を酸化して酸化膜を形成し、
前記前記半導体層より前記酸化膜に対して選択比の高い条件でエッチングすること、
を含む、請求項５乃至７の何れか１項に記載の半導体記憶装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示の実施形態は、半導体記憶装置及びその製造方法に関する。

【背景技術】

【0002】

半導体記憶装置としてのＮＡＮＤ型フラッシュメモリを用いた半導体パッケージが知られている。このようなＮＡＮＤ型フラッシュメモリを大容量化するために、多くのメモリセルを積層した構成をとる３次元ＮＡＮＤ型フラッシュメモリが実用化されている。このような積層型の三次元ＮＡＮＤ型フラッシュメモリにおいては、信頼性と製造歩留まりを向上することが課題となる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許第９９６６２９９号明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

本開示に係る実施形態は、信頼性と製造歩留まりを向上した半導体記憶装置及びその製造方法を提供する。

【課題を解決するための手段】

【0005】

一実施形態に係る半導体記憶装置は、半導体基板と、半導体基板の表面と交差する第１方向に互いに絶縁された複数の導電層が積層された積層体と、積層体を貫通して配置され、第１方向に延伸する筒状の半導体層と、複数の導電層と半導体層との間に配置され、第１方向に延伸する筒状の電荷蓄積層と、を有する柱状体部と、を備え、複数の導電層は、第１の導電層と、第１の導電層の半導体基板とは反対側に配置される第２の導電層とを含み、柱状体部は、第１の導電層と第２の導電層の間の絶縁層と対向し、第２の導電層と対向する第２領域より第１方向と直交する第２方向における幅が大きい第１の拡幅部を有し、半導体層は、第１の拡幅部での膜厚が、第１の導電層と対向する第１領域での膜厚および第２領域での膜厚より大きい。

【図面の簡単な説明】

【0006】

【図1】一実施形態に係る半導体記憶装置の全体構成を示す斜視図である。

【図2】一実施形態に係る半導体記憶装置の全体構成を示す断面図である。

【図3】一実施形態に係る半導体記憶装置のメモリセルの構成を示す断面図である。

【図4】一実施形態に係る半導体記憶装置の製造方法を示す断面図である。

【図5】一実施形態に係る半導体記憶装置の製造方法を示す断面図である。

【図6】一実施形態に係る半導体記憶装置の製造方法を示す断面図である。

【図7】一実施形態に係る半導体記憶装置の製造方法を示す断面図である。

【図8】一実施形態に係る半導体記憶装置の製造方法を示す断面図である。

【図9】一実施形態に係る半導体記憶装置の製造方法を示す断面図である。

【図10】一実施形態に係る半導体記憶装置の製造方法を示す断面図である。

【図11】一実施形態に係る半導体記憶装置の製造方法を示す断面図である。

【図12】一実施形態に係る半導体記憶装置の製造方法を示す断面図である。

【図13】一実施形態に係る半導体記憶装置の製造方法を示す断面図である。

【図14】一実施形態に係る半導体記憶装置の製造方法を示す断面図である。

【図15】一実施形態に係る半導体記憶装置の製造方法を示す断面図である。

【図16】一実施形態に係る半導体記憶装置のメモリセルの構成を示す断面図である。

【発明を実施するための形態】

【0007】

以下、本実施形態に係る半導体記憶装置及びその製造方法について図面を参照して具体的に説明する。以下の説明において、略同一の機能及び構成を有する要素について、同一符号又は同一符号の後にアルファベットが追加された符号が付されており、必要な場合にのみ重複して説明する。以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示する。実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定されない。実施形態の技術的思想は、特許請求の範囲に対して、種々の変更を加えたものであってもよい。

【0008】

図面は、説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。本明細書と各図面において、既出の図面に関して説明したものと同様の機能を備えた要素には、同一の符号を付して、重複する説明を省略することがある。

【0009】

同一のプロセスにより形成された複数の膜は、同一の層構造を有し、かつ、同一の材料で構成される。本明細書においては、複数の膜がそれぞれ異なる機能又は役割を果たす場合であっても、このように同一のプロセスにより形成された複数の膜は、それぞれ同一の層に存在する膜として扱う。

【0010】

本発明の各実施の形態において、基板からメモリセルに向かう方向を上方という。逆に、メモリセルから基板に向かう方向を下方という。このように、説明の便宜上、上方又は下方という語句を用いて説明するが、例えば、基板とメモリセルとの上下関係が図示と逆になるように配置されてもよい。また、以下の説明で、例えば基板上のメモリセルという表現は、上記のように基板とメモリセルとの上下関係を説明しているに過ぎず、基板とメモリセルとの間に他の部材が配置されていてもよい。

【0011】

本明細書において「αはＡ、Ｂ又はＣ」を含む、「αはＡ，Ｂ及びＣのいずれか」を含む、「αはＡ，Ｂ及びＣからなる群から選択される一つ」を含む、といった表現は、特に明示が無い限り、αがＡ～Ｃの複数の組み合わせを含む場合を排除しない。さらに、これらの表現は、αが他の要素を含む場合も排除しない。

【0012】

以下の各実施形態は、技術的な矛盾を生じない限り、互いに組み合わせることができる。

【0013】

以下の各実施形態では、半導体記憶装置としてメモリセルアレイを例示して説明するが、本開示の技術をメモリセルアレイ以外の半導体記憶装置（例えば、ＣＰＵ、ディスプレイ、インターポーザなど）に適用することができる。

【0014】

また、以下の各実施形態では、周辺（ＣＭＯＳ）回路の構成についてとくに言及しない。半導体記憶装置は、ＣＭＯＳ回路が半導体基板上の他の領域に区画されていてもよい。また、半導体記憶装置は、ＣＭＯＳ回路チップと、メモリセルアレイチップとが別の半導体基板上にそれぞれ別体で形成されてもよい。この場合、メモリセルアレイチップの上面とＣＭＯＳ回路チップの上面が貼り合わされて形成されてもよい。また、半導体記憶装置は、ＣＭＯＳ回路チップの上にメモリセルアレイを一体で形成されてもよい。

【0015】

＜第１実施形態＞
［メモリセルアレイの構成］
本実施形態に係るメモリセルアレイの構成について、図１を用いて説明する。図１は本実施形態にかかるメモリセルアレイ１の各要素の配置を示した模式斜視図である。

【0016】

図１において、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向といい、基板１０の主面に対して平行な面をＸＹ面という。これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向（積層方向）という。

【0017】

図１に示すように、メモリセルアレイ１は、基板１０と、基板１０上に設けられた積層体１００と、複数の柱状体部ＣＬと、積層体１００の上に設けられた複数のビット線ＢＬとを有する。

【0018】

基板１０は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）からなる半導体基板である。基板１０の表面には、例えば、Ｐ型の不純物を含むＰ型ウェル領域が設けられている。

【0019】

積層体１００は、基板１０上に配置される下層積層体１２０と、下層積層体１２０の基板１０とは反対側に配置される上層積層体１４０とを含む（ここで下層積層体１２０と上層積層体１４０とを区別しないときには積層体１００とする）。積層体１００には、互いに絶縁された複数の導電層７０、及び当該複数の導電層７０に共通する開口ＳＴ、ＭＨが形成されている。開口ＳＴ、ＭＨは、積層方向（Ｚ方向）に延伸し、積層体１００を貫通して基板１０に達する。開口ＳＴはＸ方向に延伸し、積層体１００をＹ方向に複数のブロックに分離している。詳細は後述するが、開口ＭＨには柱状体部ＣＬが形成されている（図２参照）。

【0020】

柱状体部ＣＬは、積層体１００内を積層方向に延伸する円柱に形成されている。複数の柱状体部ＣＬは、例えば千鳥配列されている。又は、複数の柱状体部ＣＬは、Ｘ方向及びＹ方向に沿って正方格子配列されていてもよい。

【0021】

複数のビット線ＢＬはＸ方向に互いに分離され、それぞれのビット線ＢＬはＹ方向に延伸している。

【0022】

柱状体部ＣＬの後述する半導体層２０（図２参照）の上端は、コンタクト部Ｃｂを介してビット線ＢＬに接続されている。開口ＳＴによってＹ方向に分離されたそれぞれのブロックから１つずつ選択された複数の柱状体部ＣＬが、共通の１本のビット線ＢＬに接続されている。

【0023】

なお、開口ＳＴには絶縁層４０が形成されており、積層体１００の上には絶縁層４１が形成されている。しかし、説明の便宜上、図１ではこれらの絶縁層が省略されている。

【0024】

図２は、メモリセルアレイ１の模式断面図である。図２に示すＸ方向及びＺ方向は、図１に示すＸ方向及びＺ方向に対応する。

【0025】

積層体１００は、基板１０上に積層された複数の導電層７０を有する。複数の導電層７０は、複数の絶縁層４０を介して、基板１０の主面に対して垂直な方向（積層方向）に周期的に積層されている。各々の導電層７０は単層である。つまり、１つの導電層７０について断面形状を観察した場合、導電層７０の膜厚方向（Ｚ方向）に単一の材料が連続していてよい。また、１つの導電層７０内部に界面は存在しなくてよい。導電層７０の材料は、例えば、タングステンであってもよい。

【0026】

積層方向に隣接する導電層７０と導電層７０との間には、絶縁層４０が形成されている。複数の導電層７０と、複数の絶縁層４０とは、交互に配置されている。基板１０と最下層の導電層７０との間にも絶縁層４０が形成されている。下層積層体１２０と上層積層体１４０との境界には、絶縁層４０が配置されている。下層積層体１２０と上層積層体１４０との境界に配置される絶縁層４０の積層方向における膜厚は、他の導電層７０と導電層７０との間の絶縁層４０の積層方向における膜厚より大きい。積層方向に隣接する導電層７０は互いに絶縁されていればよく、絶縁層４０の材料は、例えば、二酸化シリコン（ＳｉＯ₂）、ＴＥＯＳ（ＴｅｔｒａＥｔｈｙｌＯｒｔｈｏＳｉｌｉｃａｔｅ）などの酸化シリコンであってもよい。絶縁層４０は、例えばＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）装置を用いて堆積される。

【0027】

開口ＭＨには柱状体部ＣＬが形成されている。柱状体部ＣＬは、エピタキシャル成長層６０、メモリ層３０、半導体層２０、及び絶縁性のコア層５０を含む。柱状体部ＣＬは、基板１０近傍に、エピタキシャル成長層６０を含む。このエピタキシャル成長層６０は、例えば、シリコン単結晶を含む基板１０上にシリコン単結晶をエピタキシャル成長させて形成される。

【0028】

エピタキシャル成長層６０の上には、積層方向に延伸するメモリ層３０、半導体層２０、及び絶縁性のコア層５０が形成される。コア層５０は、開口ＭＨの中心付近において柱状に設けられている。半導体層２０は、コア層５０の周囲に有底円筒状に設けられている。半導体層２０の下端は、エピタキシャル成長層６０に接続されている。メモリ層３０は、半導体層２０の周囲に円筒状に設けられている。メモリ層３０は、開口ＭＨの内側面（交互に積層された導電層７０及び絶縁層４０）に接している。メモリ層３０は、半導体層２０に接している。上記の構成を換言すると、半導体層２０は積層体１００を貫通している。メモリ層３０（後述する電荷蓄積層３２を含む）は導電層７０と半導体層２０との間に設けられている。

【0029】

柱状体部ＣＬは、下層積層体１２０と上層積層体１４０との境界に、Ｘ方向における幅（径、外側面間の距離）が小さい第１の狭窄部Ａを有する。第１の狭窄部Ａは、上層積層体１４０の導電層７０と対向する第ＩＩ領域と隣接する。第１の狭窄部Ａは、下層積層体１２０と上層積層体１４０との境界の絶縁層４０と対向する。柱状体部ＣＬは、第１の狭窄部ＡのＸ方向における幅が、上層積層体１４０の導電層７０と対向する第ＩＩ領域のＸ方向における幅より小さくてもよい。柱状体部ＣＬは、第１の狭窄部ＡのＸ方向における幅が、下層積層体１２０の導電層７０と対向する第Ｉ領域のＸ方向における幅より小さくてもよい。

【0030】

柱状体部ＣＬは、下層積層体１２０と上層積層体１４０との境界に、Ｘ方向における幅が大きい第１の拡幅部ａを有する。第１の拡幅部ａは、第１の狭窄部Ａと隣接する。第１の拡幅部ａは、下層積層体１２０と上層積層体１４０との境界の絶縁層４０と対向する。柱状体部ＣＬは、第１の拡幅部ａのＸ方向における幅が、第１の狭窄部ＡのＸ方向における幅より大きい。柱状体部ＣＬは、第１の拡幅部ａのＸ方向における幅が、上層積層体１４０の導電層７０と対向する第ＩＩ領域のＸ方向における幅より大きい。柱状体部ＣＬは、第１の拡幅部ａのＸ方向における幅が、下層積層体１２０の導電層７０と対向する第Ｉ領域のＸ方向における幅より大きい。

【0031】

柱状体部ＣＬは、第１の拡幅部ａと隣接して第１の拡幅部ａの基板１０側に、Ｘ方向における幅が大きい第ＩＩＩ領域を有する。第ＩＩＩ領域は、下層積層体１２０と上層積層体１４０との境界の絶縁層４０と対向する。柱状体部ＣＬは、第ＩＩＩ領域のＸ方向における幅が、第１の拡幅部ａのＸ方向における幅と略同一である。柱状体部ＣＬは、第ＩＩＩ領域のＸ方向における幅が、上層積層体１４０の導電層７０と対向する第ＩＩ領域のＸ方向における幅より大きい。柱状体部ＣＬは、第ＩＩＩ領域のＸ方向における幅が、下層積層体１２０の導電層７０と対向する第Ｉ領域のＸ方向における幅より大きい。

【0032】

柱状体部ＣＬは、第ＩＩＩ領域と隣接して第ＩＩＩ領域の基板１０側に、Ｘ方向における幅が大きい第２の拡幅部ｂを有する。第２の拡幅部ｂは、第ＩＩＩ領域と隣接して第１の拡幅部ａとは反対側に配置される。第２の拡幅部ｂは、下層積層体１２０と上層積層体１４０との境界の絶縁層４０と対向する。柱状体部ＣＬは、第２の拡幅部ｂのＸ方向における幅が、第ＩＩＩ領域のＸ方向における幅と略同一である。柱状体部ＣＬは、第２の拡幅部ｂのＸ方向における幅が、上層積層体１４０の導電層７０と対向する第ＩＩ領域のＸ方向における幅より大きい。柱状体部ＣＬは、第２の拡幅部ｂのＸ方向における幅が、下層積層体１２０の導電層７０と対向する第Ｉ領域のＸ方向における幅より大きい。

【0033】

柱状体部ＣＬは、第２の拡幅部ｂと隣接して第ＩＩＩ領域の基板１０側に、Ｘ方向における幅が小さい第２の狭窄部Ｂを有する。第２の狭窄部Ｂは、下層積層体１２０の導電層７０と対向する第Ｉ領域と隣接する。第２の狭窄部Ｂは、下層積層体１２０と上層積層体１４０との境界の絶縁層４０と対向する。柱状体部ＣＬは、第２の狭窄部ＢのＸ方向における幅が、第ＩＩＩ領域のＸ方向における幅より小さい。柱状体部ＣＬは、第２の狭窄部ＢのＸ方向における幅が、上層積層体１４０の導電層７０と対向する第ＩＩ領域のＸ方向における幅より大きくてもよい。柱状体部ＣＬは、第２の狭窄部ＢのＸ方向における幅が、下層積層体１２０の導電層７０と対向する第Ｉ領域のＸ方向における幅より大きくてもよい。

【0034】

メモリ層３０は柱状体部ＣＬ側面に円筒状に設けられている。メモリ層３０の外側面（交互に積層された導電層７０及び絶縁層４０に接する面）は、上述するＣＬ側面の形状を反映している。メモリ層３０の内側面（半導体層２０に接する面）も、上述するＣＬ側面の形状を反映している。すなわち、メモリ層３０は、下層積層体１２０と上層積層体１４０との境界に、Ｘ方向における外幅（外径、対向する外側面間の距離）が小さい第１の狭窄部Ａを有する。メモリ層３０は、下層積層体１２０と上層積層体１４０との境界に、Ｘ方向における外幅が大きい第１の拡幅部ａを有する。メモリ層３０は、第１の拡幅部ａと隣接して第１の拡幅部ａの基板１０側に、Ｘ方向における外幅が大きい第ＩＩＩ領域を有する。メモリ層３０は、第ＩＩＩ領域と隣接して第ＩＩＩ領域の基板１０側に、Ｘ方向における外幅が大きい第２の拡幅部ｂを有する。メモリ層３０は、第２の拡幅部ｂと隣接して第ＩＩＩ領域の基板１０側に、Ｘ方向における外幅が小さい第２の狭窄部Ｂを有する。メモリ層３０の第１の拡幅部ａ、第２の拡幅部ｂ、第１の狭窄部Ａ、第２の狭窄部Ｂ、第Ｉ領域、第ＩＩ領域、第ＩＩＩ領域におけるＸ方向における外幅の大小関係は、柱状体部ＣＬの第１の拡幅部ａ、第２の拡幅部ｂ、第１の狭窄部Ａ、第２の狭窄部Ｂ、第Ｉ領域、第ＩＩ領域、第ＩＩＩ領域におけるＸ方向における幅の大小関係と同じであることから、その説明はここでは省略する。

【0035】

メモリ層３０の外側面（交互に積層された導電層７０及び絶縁層４０に接する面）とメモリ層３０の内側面（半導体層２０に接する面）との間の最短距離（膜厚）は、全面にわたって略同一である。すなわち、メモリ層３０の膜厚は、開口ＭＨおよび柱状体部ＣＬの形状にかかわらず略均一の厚さに形成される。

【0036】

半導体層２０は、メモリ層３０の内側面およびエピタキシャル成長層６０に接するように有底円筒状に設けられている。半導体層２０の外側面（メモリ層３０に接する面）は、上述するＣＬ側面の形状を反映している。半導体層２０の内側面（コア層５０に接する面）も、上述するＣＬ側面の形状を反映している。すなわち、半導体層２０は、下層積層体１２０と上層積層体１４０との境界に、Ｘ方向における外幅（外径、対向する外側面間の距離）が小さい第１の狭窄部Ａを有する。半導体層２０は、下層積層体１２０と上層積層体１４０との境界に、Ｘ方向における外幅が大きい第１の拡幅部ａを有する。半導体層２０は、第１の拡幅部ａと隣接して第１の拡幅部ａの基板１０側に、Ｘ方向における外幅が大きい第ＩＩＩ領域を有する。半導体層２０は、第ＩＩＩ領域と隣接して第ＩＩＩ領域の基板１０側に、Ｘ方向における外幅が大きい第２の拡幅部ｂを有する。半導体層２０は、第２の拡幅部ｂと隣接して第ＩＩＩ領域の基板１０側に、Ｘ方向における外幅が小さい第２の狭窄部Ｂを有する。半導体層２０の第１の拡幅部ａ、第２の拡幅部ｂ、第１の狭窄部Ａ、第２の狭窄部Ｂ、第Ｉ領域、第ＩＩ領域、第ＩＩＩ領域におけるＸ方向における外幅の大小関係は、柱状体部ＣＬの第１の拡幅部ａ、第２の拡幅部ｂ、第１の狭窄部Ａ、第２の狭窄部Ｂ、第Ｉ領域、第ＩＩ領域、第ＩＩＩ領域におけるＸ方向における幅の大小関係と同じであることから、その説明はここでは省略する。

【0037】

半導体層２０の外側面（メモリ層３０に接する面）と半導体層２０の内側面（コア層５０に接する面）との間の最短距離（膜厚）は、第１の拡幅部ａ、第２の拡幅部ｂ、第１の狭窄部Ａ、第２の狭窄部Ｂ、第Ｉ領域、第ＩＩ領域、第ＩＩＩ領域において異なる。第Ｉ領域および第ＩＩ領域における半導体層２０の膜厚は、第１の拡幅部ａ、第２の拡幅部ｂ、第１の狭窄部Ａ、第２の狭窄部Ｂを含む第ＩＩＩ領域における半導体層２０の膜厚より小さい。第Ｉ領域および第ＩＩ領域における半導体層２０の膜厚が小さいことで、半導体層２０は対向するメモリ層３０および導電層７０とともに構成するメモリセルＭＣの特性を向上することができる。第１の拡幅部ａ、第２の拡幅部ｂ、第１の狭窄部Ａ、第２の狭窄部Ｂを含む第ＩＩＩ領域における半導体層２０の膜厚は大きいことから、半導体層２０が不連続になることを抑制することができ、信頼性と製造歩留まりを向上することができる。

【0038】

本実施形態において、第Ｉ領域および第ＩＩ領域におけるすべての導電層７０と対向する半導体層２０の膜厚が、第１の拡幅部ａ、第２の拡幅部ｂ、第１の狭窄部Ａ、第２の狭窄部Ｂ、および第ＩＩＩ領域における半導体層２０の膜厚より小さい例を示した。しかしながらこれに限定されず、第ＩＩＩ領域に近接する第Ｉ領域の最上層の導電層７０および／または第ＩＩ領域の最下層の導電層７０と対向する半導体層２０の膜厚は、第ＩＩＩ領域における半導体層２０の膜厚と略同一であってもよい。また、第１の狭窄部Ａは、第ＩＩ領域の最下層の導電層７０と対向してもよい。第２の狭窄部Ｂは、第Ｉ領域の最上層の導電層７０と対向してもよい。このような半導体層２０を含むメモリセルＭＣは、メモリセルＭＣとして機能することが予定されていなくてもよい。

【0039】

コア層５０は、半導体層２０の内側面に接するように円柱状に設けられている。コア層５０の外側面（半導体層２０に接する面）は、上述するＣＬ側面の形状を反映している。すなわち、コア層５０は、下層積層体１２０と上層積層体１４０との境界に、Ｘ方向における外幅（外径、対向する外側面間の距離）が小さい第１の狭窄部Ａを有する。コア層５０は、下層積層体１２０と上層積層体１４０との境界に、Ｘ方向における外幅が大きい第１の拡幅部ａを有する。コア層５０は、第１の拡幅部ａと隣接して第１の拡幅部ａの基板１０側に、Ｘ方向における外幅が大きい第ＩＩＩ領域を有する。コア層５０は、第ＩＩＩ領域と隣接して第ＩＩＩ領域の基板１０側に、Ｘ方向における外幅が大きい第２の拡幅部ｂを有する。コア層５０は、第２の拡幅部ｂと隣接して第ＩＩＩ領域の基板１０側に、Ｘ方向における外幅が小さい第２の狭窄部Ｂを有する。コア層５０の第１の拡幅部ａ、第２の拡幅部ｂ、第１の狭窄部Ａ、第２の狭窄部Ｂ、第Ｉ領域、第ＩＩ領域、第ＩＩＩ領域におけるＸ方向における幅の大小関係は、柱状体部ＣＬの第１の拡幅部ａ、第２の拡幅部ｂ、第１の狭窄部Ａ、第２の狭窄部Ｂ、第Ｉ領域、第ＩＩ領域、第ＩＩＩ領域におけるＸ方向における幅の大小関係と同じであることから、その説明はここでは省略する。

【0040】

最上層の導電層７０上に絶縁層４０が設けられ、その絶縁層４０上に絶縁層４１が設けられている。

【0041】

図３は、図２における一部の拡大断面図である。

【0042】

柱状体部ＣＬは、メモリ層３０、半導体層２０、及び絶縁性のコア層５０を有する構造体である。半導体層２０は、積層体１００内を積層方向に連続して延伸している。半導体層２０の材料は、例えば、アモルファス又は多結晶シリコンを含む。コア層５０は、円筒状の半導体層２０の内側に設けられている。コア層５０の材料は、例えば、酸化シリコンを含む。メモリ層３０は、導電層７０と半導体層２０との間に設けられ、半導体層２０を半導体層２０の外周側から囲んでいる。

【0043】

メモリ層３０は、トンネル絶縁層３１と、電荷蓄積層３２と、ブロック絶縁層３３とを有する（ここでトンネル絶縁層３１と、電荷蓄積層３２と、ブロック絶縁層３３とを区別しないときにはメモリ層３０とする）。ブロック絶縁層３３、電荷蓄積層３２、トンネル絶縁層３１は、半導体層２０とともに積層体１００の積層方向に連続して延伸している。導電層７０と半導体層２０との間に、導電層７０側から順に、ブロック絶縁層３３、電荷蓄積層３２、及びトンネル絶縁層３１が設けられている。トンネル絶縁層３１は半導体層２０に接している。ブロック絶縁層３３は導電層７０に接している。電荷蓄積層３２は、ブロック絶縁層３３とトンネル絶縁層３１との間に設けられている。

【0044】

半導体層２０、メモリ層３０、及び導電層７０は、メモリセルＭＣを構成する。図３において１つのメモリセルＭＣを破線で模式的に表す。メモリセルＭＣは、半導体層２０の周囲を、メモリ層３０を介して、導電層７０が囲んだ縦型トランジスタ構造を有する。

【0045】

その縦型トランジスタ構造のメモリセルＭＣにおいて、半導体層２０はチャネルとして機能し、導電層７０はコントロールゲートとして機能する。電荷蓄積層３２は半導体層２０から注入される電荷を蓄積するデータ記憶層として機能する。

【0046】

上記のように、複数のメモリセルＭＣは複数の導電層７０の積層方向に並んでおり、複数の導電層７０は、それぞれ複数のメモリセルＭＣに接続されている。導電層７０のうち、ブロック絶縁層３３付近の導電層７０がコントロールゲートとして機能する。メモリセルＭＣに接続された導電層７０への電圧を制御することで、当該メモリセルＭＣへの書き込み又は消去を制御する。

【0047】

実施形態の半導体記憶装置は、メモリセルＭＣへのデータの書き込み又は消去を電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。

【0048】

メモリセルＭＣは、例えばチャージトラップ型のメモリセルである。電荷蓄積層３２は、絶縁層の中に電荷を捕獲するトラップサイトを多数有する。電荷蓄積層３２の材料は、例えば、窒化シリコンを含む。

【0049】

トンネル絶縁層３１は、半導体層２０から電荷蓄積層３２に電荷が注入される際、又は電荷蓄積層３２に蓄積された電荷が半導体層２０の方向へ拡散する際に電位障壁となる。トンネル絶縁層３１の材料は、例えば、酸化シリコンを含む。

【0050】

ブロック絶縁層３３は、電荷蓄積層３２に蓄積された電荷が導電層７０へ拡散するのを防止する。ブロック絶縁層３３の材料は、例えば、酸化シリコンを含む。

【0051】

図１に示すように、下層積層体１２０にはソース側選択トランジスタＳＴＳと複数のメモリセルＭＣが設けられている。上層積層体１４０にはドレイン側選択トランジスタＳＴＤと複数のメモリセルＭＣが設けられている。例えば、最下層の導電層７０は、ソース側選択トランジスタＳＴＳのコントロールゲートとして機能する。例えば、最上層の導電層７０は、ドレイン側選択トランジスタＳＴＤのコントロールゲートとして機能する。

【0052】

ドレイン側選択トランジスタＳＴＤと、ソース側選択トランジスタＳＴＳとの間には、複数のメモリセルＭＣが設けられている。それら複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ、及びソース側選択トランジスタＳＴＳは、半導体層２０を通じて直列接続され、１つのメモリストリングを構成する。このメモリストリングが、Ｘ－Ｙ面に対して平行な面方向に例えば千鳥配置され、複数のメモリセルＭＣがＸ方向、Ｙ方向及びＺ方向に３次元的に設けられている。

【0053】

［メモリセルアレイの製造方法］
次に、図４～図１５を参照して、第１実施形態のメモリセルアレイ１の製造方法について説明する。

【0054】

図４に示すように、まず基板１０上に、絶縁層４０（ＴＥＯＳ膜）および犠牲層７１（ＳｉＮ膜）を交互に成膜し、下層積層体１２０を形成する。絶縁層４０および犠牲層７１は、例えば、ＣＶＤ装置を用いて堆積される。交互に積層された絶縁層４０および犠牲層７１とは互いに接するように形成される。下層積層体１２０の最上層に形成される絶縁層４０の膜厚は、下層の絶縁層４０の膜厚より大きくてもよい。本実施形態において絶縁層４０の材料はＴＥＯＳ膜を例示したが、絶縁層４０の材料はこれに限定されず、例えば二酸化シリコン（ＳｉＯ₂）であってもよい。本実施形態において犠牲層７１の材料は窒化シリコン膜（ＳｉＮ）を例示したが、犠牲層７１の材料はこれに限定されず、例えばシリコンであってもよい。

【0055】

次に、図５に示すように、複数の絶縁層４０および複数の犠牲層７１を含む下層積層体１２０に、複数のメモリホールＭＨを形成する。メモリホールＭＨは、図示しないマスクを用いたＲＩＥ（Reactive Ion Etching）法で形成される。メモリホールＭＨは、下層積層体１２０を積層方向に貫通し、基板１０を露出させる。

【0056】

図６に示すように、メモリホールＭＨ内部に露出した基板１０を種結晶としてシリコン単結晶のエピタキシャル成長を行う。シリコン単結晶のエピタキシャル成長もＣＶＤ装置を用いて行い、エピタキシャル成長層６０を形成する。さらに続いて、エピタキシャル成長層６０の表面を酸化（例えば熱酸化）する。エピタキシャル成長層６０の表面にはシリコン酸化膜６１が形成される。メモリホールＭＨのシリコン酸化膜６１の上には、犠牲膜９０が形成される。犠牲膜９０の材料は、例えば、アモルファスシリコンアモルファスシリコンであってもよい。犠牲膜９０は、上層積層体１４０を形成するために充填されるものであり、後に、除去されることが予定されている。

【0057】

次に、例えば図７に示すように、絶縁層４０の一部を除去して、下層積層体１２０のメモリホールＭＨの上端部の幅（内径、対向する内側面間の距離）を広げて接合部Ｊを形成する。接合部Ｊは、例えば、ウェットエッチング等の方法によって形成される。接合部Ｊは、下層積層体１２０の最上層に形成される絶縁層４０に形成される。すなわち、接合部Ｊは、下層積層体１２０の犠牲層７１と対向する第Ｉ領域より上に形成される。メモリホールＭＨには、Ｘ方向における幅が第Ｉ領域より大きい第ＩＩＩ領域が形成される。第ＩＩＩ領域と隣接して、第ＩＩＩ領域の基板１０側には第２の拡幅部ｂ、第ＩＩＩ領域の基板１０とは反対側には第１の拡幅部ａが形成される。第２の拡幅部ｂと隣接して、第ＩＩＩ領域の基板１０側にはＸ方向における幅が第ＩＩＩ領域より小さい第２の狭窄部Ｂが形成される。メモリホールＭＨの接合部Ｊにも、犠牲膜９０を形成する。

【0058】

次に、図８に示すように、下層積層体１２０上に、絶縁層４０（ＴＥＯＳ膜）および犠牲層７１（ＳｉＮ膜）を交互に成膜し、上層積層体１４０を形成する。絶縁層４０および犠牲層７１は、例えばＣＶＤ装置を用いて堆積される。交互に積層された絶縁層４０および犠牲層７１とは互いに接するように形成される。上層積層体１４０の最下層および最上層に形成される絶縁層４０の膜厚は、他の絶縁層４０の膜厚より大きくてもよい。

【0059】

続いて、複数の絶縁層４０および複数の犠牲層７１を含む上層積層体１４０に、複数のメモリホールＭＨを形成する。メモリホールＭＨは、図示しないマスクを用いたＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）法で形成される。上層積層体１４０のメモリホールＭＨは、下層積層体１２０のメモリホールＭＨの接合部Ｊに接続するように形成する。上層積層体１４０のメモリホールＭＨは、接合部Ｊより幅（内径、対向する内側面間の距離）が小さい。メモリホールＭＨには、Ｘ方向における幅が第ＩＩＩ領域より小さい上層積層体１４０の犠牲層７１と対向する第ＩＩ領域が形成される。第ＩＩＩ領域と隣接して第ＩＩＩ領域の基板１０とは反対側には、Ｘ方向における幅が第ＩＩＩ領域より小さい第１の狭窄部Ａが形成される。メモリホールＭＨは、上層積層体１４０を積層方向に貫通し、下層積層体１２０のメモリホールＭＨの接合部Ｊに充填される犠牲膜９０を露出させる。

【0060】

下層積層体１２０のメモリホールＭＨに残る犠牲膜９０およびシリコン酸化膜６１は、上層積層体１４０のメモリホールＭＨを介して除去する。この工程は、例えば、ウェットエッチング及びＲＩＥ等の方法によって行う。その結果、下層積層体１２０および上層積層体１４０を連通するメモリホールＭＨが形成される。なお、シリコン酸化膜６１は除去しなくてもよい。

【0061】

次に、図９に示すように、メモリホールＭＨの側面および底面に、メモリ層３０を形成する。メモリ層３０は、例えば、ＣＶＤ装置を用いて積層体１００の上面およびメモリホールＭＨの内面（側面および底面）に堆積される。

【0062】

続いて、積層体１００の上面およびメモリホールＭＨの底面のメモリ層３０を除去する。積層体１００の上面およびメモリホールＭＨの底面のメモリ層３０は、例えば、ＲＩＥ法で除去される。メモリホールＭＨの底面のメモリ層３０を除去することで、基板１０近傍のエピタキシャル成長層６０を露出させる。

【0063】

メモリホールＭＨの底面のメモリ層３０を除去した後、メモリホールＭＨの側面および底面に、半導体層２０を形成する。半導体層２０は、例えば、ＣＶＤ装置を用いて積層体１００の上面およびメモリホールＭＨの内面（側面および底面）に堆積される。半導体層２０は、メモリ層３０の側面、およびメモリホールＭＨの底において露出されたエピタキシャル成長層６０に接して形成される。半導体層２０は、例えばアモルファスシリコン層として形成した後、熱処理により多結晶シリコン層に結晶化する。

【0064】

図１０～１３は、メモリホールＭＨの接合部Ｊ付近（図９の点線領域）の拡大断面図である。次に、図１０および図１１に示すように、メモリホールＭＨの接合部Ｊに保護膜８０を形成する。

【0065】

図１０に示すように、まずメモリホールＭＨの上端から上層積層体１４０の犠牲層７１と対向する第ＩＩ領域に、プラズマ処理を行う。第ＩＩ領域の半導体層２０には、プラズマ処理を行うことでパシベーション２２が形成される。プラズマ処理のガス種や比率、流量を制御することによって、第ＩＩＩ領域および第Ｉ領域の半導体層２０にはパシベーションが形成されない。すなわち、半導体層２０の積層方向にはパシベーションの勾配が形成される。プラズマ処理には、Ｎ₂、Ａｒ、Ｈｅ、Ｈ₂、ＮＨ₃、またはＦからなる群から選択される少なくとも１種のガスを用いることが好ましい。

【0066】

図１１に示すように、メモリホールＭＨの上端から第ＩＩ領域および第ＩＩＩ領域に成膜処理を行う。第ＩＩＩ領域（第１の拡幅部ａ、第２の拡幅部ｂ、第１の狭窄部Ａ、第２の狭窄部Ｂを含む）の半導体層２０上には、成膜処理を行うことで保護膜８０が形成される。保護膜８０は、例えば、酸化シリコンまたは窒化シリコンであってもよい。保護膜８０は、例えばＣＶＤ装置を用いて堆積される。第ＩＩ領域の半導体層２０上にはパシベーション２２が形成されていることから、保護膜８０の核形成が抑制される。このため、第ＩＩ領域の半導体層２０上には保護膜８０が形成されない。ＣＶＤのガス種や比率、流量を制御することによって、第Ｉ領域には反応ガスが供給されない。反応ガスの不足のため第Ｉ領域の半導体層２０上にも保護膜８０が形成されない。すなわち、第ＩＩＩ領域（第１の拡幅部ａ、第２の拡幅部ｂ、第１の狭窄部Ａ、第２の狭窄部Ｂを含む）を含む所定の領域（第Ｉ領域および第ＩＩ領域以外）の半導体層２０上に保護膜８０が形成される。

【0067】

本実施形態に係るメモリセルアレイの製造方法においては、プラズマ処理およびＣＶＤのガス種や比率、流量を制御して第Ｉ領域および第ＩＩ領域における成膜を抑制することで、第ＩＩＩ領域（第１の拡幅部ａ、第２の拡幅部ｂ、第１の狭窄部Ａ、第２の狭窄部Ｂを含む）を含む所定の領域（第Ｉ領域および第ＩＩ領域以外）に保護膜８０を成膜することができる。

【0068】

図１１では、保護膜８０が略均一の膜厚に形成される構成を示した。しかしながらこれに限定されず、保護膜８０の膜厚は、第Ｉ領域および第ＩＩ領域に近いほど薄く形成されてもよい。

【0069】

次に、図１２に示すように、半導体層２０の一部を酸化して、酸化膜２４を形成する。酸化膜２４は、例えば、酸化処理等によって形成される。保護膜８０で覆われる第ＩＩＩ領域（第１の拡幅部ａ、第２の拡幅部ｂ、第１の狭窄部Ａ、第２の狭窄部Ｂを含む）を含む領域の半導体層２０には、酸化膜２４が形成されない。このため、保護膜８０から露出する第Ｉ領域および第ＩＩ領域の半導体層２０の表面に酸化膜２４が形成される。

【0070】

次に、図１３に示すように、酸化膜２４を選択的に除去する。酸化膜２４の除去は、例えば、ウェットエッチング等によって行われる。半導体層２０より酸化膜２４に対して選択比の高い条件でエッチングする。酸化膜２４のエッチングによって、第Ｉ領域および第ＩＩ領域の半導体層２０の膜厚は保護膜８０で覆われる第ＩＩＩ領域（第１の拡幅部ａ、第２の拡幅部ｂ、第１の狭窄部Ａ、第２の狭窄部Ｂを含む）を含む領域の半導体層２０の膜厚より小さくなる。図１３において保護膜８０は、一部エッチングされて残っている。しかしながらこれに限定されず、保護膜８０は酸化膜２４とともに全てエッチングされてもよい。

【0071】

本実施形態に係るメモリセルアレイの製造方法においては、第ＩＩＩ領域を含む所定の領域（第Ｉ領域および第ＩＩ領域以外）の半導体層２０が保護膜８０によって覆われていることで、第ＩＩＩ領域を含む所定の領域（第Ｉ領域および第ＩＩ領域以外）における酸化膜２４の形成およびエッチングを抑制することができる。このため、第ＩＩＩ領域を含む所定の領域の半導体層２０の膜厚は、第Ｉ領域および第ＩＩ領域の半導体層２０の膜厚より大きく形成される。第Ｉ領域および第ＩＩ領域における半導体層２０の膜厚が小さいことで、半導体層２０は対向するメモリ層３０および導電層７０とともに構成するメモリセルＭＣの特性を向上することができる。第ＩＩＩ領域における半導体層２０の膜厚は大きいことから、第１の狭窄部Ａおよび第２の狭窄部Ｂにおいて半導体層２０が不連続になることを抑制することができ、信頼性と製造歩留まりを向上することができる。

【0072】

図１４に示すように、メモリホールＭＨの内部にコア層５０を形成する。コア層５０は、半導体層２０の内側を埋めるように形成される。コア層５０の形成は、例えば、ＣＶＤ装置を用いて堆積される。メモリホールＭＨ内のメモリ層３０、半導体層２０、およびコア層５０の積層は、柱状体部ＣＬを構成する。

【0073】

図１５に示すように、積層体１００上に堆積した半導体層２０およびコア層５０は、ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）やエッチバックにより除去される。その後、絶縁層４０上に絶縁層４１が形成される。絶縁層４１は、柱状体部ＣＬを構成する積層の上端を覆う。

【0074】

そして、図示しないマスクを用いたＲＩＥ法により、絶縁層４１、複数の絶縁層４０、および複数の犠牲層７１を含む積層体１００に、複数の開口ＳＴを形成する。開口ＳＴは、複数の絶縁層４０及び複数の犠牲層７１に共通する。開口ＳＴは、柱状体部ＣＬの近傍で積層体１００を貫通し、基板１０に達する。

【0075】

次に、開口ＳＴを介して供給されるエッチング液により、犠牲層７１を除去する。犠牲層７１の除去により、積層方向に隣接する絶縁層４０の間に空隙が形成される。最下層の空隙が露出するエピタキシャル成長層６０には、酸化処理などを行うことによって絶縁層６２を形成する。隣接する絶縁層４０の間の空隙には、導電層７０を形成することで、図２に示すメモリセルアレイ１を製造することができる。

【0076】

以上のように、本実施形態に係る半導体記憶装置の製造方法によると、第Ｉ領域および第ＩＩ領域における半導体層２０の膜厚が小さいことで、半導体層２０は対向するメモリ層３０および導電層７０とともに構成するメモリセルＭＣの特性を向上することができる。第１の狭窄部Ａおよび第２の狭窄部Ｂにおける半導体層２０の膜厚は大きいことから、半導体層２０が不連続になることを抑制することができ、信頼性と製造歩留まりを向上することができる。

【0077】

＜第２実施形態＞
［メモリセルアレイの構成］
図１６を用いて、第２実施形態に係るメモリセルアレイ１Ａ及びその製造方法について説明する。第２実施形態に係るメモリセルアレイ１Ａは、柱状体部ＣＬの形状以外、第１実施形態に係るメモリセルアレイ１と同じである。以下の説明において、第１実施形態と同様の構成及び製造方法については説明を省略し、主に第１実施形態と異なる構成及び製造方法について説明する。

【0078】

図１６は、第２実施形態のメモリセルアレイ１Ａの模式断面図である。図１６に示すように、本実施形態に係る柱状体部ＣＬは第２の拡幅部ｂ、第２の狭窄部Ｂ、および第ＩＩＩ領域を有さない。

【0079】

【0080】

【0081】

【0082】

【0083】

【0084】

半導体層２０の外側面（メモリ層３０に接する面）と半導体層２０の内側面（コア層５０に接する面）との間の最短距離（膜厚）は、第１の拡幅部ａ、第１の狭窄部Ａ、第Ｉ領域、第ＩＩ領域において異なる。第Ｉ領域および第ＩＩ領域における半導体層２０の膜厚は、第１の拡幅部ａおよび第１の狭窄部Ａにおける半導体層２０の膜厚より小さい。第Ｉ領域および第ＩＩ領域における半導体層２０の膜厚が小さいことで、半導体層２０は対向するメモリ層３０および導電層７０とともに構成するメモリセルＭＣの特性を向上することができる。第１の拡幅部ａおよび第１の狭窄部Ａにおける半導体層２０の膜厚は大きいことから、半導体層２０が不連続になることを抑制することができ、信頼性と製造歩留まりを向上することができる。

【0085】

本実施形態において、第Ｉ領域および第ＩＩ領域におけるすべての導電層７０と対向する半導体層２０の膜厚が、第１の拡幅部ａおよび第１の狭窄部Ａにおける半導体層２０の膜厚より小さい例を示した。しかしながらこれに限定されず、第１の狭窄部Ａに近接する第Ｉ領域の最上層の導電層７０および／または第ＩＩ領域の最下層の導電層７０と対向する半導体層２０の膜厚は、第１の狭窄部Ａにおける半導体層２０の膜厚と略同一であってもよい。また、第１の狭窄部Ａは、第ＩＩ領域の最下層の導電層７０と対向してもよい。第２の狭窄部Ｂは、第Ｉ領域の最上層の導電層７０と対向してもよい。このような半導体層２０を含むメモリセルＭＣは、メモリセルＭＣとして機能することが予定されていなくてもよい。

【0086】

【0087】

［メモリセルアレイの製造方法］
第２実施形態に係るメモリセルアレイ１Ａの製造方法は、接合部Ｊを形成しないこと以外、第１実施形態に係るメモリセルアレイ１の製造方法と同じであることからここでは省略する。

【0088】

本実施形態に係る半導体記憶装置の製造方法によると、第Ｉ領域および第ＩＩ領域における半導体層２０の膜厚が小さいことで、半導体層２０は対向するメモリ層３０および導電層７０とともに構成するメモリセルＭＣの特性を向上することができる。第１の拡幅部ａおよび第１の狭窄部Ａにおける半導体層２０の膜厚は大きいことから、半導体層２０が不連続になることを抑制することができ、信頼性と製造歩留まりを向上することができる。

【0089】

以上、本発明について図面を参照しながら説明したが、本発明は上記の実施形態に限られるものではなく、本発明の趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、本実施形態の半導体記憶装置を基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。さらに、上述した各実施形態は、相互に矛盾がない限り適宜組み合わせが可能であり、各実施形態に共通する技術事項については、明示の記載がなくても各実施形態に含まれる。

【0090】

上述した各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。

【符号の説明】

【0091】

１：メモリセルアレイ、１０：基板、２０：半導体層、３０：メモリ層、３１：トンネル絶縁層、３２：電荷蓄積層、３３：ブロック絶縁層、４０、４１、６２：絶縁層、５０：コア層、７０：導電層、７：犠牲層１００：積層体

【図1】