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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022142627
(43)【公開日】2022-09-30
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
H01L 21/8239 20060101AFI20220922BHJP
H01L 45/00 20060101ALI20220922BHJP
H01L 49/00 20060101ALI20220922BHJP
【ＦＩ】
H01L27/105 449
H01L45/00 A
H01L49/00 Z
【審査請求】未請求
【請求項の数】13
【出願形態】ＯＬ
(21)【出願番号】P 2021042876
(22)【出願日】2021-03-16
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001634
【氏名又は名称】弁理士法人志賀国際特許事務所
(72)【発明者】
【氏名】星野 健
【テーマコード（参考）】
5F083
【Ｆターム（参考）】
5F083FZ10
5F083GA09
5F083GA10
5F083GA25
5F083JA36
5F083JA37
5F083JA39
5F083JA40
5F083JA56
5F083JA60
5F083KA01
5F083KA05
5F083PR03
5F083PR21
5F083PR22
5F083PR40
(57)【要約】
【課題】リセット電流の抑制を図ることができる半導体記憶装置を提供することである。
【解決手段】実施形態の半導体記憶装置は、第１の物質からなる電極を有する。通電による加熱により、高抵抗状態の抵抗率と低抵抗状態の抵抗率を切り替え可能な第２の物質からなる記憶物質と、前記電極と前記記憶物質を薄膜状に積層化した構造を有する。前記記憶物質よりも熱伝導率の低い物質からなる側壁を前記記憶物質の薄膜の側面に備える。前記第１の物質が、電子線回折で回折ピークを確認できないアモルファス構造を有する。熱伝導率が単相金属と比較して２桁低く、抵抗率が５０ｍΩ・ｃｍ以下であり、正の温度依存性を有する。
【選択図】図１
【解決手段】実施形態の半導体記憶装置は、第１の物質からなる電極を有する。通電による加熱により、高抵抗状態の抵抗率と低抵抗状態の抵抗率を切り替え可能な第２の物質からなる記憶物質と、前記電極と前記記憶物質を薄膜状に積層化した構造を有する。前記記憶物質よりも熱伝導率の低い物質からなる側壁を前記記憶物質の薄膜の側面に備える。前記第１の物質が、電子線回折で回折ピークを確認できないアモルファス構造を有する。熱伝導率が単相金属と比較して２桁低く、抵抗率が５０ｍΩ・ｃｍ以下であり、正の温度依存性を有する。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１の物質からなる電極と、
通電による加熱により、高抵抗状態の抵抗率と低抵抗状態の抵抗率を切り替え可能な第２の物質からなる記憶物質と、
前記電極と前記記憶物質を薄膜状に積層化した構造を有し、
前記記憶物質よりも溶融温度の高い物質からなる側壁層を前記記憶物質の薄膜の側面に備え、
前記第１の物質が、電子線回折で回折ピークを確認できないアモルファス構造を有し、
熱伝導率が単相金属と比較して２桁低く、抵抗率が５０ｍΩ・ｃｍ以下であり、正の温度依存性を有する、
半導体記憶装置。
通電による加熱により、高抵抗状態の抵抗率と低抵抗状態の抵抗率を切り替え可能な第２の物質からなる記憶物質と、
前記電極と前記記憶物質を薄膜状に積層化した構造を有し、
前記記憶物質よりも溶融温度の高い物質からなる側壁層を前記記憶物質の薄膜の側面に備え、
前記第１の物質が、電子線回折で回折ピークを確認できないアモルファス構造を有し、
熱伝導率が単相金属と比較して２桁低く、抵抗率が５０ｍΩ・ｃｍ以下であり、正の温度依存性を有する、
半導体記憶装置。
【請求項2】
前記第１の物質が、２つ以上の耐火金属Ｍ１を含む、請求項１に記載の半導体記憶装置。
ただし、耐火金属Ｍ１は、Ｗ、Ｍｏ、Ｔａ、Ｎｂ、Ｒｈ、Ｎｉのうち、１種または２種以上を示す。
ただし、耐火金属Ｍ１は、Ｗ、Ｍｏ、Ｔａ、Ｎｂ、Ｒｈ、Ｎｉのうち、１種または２種以上を示す。
【請求項3】
前記第１の物質が、２つ以上の耐火金属Ｍ１を含み、かつ、１つ以上の半金属もしくは非金属である元素Ｍ２を含む、請求項１に記載の半導体記憶装置。
ただし、元素Ｍ２は、Ｂ、Ｃ、Ｎ、Ａｌ、Ｓｉ、Ｐ、Ｓ、Ｇｅ、Ａｓ、Ｓｅのうち、１種または２種以上を示す。
ただし、元素Ｍ２は、Ｂ、Ｃ、Ｎ、Ａｌ、Ｓｉ、Ｐ、Ｓ、Ｇｅ、Ａｓ、Ｓｅのうち、１種または２種以上を示す。
【請求項4】
前記第１の物質が、Ｆｅを含み、かつ、１つ以上の元素Ｍ３を含む、請求項１に記載の半導体記憶装置。
ただし、前記元素Ｍ３は、Ｔｂ、Ｇｄ、Ｃｏ、Ｂ、Ｎｉ、Ｃｒ、Ｐのうち、１種または２種以上を示す。
ただし、前記元素Ｍ３は、Ｔｂ、Ｇｄ、Ｃｏ、Ｂ、Ｎｉ、Ｃｒ、Ｐのうち、１種または２種以上を示す。
【請求項5】
前記第１の物質が、ＺｒとＣｕを含み、かつ、１つ以上の元素Ｍ４を含む、請求項１に記載の半導体記憶装置。
ただし、前記元素Ｍ４は、Ａｌ、Ｎｉ、Ｔｉ、Ｎｂ、Ｂｅのうち、１種または２種以上を示す。
ただし、前記元素Ｍ４は、Ａｌ、Ｎｉ、Ｔｉ、Ｎｂ、Ｂｅのうち、１種または２種以上を示す。
【請求項6】
前記第１の物質が、ＰｄとＮｉを含み、かつ、ＰまたはＰとＣｕを含む、請求項１に記載の半導体記憶装置。
【請求項7】
前記積層化した構造は、前記記憶物質からなる相変化膜を有し、該相変化膜の厚さ方向両側にそれぞれ電極層を有する請求項１に記載の半導体記憶装置。
【請求項8】
前記積層化した構造は、前記記憶物質からなる相変化膜を有し、該相変化膜の厚さ方向両側にそれぞれバリア層と電極層を有する請求項１に記載の半導体記憶装置。
【請求項9】
前記積層化した構造は、前記記憶物質からなる相変化膜を有し、該相変化膜の厚さ方向両側にそれぞれ電極層を有し、更にセレクタ層を有する請求項１に記載の半導体記憶装置。
【請求項10】
前記積層化した構造は、前記記憶物質からなる相変化膜を有し、該相変化膜の厚さ方向両側にそれぞれバリア層と電極層を有し、更にセレクタ層を有する請求項１に記載の半導体記憶装置。
【請求項11】
前記積層化した構造は、前記記憶物質からなる相変化膜を有し、該相変化膜の厚さ方向両側に電極層を有し、更に他の電極層とセレクタ層を備えた請求項１に記載の半導体記憶装置。
【請求項12】
前記積層化した構造は、前記記憶物質からなる相変化膜を有し、該相変化膜の厚さ方向両側にそれぞれバリア層と電極層を有し、更に他の電極層とセレクタ層を備えた請求項１に記載の半導体記憶装置。
【請求項13】
第１方向に対向配置された第１対向電極及び第２対向電極と、
これら第１対向電極及び第２対向電極の間に設けられた前記記憶物質の薄膜からなる相変化膜と、
前記相変化膜の、前記第１方向と交差する第２方向の側面に設けられ、前記記憶層を構成する少なくとも１種の元素と、窒素、炭素、ホウ素及び酸素から選ばれた少なくとも１種の元素を含む側壁層と、
を備えた
請求項１に記載の半導体記憶装置。
これら第１対向電極及び第２対向電極の間に設けられた前記記憶物質の薄膜からなる相変化膜と、
前記相変化膜の、前記第１方向と交差する第２方向の側面に設けられ、前記記憶層を構成する少なくとも１種の元素と、窒素、炭素、ホウ素及び酸素から選ばれた少なくとも１種の元素を含む側壁層と、
を備えた
請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
大容量データを記憶する半導体記憶装置として、メモリセルの抵抗値を変化させて情報を記憶する抵抗変化型の半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開第２０１９／００４３８０７号明細書
【特許文献2】米国特許出願公開第２００９／００４５３８８号明細書
【特許文献3】米国特許出願公開第２０１６／０１６０３３１号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
この種の半導体記憶装置では、情報を記録する記憶層に電極層を接続させて設け、電極層の通電加熱により記憶層の状態を変化させて情報の書き込みと消去を行う構造が採用されている。従って、半導体記憶装置の集積化を推進するためには、電極層の薄型化を推進する必要がある。また、記憶層に保持されている情報を消去する場合に記憶層の状態をリセットする場合の電流値はできる限り少ないことが望ましい。
実施形態が解決しようとする課題は、電極層の膜厚低減とリセット電流の低減を図ることのできる半導体記憶装置を提供することである。
実施形態が解決しようとする課題は、電極層の膜厚低減とリセット電流の低減を図ることのできる半導体記憶装置を提供することである。
【課題を解決するための手段】
【0005】
実施形態の半導体記憶装置は、第１の物質からなる電極を有する。通電による加熱により、高抵抗状態の抵抗率と低抵抗状態の抵抗率を切り替え可能な第２の物質からなる記憶物質と、前記電極と前記記憶物質を薄膜状に積層化した構造を有する。前記記憶物質よりも溶融温度の高い物質からなる側壁層を備える。前記第１の物質が、電子線回折で回折ピークを確認できないアモルファス構造を有し、熱伝導率が単相金属と比較して２桁低く、抵抗率が５０ｍΩ・ｃｍ以下であり、正の温度依存性を有する。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係る半導体記憶装置のブロック図である。
【図2】同半導体記憶装置のメモリセルアレイの構成を示す回路図である。
【図3】同メモリセルアレイの構成を示す斜視図である。
【図4】同メモリセルアレイに設けられるメモリマットの要部を示す部分断面図である。
【図5】同メモリセルアレイに設けられる第２実施形態のメモリマットの要部を示す部分断面図である。
【図6】同メモリセルアレイに設けられる第３実施形態のメモリマットの要部を示す部分断面図である。
【図7】同メモリセルアレイに設けられる第４実施形態のメモリマットの要部を示す部分断面図である。
【図8】同メモリセルアレイに設けられる第５実施形態のメモリマットの要部を示す部分断面図である。
【図9】同メモリセルアレイに設けられる第６実施形態のメモリマットの要部を示す部分断面図である。
【図10】同半導体記憶装置のメモリマットの一実施形態における製造方法を示す部分断面図である。
【図11】同半導体記憶装置のメモリマットの一実施形態における製造方法を示す部分断面図である。
【図12】同半導体記憶装置のメモリマットの一実施形態における製造方法を示す部分断面図である。
【図13】同半導体記憶装置のメモリマットの一実施形態における製造方法を示す部分断面図である。
【図14】同半導体記憶装置のメモリマットの一実施形態における製造方法を示す部分断面図である。
【図15】同半導体記憶装置のメモリマットの一実施形態における製造方法を示す部分断面図である。
【図16】同半導体記憶装置のメモリマットの一実施形態における製造方法を示す部分断面図である。
【図17】メモリマットの相変化膜に適用される炭素とアモルファス合金について、熱伝導率の温度依存性を示すグラフである。
【図18】同アモルファス合金に関し、温度毎のＸ線回折分析結果を示すグラフである。
【図19】同半導体装置のメモリマットの一実施形態において電極を構成する炭素膜をアモルファス合金に置き換えた場合の効果について説明するための部分断面図である。
【発明を実施するための形態】
【0007】
「第１実施形態」
以下、第１実施形態の半導体記憶装置について図面を参照し説明する。
以下の説明では、同一または類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。本明細書で「接続」とは、物理的に接続される場合に限定されず、電気的に接続される場合も含む。本明細書で「隣り合う」とは、互いに隣接する場合に限定されず、対象となる２つの要素の間に別の要素が存在する場合を含む。本明細書で「ｘｘがｙｙ上に設けられる」とは、ｘｘがｙｙに接する場合に限定されず、ｘｘとｙｙとの間に別の部材が介在する場合も含む。本明細書で「平行」および「直交」とは、それぞれ「略平行」および「略直交」の場合も含む。
以下、第１実施形態の半導体記憶装置について図面を参照し説明する。
以下の説明では、同一または類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。本明細書で「接続」とは、物理的に接続される場合に限定されず、電気的に接続される場合も含む。本明細書で「隣り合う」とは、互いに隣接する場合に限定されず、対象となる２つの要素の間に別の要素が存在する場合を含む。本明細書で「ｘｘがｙｙ上に設けられる」とは、ｘｘがｙｙに接する場合に限定されず、ｘｘとｙｙとの間に別の部材が介在する場合も含む。本明細書で「平行」および「直交」とは、それぞれ「略平行」および「略直交」の場合も含む。
【0008】
また、先にＸ方向、Ｙ方向、Ｚ方向について定義する。Ｘ方向およびＹ方向は、後述する半導体基板ＳＢの表面に沿う方向である。Ｘ方向は、後述するワード線ＷＬが延びた方向である。Ｙ方向は、Ｘ方向とは交差する（例えば直交する）方向である。Ｙ方向は、後述するビット線ＢＬが延びた方向である。Ｚ方向（第１方向）は、Ｘ方向およびＹ方向と交差する（例えば直交する）方向であり、半導体基板ＳＢの厚さ方向である。本明細書では、「＋Ｚ方向」を「上」、「－Ｚ方向」を「下」と称する場合がある。＋Ｚ方向と－Ｚ方向は１８０°異なる方向となる。ただしこれらの表現は、便宜上のものであり、重力方向を規定するものではない。また、Ｘ方向とＹ方向をまとめてＸＹ方向（第２方向）と記載する場合がある。
【0009】
＜１．半導体記憶装置の全体構成＞
図１は、第１実施形態に係る半導体記憶装置の全体構成を示すブロック図である。
第１実施形態に係る半導体記憶装置１は、メモリセルアレイ１１と、メモリセルアレイ１１から所望のメモリセルＭＣを選択する行デコーダ１２及び列デコーダ１３を有する。また、半導体記憶装置１は、これらデコーダ１２、１３に行アドレス及び列アドレスを与える上位ブロックデコーダ１４と、半導体記憶装置１の各部に電力を供給する電源１５と、これらを制御する制御回路１６を備える。
図１は、第１実施形態に係る半導体記憶装置の全体構成を示すブロック図である。
第１実施形態に係る半導体記憶装置１は、メモリセルアレイ１１と、メモリセルアレイ１１から所望のメモリセルＭＣを選択する行デコーダ１２及び列デコーダ１３を有する。また、半導体記憶装置１は、これらデコーダ１２、１３に行アドレス及び列アドレスを与える上位ブロックデコーダ１４と、半導体記憶装置１の各部に電力を供給する電源１５と、これらを制御する制御回路１６を備える。
【0010】
メモリセルアレイ１１は、それぞれ、１ビット又は複数ビットのデータを記憶するメモリセルＭＣを複数備える。メモリセルアレイ１１は、行デコーダ１２及び列デコーダ１３によって選択された所望のビット線ＢＬ及びワード線ＷＬに所定の電圧が印加されることにより、所望のメモリセルＭＣがアクセス（データの消去／書き込み／読み出し）可能に構成される。
【0011】
図２は、メモリセルアレイ１１の一部の構成を示す等価回路図である。
メモリセルアレイ１１は、複数のビット線ＢＬ、複数のワード線ＷＬ１、ＷＬ２、及び、これらビット線ＢＬ及びワード線ＷＬ１、ＷＬ２に接続された複数のメモリセルＭＣ１、ＭＣ２を備える。
これらメモリセルＭＣ１、ＭＣ２は、ワード線ＷＬ１，ＷＬ２を介して行デコーダ１２に接続されると共に、ビット線ＢＬを介して列デコーダ１３に接続されている。メモリセルＭＣ１、ＭＣ２は、それぞれ、例えば、１ビット分のデータを記憶する。また、共通のワード線ＷＬ１、ＷＬ２に接続された複数のメモリセルＭＣ１、ＭＣ２は、例えば１ページ分のデータを記憶する。
メモリセルアレイ１１は、複数のビット線ＢＬ、複数のワード線ＷＬ１、ＷＬ２、及び、これらビット線ＢＬ及びワード線ＷＬ１、ＷＬ２に接続された複数のメモリセルＭＣ１、ＭＣ２を備える。
これらメモリセルＭＣ１、ＭＣ２は、ワード線ＷＬ１，ＷＬ２を介して行デコーダ１２に接続されると共に、ビット線ＢＬを介して列デコーダ１３に接続されている。メモリセルＭＣ１、ＭＣ２は、それぞれ、例えば、１ビット分のデータを記憶する。また、共通のワード線ＷＬ１、ＷＬ２に接続された複数のメモリセルＭＣ１、ＭＣ２は、例えば１ページ分のデータを記憶する。
【0012】
メモリセルＭＣ１、ＭＣ２は、相変化膜ＰＣＭとセレクタＳＥＬの直列回路により構成されている。
相変化膜ＰＣＭは、電流パターン（加熱パターン）に応じて低抵抗の結晶状態と高抵抗のアモルファス状態の２種類の状態を取り得る膜であり、相変化膜として機能する。これら２種類の抵抗値の状態を“０”、“１”の情報に対応させることにより、相変化膜ＰＣＭをメモリセルとして機能させることができる。従って、相変化膜ＰＣＭは記憶層として機能する。また、メモリセルＭＣ１、ＭＣ２にセレクタＳＥＬが設けられる場合、各セレクタＳＥＬは整流素子として機能する。従って、選択されたワード線ＷＬ１、ＷＬ２以外のワード線ＷＬ１，ＷＬ２には、ほぼ電流が流れない。
相変化膜ＰＣＭは、電流パターン（加熱パターン）に応じて低抵抗の結晶状態と高抵抗のアモルファス状態の２種類の状態を取り得る膜であり、相変化膜として機能する。これら２種類の抵抗値の状態を“０”、“１”の情報に対応させることにより、相変化膜ＰＣＭをメモリセルとして機能させることができる。従って、相変化膜ＰＣＭは記憶層として機能する。また、メモリセルＭＣ１、ＭＣ２にセレクタＳＥＬが設けられる場合、各セレクタＳＥＬは整流素子として機能する。従って、選択されたワード線ＷＬ１、ＷＬ２以外のワード線ＷＬ１，ＷＬ２には、ほぼ電流が流れない。
【0013】
なお、以下において、メモリセルアレイ１１の第１層に対応する複数のビット線ＢＬ、複数のワード線ＷＬ１、及び、複数のメモリセルＭＣ１を含む構成を、メモリマットＭＭ０と呼称できる。同様に、メモリセルアレイ１１の第２層に対応する複数のビット線ＢＬ、複数のワード線ＷＬ２、及び、複数のメモリセルＭＣ２を含む構成を、メモリマットＭＭ１と呼称できる。
【0014】
図３は、メモリセルアレイ１１の一部の構成を示す概略的な斜視図である。
メモリセルアレイ１１は、この例では、いわゆるクロスポイント型のメモリセルアレイである。即ち、半導体基板ＳＢの上方には、半導体基板ＳＢの上面と平行なＹ方向に所定間隔を空けて複数のワード線ＷＬ１が配置され、これらのワード線ＷＬ１が半導体基板ＳＢの上面と平行で且つＹ方向と交差するＸ方向に平行に延びるように設けられている。また、これら複数のワード線ＷＬ１の上方には、Ｘ方向に所定間隔を空けて複数のビット線ＢＬが配置され、これらの複数のビット線ＢＬがＹ方向に平行に延びるように設けられている。
メモリセルアレイ１１は、この例では、いわゆるクロスポイント型のメモリセルアレイである。即ち、半導体基板ＳＢの上方には、半導体基板ＳＢの上面と平行なＹ方向に所定間隔を空けて複数のワード線ＷＬ１が配置され、これらのワード線ＷＬ１が半導体基板ＳＢの上面と平行で且つＹ方向と交差するＸ方向に平行に延びるように設けられている。また、これら複数のワード線ＷＬ１の上方には、Ｘ方向に所定間隔を空けて複数のビット線ＢＬが配置され、これらの複数のビット線ＢＬがＹ方向に平行に延びるように設けられている。
【0015】
更に、複数のビット線ＢＬの上方には、Ｙ方向に所定間隔を空けて複数のワード線ＷＬ２が配置され、これら複数のワード線ＷＬ２がＸ方向に平行に延びるように設けられている。また、複数のワード線ＷＬ１及び複数のビット線ＢＬの交差部には、それぞれ、メモリセルＭＣ１が設けられる。同様に、複数のビット線ＢＬ及び複数のワード線ＷＬ２の交差部には、それぞれ、メモリセルＭＣ２が設けられる。なお、図３に示す例では、メモリセルＭＣ１、ＭＣ２がそれぞれ角柱状に描かれているが、メモリセルＭＣ１、ＭＣ２は円柱状あるいはその他の形状であって良く、それらの形状は制限されない。
【0016】
図４は、メモリマットＭＭ０の一部の構成を示す断面図である。図４はＹ方向と直交する断面を例示している。図４は隣り合う２つのメモリセルＭＣ１とそれらの周囲部分の断面を示している。
メモリマットＭＭ０は、半導体基板ＳＢ側に配置されたＸ方向に延びるワード線ＷＬ１と、このワード線ＷＬ１に対して半導体基板ＳＢと反対側に対向配置されたＹ方向に延びるビット線ＢＬを有する。また、これらワード線ＷＬ１とビット線ＢＬの間に配置されたメモリセルＭＣ１と、複数のメモリセルＭＣ１のＸＹ方向（第２方向）の側面間に設けられた絶縁層１８とを備える。
メモリマットＭＭ０は、半導体基板ＳＢ側に配置されたＸ方向に延びるワード線ＷＬ１と、このワード線ＷＬ１に対して半導体基板ＳＢと反対側に対向配置されたＹ方向に延びるビット線ＢＬを有する。また、これらワード線ＷＬ１とビット線ＢＬの間に配置されたメモリセルＭＣ１と、複数のメモリセルＭＣ１のＸＹ方向（第２方向）の側面間に設けられた絶縁層１８とを備える。
【0017】
メモリセルＭＣ１は、ワード線ＷＬ１側からビット線ＢＬ側に向かって、Ｚ方向（第１方向）に順に積層された下部電極層２０、セレクタＳＥＬ、中間電極層２２、相変化膜（相変化膜、記憶層）ＰＣＭ 、上部電極層２６を備えている。下部電極層２０とセレクタＳＥＬと中間電極層２２と相変化膜ＰＣＭ と上部電極層２６を備えたメモリセルＭＣ１のＸＹ方向（第２方向）の側面（周面）には、これらの側面を覆う保護層（側壁層）２７Ａが形成されている。
【0018】
ワード線ＷＬ１、ビット線ＢＬは、例えばタングステン（Ｗ）、チタン（Ｔｉ）、ポリＳｉ等の導電材料により構成される。図４の例では、ワード線ＷＬ１の上に下部電極層２０が積層されている。
絶縁層１８は、例えば酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）等の絶縁材料により構成される。
絶縁層１８は、例えば酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）等の絶縁材料により構成される。
【0019】
セレクタＳＥＬは、例えば２端子間スイッチ素子であってもよい。２端子間に印加する電圧が閾値以下の場合、そのスイッチ素子は“高抵抗”状態、例えば電気的に非導通状態である。２端子間に印加する電圧が閾値以上の場合、スイッチ素子は“低抵抗”状態、例えば電気的に導通状態に変わる。スイッチ素子は、電圧がどちらの極性でもこの機能を有していてもよい。このスイッチ素子には、Ｔｅ、ＳｅおよびＳからなる群より選択された少なくとも１種以上のカルコゲン元素を含む。または、上記カルコゲン元素を含む化合物であるカルコゲナイドを含んでいてもよい。このスイッチ素子は他にも、Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、Ａｓ、Ｐ、Ｓｂからなる群より選択された少なくとも１種以上の元素を含んでもよい。
【0020】
第１実施形態において下部電極層２０と中間電極層２２と上部電極層２６は、アモルファス構造を示すアモルファス合金（第１の物質）から形成されている。アモルファス合金として、常温から９００℃程度までアモルファス構造を維持する合金が好ましい。また、アモルファス合金は、電子線回折で回折チャートを描いた場合、回折ピークを確認できないアモルファス構造を有する合金であり、例えば、熱伝導率が単相金属と比較して２桁低く、抵抗率が５０ｍΩ・ｃｍ以下であり、正の温度依存性を有する。
【0021】
前記アモルファス合金（第１の物質）の一例として、２つ以上の耐火金属Ｍ１を含む合金を例示できる。ただし、耐火金属Ｍ１は、Ｗ、Ｍｏ、Ｔａ、Ｎｂ、Ｒｈ、Ｎｉのうち、１種または２種以上を示す。
また、前記アモルファス合金の他の例として２つ以上の耐火金属Ｍ１を含み、かつ、１つ以上の半金属もしくは非金属である元素Ｍ２を含む合金を例示できる。ただし、元素Ｍ２は、Ｂ、Ｃ、Ｎ、Ａｌ、Ｓｉ、Ｐ、Ｓ、Ｇｅ、Ａｓ、Ｓｅのうち、１種または２種以上を示す。
より具体的に、例えば、Ｔａ１Ｗ１Ｓｉ１、Ｔａ４０Ｗ４０Ｓｉ２０、Ｔａ３０Ｗ５０Ｓｉ２０、Ｔａ３０Ｗ３０Ｓｉ４０なる組成式で示されるアモルファス合金のいずれか１種または２種以上を適用できる。
例えば、耐火金属Ｍ１と元素Ｍ２からなる組成のアモファス合金において、共有結合時の原子半径が耐火金属Ｍ１の原子半径より１２％以上小さい元素を元素Ｍ２として選択できる。
また、前記アモルファス合金の他の例として２つ以上の耐火金属Ｍ１を含み、かつ、１つ以上の半金属もしくは非金属である元素Ｍ２を含む合金を例示できる。ただし、元素Ｍ２は、Ｂ、Ｃ、Ｎ、Ａｌ、Ｓｉ、Ｐ、Ｓ、Ｇｅ、Ａｓ、Ｓｅのうち、１種または２種以上を示す。
より具体的に、例えば、Ｔａ１Ｗ１Ｓｉ１、Ｔａ４０Ｗ４０Ｓｉ２０、Ｔａ３０Ｗ５０Ｓｉ２０、Ｔａ３０Ｗ３０Ｓｉ４０なる組成式で示されるアモルファス合金のいずれか１種または２種以上を適用できる。
例えば、耐火金属Ｍ１と元素Ｍ２からなる組成のアモファス合金において、共有結合時の原子半径が耐火金属Ｍ１の原子半径より１２％以上小さい元素を元素Ｍ２として選択できる。
【0022】
前記アモルファス合金の一例として、Ｆｅを含み、かつ、１つ以上の元素Ｍ３を含む合金を例示できる。ただし、元素Ｍ３は、Ｔｂ、Ｇｄ、Ｃｏ、Ｂ、Ｎｉ、Ｃｒ、Ｐのうち、１種または２種以上を示す。
より具体的に、例えば、Ｔｂ２１Ｆｅ７３Ｃｏ６、Ｇｄ２１Ｆｅ７２Ｃｏ７、Ｆｅ８０Ｂ２０、Ｆｅ３２Ｎｉ３６Ｃｒ１４Ｐ１２Ｂ６なる組成式で示されるアモルファス合金の１種または２種以上を適用できる。
より具体的に、例えば、Ｔｂ２１Ｆｅ７３Ｃｏ６、Ｇｄ２１Ｆｅ７２Ｃｏ７、Ｆｅ８０Ｂ２０、Ｆｅ３２Ｎｉ３６Ｃｒ１４Ｐ１２Ｂ６なる組成式で示されるアモルファス合金の１種または２種以上を適用できる。
【0023】
前記アモルファス合金の一例として、ＺｒとＣｕを含み、かつ、１つ以上の元素Ｍ４を含む合金を例示できる。ただし、元素Ｍ４は、Ａｌ、Ｎｉ、Ｔｉ、Ｎｂ、Ｂｅのうち、１種または２種以上を示す。
より具体的に、例えば、Ｚｒ４７Ｃｕ３１Ａｌ１３Ｎｉ９、Ｚｒ５６.２Ｔｉ１３.８Ｎｂ５.５Ｃｕ６．９Ｎｉ５.６Ｂｅ１２．５（ａｔ％）、Ｚｒ５５Ｃｕ３０Ａｌ１０Ｎｉ５、Ｚｒ４１Ｔｉ１４Ｃｕ１２Ｎｉ１０Ｂｅ２３なる組成式で示されるアモルファス合金の１種または２種以上を適用できる。
より具体的に、例えば、Ｚｒ４７Ｃｕ３１Ａｌ１３Ｎｉ９、Ｚｒ５６.２Ｔｉ１３.８Ｎｂ５.５Ｃｕ６．９Ｎｉ５.６Ｂｅ１２．５（ａｔ％）、Ｚｒ５５Ｃｕ３０Ａｌ１０Ｎｉ５、Ｚｒ４１Ｔｉ１４Ｃｕ１２Ｎｉ１０Ｂｅ２３なる組成式で示されるアモルファス合金の１種または２種以上を適用できる。
【0024】
前記アモルファス合金の一例として、ＰｄとＮｉを含み、かつ、ＰまたはＰとＣｕを含む合金を例示できる。
より具体的に、例えば、Ｐｄ４０Ｎｉ４０Ｐ２０、Ｐｄ４０Ｎｉ２０Ｃｕ２０Ｐ２０、Ｐｄ４０Ｎｉ１０Ｃｕ３０Ｐ２０なる組成式で示されるアモルファス合金の１種または２種以上を適用できる。
より具体的に、例えば、Ｐｄ４０Ｎｉ４０Ｐ２０、Ｐｄ４０Ｎｉ２０Ｃｕ２０Ｐ２０、Ｐｄ４０Ｎｉ１０Ｃｕ３０Ｐ２０なる組成式で示されるアモルファス合金の１種または２種以上を適用できる。
【0025】
上述のアモルファス合金は、格子パターンを有しないことから、フォノン伝導が弱く、熱伝導率が低く（遮熱性が高く）、結晶構造が存在しないために、薄膜とした場合に薄膜の表層が原子レベルで滑らかな特徴を有する。一例として、Ｔａ１Ｗ１Ｓｉ１なる組成の膜厚２００ｎｍのアモルファス合金膜においてＲＭＳ（表面粗さ）＝０.１８ｎｍであるのに対し、膜厚１.３μｍの炭素膜において、ＲＭＳ＝９.４３～１０.３６ｎｍであり、膜厚５００ｎｍのＴａ膜はＲＭＳ＝２.１ｎｍである。このことから、上述のアモルファス合金で電極層を形成すると、電極層の表面を金属膜や炭素膜よりも滑らかに形成できる。このため、電極層とそれに接触する他の導電層との接触性を良好にできる。
【0026】
なお、Ｔａ４０Ｗ４０Ｓｉ２０なる組成のアモルファス合金膜の表面粗さは０．３ｎｍ、Ｔａ３０Ｗ５０Ｓｉ２０なる組成のアモルファス合金膜の表面粗さは０．５ｎｍ、Ｔａ３０Ｗ３０Ｓｉ４０なる組成のアモルファス合金膜の表面粗さは０．２５ｎｍであることが知られている。よって、ＴａＷＳｉ系のいずれの組成のアモルファス合金膜であっても、表面が滑らかであることがわかる。
【0027】
電極層の表面粗さが大きい場合、他の導電層や他の薄膜と接触する界面に微細な凸部が複数存在することとなり、電気的接続部となる凸部への電界集中などが発生し、デバイスとしての動作が変わり、信頼性が低下するおそれがある。アモルファス合金の電極層であるならば、電気的接触面を上述のようにより滑らかにでき、実効表面積を縮小できることから、ＩRESET（リセット電流）の抑制に寄与する。
【0028】
相変化膜（抵抗変化膜、記憶層）ＰＣＭは、カルコゲンを含む。カルコゲンとは、周期表の第１６族に属する元素である。相変化膜ＰＣＭは、このうち、酸素（Ｏ）を除く、たとえば、硫黄（Ｓ）、セレン（Ｓｅ）、テルル（Ｔｅ）等を含む。また、相変化膜ＰＣＭは、カルコゲナイド膜でも良い。カルコゲナイドは、カルコゲンを含む化合物であり、例えば、ＧｅＳｂＴｅ、ＧｅＴｅ、ＳｂＴｅ、ＳｉＴｅ等である。即ち、相変化膜ＰＣＭは、ゲルマニウム、アンチモン及びテルルのうちから選ばれた少なくとも１種の元素を含むものでも良い。
【0029】
保護層（側壁層）２７Ａは、例えば、相変化膜ＰＣＭと同等の材料に窒素（Ｎ）、炭素（Ｃ）、ホウ素（Ｂ）及び酸素（Ｏ）から選ばれた少なくとも１種の元素を含んで構成されている。また、保護層２７Ａは、相変化膜ＰＣＭを構成する元素、例えば、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）から選ばれた少なくとも１種の元素と、窒素（Ｎ）、炭素（Ｃ）、ホウ素（Ｂ）及び酸素（Ｏ）から選ばれた少なくとも１種の元素を含む層として構成されていても良い。
【0030】
窒素（Ｎ）、炭素（Ｃ）、ホウ素（Ｂ）及び酸素（Ｏ）等の元素は、保護層２７Ａの溶融温度を向上させる。従って、第１実施形態では、例えば、保護層２７Ａの溶融温度は、相変化膜ＰＣＭの溶融温度よりも高い。より具体的には、保護層２７Ａの溶融温度は、メモリセルＭＣ１に対するアクセス時に、相変化膜ＰＣＭに加えられる熱よりも高く、例えば５００℃よりも高い。よって、保護層２７Ａは、メモリセルＭＣ１に対するアクセスによっては溶融せず、固化状態を維持している。また、保護層２７Ａは、高抵抗のアモルファス状態とされている。このため、保護層２７Ａの結晶化温度は、相変化膜ＰＣＭの溶融温度よりも高い。
【0031】
相変化膜ＰＣＭは、溶融温度以上の加熱と急速冷却によりアモルファス状態（リセット状態）となる。また、相変化膜ＰＣＭは、溶融温度よりも低く、且つ結晶化温度よりも高い温度で加熱し、緩やかに冷却することにより結晶化状態（セット状態）となる。このため、相変化膜ＰＣＭは、リセット・セットによって溶融・固化を繰り返す。
従って、相変化膜ＰＣＭは、通電による加熱により、高抵抗状態の抵抗率と低抵抗状態の抵抗率を切り替え可能な第２の物質からなる記憶物質からなると説明できる。
なお、保護層２７が無い場合、相変化膜ＰＣＭの溶融・固化の繰り返しにより、相変化膜ＰＣＭと絶縁層１８の界面でボイドが形成されたり、構成元素の偏析が起こったり、周辺部材料との反応・拡散などを引き起こすおそれがある。これらの現象は相変化メモリの劣化を引き起こすおそれがある。
従って、相変化膜ＰＣＭは、通電による加熱により、高抵抗状態の抵抗率と低抵抗状態の抵抗率を切り替え可能な第２の物質からなる記憶物質からなると説明できる。
なお、保護層２７が無い場合、相変化膜ＰＣＭの溶融・固化の繰り返しにより、相変化膜ＰＣＭと絶縁層１８の界面でボイドが形成されたり、構成元素の偏析が起こったり、周辺部材料との反応・拡散などを引き起こすおそれがある。これらの現象は相変化メモリの劣化を引き起こすおそれがある。
【0032】
本実施形態の構造のように、相変化膜ＰＣＭと絶縁層１８の界面に保護層２７Ａが形成されていると、この保護層２７Ａは相変化膜ＰＣＭの構成元素を含むので、相変化膜ＰＣＭと相性が良く、両者は安定的に結合する。また、保護層２７Ａは、Ｎ、Ｃ、Ｂ及びＯ等の元素の添加により溶融温度が引き上げられ、固化したアモルファス状態を保つので、絶縁層２０との間でボイド形成、偏析、組成変化、反応・拡散等の現象を抑制することができる。
また、保護層２７Ａはアモルファス状態を保っているので、抵抗値が高く電流は殆ど流れない。このため、保護層２７Ａは、下部電極層２０と上部電極層２６との間に流れる電流値に影響を与えることはない。
また、保護層２７Ａはアモルファス状態を保っているので、抵抗値が高く電流は殆ど流れない。このため、保護層２７Ａは、下部電極層２０と上部電極層２６との間に流れる電流値に影響を与えることはない。
【0033】
図５は、第２実施形態のメモリセルＭＣ１２を示す。このメモリセルＭＣ１２は、ワード線ＷＬ１側からビット線ＢＬ側に向かって、Ｚ方向に順に積層された下部電極層２０、セレクタＳＥＬ、中間電極層２２、バリア層２３、相変化膜（記憶層）ＰＣＭ 、バリア層２５、上部電極層２６を備えている。
下部電極層２０とセレクタＳＥＬと中間電極層２２とバリア層２３と相変化膜ＰＣＭとバリア層２５と上部電極層２６を備えたメモリセルＭＣ１２のＸＹ方向（第２方向）の側面（周面）には、これらの側面を覆う保護層（側壁層）２７Ｂが形成されている。また、図５の構造においてワード線ＷＬ１の上に下部電極層２０が積層されている。
下部電極層２０とセレクタＳＥＬと中間電極層２２とバリア層２３と相変化膜ＰＣＭとバリア層２５と上部電極層２６を備えたメモリセルＭＣ１２のＸＹ方向（第２方向）の側面（周面）には、これらの側面を覆う保護層（側壁層）２７Ｂが形成されている。また、図５の構造においてワード線ＷＬ１の上に下部電極層２０が積層されている。
【0034】
図５に示す第２実施形態のメモリセルＭＣ１２は、図４に示した第１実施形態のメモリセルＭＣ１の構造にバリア層２３、２５を付加した構造である。バリア層２３は中間電極層２２と相変化膜ＰＣＭを直接積層すると、元素の拡散などが生じて問題がある場合などのために設けられる。また、バリア層２５は相変化膜ＰＣＭと上部電極層２６を直接積層すると、元素の拡散などが生じて問題がある場合などのために設けられる。従って、上述のアモルファス合金からなる電極２２、２６と相変化膜ＰＣＭの構成材料との積層に問題を生じない材料どうしの組み合わせの場合は、図４に示すメモリセルＭＣ１のようにバリア層２３、２５を略してもよい。
【0035】
図６は、第３実施形態のメモリセルＭＣ１３を示す。このメモリセルＭＣ１３は、ワード線ＷＬ１側からビット線ＢＬ側に向かって、Ｚ方向（第１方向）に順に積層された下部電極層２０、セレクタＳＥＬ、中間電極層２２、相変化膜（抵抗変化膜、記憶層）ＰＣＭ 、上部電極層２６を備えている。相変化膜ＰＣＭのＸＹ方向（第２方向）の側面（周面）には、この側面（周面）を覆う保護層（側壁層）２７Ｃが形成されている。
保護膜２７Ｃは図６に示すように相変化膜ＰＣＭのみの側面（周面）を覆うように形成されていても良い。
保護膜２７Ｃは図６に示すように相変化膜ＰＣＭのみの側面（周面）を覆うように形成されていても良い。
【0036】
図７は、第４実施形態のメモリセルＭＣ１４を示す。このメモリセルＭＣ１４は、ワード線ＷＬ１側からビット線ＢＬ側に向かって、Ｚ方向（第１方向）に順に積層された下部電極層２０、セレクタＳＥＬ、中間電極層２２、相変化膜（抵抗変化膜、記憶層）ＰＣＭ、上部電極層２６を備えている。相変化膜ＰＣＭにおいてＸＹ方向（第２方向）の側面（周面）と相変化膜ＰＣＭの－Ｚ方向の底面には、側面（周面）と底面を覆う保護層（側壁層）２７Ｄが形成されている。
保護膜２７Ｄは図７に示すように相変化膜ＰＣＭの側面と底面を覆うように形成されていても良い。
保護膜２７Ｄは図７に示すように相変化膜ＰＣＭの側面と底面を覆うように形成されていても良い。
【0037】
図８は、第５実施形態のメモリセルＭＣ１５を示す。このメモリセルＭＣ１５は、ワード線ＷＬ１側からビット線ＢＬ側に向かって、Ｚ方向（第１方向）に順に積層された下部電極層２０、バリア層２３、相変化膜（抵抗変化膜、記憶層）ＰＣＭ 、バリア層２５、上部電極層２６を備えている。
下部電極層２０とバリア層２３と相変化膜ＰＣＭとバリア層２５と上部電極層２６を備えたメモリセルＭＣ１５のＸＹ方向（第２方向）の側面（周面）には、これらの側面を覆う保護層（側壁層）２７Ｅが形成されている。また、図８の構造においてワード線ＷＬ１の上に形成されたバリア層２７を介し下部電極層２０が積層されている。
本実施形態の如くセレクタを略した構成を採用しても良い。
下部電極層２０とバリア層２３と相変化膜ＰＣＭとバリア層２５と上部電極層２６を備えたメモリセルＭＣ１５のＸＹ方向（第２方向）の側面（周面）には、これらの側面を覆う保護層（側壁層）２７Ｅが形成されている。また、図８の構造においてワード線ＷＬ１の上に形成されたバリア層２７を介し下部電極層２０が積層されている。
本実施形態の如くセレクタを略した構成を採用しても良い。
【0038】
図９は、第６実施形態のメモリセルＭＣ１６を示す。このメモリセルＭＣ１６は、ワード線ＷＬ１側からビット線ＢＬ側に向かって、Ｚ方向（第１方向）に順に積層された下部電極層２０、相変化膜（抵抗変化膜、記憶層）ＰＣＭ 、上部電極層２６を備えている。下部電極層２０と相変化膜ＰＣＭと上部電極層２６のＸＹ方向（第２方向）の側面（周面）には、これらの側面を覆う保護層（側壁層）２７Ｆが形成されている。
本実施形態の如くバリア層２３、２５を略した構成を採用しても良い。
なお、バリア層２３、２５は電極層２０、２６と相変化膜ＰＣＭの相互元素拡散などを防止するために設けられるが、上述のアモルファス合金からなる下部電極層２０と上部電極２６を設けた場合、相変化膜ＰＣＭとの間で元素の相互拡散の問題を生じないので、バリア層を省略することができる。
本実施形態の如くバリア層２３、２５を略した構成を採用しても良い。
なお、バリア層２３、２５は電極層２０、２６と相変化膜ＰＣＭの相互元素拡散などを防止するために設けられるが、上述のアモルファス合金からなる下部電極層２０と上部電極２６を設けた場合、相変化膜ＰＣＭとの間で元素の相互拡散の問題を生じないので、バリア層を省略することができる。
【0039】
次に、上述の実施形態のメモリセルの製造方法について説明する。
図１０に示す通り、図示しない半導体基板の上方に、ワード線ＷＬを構成する導電層２００、下部電極層２０を構成する導電層２２１、セレクタＳＥＬを構成する半導体層２２１、中間電極層２２を構成する導電層２３１、相変化膜ＰＣＭを構成する相変化膜２４１及び上部電極層２６を構成する導電層２５１を、例えばＡＬＤ（Atomic Layer Deposition）、ＣＶＤ（Chemical Vapor Deposition）等の成膜方法によって順次形成する。その後、導電層２５１の上に、リソグラフィによりハードマスク３０１を形成する。
図１０に示す通り、図示しない半導体基板の上方に、ワード線ＷＬを構成する導電層２００、下部電極層２０を構成する導電層２２１、セレクタＳＥＬを構成する半導体層２２１、中間電極層２２を構成する導電層２３１、相変化膜ＰＣＭを構成する相変化膜２４１及び上部電極層２６を構成する導電層２５１を、例えばＡＬＤ（Atomic Layer Deposition）、ＣＶＤ（Chemical Vapor Deposition）等の成膜方法によって順次形成する。その後、導電層２５１の上に、リソグラフィによりハードマスク３０１を形成する。
【0040】
次に、図１１に示す通り、ハードマスク３０１を用い、例えば、ＲＩＥ（Reactive Ion Etching）等の異方性エッチングにより、導電層２５１から相変化膜ＰＣＭ１までの積層構造体をＹ方向に分断する。
次に、図１２に示す通り、相変化膜ＰＣＭ１のＹ方向側面に、Ｎ、Ｃ、Ｂ及びＯの少なくとも１種の元素を、イオン注入、プラズマドープ、ガス注入後のアニール処理等の方法により注入し、保護層２６１を形成する。
次に、図１２に示す通り、相変化膜ＰＣＭ１のＹ方向側面に、Ｎ、Ｃ、Ｂ及びＯの少なくとも１種の元素を、イオン注入、プラズマドープ、ガス注入後のアニール処理等の方法により注入し、保護層２６１を形成する。
【0041】
続いて、図１３に示すように、相変化膜ＰＣＭ１の側面を含むように、積層構造体の上面を絶縁膜３０２で被覆する。絶縁膜３０２は、その後の異方性エッチングにおいて、相変化膜ＰＣＭ１の側面がダメージを受けないように保護するための膜である。
【0042】
次に、図１４に示すように、ハードマスク３０１を用いたＲＩＥ等の異方性エッチングにより、導電層２３１、半導体層２２１、導電層２１１及び導電層２００の積層構造体をＹ方向に分断する。
次に、図１５に示すように、エッチングにより分断された積層体間に絶縁層２０１を形成し、ＣＭＰ（Chemical Mechanical Polishing）等により、絶縁層２０１の上面及びハードマスク３０１を削り、導電層２５１の上面を露出させる。
次に、図１５に示すように、エッチングにより分断された積層体間に絶縁層２０１を形成し、ＣＭＰ（Chemical Mechanical Polishing）等により、絶縁層２０１の上面及びハードマスク３０１を削り、導電層２５１の上面を露出させる。
【0043】
続いて、図１６に示すように、露出した導電層２５１の上に、ビット線ＢＬを構成する導電層２０２を形成する。
Ｘ方向についても、同様の製造工程を繰り返すことにより、図６に示すメモリセルＭＣ１３とほぼ同等構造を備えた半導体記憶装置が形成される。
Ｘ方向についても、同様の製造工程を繰り返すことにより、図６に示すメモリセルＭＣ１３とほぼ同等構造を備えた半導体記憶装置が形成される。
【0044】
なお、保護層２６１は、イオン注入、プラズマドープ、ガス注入後のアニール処理等により形成する他に、相変化膜ＰＣＭの側面に、サイドウォール膜として形成しても良い。このサイドウォール膜は、例えばＡＬＤ、ＣＶＤ等によって、Ｔｅ等のカルコゲン、Ｇｅ及びＳｂから選ばれた少なくとも１種の元素と、Ｎ，Ｃ，Ｂ及びＯから選ばれた少なくとも１種の元素を含む。また、保護層２６１は、上記のサイドウォール膜の形成後の固相拡散により形成するようにしても良い。これらの方法を採用することで、図４～図６、図８、図９に示す保護膜２７Ａ、２７Ｂ、２７Ｃ、２７Ｅ、２７Ｆなどを備えたメモリセルを有する半導体記憶装置を製造できる。
【0045】
図１７は、炭素膜とアモルファス合金膜について、熱伝導率の温度依存性を測定した結果を示すグラフである。
図１７に示す炭素膜（Ｃ１５０Ｃ）と表記した測定結果は、基板上に１５０℃で成膜した炭素膜における熱伝導率の温度依存性を示し、ＢＭＧと表記した測定結果は、Ｔａ１Ｗ１Ｓｉ１なる組成のアモルファス合金膜における熱伝導率の温度依存性を示す。
図１７に示す炭素膜（Ｃ１５０Ｃ）と表記した測定結果は、基板上に１５０℃で成膜した炭素膜における熱伝導率の温度依存性を示し、ＢＭＧと表記した測定結果は、Ｔａ１Ｗ１Ｓｉ１なる組成のアモルファス合金膜における熱伝導率の温度依存性を示す。
【0046】
図１７に示すようにアモルファス合金膜は、常温～８００℃までほぼ同一の熱伝導率を示す。これに対し、炭素膜は、４００℃以下の温度領域ではアモルファス合金膜より熱伝導率が低いものの、温度上昇により熱伝導率が上昇し、４００℃を超えて８００℃までの高温領域では高温になるほど、アモルファス合金膜より熱伝導率が徐々に高くなる。
【0047】
炭素膜は４００～８００℃の高温域ではアモルファス合金膜よりも良く熱を通すが、４００℃以下の低温域ではアモルファス合金よりも熱を通さない傾向があると分かる。
下部電極層２０と中間電極層２２と上部電極層２６を炭素から構成する炭素電極層とする場合に対し、アモルファス合金からなる電極層とする場合の方がメモリセルを構成する電極として有利となる。その理由について以下に説明する。
下部電極層２０と中間電極層２２と上部電極層２６を炭素から構成する炭素電極層とする場合に対し、アモルファス合金からなる電極層とする場合の方がメモリセルを構成する電極として有利となる。その理由について以下に説明する。
【0048】
相変化膜ＰＣＭは、溶け始める温度が６００℃程度とされており、溶融温度以上の加熱と、加熱温度からの急速冷却によりアモルファス状態（リセット状態）となる。相変化膜ＰＣＭは、溶融温度よりも低く、且つ結晶化温度よりも高い温度で加熱し、冷却することにより結晶化状態（セット状態）となる。このため、相変化膜ＰＣＭは、リセット・セットによって溶融・固化を繰り返す。従って、低温域に急速冷却する場合に炭素膜の電極層では熱伝導率が悪く冷却効率が悪い。しかし、アモルファス合金からなる電極層であれば、低温域での熱伝導率が高く、冷却効率が高いため、相変化膜ＰＣＭを急冷してリセットする場合に有利となる。逆に、６００℃を超える高温領域において炭素膜よりアモルファス合金膜の方が保温性が良好となる。これらの理由により、アモルファス合金の電極層を用いた構造であれば、炭素からなる電極層を用いた構造よりＩRESET（リセット電流）の低減に寄与する。
【0049】
図１７に示す熱伝導率の６００℃（Ｔａ４０Ｗ４０Ｓｉ２０の融点）における炭素膜とアモルファス合金膜との比較によれば、アモルファス合金膜の熱伝導率は炭素膜の１／１０程度となる。このことから、炭素膜の電極層からアモルファス合金膜の電極層に変更することにより、保温性能を炭素膜と同程度に維持したまま膜厚を低減できることが分かる。
よって、アモルファス合金膜の電極層を用いることで、炭素膜の電極層を用いた構造と対比し、積層構造としてのアスペクト比を低減し、メモリセルとしての高集積化に寄与する構造にできる。
よって、アモルファス合金膜の電極層を用いることで、炭素膜の電極層を用いた構造と対比し、積層構造としてのアスペクト比を低減し、メモリセルとしての高集積化に寄与する構造にできる。
【0050】
なお、炭素膜からなる電極層をメモリセルに適用する場合、相変化膜ＰＣＭを構成する元素と炭素膜との間で元素拡散が起こりやすい。このため、炭素膜からなる電極層を採用した場合に炭素膜の電極層と相変化膜ＰＣＭとの界面にバリア層を配置する必要がある。
この点、上述のアモルファス合金からなる電極層を用いるならば、バリア層を略することができる。本願では、図４、図６、図７、図９に示す構成ではバリア層を略しているので、バリア層を略した分、製造工程を簡略化できる。例えば、図４に示す構成はバリア層を設けた図５に示す構成より製造工程を簡略化でき、図９に示す構成はバリア層を設けた図８に示す構成より製造工程を簡略化できる。
この点、上述のアモルファス合金からなる電極層を用いるならば、バリア層を略することができる。本願では、図４、図６、図７、図９に示す構成ではバリア層を略しているので、バリア層を略した分、製造工程を簡略化できる。例えば、図４に示す構成はバリア層を設けた図５に示す構成より製造工程を簡略化でき、図９に示す構成はバリア層を設けた図８に示す構成より製造工程を簡略化できる。
【0051】
バリア層を略することができる場合、バリア層を設ける構成よりも層構成を簡略化できるので、メモリセルを製造する場合の成膜工程を簡略化できる。
また、炭素膜からなる電極層を用いた場合、成膜プロセスにおいてダストを生じやすい問題がある。この点、上述のアモルファス合金であれば、成膜プロセスにおいてダストを発生させるおそれはない。
また、炭素膜からなる電極層を用いた場合、成膜プロセスにおいてダストを生じやすい問題がある。この点、上述のアモルファス合金であれば、成膜プロセスにおいてダストを発生させるおそれはない。
【0052】
図１８は、Ｔａ１Ｗ１Ｓｉ１なる組成のアモルファス合金に関し、成膜ままの状態と、８００℃と、９００℃と、１０００℃と、１１００℃におけるＸ線回折分析結果を示すグラフである。前記アモルファス合金は、９００℃までアモルファス構造を維持することができる。このため、メモリセルに設ける相変化膜ＰＣＭの溶け始める温度が６００℃程度とすると、アモルファス合金の電極層であるならば、アモルファス状態のまま問題なく対応できる温度範囲である。よって、メモリセル用の電極層を形成するための材料として上述のアモルファス合金は有効である。
【0053】
図１９は、炭素膜の電極層を用い、バリア層を設けた構造のメモリセルと、アモルファス合金膜を用い、バリア層を略した構造のメモリセルを対比するための説明図である。
図１９の左側に示すメモリセルＭＣ２０は、ワード線ＷＬ１側からビット線ＢＬ側に向かって、Ｚ方向に順に積層された下部電極層３０、セレクタ３１、中間電極層３２、バリア層３３、相変化膜（記憶層）３４ 、バリア層３５、上部電極層３６を備える。
また、下部電極層３０、セレクタ層３１、中間電極層３２、バリア層３３、相変化膜３４ 、バリア層３５、上部電極層３６の側面は保護層３７により覆われ、それらの外側に絶縁層３８が設けられている。
図１９の左側に示すメモリセルＭＣ２０は、ワード線ＷＬ１側からビット線ＢＬ側に向かって、Ｚ方向に順に積層された下部電極層３０、セレクタ３１、中間電極層３２、バリア層３３、相変化膜（記憶層）３４ 、バリア層３５、上部電極層３６を備える。
また、下部電極層３０、セレクタ層３１、中間電極層３２、バリア層３３、相変化膜３４ 、バリア層３５、上部電極層３６の側面は保護層３７により覆われ、それらの外側に絶縁層３８が設けられている。
【0054】
下部電極層３０をＣＮから形成し、中間電極層３２を炭素膜から形成し、バリア層３３をＷＮから形成し、相変化膜３４をゲルマニウム、アンチモン及びテルルを含む合金から形成し、バリア層３５をＷＮから構成し、上部電極層３６を炭素膜から形成できる。
メモリセルＭＣ２０において、実用的な半導体記憶素子を想定し、例えば、下部電極層３０の膜厚１０ｎｍ、セレクタ３１の膜厚１５ｎｍ、中間電極層３２の膜厚１５ｎｍ、バリア層３３の膜厚３ｎｍ、相変化膜３４ の膜厚３７ｎｍ、バリア層３５の膜厚３ｎｍ、上部電極層３６の膜厚１８ｎｍに設定できる。メモリセルＭＣ２１において、ワード線ＷＬ１とビット線ＢＬの間に介在されている膜の総厚は、１０１ｎｍである。
メモリセルＭＣ２０において、実用的な半導体記憶素子を想定し、例えば、下部電極層３０の膜厚１０ｎｍ、セレクタ３１の膜厚１５ｎｍ、中間電極層３２の膜厚１５ｎｍ、バリア層３３の膜厚３ｎｍ、相変化膜３４ の膜厚３７ｎｍ、バリア層３５の膜厚３ｎｍ、上部電極層３６の膜厚１８ｎｍに設定できる。メモリセルＭＣ２１において、ワード線ＷＬ１とビット線ＢＬの間に介在されている膜の総厚は、１０１ｎｍである。
【0055】
これに対し、図１９の右側に示すメモリセルＭＣ２１は、図４に示す第１実施形態と同等構造のメモリセルであり、ワード線ＷＬ１側からビット線ＢＬ側に向かって、Ｚ方向に順に積層された下部電極層４０、セレクタ４１、中間電極層４２、相変化膜４４ 、上部電極層４６を備えている。
下部電極層４０を上述のアモルファス合金から形成し、中間電極層３２を上述のアモルファス合金から形成し、相変化膜３４をゲルマニウム、アンチモン及びテルルを含む合金から形成し、上部電極層３６を上述のアモルファス合金から形成できる。
下部電極層４０を上述のアモルファス合金から形成し、中間電極層３２を上述のアモルファス合金から形成し、相変化膜３４をゲルマニウム、アンチモン及びテルルを含む合金から形成し、上部電極層３６を上述のアモルファス合金から形成できる。
【0056】
また、下部電極層４０、セレクタ４１、中間電極層４２、相変化膜４４ 、上部電極層４６の側面は保護層４７により覆われ、それらの外側に絶縁層４８が設けられている。
メモリセルＭＣ２１において、実用的な半導体記憶素子を想定し、例えば、下部電極層４０の膜厚１６ｎｍ、セレクタ層４１の膜厚１５ｎｍ、中間電極層４２の膜厚２４ｎｍ、相変化膜４４の膜厚３７ｎｍ 、上部電極層３６の膜厚２９ｎｍに設定できる。
メモリセルＭＣ２１においてワード線ＷＬ１とビット線ＢＬの間に介在されている膜の総厚は、１２１ｎｍとなる。
メモリセルＭＣ２１において、実用的な半導体記憶素子を想定し、例えば、下部電極層４０の膜厚１６ｎｍ、セレクタ層４１の膜厚１５ｎｍ、中間電極層４２の膜厚２４ｎｍ、相変化膜４４の膜厚３７ｎｍ 、上部電極層３６の膜厚２９ｎｍに設定できる。
メモリセルＭＣ２１においてワード線ＷＬ１とビット線ＢＬの間に介在されている膜の総厚は、１２１ｎｍとなる。
【0057】
前記ＴａＷＳｉ系のアモルファス合金からなる電極層である場合、熱伝導率：２．３９Ｗ／ｍＫ、抵抗率：２×ｅ－４ Ω／ｃｍ、炭素膜の膜厚２０ｎｍとして、熱伝率：７．２５ｅ７ Ｗ／Ｋ、抵抗率：１×ｅ－７Ω以下となり、炭素膜の抵抗率より２桁小さい。
【0058】
仮に炭素膜からなる電極層と同程度の熱伝導を想定し、膜厚３３ｎｍと設定した場合、熱伝導は７．２４ｅ７Ｗ／Ｋとなり、抵抗は、７ｅ－１０となる。このため、図１９に示す対比から、炭素膜からなる電極を用いたメモリセル２０から、アモルファス合金からなる電極層を用いたメモリセル２１とする場合、セル全体の高さは２０％程度向上するが、抵抗値を２桁以上低減できる。
このため、炭素膜を電極層として用いていた半導体記憶装置と比較し、アモルファス合金の電極層を備えた半導体記憶装置は、閾値電圧ＶＴＨを大幅に下げることが可能となる。
このため、炭素膜を電極層として用いていた半導体記憶装置と比較し、アモルファス合金の電極層を備えた半導体記憶装置は、閾値電圧ＶＴＨを大幅に下げることが可能となる。
【符号の説明】
【0059】
１…半導体記憶装置、１１…メモリセルアレイ、ＭＣ、ＭＣ１、ＭＣ２…メモリセル、ＢＬ…ビット線、ＷＬ、ＷＬ１、ＷＬ２…ワード線、ＰＣＭ…相変化膜、ＳＥＬ…セレクタ、１８…絶縁層、２０…下部電極層、ＳＥＬ…セレクタ層、２２…中間電極層、２３、２５…バリア層、２６…上部電極層、２７Ａ、２７Ｂ、２７Ｃ、２７Ｄ、２７Ｅ、２７Ｆ…保護層（側壁層）、ＭＣ１２、ＭＣ１３、ＭＣ１４、ＭＣ１５、ＭＣ１６…メモリセル、４０…下部電極層、４１…セレクタ層、４２…中間電極層、４４…相変化膜、４６…上部電極層。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】