特開 2022-142744 ボールグリッドアレイ・カードエッジコネクタ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022142744

(43)【公開日】2022-09-30

(54)【発明の名称】ボールグリッドアレイ・カードエッジコネクタ

(51)【国際特許分類】

   H01R 12/52 20110101AFI20220922BHJP

【ＦＩ】

H01R12/52

【審査請求】未請求

【請求項の数】25

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2022019575

(22)【出願日】2022-02-10

(31)【優先権主張番号】17/202,961

(32)【優先日】2021-03-16

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】593096712

【氏名又は名称】インテル コーポレイション

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(74)【代理人】

【識別番号】100135079

【弁理士】

【氏名又は名称】宮崎 修

(72)【発明者】

【氏名】シアーン リー

(72)【発明者】

【氏名】モー リウ

(72)【発明者】

【氏名】シャオホワ リー

(72)【発明者】

【氏名】ジーンボー リー

(72)【発明者】

【氏名】カイ シヤオ

【テーマコード（参考）】

5E223

【Ｆターム（参考）】

5E223AA01

5E223AB01

5E223AB59

5E223BA07

5E223BB01

5E223CB19

5E223CB31

5E223CD01

5E223DA05

5E223DB25

(57)【要約】

【課題】許容可能な信号の完全性を維持しながら高速通信を提供するカードエッジコネクタを提供する。
【解決手段】一実施形態において、カードエッジコネクタは、第１の回路基板が挿入される開口部を有するハウジングと、各々が第１の端部と第２の端部とを有する複数のピンであって、複数のピンは、ハウジングの底面を通って開口部内から延在し、複数のピンの第１の端部は、第１の回路基板の対応する接点と嵌合する、複数のピンと、各々が複数のピンのうちの対応するものの第２の端部に適合された複数のＢＧＡ（ｂａｌｌ ｇｒｉｄ ａｒｒａｙ）半田ボールであって、複数のピンは、カードエッジコネクタが複数のＢＧＡ半田ボールを介して嵌合する第２の回路基板の対応する導電領域と嵌合する、複数のＢＧＡ半田ボールと、を含む。他の実施形態が説明され、特許請求の範囲に説明される。
【選択図】図１

【特許請求の範囲】

【請求項1】

カードエッジコネクタであって、
第１の回路基板が挿入される開口部を有するハウジングと、
各々が第１の端部および第２の端部を有する複数のピンであって、前記複数のピンは、前記ハウジングの底面を通って前記開口部内から延在し、前記複数のピンの第１の端部は、前記第１の回路基板の対応する接点と嵌合する、複数のピンと、
各々が前記複数のピンのうちの対応するものの前記第２の端部に適合された複数のボールグリッドアレイ（ＢＧＡ）半田ボールであって、前記複数のピンは、前記カードエッジコネクタが前記複数のＢＧＡ半田ボールを介して嵌合する第２の回路基板の対応する導電性領域と嵌合する、複数のＢＧＡ半田ボールと、を含む、カードエッジコネクタ。

【請求項2】

前記カードエッジコネクタは、ＢＧＡコネクタを含む、請求項１に記載のカードエッジコネクタ。

【請求項3】

前記ＢＧＡコネクタは、ＰＣＩｅ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ）回路基板を含む前記第１の回路基板を受けるＰＣＩｅコネクタを含む、請求項２に記載のカードエッジコネクタ。

【請求項4】

前記カードエッジコネクタは、前記第２の回路基板のエッジ部分に適合されるものであり、前記第２の回路基板は、マザーボードを含む、請求項１に記載のカードエッジコネクタ。

【請求項5】

前記複数のピンの少なくとも第１の部分は、ヒールルーティングされた信号ラインが接続されている前記第２の回路基板の第１の対応する導電性領域と結合するものであり、
前記複数のピンの少なくとも第２の部分は、トールーティングされた信号ラインが接続されている前記第２の回路基板の第２の対応する導電性領域と結合するものである、請求項１～４のいずれか一項に記載のカードエッジコネクタ。

【請求項6】

前記カードエッジコネクタは、前記第１の回路基板に適合された少なくとも１つのメモリデバイスと前記第２の回路基板に適合されたプロセッサとの間の通信を可能にするものである、請求項５に記載のカードエッジコネクタ。

【請求項7】

回路基板上に適合されたプロセッサと、
前記回路基板が、その表面上に第１の接続領域を含み、前記回路基板が、前記プロセッサを第２の回路基板上の１つ以上のデバイスに結合するための複数の信号ラインをさらに含む、回路基板と、
カードエッジコネクタであって、前記カードエッジコネクタは、前記カードエッジコネクタの底面にある複数の半田ボールを介して前記回路基板の第１の接続領域に適合され、前記カードエッジコネクタは、前記第２の回路基板が挿入される開口部を有するハウジングを有する、カードエッジコネクタと、を含む、システム。

【請求項8】

前記カードエッジコネクタは、各々が第１の端部および第２の端部を有する複数のピンをさらに含み、前記複数のピンは、前記底面を通って前記開口部内から延在し、前記複数のピンの前記第１の端部は、前記第２の回路基板の対応する接点と嵌合する、請求項７に記載のシステム。

【請求項9】

前記複数の半田ボールは、各々が前記複数のピンのうちの対応するものの前記第２の端部に適合された複数のボールグリッドアレイ（ＢＧＡ）半田ボールを含み、前記複数のピンの各々は、前記複数のＢＧＡ半田ボールのうちの１つを介して、前記第１の接続領域の対応する導電性パッドに結合される、請求項８に記載のシステム。

【請求項10】

前記複数のピンの少なくとも第１の部分は、前記カードエッジコネクタのフットプリント内からの第１の信号ラインが接続される前記第１の接続領域の第１の対応する導電性パッドと結合し、
前記複数のピンの少なくとも第２の部分は、前記カードエッジコネクタの前記フットプリントの外側からの第２の信号ラインが接続されている前記第１の接続領域の第２の対応する導電パットと結合するものである、請求項８に記載のシステム。

【請求項11】

前記カードエッジコネクタは、少なくとも６４ギガビット／秒のデータレートで信号を通信する、請求項１０に記載のシステム。

【請求項12】

前記第２の回路基板に適合された１つ以上のメモリデバイスをさらに含む、請求項７に記載のシステム。

【請求項13】

前記カードエッジコネクタは、ボールグリッドアレイ（ＢＧＡ）ＰＣＩｅ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ）コネクタを含み、前記第２の回路基板は、ＰＣＩｅ回路基板を含む、請求項７に記載のシステム。

【請求項14】

前記第２の回路基板は、ネットワークインターフェース回路を含む、請求項７に記載のシステム。

【請求項15】

前記カードエッジコネクタは、前記回路基板のエッジ部分に適合されるものであり、前記回路基板は、マザーボードを含む、請求項７～１４のいずれか一項に記載のシステム。

【請求項16】

ＣＥＭ（ｃａｒｄ ｅｌｅｃｔｒｏｍｅｃｈａｎｉｃａｌ）コネクタであって、
第１の回路基板を受ける開口部を有するハウジングと、
各々が第１の端部および第２の端部を有する複数のピンであって、前記複数のピンは、前記ハウジングの底面を通って前記開口部内から延在し、前記複数のピンの各々の前記第１の端部は、前記第１の回路基板の対応する接点と嵌合する、複数のピンと、
各々が前記複数のピンのうちの対応するものの前記第２の端部に適合された複数の半田ボールであって、前記複数のピンは、前記ＣＥＭコネクタが前記複数の半田ボールを介して嵌合するマザーボード上の対応する導電性領域と嵌合する、複数の半田ボールと、を含む、ＣＥＭコネクタ。

【請求項17】

前記ＣＥＭコネクタは、ＰＣＩｅ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ）回路基板を含む前記第１の回路基板を受けるＰＣＩｅコネクタを含む、請求項１６に記載のＣＥＭコネクタ。

【請求項18】

前記複数の半田ボールは、ボールグリッドアレイ半田ボールを含む、請求項１７に記載のＣＥＭコネクタ。

【請求項19】

前記複数のピンの少なくとも第１の部分は、トールーティングされた信号ラインが接続されている前記マザーボード上の第１の対応する導電性領域と結合するものであり、
前記複数のピンの少なくとも第２の部分は、ヒールルーティングされた信号ラインが接続されている前記マザーボード上の第２の対応する導電性領域と結合するものである、請求項１６～１８のいずれか一項に記載のＣＥＭコネクタ。

【請求項20】

前記ＣＥＭコネクタは、前記ヒールルーティングされた信号ラインを介して通信される第１の信号の信号完全性を、前記トールーティングされた信号ラインを介して通信される第２の信号の信号完全性と少なくとも実質的に等しくすることを可能にするものである、請求項１６～１９のいずれか一項に記載のＣＥＭコネクタ。

【請求項21】

装置であって、
第１の回路基板が挿入される開口部を有するハウジング手段と、
各々が第１の端部および第２の端部を有する複数のピン手段であって、前記複数のピン手段は、前記ハウジング手段の底面を通って前記開口部内から延在し、前記複数のピン手段の第１の端部は、前記第１の回路基板の対応する接点と嵌合する、複数のピンと、
各々が前記複数のピン手段のうちの対応するものの前記第２の端部に適合された複数のボールグリッドアレイ（ＢＧＡ）半田手段であって、前記複数のピン手段は、前記装置が前記複数のＢＧＡ半田手段を介して嵌合する第２の回路基板の対応する導電性領域と嵌合する、複数のＢＧＡ半田手段と、を含む、装置。

【請求項22】

前記装置がカードエッジコネクタを含む、請求項２１に記載の装置。

【請求項23】

前記装置は、ＰＣＩｅ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ）回路基板を含む前記第１の回路基板を受けるＰＣＩｅコネクタを含む、請求項２２に記載の装置。

【請求項24】

前記装置は、前記第２の回路基板のエッジ部分に適合されるものであり、前記第２の回路基板は、マザーボードを含む、請求項２１～２３のいずれか一項に記載の装置。

【請求項25】

前記複数のピン手段の少なくとも第１の部分は、ヒールルーティングされた信号ラインが接続されている前記第２の回路基板の第１の対応する導電性領域と結合するものであり、
前記複数のピン手段の少なくとも第２の部分は、トールーティングされた信号ラインが接続されている前記第２の回路基板の第２の対応する導電性領域と結合するものである、請求項２１～２４のいずれか一項に記載の装置。

【発明の詳細な説明】

【背景技術】

【0001】

ＰＣＩｅ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ）仕様に従ったＰＣＩｅベースの通信を介して送信される電気信号のデータレートは、時間の経過とともに劇的に上昇した。例えば、ＰＣＩｅデータレートは、Ｇｅｎ３（８ギガビット／秒（Ｇｂｐｓ））からＧｅｎ６（６４Ｇｂｐｓ ＰＡＭ４（ｐｕｌｓｅ ａｍｐｌｉｔｕｄｅ ｍｏｄｕｌａｔｉｏｎ ４－ｌｅｖｅｌ））まで１０年かからずに８倍になった。同時に、プラットフォーム相互接続における電気信号の完全性要件は、ますます厳しくなってきている。

【0002】

多くのＰＣＩｅベースの通信は、ＣＥＭ（ｃａｒｄ ｅｌｅｃｔｒｏｍｅｃｈａｎｉｃａｌ）コネクタのようなカードエッジコネクタを使用して一緒に接続するデバイス間で生じる。歴史的に、ＰＣＩｅ実装の場合、ＴＨＭ（ｔｈｒｏｕｇｈ ｈｏｌｅ ｍｏｕｎｔ）ＣＥＭコネクタが使用されてきたが、現在ではＰＣＩｅ Ｃａｒｄ Ｅｌｅｃｔｒｏｍｅｃｈａｎｉｃａｌ Ｓｐｅｃｉｆｉｃａｔｉｏｎ Ｒｅｖ． ４．０（２０１９年９月）に従ったＰＣＩｅ ５．０では、電気的性能要件によりＳＭＴ（ｓｕｒｆａｃｅ ｍｏｕｎｔ ｔｅｃｈｎｏｌｏｇｙ）ＣＥＭコネクタが使用される。しかしながら、現在のＳＭＴコネクタが、依然として性能に直接影響する比較的大きなフットプリントを有する。追加的に、半田パッドのサイズは、一方向にのみコネクタに入るトレースの入力を必要とし、これは、ルーティングの柔軟性を制限し、潜在的に、より長いＰＣＩｅルートおよび基板サイズを駆動する。

【図面の簡単な説明】

【0003】

【図1】一実施形態によるシステム配置の図である。

【0004】

【図2】一実施形態によるシステム環境の断面図である。

【0005】

【図3】コンポーネントのセットを相互接続するポイントツーポイントリンクで構成されているファブリックの一実施形態である。

【0006】

【図4】一実施形態によるシステムオンチップ設計の実施形態である。

【0007】

【図5】本発明の一実施形態によるシステムのブロック図である。

【発明を実施するための形態】

【0008】

様々な実施形態において、カードエッジコネクタには、カードエッジコネクタと、所与のシステムのマザーボードなどのプリント回路基板との間の相互接続を提供するＢＧＡ（ボールグリッドアレイ、ｂｏｌｌ ｇｒｉｄ ａｒｒａｙ）半田ボールが構成され得る。この配置では、アドインカードなどの別の回路基板をカードエッジコネクタ内に適合させて、許容可能な信号の完全性を維持しながら高速通信を提供することができる。追加的に、コネクタフットプリントの外側からの信号ルーティング（ｔｏｅ－ｂａｓｅｄ）およびコネクタフットプリントの内側からの信号ルーティング（ｈｅｅｌ－ｂａｓｅｄ）の両方が、アドインカード上のコンポーネントとマザーボード上のコンポーネントとの間で信号を通信するために使用され得るので、マザーボードを通るより容易なルーティングが実現され得る。

【0009】

ここで、図１を参照すると、一実施形態によるシステム配置の図が示されている。図１に示すように、システム１００は、プリント回路基板１１０を含む。様々な実装において、回路基板１１０は、システムのメインマザーボードであってもよい。回路基板１１０は、内部ルーティング相互接続を含む多層回路基板であってもよく、集積回路パッケージ、電気的コンポーネント、電源コンポーネント、コネクタなどを含む様々なシステムコンポーネントに接続を提供する。追加的に、回路基板１１０は、カードエッジコネクタが適合され得る接続領域（一般に１１１）を提供する。この実施形態は、ＣＥＭ（ｃａｒｄ ｅｌｅｃｔｒｏｍｅｃｈａｎｉｃａｌ）コネクタの実装のためのものであるが、実施形態は、それに限定されないと理解する。他の実装において、ＢＧＡ半田ボールを有するカードエッジコネクタは、ＳＳＦＦＷＧ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｆｏｒｍ Ｆａｃｔｏｒ Ｗｏｒｋｉｎｇ Ｇｒｏｕｐ）によるＵ．２コネクタ、ＰＣＩｅ Ｍ．２仕様書第４．０版（２０２０年１１月）によるＭ．２コネクタ、ＳＮＩＡ（Ｓｔｏｒａｇｅ Ｎｅｔｗｏｒｋｉｎｇ Ｉｎｄｕｓｔｒｙ Ａｓｓｏｃｉａｔｉｏｎ）ＳＦＦ（Ｓｍａｌｌ Ｆｏｒｍ Ｆａｃｔｏｒ）技術ワークグループＳＦＦ－ＴＡ－１００２仕様書によるＴＡ－１００２コネクタ、またはＤＩＭＭ（ｄｕａｌ ｉｎｌｉｎｅ ｍｅｍｏｒｙ ｍｏｄｕｌｅ）コネクタなどのメモリコネクタであってもよい。このようなコネクタは、他の用途の中でも、ソリッドステートドライブ、不揮発性メモリおよび揮発性メモリに関連して使用することができる。これらのコネクタは、ＳＭＴまたはＴＨＭ配置を有する従来のカードエッジコネクタとは区別することができる。

【0010】

図１に示す高レベルでは、完全なＣＥＭコネクタではなく、ＣＥＭコネクタのいくつかの差動ピン対、すなわち、差動ピン１２０１、２および１２４１、２（一般にピン１２０、１２４）のみが示されている。図示のように、ピン１２０、１２４は、ＢＧＡ半田ボール１２２１、２および１２６１、２を介して回路基板１１０に固定される。半田ボール１２２、１２６は、鉛フリーの錫／銀／銅合金で形成されてもよく、フラックス、ピン転写およびリフロープロセスを介してピン１２０、１２４に適合されてもよい。このようにして、ＣＥＭコネクタに相互接続されたデバイス上の回路と、システムの他のコンポーネントとの間の相互接続は、信号ラインまたはルーティングライン１１５１、２と、ルーティングライン１１６１、２とを経由して提供される。

【0011】

図示の例において、ルーティングライン１１５はトーベース（ｔｏｅ－ｂａｓｅｄ）のルーティングを有してもよく、ルーティングライン１１６はヒールベース（ｈｅｅｌ－ｂａｓｅｄ）のルーティングを有してもよい。このようにして、より大きな柔軟性が実現される。信号トレースまたはパッドが信号経路内にない（一端部のみが接続され、他端部が浮いている）場合、これをスタブと呼びぶ。スタブは共振を引き起こし、従って信号性能を劣化させる。一般に、トーベースのルーティングラインは最小のスタブを残すが、ヒールベースのルーティングはより大きなスタブを残す。一実施形態では、これらの異なる種類の信号ラインを介した通信の信号完全性は、同じであってもよいし、または少なくとも実質的に同じであってもよい。

【0012】

様々な構成において、これらのルーティングラインは、回路基板１１０の表面上の接続領域１１１内の露出した導電材料から（ＢＧＡ半田ボール１２２、１２６が適合される露出銅パッドなど）、回路基板１１０に適合された１つ以上のプロセッサパッケージまたは他の集積回路（ＩＣ）などの他の回路に導かれる。これらのＩＣは、回路基板１１０に、例えば、ＴＨＭ（ｔｈｒｏｕｇｈ ｈｏｌｅ ｍｏｕｎｔｉｎｇ）、ＳＭＴ（ｓｕｒｆａｃｅ ｍｏｕｎｔ ｔｅｃｈｎｏｌｏｇｙ）、またはＢＧＡ接続を経由して、例として適合され得ることに留意する。

【0013】

対応するピン１２０、１２４の底部に適合されたＢＧＡ半田ボール１２２、１２６を経由して、より大きな電気的性能が実現され得る。さらに、一実施形態によるＢＧＡ ＣＥＭコネクタは、ＳＭＴコネクタと比較して、ルーティングの柔軟性およびより高い機械的性能を提供する。一実施形態によると、ＢＧＡ ＣＥＭコネクタは、コネクタが（接続領域内で）対応する導電性パッドの上方に位置合わせされる半田リフロープロセスを使用して回路基板に適合されてもよい。次いで、コネクタは、例えば、フラックス材料を使用して、これらのパッドに嵌合される。次いで、コネクタは、所定の組み立てプロセスによって回路基板に接合される。図１の説明を容易にするために、差動信号ペアのための２セットのピンのみで示されているが、一実施形態による所与のＢＧＡ ＣＥＭコネクタは、追加の信号ペアのためのより多くのピンを含み得ると理解する。さらに、ＰＣＩｅ通信の通信を提供するために使用されるような差動実装が示されているが、他の実装において、ＢＧＡカードエッジコネクタを使用してシングルエンド信号が通信され得る。

【0014】

一実施形態によるＢＧＡコネクタは、ＳＭＴコネクタと比較して、プリント回路基板のフットプリントサイズがより小さいことにより、関心周波数範囲にわたって、より良好なインサーションロスおよびリターンロスを提供することができる。フットプリントサイズが小さくなるため、ＢＧＡコネクタは、はるかに多くのルーティング柔軟性を提供し、ＳＭＴコネクタに存在してしまうような、トーエントリまたはヒールエントリに対する制限はない。対照的に、ヒールエントリを有するＳＭＴコネクタは、ヒールルーティングによって生じる大きなスタブにより、厳しい性能劣化を受け、これは、いくつかのボード設計では、面積制約のために避けられない。また、実施形態で可能にされたより小さいフットプリントサイズは、より小さいフォームファクタまたは半幅ボードにより良好に適合する。追加的に、ＢＧＡリフローは容易であり、反りの問題をより少なくする。

【0015】

実施形態は、ルーティング輻輳を低減し、全体的なコネクタ性能を改善する。ＢＧＡ半田ボールを使用することにより、回路基板上のより小さなパッドサイズを実現することができる。実施形態では、ヒールベースのルーティングに対するより低い容量性ディップ、およびより低い差動インサーションロスおよびリターンロスがあり得る。ＳＭＴコネクタでは、ヒールベースのルーティングに対する損失差は、ＰＣＩｅ５．０／６．０の場合１６ギガヘルツ（ＧＨｚ）のナイキスト周波数でほぼ１．５ｄＢであった。対照的に、一実施形態では、トールーティングおよびヒールルーティングとの性能の差はほとんどない。追加的に、ＢＧＡコネクタは、トールーティングを有するＳＭＴコネクタと比較して、インサーションロスおよびリターンロスがより良好である。

【0016】

ここで、図２を参照すると、一実施形態によるシステム環境の断面図が示されている。図２の断面図に示すように、システム２００は、ＢＧＡ半田ボール１２２、１２８を経由して回路基板１１０に適合されたＣＥＭコネクタ２１０を含む。もちろん、この断面図では、２つのＢＧＡ半田ボールのみが示されているが、実施形態においては、より多くのＢＧＡ半田ボールが存在してもよい。

【0017】

図示のように、ＣＥＭコネクタ２１０は、第１の側面２１２および第２の側面２１４を有するハウジング２１１を含む。追加的に、ハウジング２１１は、回路基板２５０を適合させることができるキャビティ２１６を含む。様々な実施形態において、回路基板２５０は、ネットワークインターフェース回路（ＮＩＣ）のネットワーキングカード、または１つ以上のグラフィックス処理ユニットを（ＧＰＵ）を経由してビデオ／グラフィックス機能を提供するグラフィックスカードなど、任意のタイプの好適なアドインカードであってもよい。他の場合において、回路基板２５０は、任意の他のタイプの加速器または他の機能回路を提供してもよい。

【0018】

いずれの場合においても、回路基板２５０は、ＣＥＭコネクタ２１０のピンが嵌合するいわゆるフィンガー接点（例えば、金メッキされたフィンガー接点）を含み得ると理解する。図２における説明を容易にするために示されていないが、これらのピンは図１に示すフォームをとってもよく、回路基板１１０のフィンガー接点に接触する第１の端部と、対応するＢＧＡ半田ボール、例えば、ＢＧＡ半田ボール１２２、１２８で終端する第２の端部と、を有することができることを理解する。この構成では、回路基板２５０のコンポーネントと回路基板１１０に適合されたコンポーネントとの間の信号のルーティングが生じ得る。この目的のために、回路基板１１０上の、または回路基板１１０内の信号ラインは、ＢＧＡ半田ボール１２２、１２８が結合する回路基板１１０上の露出した導電面で終端してもよい。ＢＧＡコネクタを使用する改良された電気信号完全性により、回路基板１１０を通る信号のルーティングは、ヒールルーティングまたはトールーティングを使用することができる。いずれの場合においても、信号の完全性は、スルーホールマウントまたは表面マウント技術のような他のＣＥＭコネクタ技術とは対照的に、実質的に同一であってもよく、ヒールルーティングは、トールーティングと比較して、実質的に信号の完全性を損なう可能性がある。図２の実施形態ではこの高レベルで示されているが、多くの変形および代替案が可能であってもよい。

【0019】

プラットフォーム全体の性能におけるＢＧＡコネクタの影響を理解するために、等化のための基本仕様の仮定による１３インチマザーボードルーティングについてＰＣＩｅ６．０でフルリンクレベル分析を実行した。以下の表１は、一実施形態によるＢＧＡコネクタとＳＭＴコネクタとの間のアイオープニング比較をリストする。これは、１つの例示的な実施形態を使用して利用可能な改善を示するための例示的な比較であるが、実施形態はこの点に関して限定されないことを理解する。また、ＰＣＩｅ６．０におけるアイオープニング要件は、６ミリボルト（ｍＶ）／３．１２５ピコ秒（ｐｓ）のみであることに留意する。ヒールルーティングとトールーティングでは、ＢＧＡコネクタのリンクマージン差がない。一方、ヒールルーティングを有するＳＭＴコネクタでは、トールーティングと比較して、深刻なマージン劣化が観察された。この例では、ＢＧＡコネクタにおけるアイオープニングは、ＳＭＴコネクタのヒールルーティングよりも４．９ｍＶ／１．６ｐｓ優れている。特に、ＢＧＡコネクタにおいて、ヒールルーティングを有するＳＭＴコネクタと比較して、アイ高さ（ｅｙｅ ｈｅｉｇｈｔ）の改善が２倍以上になっている。さらに、ヒールルーティングを有するＳＭＴコネクタは、アイマージン要件を満たさず、単純にＰＣＩｅ６．０の速度では動作しない。これは、ＰＡＭ４シグナリングが、ＮＲＺシグナリングと比較して、ノイズレベルに対してより感度が高いためである。追加的に、ＢＧＡコネクタは、アイマスクバジェットにおいて約８％／１６％であるトールーティングを有するＳＭＴコネクタよりも約０．５ｍｖ／０．５ｐｓ良好である。全体として、一実施形態によるＢＧＡコネクタは、ＳＭＴコネクタと比較して、はるかに良好な電気的性能およびルーティングの柔軟性を示す。ＳＭＴコネクタと比較した機械的性能と同様に、基板アーキテクチャ計画におけるルーティングのフレキシビリティ。さらに、ＢＧＡコネクタ技術は、Ｅｔｈｅｒｎｅｔ（登録商標）、Ｉｎｔｅｌ（登録商標）ＵＰＩ（Ｕｌｔｒａ Ｐａｔｈ Ｉｎｔｅｒｃｏｎｎｅｃｔ）、ＵＳＢ（ｕｎｉｖｅｒｓａｌ ｓｅｒｉａｌ ｂｕｓ）、ＳＡＴＡ（ｓｅｒｉａｌ ａｔｔａｃｈｍｅｎｔ ｔｅｃｈｎｏｌｏｇｙ）などの高速入出力（ＩＯ）（ＨＳＩＯ）コネクタのような他のカードエッジコネクタに適用され得る。

【表1】

【0020】

実施形態は、広範な種々の相互接続構造において実装され得る。図３を参照すると、コンポーネントのセットを相互接続するポイントツーポイントリンクで構成されるファブリックの一実施形態が示されている。システム３００は、コントローラハブ３１５に結合されたプロセッサ３０５およびシステムメモリ３１０を含む。プロセッサ３０５は、マイクロプロセッサ、ホストプロセッサ、埋め込みプロセッサ、コプロセッサ、または他のプロセッサなどの任意の処理要素を含む。プロセッサ３０５は、Ｉｎｔｅｌ（登録商標）ＵＰＩシリアルポイントツーポイント相互接続などのリンク３０６を介してコントローラハブ３１５に結合される。

【0021】

システムメモリ３１０は、ランダムアクセスメモリ（ＲＡＭ）、不揮発性（ＮＶ）メモリ、またはシステム３００におけるデバイスによってアクセス可能な他のメモリなどの任意のメモリデバイスを含む。システムメモリ３１０は、メモリインターフェース３１６を介してコントローラハブ３１５に結合される。メモリインターフェースの例は、ＤＤＲ（ｄｏｕｂｌｅ－ｄａｔａ ｒａｔｅ）メモリインターフェース、デュアルチャネルＤＤＲメモリインターフェース、およびＤＲＡＭ（ｄｙｎａｍｉｃ ＲＡＭ）メモリインターフェースを含む。

【0022】

一実施形態では、コントローラハブ３１５は、ＰＣＩｅ相互接続階層におけるルートハブ、ルート複合体、またはルートコントローラである。コントローラハブ３１５の例は、チップセット、メモリコントローラハブ（ＭＣＨ）、ノースブリッジ、相互接続コントローラハブ（ＩＣＨ）、サウスブリッジ、およびルートコントローラ／ハブを含む。チップセットという用語は、２つの物理的に別個のコントローラハブ、すなわち、相互接続コントローラハブ（ＩＣＨ）に結合されたメモリコントローラハブ（ＭＣＨ）を指すことが多い。現在のシステムは、プロセッサ３０５と一体化されたＭＣＨを含むが、コントローラ３１５は、以下に説明されるのと同様の方法で、Ｉ／Ｏデバイスと通信することが多いことに留意する。いくつかの実施形態において、ピアツーピアルーティングは、任意選択で、ルートコンプレックス３１５を介してサポートされる。

【0023】

ここで、コントローラハブ３１５は、シリアルリンク３１９を介してスイッチ／ブリッジ３２０に結合される。入出力モジュール３１７および３２１は、インターフェース／ポート３１７および３２１と呼ばれることもあり、コントローラハブ３１５とスイッチ３２０との間の通信を提供する層状プロトコルスタックを含む／実装する。一実施形態において、複数のデバイスは、スイッチ３２０に結合可能である。

【0024】

スイッチ／ブリッジ３２０は、デバイス３２５のパケット／メッセージをコントローラハブ３１５まで上流方向にルーティング、すなわち、ルートコンプレックスに向かって階層を上昇させ、プロセッサ３０５またはシステムメモリ３１０からデバイス３２５まで下流方向にルーティング、すなわち、ルートコントローラから離れる方向に階層を下降させる。デバイス３２５は、Ｉ／Ｏデバイス、ＮＩＣ、アドインカード、オーディオプロセッサ、ネットワークプロセッサ、メモリエキスパンダ、ハードドライブ、ソリッドステートドライブなどの記憶デバイス、ＣＤ／ＤＶＤ ＲＯＭ、モニタ、プリンタ、マウス、キーボード、ルータ、ポータブル記憶デバイス、ファイヤワイヤデバイス、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）デバイス、スキャナ、および他の入出力デバイスなど、一実施形態によるＢＧＡカードエッジコネクタを介して電子システムに結合される任意の内部または外部のデバイスまたはコンポーネントを含む。この目的のために、デバイス３２５は、本明細書で説明されるように、ＢＧＡカードエッジコネクタ内に適合される回路基板上に実装されてもよい。

【0025】

グラフィックアクセラレータ３３０はまた、シリアルリンク３３２を介してコントローラハブ３１５に結合される。一実施形態において、グラフィックアクセラレータ３３０は、ＩＣＨに結合されたＭＣＨに結合される。次いで、スイッチ３２０、従ってＩ／Ｏデバイス３２５がＩＣＨに結合される。Ｉ／Ｏモジュール３３１および３１８はまた、グラフィックアクセラレータ３３０とコントローラハブ３１５との間で通信する層状プロトコルスタックを実装するものである。グラフィックコントローラまたはグラフィックアクセラレータ３３０自体は、プロセッサ３０５内に一体化されてもよい。

【0026】

次に図４を参照すると、一実施形態によるＳｏＣ設計の実施形態が示されている。具体的な例示的な例として、ＳｏＣ４００は、ポータブルデバイスからサーバシステムまでの範囲の任意のタイプの計算デバイスに挿入するように構成されてもよい。ここで、ＳｏＣ４００は、２つのコア４０６および４０７を含む。コア４０６および４０７は、Ｉｎｔｅｌ（登録商標）Ａｒｃｈｉｔｅｃｔｕｒｅ Ｃｏｒｅ（商標）ベースのプロセッサ、ＡＭＤ（Ａｄｖａｎｃｅｄ Ｍｉｃｒｏ Ｄｅｖｉｃｅｓ， Ｉｎｃ．）プロセッサ、ＭＩＰＳベースのプロセッサ、ＡＲＭベースのプロセッサ設計、またはそれらの顧客、ならびにそれらのライセンシーまたは採用者などの命令セットアーキテクチャに準拠し得る。コア４０６および４０７は、バスインターフェースユニット４０９およびＬ２キャッシュ４１０に関連するキャッシュコントローラ４０８に結合され、相互接続４１２を介してシステム４００の他の部分と通信する。

【0027】

相互接続４１２は、ＳＩＭ（Ｓｕｂｓｃｒｉｂｅｒ Ｉｄｅｎｔｉｔｙ Ｍｏｄｕｌｅ）カードとインターフェースするためのＳＩＭモジュール４３０、コア４０６および４０７による実行のためのブートコードを保持してＳｏＣ４００を初期化およびブートするブートＲＯＭ４３５、外部メモリ（例えばＤＲＡＭ４６０）とインターフェースするためのＳＤＲＡＭコントローラ４４０、不揮発性メモリ（例えばフラッシュ４６５）とインターフェースするためのフラッシュコントローラ４４５、周辺機器とインターフェースするための周辺コントローラ４５０、入力（例えばタッチイネーブル入力）を表示および受信するためのビデオコーデック４２０およびビデオインターフェース４２５、グラフィック関連計算を実行するためのＧＰＵ４１５などの他のコンポーネントへの通信チャネルを提供する。追加的に、システムは、Ｂｌｕｅｔｏｏｔｈ（登録商標）モジュール４７０、３Ｇモデム４７５、ＧＰＳ４８０、およびＷｉＦｉ４８５などの通信のための周辺機器を示し、これらのうちの１つ以上は、本明細書で説明されるように、ＢＧＡカードエッジコネクタ内に適合されるように回路基板上に実装され得る。

【0028】

また、システムには、電力コントローラ４５５も含まれる。さらに図４に示すように、システム４００は、例えば、ディスプレイに対するＭＩＰＩインターフェース４９２、および／または同じまたは異なるディスプレイに結合することもできるＨＤＭＩ（登録商標）インターフェース４９５を含むインターフェースを追加的に含み得る。

【0029】

図５は、本発明の一実施形態によるシステムのブロック図が示されている。図５に示すように、マルチプロセッサシステム５００は、ポイントツーポイント相互接続５５０を介して結合された第１のプロセッサ５７０および第２のプロセッサ５８０を含む。図５に示すように、プロセッサ５７０および５８０の各々は、代表的な第１および第２のプロセッサコア（すなわち、プロセッサコア５７４ａおよび５７４ｂ、ならびにプロセッサコア５８４ａおよび５８４ｂ）を含む多くのコアプロセッサであってもよい。

【0030】

さらに図５を参照すると、第１のプロセッサ５７０は、メモリコントローラハブ（ＭＣＨ）５７２と、ポイントツーポイント（Ｐ－Ｐ）インターフェース５７６および５７８とをさらに含む。同様に、第２のプロセッサ５８０は、ＭＣＨ５８２と、Ｐ－Ｐインターフェース５８６および５８８と、を含む。図５に示すように、ＭＣＨの５７２および５８２は、プロセッサをそれぞれのメモリ、すなわち、メモリ５３２およびメモリ５３４に結合し、これらは、それぞれのプロセッサにローカルに取り付けられたシステムメモリ（例えば、ＤＲＡＭ）の一部であってもよい。第１のプロセッサ５７０および第２のプロセッサ５８０は、それぞれＰ－Ｐ相互接続５６２および５６４を介してチップセット５９０に結合されてもよい。図５に示すように、チップセット５９０は、Ｐ－Ｐインターフェース５９４および５９８を含む。

【0031】

さらに、チップセット５９０は、Ｐ－Ｐ相互接続５３９によって、チップセット５９０を高性能グラフィックエンジン５３８と結合するためのインターフェース５９２を含む。図５に示すように、様々な入出力（Ｉ／Ｏ）デバイス５１４は、第１のバス５１６を第２のバス５２０に結合するバスブリッジ５１８と共に、第１のバス５１６に結合され得る。入出力デバイス５１４のうちの１つ以上は、本明細書で説明されるように、ＢＧＡカードエッジコネクタ内に適合される回路基板上に実装されてもよい。

【0032】

一実施形態では、例えば、キーボード／マウス５２２、通信デバイス５２６、およびディスクドライブまたはコード５３０を含み得る他の大容量記憶デバイスなどのデータ記憶ユニット５２８を含む、様々なデバイスが第２のバス５２０に結合され得る。さらに、オーディオＩ／Ｏ５２４は、第２のバス５２０に結合され得る。

【0033】

以下の例は、さらなる実施形態に関する。

【0034】

一例において、カードエッジコネクタであって、第１の回路基板が挿入される開口部を有するハウジングと、各々が第１の端部および第２の端部を有する複数のピンであって、複数のピンは、ハウジングの底面を通って開口部内から延在し、複数のピンの第１の端部は、第１の回路基板の対応する接点と嵌合する、複数のピンと、各々が複数のピンのうちの対応するものの第２の端部に適合された複数のＢＧＡ半田ボールであって、複数のピンは、カードエッジコネクタが複数のＢＧＡ半田ボールを介して嵌合する第２の回路基板の対応する導電性領域と嵌合する、複数のＢＧＡ半田ボールと、を含む、カードエッジコネクタ。

【0035】

一例において、カードエッジコネクタは、ＢＧＡコネクタを含む。

【0036】

一例において、ＢＧＡコネクタは、ＰＣＩｅ回路基板を含む第１の回路基板を受けるためのＰＣＩｅコネクタを含む。

【0037】

一例において、カードエッジコネクタは、第２の回路基板のエッジ部分に適合されるものであり、第２の回路基板は、マザーボードを含む。

【0038】

一例において、複数のピンの少なくとも第１の部分は、ヒールルーティングされた信号ラインが接続されている第２の回路基板の第１の対応する導電性領域と結合するものであり、複数のピンの少なくとも第２の部分は、トールーティングされた信号ラインが接続されている第２の回路基板の第２の対応する導電性領域と結合するものである。

【0039】

一例において、カードエッジコネクタは、第１の回路基板に適合された少なくとも１つのメモリデバイスと第２の回路基板に適合されたプロセッサとの間の通信を可能にするものである。

【0040】

別の例において、システムは、回路基板上に適合されたプロセッサであって、回路基板が、その表面上に第１の接続領域を含み、回路基板が、プロセッサを第２の回路基板上の１つ以上のデバイスに結合するための複数の信号ラインをさらに含む、回路基板と、カードエッジコネクタであって、カードエッジコネクタは、カードエッジコネクタの底面にある複数の半田ボールを介して回路基板の第１の接続領域に適合され、カードエッジコネクタは、第２の回路基板が挿入される開口部を有するハウジングを有する、カードエッジコネクタと、を含む。

【0041】

一例において、カードエッジコネクタは、各々が第１の端部および第２の端部を有する複数のピンをさらに含み、複数のピンは、底面を通って開口部内から延在し、複数のピンの第１の端部は、第２の回路基板の対応する接点と嵌合する。

【0042】

一例において、複数の半田ボールは、各々が複数のピンのうちの対応するものの第２の端部に適合された複数のＢＧＡ半田ボールを含み、複数のピンの各々は、複数のＢＧＡ半田ボールのうちの１つを介して、第１の接続領域の対応する導電性パッドに結合される。

【0043】

一例において、複数のピンの少なくとも第１の部分は、カードエッジコネクタのフットプリント内からの第１の信号ラインが接続される第１の接続領域の第１の対応する導電性パッドと結合するものであり、複数のピンの少なくとも第２の部分は、カードエッジコネクタのフットプリントの外側からの第２の信号ラインが接続されている第１の接続領域の第２の対応する導電パットと結合するものである。

【0044】

一例において、カードエッジコネクタは、少なくとも６４ギガビット／秒のデータレートで信号を通信する。

【0045】

一例において、システムは、第２の回路基板に適合された１つ以上のメモリデバイスをさらに含む。

【0046】

一例において、カードエッジコネクタは、ＢＧＡ ＰＣＩｅコネクタを含み、前記第２の回路基板は、ＰＣＩｅ回路基板を含む。

【0047】

一例において、第２の回路基板は、ネットワークインターフェース回路を含む。

【0048】

一例において、カードエッジコネクタは、回路基板のエッジ部分に適合されるものであり、回路基板は、マザーボードを含む。

【0049】

さらに別の例では、ＣＥＭコネクタは、第１の回路基板を受けるための開口部を有するハウジングと、各々が第１の端部および第２の端部を有する複数のピンであって、複数のピンは、ハウジングの底面を通って開口部内から延在し、複数のピンの各々の第１の端部は、第１の回路基板の対応する接点と嵌合する、複数のピンと、各々が複数のピンのうちの対応するものの第２の端部に適合された複数の半田ボールであって、複数のピンは、ＣＥＭコネクタが複数の半田ボールを介して嵌合する第マザーボード上の対応する導電性領域と嵌合する、複数の半田ボールと、を含む。

【0050】

一例において、ＣＥＭコネクタは、ＰＣＩｅ回路基板を含む第１の回路基板を受けるためのＰＣＩｅコネクタを含む。

【0051】

複数の半田ボールは、ボールグリッドアレイ半田ボールを含む。

【0052】

一例において、複数のピンの少なくとも第１の部分は、トールーティングされた信号ラインが接続されているマザーボード上の第１の対応する導電性領域と結合するものであり、複数のピンの少なくとも第２の部分は、ヒールルーティングされた信号ラインが接続されているマザーボード上の第２の対応する導電性領域と結合するものである。

【0053】

一例において、ＣＥＭコネクタは、前記ヒールルーティングされた信号ラインを介して通信される第１の信号の信号完全性を、前記トールーティングされた信号ラインを介して通信される第２の信号の信号完全性と少なくとも実質的に等しくすることを可能にするものである。

【0054】

上記の例の様々な組み合わせが可能であると理解する。

【0055】

「回路（ｃｉｒｃｕｉｔ）」および「回路（ｃｉｒｃｕｉｔｒｙ）」という用語は、本明細書において互換的に使用されることに留意する。本明細書で使用される場合、これらの用語および用語「論理」は、単独または任意の組み合わせのアナログ回路、デジタル回路、ハードワイヤード回路、プログラマブル回路、プロセッサ回路、マイクロコントローラ回路、ハードウェア論理回路、状態機械回路、および／または任意の他のタイプの物理的ハードウェアコンポーネントを指すために使用される。実施形態は、多くの異なるタイプのシステムにおいて使用されてもよい。例えば、一実施形態では、通信デバイスは、本明細書で説明される様々な方法および技術を実行するように配置され得る。もちろん、本発明の範囲は通信デバイスに限定されず、代わりに、他の実施形態は、命令を処理するための他のタイプの装置、またはコンピュータデバイス上で実行されることに応答して、デバイスに本明細書で説明された方法および技術の１つ以上を実施させる命令を含む１つ以上の機械可読媒体に向けることができる。

【0056】

実施形態は、コードで実装されてもよく、命令を実行するために、システムをプログラムするために使用できる命令を記憶した非一時記憶媒体上に記憶されてもよい。実施形態はまた、データに実装されてもよく、少なくとも１つの機械によって使用される場合、少なくとも１つの機械に、１つ以上の動作を実行するために、少なくとも１つの集積回路を製造させる非一時記憶媒体上に記憶されてもよい。さらに別の実施形態は、ＳｏＣまたは他のプロセッサに製造されるときに、１つ以上の動作を実行するために、ＳｏＣまたは他のプロセッサを設定するものである情報を含むコンピュータ可読記憶媒体に実装されてもよい。記憶媒体は、フロッピーディスク、光ディスク、ソリッドステートドライブ（ＳＳＤ）、コンパクトディスク読み出し専用メモリ（ＣＤ－ＲＯＭ）、コンパクトディスク書き換え可能メモリ（ＣＤ－ＲＷ）、および光磁気ディスクを含む任意のタイプのディスク、読み出し専用メモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）（ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、消去可能なプログラマブル読み出し専用メモリ（ＥＰＲＯＭ）、フラッシュメモリ、電気的消去可能なプログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）など）などの半導体デバイス、磁気カード若しくは光学カード、または電子命令を記憶するのに好適な任意のタイプの媒体を含んでもよいが、これらに限定されない。

【0057】

本発明を限られた数の実施形態に関して説明したが、当業者であれば、そこから多くの修正および変形が理解するであろう。添付の特許請求の範囲は、本発明の真の精神および範囲内にあるすべてのそのようなすべの修正および変形をカバーすることを意図している。

【図1】

【図2】

【図3】

【図4】

【図5】

【外国語明細書】