特開 2022-143030 駆動回路、半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022143030

(43)【公開日】2022-10-03

(54)【発明の名称】駆動回路、半導体装置

(51)【国際特許分類】

   H02M 1/08 20060101AFI20220926BHJP

   H03K 17/04 20060101ALI20220926BHJP

   H03K 17/0412 20060101ALI20220926BHJP

   H03K 17/687 20060101ALI20220926BHJP

   H03K 17/567 20060101ALI20220926BHJP

【ＦＩ】

H02M1/08 A

H03K17/04 Z

H03K17/0412

H03K17/04 E

H03K17/687 A

H03K17/567

【審査請求】未請求

【請求項の数】11

【出願形態】ＯＬ

(21)【出願番号】P 2021043352

(22)【出願日】2021-03-17

(71)【出願人】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】110000176

【氏名又は名称】一色国際特許業務法人

(72)【発明者】

【氏名】安達 新一郎

(72)【発明者】

【氏名】荒井 裕久

【テーマコード（参考）】

5H740

5J055

【Ｆターム（参考）】

5H740BA11

5H740BB04

5H740BB05

5H740BB09

5H740BC01

5H740BC02

5H740HH06

5H740JA01

5H740JB01

5H740KK01

5H740NN17

5J055AX04

5J055AX12

5J055AX56

5J055AX65

5J055AX66

5J055BX16

5J055CX08

5J055CX20

5J055DX09

5J055DX22

5J055DX56

5J055DX60

5J055EX04

5J055EX07

5J055EY01

5J055EY12

5J055EY21

5J055EY29

5J055EZ03

5J055EZ04

5J055EZ07

5J055EZ23

5J055EZ25

5J055EZ50

5J055EZ63

5J055GX01

5J055GX02

5J055GX04

5J055GX05

(57)【要約】

【課題】 スイッチング素子のスイッチング損失を低減するための駆動回路を提供する。
【解決手段】 駆動回路は、第１駆動信号に基づいて、スイッチング素子をオンするオン回路と、第２駆動信号に基づいて、前記スイッチング素子の制御電極の寄生容量を定電流で放電し、前記スイッチング素子をオフするオフ回路と、を備える。
【選択図】 図３

【特許請求の範囲】

【請求項1】

第１駆動信号に基づいて、スイッチング素子をオンするオン回路と、
第２駆動信号に基づいて、前記スイッチング素子の制御電極の寄生容量を定電流で放電し、前記スイッチング素子をオフするオフ回路と、
を備える駆動回路。

【請求項2】

請求項１に記載の駆動回路であって、
前記オフ回路は、
前記第２駆動信号に基づいて、前記寄生容量を第１定電流で第１期間放電した後、前記寄生容量を前記第１定電流より小さい第２定電流で第２期間放電する、
駆動回路。

【請求項3】

請求項２に記載の駆動回路であって、
前記第２期間は、前記第１期間より短い、
駆動回路。

【請求項4】

請求項２または請求項３に記載の駆動回路であって、
前記オフ回路は、
前記第２駆動信号に基づいて、時間を計時するタイマと、
前記タイマの出力に基づいて、前記第１定電流を生成すべく前記第１期間において動作し、前記第２期間において動作を停止する第１定電流回路と、
前記第１及び第２期間のうち少なくとも前記第２期間において、前記第２定電流を生成すべく動作する第２定電流回路と、
を含む駆動回路。

【請求項5】

請求項４に記載の駆動回路であって、
前記第１定電流回路は、前記第２期間が経過してから前記スイッチング素子がオフされる期間が終了するまでの第３期間において前記動作する、
駆動回路。

【請求項6】

請求項５に記載の駆動回路であって、
前記第２定電流回路は、前記第３期間において動作する、
駆動回路。

【請求項7】

請求項５または請求項６に記載の駆動回路であって、
前記第３期間は、前記第１期間および前記第２期間より長い、
駆動回路。

【請求項8】

請求項５から請求項７の何れか一項に記載の駆動回路であって、
前記第１定電流回路は、
前記制御電極と、接地との間に設けられる第１トランジスタと
前記第１及び前記第３期間において、前記第１トランジスタをオンし、前記第２期間において前記第１トランジスタをオフする第１制御回路と、
を含む駆動回路。

【請求項9】

請求項８に記載の駆動回路であって、
前記第２定電流回路は、
前記制御電極と、接地との間に設けられる第２トランジスタと、
少なくとも前記第２及び第３期間において、前記第２トランジスタをオンする第２制御回路と、
を含む駆動回路。

【請求項10】

請求項１から請求項９の何れか一項に記載の駆動回路であって、
前記スイッチング素子は、ＩＧＢＴまたはＭＯＳトランジスタであり、
前記制御電極は、ゲート電極である、
駆動回路。

【請求項11】

スイッチング素子と、
第１駆動信号に基づいて、スイッチング素子をオンするオン回路と、
第２駆動信号に基づいて、前記スイッチング素子の制御電極の寄生容量を定電流で放電し、前記スイッチング素子をオフするオフ回路と、
を備える半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、駆動回路、及び半導体装置に関する。

【背景技術】

【0002】

スイッチング素子（例えば、ＩＧＢＴ）のスイッチング損失を低減するための駆動回路がある（例えば、特許文献１～３参照）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００８－１９９８２１号公報

【特許文献2】特開２０１２－０３９４６０号公報

【特許文献3】特開２０１６－１７４４５５号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ところで、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲート型バイボーラトランジスタ）が定電圧駆動でオフされる場合、ミラー期間中に、コレクタ―エミッタ間の電圧の変化によりコレクタ電極からゲート電極にミラー容量を介して電流が流れるが、その際ゲート電極に流れる電流を制御することは困難である。そのため、ＩＧＢＴが定電圧駆動される場合、ミラー期間を短くするのは困難である。また、ミラー期間が長いと、コレクタ―エミッタ間の電圧の時間当たりの変化量が小さくなるため、スイッチング素子（例えば、ＩＧＢＴ）のスイッチング損失が大きくなってしまうことがある。

【0005】

本発明は、上記のような従来の問題に鑑みてなされたものであって、その目的は、スイッチング素子のスイッチング損失を低減するための駆動回路を提供することにある。

【課題を解決するための手段】

【0006】

前述した課題を解決する本発明にかかる駆動回路は、第１駆動信号に基づいて、スイッチング素子をオンするオン回路と、第２駆動信号に基づいて、前記スイッチング素子の制御電極の寄生容量を定電流で放電し、前記スイッチング素子をオフするオフ回路と、を備える。

【0007】

前述した課題を解決する本発明にかかる半導体装置は、スイッチング素子と、第１駆動信号に基づいて、スイッチング素子をオンするオン回路と、第２駆動信号に基づいて、前記スイッチング素子の制御電極の寄生容量を定電流で放電し、前記スイッチング素子をオフするオフ回路と、を備える。

【発明の効果】

【0008】

本発明によれば、スイッチング素子のスイッチング損失を低減するための駆動回路を提供することができる。

【図面の簡単な説明】

【0009】

【図1】モータ制御システム１０の構成の一例を示す図である。

【図2】（Ａ）は、ＩＧＢＴ４３を駆動する回路構成の簡略図である。（Ｂ）は、ＩＧＢＴ４３を定電圧駆動する場合に、ＩＧＢＴ４３がオフされる際の電圧Ｖｇｅと、ゲート電流Ｉｇとの関係を示す図である。

【図3】駆動回路３０ｘの構成の一例を示す図である。

【図4】（Ａ）は、タイマ６４の構成の一例を示す図である。（Ｂ）は、タイマ６４のタイミングチャートと、タイマ６４の動作に伴う定電流Ｉｏｆｆの変化とを示す図である。

【図5】ＩＧＢＴ４３をオフする際に定電流駆動した場合の電圧Ｖｇｅ，Ｖｃｅ、コレクタ電流Ｉｃの変化を示した図である。

【発明を実施するための形態】

【0010】

本明細書及び添付図面の記載により、少なくとも以下の事項が明らかとなる。

【0011】

＝＝＝＝＝本実施形態＝＝＝＝＝
＜＜＜モータ制御システム１０＞＞＞
図１は、本発明の一実施形態であるモータ制御システム１０の構成の一例を示す図である。モータ制御システム１０は、モータ（例えば、三相モータ１４）を制御するシステムであり、ＥＣＵ（Electronic Control Unit：エレクトロニック・コントロール・ユニット）１１、電力変換装置１２、直流電源１３を含んで構成される。

【0012】

ＥＣＵ１１は、三相モータ１４を制御するためのコンピュータであり、三相モータ１４の回転数を制御するための信号ＰＷＭｕ，ＰＷＭｖ，ＰＷＭｗ，ＰＷＭｘ，ＰＷＭｙ，ＰＷＭｚを出力する。

【0013】

電力変換装置１２は、信号ＰＷＭｕ～ＰＷＭｚに基づいて、直流電源１３が出力する直流電圧Ｖｄｃ（例えば、４００Ｖ）を三相交流電圧Ｖｕ，Ｖｖ，Ｖｗに変換する装置である。そして、電力変換装置１２は、三相交流電圧Ｖｕ，Ｖｖ，Ｖｗにより三相モータ１４を駆動する。また、電力変換装置１２は、制御モジュール２０、ＩＧＢＴモジュール２１を含んで構成される。なお、電力変換装置１２は、「半導体装置」に相当する。

【0014】

制御モジュール２０は、信号ＰＷＭｕ～ＰＷＭｚのそれぞれに応じて、後述するＩＧＢＴモジュール２１内のＩＧＢＴ４０～４５のそれぞれを駆動するモジュールである。

【0015】

また、制御モジュール２０は、駆動回路（ＤＲＶ）３０ｕ，３０ｖ，３０ｗ，３０ｘ，３０ｙ，３０ｚ、抵抗３１ｕ，３１ｖ，３１ｗ，３１ｘ，３１ｙ，３１ｚを含んで構成される。なお、本実施形態では、制御モジュール２０が駆動回路３０ｕ～３０ｚ及び抵抗３１ｕ～３１ｚを含むが、他に電源電圧Ｖｃｃ（後述）を出力するＤＣ／ＤＣコンバータ（不図示）を含む。

【0016】

駆動回路（ＤＲＶ）３０ｕは、信号ＰＷＭｕに応じて、ＩＧＢＴ４０を駆動する回路である。具体的には、駆動回路３０ｕは、ＩＧＢＴ４０をオンする場合、ハイレベル（以下、“Ｈ”レベルとする。）の信号ＰＷＭｕに応じて、駆動電圧Ｖｄｒｕで抵抗３１ｕを介してＩＧＢＴ４０を駆動する。一方、駆動回路３０ｕは、ＩＧＢＴ４０をオフする場合、ローレベル（以下、“Ｌ”レベルとする。）の信号ＰＷＭｕに応じて、定電流Ｉｏｆｆで抵抗３１ｕを介してＩＧＢＴ４０の寄生容量を放電する。なお、駆動回路３０ｖ～３０ｚのそれぞれについても同様である。

【0017】

また、駆動回路３０ｕ～３０ｚのそれぞれは同様の回路で構成される。そのため、以下、本実施形態では駆動回路３０ｕ～３０ｚのうち接地側のＩＧＢＴ４３を駆動する駆動回路３０ｘについて、詳細を後述する。

【0018】

ＩＧＢＴモジュール２１は、ＩＧＢＴ４０～４５のそれぞれのゲート抵抗である抵抗３１ｕ～３１ｚを介して制御モジュール２０によって駆動され、直流電圧Ｖｄｃから三相交流電圧Ｖｕ～Ｖｗを生成する。また、ＩＧＢＴモジュール２１は、ＩＧＢＴ４０～４５と、ＦＷＤ（Free Wheeling Diode：還流ダイオード）５０～５５とを含んで構成される。また、ＩＧＢＴ４０～４５のそれぞれは、駆動電圧Ｖｄｒｕ～Ｖｄｒｚのそれぞれによってスイッチングされる。また、ＦＷＤ５０～５５のそれぞれは、ＩＧＢＴ４０～４５に逆並列に接続される。

【0019】

ＩＧＢＴ４０，４３は、Ｕ相のスイッチング素子であり、電圧Ｖｕを生成し、ＩＧＢＴ４１，４４は、Ｖ相のスイッチング素子であり、電圧Ｖｖを生成する。また、ＩＧＢＴ４２，４５は、Ｗ相のスイッチング素子であり、電圧Ｖｗを生成する。

【0020】

なお、本実施形態では、ＩＧＢＴ４０は、ＦＷＤ５０と組み合わされ、１つであるように描いている。しかしながら、より大きな電流を流すためにＩＧＢＴ及びＦＷＤの組み合わせが複数個並列に接続され、例えば、駆動電圧Ｖｄｒｕで駆動されることとしてもよい。また、ＩＧＢＴ４１～４５のそれぞれと、ＦＷＤ５１～５５のそれぞれとの組み合わせについても同様である。

【0021】

三相モータ１４は、三相交流電圧Ｖｕ～Ｖｗに応じて動力を発生させるモータである。三相モータ１４は、例えば、車載用モータ、エアコン用のモータである。

【0022】

＜＜＜定電圧駆動されるＩＧＢＴ４６がオフされる際の電圧Ｖｇｅとゲート電流Ｉｇの関係＞＞＞
本実施形態では、駆動回路３０ｘは、ＩＧＢＴ４３をオンする際に、駆動電圧Ｖｄｒｘで駆動し、ＩＧＢＴ４３をオフする際に、定電流ＩｏｆｆでＩＧＢＴ４３の寄生容量を放電する。以下では、比較対象として、ＩＧＢＴ４６を駆動電圧Ｖｄｒａでオン、オフする駆動回路３０ａについて説明する。

【0023】

図２の（Ａ）は、ＩＧＢＴ４６を駆動する比較対象の回路構成の簡略図である。また、図２の（Ｂ）は、ＩＧＢＴ４６を定電圧駆動によりＩＧＢＴ４６がオフされる際の電圧Ｖｇｅと、ゲート電流Ｉｇとの関係を示す図である。

【0024】

また、図２の（Ａ）において、ＥＣＵ１１は、信号ＰＷＭａを出力する。そして、駆動回路３０ａは、ＩＧＢＴ４６を定電圧駆動する回路であり、信号ＰＷＭａに基づいて、抵抗３１ａを介して駆動電圧ＶｄｒａをＩＧＢＴ４６のゲート電極Ｇに印加する。なお、ＩＧＢＴ４６は、ＩＧＢＴ４０～４５と同様のＩＧＢＴである。

【0025】

また、図２（Ｂ）に示すゲート電流Ｉｇは、ＩＧＢＴ４６の入力容量Ｃｉｅｓを充電する際に流れる電流の方向を正の方向とする。すなわち、ＩＧＢＴ４６の入力容量Ｃｉｅｓ及び帰還容量Ｃｒｅｓを放電するゲート電流Ｉｇは、負の方向の電流であり、入力容量Ｃｉｅｓ、帰還容量Ｃｒｅｓを放電するゲート電流Ｉｇが大きいほど、負の方向に大きくなる。

【0026】

また、以下では、図２の（Ａ）を参照しつつ、ＩＧＢＴ４６が定電圧駆動される場合の動作について図２の（Ｂ）を用いて説明する。

【0027】

時刻ｔ０において、ＥＣＵ１１がＩＧＢＴ４６をオフするため信号ＰＷＭａをＯＮ信号からＯＦＦ信号に変化させる。この時、ゲート電流ＩｇによりＩＧＢＴ４６の入力容量Ｃｉｅｓから電荷が放電され始め、ＩＧＢＴ４６の電圧Ｖｇｅは低下し始める。

【0028】

時刻ｔ１において、電圧Ｖｇｅが低下し、ＩＧＢＴ４６のオン抵抗が増大し、ＩＧＢＴ４６の電圧Ｖｃｅが上昇し始めると、ＩＧＢＴ４６の帰還容量Ｃｒｅｓ（すなわち、ミラー容量）、ＩＧＢＴ４３のゲート電極、抵抗３１ａを介して、駆動回路３０ａへと電流が流れる。そのため、電圧Ｖｇｅの低下が抑制され始め、ゲート電流Ｉｇは、電圧Ｖｇｅの変化に応じて決まるため、おおよそ一定となる。結果として、電圧Ｖｇｅは、時刻ｔ１～ｔ２の間のように変化しない。

【0029】

時刻ｔ２において、電圧Ｖｃｅが定電圧に近づき、帰還容量Ｃｒｅｓを介した電流が減少すると、再度、電圧Ｖｇｅは低下し始める。なお、時刻ｔ１～ｔ２の間の期間をミラー期間と呼ぶ。

【0030】

時刻ｔ３において、入力容量Ｃｉｅｓの電荷がほぼ放電されると、電圧Ｖｇｅはほぼ０Ｖとなり、ＩＧＢＴ４６は完全にオフされる。

【0031】

ところで、ＩＧＢＴ４６が信号ＰＷＭａにより定電圧駆動される場合、電流Ｉｇを制御することは困難である。具体的には、帰還容量Ｃｒｅｓを介した電流が抵抗３１ａ及び駆動回路３０ａに流れるため、電圧Ｖｇｅがほぼ一定となるミラー期間を短くするのは困難である。

【0032】

そこで、本実施形態の駆動回路３０ｘは、ＩＧＢＴ４３を定電圧駆動してオフする代わりに、ＩＧＢＴ４３を定電流駆動してオフする。これにより、本実施形態の駆動回路３０ｘは、ＩＧＢＴ４３のターンオフ開始時のｄＶｃｅ／ｄｔを大きくしてミラー期間を短縮するとともに、ｄｉ/ｄｔの低減及びスイッチング損失の低減を実現する。なお、以下、本実施形態では、入力容量Ｃｉｅｓ及び帰還容量Ｃｒｅｓを、「寄生容量Ｃｐ」と称する。

【0033】

＜＜＜駆動回路３０ｘの構成＞＞＞
図３は、駆動回路３０ｘの構成の一例を示す図である。駆動回路３０ｘは、抵抗３１ｘを介して、駆動電圧Ｖｄｒｘ又は定電流ＩｏｆｆでＩＧＢＴ４３を駆動する。具体的には、駆動回路３０ｘは、ＥＣＵ１１が、“Ｈ”レベルの信号ＰＷＭｘを出力すると、ＩＧＢＴ４３をオンするための駆動電圧Ｖｄｒｘを出力する。一方、駆動回路３０ｘは、ＥＣＵ１１が“Ｌ”レベルの信号ＰＷＭｘを出力すると、ＩＧＢＴ４３をオフするため定電流ＩｏｆｆでＩＧＢＴ４３の寄生容量Ｃｐを放電する。

【0034】

駆動回路３０ｘは、インバータ６０、オン回路６１、オフ回路６２を含んで構成される。

【0035】

インバータ６０は、ＥＣＵ１１が出力する信号ＰＷＭｘの論理レベルを反転させる。具体的には、インバータ６０は、“Ｈ”レベルの信号ＰＷＭｘに基づいて、“Ｌ”レベルの信号Ｓ１を出力する。また、インバータ６０は、“Ｌ”レベルの信号ＰＷＭｘに基づいて、“Ｈ”レベルの信号Ｓ１を出力する。

【0036】

＝＝＝オン回路６１＝＝＝
オン回路６１は、“Ｈ”レベルの信号ＰＷＭｘに基づいて、ＩＧＢＴ４３をオンするための駆動電圧Ｖｄｒｘを出力し、ＩＧＢＴ４３をオンする。具体的には、オン回路６１は、“Ｌ”レベルの信号Ｓ１に基づいて、ＩＧＢＴ４３をオンするための駆動電圧Ｖｄｒｘを出力する。一方、オン回路６１は、“Ｈ”レベルの信号Ｓ１に基づいて、出力をハイ・インピーダンス状態とする。

【0037】

オン回路６１は、ＰＭＯＳトランジスタ７０、抵抗７１を含んで構成される。ＰＭＯＳトランジスタ７０は、ＤＣ／ＤＣコンバータ（不図示）が生成する電源電圧Ｖｃｃが印加されるノードと、抵抗７１との間に設けられ、信号Ｓ１に応じてオンまたはオフされる。

【0038】

抵抗７１は、ＩＧＢＴ４３をオンする際にノイズを抑制するための、いわゆるゲート抵抗である。また、抵抗７１は、ＰＭＯＳトランジスタ７０と、ＩＧＢＴ４３のゲート電極との間に設けられ、ＰＭＯＳトランジスタ７０がオンした際に、ＩＧＢＴ４３をオンするために電源電圧Ｖｃｃを駆動電圧Ｖｄｒｘとして、ＩＧＢＴ４３のゲート電極に印加する。

【0039】

なお、“Ｈ”レベルの信号ＰＷＭｘは、「第１駆動信号」に相当し、“Ｌ”レベルの信号ＰＷＭｘは、「第２駆動信号」に相当する。また、ＩＧＢＴ４３は、「スイッチング素子」に相当する。また、ＩＧＢＴ４３のゲート電極は、「制御電極」に相当する。

【0040】

＝＝＝オフ回路６２＝＝＝
オフ回路６２は、“Ｌ”レベルの信号ＰＷＭｘに基づいて、ＩＧＢＴ４３のゲート電極の寄生容量である寄生容量Ｃｐを定電流Ｉｏｆｆで放電し、ＩＧＢＴ４３をオフする。具体的には、オフ回路６２は、“Ｌ”レベルの信号ＰＷＭｘに基づいて、定電流Ｉｏｆｆで期間Ｔ１の間に寄生容量Ｃｐを放電した後、期間Ｔ１の際の定電流Ｉｏｆｆより小さい定電流Ｉｏｆｆで期間Ｔ２の間に寄生容量Ｃｐを放電する。オフ回路６２は、遅延回路６３、タイマ６４、第１定電流回路６５、第２定電流回路６６を含んで構成される。

【0041】

＝＝＝遅延回路６３＝＝＝
遅延回路６３は、ＩＧＢＴ４３がオンからオフへ変化する際にオン回路６１及びオフ回路６２の両方が動作しないデッドタイムを生成する回路である。具体的には、遅延回路６３は、ＥＣＵ１１が“Ｌ”レベルの信号ＰＷＭｘを出力すると、“所定期間Ｄ”遅延させて、“Ｌ”レベルの信号Ｓ２を出力する。一方、遅延回路６３は、ＥＣＵ１１が“Ｈ”レベルの信号ＰＷＭｘを出力すると、“Ｈ”レベルの信号Ｓ２を出力する。

【0042】

＝＝＝タイマ６４＝＝＝
タイマ６４は、“Ｌ”レベルの信号ＰＷＭｘに基づいて、時間（例えば、期間Ｔ１及び期間Ｔ２）を計時する。具体的には、タイマ６４は、後述の第1定電流回路６５及び第２定電流回路６６が動作する期間である期間Ｔ１と、第２定電流回路６６のみ動作する期間である期間Ｔ２とを計時する。なお、以下では、タイマ６４の詳細を説明する前に、タイマ６４により制御される第１定電流回路６５と、第１定電流回路６５と同様の構成である第２定電流回路６６とを先に説明する。

【0043】

＝＝＝第１定電流回路６５＝＝＝
第１定電流回路６５は、信号Ｓ３に基づいて、電流ＩＨを生成すべく動作し、又は動作を停止する。具体的には、第１定電流回路６５は、“Ｌ”レベルの信号Ｓ３に基づいて、電流ＩＨを生成し、ＩＧＢＴ４３のゲート電極の寄生容量Ｃｐを電流ＩＨで放電する。一方、第１定電流回路６５は、“Ｈ”レベルの信号Ｓ３に基づいて、電流ＩＨの生成を停止する。

【0044】

第１定電流回路６５は、定電流源８０、ＮＭＯＳトランジスタ８１～８４を含んで構成される。定電流源８０は、基準電圧回路（不図示）が電源電圧Ｖｃｃから生成した電圧Ｖｄｄを受けて、定電流Ｉ０を流す。

【0045】

ＮＭＯＳトランジスタ８１は、ドレイン電極と、ゲート電極が接続され、定電流Ｉ０を流すダイオードとして機能する。

【0046】

ＮＭＯＳトランジスタ８２は、“Ｌ”レベルの信号Ｓ３に基づいて、ＮＭＯＳトランジスタ８１をオンする。これにより、第１定電流回路６５は、電流ＩＨを生成する。一方、ＮＭＯＳトランジスタ８２は、“Ｈ”レベルの信号Ｓ３に基づいて、ＮＭＯＳトランジスタ８１をオフする。これにより、第１定電流回路６５は、電流ＩＨの生成を停止する。

【0047】

ＮＭＯＳトランジスタ８３，８４は、ＮＭＯＳトランジスタ８１に電流Ｉ０が流れる際のＮＭＯＳトランジスタ８１のゲート電圧に応じて、電流Ｉ０に比例した電流ＩＨを流す。具体的には、ＮＭＯＳトランジスタ８３，８４は、“Ｌ”レベルの信号Ｓ３に基づいて、ＮＭＯＳトランジスタ８１に電流Ｉ０が流れる際のＮＭＯＳトランジスタ８１のゲート電圧に応じて電流ＩＨを流す。一方、ＮＭＯＳトランジスタ８３，８４は、“Ｈ”レベルの信号Ｓ３に基づいて、ＮＭＯＳトランジスタ８１がオフされると、電流ＩＨを停止する。また、ＮＭＯＳトランジスタ８３，８４は、ＩＧＢＴ４３のゲート電極と、接地との間に設けられる。

【0048】

なお、定電流Ｉｏｆｆは、第１定電流回路６５が流す電流ＩＨと、後述の第２定電流回路６６が流す電流ＩＬとを合計した電流である。また、本実施形態では、ＮＭＯＳトランジスタ８１に流れる電流Ｉ０に比例した電流ＩＨを生成するＮＭＯＳトランジスタとして、ＮＭＯＳトランジスタ８３，８４を示した。しかしながら、電流Ｉ０と、電流ＩＨとの関係から、ＮＭＯＳトランジスタ８３，８４が電流ＩＨを生成することに限られず、異なる数のＮＭＯＳトランジスタが、電流Ｉ０に比例した電流ＩＨを生成してもよい。また、本実施形態では、電流Ｉ０は定電流であることとしたが、外部からの信号等により、電流Ｉ０が可変するようにしてもよい。

【0049】

＝＝＝第２定電流回路６６＝＝＝
第２定電流回路６６は、“Ｌ”レベルの信号Ｓ２に基づいて、電流ＩＬを生成すべく動作する。具体的には、第２定電流回路６６は、“Ｌ”レベルの信号Ｓ２に基づいて、電流ＩＬを生成し、ＩＧＢＴ４３の寄生容量Ｃｐを定電流ＩＬで放電する。一方、第２定電流回路６６は、“Ｈ”レベルの信号Ｓ２に基づいて、電流ＩＬの生成を停止する。なお、電流ＩＬは、電流ＩＨよりも小さい電流である。

【0050】

第２定電流回路６６は、定電流源９０、ＮＭＯＳトランジスタ９１～９４を含んで構成される。定電流源９０は、基準電圧回路（不図示）が電源電圧Ｖｃｃから生成した電圧Ｖｄｄを受けて、定電流Ｉ１を流す。ＮＭＯＳトランジスタ９１～９４は、第１定電流回路６５のＮＭＯＳトランジスタ８１～８４に対応し、信号Ｓ２に基づいてＮＭＯＳトランジスタ８１～８４と同様に動作する。なお、ＮＭＯＳトランジスタ９２は、“Ｌ”レベルの信号Ｓ２に基づいて、ＮＭＯＳトランジスタ９１をオンする。

【0051】

なお、第１定電流回路６５と同様に、本実施形態では、ＮＭＯＳトランジスタ９１に流れる電流Ｉ１に比例した電流ＩＬを生成するＮＭＯＳトランジスタとして、ＮＭＯＳトランジスタ９３，９４を示した。しかしながら、電流Ｉ１と、電流ＩＬとの関係から、ＮＭＯＳトランジスタ９３，９４が電流ＩＬを生成することに限られず、異なる数のＮＭＯＳトランジスタが、電流Ｉ１に比例した電流ＩＬを生成してもよい。また、本実施形態では、電流Ｉ１は定電流であることとしたが、外部からの信号等により、電流Ｉ１が可変するようにしてもよい。

【0052】

なお、電流ＩＨと電流ＩＬを合計した電流は、「第１定電流」に相当し、電流ＩＬは、「第２定電流」に相当する。また、ＮＭＯＳトランジスタ８３，８４は、「第１トランジスタ」に相当し、ＮＭＯＳトランジスタ８２は、「第１制御回路」に相当する。また、ＮＭＯＳトランジスタ９３，９４は、「第２トランジスタ」に相当し、ＮＭＯＳトランジスタ９２は、「第２制御回路」に相当する。

【0053】

以上、第１定電流回路６５及び第２定電流回路６６について説明した。第１定電流回路６５及び第２定電流回路６６が生成する実際の電流ＩＨ，ＩＬは、ＩＧＢＴ４３のゲート電極の電圧レベルに応じて変化する。具体的には、ゲート電極の電圧が高くＮＭＯＳトランジスタ８３，８４，９３，９４が飽和領域で動作している場合には、電流ＩＨ，ＩＬは定電流となる。一方、ゲート電極の電圧が低くなると、ＮＭＯＳトランジスタ８３，８４，９３，９４は線形領域で動作するため、電流ＩＨ，ＩＬは、定電流とはならない。

【0054】

本実施形態では、第１定電流回路６５及び第２定電流回路６６が寄生容量Ｃｐを「電流ＩＨ，ＩＬで放電する」とは、電流ＩＨ，ＩＬで放電することのみならず、第１定電流回路６５及び第２定電流回路６６が一定の電流ＩＨ，ＩＬで放電すべく動作している状態も含む。

【0055】

以下では、図４を参照して、タイマ６４の構成、及びタイマ６４の動作に伴う定電流Ｉｏｆｆの変化について説明する。

【0056】

図４の（Ａ）は、タイマ６４の構成の一例を示す図である。タイマ６４は、第１定電流回路６５の動作を制御する。具体的には、タイマ６４は、期間Ｔ１及び期間Ｔ３において第１定電流回路６５を動作させ、期間Ｔ２において第１定電流回路６５の動作を停止させる。タイマ６４は、タイマ回路１００，１０１、ＡＮＤ素子１０２を含んで構成される。

【0057】

タイマ回路１００は、第１定電流回路６５及び第２定電流回路６６が動作する期間である期間Ｔ１を計測する。具体的には、タイマ回路１００は、“Ｈ”レベルの信号Ｓ２に基づいて、リセットされ、“Ｈ”レベルの信号Ａを出力する。一方、タイマ回路１００は、“Ｌ”レベルの信号Ｓ２に基づいて、期間Ｔ１をカウントし、“Ｌ”レベルの信号Ａを出力する。タイマ回路１００は、期間Ｔ１のカウントを完了すると、“Ｈ”レベルの信号Ａを出力する。

【0058】

タイマ回路１０１は、第２定電流回路６６のみ動作する期間である期間Ｔ２を計測する。具体的には、タイマ回路１０１は、“Ｈ”レベルの信号Ｓ２または“Ｌ”レベルの信号Ａに基づいて、リセットされ、“Ｈ”レベルの信号Ｂを出力する。一方、タイマ回路１０１は、“Ｌ”レベルの信号Ｓ２及び“Ｈ”レベルの信号Ａに基づいて、期間Ｔ２をカウントし、“Ｈ”レベルの信号Ｂを出力する。タイマ回路１０１は、期間Ｔ２のカウントを完了すると、“Ｌ”レベルの信号Ｂを出力する。

【0059】

ＡＮＤ素子１０２は、信号Ａ及びＢの論理積をとり、信号Ｓ２として出力する。

【0060】

図４の（Ｂ）は、タイマ６４のタイミングチャートと、タイマ６４の動作に伴う定電流Ｉｏｆｆの変化とを示す図である。なお、時刻ｔ１０より前において、定電流Ｉｏｆｆは０Ａである。

【0061】

時刻ｔ１０において、遅延回路６３が“Ｌ”レベルの信号Ｓ２を出力すると、タイマ回路１００は、“Ｌ”レベルの信号Ａを出力し、期間Ｔ１をカウントする。この結果、ＡＮＤ素子１０２は、“Ｌ”レベルの信号Ｓ３を出力する。この時、ＩＧＢＴ４３の寄生容量Ｃｐは、第１定電流回路６５が流す電流ＩＨと、第２定電流回路６６が流す電流ＩＬとを合計した定電流Ｉｏｆｆで放電される。なお、図３で示した定電流Ｉｏｆｆ、ＩＬ、ＩＨの矢印の方向に流れる電流を負の電流とする。

【0062】

時刻ｔ１０から期間Ｔ１が経過した時刻ｔ１１において、タイマ回路１００は、期間Ｔ１のカウントを完了し、“Ｈ”レベルの信号Ａを出力する。この時、タイマ回路１０１は、遅延回路６３が“Ｌ”レベルの信号Ｓ２を出力し、かつタイマ回路１００が“Ｈ”レベルの信号Ａを出力すると、期間Ｔ２のカウントを開始し、“Ｈ”レベルの信号Ｂを出力する。この結果、ＡＮＤ素子１０２は、“Ｈ”レベルの信号Ｓ３を出力する。この時、第１定電流回路６５は、電流ＩＨの生成を停止する。したがって、定電流Ｉｏｆｆは電流ＩＬとなり、期間Ｔ１の際の定電流Ｉｏｆｆより小さい電流となる。

【0063】

時刻ｔ１１から期間Ｔ２が経過した時刻ｔ１２において、タイマ回路１０１は、期間Ｔ２のカウントを完了し、“Ｌ”レベルの信号Ｂを出力する。この結果、ＡＮＤ素子１０２は、“Ｌ”レベルの信号Ｓ３を出力する。この時、第１定電流回路６５は、動作し、電流ＩＨの生成を開始する。第２定電流回路６６も、動作し、電流ＩＬの生成を開始する。したがって、定電流Ｉｏｆｆは電流ＩＬと電流ＩＨとを合計した電流となり、期間Ｔ１の際の定電流Ｉｏｆｆと同じ電流となる。なお、期間Ｔ２は、期間Ｔ１より短い。

【0064】

しかしながら、この時、ＮＭＯＳトランジスタ８３，８４，９３，９４のドレイン電極に印加されるＩＧＢＴ４３の駆動電圧Ｖｄｒｘは、ほぼ０Ｖとなっている。したがって、実際に定電流Ｉｏｆｆはほぼ流れず、第１定電流回路６５及び第２定電流回路６６は、駆動電圧Ｖｄｒｘを０Ｖに維持するようＩＧＢＴ４３のゲート電極をプルダウンする。なお、図４では、時刻ｔ１２～ｔ１３の期間Ｔ３において、便宜上、定電流Ｉｏｆｆが流れているよう記載しているが、これは、第１定電流回路６５及び第２定電流回路６６のそれぞれが定電流を生成すべく、動作していることを表している。

【0065】

ＩＧＢＴ４３がオフされる期間が終了する時刻ｔ１３において、遅延回路６３が“Ｈ”レベルの信号Ｓ２を出力すると、タイマ回路１００，１０１は、“Ｈ”レベルの信号Ａ及びＢを出力し、ＡＮＤ素子１０２は、“Ｈ”レベルの信号Ｓ３を出力する。この時、第１定電流回路６５は電流ＩＨの生成を停止し、第２定電流回路６６は電流ＩＬの生成を停止する。したがって、定電流Ｉｏｆｆは０Ａとなる。なお、期間Ｔ１は、「第１期間」に相当し、期間Ｔ２は、「第２期間」に相当し、期間Ｔ２が経過してからＩＧＢＴ４３がオフされる期間が終了するまでの期間Ｔ３は「第３期間」に相当する。また、期間Ｔ３は、期間Ｔ１，Ｔ２より長い。

【0066】

＜＜＜ＩＧＢＴ４３をオフする際に定電流駆動した場合の電圧Ｖｇｅ，Ｖｃｅ、コレクタ電流Ｉｃ＞＞＞
図５は、ＩＧＢＴ４３をオフする際に定電流駆動した場合の電圧Ｖｇｅ，Ｖｃｅ、コレクタ電流Ｉｃの変化を示した図である。図５において、図４の（Ｂ）で示した時刻ｔ１０～ｔ１２を示しているため、図４の（Ｂ）を参照しつつ、以下に説明する。

【0067】

遅延回路６３が“Ｌ”レベルの信号Ｓ２を出力する時刻ｔ１０において、タイマ６４が期間Ｔ１のカウントを開始すると、寄生容量Ｃｐが放電されるためＩＧＢＴ４３の電圧Ｖｇｅが徐々に低下する。そして、ＩＧＢＴ４３のオン抵抗が大きくなり始めると、電圧Ｖｃｅは上昇し始める。また、電流ＩＬと電流ＩＨとを合計した定電流Ｉｏｆｆによって、ＩＧＢＴ４３の寄生容量Ｃｐが放電されると、電圧Ｖｃｅの時間当たりの変化率ｄＶｃｅ／ｄｔは、一定の値となり、電圧Ｖｃｅは上昇する。

【0068】

これにより、ＩＧＢＴ４３のゲート電極への帰還容量Ｃｒｅｓを介した電流は瞬間的に多くなり、入力容量Ｃｉｅｓが充電されるが、帰還容量Ｃｒｅｓを介した電流が流れ始めてから電圧Ｖｃｅが安定するまでの期間（すなわち、ミラー期間）は、オフ回路６２が定電流Ｉｏｆｆで寄生容量Ｃｐを放電し、それにより電圧Ｖｃｅが早く上昇するため短くなる。

【0069】

そして、遅延回路６３が“Ｌレベルの信号Ｓ２を出力し、かつタイマ回路１００が“Ｈ”レベルの信号Ａを出力する時刻ｔ１１において、タイマ６４が期間Ｔ２のカウントを開始し、コレクタ電流Ｉｃの時間当たりの変化率（すなわち、ｄｉ／ｄｔ）が大きくなると、電圧Ｖｃｅのピーク電圧Ｖｃｅｐｅａｋも高くなる。

【0070】

また、期間Ｔ２において電流ＩＬである定電流Ｉｏｆｆによって、ＩＧＢＴ４３の寄生容量Ｃｐが放電されると、電圧Ｖｇｅは、定電流Ｉｏｆｆの減少に応じた寄生インダクタの影響を受ける。そして、電圧Ｖｇｅは瞬時の間上昇するものの、期間Ｔ１の際の定電流Ｉｏｆｆより小さい定電流Ｉｏｆｆで寄生容量Ｃｐが放電されているため、電圧Ｖｃｅのピーク電圧Ｖｃｅｐｅａｋは、低減される。

【0071】

なお、本実施形態の駆動回路３０ｘがＩＧＢＴ４３をオフする際に定電流駆動する場合、ＩＧＢＴ４３をオフする際に定電圧駆動する場合よりＩＧＢＴ４３をオフする際のｄＶｃｅ／ｄｔが早くなる。しかしながら、小さい定電流Ｉｏｆｆに基づいて電圧ＶｃｅのピークであるＶｃｅｐｅａｋは低減される。そして、電圧Ｖｃｅと、コレクタ電流Ｉｃとで囲まれたスイッチング損失Ｅｏｆｆを示す領域の面積は、電圧Ｖｃｅの立ち上がり時間が早まるため、小さくなる。結果として、定電流駆動の場合のスイッチング損失Ｅｏｆｆは、定電圧駆動の場合のスイッチング損失Ｅｏｆｆより小さくなる。

【0072】

＝＝＝変形例＝＝＝
本実施形態では、第１定電流回路６５が電流ＩＨを生成し、第２定電流回路６６が電流ＩＬを生成する。しかしながら、電流ＩＨと、電流ＩＬとを合計した電流を流すための定電流回路と、電流ＩＬを流すための定電流回路を有し、信号Ｓ３等に応じて、いずれかの定電流回路が動作することとしてもよい。

【0073】

＝＝＝まとめ＝＝＝
以上、本実施形態のモータ制御システム１０について説明した。駆動回路３０ｘは、オン回路６１と、オフ回路６２とを備える。オフ回路６２は、“Ｌ”レベルの信号ＰＷＭｘに基づいて、ＩＧＢＴ４３のゲート電極の寄生容量Ｃｐを定電流Ｉｏｆｆで放電する。これにより、ＩＧＢＴ４３の帰還容量Ｃｒｅｓを介した電流がゲート電極に流れるミラー期間を短縮し、ＩＧＢＴ４３がオフする際のスイッチング損失を低減することができる。したがって、スイッチング素子のスイッチング損失を低減するための駆動回路を提供することができる。

【0074】

また、オフ回路６２は、“Ｌ”レベルの信号ＰＷＭｘに基づいて、寄生容量Ｃｐを定電流Ｉｏｆｆで期間Ｔ１放電した後、寄生容量Ｃｐを定電流Ｉｏｆｆより小さい電流ＩＬで期間Ｔ２放電する。これにより、ミラー期間を短縮しつつ、電圧Ｖｃｅのピーク電圧Ｖｃｅｐｅａｋを低減することができる。

【0075】

また、期間Ｔ２は、期間Ｔ１より短く設定される。これにより、電圧Ｖｃｅｐｅａｋが発生する期間に、定電流Ｉｏｆｆを小さくすることができる。

【0076】

また、オフ回路６２は、タイマ６４、第１定電流回路６５、第２定電流回路６６を含む。これにより、第１定電流回路６５と、第２定電流回路６６とをそれぞれ動作させるか否か決定でき、ＩＧＢＴ４３の寄生容量Ｃｐを放電する定電流Ｉｏｆｆを変化させることができる。

【0077】

また、第１定電流回路６５は、期間Ｔ２経過後の期間において動作する。これにより、ＩＧＢＴ４３のゲート電極は、０Ｖにプルダウンされる。

【0078】

また、第２定電流回路６６も、期間Ｔ２経過後の期間において動作する。これにより、ＩＧＢＴ４３のゲート電極をプルダウンする能力が増大する。

【0079】

また、期間Ｔ３は、期間Ｔ１および期間Ｔ２より長い。これにより、期間Ｔ２以降でＩＧＢＴ４３がオフされる間、ＩＧＢＴ４３のゲート電極はプルダウンされ続ける。

【0080】

また、第１定電流回路６５は、ＮＭＯＳトランジスタ８３，８４と、ＮＭＯＳトランジスタ８２とを含む。これにより、簡易な回路で、駆動回路３０ｘに必要な機能を実現できる。

【0081】

また、第２定電流回路６６は、ＮＭＯＳトランジスタ９３，９４と、ＮＭＯＳトランジスタ９２とを含む。これにより、簡易な回路で、駆動回路３０ｘに必要な機能を実現できる。

【0082】

また、スイッチング素子が、ＭＯＳトランジスタである場合、寄生容量Ｃｐは、ゲート・ソース間容量Ｃｇｓ及びゲート・ドレイン間容量Ｃｇｄである。この場合でも、駆動回路３０ｘは、ＭＯＳトランジスタのスイッチング損失を低減できる。

【0083】

上記の実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。また、本発明は、その趣旨を逸脱することなく、変更や改良され得るとともに、本発明にはその等価物が含まれるのはいうまでもない。

【符号の説明】

【0084】

１０ モータ制御システム
１２ 電力変換装置
１３ 直流電源
１４ 三相モータ
２０ 制御モジュール
２１ ＩＧＢＴモジュール
３０ｕ，３０ｖ，３０ｗ，３０ｘ，３０ｙ，３０ｚ 駆動回路
３１ｕ，３１ｖ，３１ｗ，３１ｘ，３１ｙ，３１ｚ，７１ 抵抗
６０ インバータ
６１ オン回路
６２ オフ回路
６３ 遅延回路
６４ タイマ
６５ 第１定電流回路
６６ 第２定電流回路
７０ ＰＭＯＳトランジスタ
８０，９０ 定電流源
８１，８２，８３，８４，９１，９２，９３，９４ ＮＭＯＳトランジスタ
１００，１０１ タイマ回路
１０２ ＡＮＤ素子

【図1】

【図2】

【図3】

【図4】

【図5】