特開 2022-144306 モデリング方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022144306

(43)【公開日】2022-10-03

(54)【発明の名称】モデリング方法

(51)【国際特許分類】

   H01L 21/66 20060101AFI20220926BHJP

   G06T 17/20 20060101ALI20220926BHJP

【ＦＩ】

H01L21/66 W

G06T17/20 500

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2021045246

(22)【出願日】2021-03-18

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110002907

【氏名又は名称】特許業務法人イトーシン国際特許事務所

(72)【発明者】

【氏名】三浦 慎平

(72)【発明者】

【氏名】塚田 弘志

(72)【発明者】

【氏名】芳野 公則

(72)【発明者】

【氏名】谷崎 広幸

【テーマコード（参考）】

4M106

5B080

【Ｆターム（参考）】

4M106AB08

4M106CA48

4M106DJ19

4M106DJ20

5B080AA18

(57)【要約】

【課題】計測精度の低下を抑制しつつパラメータの数を低減することが可能な、モデリング方法を提供する。
【解決手段】モデリング方法は、積層構造を有する構造体に設けられた被形状計測対象を境界線によって形状近似するモデリング方法であって、被形状計測対象の計測値に対して標準偏差を公差として与え、公差内に収束するように計算境界線を配置することによって、被形状計測対象の形状を表現する。
【選択図】図４

【特許請求の範囲】

【請求項1】

被形状計測対象を境界線によって形状近似するモデリング方法であって、
前記被形状計測対象の計測値に対して所定の公差を与え、前記公差内に収束するように計算境界線を配置することによって、前記被形状計測対象の形状を表現することを特徴とする、モデリング方法。

【請求項2】

前記公差は、前記計測値に対する標準偏差であることを特徴とする、請求項１に記載のモデリング方法。

【請求項3】

被形状計測対象を材料界面の基準に分割して近似領域を設定することと、
前記近似領域を規定する分割面の位置が異なる１つ以上の分割パターンを設定することと、
前記被形状計測対象の計測値に対して所定の公差を与え、数式を用いた形状モデルによって前記公差内に収まるように被形状計測対象を形状近似することと、
近似を行った全ての前記分割パターンの中から最小の次元数で表現可能なパターンを選択することと、
前記次元数が最小となる前記数式によって前記被形状計測対象の形状を表現することと、
を特徴とする、モデリング方法。

【請求項4】

前記近似領域に対して最小次数から多項式近似を行い、前記被形状計測対象の前記計測値と多項式近似によって算出された近似値との残差が前記公差を超えた場合、前記次数を１だけ増加させて多項式近似を繰り返し、すべての計測位置について前記残差が前記公差を下回った時点での多項式の次数を部分多項式次数とし、前記分割パターンを構成する前記近似領域の前記部分多項式次数を合算して前記分割パターンの形状表現次数とし、多項式近似を行った前記分割パターンから前記形状表現次数が最小となる前記分割パターンに含まれる多項式を用いて前記被形状計測対象の形状を表現する、請求項３に記載のモデリング方法。

【請求項5】

全ての前記分割パターンの中から、多項式近似を行う前記分割パターンを任意に選択できることを特徴とする、請求項３、または、請求項４に記載のモデリング方法。

【発明の詳細な説明】

【技術分野】

【0001】

本実施形態は、モデリング方法に関する。

【背景技術】

【0002】

半導体基板上の成膜部位に形成された深孔・深溝の深さや側壁などの３次元形状を、断面ＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）や多波長光計測装置等で計測した結果を表現する手法として、多項式近似が知られている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開平１０－２６９３７１号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

本実施形態は、計測精度の低下を抑制しつつパラメータの数を低減することが可能な、モデリング方法を提供することを目的とする。

【課題を解決するための手段】

【0005】

本実施形態のモデリング方法は、被形状計測対象を境界線によって形状近似するモデリング方法であって、前記被形状計測対象の計測値に対して所定の公差を与え、前記公差内に収束するように計算境界線を配置することによって、前記被形状計測対象の形状を表現することを特徴とする。

【図面の簡単な説明】

【0006】

【図1】３次元構造のＮＡＮＤメモリのメモリセルアレイを有する半導体記憶装置の一部領域の断面図。

【図2】メモリホールを形成する工程について説明する概略断面図。

【図3】メモリホールの形成手順の一例を説明するフローチャート。

【図4】実施形態における３次元形状のモデリング方法の一例を説明するフローチャート。

【図5】実施形態の方法で算出した近似多項式のプロファイルの一例を説明する図。

【図6】実施形態の方法で算出した近似多項式のプロファイルの一例を説明する図。

【図7】比較例における近似多項式のプロファイルの一例を説明する図。

【図8】メモリホールの形成手順の一例を説明する別のフローチャート。

【図9】ある特定の加工段階における測長値のプロファイルの一例を説明する図。

【図10】図９に示す測長値に対し、近似多項式の収束範囲としての設定する境界領域の一例を説明する図。

【発明を実施するための形態】

【0007】

以下、図面を参照して実施形態を説明する。
（第１実施形態）
（１．モデリング対象となる三次元形状）
本実施形態は、積層構造を有する構造体に設けられた深孔・深溝の深さや側壁などの３次元形状を、多項式近似によりモデリングする際に適用可能である。例えば、３次元構造のＮＡＮＤメモリのメモリセルアレイを有する半導体記憶装置のメモリホールの加工形状のモデリングに、本実施形態によるモデリング方法を用いることができる。

【0008】

図１は、３次元構造のＮＡＮＤメモリのメモリセルアレイを有する半導体記憶装置の一部領域の断面図である。図１には、メモリセルアレイと周辺回路領域の一部領域を図示している。以下の説明では、半導体基板７１表面と平行な平面にあって、ビット線ＢＬの延伸する方向をｘ方向とする。また、半導体基板７１表面と平行かつｘ方向と直交する方向をｙ方向とする。また、半導体基板７１表面と直交する方向をｚ方向とする。本実施形態では、メモリ回路が形成されるメモリ領域６００が半導体基板上に設けられており、メモリ領域６００の周辺の半導体基板７１上に、周辺回路が形成される周辺回路領域５００が設けられている。すなわち、Ｚ方向からみた場合に、メモリ領域６００と周辺回路領域５００とは、互いに重ならないように配置されている。

【0009】

図１に示すように、ｐ型ウェル領域（Ｐ－ｗｅｌｌ）上に複数のＮＡＮＤストリングＮＳが形成されている。すなわち、ｐ型ウェル領域上には、セレクトゲート線ＳＧＳとして機能する複数の配線層６３３、ワード線ＷＬｉとして機能する複数の配線層６３２、およびセレクトゲート線ＳＧＤとして機能する複数の配線層６３１が積層されている。なお、図１においては、ワード線ＷＬｉとして機能する配線層６３２が８層積層された構造を示しているが、半導体記憶装置のメモリセルアレイにおいては、４８層、６４層、９６層など更に多層の配線層６３２が積層されていてもよい。

【0010】

そして、これらの配線層６３３、６３２、６３１を貫通してｐ型ウェル領域に達するメモリホール６３４が形成されている。メモリホール６３４の側面には、ブロック絶縁膜６３５、電荷蓄積膜６３６、およびゲート絶縁膜６３７が順次形成され、更にメモリホール６３４内に半導体柱６３８が埋め込まれている。半導体柱６３８は、例えばポリシリコンからなり、ＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の動作時にチャネルが形成される領域として機能する。

【0011】

各ＮＡＮＤストリングＮＳにおいて、ｐ型ウェル領域上に選択トランジスタＳＴ２、複数のメモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１が形成されている。半導体６３８よりも上側には、ビット線ＢＬとして機能する配線層が形成される。半導体柱６３８の上端には、半導体柱６３８とビット線ＢＬとを接続するコンタクトプラグ６３９が形成されている。

【0012】

さらに、ｐ型ウェル領域の表面内には、ｎ＋型不純物拡散層およびｐ＋型不純物拡散層が形成されている。ｎ＋型不純物拡散層上にはコンタクトプラグ６４０が形成され、コンタクトプラグ６４０上には、ソース線ＳＬとして機能する配線層が形成される。

【0013】

以上の図１に示した構成が、図１の紙面の奥行き方向（ｙ方向）に複数配列されており、奥行き方向に一列に並ぶ複数のＮＡＮＤストリングの集合によって、１つのストリングユニットＳＵが形成される。

【0014】

一方、周辺回路領域５００には、入出力回路など周辺回路に含まれる各回路が形成される。例えば、前述した入出力回路は、インバータなどの論理ゲートが多段に組み合せられた構成である。従って、周辺回路領域５００には、論理ゲートを構成するＭＯＳトランジスタが多数形成される。これらの多数のＭＯＳトランジスタは、周辺回路領域５００内の半導体基板７１上に形成される。図１には、これらのＭＯＳトランジスタのうちの１つを示している。なお、図１は不揮発性メモリの断面構造を模式的に示すものであり、図１に示されるＭＯＳトランジスタ１００の大きさ、及び、ＭＯＳトランジスタ１０１を構成する要素間の比率は、実際の大きさや比率とは異なる。

【0015】

周辺回路を構成するＭＯＳトランジスタ１００は、半導体基板７１上に、ゲート絶縁膜を介してゲート配線１１０が形成されている。ゲート配線１１０は、例えば、ＭＯＳトランジスタの動作に適した不純物が注入されたポリシリコン膜である。ゲート配線１１０のＸ方向右側と左側の半導体基板中には、ドレイン領域１２０とソース領域１３０とが形成されている。例えば、ＭＯＳトランジスタ１００がｎ型のＭＯＳトランジスタ（ＮＭＯＳトランジスタ）である場合、ドレイン領域１２０とソース領域１３０には、例えば、ヒ素（Ａｓ）やリン（Ｐ）などの不純物が半導体基板７１中に注入され、所定の深さまで拡散されている。

【0016】

ゲート配線１１０より上層には、絶縁層を介してゲート配線１１０に電位を供給するための金属配線１１３が形成されている。ゲート配線１１０上には、コンタクト領域としてのゲート電極１１１が形成されている。ゲート電極１１１の上側には、金属配線１１３とゲート電極１１０とを電気的に接続するための、コンタクトプラグ１１２が形成されている。すなわち、金属配線１１３の電位が、コンタクトプラグ１１２介してゲート電極１１１からゲート配線１１０に供給される。

【0017】

ドレイン領域１２０より上層には、絶縁層を介してドレイン領域１２０に電位を供給するための金属配線１２３が形成されている。ドレイン領域１２０上には、コンタクト領域としてのドレイン電極１２１が形成されている。ドレイン電極１２１の上側には、金属配線１２３とドレイン電極１２１とを電気的に接続するためのコンタクトプラグ１２２が形成されている。すなわち、金属配線１２３の電位が、コンタクトプラグ１２２介してドレイン電極１２１からドレイン領域１２０に供給される。

【0018】

ソース領域１３０より上層には、絶縁層を介してソース領域１３０に電位を供給するための金属配線１３３が形成されている。ソース領域１３０上には、コンタクト領域としてのソース電極１３１が形成されている。ソース電極１３１の上側には、金属配線１３３とソース電極１３１とを電気的に接続するためのコンタクトプラグ１３２が形成されている。すなわち、金属配線１３３の電位が、コンタクトプラグ１３２介してソース電極１３１からソース領域１３０に供給される。

【0019】

ビット線ＢＬ、ソース線ＳＬ、金属配線１３１～１３３のように、金属材料で形成される配線層は、ＮＡＮＤストリングＮＳを形成後、これより上層に形成される。通常、金属材料で形成される配線層は、絶縁膜を挟んで複数層形成される。図１の例では、ＭＬ１、ＭＬ２、ＭＬ３の３層の配線層が設けられている場合を示している。ビット線ＢＬ、ソース線ＳＬ、金属配線１３１～１３３は、これらの配線層のうちの１つ以上の層に形成される。例えば、図１では、下から一層目の配線層ＭＬ１に金属配線１３１～１３３とソース線ＳＬが形成されており、下から二層目の配線層ＭＬ２にビット線ＢＬが形成されている場合を示している。なお、最上層の配線層ＭＬ３には、例えば、電源電圧を伝達する配線などが形成されている。

【0020】

次に、図１に示すような構造を有する半導体記憶装置における、メモリホール６３４の形成方法について、図２を用いて説明する。図２は、メモリホールを形成する工程について説明する概略断面図である。メモリホール６３４は、例えば、複数の工程を経て形成される。図２には、メモリホール６３４を形成するための複数の工程における断面図を、時間的な順序に従って、左から右に並べて示している。

【0021】

まず、最初の工程（工程１）において、半導体基板７１上に、シリコン酸化膜とシリコン窒化膜とが交互に堆積され、半導体基板７１表面の全面にＯＮ積層膜７２が形成される。図１２において、実線は、シリコン窒化膜に対応し、実線に隣接した空白がシリコン酸化膜に対応する。ＯＮ積層膜７２におけるシリコン窒化膜は、後の工程で導電帯膜（例えば、タングステン膜）に置換され、配線層６３１、配線層６３２、及び、配線層６３３となる。ＯＮ積層膜７２におけるシリコン酸化膜は、上述の配線層間の絶縁膜となる。

【0022】

続く工程（工程２）において、ＯＮ積層膜７２の表面に、エッチングマスク膜７３が堆積される。エッチングマスク膜７３は、例えば、アモルファスカーボン膜などが用いられる。そして、次の工程（工程３）において、メモリホールを形成する領域に位置するエッチングマスク膜７３が除去され、エッチングマスク膜７３に開口部が形成される。

【0023】

続く工程（工程４～工程６）において、エッチングマスク膜７３をマスクとして用いるドライエッチングにより、エッチングマスク膜７３の開口部の下部に形成されたＯＮ積層膜７２が除去される。メモリホール６３４は、例えば直径が１００ｎｍ程度で深さが数μｍと高アスペクト比の孔である。従って、メモリホール６３４を形成する過程において、最適なエッチング条件が変化し得る。そこで、メモリホール６３４を形成する過程において、複数段階でエッチング条件の変更が行われる。例えば、予め定められた各段階が終了した時点では、エッチングが一旦中断され、孔の加工状態（エッチングマスク膜７３の残膜厚、ＯＮ積層膜７２のエッチング深さ、及び、断面形状など）が計測される。そして、計測された加工状態に応じて、エッチング条件を調整して、次の段階のエッチングを行う。図２においては、ある段階の終了時点における断面を工程４に示し、工程４より後の段階の終了時点における断面を工程５として示している。なお、メモリホール形成のためのエッチングにおいて加工状態の計測とエッチング条件の調整をするための「段階」がさらに多く定められていてもよい。各段階が終了する都度、加工状態の計測が行われ、次の段階のエッチング条件の調整にフィードバックされる。また、加工状態の計測結果によっては、次の段階のエッチング条件が変更されないこともあり得る。

【0024】

図２においては、工程５より後の段階の終了時点における断面を工程６として示している。工程６において、エッチングマスク膜７３の開口部の下部に形成されたＯＮ積層膜７２が全て除去され、メモリホールの形成が完了する。なお、図２においては、エッチングマスク膜７３の残膜厚をＴｍ、ＯＮ積層膜７２のエッチング深さをＴｈ、エッチングマスク膜７３表面から加工した孔の底部までの深さをＴａと示している。すなわち、Ｔｍ＋Ｔｈ＝Ｔａの関係にある。

【0025】

実施形態のモデリング方法は、加工完了時におけるメモリホール６３４の３次元形状のモデリングに適用することができる。図３は、メモリホールの形成手順の一例を説明するフローチャートである。

【0026】

まず、半導体基板７１上に、シリコン酸化膜とシリコン窒化膜とを交互に堆積され、ＯＮ積層膜７２が形成される（ステップＳ１）。続いて、ＯＮ積層膜７２の表面に、ハードマスク材料としてのアモルファスカーボンが堆積され、エッチングマスク膜７３が成膜される（ステップＳ２）。次に、メモリホールを形成する領域のエッチングマスク膜７３が除去され、エッチングマスク膜７３に開口部（メモリホールパターン）が形成される（ステップＳ３）。

【0027】

続いて、ＯＮ積層膜７２のドライエッチング（異方性エッチング）が行われる（ステップＳ４）。上述のように、ＯＮ積層膜７２は膜厚が厚く、かつ、メモリホールの径は小さいため、高アスペクト比の孔を形成しなければならない。従って、エッチングは複数の段階に分けて行われる。エッチング中は、エッチングの終了を判断するために、開口部の底部に半導体基板７１が露出したか否かの検知（終点検知）が行われる（ステップＳ５）。半導体基板７１が検知されない場合（ステップＳ５、ＮＯ）、ステップＳ４に戻りエッチングが継続される。一方、終点検知において半導体基板７１が検知された場合（ステップＳ５、ＹＥＳ）、エッチングによって形成された孔が、ＯＮ積層膜７２を貫通したとみなし、エッチングが停止される。続いて、孔の加工状態が計測され、計測結果に基づき形状モデリングが行われ（ステップＳ６）、メモリホールの形成を終了する。
（２．形状モデリング方法）
次に、実施形態における形状モデリング方法について、図４を用いて説明する。図４は、実施形態における３次元形状のモデリング方法の一例を説明するフローチャートである。すなわち、図４に示す一連の手順は、図３のステップＳ６における形状モデリングに適用することができる。以下、図２の工程６に示す加工孔を一例として、実施形態における形状モデリング方法を説明する。

【0028】

まず、孔の加工状態の測定結果から、形状モデリングに必要なデータ（測長値）を設定する（ステップＳ１１）。ステップＳ１１では、例えば、孔の半径（以下、ホール半径と示す）や、エッチングマスク膜７３の残膜厚（＝Ｔｍ）、ＯＮ積層膜７２のエッチング深さ（＝Ｔｈ）が、測長値として設定される。ホール半径は、異なる深さにおいて計測された複数の測長値が設定される。

【0029】

次に、形状モデリングにおいて、多項式近似を行う範囲の分割パターンを設定する（ステップＳ１２）。分割パターンは、例えば、形状モデリングの対象となる三次元形状に含まれる材料の界面に基づいて設定される。図２の工程６に示す加工孔は、積層された複数の膜を貫通して形成されている。具体的には、加工孔は、（１）エッチングマスク膜７３とＯＮ積層膜７２との界面、（２）ＯＮ積層膜７２におけるシリコン酸化膜とシリコン窒化膜の界面、を貫通して形成されている。

【0030】

本実施形態においては、加工孔全体を１つの多項式で表すパターン１（近似領域数Ｍ＝１）と、エッチングマスク膜７３とＯＮ積層膜７２との界面によって多項式近似を行う範囲を２つに分割するパターン２（近似領域数Ｍ＝２）とが設定される。この場合、分割パターン数Ｎ＝２となる。

【0031】

分割パターン数Ｎは２に限られない。例えば、加工孔全体を１つの多項式で表し、界面を考慮しない場合、パターン１（近似領域数Ｍ＝１）のみが設定される。この場合、分割パターン数Ｎ＝１となる。

【0032】

また、分割パターン数Ｎは３以上であってもよい。例えば、ＯＮ積層膜７２を下部分と上部分とに仮想的に分割する場合（ＯＮ積層膜７２の中間部を界面として定義する場合）、加工孔全体を１つの多項式で表すパターン１（近似領域数Ｍ＝１）と、エッチングマスク膜７３と、ＯＮ積層膜７２とのそれぞれを多項式で表すパターン２（近似領域数Ｍ＝２）と、エッチングマスク膜７３およびＯＮ積層膜７２の上部分と、ＯＮ積層膜７２の下部分とのそれぞれを多項式で表すパターン３（近似領域数Ｍ＝２）と、エッチングマスク膜７３と、ＯＮ積層膜７２の上部分と、ＯＮ積層膜７２の下部分とのそれぞれを多項式で表すパターン４（近似領域数Ｍ＝３）とが設定される。この場合、分割パターン数Ｎ＝４となる。

【0033】

さらに、例えば、（２）ＯＮ積層膜７２に含まれるシリコン酸化膜およびシリコン窒化膜のそれぞれの界面おいて多項式近似を行う範囲を分割してもよい。すなわち、例えば、ＯＮ積層膜７２に含まれる複数層のシリコン酸化膜およびシリコン窒化膜に対して（例えば交互に堆積された３層のシリコン酸化膜および３層のシリコン窒化膜ごとに）界面を定義して、それぞれの界面おいて多項式近似を行う範囲を分割してもよい。

【0034】

１つの多項式で近似を行う範囲を近似領域と呼ぶ。本実施形態におけるパターン１は、加工孔全体を１つの多項式で表すパターンであり、近似領域数Ｍ＝１である。パターン１の近似領域は、エッチングマスク膜７３の上面からＯＮ積層膜７２の下面までの範囲を含む。すなわち、図２において、当該近似領域はＴａの範囲で示される。本実施形態におけるパターン２は、近似領域数Ｍ＝２である。パターン２の１つ目の近似領域は、エッチングマスク膜７３の上面からエッチングマスク膜７３とＯＮ積層膜７２との界面までの範囲を含む。パターン２の２つ目の近似領域は、エッチングマスク膜７３とＯＮ積層膜７２との界面からＯＮ積層膜７２の下面までの範囲を含む。すなわち、図２において、パターン２の１つ目の近似領域はＴｍの範囲で示され、２つ目の近似領域はＴｈの範囲で示される。

【0035】

続いて、多項式による近似値と測長値との許容誤差を設定する（ステップＳ１３）。実施形態では、測長値の標準偏差（σ）を公差（許容誤差）として設定する。例えば、ｘ本のメモリホールの平均的な形状をモデリングする場合、測長値を計測した深さごとに、ｘ個の測長値の標準偏差（σ）を算出し、この値を許容誤差として設定する。すなわち、許容誤差は、深さごとに異なる値が設定されることがあり得る。

【0036】

次に、ステップＳ１３で設定した複数の分割パターンのそれぞれについて、多項式近似を行う（ステップＳ１４～Ｓ２４）。まず、多項式近似を行う分割パターン（＝ｉ）として、パターン１を設定する（ステップＳ１４）。次に、設定したパターンにおいて、多項式を生成する近似領域（＝ｊ）を設定する（ステップＳ１５）。続いて、生成される多項式の次数（＝ｊ）として１を設定する（ステップＳ１６）。選択された近似領域内に含まれるホール半径の測長値を、設定された次数の多項式でフィッティングし、各項の係数を算出する（ステップＳ１７）。

【0037】

続いて、測長値と、該測長値と同じ深さにおける、ステップＳ１７で求めた多項式により算出される近似値との差分を算出する（ステップＳ１８）。当該近似領域内の全ての測長値に関し、近似値との差分がステップＳ１３にて設定された許容誤差（例えば、標準偏差σ）未満である場合（ステップＳ１８、ＹＥＳ）、当該近似領域についての多項式フィッティングを完了する。一方、測長値との差分が許容誤差を超える近似値がある場合（ステップＳ１８、ＮＯ）、多項式の次数を１増加させた後（ステップＳ１９）、ステップＳ１７に戻って多項式フィッティングを再度実行する。

【0038】

対象の近似領域についての多項式フィッティングが完了すると、該近似領域に関する近似多項式の次数を決定する（ステップＳ２０）。近似多項式の算出が完了した近似領域の数ｊが設定した分割パターンにおける近似領域数Ｍに達していない場合、すなわち、設定した分割パターンにおいて近似多項式の算出がなされていない近似領域がある場合（ステップＳ２１、Ｎｏ）は、次の近似領域をセットした後（ステップＳ２２）、ステップＳ１６に戻り、該近似領域に対して多項式フィッティングを再度実行する。

【0039】

近似多項式の算出が完了した近似領域の数ｊが対象の分割パターンにおける近似領域数Ｍに達した場合、すなわち、対象の分割パターンにおいて含まれるすべての近似領域について近似多項式の算出が完了している場合（ステップＳ２１、ＹＥＳ）、ステップＳ１２で設定した分割パターンについて、近似多項式の算出が終了したか否かを判定する（ステップＳ２３）。近似多項式の算出がなされていない分割パターンがある場合（ステップＳ２３、Ｎｏ）、次の分割パターンをセットした後（ステップＳ２４）、ステップＳ１５に戻り、該分割パターンに含まれるすべての近似領域に対して多項式フィッティングを実行する。

【0040】

一方、全ての分割パターンについて近似多項式の算出が完了した場合（ステップＳ２３、ＹＥＳ）、分割パターンごとに次数（計算パラメータ数）を算出する（ステップＳ２５）。計算パラメータ数は、対象のパターンに含まれるすべての近似領域における近似多項式のパラメータ数の和である。例えば、パターン１の場合、近似領域数は１であるので、算出される近似多項式は１つである。従って、パターン１の計算パラメータ数は、ステップＳ２０で決定された近似多項式の次数に定数項の１を足した値となる。なお、近似領域の分け方が複数存在する分割パターンについては、それぞれの分け方ごとに計算パラメータ数を算出する。そして、一番計算パラメータ数が少ない分け方を、当該分割パターンにおける計算パラメータ数とする。

【0041】

図５、６は、実施形態の方法で算出した近似多項式のプロファイルの一例を説明する図である。図５は、実測形状プロファイルと、実施形態の近似多項式算出方法におけるパターン１に対応する近似多項式によって表される近似形状プロファイルの一例を示している。図６は、実測形状プロファイルと、実施形態の近似多項式算出方法におけるパターン２に対応する近似多項式によって表される近似形状プロファイルの一例を示している。また、図７は、比較例における近似多項式によって表される近似形状プロファイルの一例を説明する図である。図５～図７は、横軸をホール半径とし縦軸を深さとする、形状プロファイルを示す図であり、実線は測長値を示している。図５、６において、測長値の左側に示されている破線は、測長値から公差（例えば、標準偏差σ）を減じた境界線（下限）である。また、測長値の右側に示されている破線は、測長値に公差（例えば、標準偏差σ）を加算した境界線（上限）である。

【0042】

図５は、実測形状プロファイルとともに、実施形態の近似多項式算出方法におけるパターン１に対応する近似多項式によって表される近似形状プロファイルを示している。図５において、二点鎖線が近似形状プロファイルに対応し、当該近似形状プロファイルは実施形態の方法で算出した近似多項式によって表される。実施形態の近似多項式算出方法におけるパターン１は、エッチングマスク膜７３の上面からＯＮ積層膜７２の下面まで、全ての範囲を１つの近似領域として近似多項式を算出している。従って、図５の近似形状プロファイルは、１種類の近似多項式で表される。例えば、図５の近似形状プロファイルを表すための近似多項式の次数は１３であり、計算パラメータ数は１４である。

【0043】

計算パラメータが算出されていない分割パターンがある場合、ステップＳ１４に戻り次のパターンを選択する。そして、選択した分割パターンについて、ステップＳ１５～Ｓ２０の一連の手順を実行する。上述の一例では、ステップＳ２１において、パターン１についての計算パラメータ数が算出されると、ステップＳ１５に戻り、パターン２について近似多項式と計算パラメータ数の算出を実行する。

【0044】

パターン２は、近似領域数＝２であるので、２つの近似領域のそれぞれについて、ステップＳ１６～ステップＳ２０の手順を実行し、近似多項式を算出する。

【0045】

図６は、実測形状プロファイルとともに、実施形態の近似多項式算出方法におけるパターン２に対応する近似多項式によって表される近似形状プロファイルを示している。図６において、疎破線は、１つ目の近似領域（エッチングマスク膜７３の上面からエッチングマスク膜７３とＯＮ積層膜７２との界面までの範囲）について、実施形態の方法で算出した近似多項式によって表される近似形状プロファイルを示している。また、三点鎖線は、２つ目の近似領域（エッチングマスク膜７３とＯＮ積層膜７２との界面からＯＮ積層膜７２の下面までの範囲）について、実施形態の方法で算出した近似多項式によって表される近似形状プロファイルを示している。例えば、１つ目の近似領域で算出された近似多項式の次数は６であり、２つ目の近似領域で算出された近似多項式の次数は５である。この場合、図６の近似形状プロファイルを表すための近似多項式の計算パラメータ数は、(６＋１)＋(５＋１)＝１３となる。

【0046】

全ての分割パターンについて計算パラメータの算出が完了すると、最小計算パラメータ数を決定する（ステップＳ２２）。すなわち、各分割パターンについて近似形状プロファイルを得るために算出した近似多項式の計算パラメータ数のうち、最も数が小さいものを最小計算パラメータ数とする。上述の一例の場合、パターン１について算出された近似多項式の計算パラメータ数が１４であり、パターン２について算出された近似多項式の計算パラメータ数が１３であるので、最小計算パラメータ数は１３となる。以上のステップＳ１１からステップＳ２２の手順を実行することにより、対象とする孔の３次元形状のモデリングが実行される。

【0047】

これに対して比較例では、図７に示すように、全測長値の平均誤差（例えば、０．３ｎｍ）を許容誤差として設定し、許容誤差範囲内に収束する条件で近似多項式を算出する。図７において、疎破線が許容誤差を示し、実線が当該許容誤差範囲内に収束する条件で算出された近似多項式によって表される近似形状プロファイルを示している。上述のパターン２と同じように、エッチングマスク膜７３とＯＮ積層膜７２との界面で孔を分割し、２つの近似領域のそれぞれについて近似多項式を算出した場合、例えば、１つ目の近似領域における近似多項式の次数が１１、２つ目の近似領域における近似多項式の次数が１５となり、計算パラメータ数は、(１１＋１)＋(１５＋１)＝２８となる。

【0048】

実施形態のモデリング方法は、比較例のモデリング方法よりも計算パラメータ数を少なくすることができる。多項式によるモデリングの際、孔の形状が複雑であるほど、近似に必要なパラメータ数、すなわち多項式の次数が増加してしまう。パラメータ数が増加すると、パラメータコリレーションに起因して計算結果が間違った値に収束してしまうなど、計測精度が悪化する可能性がある。故に、多項式近似を用いて形状をモデリングする際には、計算パラメータ数が少ないほうが好ましい。

【0049】

このように、実施形態のモデリング方法によれば、測長値の標準偏差を公差として設定し、公差内に収束させることで近似多項式を算出している。測長値の誤差は、深さ位置によって変動するため、標準偏差を許容範囲とすることで、変動の大きな位置では許容範囲を大きく変動の小さな位置では許容範囲を小さくすることができる。故に、許容誤差を固定値としてモデリングを行う場合に比べ、計測精度の低下を防ぎつつ、計算パラメータ数を低減することができる。

【0050】

また、実施形態では、積層膜を貫通する孔の形状をモデリングする際に、任意の膜の界面で近似領域を設定し、近似領域ごとに近似多項式を生成することができる。全ての界面で近似領域を設定することも可能であるし、測長値の変化量が小さい領域は近似領域を設定せずに同じ近似領域に属するように設定することも可能である。例えば、ＯＮ積層膜７２を構成するシリコン酸化膜とシリコン窒化膜は、シリコン酸化膜とシリコン窒化膜との界面で領域を分割せず、同一の近似領域として設定可能である。近似領域を設定する界面位置を変化させて複数の分割パターンを設定し、分割パターンごとに計算パラメータ数を算出することで、計算パラメータ数が最小となる最適な分割パターンを選択することができる。なお、上述では、公差として標準偏差（σ）を用いているが、３σなど、他の統計値を用いてもよい。

【0051】

実施形態のモデリング方法は、上述のように、加工が完了した孔（メモリホール）の形状モデリングに適用できるだけでなく、他の様々な形状のモデリングに用いることができる。例えば、加工途中における特定の加工段階の孔の形状モデリングにも用いることができる。

【0052】

図８は、メモリホールの形成手順の一例を説明する別のフローチャートである。図８に示すフローチャートは、図３に示すフローチャートにおいて、終点検知後（ステップＳ５、ＹＥＳ）の後に行っていた加工形状計測及び形状モデリング（ステップＳ６）の手順を、エッチング（ステップＳ４）終了後、終点検知前に行う点が異なっている。例えば、図２の工程４や工程５に示すような加工孔の形状に対しても、実施形態のモデリング方法を適用することができる。

【0053】

例えば、図２の工程５に示すような加工孔の形状を実施形態のモデリング方法を用いて表す場合、図９に示すような測長値に対し、図１０に示すように、測長値に対して公差を許容誤差とする境界領域を設定し、図４に示す手順を実行することにより、近似多項式を算出することができる。図９は、ある特定の加工段階における測長値のプロファイルの一例を説明する図である。また、図１０は、図９に示す測長値に対し、近似多項式の収束範囲としての設定する境界領域の一例を説明する図である。

【0054】

このように、実施形態のモデリング方法は、上述のように半導体記憶装置の製造におけるエッチング工程（特に、メモリホールなどアスペクト比の大きい孔を形成するエッチング工程）の検査（加工形状のモデリング）に適用できるだけでなく、他の様々な場面に用いることができる。例えば、製品の製造に先立って、エッチング条件の最適化にも適用することができる。エッチングの各段階が終了した際に、実施形態のモデリング方法を用い形状プロファイルを計測することで、エッチングの各段階における最適なパラメータ（エッチング条件）を決定することができる。これにより、製品を製造する際最適なプロセス条件で加工を行うことができるので、加工精度が向上し、製品歩留まりの向上に寄与することができる。

【0055】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、一例として示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0056】

７１…半導体基板、７２…ＯＮ積層膜、７３…エッチングマスク膜、６３１、６３２、６３３…配線層、６３４…メモリホール、

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】