特開 2022-144311 受信装置、受信装置の制御方法及びメモリコントローラ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022144311

(43)【公開日】2022-10-03

(54)【発明の名称】受信装置、受信装置の制御方法及びメモリコントローラ

(51)【国際特許分類】

   H03L 7/08 20060101AFI20220926BHJP

   H03L 7/07 20060101ALI20220926BHJP

   H04L 7/033 20060101ALI20220926BHJP

   H03L 7/087 20060101ALN20220926BHJP

【ＦＩ】

H03L7/08 107

H03L7/07

H04L7/033

H03L7/087

【審査請求】未請求

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2021045253

(22)【出願日】2021-03-18

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110002907

【氏名又は名称】特許業務法人イトーシン国際特許事務所

(72)【発明者】

【氏名】永光 正知

【テーマコード（参考）】

5J106

5K047

【Ｆターム（参考）】

5J106AA04

5J106CC01

5J106CC30

5J106CC35

5J106CC41

5J106CC52

5J106DD32

5J106FF09

5J106GG01

5J106HH03

5J106KK08

5J106KK25

5K047AA01

5K047KK02

(57)【要約】

【課題】 キャリブレーションによってＰＬＬ回路の高周波特性を改善することにより受信性能を向上させる。
【解決手段】 実施形態の受信装置は、供給された電流に応じて発振クロックを生成する電流制御発振器と、前記電流制御発振器が生成した発振クロックと受信信号との位相検出結果を求める位相検出器と、前記位相検出結果の積分値に基づく電流を生成して当該生成した電流を前記電流制御発振器に供給する積分パスと、前記位相検出結果に基づく電流を生成して当該生成した電流を前記電流制御発振器に供給するデジタル電流変換器を有する比例パスと、を含むＰＬＬ回路を有し、前記ＰＬＬ回路の出力を用いて前記受信信号からクロック及びデータを再生するクロックデータ再生回路と、前記電流制御発振器の周波数－電流特性に応じて、前記デジタル電流変換器が生成する電流を調整するコントローラと、を具備する。
【選択図】図４

【特許請求の範囲】

【請求項1】

供給された電流に応じて発振クロックを生成する電流制御発振器と、前記電流制御発振器が生成した発振クロックと受信信号との位相検出結果を求める位相検出器と、前記位相検出結果の積分値に基づく電流を生成して当該生成した電流を前記電流制御発振器に供給する積分パスと、前記位相検出結果に基づく電流を生成して当該生成した電流を前記電流制御発振器に供給するデジタル電流変換器を有する比例パスと、を含むＰＬＬ回路を有し、前記ＰＬＬ回路の出力を用いて前記受信信号からクロック及びデータを再生するクロックデータ再生回路と、
前記電流制御発振器の周波数－電流特性に応じて、前記デジタル電流変換器が生成する電流を調整するコントローラと、
を具備する受信装置。

【請求項2】

前記コントローラは、前記電流制御発振器の周波数－電流特性の値と前記デジタル電流変換器が生成する電流との積が、前記電流制御発振器の周波数－電流特性の理想値と前記デジタル電流変換器が生成する電流の理想値との積に一致するように、前記デジタル電流変換器が生成する電流を補正する、
請求項１に記載の受信装置。

【請求項3】

前記コントローラは、前記電流制御発振器の周波数－電流特性の値と前記電流制御発振器の周波数－電流特性の理想値との比に基づいて、前記デジタル電流変換器が生成する電流を補正する、
請求項１または請求項２に記載の受信装置。

【請求項4】

前記積分パスは、前記位相検出結果の積分値に基づく電圧を発生するレギュレータと前記レギュレータの出力に基づく電流を生成する第１の電流源とを含む電圧電流変換回路を有する、
請求項１から請求項３の何れか１項に記載の受信装置。

【請求項5】

前記第１の電流源と前記デジタル電流変換器の電流を生成する第２の電流源とは共通のミラー回路により構成され、
前記コントローラは、前記レギュレータの設定値を制御しながら前記発振クロックの周波数を検出することで、前記電流制御発振器の周波数－電流特性の値を求める、
請求項４に記載の受信装置。

【請求項6】

ＰＬＬ回路を有するクロックデータ再生回路を含む受信装置の制御方法であって、前記ＰＬＬ回路は供給された電流に応じて発振クロックを生成する電流制御発振器と、前記電流制御発振器が生成した発振クロックと受信信号との位相検出結果を求める位相検出器と、前記位相検出結果の積分値に基づく電圧を電流に変換して前記電流制御発振器に供給する電圧電流変換回路を含む積分パスと、前記位相検出結果に基づく電流を生成して当該生成した電流を前記電流制御発振器に供給するデジタル電流変換器を有する比例パスと、を含み、
前記電流制御発振器に供給する電流を変化させて前記電流制御発振器からの発振クロックの周波数を目標周波数に調整し、
前記ＰＬＬ回路の比例パスに含まれるデジタル電流変換器が生成する電流を前記電流制御発振器の周波数－電流特性に応じて調整し、
前記電圧電流変換回路に印加する電圧を変化させて前記電流制御発振器の周波数－電圧特性を調整し、
前記デジタル電流変換器が生成する電流及び前記電流制御発振器の周波数－電圧特性の調整後、前記電流制御発振器に供給する電流を変化させて前記ＰＬＬ回路の発振クロックの周波数を目標周波数に調整する、
受信装置の制御方法。

【請求項7】

請求項１から５のいずれか１つに記載の受信装置を含むインタフェース回路と、
前記受信装置によって受信したホストからの信号に基づいて、１つ以上のメモリチップに対する書き込み及び読み出しを制御する制御回路と、
を具備するメモリコントローラ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、受信装置、受信装置の制御方法及びメモリコントローラに関する。

【背景技術】

【0002】

近年、ＮＡＮＤ型不揮発性メモリ（ＮＡＮＤ型ＦＬＡＳＨ（登録商標）メモリ）等の半導体記憶装置においては、３次元構造化により、微細化、大容量化が図られている。このような半導体記憶装置の大容量化に伴い、ホストとメモリコントローラとの間で送受するデータの伝送レートを高くすることが求められる。

【0003】

このようなデバイス間のインタフェースとして、高速シリアル伝送に適したＣＤＲ(Clock Data Recovery（クロックデータ再生回路）) が採用されることがある。ＣＤＲはＰＬＬ (phase-locked loop)回路を用いて受信信号からクロックを再生し、再生したクロックタイミングで受信信号に含まれるデータをラッチする。

【0004】

受信信号にジッタが生じたとしても確実なデータ抽出を可能にするために、ＣＤＲは十分に高いジッタトレランス特性を有する必要がある。このためには、ＰＬＬ回路は、高い追従性を満足する良好な高周波特性を備える必要がある。

【0005】

しかしながら、ＰＬＬ回路は、特性のばらつきによって高周波特性が悪化することがあるという課題がある。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特許第４５９３６６９号

【発明の概要】

【発明が解決しようとする課題】

【0007】

本実施形態は、受信性能を向上させることができる受信装置、受信装置の制御方法及びメモリコントローラを提供することを目的とする。

【課題を解決するための手段】

【0008】

実施形態の受信装置は、供給された電流に応じて発振クロックを生成する電流制御発振器と、前記電流制御発振器が生成した発振クロックと受信信号との位相検出結果を求める位相検出器と、前記位相検出結果の積分値に基づく電流を生成して当該生成した電流を前記電流制御発振器に供給する積分パスと、前記位相検出結果に基づく電流を生成して当該生成した電流を前記電流制御発振器に供給するデジタル電流変換器を有する比例パスと、を含むＰＬＬ回路を有し、前記ＰＬＬ回路の出力を用いて前記受信信号からクロック及びデータを再生するクロックデータ再生回路と、前記電流制御発振器の周波数－電流特性に応じて、前記デジタル電流変換器が生成する電流を調整するコントローラと、を具備する。

【図面の簡単な説明】

【0009】

【図1】本実施形態に係る受信装置を含むメモリシステムを示すブロック図。

【図2】図１中のメモリコントローラの具体的な構成の一例を示すブロック図。

【図3】図２中の受信回路２０の具体的な構成の一例を示すブロック図。

【図4】図３のＣＤＲ３０中に構成されるＰＬＬ回路の一例を示すブロック図。

【図5】横軸に周波数をとり縦軸にジッタトレランスをとって、ＰＬＬ回路の特性に基づくＣＤＲの周波数特性を示すグラフ。

【図6】図４に示したＰＬＬ回路の具体的な構成の一例を示す回路図。

【図7】本実施形態におけるキャリブレーションを説明するためのフローチャート。

【図8】Ｉｄｉｃの調整を説明するためのグラフ。

【発明を実施するための形態】

【0010】

以下、図面を参照して本発明の実施形態について詳細に説明する。

【0011】

（第１の実施形態）
本実施形態は、ＰＬＬ回路を構成する比例パスのキャリブレーションにより、ＰＬＬ回路の高周波特性を改善することで、ＣＤＲジッタトレランス性能を向上させるものである。

【0012】

図１は本実施形態に係る受信装置を含むメモリシステムを示すブロック図である。また、図２は図１中のメモリコントローラの具体的な構成の一例を示すブロック図である。

【0013】

本実施形態のメモリシステム１は、メモリコントローラ３と４つのメモリチップ４Ａ～４Ｄ（以下、４つのメモリチップ４Ａ～４Ｄを区別する必要がない場合には代表してメモリチップ４という）を備える。なお、メモリチップ４の個数は４に限定されるものではなく、１つ以上の任意の個数のメモリチップを採用することができる。

【0014】

メモリシステム１は、ホスト２と接続可能である。ホスト２は、例えば、パーソナルコンピュータ、携帯端末、車載装置、サーバなどの電子機器である。ホスト２はプロセッサとしての中央処理装置（ＣＰＵ）２ａと、ＲＯＭ（図示せず）、ＤＲＡＭ２ｂを有する。メモリシステム１は、ホスト２からのリクエストに応じて、ホスト２からのユーザデータ（以下、単にデータという）を各メモリチップ４に記憶したり、各メモリチップ４に記憶されたデータを読み出してホスト２へ出力したりする。具体的には、メモリシステム１は、ホスト２からの書き込みリクエストに応じて各メモリチップ４へデータを書き込み、ホスト２からの読み出しリクエストに応じてデータを各メモリチップ４から読み出すことができる。

【0015】

メモリシステム１は、メモリコントローラ３と複数のメモリチップ４とが１つのパッケージとして構成されるＵＦＳ（Universal Flash Storage）デバイス等であってもよいし、ＳＳＤ（Solid State Drive）等であってもよい。図１では、メモリシステム１は、ホスト２と接続された状態として示してある。

【0016】

メモリチップ４は、データを不揮発に記憶するＮＡＮＤ型フラッシュメモリ等により構成された半導体記憶装置である。図１に示すように、メモリコントローラ３と各メモリチップ４とはＮＡＮＤバスを介して接続される。メモリコントローラ３は、ホスト２からの書き込みリクエストに従ってメモリチップ４へのデータの書き込みを制御する。また、メモリコントローラ３は、ホスト２からの読み出しリクエストに従ってメモリチップ４からのデータの読み出しを制御する。メモリコントローラ３は、ホスト２からのリクエストでなく自発的に、メモリチップ４に対するデータの書き込み及び読み出しを制御することがある。

【0017】

図２において、メモリコントローラ３は、ＣＰＵ１１、ＲＯＭ１２、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１３、ＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋ ａｎｄ Ｃｏｒｒｅｃｔ）回路１４、ホストインタフェース（Ｉ／Ｆ）１５、及びメモリＩ／Ｆ１６を備える。ＣＰＵ１１、ＲＯＭ１２、ＲＡＭ１３、ＥＣＣ回路１４、ホストＩ／Ｆ１５及びメモリＩ／Ｆ１６は、互いに内部バス１９により接続される。

【0018】

ホストＩ／Ｆ１５は、本実施形態に係る受信装置を含む受信回路２０及び送信回路１８を有している。受信回路２０は、ホスト２からのデータを受信し、受信したデータに含まれるリクエストや書き込みデータなどを内部バス１９に出力する。また、ホストＩ／Ｆ１５の送信回路１８は、メモリチップ４から読み出されたユーザデータや、ＣＰＵ１１からの応答などをホスト２へ送信する。なお、ホスト２においても、ホストＩ／Ｆ１５の受信回路２０及び送信回路１８に対応する図示しない受信回路及び送信回路を備えたＩ／Ｆを有している。

【0019】

ホスト２とホストＩ／Ｆ１５の受信回路２０及び送信回路１８との間は、所定のインタフェースを介して接続される。例えば、このインタフェースとしては、ｅＭＭＣ（embedded Multi Media Card）のパラレルインタフェース、ＰＣＩｅ（Peripheral Component Interconnect-Express）のシリアル拡張インタフェース、Ｍ－ＰＨＹの高速シリアルインタフェース等の各種インタフェースが採用される。

【0020】

メモリＩ／Ｆ１６は、ＣＰＵ１１の指示に基づいてユーザデータ等を各メモリチップ４へ書き込む処理及び各メモリチップ４から読み出す処理を制御する。

【0021】

ＣＰＵ１１は、メモリコントローラ３を統括的に制御する。ＣＰＵ１１は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等である。ＣＰＵ１１は、ホストからホストＩ／Ｆ１５経由でリクエストを受けた場合に、そのリクエストに従った制御を行う。例えば、ＣＰＵ１１は、ホストからのリクエストに従って、各メモリチップ４へのユーザデータの書き込みをメモリＩ／Ｆ１６へ指示する。また、ＣＰＵ１１は、ホストからのリクエストに従って、各メモリチップ４からのユーザデータの読み出しを、メモリＩ／Ｆ１６へ指示する。

【0022】

ＣＰＵ１１は、ＲＡＭ１３に格納されるユーザデータに対して、各メモリチップ４上の格納領域（以下、メモリ領域という）を決定する。ユーザデータは、内部バス１９経由でＲＡＭ１３に格納される。ＣＰＵ１１は、メモリ領域の決定を、例えば、書き込み単位であるページ単位のデータ、すなわちページデータ、に対して実施する。

【0023】

ＣＰＵ１１は、書き込み先の各メモリチップ４上のメモリ領域を決定する。メモリチップ４のメモリ領域には物理アドレスが割当てられている。ＣＰＵ１１は、データの書き込み先のメモリ領域を、物理アドレスを用いて管理する。ＣＰＵ１１は、決定したメモリ領域の物理アドレスを指定してユーザデータをメモリチップ４へ書き込むようメモリＩ／Ｆ１６へ指示する。ＣＰＵ１１は、ユーザデータの論理アドレス（ホストが管理する論理アドレス）と、そのユーザデータが書き込まれた物理アドレスとの対応を管理する。ＣＰＵ１１は、論理アドレスを含む読み出しリクエストをホストから受信した場合は、論理アドレスに対応する物理アドレスを特定し、物理アドレスを指定してユーザデータの読み出しをメモリＩ／Ｆ１６へ指示する。

【0024】

ＥＣＣ回路１４は、ＲＡＭ１３に格納されたユーザデータを符号化して符号語を生成する。また、ＥＣＣ回路１４は、各メモリチップ４から読み出された符号語を復号する。
ＲＡＭ１３は、ホストから受信したユーザデータを各メモリチップ４へ記憶するまでに一時格納したり、各メモリチップ４から読み出したデータをホストへ送信したりするまでに一時格納する。ＲＡＭ１３は、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの汎用メモリである。

【0025】

図２では、メモリコントローラ３が、ＥＣＣ回路１４とメモリＩ／Ｆ１６をそれぞれ備える構成例を示した。しかし、ＥＣＣ回路１４がメモリＩ／Ｆ１６に内蔵されていてもよい。また、ＥＣＣ回路１４が、各メモリチップ４に内蔵されていてもよい。

【0026】

ホスト２から書き込みリクエストを受信した場合、メモリコントローラ３は次のように動作する。ＣＰＵ１１は、書き込みデータをＲＡＭ１３に一時記憶させる。ＣＰＵ１１は、ＲＡＭ１３に格納されたデータを読み出し、ＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力されたデータを符号化し、符号語をメモリＩ／Ｆ１６に提供する。メモリＩ／Ｆ１６は、入力された符号語を各メモリチップ４に書き込む。

【0027】

ホスト２から読み出しリクエストを受信した場合、メモリコントローラ３は次のように動作する。メモリＩ／Ｆ１６は、各メモリチップ４から読み出した符号語をＥＣＣ回路１４に提供する。ＥＣＣ回路１４は、入力された符号語を復号し、復号されたデータをＲＡＭ１３に格納する。ＣＰＵ１１は、ＲＡＭ１３に格納されたデータを、ホストＩ／Ｆ１５を介してホスト２に送信する。

【0028】

（受信回路）
図３は図２中の受信回路２０の具体的な構成の一例を示すブロック図である。

【0029】

受信回路２０は、ホスト２からの送信データを受信する。イコライザ２１は、受信したデータを波形整形してサンプラ２２に出力する。サンプラ２２は、イコライザ２１からの受信データからデータを抽出して図示しない後段の回路に出力する。サンプラ２２は、ＣＤＲ３０から後述する検出クロックを受信し、この検出クロックを用いてデータの抽出を行う。サンプラ２２は、ＣＤＲ３０からの検出クロックに基づいて、受信データのエッジを検出するためのエッジ検出パルスを発生してＣＤＲ３０に出力する。

【0030】

ＣＤＲ３０は、エッジ検出パルスに基づいて受信データのクロックを再生し、検出クロックをサンプラ２２に出力すると共に再生クロックをＣＤＲコントローラ２３に出力する。ＣＤＲコントローラ２３は、再生クロックに基づいて、ＣＤＲ３０を制御するための各種制御信号等を発生してＣＤＲ３０に出力する。なお、ＣＤＲ３０には、基準クロック生成回路２９から基準信号も与えられる。基準信号は、ある周波数のクロックであり、送信回路１８内でも使用される。このため、基準クロック生成回路２９は、送信回路１８内に設けられてもよい。

【0031】

（ＰＬＬ回路）
図４は図３のＣＤＲ３０の各構成のうち主にＰＬＬ回路部分の一例を示すブロック図である。すなわち、ＣＤＲ３０はＰＬＬ回路を備える。

【0032】

ＣＤＲ３０中のＰＬＬ回路は、起動直後から周波数が一旦ロックするまでの間、位相周波数検出器（以下、ＰＦＤという）４１を用いてクロックを再生し、周波数が一旦ロックした後は、位相検出器であるバンバンＰＤ（以下、ＢＢＰＤという）３１を用いてクロックを再生する。ＢＢＰＤ３１は、後述するように、周波数差の検出ができないことから、起動直後においては、ロックまでの時間を短縮するために、周波数差及び位相差を検出可能なＰＦＤ４１が用いられる。

【0033】

起動直後においては、ＰＦＤ４１が動作する。ＰＦＤ４１は、基準クロック生成回路２９から基準信号が与えられ、後述する分周器（以下、ＰＤＩＶという）３８の出力クロックとの周波数差及び位相差を検出して検出結果をＰＦＤ用チャージポンプ（以下、ＣＰＰＦＤという）４２に出力する。ＣＰＰＦＤ４２は、基準信号とＰＤＩＶ３８の出力ロックとの周波数差及び位相差の検出結果に応じた電圧を発生する。ＣＰＰＦＤ４２から出力された出力は、ある周波数特性を有するＬＰＦ（ローパスフィルタ）３４を通過した後、電圧電流変換回路（以下、ＶＩＣという）３５に供給される。

【0034】

ＶＩＣ３５は、与えられた電圧を電流に変換して電流制御発振器（以下、ＩＣＯという）３６に出力する。ＩＣＯ３６は、例えばリングオシレータにより構成することができる。ＩＣＯ３６は、入力された電流に応じた周波数で発振し、発振クロックをレベルシフタ（以下、Ｌ／Ｓという）３７に出力する。Ｌ／Ｓ３７は、ＩＣＯ３６からの発振クロックのレベルを調整し、レベルを調整した発振クロックをＰＤＩＶ３８に供給する。ＰＤＩＶ３８は、Ｌ／Ｓ３７からの発振クロックを分周したクロックを出力する。ＰＤＩＶ３８からの出力クロックは、ＰＦＤ４１にフィードバックされると共に、再生クロックとしてＣＤＲコントローラ２３にも出力される。

【0035】

再生クロックの周波数が基準信号の周波数よりも高い場合あるいは再生クロックの位相が基準信号の位相よりも早い場合、ＰＦＤ４１の検出結果は周波数が高いか又は位相が早い（進んでいる）ことを示すアーリーとなり、ＣＰＰＦＤ４２は、再生クロック周波数を低下させるためのマイナス（負）の電流を出力する。また、再生クロックの周波数が基準信号の周波数よりも低い場合あるいは再生クロックの位相が基準信号の位相よりも遅い場合、ＰＦＤ４１の検出結果は周波数が低いか又は位相が遅いことを示すレイトとなり、ＣＰＰＦＤ４２は、再生クロック周波数を高くさせるためのプラス（正）の電流を出力する。この結果、ＰＦＤ４１、ＣＰＰＦＤ４２、ＬＰＦ３４、ＶＩＣ３５、ＩＣＯ３６、Ｌ／Ｓ３７及びＰＤＩＶ３８のループにより、ＩＣＯ３６の発振クロックの周波数は、基準信号の周波数に収束する。

【0036】

ロック後においては、ＰＦＤ４１に代わりＢＢＰＤ３１が動作する。Ｌ／Ｓ３７はＩＣＯ３６の発振クロックをそのままＰＤＩＶ３８に出力すると共に、ＩＣＯ３６の発振クロックを基準として位相を（例えばある周期（一例では９０°）ずつ）ずらした複数のクロックを検出クロックとして、サンプラ２２に出力する。サンプラ２２は、検出クロックに基づくエッジ検出パルスを発生してＣＤＲ３０のＢＢＰＤ３１に与える。ＢＢＰＤ３１は、エッジ検出パルスを用いて受信データのエッジの向きを検出する。即ち、ＢＢＰＤ３１は、ＩＣＯ３６の発振クロックを基準としてある周期ずつずらした複数の位相において受信データのエッジの向きを判定することにより、発振クロックの位相が受信データの位相よりも進んでいるか遅れているかの位相検出結果を得る。ＢＢＰＤ３１は、受信データの位相が発振クロックの位相よりも進んでいる場合にはアーリー、遅れている場合にはレイトの位相検出結果を出力する。

【0037】

ＢＢＰＤ３１の出力は、比例パス及び積分パスの２つの経路を経由して、ＩＣＯ３６の発振出力の制御に用いられる。比例パスは、ＢＢＰＤ３１、デジタル電流変換器（以下、ＤＩＣという）３２及びＩＣＯ３６により構成される。ＤＩＣ３２は、ＢＢＰＤ３１からのアーリー及びレイトによって、ＩＣＯ３６に供給する電流量を段階的に切換える。ＤＩＣ３２は、ＩＣＯ３６に供給する電流量を高速に切換えることが可能である。即ち、比例パスは、高周波数領域における周波数制御に適している。

【0038】

ＢＢＰＤ３１の出力によりＩＣＯ３６の発振クロックを制御する場合には、ＬＰＦ３４を構成する抵抗は短絡される。抵抗の短絡によりＬＰＦ３４を構成するコンデンサには、充放電電流に応じて電荷が蓄積され、コンデンサの端子電圧は充放電電流の積分値に応じたものとなる。即ち、積分パスは、ＢＢＰＤ３１、ＢＢＰＤ用チャージポンプ（以下、ＣＰＰＤという）３３、ＣＰＰＤ３３の出力を積分するコンデンサ、ＶＩＣ３５及びＩＣＯ３６により構成される。ＣＰＰＤ３３は、ＢＢＰＤ３１からのアーリーとレイトに応じ、それぞれマイナスの電流とプラスの電流を出力する。この電流は、ＬＰＦ３４において積分された電圧となり、ＶＩＣ３５において、電流値に変換されてＩＣＯ３６に供給される。即ち、積分パスは、時間積分により過去の位相差を蓄積した結果に基づいてＩＣＯ３６を制御して、位相差を０にするように動作する。従って、積分パスは、低周波数領域における周波数制御に適している。このように、比例パスと積分パスとを組み合わせることで、ＰＬＬ回路は、高速動作を可能にしつつ正確な周波数制御により、受信データに対応する検出クロック及び再生クロックを得ることが可能である。
また、ＣＤＲ３０には、ＬＰＦ設定回路３９及び電圧生成回路４０が設けられている。ＬＰＦ設定回路３９は、電圧生成回路４０からの電圧をＬＰＦ３４に印加することで、ＶＩＣ３５の入力電圧をある電圧に設定するようになっている。

【0039】

（課題及び課題を解決するための手法）
図５は横軸に周波数をとり縦軸にジッタトレランスをとって、ＰＬＬ回路の特性に基づくＣＤＲの周波数特性を示すグラフである。図５において、破線はジッタの振幅を時間の関数としてグラフ化したジッタトラックの特性を示し、実線はジッタトレランスの特性を示している。

【0040】

図５の実線に示すように、周波数が比較的低い領域においては、十分に高いジッタトレランスが得られることが分かる。周波数が比較的高くなると、ジッタトレランスは低下する。入力周波数に対してＣＤＲ（ＰＬＬ回路）が追従できる周波数をωとすると、一般的には、ＰＬＬ回路は、ω－３ｄＢの周波数領域での追従が可能なように設計される。

【0041】

このＰＬＬ回路の設計値ωＰＨは、下記（１）式で表すことができる。
ωＰＨ≒ωー３ＤＢ≒ＫＢＢＰＤ×ＫＩＣＯ×Ｉｄｉｃ …（１）
なお、ＫＢＢＰＤ、ＫＩＣＯ及びＩｄｉｃは、それぞれ、ＰＬＬ回路の比例パス上のＢＢＰＤ３１のゲイン、ＩＣＯ３６のゲイン（Δ周波数／Δ電流）及びＤＩＣ３２が発生する電流である。

【0042】

ところが、ＰＬＬ回路の比例パスの特性は様々な影響によってばらつくことがあり、ωＰＨの値が変動してＰＬＬ回路の高周波特性及び追従性がばらつき、ＣＤＲにおいて期待するジッタトレランス特性が得られるなくなることがあるという課題がある。

【0043】

そこで、本実施形態においては、ＰＬＬ回路の比例パスのばらつきを補正するためのキャリブレーションの実施を可能にする。なお、ＢＢＰＤ３１のゲインＫＢＢＰＤの調整は極めて困難であることから、本実施形態においては、測定したＫＩＣＯ×Ｉｄｉｃが理想値となるように、キャリブレーションを実施する。特に、本実施形態においては、調整容易なＤＩＣ３２の電流制御（Ｉｄｉｃの制御）により、ＰＬＬ回路のキャリブレーションを実施する。

【0044】

（具体回路）
図６は図４に示したＰＬＬ回路の具体的な構成の一例を示す回路図である。

【0045】

ＣＰＰＦＤ４２は、電源電位となるラインに接続された電流源Ｉ１と、この電流源Ｉ１からの電流を外部に出力するためのスイッチＳ１と、基準電位を与えるグランドラインに接続された電流源Ｉ２と、この電流源Ｉ２により外部から電流を引込むためのスイッチＳ２とを含んで構成される。ＰＦＤ４１は、ＣＰＰＦＤ４２に含まれる２つのスイッチＳ１，Ｓ２を制御するように構成されている。なお、ＰＦＤ４１は、レイトによってスイッチＳ１をオンにする。また、ＰＦＤ４１は、アーリーによってスイッチＳ２をオンにする。

【0046】

また、ＣＰＰＤ３３も、ＣＰＰＦＤ４２と同様の構成を有している。ＣＰＰＤ３３は、電源電位となるラインに接続された電流源Ｉ３と、電流源Ｉ３からの電流を外部に出力するためのスイッチＳ３と、グランドラインに接続された電流源Ｉ４と、電流源Ｉ４により外部から電流を引込むためのスイッチＳ４とを含んで構成される。ＢＢＰＤ３１は、ＣＰＰＤ３３に含まれる２つのスイッチＳ３，Ｓ４を制御するように構成されている。なお、ＢＢＰＤ３１は、レイトによってスイッチＳ３をオンにし、スイッチＳ４をオフにする。また、ＢＢＰＤ３１は、アーリーによってスイッチＳ４をオンにし、スイッチＳ３をオフにする。

【0047】

ＬＰＦ３４は、抵抗Ｒ１及びコンデンサＣ１を含んで構成される。抵抗Ｒ１及びコンデンサＣ１は、ＣＰＰＦＤ４２の出力端及びＣＰＰＤ３３の出力端（以下、ノードＡという）とグランドラインとの間に直列接続される。抵抗Ｒ１には並列にスイッチＳ５が設けられ、スイッチＳ５がオンになると、ノードＡは、直接コンデンサＣ１に接続される。スイッチＳ５は、ＣＤＲコントローラ２３からの切換え信号ＳＳ１により制御される。スイッチＳ５は、ＰＦＤ４１の出力を利用して発振クロックを制御する場合にはオフであり、ＢＢＰＤ３１の出力を利用して発振クロックを制御する場合にはオンである。

【0048】

ＶＩＣ３５は、レギュレータを構成するオペアンプ３５ａと、オペアンプ３５ａの出力に基づく電流を発生する電流源（トランジスタＴｖｉｃ）を含んで構成される。このオペアンプ３５ａの正極性入力端にはノードＡの電圧が印加される。また、オペアンプ３５ａの正極性入力端には抵抗Ｒ１を介してＬＰＦ設定回路３９が接続される。ＬＰＦ設定回路３９は、電圧生成回路４０が発生する電圧を用いて、オペアンプ３５ａの正極性入力端の電圧をある電圧に設定することができるように構成されている。電圧生成回路４０は、所定の電圧を発生してＬＰＦ設定回路３９に供給する。

【0049】

オペアンプ３５ａの出力端は、ミラー回路４３に含まれるＰＭＯＳトランジスタＭＴのゲートに接続される。トランジスタＭＴは、ソースが電源ラインＶＤＤに接続され、ドレインが調整回路４４に接続されると共に、オペアンプ３５ａの負極性入力端にも接続される。調整回路４４は、トランジスタＭＴのドレインとグランドラインとの間に接続された電流源Ｉｇｅｎと、電流源Ｉｇｅｎに並列接続された可変抵抗Ｒｇｅｎとを含む。オペアンプ３５ａは、正極性入力端に供給される電圧と、負極性入力端に供給される抵抗Ｒｇｅｎにより発生する電圧降下分との差に基づいてトランジスタＭＴを駆動する。これにより、トランジスタＭＴは、オペアンプ３５ａの正極性入力端に与えられる電圧に応じて変化するドレイン電流を発生する。

【0050】

ＰＭＯＳトランジスタＴｖｉｃ、ＰＭＯＳトランジスタＴｄｉｃ及びＰＭＯＳトランジスタＴｄｉｃｃは、トランジスタＭＴと共にミラー回路４３に含まれる。トランジスタＴｖｉｃ，Ｔｄｉｃ，Ｔｄｉｃｃは、ソースが電源ラインＶＤＤに接続され、ゲートは、トランジスタＭＴのゲートに共通接続される。

【0051】

トランジスタＴｖｉｃのドレインはＩＣＯ３６に接続される。トランジスタＴｖｉｃにより、オペアンプ３５ａの出力に応じた電流がＩＣＯ３６に供給される。

【0052】

トランジスタＴｄｉｃのドレインは、スイッチＳ７を介してＩＣＯ３６に接続される。トランジスタＴｄｉｃｃのドレインは、スイッチＳ８を介してＩＣＯ３６に接続される。トランジスタＴｄｉｃ，Ｔｄｉｃｃ及びスイッチＳ７，Ｓ８によりＤＩＣ３２が構成される。スイッチＳ７は、ＢＢＰＤ３１からのレイトに対応した信号ＰＤＵＰによりオン・オフが制御され、スイッチＳ８は、ＢＢＰＤ３１からのアーリーに対応した信号ＰＤＤＮによりオン・オフが制御される。

【0053】

本実施形態においては、ＣＤＲコントローラ２３は、ＤＩＣ３２の特性を変更可能である。例えば、トランジスタＴｄｉｃ，Ｔｄｉｃｃとして、サイズが異なる複数のトランジスタを用意し、ＣＤＲコントローラ２３によって動作させるトランジスタを選択可能とすることにより、オペアンプ３５ａの出力電圧が変化しない場合でも、ＤＩＣ３２からＩＣＯ３６に供給する電流量（Ｉｄｉｃ）を変化させることが可能である。

【0054】

（ＰＬＬ動作）
起動直後からロック状態になるまでの間、スイッチＳ５はオフであり，ＰＦＤ４１が動作する。ＰＦＤ４１は、基準信号と、ＰＤＩＶ３８の出力クロックとの周波数差及び位相差に基づいて、スイッチＳ１，Ｓ２を制御する。即ち、出力クロックの周波数が基準信号の周波数よりも低いか又は出力クロックの位相が基準信号の位相よりも遅い場合には、ＰＦＤ４１は、レイトの検出結果を得てスイッチＳ１をオンにし電流源Ｉ１からプラスの電流をＬＰＦ３４に供給する。また、出力クロックの周波数が基準信号の周波数よりも低いか又は出力クロックの位相が基準信号の位相よりも遅い場合には、ＰＦＤ４１は、アーリーの検出結果を得てスイッチＳ２をオンに電流源Ｉ２によりＬＰＦ３４にマイナスの電流を供給する。

【0055】

即ち、発振クロックの周波数が基準信号の周波数よりも低いか又は発振クロック位相が基準信号位相より遅れている場合には、抵抗Ｒ１による電圧昇圧があり、オペアンプ３５ａの正極性入力端に供給される電圧が、ＬＰＦ設定回路３９により設定される電圧より高くなる。逆に、発振クロックの周波数が基準信号の周波数よりも高いか又は発振クロック位相が基準信号位相より進んでいる場合には、抵抗Ｒ１による電圧降圧があり、オペアンプ３５ａの正極性入力端に供給される電圧が、ＬＰＦ設定回路３９により設定される電圧より低くなる。

【0056】

オペアンプ３５ａの出力電圧は、正極性入力端に印加される電圧に応じて変化する。トランジスタＭＴのドレイン電流は、オペアンプ３５ａの出力電圧に応じて増減する。トランジスタＭＴと共にミラー回路４３を構成するトランジスタＴｖｉｃのドレイン電流もトランジスタＭＴのドレイン電流と同様に変化する。トランジスタＴｖｉｃのドレイン電流がＩＣＯ３６に供給される。ＩＣＯ３６は、このドレイン電流に応じた周波数の発振クロックを発生する。ＩＣＯ３６の発振クロックがＬ／Ｓ３７及びＰＤＩＶ３８を介してＰＦＤ４１にフィードバックされて、ＩＣＯ３６の発振クロックの周波数は基準信号の周波数に収束する。

【0057】

（積分パス）
ロック後には、スイッチＳ５はオンとなり、ＢＢＰＤ３１が動作する。ＢＢＰＤ３１は、Ｌ／Ｓ３７からの検出クロックに基づくエッジ検出パルスに基づいて、スイッチＳ３，Ｓ４を制御する。即ち、ＢＢＰＤ３１は、出力クロックの位相が受信データの位相よりも遅い場合には、位相検出結果としてレイトを発生する。この場合には、ＢＢＰＤ３１は、スイッチＳ３をオンにして電流源Ｉ３からの電流を、スイッチＳ５を介してコンデンサＣ１に供給する。また、ＢＢＰＤ３１は、出力クロックの位相が受信データの位相よりも早い場合には、位相検出結果としてアーリーを発生する。この場合には、ＢＢＰＤ３１は、スイッチＳ４をオンにしてコンデンサＣ１の電荷を電流源Ｉ４により引き抜く。

【0058】

即ち、発振クロック位相が受信データの位相より遅れている場合には、コンデンサＣ１の端子電圧が大きくなって、オペアンプ３５ａの正極性入力端に供給される電圧が高くなる。逆に、発振クロック位相が受信データの位相より進んでいる場合には、コンデンサＣ１の端子電圧が小さくなって、オペアンプ３５ａの正極性入力端に供給される電圧が低くなる。

【0059】

前述したように、オペアンプ３５ａの出力電圧は、正極性入力端に印加される電圧に応じて変化し、この変化に応じて、トランジスタＭＴのドレイン電流が増減する。トランジスタＭＴのドレイン電流の増減に応じてトランジスタＴｖｉｃのドレイン電流も増減し、ＩＣＯ３６に供給される電流も増減する。この結果、ＩＣＯ３６の発振クロックの周波数が変化し、結果的にＩＣＯ３６の発振クロックの周波数は受信データのクロックの周波数に一致する。

【0060】

（比例パス）
積分パスでは、ＣＰＰＤ３３によるアーリーに基づく電流量とレイトに基づく電流量の時間積分に応じてＩＣＯ３６の発振クロックの周波数が制御される。このため、周波数制御の追従速度は比較的低速である。そこで、高周波数領域での周波数制御が可能な比例パスが採用される。

【0061】

ＢＢＰＤ３１からのアーリーの位相検出結果はスイッチＳ８に与えられ、レイトの位相検出結果はスイッチＳ７に与えられる。スイッチＳ７は、レイトが生じるまではオフであり、レイトが生じるとオンとなる。また、スイッチＳ８は、アーリーが生じるまではオンであり、アーリーが生じるとオフとなる。従って、アーリー又はレイトが生じるまでは、スイッチＳ８のみがオンであり、トランジスタＴｄｉｃｃのドレイン電流ＩｄｉｃｃがＩＣＯ３６に供給される。アーリーが発生すると、スイッチＳ７，Ｓ８がオフとなり、ＤＩＣ３２からは電流がＩＣＯ３６に供給されない。レイトが発生すると、スイッチＳ７、Ｓ８がオンとなり、トランジスタＴｄｉｃのドレイン電流Ｉｄｉｃと，トランジスタＴｄｉｃｃのドレイン電流ＩｄｉｃｃとがＩＣＯ３６に供給される。なお、ドレイン電流Ｉｄｉｃの電流値Ｉｄｉｃとドレイン電流Ｉｄｉｃｃの電流値Ｉｄｉｃｃとは、アーリー、レイト信号による位相シフト量が等しくなるよう、等しい値（Ｉｄｉｃ＝Ｉｄｉｃｃ）になっている。

【0062】

これにより、レイトの発生時には、ＩＣＯ３６の発振クロックの周波数は高くなり、アーリーの発生時には、ＩＣＯ３６の発振クロックの周波数は低くなる。スイッチＳ７，Ｓ８は、アーリー、レイトの発生に応じて瞬時に動作することから、ＩＣＯ３６の発振クロックの周波数の制御は、極めて高速に行われる。即ち、比例パスにおける周波数制御の追従速度は極めて高速である。

【0063】

本実施形態においては、ＣＤＲコントローラ２３は、ＣＤＲ３０中の電流源Ｉｇｅｎの電流量の制御、抵抗Ｒｇｅｎの抵抗値の制御、トランジスタＴｄｉｃ，Ｔｄｉｃｃによる電流Ｉｄｉｃの制御、ＬＰＦ設定回路３９の制御及びスイッチＳ５のオン・オフ制御を行うことができるように構成されている。

【0064】

（キャリブレーション）
次に、図７及び図８を参照して本実施形態におけるキャリブレーション制御について説明する。図７は本実施形態におけるキャリブレーションを説明するためのフローチャートである。また、図８はＩｄｉｃの調整を説明するためのグラフである。

【0065】

ＩＣＯ３６のゲイン（Δ周波数／Δ電流）は、素子のばらつきや温度環境の変化等の様々な影響によって変動する。そこで、本実施形態においては、上記（１）式のωＰＨを理想値とするために、ＤＩＣ３２が供給する電流値を調整する。なお、ＤＩＣ３２が供給する電流値を調整する図７のキャリブレーション処理は、受信回路２０の電源投入直後において１回のみ実施してもよく、起動後のあるタイミング、例えば、周期的に実施してもよい。

【0066】

図７に示すように、Ａ１において、受信回路２０に電源が投入されると、ＣＤＲコントローラ２３は、各部の初期設定を行う。次に、ＣＤＲコントローラ２３は、Ａ２において、周波数キャリブレーションを実施する。周波数キャリブレーションにおいて、ＣＤＲコントローラ２３は、先ずＬＰＦ設定回路３９を制御して、オペアンプ３５ａの正極性入力端に、電源ラインＶＤＤに供給される電圧ＶＤＤの１／２の電圧を印加する。これにより、オペアンプ３５ａの出力の可変範囲は最大となる。オペアンプ３５ａの出力に応じてトランジスタＭＴが駆動されて、ミラー回路４３を構成するトランジスタＴｖｉｃ，Ｔｄｉｃｃのドレイン電流が流れる。

【0067】

これらのドレイン電流がＩＣＯ３６に供給され、ＩＣＯ３６は、電流周波数変換により、供給された電流に応じた周波数の発振クロックを発生する。この発振クロックは、Ｌ／Ｓ３７を介してＰＤＩＶ３８に供給される。ＰＤＩＶ３８は、Ｌ／Ｓ３７からの発振クロックを分周してＣＤＲコントローラ２３に再生クロックとして出力する。ＣＤＲコントローラ２３は、基準周波数の基準クロックが入力されており（図示省略）、この基準クロックを用いて再生クロックの周波数を求めることができる。

【0068】

ＣＤＲコントローラ２３は、電流源Ｉｇｅｎを制御して電流源Ｉｇｅｎの電流量を調整する。電流源Ｉｇｅｎの電流量が変化すると、抵抗Ｒｇｅｎの電圧降下量が変化する。オペアンプ３５ａの出力電圧は、抵抗Ｒｇｅｎの電圧降下量に対応したものである。即ち、電流源Ｉｇｅｎの電流量を調整することによって、トランジスタＴｖｉｃ，Ｔｄｉｃ，Ｔｄｉｃｃのドレイン電流を調整して、ＩＣＯ３６の発振クロックの周波数を調整することができる。ＣＤＲコントローラ２３は、再生クロックの周波数を監視しながら電流源Ｉｇｅｎを制御することにより、ＩＣＯ３６の発振クロックの周波数を目標周波数に調整する。

【0069】

次に、ＣＤＲコントローラ２３は、帯域幅キャリブレーションを実施する（Ａ３）。この帯域幅キャリブレーションは、ＣＤＲ３０のＰＬＬ回路の高周波特性を改善するものであり、上記（１）式のωＰＨを理想値とするためのキャリブレーションを意味する。

【0070】

ＣＤＲコントローラ２３は、先ず、キャリブレーション可能な範囲を最大とするために、ＬＰＦ設定回路３９を制御して、オペアンプ３５ａの正極性入力端に、ＶＤＤ／２の電圧を印加する。この状態で、ＣＤＲコントローラ２３は、電流源Ｉｇｅｎを制御して、その電流量を変化させる。例えば、ＣＤＲコントローラ２３は、電流源Ｉｇｅｎの電流量をΔ１００μＡ変化させる。これにより、ＩＣＯ３６の発振クロックの周波数も変化する。なお、電流源Ｉｇｅｎの電流量をΔ１００μＡだけ変化させる例を説明するが、電流量の変化量はこれに限定されるものではない。電流源Ｉｇｅｎの電流量の変化量は、電流量の変化に対して発振クロックの周波数が比較的リニアに変化する範囲であって、且つ発振クロックの周波数の変化が誤差の範囲にならない値に設定すればよい。

【0071】

ＣＤＲコントローラ２３は、再生クロックの周波数を監視しながら電流源Ｉｇｅｎを制御することで、ＩＣＯ３６の電流周波数変換における単位電流当たりに変化する周波数の割合を示すＫＩＣＯ＝Δ周波数／Δ電流を求める。
なお、キャリブレーション時には、ＢＢＰＤ３１からは、アーリー及びレイトのいずれの位相検出結果も出力されない。従って、この場合には、スイッチＳ８のみがオンであり、ＤＩＣ３２からＩＣＯ３６に供給される電流は電流Ｉｄｉｃｃである。なお、Ｉｄｉｃｃ＝Ｉｄｉｃであるので、以下の説明では、キャリブレーション時においてＤＩＣ３２から供給される電流はＩｄｉｃであるものとして説明する。

【0072】

本実施形態においては、ＣＤＲコントローラ２３は、測定したＫＩＣＯが予め設定されている理想値ＫＩＣＯ（ｉｄｅａｌ）からずれた場合には、ＫＩＣＯ×Ｉｄｉｃが理想値となるように、ＤＩＣ３２の電流Ｉｄｉｃを変化させるように調整を行う。即ち、Ｉｄｉｃとして予め設定されている理想値をＩｄｉｃ（ｉｄｅａｌ）とすると、ＣＤＲコントローラ２３は、ＫＩＣＯ×ＩｄｉｃがＫＩＣＯ（ｉｄｅａｌ）×Ｉｄｉｃ（ｉｄｅａｌ）の値と一致するように、トランジスタＴｄｉｃ，Ｔｄｉｃｃによるドレイン電流を増減させる。即ち、ＣＤＲコントローラ２３は、ＩＣＯ３６の周波数／電流特性であるＫＩＣＯに基づいて、ＤＩＣ３２が発生する電流を調整する。

【0073】

図８は横軸に｛ＫＩＣＯ／ＫＩＣＯ（ｉｄｅａｌ）｝をとり、縦軸に（ＫＩＣＯ×Ｉｄｉｃ）／｛ＫＩＣＯ×Ｉｄｉｃ（ｉｄｅａｌ）｝をとって、電流源Ｉｇｅｎの電流量を変化させた場合におけるこれらの割合の関係を、黒丸印によって示している。

【0074】

｛ＫＩＣＯ／ＫＩＣＯ（ｉｄｅａｌ）｝は、理想値ＫＩＣＯ（ｉｄｅａｌ）に対する測定したＫＩＣＯの割合を示している。また、ＫＩＣＯ×Ｉｄｉｃは、ＤＩＣ３２による実際のドレイン電流ＩｄｉｃによるＩＣＯ３６の発振クロック位相の変化量に相当する。また、ＫＩＣＯ×Ｉｄｉｃ（ｉｄｅａｌ）は、ＤＩＣ３２による理想値のドレイン電流Ｉｄｉｃ（ｉｄｅａｌ）によるＩＣＯ３６の発振クロック位相の変化量に相当する。

【0075】

図８の黒丸印の結果を近似する特性曲線を求めると、下記（２）式が得られる。図８の曲線は（２）式の特性曲線を示している。
（ＫＩＣＯ×Ｉｄｉｃ）／｛ＫＩＣＯ×Ｉｄｉｃ（ｉｄｅａｌ）｝＝｛ＫＩＣＯ／ＫＩＣＯ（ｉｄｅａｌ）｝^1/2 （２）
即ち、図８の曲線は、電流源Ｉｇｅｎの電流の変化によりＫＩＣＯが理想値ＫＩＣＯ（ｉｄｅａｌ）から変化した場合に、Ｉｄｉｃによる位相変化量が理想値Ｉｄｉｃ（ｉｄｅａｌ）による位相変化量に対してどの程度変化したかを示している。図８に示すように、｛ＫＩＣＯ／ＫＩＣＯ（ｉｄｅａｌ）｝が低下するほど（ＫＩＣＯ×Ｉｄｉｃ）／｛ＫＩＣＯ×Ｉｄｉｃ（ｉｄｅａｌ）｝（＝Ｉｄｉｃ／Ｉｄｉｃ（ｉｄｅａｌ））も低下し、｛ＫＩＣＯ／ＫＩＣＯ（ｉｄｅａｌ）｝が増加するほど（ＫＩＣＯ×Ｉｄｉｃ）／｛ＫＩＣＯ×Ｉｄｉｃ（ｉｄｅａｌ）｝（＝Ｉｄｉｃ／Ｉｄｉｃ（ｉｄｅａｌ））も増加する。

【0076】

この（２）式を変形して、下記（３）式が得られる。
Ｉｄｉｃ／Ｉｄｉｃ（ｉｄｅａｌ）＝｛ＫＩＣＯ／ＫＩＣＯ（ｉｄｅａｌ）｝^1/2 （３）
ＫＩＣＯ×ＩｄｉｃをＫＩＣＯ（ｉｄｅａｌ）×Ｉｄｉｃ（ｉｄｅａｌ）に一致させるためには、Ｉｄｉｃ／Ｉｄｉｃ（ｉｄｅａｌ）に上記（３）式の右辺の逆数を掛ければよい。即ち、Ｉｄｉｃ／Ｉｄｉｃ（ｉｄｅａｌ）の補正値は、上記（４）式で与えられる。
Ｉｄｉｃ／Ｉｄｉｃ（ｉｄｅａｌ）＝１／｛ＫＩＣＯ／ＫＩＣＯ（ｉｄｅａｌ）｝^1/2 （４）
ＣＤＲコントローラ２３は、電流源Ｉｇｅｎの電流量をΔ１００μＡだけ変化させて求めた｛ＫＩＣＯ／ＫＩＣＯ（ｉｄｅａｌ）｝を用いて、ＤＩＣ３２のドレイン電流を１／｛ＫＩＣＯ／ＫＩＣＯ（ｉｄｅａｌ）｝^1/2倍変化させる。

【0077】

なお、図８の各白丸印は、各黒丸印の値について上記（４）式による補正を適用した場合の値を示している。図８の白丸印に示すように、これらの値は、上限許容値及び下限許容値内の範囲値となっている。なお、図８の上限許容値及び下限許容値は、ＣＤＲの帯域の設計ターゲットとして規定された値を示している。

【0078】

図７に示すように、Ａ３の帯域幅キャリブレーションの次に、ＣＤＲコントローラ２３はＫＶＣＯキャリブレーションを実施する（Ａ４）。ＫＶＣＯキャリブレーションにおいては、ＣＤＲコントローラ２３は、先ず、ＬＰＦ設定回路３９を制御して、オペアンプ３５ａの正極性入力端に、ＶＤＤ／２の電圧を印加する。この状態で、ＣＤＲコントローラ２３は、ＩＣＯ３６の発振クロックの周波数を監視し、発振クロックの周波数が目標周波数となるまで、電流源Ｉｇｅｎの電流量を変化させる。ＣＤＲコントローラ２３は、ＩＣＯ３６の発振クロックの周波数が目標周波数に到達すると、ＬＰＦ設定回路３９を制御して、オペアンプ３５ａの正極性入力端に印加する電圧をΔＶだけ変化させる。そうすると、ＩＣＯ３６の発振クロックの周波数が変化する。ＣＤＲコントローラ２３は、発振クロックの周波数の変化分であるΔＦを求め、ΔＦ／ΔＶ＝ＫＶＣＯとして求める。次に、ＣＤＲコントローラ２３は、求めたＫＶＣＯが理想値のＫＶＣＯ（ｉｄｅａｌ）となるように、抵抗Ｒｇｅｎの抵抗値を変化させる。

【0079】

なお、抵抗Ｒｇｅｎの抵抗値をＲｇｅｎとすると、ＫＶＣＯは、１／Ｒｇｅｎに比例する。そこで、ＣＤＲコントローラ２３は、下記（５）式に従って、抵抗Ｒｇｅｎの抵抗値の初期値Ｒｇｅｎ（ｄｅｆ）に対する補正量を決定すればよい。
Ｒｇｅｎ＝ＫＶＣＯ／ＫＶＣＯ（ｉｄｅａｌ）×（Ｒｇｅｎ（ｄｅｆ）） （５）
こうして、ＫＶＣＯキャリブレーションが終了すると、ＣＤＲコントローラ２３は、Ａ３，Ａ４において求めたＤＩＣ３２の理想のドレイン電流と抵抗Ｒｇｅｎの理想の抵抗値とをＰＬＬ回路に設定する（Ａ５）。これによって、ＩＣＯ３６の発振クロックの周波数は、目標周波数からずれる。そこで、Ａ２と同様の周波数キャリブレーションにより、ＣＤＲコントローラ２３は、電流源Ｉｇｅｎの電流量を変化させて、ＩＣＯ３６の周波数を目標周波数に一致させる（Ａ６）。

【0080】

このように、本実施形態においては、ＰＬＬ回路の高周波特性を決定するωＰＨが理想値となるように、ＰＬＬ回路の比例パスの高周波特性を改善するための帯域幅キャリブレーションを実施していることから、ＰＬＬ回路の特性のばらつきに拘わらず、ＣＤＲのジッタトレランスを改善することが可能である。

【0081】

本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適当な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

【符号の説明】

【0082】

１…メモリシステム、２…ホスト、３…メモリコントローラ、４…メモリチップ、１１…ＣＰＵ、１２…ＲＯＭ、１３…ＲＡＭ、１４…ＥＣＣ回路、１５…ホストＩ／Ｆ、１６…メモリＩ／Ｆ、１８…送信回路、１９…内部バス、２０…受信回路、２１…イコライザ、２２…サンプラ、２３…コントローラ、、３０…ＣＤＲ、３１…ＢＢＰＤ、３２…ＤＩＣ、３３…ＣＰＰＤ、３４…ＬＰＦ、３５…ＶＩＣ、３５ａ…オペアンプ、３６…ＩＣＯ、３７…Ｌ／Ｓ、３８…ＰＤＩＶ、３９…ＬＰＦ設定回路、４０…電圧生成回路、４１…ＰＦＤ、４２…ＣＰＰＦＤ、Ｉｇｅｎ…電流源、Ｔｄｉｃ，Ｔｄｉｃｃ…トランジスタ、Ｒｇｅｎ…抵抗。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】