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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022144318
(43)【公開日】2022-10-03
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
G11C 16/08 20060101AFI20220926BHJP
G11C 16/04 20060101ALI20220926BHJP
H01L 27/11582 20170101ALI20220926BHJP
H01L 21/336 20060101ALI20220926BHJP
H01L 27/11573 20170101ALI20220926BHJP
H01L 27/11565 20170101ALI20220926BHJP
H01L 27/11519 20170101ALI20220926BHJP
H01L 27/11526 20170101ALI20220926BHJP
H01L 27/11556 20170101ALI20220926BHJP
【ＦＩ】
G11C16/08 120
G11C16/04 170
H01L27/11582
H01L29/78 371
H01L27/11573
H01L27/11565
H01L27/11519
H01L27/11526
H01L27/11556
【審査請求】未請求
【請求項の数】14
【出願形態】ＯＬ
(21)【出願番号】P 2021045261
(22)【出願日】2021-03-18
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100119035
【弁理士】
【氏名又は名称】池上 徹真
(74)【代理人】
【識別番号】100141036
【弁理士】
【氏名又は名称】須藤 章
(74)【代理人】
【識別番号】100178984
【弁理士】
【氏名又は名称】高下 雅弘
(72)【発明者】
【氏名】佐野 京佑
(72)【発明者】
【氏名】池上 一隆
(72)【発明者】
【氏名】前田 高志
(72)【発明者】
【氏名】船附 里英子
【テーマコード（参考）】
5B225
5F083
5F101
【Ｆターム（参考）】
5B225BA19
5B225DA02
5B225DA09
5B225EA05
5B225EB10
5B225EG14
5B225FA02
5F083EP02
5F083EP18
5F083EP22
5F083EP33
5F083EP34
5F083EP76
5F083ER23
5F083ER30
5F083GA01
5F083GA10
5F083JA04
5F083JA19
5F083JA39
5F083KA01
5F083KA05
5F083KA13
5F083KA18
5F083LA05
5F083LA10
5F083LA12
5F083LA16
5F083LA21
5F083MA06
5F083MA16
5F083MA20
5F083ZA21
5F101BA01
5F101BA45
5F101BB02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE02
5F101BE05
5F101BE11
5F101BF05
(57)【要約】 （修正有）
【課題】読み出し動作の高速化がされた半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第１導電層ＷＬＥ４、第２導電層ＷＬＯ４及び第６導電層ＷＬＯ５に第１電圧を印加し、第３導電層及ＷＬＥ３び第５導電層ＷＬＥ５に第１電圧より高い第２電圧を印加し、その後、第１導電層に第１電圧より低い第３電圧を印加し、第６導電層に第１電圧より低い第４電圧を印加し、第２導電層に第１電圧より低い第５電圧を印加し、その後、第１導電層に第３電圧より高く第１電圧より低い第６電圧を印加し、第６導電層に前記第４電圧と異なり第１電圧より低い第７電圧を印加し、第２導電層に第５電圧より低い第８電圧を印加する、制御回路を備える。
【選択図】図１８
【解決手段】半導体記憶装置は、第１導電層ＷＬＥ４、第２導電層ＷＬＯ４及び第６導電層ＷＬＯ５に第１電圧を印加し、第３導電層及ＷＬＥ３び第５導電層ＷＬＥ５に第１電圧より高い第２電圧を印加し、その後、第１導電層に第１電圧より低い第３電圧を印加し、第６導電層に第１電圧より低い第４電圧を印加し、第２導電層に第１電圧より低い第５電圧を印加し、その後、第１導電層に第３電圧より高く第１電圧より低い第６電圧を印加し、第６導電層に前記第４電圧と異なり第１電圧より低い第７電圧を印加し、第２導電層に第５電圧より低い第８電圧を印加する、制御回路を備える。
【選択図】図１８
【特許請求の範囲】
【請求項1】
基板と、
前記基板から第１方向 (Z) に延伸するメモリピラーと、
前記基板の上に、前記基板と前記第１方向 (Z) に離間して、前記基板の基板面に平行に設けられ、前記メモリピラーと対向した第１導電層 (WLe4) と、
前記基板の上に、前記第１導電層と前記第１方向に交差する第２方向 (Y) において前記メモリピラーを介して隣り合い、前記基板面に平行に設けられ、前記メモリピラーと対向した第２導電層 (WLo4) と、
前記基板と前記第１導電層 (WLe4) の間に、前記基板面に平行に設けられ、前記メモリピラーと対向した第３導電層 (WLe3) と、
前記基板と前記第２導電層 (WLo4) の間に、前記第３導電層と前記第２方向 (Y) において前記メモリピラーを介して隣り合い、前記基板面に平行に設けられ、前記メモリピラーと対向した第４導電層 (WLo3) と、
前記第１導電層 (WLe4) の上に、前記基板面に平行に設けられ、前記メモリピラーと対向した第５導電層 (WLe5) と、
前記第２導電層 (WLo4) の上に、前記第５導電層 (WLe5) と前記第２方向 (Y) において前記メモリピラーを介して隣り合い、前記基板面に平行に設けられ、前記メモリピラーと対向した第６導電層 (WLo5) と、
前記第１導電層 (WLe4) と前記メモリピラーとの間に形成された第１メモリセルと、
前記第２導電層と前記メモリピラーとの間に形成された第２メモリセルと、
前記第３導電層と前記メモリピラーとの間に形成された第３メモリセルと、
前記第４導電層と前記メモリピラーとの間に形成された第４メモリセルと、
前記第５導電層と前記メモリピラーとの間に形成された第５メモリセルと、
前記第６導電層と前記メモリピラーとの間に形成された第６メモリセルと、
前記第１導電層 (WLe4) 、前記第２導電層 (WLo4) 及び前記第６導電層 (WLo5) に第１電圧 (Vread) を印加し、前記第３導電層 (WLe3) 及び前記第５導電層 (WLe5) に前記第１電圧 (Vread) より高い第２電圧 (Vreadk) を印加し、その後、
前記第１導電層 (WLe4) に前記第１電圧 (Vread) より低い第３電圧 (Vkick0) を印加し、前記第６導電層 (WLo5) に前記第１電圧 (Vread) より低い第４電圧 (Vkick1) を印加し、前記第２導電層 (WL04) に前記第１電圧 (Vread) より低い第５電圧 (Vss) を印加し、その後、
前記第１導電層 (WLe4) に前記第３電圧 (Vkick0) より高く前記第１電圧 (Vread) より低い第６電圧 (Vcg) を印加し、前記第６導電層 (WLo5) に前記第４電圧 (Vkick1) と異なり前記第１電圧 (Vread) より低い第７電圧 (Vm) を印加し、前記第２導電層 (WLo4) に前記第５電圧 (Vss) より低い第８電圧 (Vneg) を印加する、
制御回路と、
を備える半導体記憶装置。
前記基板から第１方向 (Z) に延伸するメモリピラーと、
前記基板の上に、前記基板と前記第１方向 (Z) に離間して、前記基板の基板面に平行に設けられ、前記メモリピラーと対向した第１導電層 (WLe4) と、
前記基板の上に、前記第１導電層と前記第１方向に交差する第２方向 (Y) において前記メモリピラーを介して隣り合い、前記基板面に平行に設けられ、前記メモリピラーと対向した第２導電層 (WLo4) と、
前記基板と前記第１導電層 (WLe4) の間に、前記基板面に平行に設けられ、前記メモリピラーと対向した第３導電層 (WLe3) と、
前記基板と前記第２導電層 (WLo4) の間に、前記第３導電層と前記第２方向 (Y) において前記メモリピラーを介して隣り合い、前記基板面に平行に設けられ、前記メモリピラーと対向した第４導電層 (WLo3) と、
前記第１導電層 (WLe4) の上に、前記基板面に平行に設けられ、前記メモリピラーと対向した第５導電層 (WLe5) と、
前記第２導電層 (WLo4) の上に、前記第５導電層 (WLe5) と前記第２方向 (Y) において前記メモリピラーを介して隣り合い、前記基板面に平行に設けられ、前記メモリピラーと対向した第６導電層 (WLo5) と、
前記第１導電層 (WLe4) と前記メモリピラーとの間に形成された第１メモリセルと、
前記第２導電層と前記メモリピラーとの間に形成された第２メモリセルと、
前記第３導電層と前記メモリピラーとの間に形成された第３メモリセルと、
前記第４導電層と前記メモリピラーとの間に形成された第４メモリセルと、
前記第５導電層と前記メモリピラーとの間に形成された第５メモリセルと、
前記第６導電層と前記メモリピラーとの間に形成された第６メモリセルと、
前記第１導電層 (WLe4) 、前記第２導電層 (WLo4) 及び前記第６導電層 (WLo5) に第１電圧 (Vread) を印加し、前記第３導電層 (WLe3) 及び前記第５導電層 (WLe5) に前記第１電圧 (Vread) より高い第２電圧 (Vreadk) を印加し、その後、
前記第１導電層 (WLe4) に前記第１電圧 (Vread) より低い第３電圧 (Vkick0) を印加し、前記第６導電層 (WLo5) に前記第１電圧 (Vread) より低い第４電圧 (Vkick1) を印加し、前記第２導電層 (WL04) に前記第１電圧 (Vread) より低い第５電圧 (Vss) を印加し、その後、
前記第１導電層 (WLe4) に前記第３電圧 (Vkick0) より高く前記第１電圧 (Vread) より低い第６電圧 (Vcg) を印加し、前記第６導電層 (WLo5) に前記第４電圧 (Vkick1) と異なり前記第１電圧 (Vread) より低い第７電圧 (Vm) を印加し、前記第２導電層 (WLo4) に前記第５電圧 (Vss) より低い第８電圧 (Vneg) を印加する、
制御回路と、
を備える半導体記憶装置。
【請求項2】
前記制御回路は、
前記第１導電層、前記第２導電層及び前記第６導電層に前記第１電圧を印加し、前記第３導電層及び前記第５導電層に前記第１電圧より高い前記第２電圧を印加するときに、前記第４導電層に前記第１電圧を印加し、
前記第１導電層に前記第１電圧より低い前記第３電圧を印加し、前記第６導電層に前記第１電圧より低い前記第４電圧を印加し、前記第２導電層に前記第１電圧より低い前記第５電圧を印加するときに、前記第４導電層に前記第４電圧を印加し、
前記第１導電層に前記第３電圧より高く前記第１電圧より低い前記第６電圧を印加し、前記第６導電層に前記第４電圧と異なり前記第１電圧より低い前記第７電圧を印加し、前記第２導電層に前記第５電圧より低い前記第８電圧を印加するときに、前記第４導電層に前記第７電圧を印加する、
請求項１記載の半導体記憶装置。
前記第１導電層、前記第２導電層及び前記第６導電層に前記第１電圧を印加し、前記第３導電層及び前記第５導電層に前記第１電圧より高い前記第２電圧を印加するときに、前記第４導電層に前記第１電圧を印加し、
前記第１導電層に前記第１電圧より低い前記第３電圧を印加し、前記第６導電層に前記第１電圧より低い前記第４電圧を印加し、前記第２導電層に前記第１電圧より低い前記第５電圧を印加するときに、前記第４導電層に前記第４電圧を印加し、
前記第１導電層に前記第３電圧より高く前記第１電圧より低い前記第６電圧を印加し、前記第６導電層に前記第４電圧と異なり前記第１電圧より低い前記第７電圧を印加し、前記第２導電層に前記第５電圧より低い前記第８電圧を印加するときに、前記第４導電層に前記第７電圧を印加する、
請求項１記載の半導体記憶装置。
【請求項3】
前記基板と前記第４導電層の間に、前記基板面に平行に設けられ、前記メモリピラーと対向した第７導電層と、
前記第７導電層と前記メモリピラーとの間に形成された第７メモリセルと、
をさらに備え、
前記制御回路は、
前記第１導電層、前記第２導電層及び前記第６導電層に前記第１電圧を印加し、前記第３導電層及び前記第５導電層に前記第１電圧より高い前記第２電圧を印加するときに、前記第４導電層に前記第１電圧を印加し、前記第７導電層に前記第１電圧を印加し、
前記第１導電層に前記第１電圧より低い前記第３電圧を印加し、前記第６導電層に前記第１電圧より低い前記第４電圧を印加し、前記第２導電層に前記第１電圧より低い前記第５電圧を印加するときに、前記第４導電層に前記第５電圧を印加し、前記第７導電層に前記第４電圧を印加し、
前記第１導電層に前記第３電圧より高く前記第１電圧より低い前記第６電圧を印加し、前記第６導電層に前記第４電圧と異なり前記第１電圧より低い前記第７電圧を印加し、前記第２導電層に前記第５電圧より低い前記第８電圧を印加するときに、前記第４導電層に前記第８電圧を印加し、前記第７導電層に前記第７電圧を印加する、
請求項１記載の半導体記憶装置。
前記第７導電層と前記メモリピラーとの間に形成された第７メモリセルと、
をさらに備え、
前記制御回路は、
前記第１導電層、前記第２導電層及び前記第６導電層に前記第１電圧を印加し、前記第３導電層及び前記第５導電層に前記第１電圧より高い前記第２電圧を印加するときに、前記第４導電層に前記第１電圧を印加し、前記第７導電層に前記第１電圧を印加し、
前記第１導電層に前記第１電圧より低い前記第３電圧を印加し、前記第６導電層に前記第１電圧より低い前記第４電圧を印加し、前記第２導電層に前記第１電圧より低い前記第５電圧を印加するときに、前記第４導電層に前記第５電圧を印加し、前記第７導電層に前記第４電圧を印加し、
前記第１導電層に前記第３電圧より高く前記第１電圧より低い前記第６電圧を印加し、前記第６導電層に前記第４電圧と異なり前記第１電圧より低い前記第７電圧を印加し、前記第２導電層に前記第５電圧より低い前記第８電圧を印加するときに、前記第４導電層に前記第８電圧を印加し、前記第７導電層に前記第７電圧を印加する、
請求項１記載の半導体記憶装置。
【請求項4】
前記基板と前記第３導電層の間に、前記基板面に平行に設けられ、前記メモリピラーと対向した第７導電層と、
前記基板と前記第４導電層の間に、前記第７導電層と前記第２方向において前記メモリピラーを介して隣り合い、前記基板面に平行に設けられ、前記メモリピラーと対向した第８導電層と、
前記第５導電層の上に、前記基板面に平行に設けられ、前記メモリピラーと対向した第９導電層と、
前記第６導電層の上に、前記第９導電層と前記第２方向において前記メモリピラーを介して隣り合い、前記基板面に平行に設けられ、前記メモリピラーと対向した第１０導電層と、
をさらに備え、
前記第７導電層と前記メモリピラーとの間に形成された第７メモリセルと、
前記第８導電層と前記メモリピラーとの間に形成された第８メモリセルと、
前記第９導電層と前記メモリピラーとの間に形成された第９メモリセルと、
前記第１０導電層と前記メモリピラーとの間に形成された第１０メモリセルと、
をさらに備え、
前記制御回路は、
前記第１導電層、前記第２導電層及び前記第６導電層に前記第１電圧を印加し、前記第３導電層及び前記第５導電層に前記第１電圧より高い前記第２電圧を印加し、前記第４導電層に前記第１電圧を印加するときに、前記第７導電層、前記第８導電層、前記第９導電層及び前記第１０導電層に前記第１電圧を印加し、
前記第１導電層に前記第１電圧より低い前記第３電圧を印加し、前記第６導電層に前記第１電圧より低い前記第４電圧を印加し、前記第２導電層に前記第１電圧より低い前記第５電圧を印加し、前記第４導電層に前記第４電圧を印加するときに、前記第８導電層及び前記第１０導電層に前記第５電圧を印加し、
前記第１導電層に前記第３電圧より高く前記第１電圧より低い前記第６電圧を印加し、前記第６導電層に前記第４電圧より高く前記第１電圧より低い前記第７電圧を印加し、前記第２導電層に前記第５電圧より低い前記第８電圧を印加し、前記第４導電層に前記第７電圧を印加するときに、前記第８導電層及び前記第１０導電層に前記第８電圧を印加する、
請求項２記載の半導体記憶装置。
前記基板と前記第４導電層の間に、前記第７導電層と前記第２方向において前記メモリピラーを介して隣り合い、前記基板面に平行に設けられ、前記メモリピラーと対向した第８導電層と、
前記第５導電層の上に、前記基板面に平行に設けられ、前記メモリピラーと対向した第９導電層と、
前記第６導電層の上に、前記第９導電層と前記第２方向において前記メモリピラーを介して隣り合い、前記基板面に平行に設けられ、前記メモリピラーと対向した第１０導電層と、
をさらに備え、
前記第７導電層と前記メモリピラーとの間に形成された第７メモリセルと、
前記第８導電層と前記メモリピラーとの間に形成された第８メモリセルと、
前記第９導電層と前記メモリピラーとの間に形成された第９メモリセルと、
前記第１０導電層と前記メモリピラーとの間に形成された第１０メモリセルと、
をさらに備え、
前記制御回路は、
前記第１導電層、前記第２導電層及び前記第６導電層に前記第１電圧を印加し、前記第３導電層及び前記第５導電層に前記第１電圧より高い前記第２電圧を印加し、前記第４導電層に前記第１電圧を印加するときに、前記第７導電層、前記第８導電層、前記第９導電層及び前記第１０導電層に前記第１電圧を印加し、
前記第１導電層に前記第１電圧より低い前記第３電圧を印加し、前記第６導電層に前記第１電圧より低い前記第４電圧を印加し、前記第２導電層に前記第１電圧より低い前記第５電圧を印加し、前記第４導電層に前記第４電圧を印加するときに、前記第８導電層及び前記第１０導電層に前記第５電圧を印加し、
前記第１導電層に前記第３電圧より高く前記第１電圧より低い前記第６電圧を印加し、前記第６導電層に前記第４電圧より高く前記第１電圧より低い前記第７電圧を印加し、前記第２導電層に前記第５電圧より低い前記第８電圧を印加し、前記第４導電層に前記第７電圧を印加するときに、前記第８導電層及び前記第１０導電層に前記第８電圧を印加する、
請求項２記載の半導体記憶装置。
【請求項5】
前記第７電圧は前記第４電圧より高い、
請求項１乃至請求項４いずれか一項記載の半導体記憶装置。
請求項１乃至請求項４いずれか一項記載の半導体記憶装置。
【請求項6】
前記第３電圧と前記第４電圧を同時に印加する、
請求項１乃至請求項５いずれか一項記載の半導体記憶装置。
請求項１乃至請求項５いずれか一項記載の半導体記憶装置。
【請求項7】
基板と、
前記基板から第１方向に延伸するメモリピラーと、
前記基板の上に、前記基板と前記第１方向に離間して、前記基板の基板面に平行に設けられ、前記メモリピラーと対向した第１導電層と、
前記基板の上に、前記第１導電層と前記第１方向に交差する第２方向において前記メモリピラーを介して隣り合い、前記基板面に平行に設けられ、前記メモリピラーと対向した第２導電層と、
前記基板と前記第１導電層の間に、前記基板面に平行に設けられ、前記メモリピラーと対向した第３導電層と、
前記基板と前記第２導電層の間に、前記第３導電層と前記第２方向において前記メモリピラーを介して隣り合い、前記基板面に平行に設けられ、前記メモリピラーと対向した第４導電層と、
前記第１導電層の上に、前記基板面に平行に設けられ、前記メモリピラーと対向した第５導電層と、
前記第２導電層の上に、前記第５導電層と前記第２方向において前記メモリピラーを介して隣り合い、前記基板面に平行に設けられ、前記メモリピラーと対向した第６導電層と、
前記基板と前記第３導電層の間に、前記基板面に平行に設けられ、前記メモリピラーと対向した第７導電層と、
前記基板と前記第４導電層の間に、前記第７導電層と前記第２方向において前記メモリピラーを介して隣り合い、前記基板面に平行に設けられ、前記メモリピラーと対向した第８導電層と、
前記第５導電層の上に、前記基板面に平行に設けられ、前記メモリピラーと対向した第９導電層と、
前記第６導電層の上に、前記第９導電層と前記第２方向において前記メモリピラーを介して隣り合い、前記基板面に平行に設けられ、前記メモリピラーと対向した第１０導電層と、
前記第１導電層と前記メモリピラーとの間に形成された第１メモリセルと、
前記第２導電層と前記メモリピラーとの間に形成された第２メモリセルと、
前記第３導電層と前記メモリピラーとの間に形成された第３メモリセルと、
前記第４導電層と前記メモリピラーとの間に形成された第４メモリセルと、
前記第５導電層と前記メモリピラーとの間に形成された第５メモリセルと、
前記第６導電層と前記メモリピラーとの間に形成された第６メモリセルと、
前記第７導電層と前記メモリピラーとの間に形成された第７メモリセルと、
前記第８導電層と前記メモリピラーとの間に形成された第８メモリセルと、
前記第９導電層と前記メモリピラーとの間に形成された第９メモリセルと、
前記第１０導電層と前記メモリピラーとの間に形成された第１０メモリセルと、
前記第１導電層、前記第２導電層、前記第４導電層、前記第６導電層、前記第７導電層、前記第８導電層、前記第９導電層及び前記第１０導電層に第１電圧を印加し、前記第３導電層及び前記第５導電層に前記第１電圧より高い第２電圧を印加し、その後、
前記第１導電層に前記第１電圧より低い第３電圧を印加し、前記第８導電層及び前記第１０導電層に前記第１電圧より低い第４電圧を印加し、前記第２導電層、前記第４導電層及び前記第６導電層に前記第１電圧より低い第５電圧を印加し、その後、
前記第１導電層に前記第３電圧より高く前記第１電圧より低い第６電圧を印加し、前記第８導電層及び前記第１０導電層に前記第４電圧と異なり前記第１電圧より低い第７電圧を印加し、前記第２導電層、前記第４導電層及び前記第６導電層に前記第５電圧より低い第８電圧を印加する、
制御回路と、
を備える半導体記憶装置。
前記基板から第１方向に延伸するメモリピラーと、
前記基板の上に、前記基板と前記第１方向に離間して、前記基板の基板面に平行に設けられ、前記メモリピラーと対向した第１導電層と、
前記基板の上に、前記第１導電層と前記第１方向に交差する第２方向において前記メモリピラーを介して隣り合い、前記基板面に平行に設けられ、前記メモリピラーと対向した第２導電層と、
前記基板と前記第１導電層の間に、前記基板面に平行に設けられ、前記メモリピラーと対向した第３導電層と、
前記基板と前記第２導電層の間に、前記第３導電層と前記第２方向において前記メモリピラーを介して隣り合い、前記基板面に平行に設けられ、前記メモリピラーと対向した第４導電層と、
前記第１導電層の上に、前記基板面に平行に設けられ、前記メモリピラーと対向した第５導電層と、
前記第２導電層の上に、前記第５導電層と前記第２方向において前記メモリピラーを介して隣り合い、前記基板面に平行に設けられ、前記メモリピラーと対向した第６導電層と、
前記基板と前記第３導電層の間に、前記基板面に平行に設けられ、前記メモリピラーと対向した第７導電層と、
前記基板と前記第４導電層の間に、前記第７導電層と前記第２方向において前記メモリピラーを介して隣り合い、前記基板面に平行に設けられ、前記メモリピラーと対向した第８導電層と、
前記第５導電層の上に、前記基板面に平行に設けられ、前記メモリピラーと対向した第９導電層と、
前記第６導電層の上に、前記第９導電層と前記第２方向において前記メモリピラーを介して隣り合い、前記基板面に平行に設けられ、前記メモリピラーと対向した第１０導電層と、
前記第１導電層と前記メモリピラーとの間に形成された第１メモリセルと、
前記第２導電層と前記メモリピラーとの間に形成された第２メモリセルと、
前記第３導電層と前記メモリピラーとの間に形成された第３メモリセルと、
前記第４導電層と前記メモリピラーとの間に形成された第４メモリセルと、
前記第５導電層と前記メモリピラーとの間に形成された第５メモリセルと、
前記第６導電層と前記メモリピラーとの間に形成された第６メモリセルと、
前記第７導電層と前記メモリピラーとの間に形成された第７メモリセルと、
前記第８導電層と前記メモリピラーとの間に形成された第８メモリセルと、
前記第９導電層と前記メモリピラーとの間に形成された第９メモリセルと、
前記第１０導電層と前記メモリピラーとの間に形成された第１０メモリセルと、
前記第１導電層、前記第２導電層、前記第４導電層、前記第６導電層、前記第７導電層、前記第８導電層、前記第９導電層及び前記第１０導電層に第１電圧を印加し、前記第３導電層及び前記第５導電層に前記第１電圧より高い第２電圧を印加し、その後、
前記第１導電層に前記第１電圧より低い第３電圧を印加し、前記第８導電層及び前記第１０導電層に前記第１電圧より低い第４電圧を印加し、前記第２導電層、前記第４導電層及び前記第６導電層に前記第１電圧より低い第５電圧を印加し、その後、
前記第１導電層に前記第３電圧より高く前記第１電圧より低い第６電圧を印加し、前記第８導電層及び前記第１０導電層に前記第４電圧と異なり前記第１電圧より低い第７電圧を印加し、前記第２導電層、前記第４導電層及び前記第６導電層に前記第５電圧より低い第８電圧を印加する、
制御回路と、
を備える半導体記憶装置。
【請求項8】
前記第７電圧は前記第４電圧より高い、
請求項７記載の半導体記憶装置。
請求項７記載の半導体記憶装置。
【請求項9】
前記基板と前記第７導電層の間に、前記基板面に平行に設けられ、前記メモリピラーと対向した第１１導電層と、
前記基板と前記第８導電層の間に、前記第１１導電層と前記第２方向において前記メモリピラーを介して隣り合い、前記基板面に平行に設けられ、前記メモリピラーと対向した第１２導電層と、
前記第９導電層の上に、前記基板面に平行に設けられ、前記メモリピラーと対向した第１３導電層と、
前記第１０導電層の上に、前記第１３導電層と前記第２方向において前記メモリピラーを介して隣り合い、前記基板面に平行に設けられ、前記メモリピラーと対向した第１４導電層と、
前記第１１導電層と前記メモリピラーとの間に形成された第１１メモリセルと、
前記第１２導電層と前記メモリピラーとの間に形成された第１２メモリセルと、
前記第１３導電層と前記メモリピラーとの間に形成された第１３メモリセルと、
前記第１４導電層と前記メモリピラーとの間に形成された第１４メモリセルと、
をさらに備え、
前記制御回路は、
前記第１導電層、前記第２導電層、前記第４導電層、前記第６導電層、前記第７導電層、前記第８導電層、前記第９導電層及び前記第１０導電層に前記第１電圧を印加し、前記第３導電層及び前記第５導電層に前記第２電圧を印加するときに、前記第１１導電層、前記第１２導電層、前記第１３導電層及び前記第１４導電層に前記第１電圧を印加し、
前記第１導電層に前記第３電圧を印加し、前記第８導電層及び前記第１０導電層に前記第４電圧を印加し、前記第２導電層、前記第４導電層及び前記第６導電層に前記第５電圧を印加するときに、前記第１２導電層及び前記第１４導電層に前記第４電圧より高く前記第１電圧より低い第９電圧を印加し、
前記第１導電層に前記第３電圧より高く前記第１電圧より低い前記第６電圧を印加し、前記第８導電層及び前記第１０導電層に前記第７電圧を印加し、前記第２導電層、前記第４導電層及び前記第６導電層に前記第８電圧を印加するときに、前記第１２導電層及び前記第１４導電層に前記第９電圧と異なり前記第１電圧より低い第１０電圧を印加する、
請求項７又は請求項８記載の半導体記憶装置。
前記基板と前記第８導電層の間に、前記第１１導電層と前記第２方向において前記メモリピラーを介して隣り合い、前記基板面に平行に設けられ、前記メモリピラーと対向した第１２導電層と、
前記第９導電層の上に、前記基板面に平行に設けられ、前記メモリピラーと対向した第１３導電層と、
前記第１０導電層の上に、前記第１３導電層と前記第２方向において前記メモリピラーを介して隣り合い、前記基板面に平行に設けられ、前記メモリピラーと対向した第１４導電層と、
前記第１１導電層と前記メモリピラーとの間に形成された第１１メモリセルと、
前記第１２導電層と前記メモリピラーとの間に形成された第１２メモリセルと、
前記第１３導電層と前記メモリピラーとの間に形成された第１３メモリセルと、
前記第１４導電層と前記メモリピラーとの間に形成された第１４メモリセルと、
をさらに備え、
前記制御回路は、
前記第１導電層、前記第２導電層、前記第４導電層、前記第６導電層、前記第７導電層、前記第８導電層、前記第９導電層及び前記第１０導電層に前記第１電圧を印加し、前記第３導電層及び前記第５導電層に前記第２電圧を印加するときに、前記第１１導電層、前記第１２導電層、前記第１３導電層及び前記第１４導電層に前記第１電圧を印加し、
前記第１導電層に前記第３電圧を印加し、前記第８導電層及び前記第１０導電層に前記第４電圧を印加し、前記第２導電層、前記第４導電層及び前記第６導電層に前記第５電圧を印加するときに、前記第１２導電層及び前記第１４導電層に前記第４電圧より高く前記第１電圧より低い第９電圧を印加し、
前記第１導電層に前記第３電圧より高く前記第１電圧より低い前記第６電圧を印加し、前記第８導電層及び前記第１０導電層に前記第７電圧を印加し、前記第２導電層、前記第４導電層及び前記第６導電層に前記第８電圧を印加するときに、前記第１２導電層及び前記第１４導電層に前記第９電圧と異なり前記第１電圧より低い第１０電圧を印加する、
請求項７又は請求項８記載の半導体記憶装置。
【請求項10】
前記第１０電圧は前記第９電圧より高い、
請求項９記載の半導体記憶装置。
請求項９記載の半導体記憶装置。
【請求項11】
前記第３電圧と前記第４電圧と前記第９電圧を同時に印加する、
請求項９又は請求項１０記載の半導体記憶装置。
請求項９又は請求項１０記載の半導体記憶装置。
【請求項12】
前記第５電圧は、前記第３電圧及び前記第４電圧より低い、
請求項１乃至請求項１１いずれか一項記載の半導体記憶装置。
請求項１乃至請求項１１いずれか一項記載の半導体記憶装置。
【請求項13】
前記制御回路は、
シーケンサと、
前記シーケンサに接続され、前記第１導電層に前記第１電圧を印加するための第１レギュレータ回路と、
前記シーケンサに接続され、前記第３導電層及び第５導電層に前記第２電圧を印加するための第２レギュレータ回路と、
前記シーケンサに接続され、前記第１導電層に前記第６電圧を印加するための第３レギュレータ回路と、
前記シーケンサに接続され、前記第４導電層及び前記第６導電層に前記第７電圧を印加するための第４レギュレータ回路と、
を有する請求項１乃至請求項１２いずれか一項記載の半導体記憶装置。
シーケンサと、
前記シーケンサに接続され、前記第１導電層に前記第１電圧を印加するための第１レギュレータ回路と、
前記シーケンサに接続され、前記第３導電層及び第５導電層に前記第２電圧を印加するための第２レギュレータ回路と、
前記シーケンサに接続され、前記第１導電層に前記第６電圧を印加するための第３レギュレータ回路と、
前記シーケンサに接続され、前記第４導電層及び前記第６導電層に前記第７電圧を印加するための第４レギュレータ回路と、
を有する請求項１乃至請求項１２いずれか一項記載の半導体記憶装置。
【請求項14】
前記第１メモリセルは第１電荷蓄積膜を含み、
前記第２メモリセルは第２電荷蓄積膜を含み、
前記第１電荷蓄積膜と前記第２電荷蓄積膜は、前記第１電荷蓄積膜及び前記第２電荷蓄積膜に含まれる材料を含む膜により接続されている、
請求項１乃至請求項１３いずれか一項記載の半導体記憶装置。
前記第２メモリセルは第２電荷蓄積膜を含み、
前記第１電荷蓄積膜と前記第２電荷蓄積膜は、前記第１電荷蓄積膜及び前記第２電荷蓄積膜に含まれる材料を含む膜により接続されている、
請求項１乃至請求項１３いずれか一項記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
不揮発性半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１７－１６８１６３号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
実施形態の目的は、読み出し動作の高速化がされた半導体記憶装置を提供することである。
【課題を解決するための手段】
【0005】
実施形態の半導体製造装置は、基板と、前記基板から第１方向に延伸するメモリピラーと、前記基板の上に、前記基板と前記第１方向に離間して、前記基板の基板面に平行に設けられ、前記メモリピラーと対向した第１導電層と、前記基板の上に、前記第１導電層と前記第１方向に交差する第２方向において前記メモリピラーを介して隣り合い、前記基板面に平行に設けられ、前記メモリピラーと対向した第２導電層と、前記基板と前記第１導電層の間に、前記基板面に平行に設けられ、前記メモリピラーと対向した第３導電層と、前記基板と前記第２導電層の間に、前記第３導電層と前記第２方向において前記メモリピラーを介して隣り合い、前記基板面に平行に設けられ、前記メモリピラーと対向した第４導電層と、前記第１導電層の上に、前記基板面に平行に設けられ、前記メモリピラーと対向した第５導電層と、前記第２導電層の上に、前記第５導電層と前記第２方向において前記メモリピラーを介して隣り合い、前記基板面に平行に設けられ、前記メモリピラーと対向した第６導電層と、前記第１導電層と前記メモリピラーとの間に形成された第１メモリセルと、前記第２導電層と前記メモリピラーとの間に形成された第２メモリセルと、前記第３導電層と前記メモリピラーとの間に形成された第３メモリセルと、前記第４導電層と前記メモリピラーとの間に形成された第４メモリセルと、前記第５導電層と前記メモリピラーとの間に形成された第５メモリセルと、前記第６導電層と前記メモリピラーとの間に形成された第６メモリセルと、前記第１導電層、前記第２導電層及び前記第６導電層に第１電圧を印加し、前記第３導電層及び前記第５導電層に前記第１電圧より高い第２電圧を印加し、その後、前記第１導電層に前記第１電圧より低い第３電圧を印加し、前記第６導電層に前記第１電圧より低い第４電圧を印加し、前記第２導電層に前記第１電圧より低い第５電圧を印加し、その後、前記第１導電層に前記第３電圧より高く前記第１電圧より低い第６電圧を印加し、前記第６導電層に前記第４電圧と異なり前記第１電圧より低い第７電圧を印加し、前記第２導電層に前記第５電圧より低い第８電圧を印加する、制御回路と、を備える。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係る半導体記憶装置を含むメモリシステムの構成を示すブロック図である。
【図2】第１実施形態に係る半導体記憶装置中のメモリセルアレイの回路構成を示す模式図である。
【図3】第１実施形態に係るセレクトゲート線、ビット線、及びメモリピラーの平面レイアウトを示す模式図である。
【図4】第１実施形態に係るワード線及びメモリピラーの平面レイアウトを示す模式図である。
【図11】第１実施形態に係る半導体記憶装置におけるメモリピラー（隣接する２つのＮＡＮＤストリング）の等価回路を示す図である。
【図12】第１実施形態に係る電圧生成回路、ドライバセット、セレクトゲート線又はワード線の電気的接続を説明するための図である。
【図13】第１実施形態に係る電圧生成回路、ドライバセット、セレクトゲート線又はワード線の電気的接続を説明するための図である。
【図14】第１実施形態に係る偶数ワード線ドライバとロウデコーダの電気的接続を説明するための模式図である。
【図15】第１実施形態に係る奇数ワード線ドライバとロウデコーダの電気的接続を説明するための模式図である。
【図16】第１実施形態に係る電圧生成回路２７と偶数ワード線ドライバ２８の電気的接続を説明するための模式図である。
【図17】第１実施形態に係る電圧生成回路２７と奇数ワード線ドライバ２８の電気的接続を説明するための模式図である。
【図18】第１実施形態の半導体記憶装置において、メモリピラー（隣接する２つのＮＡＮＤストリング）の等価回路、及びそれぞれのメモリセルトランジスタにワード線を介して印加される電圧を模式的に示す図である。
【図19】第１実施形態の半導体記憶装置において、データ読み出し動作時における、各種信号のタイミングチャートを模式的に示す図である。
【図20】比較形態の半導体記憶装置において、メモリピラー（隣接する２つのＮＡＮＤストリング）の等価回路、及びそれぞれのメモリセルトランジスタにワード線を介して印加される電圧を模式的に示す図である。
【図21】比較形態の半導体記憶装置において、データ読み出し動作時における、各種信号のタイミングチャートを模式的に示す図である。
【図22】第２実施形態の半導体記憶装置において、メモリピラー（隣接する２つのＮＡＮＤストリング）の等価回路、及びそれぞれのメモリセルトランジスタにワード線を介して印加される電圧を模式的に示す図である。
【図23】第２実施形態の半導体記憶装置において、データ読み出し動作時における、各種信号のタイミングチャートを模式的に示す図である。
【図24】第３実施形態の半導体記憶装置において、メモリピラー（隣接する２つのＮＡＮＤストリング）の等価回路、及びそれぞれのメモリセルトランジスタにワード線を介して印加される電圧を模式的に示す図である。
【図25】第３実施形態の半導体記憶装置において、データ読み出し動作時における、各種信号のタイミングチャートを模式的に示す図である。
【図26】第４実施形態の半導体記憶装置において、メモリピラー（隣接する２つのＮＡＮＤストリング）の等価回路、及びそれぞれのメモリセルトランジスタにワード線を介して印加される電圧を模式的に示す図である。
【図27】第４実施形態の半導体記憶装置において、データ読み出し動作時における、各種信号のタイミングチャートを模式的に示す図である。
【図28】第５実施形態の半導体記憶装置において、メモリピラー（隣接する２つのＮＡＮＤストリング）の等価回路、及びそれぞれのメモリセルトランジスタにワード線を介して印加される電圧を模式的に示す図である。
【図29】第５実施形態の半導体記憶装置において、データ読み出し動作時における、各種信号のタイミングチャートを模式的に示す図である。
【発明を実施するための形態】
【0007】
以下、図面を用いて実施形態を説明する。なお、図面中、同一又は類似の箇所には、同一又は類似の符号を付している。
【0008】
（第１実施形態）
図１は、第１実施形態に係る半導体記憶装置１を含むメモリシステム３の構成の一例を示すブロック図である。第１実施形態に係る半導体記憶装置１を含むメモリシステム３の構成は図１に示す構成に限定されない。
図１は、第１実施形態に係る半導体記憶装置１を含むメモリシステム３の構成の一例を示すブロック図である。第１実施形態に係る半導体記憶装置１を含むメモリシステム３の構成は図１に示す構成に限定されない。
【0009】
図１に示すように、メモリシステム３は、半導体記憶装置１およびメモリコントローラ２を含む。メモリシステム３は、例えば、ＳＳＤ（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ）、ＳＤＴＭカードのようなメモリカード等である。メモリシステム３は、ホストデバイス（図示は省略）を含んでもよい。
【0010】
半導体記憶装置１は、例えば、メモリコントローラ２に接続し、メモリコントローラ２を用いて制御される。メモリコントローラ２は、例えば、ホストデバイスから半導体記憶装置１の動作に必要な命令を受信し、当該命令を半導体記憶装置１に送信する。メモリコントローラ２は、当該命令を半導体記憶装置１に送信し、半導体記憶装置１からのデータの読み出し、半導体記憶装置１へのデータの書込み、または半導体記憶装置１のデータの消去を制御する。本実施形態において、半導体記憶装置１は、例えば、ＮＡＮＤ型フラッシュメモリである。
【0011】
図１に示すように、半導体記憶装置１は、メモリセルアレイ２１、入出力回路２２、ロジック制御回路２３、シーケンサ２４、レジスタ２５、レディ／ビジー制御回路２６、電圧生成回路２７、ドライバセット２８、ロウデコーダ２９、センスアンプ３０、入出力用パッド群７１、及びロジック制御用パッド群７２を含む。半導体記憶装置１では、書き込みデータＤＡＴをメモリセルアレイ２１に記憶させる書き込み動作、読み出しデータＤＡＴをメモリセルアレイ２１から読み出す読み出し動作等の、各種動作が実行される。本実施形態に係る半導体記憶装置１の構成は図１に示す構成に限定されない。
【0012】
メモリセルアレイ２１は、例えば、センスアンプ３０、ロウデコーダ２９、およびドライバセット２８と接続される。メモリセルアレイ２１は、ブロックＢＬＫＯ、ＢＬＫ１、・・・、ＢＬＫｎ（ｎは１以上の整数）を含む。詳細は後述するが、ブロックＢＬＫの各々は、複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、・・・）を含む。ストリングユニットＳＵの各々は、ビット線およびワード線に関連付けられた複数の不揮発性メモリセルを含む。ブロックＢＬＫは、例えばデータの消去単位となる。同一ブロックＢＬＫ内に含まれるメモリセルトランジスタＭＴ（図２）の保持するデータは、一括して消去される。
【0013】
半導体記憶装置１では、例えば、ＴＬＣ（Ｔｒｉｐｌｅ－Ｌｅｖｅｌ Ｃｅｌｌ）方式またはＱＬＣ（Ｑｕａｄｒｕｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）方式を適用可能である。ＴＬＣ方式では、各メモリセルに３ビットのデータが保持され、ＱＬＣ方式では、各メモリセルに４ビットのデータが保持される。なお、各メモリセルに２ビット以下のデータが保持されてもよく、５ビット以上のデータが保持されてもよい。
【0014】
入出力回路２２は、例えば、レジスタ２５、ロジック制御回路２３、およびセンスアンプ３０に接続される。入出力回路２２は、メモリコントローラ２と半導体記憶装置１との間で、データ信号ＤＱ＜７：０＞の送受信を制御する。
【0015】
データ信号ＤＱ＜７：０＞は、８ビットの信号である。データ信号ＤＱ＜７：０＞は、半導体記憶装置１とメモリコントローラ２との間で送受信されるデータの実体であり、コマンドＣＭＤ、データＤＡＴ、アドレス情報ＡＤＤ、およびステータス情報ＳＴＳ等を含む。コマンドＣＭＤは、例えば、ホストデバイス（メモリコントローラ２）から半導体記憶装置１に送信される命令を実行するための命令を含む。データＤＡＴは、半導体記憶装置１への書き込みデータＤＡＴまたは半導体記憶装置１からの読み出しデータＤＡＴを含む。アドレス情報ＡＤＤは、例えば、ビット線およびワード線に関連付けられた複数の不揮発性メモリセルを選択するためのカラムアドレスおよびロウアドレスを含む。ステータス情報ＳＴＳは、例えば、書き込み動作および読み出し動作に関する半導体記憶装置１のステータスに関する情報を含む。
【0016】
より具体的には、入出力回路２２は、入力回路および出力回路を備え、入力回路および出力回路が次に述べる処理を行う。入力回路は、メモリコントローラ２から、書き込みデータＤＡＴ、アドレス情報ＡＤＤ、およびコマンドＣＭＤを受信する。入力回路は、受信した書き込みデータＤＡＴをセンスアンプ７０に送信し、受信したアドレス情報ＡＤＤおよびコマンドＣＭＤをレジスタ２５に送信する。一方、出力回路は、レジスタ２５からステータス情報ＳＴＳを受け取り、センスアンプ７０から読み出しデータＤＡＴを受け取る。出力回路は、受け取ったステータス情報ＳＴＳおよび読み出しデータＤＡＴを、メモリコントローラ２に送信する。
【0017】
ロジック制御回路２３は、例えば、メモリコントローラ２及びシーケンサ２４に接続される。ロジック制御回路２３は、メモリコントローラ２から、例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、およびライトプロテクト信号ＷＰｎを受信する。ロジック制御回路２３は、受信される信号に基づいて、入出力回路２２およびシーケンサ２４を制御する。
【0018】
チップイネーブル信号ＣＥｎは、半導体記憶装置１をイネーブル（有効）にするための信号である。コマンドラッチイネーブル信号ＣＬＥは、半導体記憶装置１に入力される信号ＤＱがコマンドＣＭＤであることを入出力回路２２に通知するための信号である。アドレスラッチイネーブル信号ＡＬＥは、半導体記憶装置１に入力される信号ＤＱがアドレス情報ＡＤＤであることを入出力回路２２に通知するための信号である。ライトイネーブル信号ＷＥｎおよびリードイネーブル信号ＲＥｎはそれぞれ、例えばデータ信号ＤＱの入力および出力を入出力回路２２に対して命令するための信号である。ライトプロテクト信号ＷＰｎは、データの書き込みおよび消去の禁止を半導体記憶装置１に指示するための信号である。
【0019】
シーケンサ２４は、例えば、レディ／ビジー制御回路２６、センスアンプ３０、およびドライバセット２８に接続される。シーケンサ２４は、コマンドレジスタに保持されるコマンドＣＭＤに基づいて、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ２４は、センスアンプ３０、ロウデコーダ２９、電圧生成回路２７、およびドライバセット２８等を制御して、書き込み動作および読み出し動作等の各種動作を実行する。
【0020】
レジスタ２５は、例えば、ステータスレジスタ（図示は省略）、アドレスレジスタ（図示は省略）、コマンドレジスタ（図示は省略）などを含む。ステータスレジスタは、シーケンサ２４からステータス情報ＳＴＳを受信し、保持し、当該ステータス情報ＳＴＳを、シーケンサ２４の指示に基づいて入出力回路２２に送信する。アドレスレジスタは、入出力回路２２からアドレス情報ＡＤＤを受信し、保持する。アドレスレジスタは、アドレス情報ＡＤＤ中のカラムアドレスをセンスアンプ７０に送信し、アドレス情報ＡＤＤ中のロウアドレスをロウデコーダ２９に送信する。コマンドレジスタは、入出力回路２２からコマンドＣＭＤを受信し、保持し、コマンドＣＭＤをシーケンサ２４に送信する。
【0021】
レディ／ビジー制御回路２６は、シーケンサ２４による制御に従ってレディ／ビジー信号Ｒ／Ｂｎを生成し、生成したレディ／ビジー信号Ｒ／Ｂｎをメモリコントローラ２に送信する。レディ／ビジー信号Ｒ／Ｂｎは、半導体記憶装置１がメモリコントローラ２からの命令を受け付けるレディ状態にあるか、または命令を受け付けないビジー状態にあるかを通知するための信号である。
【0022】
電圧生成回路２７は、例えば、ドライバセット２８等に接続される。電圧生成回路２７は、シーケンサ２４による制御に基づいて、書き込み動作および読み出し動作等に使用される電圧を生成し、生成した電圧をドライバセット２８に供給する。
【0023】
ドライバセット２８は、例えば、偶数ワード線ドライバ２８Ａ（図１２）、及び奇数ワード線ドライバ２８Ｂ（図１２）を含む。ドライバセット２８は、メモリセルアレイ２１、センスアンプ７０、およびロウデコーダ２９に接続される。ドライバセット２８は、電圧生成回路２７から供給される電圧に基づいて、例えば、読み出し動作および書き込み動作等の各種動作でセレクトゲート線ＳＧＤ（図２）、ワード線ＷＬ（図２）およびソース線ＳＬ（図２）等に印加する各種電圧を生成する。ドライバセット２８は、生成した電圧を、偶数ワード線ドライバ２８Ａ、奇数ワード線ドライバ２８Ｂ、センスアンプ３０、ロウデコーダ２９、ソース線ＳＬなどに供給する。
【0024】
ロウデコーダ２９は、アドレスレジスタからロウアドレスを受け取り、受け取ったロウアドレスをデコードする。ロウデコーダ２９は、当該デコードの結果に基づいて、読み出し動作および書き込み動作等の各種動作を実行する対象のブロックＢＬＫを選択する。ロウデコーダ２９は、当該選択したブロックＢＬＫに、ドライバセット２８から供給される電圧を供給可能である。
【0025】
センスアンプ３０は、例えば、アドレスレジスタからカラムアドレスを受信し、受信したカラムアドレスをデコードする。また、センスアンプ３０は、当該デコードの結果に基づいて、メモリコントローラ２とメモリセルアレイ２１との間でのデータＤＡＴの送受信動作を実行する。センスアンプ３０は、例えば、ビット線毎に設けられたセンスアンプユニット（図示は省略）を含む。センスアンプ３０は、センスアンプユニットを用いて、ビット線ＢＬに電圧を供給することを可能にする。例えば、センスアンプ３０は、センスアンプユニットを用いて、ビット線に電圧を供給することができる。また、センスアンプ３０は、メモリセルアレイ２１から読み出されたデータをセンスし、読み出しデータＤＡＴを生成し、生成した読み出しデータＤＡＴを、入出力回路２２を介してメモリコントローラ２に送信する。また、センスアンプ３０は、メモリコントローラ２から入出力回路２２を介して書き込みデータＤＡＴを受信し、受信した書き込みデータＤＡＴを、メモリセルアレイ２１に送信する。
【0026】
入出力用パッド群７１は、メモリコントローラ２から受信するデータ信号ＤＱ＜７：０＞を入出力回路２２に送信する。入出力用パッド群７１は、入出力回路２２から受信するデータ信号ＤＱ＜７：０＞をメモリコントローラ２に送信する。
【0027】
ロジック制御用パッド群７２は、メモリコントローラ２から受信するチップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、及びリードイネーブル信号ＲＥｎをロジック制御回路２３に転送する。ロジック制御用パッド群７２は、レディ／ビジー制御回路２６から受信するレディ／ビジー信号Ｒ／Ｂｎをメモリコントローラ２に転送する。
【0028】
図２は、図１に示したメモリセルアレイ２１の回路構成の一例である。図２は、メモリセルアレイ２１に含まれる複数のブロックＢＬＫのうち１つのブロックＢＬＫの回路構成を示す図である。例えば、メモリセルアレイ２１に含まれる複数のブロックＢＬＫの各々は、図２に示す回路構成を有する。本実施形態に係るメモリセルアレイ２１の構成は図２に示す構成に限定されない。図２の説明において、図１と同一、または類似する構成の説明は省略されることがある。
【0029】
図２に示すように、ブロックＢＬＫは、複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３）を含む。本実施形態において、書き込み動作および読み出し動作は、ストリングユニットＳＵ（ページ）を単位として実行される。ストリングユニットＳＵの各々は、複数のＮＡＮＤストリング５０を含む。例えば、ストリングユニットＳＵ０及びＳＵ２は、複数のＮＡＮＤストリング５０ｅを含み、ストリングユニットＳＵ１及びＳＵ３は、複数のＮＡＮＤストリング５０ｏを含む。なお、図２には、各ブロックＢＬＫが４つのストリングユニットＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３を含む例を示したが、各ブロックに含まれるストリングユニットの数は４つに限られない。例えば、各ブロックＢＬＫが、６つ、または、８つのストリングユニットを含んでいてもよい。
【0030】
ＮＡＮＤストリング５０の各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）及び選択トランジスタＳＴ１、ＳＴ２を含む。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。メモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続される。
【0031】
ストリングユニットＳＵの各々における選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ（ＳＧＤ０、ＳＧＤ１、…）に接続される。セレクトゲート線ＳＧＤは、ロウデコーダ２９によって独立に制御される。また、偶数番目のストリングユニットＳＵｅ（ＳＵ０、ＳＵ２、…）の各々における選択トランジスタＳＴ２のゲートは、例えば、偶数セレクトゲート線ＳＧＳｅに接続され、奇数番目のストリングユニットＳＵｏ（ＳＵ１、ＳＵ３、…）の各々における選択トランジスタＳＴ２のゲートは、例えば奇数セレクトゲート線ＳＧＳｏに接続される。偶数セレクトゲート線ＳＧＳｅ及び奇数セレクトゲート線ＳＧＳｏは、例えば、互いに接続され、同様に制御されて良く、それぞれ独立に設けられ、独立に制御可能であっても良い。
【0032】
同一のブロックＢＬＫ内のストリングユニットＳＵｅに含まれるメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）の制御ゲートは、それぞれワード線ＷＬｅ（ＷＬｅ０～ＷＬｅ７）に共通に接続される。同一のブロックＢＬＫ内のストリングユニットＳＵｏに含まれるメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）の制御ゲートは、それぞれワード線ＷＬｏ（ＷＬｏ０～ＷＬｏ７）に共通に接続される。セレクトゲート線ＷＬｅ及びセレクトゲート線ＷＬｏは、ロウデコーダ２９によって独立に制御される。
【0033】
メモリセルアレイ２１内において同一列にあるＮＡＮＤストリング５０の選択トランジスタＳＴ１のドレインは、ビット線ＢＬ（ＢＬ０～ＢＬ（Ｌ－１）、但し（Ｌ－１）は２以上の自然数）に共通に接続される。すなわち、ビット線ＢＬは、複数のストリングユニットＳＵ間でＮＡＮＤストリング５０を共通に接続される。複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続される。ソース線ＳＬは、例えば、ドライバセット２８に電気的に接続され、シーケンサ２４を用いた電圧生成回路２７及びドライバセット２８の制御により、電圧生成回路２７またはドライバセット２８から電圧を供給される。また、一実施形態に係る半導体記憶装置１は、複数のソース線ＳＬを備えてもよい。例えば、複数のソース線ＳＬのそれぞれは、ドライバセット２８に電気的に接続され、複数のソース線ＳＬのそれぞれは、シーケンサ２４を用いた電圧生成回路２７及びドライバセット２８の制御により、電圧生成回路２７またはドライバセット２８から互いに異なる電圧を供給されてもよい。
【0034】
ストリングユニットＳＵは、異なるビット線ＢＬに接続され、かつ、同一のセレクトゲート線ＳＧＤに接続されたＮＡＮＤストリング５０を複数含む。ブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵを複数含む。メモリセルアレイ２１は、ビット線ＢＬを共通にする複数のブロックＢＬＫを含む。メモリセルアレイ２１内において、上述したセレクトゲート線ＳＧＳ、ワード線ＷＬ、及びセレクトゲート線ＳＧＤがソース線層の上方に積層され、メモリセルトランジスタＭＴが三次元に積層される。
【0035】
図３は、あるブロックＢＬＫのソース線層に平行な面内（ＸＹ平面）における、セレクトゲート線ＳＧＤの平面レイアウトを示す図である。図３に示すように、本実施形態に係る半導体記憶装置１では、例えば、１つのブロックＢＬＫ内にセレクトゲート線ＳＧＤが４つ含まれる。一実施形態に係るセレクトゲート線ＳＧＤの平面レイアウトは図３に示すレイアウトに限定されない。図３の説明において、図１及び図２と同一、または類似する構成の説明は省略されることがある。
【0036】
図３に示すように、本実施形態に係る半導体記憶装置１では、例えば、Ｘ方向に延びる３つの配線層１０－０ａ、１０－０ｂ、１０－０ｃは、Ｙ方向に延びる第１接続部１０－０ｄを用いて接続される。配線層１０－０ａ、１０－０ｃはＹ方向の両端に位置する。配線層１０－０ａと配線層１０－０ｂとは、他の１つの配線層（配線層１０－１ａ）を挟んでＹ方向に隣接している。第１接続部１０－０ｄはＸ方向の一端に位置する。３つの配線層１０－０ａ、１０－０ｂ、１０－０ｃがセレクトゲート線ＳＧＤ０として機能する。本実施形態では、例えば、Ｙ方向はＸ方向に直交、または略直交する方向である。
【0037】
Ｘ方向に延びる配線層１０－１ａ、１０－１ｂは、Ｙ方向に延びる第２接続部１０－１ｄを用いて接続される。配線層１０－１ａは、配線層１０－０ａ、１０－０ｂの間に位置する。配線層１０－１ｂは、配線層１０－０ｂと他の１つの配線層（配線層１０－２ａ）との間に位置する。第２接続部１０－１ｄは、Ｘ方向において第１接続部１０－０ｄの反対側の他端に位置する。２つの配線層１０－１ａ、１０－１ｂがセレクトゲート線ＳＧＤ１として機能する。
【0038】
Ｘ方向に延びる配線層１０－２ａ、１０－２ｂは、Ｙ方向に延びる第１接続部１０－２ｄによって接続される。同様に、Ｘ方向に延びる配線層１０－３ａ、１０－３ｂは、Ｙ方向に延びる第２接続部１０－３ｄによって接続される。配線層１０－２ａは、配線層１０－１ｂと配線層１０－３ａとの間に位置する。配線層１０－３ａは、配線層１０－２ａと配線層１０－２ｂとの間に位置する。配線層１０－２ｂは、配線層１０－３ａと配線層１０－３ｂとの間に位置する。配線層１０－３ｂは、配線層１０－２ｂと配線層１０－０ｃとの間に位置する。第１接続部１０－２ｄは、Ｘ方向において第１接続部１０－０ｄと同じ側の一端に位置する。第２接続部１０－３ｄは、Ｘ方向において第１接続部１０－０ｄの反対側の他端に位置する。２つの配線層１０－２ａ、１０－２ｂがセレクトゲート線ＳＧＤ２として機能する。２つの配線層１０－３ａ、１０－３ｂがセレクトゲート線ＳＧＤ３として機能する。
【0039】
本実施形態は、各々の配線層が第１接続部１０－０ｄ、１０－２ｄ、又は第２接続部１０－１ｄ、１０－３ｄを用いて接続された構成を例示するが、この構成に限定されない。例えば、各々の配線層が独立しており、配線層１０－０ａ、１０－０ｂ、１０－０ｃに同じ電圧が供給され、配線層１０－１ａ、１０－１ｂに同じ電圧が供給され、配線層１０－２ａ、１０－２ｂに同じ電圧が供給され、配線層１０－３ａ、１０－３ｂに同じ電圧が供給されるように制御される。
【0040】
配線層１０－０ａ、１０－０ｂ、１０－０ｃに隣接するメモリピラーＭＰのＮＡＮＤストリング５０ｅを含むストリングユニットＳＵをＳＵ０と呼ぶ。配線層１０－１ａ、１０－１ｂに隣接するメモリピラーＭＰのＮＡＮＤストリング５０ｏを含むストリングユニットＳＵをＳＵ１と呼ぶ。配線層１０－２ａ、１０－２ｂに隣接するメモリピラーＭＰのＮＡＮＤストリング５０ｅを含むストリングユニットＳＵをＳＵ２と呼ぶ。配線層１０－３ａ、１０－３ｂに隣接するメモリピラーＭＰのＮＡＮＤストリング５０ｏを含むストリングユニットＳＵをＳＵ３と呼ぶ。
【0041】
ブロックＢＬＫ内においてＹ方向で隣り合う配線層１０は絶縁される。隣り合う配線層１０を絶縁する領域を、スリットＳＬＴ２と呼ぶ。スリットＳＬＴ２では、例えばソース線層に平行な面から、少なくとも配線層１０が設けられるレイヤまでの領域が絶縁膜（図示は省略）を用いて埋め込まれている。また、メモリセルアレイ２１内には、例えば、図３に示すブロックＢＬＫがＹ方向に複数配置される。ブロックＢＬＫ内においてＹ方向で隣り合う配線層１０と同様に、Ｙ方向で隣り合うブロックＢＬＫの間は、絶縁膜（図示は省略）を用いて埋め込まれており、Ｙ方向で隣り合うブロックＢＬＫ間も絶縁される。隣り合うブロックＢＬＫを絶縁する領域を、スリットＳＬＴ１と呼ぶ。スリットＳＬＴ２と同様に、スリットＳＬＴ１では、絶縁膜が、ソース線層に平行な面から、少なくとも配線層１０が設けられるレイヤまでの領域を、埋め込んでいる。
【0042】
Ｙ方向で隣り合う配線層１０間には、複数のメモリピラーＭＰ（ＭＰ０～ＭＰ１５）が設けられる。複数のメモリピラーＭＰはメモリセル部に設けられる。複数のメモリピラーＭＰの各々はＺ方向に沿って設けられる。一実施形態では、例えば、Ｚ方向は、ＸＹ方向に直交、または略直交する方向であり、ソース線層に平行なに対して垂直、または略垂直な方向である。Ｚ方向は第１方向の一例である。Ｙ方向は第２方向の一例である。
【0043】
具体的には、配線層１０－０ａ、１０－１ａの間にはメモリピラーＭＰ４、ＭＰ１２が設けられる。配線層１０－１ａ、１０－０ｂの間にはメモリピラーＭＰ０、ＭＰ８が設けられる。配線層１０－０ｂ、１０－１ｂの間にはメモリピラーＭＰ５、ＭＰ１３が設けられる。配線層１０－１ｂ、１０－２ａの間にはメモリピラーＭＰ１、ＭＰ９が設けられる。配線層１０－２ａ、１０－３ａの間にはメモリピラーＭＰ６、ＭＰ１４が設けられる。配線層１０－３ａ、１０－２ｂの間にはメモリピラーＭＰ２、ＭＰ１０が設けられる。配線層１０－２ｂ、１０－３ｂの間にはメモリピラーＭＰ７、ＭＰ１５が設けられる。配線層１０－３ｂ、１０－０ｃの間にはメモリピラーＭＰ３、ＭＰ１１が設けられる。
【0044】
メモリピラーＭＰは、選択トランジスタＳＴ１、ＳＴ２及びメモリセルトランジスタＭＴを形成する構造体である。メモリピラーＭＰの詳細な構造は後述する。
【0045】
メモリピラーＭＰ０～ＭＰ３は、Ｙ方向に沿って配置される。メモリピラーＭＰ８～ＭＰ１１は、メモリピラーＭＰ０～ＭＰ３にＸ方向で隣り合う位置において、Ｙ方向に沿って配置される。すなわち、メモリピラーＭＰ０～ＭＰ３と、メモリピラーＭＰ８～ＭＰ１１とが並行に配置される。
【0046】
メモリピラーＭＰ４～ＭＰ７及びメモリピラーＭＰ１２～ＭＰ１５は、それぞれＹ方向に沿って配置される。メモリピラーＭＰ４～ＭＰ７は、Ｘ方向において、メモリピラーＭＰ０～ＭＰ３とメモリピラーＭＰ８～ＭＰ１１との間に位置する。メモリピラーＭＰ１２～ＭＰ１５は、Ｘ方向において、メモリピラーＭＰ４～ＭＰ７と共にメモリピラーＭＰ８～ＭＰ１１を挟むように位置する。すなわち、メモリピラーＭＰ４～ＭＰ７と、メモリピラーＭＰ１２～ＭＰ１５とが並行に配置される。
【0047】
メモリピラーＭＰ０～ＭＰ３の上方には、２つのビット線ＢＬ０及びＢＬ１が設けられる。ビット線ＢＬ０はメモリピラーＭＰ１及びＭＰ２に共通に接続される。ビット線ＢＬ１はメモリピラーＭＰ０及びＭＰ３に共通に接続される。メモリピラーＭＰ４～ＭＰ７の上方には、２つのビット線ＢＬ２及びＢＬ３が設けられる。ビット線ＢＬ２はメモリピラーＭＰ４及びＭＰ５に共通に接続される。ビット線ＢＬ３はメモリピラーＭＰ６及びＭＰ７に共通に接続される。
【0048】
メモリピラーＭＰ８～ＭＰ１１の上方には、２つのビット線ＢＬ４及びＢＬ５が設けられる。ビット線ＢＬ４はメモリピラーＭＰ９及びＭＰ１０に共通に接続される。メモリピラーＭＰ１２～ＭＰ１５の上方には、２つのビット線ＢＬ６及びＢＬ７が設けられる。ビット線ＢＬ６はメモリピラーＭＰ１２及びＭＰ１３に共通に接続される。ビット線ＢＬ７はメモリピラーＭＰ１４及びＭＰ１５に共通に接続される。
【0049】
上述のように、メモリピラーＭＰは、Ｙ方向において２つの配線層１０を跨ぐ位置に設けられ、複数のスリットＳＬ２のうち、いずれかのスリットＳＬＴ２の一部に埋め込まれるように設けられる。また、Ｙ方向で隣り合うメモリピラーＭＰ間には１つのスリットＳＬＴ２が設けられる。
【0050】
なお、スリットＳＬＴ１を挟んで隣り合う配線層１０－０ａと配線層１０－０ｂとの間には、メモリピラーＭＰは設けられない。
【0051】
図４は、ＸＹ平面におけるワード線ＷＬの平面レイアウトを示す図である。図４に示すレイアウトは、図３の１ブロック分の領域のレイアウトに対応し、図３に示す配線層１０よりも下層に設けられる配線層１１のレイアウトである。一実施形態に係るワード線ＷＬの平面レイアウトは図４に示すレイアウトに限定されない。図４の説明において、図１～図３と同一、または類似する構成の説明は省略されることがある。
【0052】
図４に示すように、Ｘ方向に延びる９個の配線層１１（配線層１１－０～１１－７、但し配線層１１－０は配線層１１－０ａと配線層１１－０ｂとを含む）が、Ｙ方向に沿って配置される。各配線層１１－０～１１－７は、Ｚ方向に対して各配線層１０－０～１０－７の下層に配置される。配線層１１－０～１１－７と配線層１０－０～１０－７との間には、絶縁膜が設けられ、配線層１１－０～１１－７と配線層１０－０～１０－７とは互いに絶縁される。
【0053】
各配線層１１は、ワード線ＷＬ７として機能する。その他のワード線ＷＬ０～ＷＬ６もワード線ＷＬ７と同様の構成及び機能を有する。図４に示す例では、配線層１１－０ａ、１１－２、１１－４、１１－６、及び１１－０ｂがワード線ＷＬｅ７として機能する。配線層１１－０ａ、１１－２、１１－４、１１－６、及び１１－０ｂは、Ｙ方向に延びる第１接続部１１－８を用いて接続される。第１接続部１１－８はＸ方向の一端に設けられる。第１接続部１１－８において、配線層１１－０ａ、１１－２、１１－４、１１－６、及び１１－０ｂは、ロウデコーダ２９に接続される。一実施形態では、第１接続部１１－８及び配線層１１－０ａ、１１－２、１１－４、１１－６、１１－０ｂをまとめて配線層１１ｅと呼ぶ場合がある。
【0054】
また、配線層１１－１、１１－３、１１－５、及び１１－７が、ワード線ＷＬｏ７として機能する。配線層１１－１、１１－３、１１－５、及び配線層１１－７は、Ｙ方向に延びる第２接続部１１－９を用いて接続される。第２接続部１１－９は、Ｘ方向において第１接続部１１－８の反対側の他端に設けられる。第２接続部１１－９において、配線層１１－１、１１－３、１１－５、１１－７は、ロウデコーダ２９に接続される。一実施形態では、第２接続部１１－９及び配線層１１－１、１１－３、１１－５、１１－７をまとめて配線層１１ｏと呼ぶ場合がある。
【0055】
メモリセル部が第１接続部１１－８と第２接続部１１－９との間に設けられる。メモリセル部では、Ｙ方向で隣り合う配線層１１は、図３に示すスリットＳＬＴ２によって離隔される。また、Ｙ方向で隣り合うブロックＢＬＫ間の配線層１１は、スリットＳＬＴ２と同様に、スリットＳＬＴ１によって離隔される。メモリセル部は、図３と同様に、メモリピラーＭＰ０～ＭＰ１５を含む。
【0056】
セレクトゲート線ＳＧＳ及びワード線ＷＬ０～ＷＬ６は、図４に示すワード線ＷＬ７と同様の構成を有する。
【0057】
図５は、図４に示すＢ１－Ｂ２切断部端面を示す図である。本実施形態に係るブロックＢＬＫの切断部端面は図５に示す切断部端面に限定されない。図５の説明において、図１～図４と同一、または類似する構成の説明は省略されることがある。
【0058】
図５に示すように、配線層１２が、Ｚ方向に沿ってソース線層１３の上方に設けられる。ソース線層１３はソース線ＳＬとして機能する。なお、配線層１２は、図５に示すソース線層１３の代わりに、半導体基板（基板）におけるｐ型ウェル領域上に設けられてもよい。この場合、ソース線ＳＬは、半導体基板におけるｐ型ウェル領域と電気的に接続される。配線層１２はセレクトゲート線ＳＧＳとして機能する。８層の配線層１１が、Ｚ方向に沿って配線層１２の上方に積層される。配線層１１は、ワード線ＷＬとして機能する。また、８層の配線層１１は、ワード線ＷＬ０～ＷＬ７に１対１で対応する。図４がワード線ＷＬとして機能する配線層１１の平面レイアウトを示す図であり、図３がセレクトゲート線ＳＧＤとして機能する配線層１０の平面レイアウトを示す図である。セレクトゲート線ＳＧＳとして機能する配線層１２の平面レイアウトは、例えば、図３に示すセレクトゲート線ＳＧＤとして機能する配線層１０を、セレクトゲート線ＳＧＳとして機能する配線層１２に置き換えたレイアウトである。
【0059】
配線層１２は、偶数セレクトゲート線ＳＧＳｅ又は奇数偶数セレクトゲート線ＳＧＳｏとして機能する。偶数セレクトゲート線ＳＧＳｅと奇数偶数セレクトゲート線ＳＧＳｏとは、スリットＳＬＴ２を介して、Ｙ方向に交互に配置される。Ｙ方向に隣接する偶数セレクトゲート線ＳＧＳｅと奇数偶数セレクトゲート線ＳＧＳｏとの間にはメモリピラーＭＰが設けられる。
【0060】
配線層１１は、偶数ワード線ＷＬｅ又は奇数ワード線ＷＬｏとして機能する。偶数ワード線ＷＬｅ、奇数ＷＬｏは、スリットＳＬＴ２を介して、Ｙ方向に交互に配置される。Ｙ方向に隣接するワード線ＷＬｅ、ＷＬｏの間にはメモリピラーＭＰが設けられる。メモリピラーＭＰとワード線ＷＬｅとの間、及びメモリピラーＭＰとワード線ＷＬｏとの間には後述するメモリセルが設けられる。
【0061】
Ｙ方向で隣り合うブロックＢＬＫ間にはスリットＳＬＴ１が設けられる。上述の通り、スリットＳＬＴ１には絶縁層が設けられる。しかし、導電体を用いて形成されるコンタクトプラグまたは溝状構造体が絶縁体であるスリットＳＬＴ１内に設けられても良い。導電体を用いて形成されるコンタクトプラグまたは溝状構造体がスリットＳＬＴ１内に設けられた場合、ソース線層１３内に電圧を印加することができる。なお、スリットＳＬＴ１のＹ方向に沿った幅は、スリットＳＬＴ２のＹ方向に沿った幅よりも大きい。
【0062】
図３および図５に示すように、メモリピラーＭＰは、ビット線ＢＬと電気的に接続される。例えば、メモリピラーＭＰ０とビット線ＢＬ１は、コンタクトプラグ１６を介して接続される。また、メモリピラーＭＰ１とビット線ＢＬ０が、コンタクトプラグ１６を介して接続され、メモリピラーＭＰ２とビット線ＢＬ１が、コンタクトプラグ１６を介して接続され、メモリピラーＭＰ３とビット線ＢＬ０が、コンタクトプラグ１６を介して接続される。同様に、メモリピラーＭＰ４～ＭＰ７の各々はビット線ＢＬ２又はＢＬ３と接続され、メモリピラーＭＰ８～ＭＰ１１はビット線ＢＬ４又はＢＬ５と接続され、メモリピラーＭＰ１２～ＭＰ１５はビット線ＢＬ６又はＢＬ７と接続される。
【0063】
図６は、図３に示す半導体記憶装置のＡ１－Ａ２切断部端面を示す図である。一実施形態に係るブロックＢＬＫの切断部端面は図６に示す切断部端面に限定されない。図６の説明において、図１～図５と同一、または類似する構成の説明は省略されることがある。ソース線層１３、配線層１２、配線層１１、及び配線層１０の積層構造、メモリセル部の構成は図５を用いて説明した通りであるから、ここでの説明は省略する。なお、図６では、Ａ１－Ａ２切断部端面の奥行き方向に存在する構成が点線で描かれている。
【0064】
図６に示すように、第１接続領域では、配線層１０、配線層１１、及び配線層１２が、例えば、階段状に設けられ、ソース線層１３から引き出されている。すなわち、ＸＹ平面で見た場合、配線層１０、８層の配線層１１及び配線層１２のそれぞれの端部の上面が第１接続領域において露出される。第１接続領域において露出された配線層１０、８層の配線層１１及び配線層１２のそれぞれの端部の上面に、コンタクトプラグ１７が設けられる。コンタクトプラグ１７は金属配線層１８に接続される。例えば、金属配線層１８を用いて、偶数番目のセレクトゲート線ＳＧＤ０及びＳＧＤ２として機能する配線層１０、偶数ワード線ＷＬｅとして機能する配線層１１、及び偶数セレクトゲート線ＳＧＳｅとして機能する配線層１２が、ロウデコーダ２９（図１）を介して、偶数ワード線ドライバ２８Ａに電気的に接続される。
【0065】
第１接続領域と同様に、第２接続領域では、配線層１０、配線層１１、及び配線層１２が、例えば、階段状に設けられ、ソース線層１３から引き出されている。ＸＹ平面で見た場合、配線層１０、８層の配線層１１及び配線層１２のそれぞれの端部の上面が第２接続領域において露出される。第２接続領域において露出された配線層１０の端部の上面、８層の配線層１１及び配線層１２のそれぞれの端部上面上に、コンタクトプラグ１９が設けられ、コンタクトプラグ１９は金属配線層２０に接続される。例えば、金属配線層２０を用いて、奇数番目のセレクトゲート線ＳＧＤ１及びＳＧＤ３、奇数ワード線ＷＬｏとして機能する配線層１１、及び奇数セレクトゲート線ＳＧＳｏとして機能する配線層１２が、ロウデコーダ２９（図１）を介して、奇数ワード線ドライバ２８Ｂに電気的に接続される。
【0066】
配線層１０は、第１接続領域７の代わりに第２接続領域を介してロウデコーダ２９、または、偶数ワード線ドライバ２８Ａ及び奇数ワード線ドライバ２８Ｂに電気的に接続されても良く、第１接続領域及び第２接続領域の両方を介してロウデコーダ２９、または、偶数ワード線ドライバ２８Ａ及び奇数ワード線ドライバ２８Ｂに電気的に接続されても良い。
【0067】
図７は本実施形態に係るメモリセルトランジスタのＣ１－Ｃ２切断部端面を示す図であり、図８は図７に示すメモリセルトランジスタのＤ１－Ｄ２切断部端面を示す図である。図７及び図８は、２つのメモリセルトランジスタＭＴを含む領域を示す切断部端面図である。第１の例では、メモリセルトランジスタＭＴに含まれる電荷蓄積層が、絶縁膜である。本実施形態に係るメモリセルトランジスタの第１の例は図７及び図８に示す構造に限定されない。図７及び図８の説明において、図１～図６と同一、または類似する構成の説明は省略されることがある。
【0068】
図７及び図８に示すように、メモリピラーＭＰは、Ｚ方向に沿って設けられた絶縁層３０（絶縁体の一例）、半導体層３１、及び絶縁層３２～３４を含む。絶縁層３０は、例えばシリコン酸化膜を用いて形成される。半導体層３１は、絶縁層３０の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴのチャネルが形成される領域として機能する。半導体層３１（第１チャネル及び第２チャネルの一例）は、例えば多結晶シリコン層を用いて形成される。半導体層３１は、同一のメモリピラーＭＰ内にあるメモリセルトランジスタＭＴ間で分離されず、連続して設けられる。したがって、２つのメモリセルトランジスタＭＴの各々において形成されるチャネルは、メモリピラーＭＰの一部を共有する。
【0069】
上述の通り、半導体層３１は、対向する２つのメモリセルトランジスタＭＴ間で連続している。したがって、対向する２つのメモリセルトランジスタＭＴの各々において形成されるチャネルは、メモリピラーＭＰの一部を共有する。具体的には、図７及び図８において、互いに対向する左側のメモリセルトランジスタＭＴ及び右側のメモリセルトランジスタＭＴにおいて、第１メモリセルで形成されるチャネル及び第２メモリセルで形成されるチャネルは、メモリピラーＭＰの一部を共有する。ここで、２つのチャネルがメモリピラーＭＰの一部を共有するとは、２つのチャネルが同一のメモリピラーＭＰに形成され、且つ、２つのチャネルが一部重なっていることを意味する。一実施形態では、上記の構成を、２つのメモリセルトランジスタＭＴがチャネル共有する、又は２つのメモリセルトランジスタＭＴが対向する、という場合がある。
【0070】
絶縁層３２は、半導体層３１の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴのゲート絶縁膜として機能する。絶縁層３２は、例えばシリコン酸化膜とシリコン窒化膜の積層構造を用いて形成される。絶縁層３３は、半導体層３１の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴの電荷蓄積層として機能する。絶縁層３３は、例えばシリコン窒化膜を用いて形成される。絶縁層３４は、絶縁層３３の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴのブロック絶縁膜として機能する。絶縁層３４は、例えばシリコン酸化膜を用いて形成される。メモリピラーＭＰ部を除くスリットＳＬＴ２内には、絶縁層３７が埋め込まれる。絶縁層３７は、例えばシリコン酸化膜を用いて形成される。互いに対向する左側のメモリセルトランジスタＭＴ（第１メモリセル）の絶縁層３３（電荷蓄積層、電荷蓄積膜）と右側のメモリセルトランジスタＭＴ（第２メモリセル）の絶縁層３３（電荷蓄積層、電荷蓄積膜）は、例えばシリコン窒化膜を含む絶縁層３３（膜）により接続されている。
【0071】
実施形態の第１の例においては、メモリピラーＭＰの周囲に、例えばＡｌＯ層３５が設けられる。ＡｌＯ層３５の周囲には、例えばバリアメタル層３６が設けられる。バリアメタル層３６は、例えばＴｉＮ膜を用いて形成される。バリアメタル層３６の周囲には、ワード線ＷＬとして機能する配線層１１が設けられる。配線層１１は、例えばタングステンを材料とした膜を用いて形成される。
【0072】
これにより、１つのメモリピラーＭＰは、Ｚ軸上のある位置において、Ｙ方向に沿って２つのメモリセルトランジスタＭＴ及びＭＴ、あるいは２つの選択トランジスタＳＴ１及びＳＴ２を含む。
【0073】
＜１－６－２．第２の例＞
図９は図７に示すメモリセルトランジスタの変形例を示す図であり、図５に示すメモリセルトランジスタのＣ１－Ｃ２切断部端面を示す図である。図１０は図９に示すメモリセルトランジスタのＥ１－Ｅ２切断部端面を示す図である。図９及び図１０は、２つのメモリセルトランジスタＭＴを含む領域を示す切断部端面図である。第２の例では、メモリセルトランジスタＭＴに含まれる電荷蓄積層が、導電膜である。一実施形態に係るメモリセルトランジスタの第２の例は図１０及び図１１に示す構造に限定されない。図１０及び図１１の説明において、図１～図９と同一、または類似する構成の説明は省略されることがある。
図９は図７に示すメモリセルトランジスタの変形例を示す図であり、図５に示すメモリセルトランジスタのＣ１－Ｃ２切断部端面を示す図である。図１０は図９に示すメモリセルトランジスタのＥ１－Ｅ２切断部端面を示す図である。図９及び図１０は、２つのメモリセルトランジスタＭＴを含む領域を示す切断部端面図である。第２の例では、メモリセルトランジスタＭＴに含まれる電荷蓄積層が、導電膜である。一実施形態に係るメモリセルトランジスタの第２の例は図１０及び図１１に示す構造に限定されない。図１０及び図１１の説明において、図１～図９と同一、または類似する構成の説明は省略されることがある。
【0074】
図１０及び図１１に示すように、メモリピラーＭＰは、Ｚ方向に沿って設けられた絶縁層４８及び絶縁層４３、半導体層４０、絶縁層４１、導電層４２、及び絶縁層４６ａ～４６ｃを含む。絶縁層４８は、例えばシリコン酸化膜を用いて形成される。半導体層４０は、絶縁層４８の周囲を取り囲むようにして設けられる。半導体層４０はメモリセルトランジスタＭＴのチャネルが形成される領域として機能する。半導体層４０は、例えば多結晶シリコン層を用いて形成される。半導体層４０は、図８に示すメモリピラーＭＰの第１の例と同様に、同一のメモリピラーＭＰ内にあるメモリセルトランジスタＭＴ間で分離されず、連続して設けられる。
【0075】
絶縁層４１は、半導体層４０の周囲に設けられ、各メモリセルトランジスタＭＴのゲート絶縁膜として機能する。絶縁層４１は、図１０に示すＸＹ平面内において、２つの領域に分離されている。２つの領域に分離された絶縁層４１のそれぞれが、同一メモリピラーＭＰ内の２つのメモリセルトランジスタＭＴのゲート絶縁膜として機能する。絶縁層４１は、例えばシリコン酸化膜とシリコン窒化膜の積層構造を用いて形成される。
【0076】
導電層４２は、絶縁層４１の周囲に設けられ、かつ、絶縁層４３によって、Ｙ方向に沿って２つの領域に分離されている。２つの領域に分離された導電層４２のそれぞれは、上記２つのメモリセルトランジスタＭＴの各々の電荷蓄積層として機能する。導電層４２は、例えば多結晶シリコン層を用いて形成される。
【0077】
絶縁層４３は例えばシリコン酸化膜を用いて形成される。導電層４２の周囲には、絶縁層４６ａ、４６ｂ、及び４６ｃが導電層４２に近い側から順次設けられる。絶縁層４６ａ及び４６ｃは例えばシリコン酸化膜を用いて形成され、絶縁層４６ｂは例えばシリコン窒化膜を用いて形成される。絶縁層４６ａ、４６ｂ、及び４６ｃはメモリセルトランジスタＭＴのブロック絶縁膜として機能する。絶縁層４６ａ、４６ｂ、及び４６ｃは、Ｙ方向に沿って２つの領域に分離されている。２つの領域に分離された絶縁層４６ｃの間には絶縁層４３が設けられる。また、スリットＳＬＴ２内には絶縁層４３が埋め込まれる。絶縁層４３は、例えばシリコン酸化膜を用いて形成される。
【0078】
本実施形態の第２の例においては、メモリピラーＭＰの周囲に、例えばＡｌＯ層４５が設けられる。ＡｌＯ層４５の周囲には、例えばバリアメタル層４７が設けられる。バリアメタル層４７は、例えばＴｉＮ膜を用いて形成される。バリアメタル層４７の周囲に、ワード線ＷＬとして機能する配線層１１が設けられる。本実施形態に係るメモリピラーＭＰの第１の例と同様に、本実施形態に係るメモリピラーＭＰの第２の例の配線層１１は、例えばタングステンを材料とした膜を用いて形成される。
【0079】
本実施形態に係るメモリピラーＭＰの第２の例においても、メモリピラーＭＰの第１の例と同様に、１つのメモリピラーＭＰは、Ｚ軸上のある位置において、Ｙ方向に沿って２つのメモリセルトランジスタＭＴ及びＭＴ、あるいは２つの選択トランジスタＳＴ１及びＳＴ２を含む。なお、図示は省略するが、Ｚ方向で隣り合うメモリセルトランジスタ間には絶縁層が設けられる。当該絶縁層と絶縁層４３及び絶縁層４６によって、導電層４２は個々のメモリセルトランジスタ毎に絶縁される。
【0080】
図１１は、本実施形態に係る半導体記憶装置１におけるメモリピラー（隣接する２つのＮＡＮＤストリング）の等価回路図である。本実施形態に係るメモリピラーの等価回路図は図１１に示す等価回路図に限定されない。図１１の説明において、図１～図１０と同一、または類似する構成の説明は省略されることがある。
【0081】
図１１に示すように、１つのメモリピラーＭＰに、２つのＮＡＮＤストリング５０ｅ、５０ｏが形成されている。ＮＡＮＤストリング５０ｅ、５０ｏの各々は、直列に電気的に接続された選択トランジスタＳＴ１、メモリセルトランジスタＭＴ０～ＭＴ７、及び選択トランジスタＳＴ２を有する。ＮＡＮＤストリング５０ｅとＮＡＮＤストリング５０ｏとは互いに向かい合う（対向する）ように設けられる。よって、ＮＡＮＤストリング５０ｅに含まれる選択トランジスタＳＴ１、メモリセルトランジスタＭＴ０～ＭＴ７、及び選択トランジスタＳＴ２と、ＮＡＮＤストリング５０ｏに含まれる選択トランジスタＳＴ１、メモリセルトランジスタＭＴ０～ＭＴ７、及び選択トランジスタＳＴ２とは、１対１で互いに向かい合う（対向する）ように設けられる。具体的には、ＮＡＮＤストリング５０ｅに含まれる選択トランジスタＳＴ１と、ＮＡＮＤストリング５０ｏに含まれる選択トランジスタＳＴ１とは対向するように設けられ、ＮＡＮＤストリング５０ｅに含まれるメモリセルトランジスタＭＴ０～ＭＴ７と、ＮＡＮＤストリング５０ｏに含まれるメモリセルトランジスタＭＴ０～ＭＴ７とは、それぞれ１対１で対向するように設けられ、ＮＡＮＤストリング５０ｅに含まれる選択トランジスタＳＴ２と、ＮＡＮＤストリング５０ｏに含まれる選択トランジスタＳＴ２とは対向するように設けられる。
【0082】
【0083】
第１メモリピラーＭＰ及び第２メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｅの選択トランジスタＳＴ１は、例えば、それぞれ共通のセレクトゲート線ＳＧＤ０に接続される。第１メモリピラーＭＰ及び第２メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｏの選択トランジスタＳＴ１は、例えば、それぞれ共通のセレクトゲート線ＳＧＤ１に接続される。第１メモリピラーＭＰ及び第２メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｅのメモリセルトランジスタＭＴ０～ＭＴ７は、それぞれ共通のワード線ＷＬｅ０～ＷＬｅ７に接続される。第１メモリピラーＭＰ及び第２メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｏのメモリセルトランジスタＭＴ０～ＭＴ７は、それぞれ共通のワード線ＷＬｏ０～ＷＬｏ７に接続される。第１メモリピラーＭＰ及び第２メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｅの選択トランジスタＳＴ２は、例えば、それぞれ共通の偶数セレクトゲート線ＳＧＳｅに接続される。第１メモリピラーＭＰ及び第２メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｏの選択トランジスタＳＴ２は、例えば、それぞれ共通の奇数セレクトゲート線ＳＧＳｏに接続される。
【0084】
上記のように、ＮＡＮＤストリング５０ｅに含まれる選択トランジスタＳＴ１、メモリセルトランジスタＭＴ０～７及び選択トランジスタＳＴ２と、ＮＡＮＤストリング５０ｏに含まれる選択トランジスタＳＴ１、メモリセルトランジスタＭＴ０～７及び選択トランジスタＳＴ２とは、それぞれ対応する。対向する２つのトランジスタにおいては、ソース同士及びドレイン同士が電気的に接続される。具体的には、ＮＡＮＤストリング５０ｅ、５０ｏにおいて、対向する選択トランジスタＳＴ１のソース同士及びドレイン同士は電気的に接続され、それぞれ対向するメモリセルトランジスタＭＴ０～７のソース同士及びドレイン同士は電気的に接続され、対向する選択トランジスタＳＴ２のソース同士及びドレイン同士は電気的に接続される。これは、対向するトランジスタにおいて形成されるチャネルがメモリピラーＭＰの一部を共有するためである。
【0085】
同一のメモリピラーＭＰ内の２つのＮＡＮＤストリング５０ｅ、５０ｏは、同一のビット線ＢＬ及び同一のソース線ＳＬに接続される。
【0086】
セレクトゲート線ＳＧＤが選択される様子について、図３及び図４を用いて説明する。セレクトゲート線ＳＧＤ０～ＳＧＤ３のいずれかが選択される場合、各セレクトゲート線に対応する１つの配線層１０－０～１０－３に、選択トランジスタＳＴ１をオン状態にする電圧が供給される。例えば、配線層１０－１が選択されると、メモリピラーＭＰ０、ＭＰ１、ＭＰ４、ＭＰ５、ＭＰ８、ＭＰ９、ＭＰ１２、及びＭＰ１３に設けられた８つの選択トランジスタＳＴ１がオン状態になる。これにより、上記のメモリピラーに属する８つのメモリセルトランジスタＭＴが選択される。つまり、上記の８つのメモリセルトランジスタＭＴによって、１ページが形成される。上記の配線層１０－１以外の配線層が選択された場合の動作は上記と同様なので、説明は省略する。
【0087】
本実施形態では、メモリセルトランジスタＭＴの書き込み方式として、例えば、ＴＬＣ方式を適用する。ＴＬＣ方式が適用された複数のメモリセルトランジスタＭＴは、８個の閾値分布（書き込みレベル）を形成する。８個の閾値分布は、例えば、閾値電圧の低い方から順に”Ｅｒ”レベル、”Ａ”レベル、”Ｂ”レベル、”Ｃ”レベル、”Ｄ”レベル、”Ｅ”レベル、”Ｆ”レベル、”Ｇ”レベルと称される。”Ｅｒ”レベル、”Ａ”レベル、”Ｂ”レベル、”Ｃ”レベル、”Ｄ”レベル、”Ｅ”レベル、”Ｆ”レベル、及び”Ｇ”レベルには、それぞれ異なる３ビットデータが割り当てられる。
【0088】
本実施形態に係る半導体記憶装置１は、書き込み動作においてプログラムループを繰り返し実行する。プログラムループは、例えば、プログラム動作およびベリファイ動作を含む。プログラム動作は、選択されたメモリセルトランジスタＭＴにおいて電子を電荷蓄積層に注入することにより、当該選択されたメモリセルトランジスタＭＴの閾値電圧を上昇させる動作のことである。または、プログラム動作は、電荷蓄積層への電子の注入を禁止することにより、選択されたメモリセルトランジスタＭＴの閾値電圧を維持させる動作のことである。ベリファイ動作は、プログラム動作に続いて、ベリファイ電圧を用いて読み出しを行う動作により、選択されたメモリセルトランジスタＭＴの閾値電圧がターゲットレベルまで達したか否かを確認する動作である。閾値電圧がターゲットレベルまで達した選択されたメモリセルトランジスタＭＴは、その後、書き込み禁止とされる。
【0089】
本実施形態に係る半導体記憶装置１において、上述のようなプログラム動作とベリファイ動作とを含むプログラムループを繰り返し実行することにより、選択されたメモリセルトランジスタＭＴの閾値電圧がターゲットレベルまで上昇される。
【0090】
電荷蓄積層に蓄積された電子は、不安定な状態で蓄積されていることがある。このため、上述されたプログラム動作が終了した時点から、メモリセルトランジスタＭＴの電荷蓄積層に蓄積された電子は時間の経過とともに電荷蓄積層から抜けることがある。電子が電荷蓄積層から抜けると、メモリセルトランジスタＭＴの閾値電圧は下がる。このため、書き込み動作の完了後に実行される読み出し動作では、時間の経過とともに起こり得るこのようなメモリセルトランジスタの閾値電圧の低下に対処するために、ベリファイ電圧より低い読み出し電圧を用いて読み出し動作を行う。読み出し動作はベリファイ動作を含んでもよい。
【0091】
図１２及び図１３は、本実施形態に係るシーケンサ２４、電圧生成回路２７、ドライバセット２８、ロウデコーダ２９、セレクトゲート線ＳＧＤまたはワード線ＷＬの電気的接続を説明するための図である。本実施形態に係るシーケンサ２４、電圧生成回路２７、ドライバセット２８、ロウデコーダ２９、セレクトゲート線ＳＧＤまたはワード線ＷＬの電気的接続は図１２に示す面に限定されない。図１２及び図１３の説明において、図１～図１１と同一、または類似する構成の説明は省略されることがある。シーケンサ２４、電圧生成回路２７、ドライバセット２８及びロウデコーダ２９を含む回路は、制御回路の一例である。
【0092】
図１２に示すように、偶数ワード線ＷＬｅとして機能する配線層１１は偶数ワード線ドライバ２８Ａに接続され、奇数ワード線ＷＬｏとして機能する配線層１１は奇数ワード線ドライバ２８Ｂに電気的に接続されてもよい。上述の通り、偶数ワード線ドライバ２８Ａ、及び奇数ワード線ドライバ２８Ｂは、ドライバセット２８に含まれる。ドライバセット２８は、電圧生成回路２７に電気的に接続される。図１２及び図１３に示すように、偶数ワード線ドライバ２８Ａ、及び奇数ワード線ドライバ２８Ｂは、電圧生成回路２７から供給される電圧を用いて各種電圧を生成しても良い。そして、偶数ワード線ドライバ２８Ａは、生成した電圧を、ロウデコーダ２９Ａを介して、それぞれのブロックＢＬＫの偶数ワード線ＷＬｅに供給してもよい。また、奇数ワード線ドライバ２８Ｂは、生成した電圧を、ロウデコーダ２９Ｂを介して、それぞれのブロックＢＬＫの奇数ワード線ＷＬｏに供給してもよい。ロウデコーダ２９Ａ及びロウデコーダ２９Ｂは、ロウデコーダ２９に含まれる。
【0093】
図１３に示すように、また上述の通り、シーケンサ２４は、ドライバセット２８等を制御して、書き込み動作および読み出し動作等の各種動作を実行することが可能である。
【0094】
図１４は、本実施形態に係る偶数ワード線ドライバ２８Ａとロウデコーダ２９Ａの電気的接続を説明するための模式図である。
【0095】
偶数ワード線ドライバ２８Ａに、信号線ＳＧｅ０、信号線ＳＧｅ１、信号線ＳＧｅ２、及び信号線ＣＧｅとしての信号線ＣＧｅ０、、、ＣＧｅ７が接続されている。なお信号線ＣＧｅについては、例えばブロックＢＬＫ内におけるＺ方向に配置された偶数ワード線ＷＬの数と同じ数だけの信号線ＣＧｅが接続されている。
【0096】
信号線ＳＧ０は、それぞれのブロックＢＬＫにおける偶数セレクトゲート線ＳＧＳｅに、トランジスタＴＲ＿ＳＧｅ０を介して接続されている。トランジスタＴＲ＿ＳＧｅ０は、ブロックデコーダ２９Ａ１により、信号線ＳＧｅ０からの信号をオンオフするためのスイッチとして機能する。
【0097】
信号線ＣＧｅ０、、、ＣＧｅ７は、それぞれのブロックＢＬＫにおける偶数ワード線ＷＬｅ０、、、ＷＬｅ７に、トランジスタＴＲ＿ＣＧｅ０、、、ＴＲＣＧｅ７を介して接続されている。トランジスタＴＲ＿ＣＧｅ０、、、ＴＲＣＧｅ７は、ブロックデコーダ２９Ａ１により、信号線ＣＧｅ０、、、ＣＧｅ７からの信号をオンオフするためのスイッチとして機能する。
【0098】
信号線ＳＧｅ１は、それぞれのブロックＢＬＫにおけるセレクトゲート線ＳＧＤ０に、トランジスタＴＲ＿ＳＧｅ１を介して接続されている。トランジスタＴＲ＿ＳＧｅ１は、ブロックデコーダ２９Ａ１により、信号線ＳＧｅ１からの信号をオンオフするためのスイッチとして機能する。
【0099】
信号線ＳＧｅ２は、それぞれのブロックＢＬＫにおけるセレクトゲート線ＳＧＤｅ２に、トランジスタＴＲ＿ＳＧｅ２を介して接続されている。トランジスタＴＲ＿ＳＧｅ２は、ブロックデコーダ２９Ａ１により、信号線ＳＧｅ２からの信号をオンオフするためのスイッチとして機能する。
【0100】
図１５は、本実施形態に係る奇数ワード線ドライバ２８Ｂとロウデコーダ２９Ｂの電気的接続を説明するための模式図である。
【0101】
奇数ワード線ドライバ２８に、信号線ＳＧｏ０、信号線ＳＧｏ１、信号線ＳＧｏ２、及び信号線ＣＧｏとしての信号線ＣＧｏ０、、、ＣＧｏ７が接続されている。なお信号線ＣＧｏについては、例えばブロックＢＬＫ内におけるＺ方向に配置された奇数ワード線ＷＬの数と同じ数だけの信号線ＣＧｏが接続されている。
【0102】
信号線ＳＧｏ０は、それぞれのブロックＢＬＫにおける奇数セレクトゲート線ＳＧＳｏにトランジスタＴＲ＿ＳＧｏ０を介して接続されている。トランジスタＴＲ＿ＳＧｏ０は、ブロックデコーダ２９Ｂ１により、信号線ＳＧｏ０からの信号をオンオフするためのスイッチとして機能する。
【0103】
信号線ＣＧｏ０、、、ＣＧｏ７は、それぞれのブロックＢＬＫにおける奇数ワード線ＷＬｏ０、、、ＷＬｏ７に、トランジスタＴＲ＿ＣＧｏ０、、、ＴＲＣＧｏ７を介して接続されている。トランジスタＴＲ＿ＣＧｏ０、、、ＴＲＣＧｏ７は、ブロックデコーダ２９Ｂ１により、信号線ＣＧｏ０、、、ＣＧｏ７からの信号をオンオフするためのスイッチとして機能する。
【0104】
信号線ＳＧｏ１は、それぞれのブロックＢＬＫにおけるセレクトゲート線ＳＧＤ１に、トランジスタＴＲ＿ＳＧｏ１を介して接続されている。トランジスタＴＲ＿ＳＧｏ１は、ブロックデコーダ２９Ｂ１により、信号線ＳＧｏ１からの信号をオンオフするためのスイッチとして機能する。
【0105】
信号線ＳＧｏ２は、それぞれのブロックＢＬＫにおけるセレクトゲート線ＳＧＤ３に、トランジスタＴＲ＿ＳＧｏ２を介して接続されている。トランジスタＴＲ＿ＳＧｏ１は、ブロックデコーダ２９Ｂ１により、信号線ＳＧｏ２からの信号をオンオフするためのスイッチとして機能する。
【0106】
図１６は、本実施形態に係る電圧生成回路２７と偶数ワード線ドライバ２８Ａの電気的接続を説明するための模式図である。
【0107】
後述する、電圧としてのＶｒｅａｄ、ＶｒｅａｄＫ、Ｖｃｇ及びＶｍは、例えば、それぞれ電圧生成回路２７内の第１チャージポンプ回路２７Ａ、第２チャージポンプ回路２７Ｂ、第３チャージポンプ回路２７Ｃ及び第４チャージポンプ回路２７Ｄによって生成される。そして、Ｖｒｅａｄ、ＶｒｅａｄＫ、Ｖｃｇ及びＶｍは、それぞれ偶数ワード線ドライバ２８Ａ内の第１レギュレータ回路２８Ａ１、第２レギュレータ回路２８Ａ２、第３レギュレータ回路２８Ａ３及び第４レギュレータ回路２８Ａ４によって保持される。その後、Ｖｒｅａｄ、ＶｒｅａｄＫ、Ｖｃｇ及びＶｍは適宜加算され、信号線ＣＧｅ０、、、ＣＧｅ７に供給される。
【0108】
図１７は、本実施形態に係る電圧生成回路２７と奇数ワード線ドライバ２８Ｂの電気的接続を説明するための模式図である。
【0109】
Ｖｒｅａｄ、ＶｒｅａｄＫ、Ｖｃｇ及びＶｍは、それぞれ奇数ワード線ドライバ２８Ｂ内の第１レギュレータ回路２８Ｂ１、第２レギュレータ回路２８Ｂ２、第３レギュレータ回路２８Ｂ３及び第４レギュレータ回路２８Ｂ４によって保持される。その後、Ｖｒｅａｄ、ＶｒｅａｄＫ、Ｖｃｇ及びＶｍは適宜加算され、信号線ＣＧｅ０、、、ＣＧｅ７に供給される。
【0110】
（第１実施形態）
図１８は、本実施形態の半導体記憶装置において、メモリピラー（隣接する２つのＮＡＮＤストリング）の等価回路、及びそれぞれのメモリセルトランジスタにワード線を介して印加される電圧を模式的に示す図である。図１９は、本実施形態の半導体記憶装置において、データ読み出し動作時における、各種信号のタイミングチャートを模式的に示す図である。
図１８は、本実施形態の半導体記憶装置において、メモリピラー（隣接する２つのＮＡＮＤストリング）の等価回路、及びそれぞれのメモリセルトランジスタにワード線を介して印加される電圧を模式的に示す図である。図１９は、本実施形態の半導体記憶装置において、データ読み出し動作時における、各種信号のタイミングチャートを模式的に示す図である。
【0111】
本実施形態の半導体記憶装置における読み出し動作の一例を説明する。なお、以後の説明において、ワード線ＷＬｅ１（第１導電層の一例）に制御ゲートが接続されたメモリセルトランジスタＭＴをＭＴ１（第１情報を格納する第１メモリセルの一例）、ワード線ＷＬｅ２（第３導電層の一例）に制御ゲートが接続されたメモリセルトランジスタＭＴをＭＴ３（第３情報を格納する第３メモリセルの一例）、ワード線ＷＬｅ３（第５導電層の一例）に制御ゲートが接続されたメモリセルトランジスタＭＴをＭＴ５（第５情報を格納する第５メモリセルの一例）、ワード線ＷＬｅ４（第７導電層の一例）に制御ゲートが接続されたメモリセルトランジスタＭＴをＭＴ７（第７情報を格納する第７メモリセルの一例）、ワード線ＷＬｅ５（第９導電層の一例）に制御ゲートが接続されたメモリセルトランジスタＭＴをＭＴ９（第９情報を格納する第９メモリセルの一例）、ワード線ＷＬｅ６（第１１導電層の一例）に制御ゲートが接続されたメモリセルトランジスタＭＴをＭＴ１１（第１１情報を格納する第１１メモリセルの一例）、ワード線ＷＬｅ７（第１３導電層の一例）に制御ゲートが接続されたメモリセルトランジスタＭＴをＭＴ１３（第１３情報を格納する第１３メモリセルの一例）、ワード線ＷＬｏ１（第２導電層の一例）に制御ゲートが接続されたメモリセルトランジスタＭＴをＭＴ２（第２情報を格納する第２メモリセルの一例）、ワード線ＷＬｏ２（第４導電層の一例）に制御ゲートが接続されたメモリセルトランジスタＭＴをＭＴ４（第４情報を格納する第４メモリセルの一例）、ワード線ＷＬｏ３（第６導電層の一例）に制御ゲートが接続されたメモリセルトランジスタＭＴをＭＴ６（第６情報を格納する第６メモリセルの一例）、ワード線ＷＬｏ４（第８導電層の一例）に制御ゲートが接続されたメモリセルトランジスタＭＴをＭＴ８（第８情報を格納する第８メモリセルの一例）、ワード線ＷＬｏ５（第１０導電層の一例）に制御ゲートが接続されたメモリセルトランジスタＭＴをＭＴ１０（第１０情報を格納する第１０メモリセルの一例）、ワード線ＷＬｏ６（第１２導電層の一例）に制御ゲートが接続されたメモリセルトランジスタＭＴをＭＴ１２（第１２情報を格納する第１２メモリセルの一例）、ワード線ＷＬｏ７（第１４導電層の一例）に制御ゲートが接続されたメモリセルトランジスタＭＴをＭＴ１４（第１４情報を格納する第１４メモリセルの一例）とする。また、セレクトゲート線ＳＧＳｅにゲートが接続された選択トランジスタＳＴをＳＴ１とする。セレクトゲート線ＳＧＤｅにゲートが接続された選択トランジスタＳＴをＳＴ２とする。セレクトゲート線ＳＧＳｏにゲートが接続された選択トランジスタＳＴをＳＴ３とする。セレクトゲート線ＳＧＤｏにゲートが接続された選択トランジスタＳＴをＳＴ４とする。
【0112】
図１９（ａ）は、セレクトゲート線ＳＧＤｅ及びセレクトゲート線ＳＧＤｏに印加される電圧を模式的に示した図である。図１９（ｂ）は、メモリセルトランジスタＭＴ１、ＭＴ３、ＭＴ５、ＭＴ７、ＭＴ９、ＭＴ１１及びＭＴ１３の制御ゲートに印加される電圧を模式的に示した図である。図１９（ｃ）は、メモリセルトランジスタＭＴ２、ＭＴ４、ＭＴ６、ＭＴ８、ＭＴ１０、ＭＴ１２及びＭＴ１４の制御ゲートに印加される電圧を模式的に示した図である。
【0113】
以下、一例として、メモリセルトランジスタＭＴ７の読み出し動作の一例を示す。なおＶｒｅａｄは第１電圧の一例であり、ＶｒｅａｄＫは第２電圧の一例であり、Ｖｋｉｃｋ０は第３電圧の一例であり、Ｖｋｉｃｋ１は第４電圧の一例であり、Ｖｓｓは第５電圧の一例であり、Ｖｃｇは第６電圧の一例であり、Ｖｍは第７電圧の一例であり、Ｖｎｅｇは第８電圧の一例である。
【0114】
以下、メモリセルトランジスタＭＴ７の読み出し動作については、例えば、第１動作、第２動作及び第３動作が行われるものとして説明をする。ここで、第２動作は第１動作の後に行われ、第３動作は第２動作の後に行われるものとする。
【0115】
まず、第１動作について説明する。セレクトゲート線ＳＧＳｅ及びセレクトゲート線ＳＧＤｅに、Ｖｓｇを印加する。また、セレクトゲート線ＳＧＳｏ及びセレクトゲート線ＳＧＤｏに、Ｖｓｇを印加する。Ｖｓｇは、選択トランジスタＳＴ１、ＳＴ２、ＳＴ３及びＳＴ４をオンにする電圧である。メモリセルトランジスタＭＴ１、ＭＴ３、ＭＴ５、ＭＴ７、ＭＴ９、ＭＴ１１及びＭＴ１３を含むＮＡＮＤストリングは、選択されるＮＡＮＤストリング（選択ＳＵ）である。メモリセルトランジスタＭＴ２、ＭＴ４、ＭＴ６、ＭＴ８、ＭＴ１０、ＭＴ１２及びＭＴ１４を含むＮＡＮＤストリングは、選択されないＮＡＮＤストリング（非選択ＳＵ）である。
【0116】
また、第１動作においては、ワード線ＷＬｅ１、ワード線ＷＬｅ２、ワード線ＷＬｅ４、ワード線ＷＬｅ６、ワード線ＷＬｅ７、ワード線ＷＬｏ１、ワード線ＷＬｏ２、ワード線ＷＬｏ２、ワード線ＷＬｏ３、ワード線ＷＬｏ４、ワード線ＷＬｏ５、ワード線ＷＬｏ６及びワード線ＷＬｏ７に、Ｖｒｅａｄを印加する。Ｖｒｅａｄは、読み出し動作時において非選択ＳＵのワード線に印加される電圧であり、保持データにかかわらずメモリセルトランジスタＭＴをオンさせる電圧である。Ｖｒｅａｄは、例えば５Ｖであるが、これに限定されない。
【0117】
また、第１動作においては、ワード線ＷＬｅ３及びワード線ＷＬｅ５に、Ｖｒｅａｄｋを印加する。Ｖｒｅａｄｋ＞Ｖｒｅａｄである。Ｖｒｅａｄｋは、読み出し動作が行われるメモリセルトランジスタＭＴ４に隣接する非選択ワード線に印加される電圧である。なお、ＶｒｅａｄｋはＶｒｅａｄと等しくてもかまわない。
【0118】
次に、第２動作においては、ワード線ＷＬｅ４に、Ｖｒｅａｄより低いＶｋｉｃｋ０を印加する。また、ワード線ＷＬｏ３及びワード線ＷＬｏ５に、Ｖｒｅａｄより低いＶｋｉｃｋ１を印加する。また、ワード線ＷＬｏ４に、Ｖｓｓを印加する。Ｖｓｓは、接地電位である。Ｖｓｓは、例えば０Ｖ（ゼロボルト）である。例えば、Ｖｋｉｃｋ０＞Ｖｓｓであり、Ｖｋｉｃｋ１＞Ｖｓｓである。
【0119】
次に、第３動作においては、ワード線ＷＬｅ４に、Ｖｋｉｃｋ０より高いＶｃｇを印加する。Ｖｃｇは、読み出し動作のために用いられるリード電圧である。また、ワード線ＷＬｏ３及びワード線ＷＬｏ５に、Ｖｋｉｃｋ１より高くＶｒｅａｄより低いＶｍを印加する。また、ワード線ＷＬｏ４に、Ｖｓｓより低いＶｎｅｇを印加する。Ｖｎｅｇ＜Ｖｍ＜Ｖｒｅａｄである。例えばＶｍは１ＶでＶｎｅｇは－３Ｖであるが、Ｖｍ及びＶｎｅｇはこれに限定されるものではない。第３動作の際には、セレクトゲート線ＳＧＳｏ及びセレクトゲート線ＳＧＤｏに、Ｖｓｓを印加している。なお、Ｖｍは、例えば、Ｖｋｉｃｋ１より低くてもかまわない。言い換えると、Ｖｍ＜Ｖｋｉｃｋ１＜Ｖｒｅａｄであってもかまわない。
【0120】
なお、第３動作の後に行われる第４動作として、ワード線ＷＬｅ４に印加されているＶｃｇを高くしてもかまわない。
【0121】
次に、本実施形態の半導体記憶装置の作用効果を記載する。
【0122】
上述の通り、選択ワード線ＷＬを含むワード線ＷＬには、シーケンサ２４、電圧生成回路２７及びワード線ドライバ２８を用いて電圧が供給される。ここで、ワード線ＷＬ自体が抵抗成分Ｒを有している。また、選択ワード線ＷＬと非選択ワード線ＷＬの間の絶縁物により、結合容量Ｃが生じる。そのため、ＲＣ遅延により、ワード線ＷＬへの電圧が高速に印加されづらいという問題があった。また、メモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬの先端に接続されている。そのため、ますますＲＣ遅延の影響が大きくなり、かかる制御ゲートに電圧が高速に印加されづらいという問題があった。
【0123】
そこで、ワード線ＷＬｅ４に、読み出し動作のために用いられるリード電圧Ｖｃｇを、Ｖｒｅａｄから高速に変化させて印加するために、一端Ｖｃｇより低いＶｋｉｃｋ０に変化させ、その後Ｖｃｇに変化させて印加するということが行われていた。ここで、Ｖｋｉｃｋ０は、例えば接地電位であるＶｓｓであった。しかし、一律にＶｓｓとしていたのでは、十分にメモリセルトランジスタＭＴ７の制御ゲートに電圧を高速に印加できない場合があった。
【0124】
そこで、本実施形態の半導体記憶装置においては、Ｖｋｉｃｋ０として、Ｖｓｓに限定されない任意の電圧を設定できるようにしている。これにより、読み出し動作の速度を高速化することが可能となる。
【0125】
また、ワード線ＷＬｏ３及びワード線ＷＬｏ５に印加される電圧についても、ＶｒｅａｄからＶｍに変化させて印加するために、一端Ｖｍより低いＶｋｉｃｋ１に変化させ、その後Ｖｍに変化させて印加するということが行われていた。ここで、Ｖｋｉｃｋ１は、例えば接地電位であるＶｓｓであった。しかし、一律にＶｓｓとしていたのでは、十分にメモリセルトランジスタＭＴ６の制御ゲート及びメモリセルトランジスタＭＴ１０の制御ゲートに電圧を高速に印加できない場合があった。
【0126】
そこで、本実施形態の半導体記憶装置においては、ワード線ＷＬｏ３及びワード線ＷＬｏ５に印加されるＶｋｉｃｋ１を、ワード線ＷＬｅ４に印加されるＶｋｉｃｋ０と独立に制御可能としている。偶数ワード線ＷＬｅと奇数ワード線ＷＬｏで印加される電圧が異なる場合があるため、偶数ワード線ＷＬｅと奇数ワード線ＷＬｏでＲＣ遅延が異なることが考えられる。そのため、Ｖｋｉｃｋ０とＶｋｉｃｋ１を独立に制御することにより、さらに読み出し動作の高速化が可能となる。
【0127】
ここで、ワード線ＷＬｅ４に印加されるＶｋｉｃｋ０は、図１６に示した第３レギュレータ回路２８Ａ３を用いて印加される。また、ワード線ＷＬｏ３及びワード線ＷＬｏ５に印加されるＶｋｉｃｋ１については、図１７に示した第４レギュレータ回路２８Ｂ４を用いて印加される。
【0128】
言い換えると、制御回路は、シーケンサと、前記シーケンサに接続され、前記第７導電層に前記第１電圧を印加するための第１レギュレータ回路２８Ａ１と、前記第７導電層に前記第３電圧及び前記第６電圧を印加するための第３レギュレータ回路２８Ａ３と、前記第６導電層及び前記第１０導電層に前記第１電圧を印加するための第１レギュレータ回路２８Ｂ１と、前記第６導電層及び前記第１０導電層に前記第４電圧及び前記第７電圧を印加するための第４レギュレータ回路２８Ｂ４と、を有する。
【0129】
本実施形態の半導体記憶装置によれば、読み出し動作の高速化がなされた半導体記憶装置の提供が可能となる。
【0130】
（第２実施形態）
図２２は、本実施形態の半導体記憶装置において、メモリピラー（隣接する２つのＮＡＮＤストリング）の等価回路、及びそれぞれのメモリセルトランジスタにワード線を介して印加される電圧を模式的に示す図である。図２３は、本実施形態の半導体記憶装置において、データ読み出し動作時における、各種信号のタイミングチャートを模式的に示す図である。
図２２は、本実施形態の半導体記憶装置において、メモリピラー（隣接する２つのＮＡＮＤストリング）の等価回路、及びそれぞれのメモリセルトランジスタにワード線を介して印加される電圧を模式的に示す図である。図２３は、本実施形態の半導体記憶装置において、データ読み出し動作時における、各種信号のタイミングチャートを模式的に示す図である。
【0131】
本実施形態のワード線ＷＬｏ２に印加される電圧の時間変化は、第１実施形態のワード線ＷＬｏ３及びワード線ＷＬｏ５に印加される電圧の時間変化と同様である。そして、本実施形態のワード線ＷＬｏ３及びワード線ＷＬｏ４に印加される電圧の時間変化は、第１実施形態のワード線ＷＬｏ４に印加される電圧の時間変化と同様である。言い換えると、本実施形態の半導体記憶装置においては、Ｖｎｅｇが印加されるメモリセルトランジスタＭＴが、メモリセルトランジスタＭＴ６とメモリセルトランジスタＭＴ８となっている。Ｖｎｅｇが印加されるメモリセルトランジスタＭＴの数を増加させて、良好な読み出し動作を行うことを可能にするものである。
【0132】
本実施形態の半導体記憶装置によっても、読み出し動作の高速化がなされた半導体記憶装置の提供が可能となる。
【0133】
（第３実施形態）
図２４は、本実施形態の半導体記憶装置において、メモリピラー（隣接する２つのＮＡＮＤストリング）の等価回路、及びそれぞれのメモリセルトランジスタにワード線を介して印加される電圧を模式的に示す図である。図２５は、本実施形態の半導体記憶装置において、データ読み出し動作時における、各種信号のタイミングチャートを模式的に示す図である。
図２４は、本実施形態の半導体記憶装置において、メモリピラー（隣接する２つのＮＡＮＤストリング）の等価回路、及びそれぞれのメモリセルトランジスタにワード線を介して印加される電圧を模式的に示す図である。図２５は、本実施形態の半導体記憶装置において、データ読み出し動作時における、各種信号のタイミングチャートを模式的に示す図である。
【0134】
本実施形態のワード線ＷＬｏ２及びワード線ＷＬｏ６に印加される電圧の時間変化は、第１実施形態のワード線ＷＬｏ３及びワード線ＷＬｏ５に印加される電圧の時間変化と同様である。そして、本実施形態のワード線ＷＬｏ３、ワード線ＷＬｏ４及びワード線ＷＬｏ５に印加される電圧の時間変化は、第１実施形態のワード線ＷＬｏ４に印加される電圧の時間変化と同様である。言い換えると、本実施形態の半導体記憶装置においては、Ｖｎｅｇが印加されるメモリセルトランジスタＭＴが、メモリセルトランジスタＭＴ６、メモリセルトランジスタＭＴ８及びメモリセルトランジスタＭＴ１０となっている。Ｖｎｅｇが印加されるメモリセルトランジスタＭＴの数を増加させて、良好な読み出し動作を行うことを可能にするものである。
【0135】
本実施形態の半導体記憶装置によっても、読み出し動作の高速化がなされた半導体記憶装置の提供が可能となる。
【0136】
（第４実施形態）
図２６は、本実施形態の半導体記憶装置において、メモリピラー（隣接する２つのＮＡＮＤストリング）の等価回路、及びそれぞれのメモリセルトランジスタにワード線を介して印加される電圧を模式的に示す図である。図２７は、本実施形態の半導体記憶装置において、データ読み出し動作時における、各種信号のタイミングチャートを模式的に示す図である。
図２６は、本実施形態の半導体記憶装置において、メモリピラー（隣接する２つのＮＡＮＤストリング）の等価回路、及びそれぞれのメモリセルトランジスタにワード線を介して印加される電圧を模式的に示す図である。図２７は、本実施形態の半導体記憶装置において、データ読み出し動作時における、各種信号のタイミングチャートを模式的に示す図である。
【0137】
本実施形態では、ワード線ＷＬｏ１、ワード線ＷＬｏ２、ワード線ＷＬｏ６及びワード線ＷＬｏ７に印加される電圧の時間変化は、第１実施形態のワード線ＷＬｏ４に印加される電圧の時間変化と同様である。言い換えると、本実施形態の半導体記憶装置においては、Ｖｎｅｇが印加されるメモリセルトランジスタＭＴが、メモリセルトランジスタＭＴ２、メモリセルトランジスタＭＴ４、メモリセルトランジスタＭＴ８、メモリセルトランジスタＭＴ１２及びメモリセルトランジスタＭＴ１４となっている。Ｖｎｅｇが印加されるメモリセルトランジスタＭＴの数を増加させて、良好な読み出し動作を行うことを可能にするものである。
【0138】
本実施形態の半導体記憶装置によっても、読み出し動作の高速化がなされた半導体記憶装置の提供が可能となる。
【0139】
（第５実施形態）
図２８は、本実施形態の半導体記憶装置において、メモリピラー（隣接する２つのＮＡＮＤストリング）の等価回路、及びそれぞれのメモリセルトランジスタにワード線を介して印加される電圧を模式的に示す図である。図２９は、本実施形態の半導体記憶装置において、データ読み出し動作時における、各種信号のタイミングチャートを模式的に示す図である。
図２８は、本実施形態の半導体記憶装置において、メモリピラー（隣接する２つのＮＡＮＤストリング）の等価回路、及びそれぞれのメモリセルトランジスタにワード線を介して印加される電圧を模式的に示す図である。図２９は、本実施形態の半導体記憶装置において、データ読み出し動作時における、各種信号のタイミングチャートを模式的に示す図である。
【0140】
本実施形態では、ワード線ＷＬｅ１の下に、ワード線ＷＬｅ０が設けられている。ワード線ＷＬｅ０に、メモリセルトランジスタＭＴ１に接続されたメモリセルトランジスタＭＴ－１の制御ゲートが接続されている。ワード線ＷＬｅ７の上に、ワード線ＷＬｅ８が設けられている。ワード線ＷＬｅ８に、メモリセルトランジスタＭＴ１３に接続されたメモリセルトランジスタＭＴ１５の制御ゲートが接続されている。ワード線ＷＬｏ１の下に、ワード線ＷＬｏ０が設けられている。ワード線ＷＬｏ０に、メモリセルトランジスタＭＴ２に接続されたメモリセルトランジスタＭＴ０の制御ゲートが接続されている。ワード線ＷＬｏ７の上に、ワード線ＷＬｏ８が設けられている。ワード線ＷＬｏ８に、メモリセルトランジスタＭＴ１４に接続されたメモリセルトランジスタＭＴ１６の制御ゲートが接続されている。
【0141】
ワード線ＷＬｅ０、ワード線ＷＬｅ１、ワード線ＷＬｅ２、ワード線ＷＬｅ６、ワード線ＷＬｅ７、ワード線ＷＬｅ８、ワード線ＷＬｏ０及びワード線ＷＬｏ８に印加される電圧の時間変化は、第１実施形態のワード線ＷＬｅ１、ワード線ＷＬｅ２、ワード線ＷＬｅ６、ワード線ＷＬｅ７、ワード線ＷＬｏ１、ワード線ＷＬｏ２、ワード線ＷＬｏ６及びワード線ＷＬｏ７に印加される電圧の時間変化と同様である。
【0142】
ワード線ＷＬｏ３、ワード線ＷＬｏ４及びワード線ＷＬｏ５に印加される電圧の時間変化は、第１実施形態のワード線ＷＬｏ４に印加される電圧の時間変化と同様である。
【0143】
ワード線ＷＬｏ１、ワード線ＷＬｏ２、ワード線ＷＬｏ６及びワード線ＷＬｏ７に印加される電圧の時間変化は、第１実施形態のワード線ＷＬｏ３及びワード線ＷＬｏ５に印加される電圧の時間変化に似ている。ただし、ワード線ＷＬｏ２及びワード線ＷＬｏ６においては、第２動作でＶｒｅａｄより低いＶｋｉｃｋ１を印加し、第３動作でＶｋｉｃｋ１より高くＶｒｅａｄより低いＶｍ１を印加する。ワード線ＷＬｏ１及びワード線ＷＬｏ７においては、第２動作でＶｒｅａｄより低いＶｋｉｃｋ２（第９電圧の一例）を印加し、第３動作でＶｋｉｃｋ２より高くＶｒｅａｄより低いＶｍ２（第１０電圧の一例）を印加する。ここで、例えばＶｋｉｃｋ２＞Ｖｋｉｃｋ１であり、例えばＶｍ２＞Ｖｍ１である。Ｖｋｉｃｋ１、Ｖｋｉｃｋ２、Ｖｍ１及びＶｍ２をより細かく設定することにより、読み出し動作をより高速に行うことができる。なお、Ｖｍ１は、例えば、Ｖｋｉｃｋ１より低くてもかまわない。言い換えると、Ｖｍ１＜Ｖｋｉｃｋ１＜Ｖｒｅａｄであってもかまわない。また、Ｖｍ２は、例えば、Ｖｋｉｃｋ２より低くてもかまわない。言い換えると、Ｖｍ２＜Ｖｋｉｃｋ２＜Ｖｒｅａｄであってもかまわない。
【0144】
本実施形態の半導体記憶装置によっても、読み出し動作の高速化がなされた半導体記憶装置の提供が可能となる。
【0145】
本発明のいくつかの実施形態及び実施例を説明したが、これらの実施形態及び実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0146】
１：半導体記憶装置 ２：メモリコントローラ ３：メモリシステム １０：配線層 １１：配線層 １２：配線層 １３：ソース線層 １６：コンタクトプラグ １７：コンタクトプラグ １８：金属配線層 １９：コンタクトプラグ ２０：金属配線層 ２１：メモリセルアレイ ２２：入出力回路 ２３：ロジック制御回路 ２４：シーケンサ ２５：レジスタ ２６：ビジー制御回路 ２７：電圧生成回路 ２７Ａ：第１チャージポンプ回路 ２７Ｂ：第２チャージポンプ回路 ２７Ｃ：第３チャージポンプ回路 ２７Ｄ：第４チャージポンプ回路 ２８：ドライバセット ２８Ａ：偶数ワード線ドライバ ２８Ａ１：第１レギュレータ回路 ２８Ａ２：第２レギュレータ回路 ２８Ａ３：第３レギュレータ回路 ２８Ａ４：第４レギュレータ回路 ２８Ｂ：奇数ワード線ドライバ ２８Ｂ１：第１レギュレータ回路 ２８Ｂ２：第２レギュレータ回路 ２８Ｂ３：第３レギュレータ回路 ２８Ｂ４：第４レギュレータ回路 ２９：ロウデコーダ ２９Ａ：ロウデコーダ ２９Ｂ：ロウデコーダ ３０：センスアンプ ３１：半導体層 ３２：絶縁層 ３３：絶縁層 ３４：絶縁層 ３５：ＡｌＯ層 ３６：バリアメタル層 ３７：絶縁層 ４０：半導体層 ４１：絶縁層 ４２：導電層 ４３：絶縁層 ４５：ＡｌＯ層 ４６：絶縁層 ４７：バリアメタル層 ４８：絶縁層 ５０：ＮＡＮＤストリング ７０：センスアンプ ７１：入出力用パッド群 ７２：ロジック制御用パッド群 ＢＬ：ビット線 ＢＬＫ：ブロック Ｃ：結合容量 ＣＥｎ：チップイネーブル信号 ＣＧ：信号線 ＣＬＥ：コマンドラッチイネーブル信号 ＣＭＤ：コマンド ＤＡＴ：データ ＤＱ：信号 ＳＵ：ストリングユニット ＭＰ：同一メモリピラー ＭＴ：メモリセルトランジスタ Ｒ：抵抗成分 ＲＥｎ：リードイネーブル信号 ＳＧ：信号線 ＳＧＤ：セレクトゲート線 ＳＧＳ：セレクトゲート線 ＳＬ：ソース線 ＳＬ：スリット ＳＴ：選択トランジスタ ＳＴＳ：ステータス情報 ＷＬｅ：偶数ワード線 ＷＬｏ：奇数ワード線 ＷＰｎ：ライトプロテクト信号
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】