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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022144361
(43)【公開日】2022-10-03
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
G11C 16/08 20060101AFI20220926BHJP
G11C 16/04 20060101ALI20220926BHJP
G11C 16/14 20060101ALI20220926BHJP
【ＦＩ】
G11C16/08 140
G11C16/04 170
G11C16/14 100
【審査請求】未請求
【請求項の数】7
【出願形態】ＯＬ
(21)【出願番号】P 2021045328
(22)【出願日】2021-03-19
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100140486
【弁理士】
【氏名又は名称】鎌田 徹
(74)【代理人】
【識別番号】100170058
【弁理士】
【氏名又は名称】津田 拓真
(74)【代理人】
【識別番号】100121843
【弁理士】
【氏名又は名称】村井 賢郎
(72)【発明者】
【氏名】前田 高志
【テーマコード（参考）】
5B225
【Ｆターム（参考）】
5B225BA19
5B225DC03
5B225DC11
5B225EB10
5B225FA01
5B225FA02
(57)【要約】
【課題】データを選択消去することが可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置２は、データを記憶するメモリセルアレイ１１０と、メモリセルアレイ１１０の動作を制御するシーケンサ４１と、を備える。シーケンサ４１は、選択メモリセルトランジスタのゲートに繋がる選択ワード線ｓＷＬの電位をＶｍ１とし、隣接メモリセルトランジスタのゲートに繋がる隣接ワード線ｎＷＬの電位を、Ｖｍ１よりも高いＶｍ２とし、非選択メモリセルトランジスタのゲートに繋がる非選択ワード線ｕＷＬの電位を、Ｖｍ２よりも高いＶｍ３とする。
【選択図】図６
【解決手段】半導体記憶装置２は、データを記憶するメモリセルアレイ１１０と、メモリセルアレイ１１０の動作を制御するシーケンサ４１と、を備える。シーケンサ４１は、選択メモリセルトランジスタのゲートに繋がる選択ワード線ｓＷＬの電位をＶｍ１とし、隣接メモリセルトランジスタのゲートに繋がる隣接ワード線ｎＷＬの電位を、Ｖｍ１よりも高いＶｍ２とし、非選択メモリセルトランジスタのゲートに繋がる非選択ワード線ｕＷＬの電位を、Ｖｍ２よりも高いＶｍ３とする。
【選択図】図６
【特許請求の範囲】
【請求項1】
データを記憶するメモリセルアレイと、
前記メモリセルアレイの動作を制御する制御回路と、を備え、
前記メモリセルアレイは、複数のメモリセルトランジスタが互いに直列に接続されているメモリストリングと、
それぞれの前記メモリセルトランジスタのゲートに対し個別に接続された複数のワード線と、を有し、
一部の前記メモリセルトランジスタからデータを消去する消去動作において、
データの消去対象となる前記メモリセルトランジスタのことを選択メモリセルトランジスタとし、
前記選択メモリセルトランジスタと同じ前記メモリストリングに属し、且つ、前記選択メモリセルトランジスタと隣り合う位置に配置された一対の前記メモリセルトランジスタのことを隣接メモリセルトランジスタとし、
前記選択メモリセルトランジスタ及び前記隣接メモリセルトランジスタと同じ前記メモリストリングに属するその他の前記メモリセルトランジスタのことを非選択メモリセルトランジスタとしたときに、
前記制御回路は、
前記選択メモリセルトランジスタのゲートに繋がる前記ワード線の電位を第１電位とし、
前記隣接メモリセルトランジスタのゲートに繋がる前記ワード線の電位を、前記第１電位よりも高い第２電位とし、
前記非選択メモリセルトランジスタのゲートに繋がる前記ワード線の電位を、前記第２電位よりも高い第３電位とする、半導体記憶装置。
前記メモリセルアレイの動作を制御する制御回路と、を備え、
前記メモリセルアレイは、複数のメモリセルトランジスタが互いに直列に接続されているメモリストリングと、
それぞれの前記メモリセルトランジスタのゲートに対し個別に接続された複数のワード線と、を有し、
一部の前記メモリセルトランジスタからデータを消去する消去動作において、
データの消去対象となる前記メモリセルトランジスタのことを選択メモリセルトランジスタとし、
前記選択メモリセルトランジスタと同じ前記メモリストリングに属し、且つ、前記選択メモリセルトランジスタと隣り合う位置に配置された一対の前記メモリセルトランジスタのことを隣接メモリセルトランジスタとし、
前記選択メモリセルトランジスタ及び前記隣接メモリセルトランジスタと同じ前記メモリストリングに属するその他の前記メモリセルトランジスタのことを非選択メモリセルトランジスタとしたときに、
前記制御回路は、
前記選択メモリセルトランジスタのゲートに繋がる前記ワード線の電位を第１電位とし、
前記隣接メモリセルトランジスタのゲートに繋がる前記ワード線の電位を、前記第１電位よりも高い第２電位とし、
前記非選択メモリセルトランジスタのゲートに繋がる前記ワード線の電位を、前記第２電位よりも高い第３電位とする、半導体記憶装置。
【請求項2】
前記消去動作において、前記制御回路は、
前記選択メモリセルトランジスタからデータを消去した後に、前記隣接メモリセルトランジスタに対し、データを書き込みなおす事後書き込み処理を行う、請求項１に記載の半導体記憶装置。
前記選択メモリセルトランジスタからデータを消去した後に、前記隣接メモリセルトランジスタに対し、データを書き込みなおす事後書き込み処理を行う、請求項１に記載の半導体記憶装置。
【請求項3】
前記制御回路は、
前記選択メモリセルトランジスタからデータを消去する前に、前記隣接メモリセルトランジスタに記憶されていたデータを読み出す事前読み出し処理を行い、
前記事後書き込み処理においては、事前読み出し処理で読み出されたデータを前記隣接メモリセルトランジスタに書き込みなおす、請求項２に記載の半導体記憶装置。
前記選択メモリセルトランジスタからデータを消去する前に、前記隣接メモリセルトランジスタに記憶されていたデータを読み出す事前読み出し処理を行い、
前記事後書き込み処理においては、事前読み出し処理で読み出されたデータを前記隣接メモリセルトランジスタに書き込みなおす、請求項２に記載の半導体記憶装置。
【請求項4】
前記制御回路は、
前記事前読み出し処理において読み出されたデータを、外部の記憶装置に記憶させる、請求項３に記載の半導体記憶装置。
前記事前読み出し処理において読み出されたデータを、外部の記憶装置に記憶させる、請求項３に記載の半導体記憶装置。
【請求項5】
前記消去動作において、前記制御回路は、
前記選択メモリセルトランジスタからデータを消去する前に、前記隣接メモリセルトランジスタに対し、データを書き込みなおす事前書き込み処理を行う、請求項１乃至４のいずれか１項に記載の半導体記憶装置。
前記選択メモリセルトランジスタからデータを消去する前に、前記隣接メモリセルトランジスタに対し、データを書き込みなおす事前書き込み処理を行う、請求項１乃至４のいずれか１項に記載の半導体記憶装置。
【請求項6】
前記制御回路は、
特定の前記ワード線に繋がっている全ての前記メモリセルトランジスタが、前記選択メモリセルトランジスタとなるように前記消去動作を行う、請求項１乃至５のいずれか１項に記載の半導体記憶装置。
特定の前記ワード線に繋がっている全ての前記メモリセルトランジスタが、前記選択メモリセルトランジスタとなるように前記消去動作を行う、請求項１乃至５のいずれか１項に記載の半導体記憶装置。
【請求項7】
前記制御回路は、
特定の前記ワード線に繋がっている複数の前記メモリセルトランジスタのうち、特定のページに対応するもののみが前記選択メモリセルトランジスタとなるように前記消去動作を行う、請求項１乃至５のいずれか１項に記載の半導体記憶装置。
特定の前記ワード線に繋がっている複数の前記メモリセルトランジスタのうち、特定のページに対応するもののみが前記選択メモリセルトランジスタとなるように前記消去動作を行う、請求項１乃至５のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
例えばＮＡＮＤ型フラッシュメモリのような半導体記憶装置は、データを記憶するためのメモリセルトランジスタを複数有している。メモリセルトランジスタに対するデータの書き込みや読み出しは、各メモリセルトランジスタのそれぞれについて個別に行うことが可能である。一方、データの消去は、例えばブロックと称される単位ごとに、複数のメモリセルトランジスタについて一括して行うのが一般的となっている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２０－０４７６４４号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
開示された実施形態によれば、データを選択消去することが可能な半導体記憶装置が提供される。
【課題を解決するための手段】
【0005】
実施形態に係る半導体記憶装置は、データを記憶するメモリセルアレイと、メモリセルアレイの動作を制御する制御回路と、を備える。メモリセルアレイは、複数のメモリセルトランジスタが互いに直列に接続されているメモリストリングと、それぞれのメモリセルトランジスタのゲートに対し個別に接続された複数のワード線と、を有する。一部のメモリセルトランジスタからデータを消去する消去動作において、データの消去対象となるメモリセルトランジスタのことを選択メモリセルトランジスタとし、選択メモリセルトランジスタと同じメモリストリングに属し、且つ、選択メモリセルトランジスタと隣り合う位置に配置された一対のメモリセルトランジスタのことを隣接メモリセルトランジスタとし、選択メモリセルトランジスタ及び隣接メモリセルトランジスタと同じメモリストリングに属するその他のメモリセルトランジスタのことを非選択メモリセルトランジスタとしたときに、制御回路は、選択メモリセルトランジスタのゲートに繋がるワード線の電位を第１電位とし、隣接メモリセルトランジスタのゲートに繋がるワード線の電位を、第１電位よりも高い第２電位とし、非選択メモリセルトランジスタのゲートに繋がるワード線の電位を、第２電位よりも高い第３電位とする。
【図面の簡単な説明】
【0006】
【発明を実施するための形態】
【0007】
以下、添付図面を参照しながら本実施形態について説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。
【0008】
第１実施形態について説明する。本実施形態に係る半導体記憶装置２は、ＮＡＮＤ型フラッシュメモリとして構成された不揮発性の記憶装置である。図１には、半導体記憶装置２を含むメモリシステムの構成例がブロック図として示されている。このメモリシステムは、メモリコントローラ１と、半導体記憶装置２とを備える。尚、半導体記憶装置２は、図１のメモリシステムにおいて実際には複数設けられているのであるが、図１においてはそのうちの１つのみが図示されている。半導体記憶装置２の具体的な構成については後に説明する。このメモリシステムは、不図示のホストと接続可能である。ホストは、例えば、パーソナルコンピュータや携帯端末等の電子機器である。
【0009】
メモリコントローラ１は、ホストからの書き込みリクエストに従って半導体記憶装置２へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って半導体記憶装置２からのデータの読み出しを制御する。
【0010】
メモリコントローラ１と半導体記憶装置２との間では、チップイネーブル信号／ＣＥ、レディービジー信号／ＲＢ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、ＲＥ、ライトプロテクト信号／ＷＰ、データである信号ＤＱ＜７：０＞、データストローブ信号ＤＱＳ、／ＤＱＳ、の各信号が送受信される。
【0011】
チップイネーブル信号／ＣＥは、半導体記憶装置２をイネーブルにするための信号である。レディービジー信号／ＲＢは、半導体記憶装置２がレディ状態であるか、ビジー状態であるかを示すための信号である。「レディ状態」とは、外部からの命令を受け付ける状態である。「ビジー状態」とは、外部からの命令を受け付けない状態である。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱ＜７：０＞がコマンドであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱ＜７：０＞がアドレスであることを示す信号である。ライトイネーブル信号／ＷＥは、受信した信号を半導体記憶装置２に取り込むための信号である。シングルデータレート（Ｓｉｎｇｌｅ Ｄａｔａ Ｒａｔｅ、ＳＤＲ）モードにおいて、信号／ＷＥの立ち上がりエッジ（ｒｉｓｉｎｇ ｅｄｇｅ）半導体記憶装置２に送信されるコマンド、アドレス又はデータとしての信号ＤＱ＜７：０＞を取り込むことを指示する。また、ダブルデータレート（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ、ＤＤＲ）モードにおいて、信号／ＷＥの立ち上がりエッジで不揮発性メモリ２に送信されるコマンド又はアドレスとしての信号ＤＱ＜７：０＞を取り込むことを指示する。メモリコントローラ１によりコマンド、アドレス、及びデータを受信する都度アサートされる。
【0012】
リードイネーブル信号／ＲＥは、メモリコントローラ１が、半導体記憶装置２からデータを読み出すための信号である。信号ＲＥは信号／ＲＥの相補信号である。これらは例えば、信号ＤＱ＜７：０＞を出力する際の半導体記憶装置２の動作タイミングを制御するために使用される。より具体的には、シングルデータレートモードにおいて、信号／ＲＥの立ち下がりエッジ（ｆａｌｌｉｎｇ ｅｄｇｅ）で不揮発性メモリ２にデータとしての信号ＤＱ＜７：０＞を出力すること指示する。また、ダブルデータレートモードにおいて、信号／ＲＥの立ち下がりエッジ及び立ち上がりエッジで不揮発性メモリ２にデータとしての信号ＤＱ＜７：０＞を出力すること指示する。ライトプロテクト信号／ＷＰは、データ書き込み及び消去の禁止を半導体記憶装置２に指示するための信号である。信号ＤＱ＜７：０＞は、半導体記憶装置２とメモリコントローラ１との間で送受信されるデータの実体であり、コマンド、アドレス、及びデータを含む。データストローブ信号ＤＱＳは、信号ＤＱ＜７：０＞の入出力のタイミングを制御するための信号である。信号／ＤＱＳは信号ＤＱＳの相補信号である。より具体的には、ダブルデータレートモードにおいて、信号ＤＱＳの立ち下がりエッジ及び立ち上がりエッジで不揮発性メモリ２にデータとしての信号ＤＱ＜７：０＞を取り込むことを指示する。また、信号ＤＱＳは、ダブルデータレートモードにおいて、信号／ＲＥの立ち下がりエッジ及び立ち上がりエッジに基づいて生成され、不揮発性メモリ２からデータとしての信号ＤＱ＜７：０＞とともに出力される。
【0013】
メモリコントローラ１は、ＲＡＭ１１と、プロセッサ１２と、ホストインターフェイス１３と、ＥＣＣ回路１４と、メモリインターフェイス１５と、を備える。ＲＡＭ１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ回路１４、及びメモリインターフェイス１５は、互いに内部バス１６で接続されている。
【0014】
ホストインターフェイス１３は、ホストから受信したリクエスト、ユーザデータ（書き込みデータ）等を内部バス１６に出力する。また、ホストインターフェイス１３は、半導体記憶装置２から読み出されたユーザデータ、プロセッサ１２からの応答等をホストへ送信する。
【0015】
メモリインターフェイス１５は、プロセッサ１２の指示に基づいて、ユーザデータ等を半導体記憶装置２へ書き込む処理、及び、半導体記憶装置２から読み出す処理を制御する。
【0016】
プロセッサ１２は、メモリコントローラ１を統括的に制御する。プロセッサ１２は、例えばＣＰＵやＭＰＵ等である。プロセッサ１２は、ホストからホストインターフェイス１３経由でリクエストを受けた場合に、そのリクエストに従った制御を行う。例えば、プロセッサ１２は、ホストからのリクエストに従って、半導体記憶装置２へのユーザデータ及びパリティの書き込みをメモリインターフェイス１５へ指示する。また、プロセッサ１２は、ホストからのリクエストに従って、半導体記憶装置２からのユーザデータ及びパリティの読み出しをメモリインターフェイス１５へ指示する。
【0017】
プロセッサ１２は、ＲＡＭ１１に蓄積されるユーザデータに対して、半導体記憶装置２上の格納領域（メモリ領域）を決定する。ユーザデータは、内部バス１６経由でＲＡＭ１１に格納される。プロセッサ１２は、メモリ領域の決定を、書き込み単位であるページ単位のデータ（ページデータ）に対して実施する。半導体記憶装置２の１ページに格納されるユーザデータのことを、以下では「ユニットデータ」とも称する。ユニットデータは、一般的には符号化されて、符号語として半導体記憶装置２に格納される。本実施形態では、符号化は必須ではない。メモリコントローラ１は、符号化せずにユニットデータを半導体記憶装置２に格納してもよいが、図１では、一構成例として符号化を行う構成を示している。メモリコントローラ１が符号化を行わない場合には、ページデータはユニットデータと一致する。また、１つのユニットデータに基づいて１つの符号語が生成されてもよいし、ユニットデータが分割された分割データに基づいて１つの符号語が生成されてもよい。また、複数のユニットデータを用いて１つの符号語が生成されてもよい。
【0018】
プロセッサ１２は、ユニットデータごとに書き込み先の半導体記憶装置２のメモリ領域を決定する。半導体記憶装置２のメモリ領域には物理アドレスが割当てられている。プロセッサ１２は、ユニットデータの書き込み先のメモリ領域を、物理アドレスを用いて管理する。プロセッサ１２は、決定したメモリ領域（物理アドレス）を指定してユーザデータを半導体記憶装置２へ書き込むようメモリインターフェイス１５へ指示する。プロセッサ１２は、ユーザデータの論理アドレス（ホストが管理する論理アドレス）と物理アドレスとの対応を管理する。プロセッサ１２は、ホストからの論理アドレスを含む読み出しリクエストを受信した場合は、論理アドレスに対応する物理アドレスを特定し、物理アドレスを指定してユーザデータの読み出しをメモリインターフェイス１５へ指示する。
【0019】
ＥＣＣ回路１４は、ＲＡＭ１１に格納されたユーザデータを符号化して、符号語を生成する。また、ＥＣＣ回路１４は、半導体記憶装置２から読み出された符号語を復号する。ＥＣＣ回路１４は、例えばユーザデータに付与されたチェックサム等を利用することで、データにおけるエラーの検出、及び当該エラーの訂正を行う。
【0020】
ＲＡＭ１１は、ホストから受信したユーザデータを半導体記憶装置２へ記憶するまでに一時格納したり、半導体記憶装置２から読み出したデータをホストへ送信するまでに一時格納したりする。ＲＡＭ１１は、例えば、ＳＲＡＭやＤＲＡＭ等の汎用メモリである。
【0021】
図１では、メモリコントローラ１が、ＥＣＣ回路１４とメモリインターフェイス１５をそれぞれ備える構成例が示されている。しかしながら、ＥＣＣ回路１４がメモリインターフェイス１５に内蔵されていてもよい。また、ＥＣＣ回路１４が、半導体記憶装置２に内蔵されていてもよい。図１に示される各要素の具体的な構成や配置は、特に限定されない。
【0022】
ホストから書き込みリクエストを受信した場合、図１のメモリシステムは次のように動作する。プロセッサ１２は、書き込み対象となるデータをＲＡＭ１１に一時記憶させる。プロセッサ１２は、ＲＡＭ１１にストアされたデータを読み出し、ＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力されたデータを符号化し、符号語をメモリインターフェイス１５に入力する。メモリインターフェイス１５は、入力された符号語を半導体記憶装置２に書き込む。
【0023】
ホストから読み出しリクエストを受信した場合、図１のメモリシステムは次のように動作する。メモリインターフェイス１５は、半導体記憶装置２から読み出した符号語をＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力された符号語を復号し、復号されたデータをＲＡＭ１１にストアする。プロセッサ１２は、ＲＡＭ１１にストアされたデータを、ホストインターフェイス１３を介してホストに送信する。
【0024】
半導体記憶装置２の構成について説明する。図２に示されるように、半導体記憶装置２は、メモリセルアレイ１１０と、センスアンプ１２０と、ロウデコーダ１３０と、入出力回路２１と、ロジック制御回路２２と、シーケンサ４１と、レジスタ４２と、電圧生成回路４３と、入出力用パッド群３１と、ロジック制御用パッド群３２と、電源入力用端子群３３と、を備えている。
【0025】
メモリセルアレイ１１０は、データを記憶する部分である。図３には、メモリセルアレイ１１０の構成が等価回路図として示されている。メモリセルアレイ１１０は複数のブロックＢＬＫにより構成されているのであるが、図３においては、これらのうちの１つのブロックＢＬＫのみが図示されている。メモリセルアレイ１１０が有する他のブロックＢＬＫの構成も、図３に示されるものと同じである。
【0026】
図３に示されるように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ（ＳＵ０～ＳＵ３）を含む。また各々のストリングユニットＳＵは、複数のメモリストリングＭＳを含む。メモリストリングＭＳの各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）と、選択トランジスタＳＴ１、ＳＴ２とを含んでおり、これらが互いに直列に接続された構成となっている。
【0027】
尚、メモリセルトランジスタＭＴの個数は８個に限られず、例えば、３２個、４８個、６４個、９６個でもよい。例えばカットオフ特性を高めるために、選択トランジスタＳＴ１、ＳＴ２のそれぞれが、単一ではなく複数のトランジスタにより構成されていてもよい。さらに、メモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２との間には、ダミーセルトランジスタが設けられていてもよい。
【0028】
それぞれのメモリストリングＭＳに含まれるメモリセルトランジスタＭＴは、選択トランジスタＳＴ１と選択トランジスタＳＴ２との間において、互いに直列に接続されている。一端側のメモリセルトランジスタＭＴ７が、選択トランジスタＳＴ１のソースに接続され、他端側のメモリセルトランジスタＭＴ０が、選択トランジスタＳＴ２のドレインに接続されている。
【0029】
ストリングユニットＳＵ０～ＳＵ３の各々の選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０～ＳＧＤ３に共通接続されている。選択トランジスタＳＴ２のゲートは、同一のブロックＢＬＫ内にある複数のストリングユニットＳＵ間で同一のセレクトゲート線ＳＧＳに共通接続されている。
【0030】
メモリセルアレイ１１０には、メモリセルトランジスタＭＴ０～ＭＴ７のゲートに対し個別に接続される複数のワード線ＷＬ（ＷＬ０～ＷＬ７）が設けられている。同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０～ＭＴ７のゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通接続される。すなわち、ワード線ＷＬ０～ＷＬ７及びセレクトゲート線ＳＧＳは、同一ブロックＢＬＫ内の複数のストリングユニットＳＵ０～ＳＵ３間で共通となっているのに対し、セレクトゲート線ＳＧＤは、同一ブロックＢＬＫ内であってもストリングユニットＳＵ０～ＳＵ３毎に個別に設けられている。
【0031】
メモリセルアレイ１１０には、ｍ本のビット線ＢＬ（ＢＬ０、ＢＬ１、・・・、ＢＬ（ｍ－１））が設けられている。上記の「ｍ」は、１つのストリングユニットＳＵに含まれるメモリストリングＭＳの本数を表す整数である。それぞれのメモリストリングＭＳのうち、選択トランジスタＳＴ１のドレインは、対応するビット線ＢＬに接続されている。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続されている。ソース線ＳＬは、ブロックＢＬＫが有する複数の選択トランジスタＳＴ２のソースに対し、共通接続されている。
【0032】
データの読み出し及び書き込みは、１つのワード線ＷＬに接続され、かつ１つのストリングユニットＳＵに属する複数のメモリセルトランジスタＭＴに対して一括して行われる。
【0033】
本実施形態では、消去動作において、同一のブロックＢＬＫ内にある複数のメモリセルトランジスタＭＴに記憶されているデータを、一括して消去するのではなく、一部のデータについてのみ選択消去することが可能となっている。具体的には、特定のワード線ＷＬに繋がっている全てのメモリセルトランジスタＭＴに記憶されているデータを消去しながら、それ以外のメモリセルトランジスタＭＴに記憶されているデータを残すことが可能となっている。
【0034】
それぞれのメモリセルトランジスタＭＴは、上位ビット、中位ビット、及び下位ビットからなる３ビットのデータを保持することができる。つまり、本実施形態に係る半導体記憶装置２は、メモリセルトランジスタＭＴへのデータの書き込み方式として、１つのメモリセルトランジスタＭＴに３ビットデータを記憶させるＴＬＣ方式を採用している。このような態様に替えて、メモリセルトランジスタＭＴへのデータの書き込み方式としては、１つのメモリセルトランジスタＭＴに２ビットデータを記憶させるＭＬＣ方式や、１つのメモリセルトランジスタＭＴに１ビットデータを記憶させるＳＬＣ方式等を採用してもよい。
【0035】
尚、以下の説明では、１つのワード線ＷＬに接続され、かつ１つのストリングユニットＳＵに属する複数のメモリセルトランジスタＭＴが記憶する１ビットデータの集合のことを「ページ」と称する。図３では、上記のような複数のメモリセルトランジスタＭＴからなる集合の一つに、符号「ＭＧ」が付してある。
【0036】
本実施形態のように、１つのメモリセルトランジスタＭＴに３ビットのデータが記憶される場合、１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、３ページ分のデータを記憶することができる。
【0037】
図４には、メモリセルアレイ１１０の構成が、模式的な断面図として示されている。同図に示されるように、メモリセルアレイ１１０では、半導体基板３００のｐ型ウェル領域（Ｐ－ｗｅｌｌ）上に複数のメモリストリングＭＳが形成されている。
【0038】
ｐ型ウェル領域の上方には、セレクトゲート線ＳＧＳとして機能する複数の配線層３３３、ワード線ＷＬとして機能する複数の配線層３３２、及びセレクトゲート線ＳＧＤとして機能する複数の配線層３３１が積層されている。積層された配線層３３３、３３２、３３１のそれぞれの間には、不図示の絶縁層が配置されている。
【0039】
メモリセルアレイ１１０には複数のメモリホール３３４が形成されている。メモリホール３３４は、上記の配線層３３３，３３２，３３１、及びこれらの間にある不図示の絶縁層を上下方向に貫通しており、且つ、ｐ型ウェル領域に達するように形成された穴である。メモリホール３３４の側面には、ブロック絶縁膜３３５、電荷蓄積層３３６、及びゲート絶縁膜３３７が順次形成され、更にその内側に半導体柱３３８が埋め込まれている。半導体柱３３８は、例えばポリシリコンからなり、メモリストリングＭＳに含まれるメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の動作時にチャネルが形成される領域として機能する。このように、メモリホール３３４の内側には、ブロック絶縁膜３３５、電荷蓄積層３３６、ゲート絶縁膜３３７、及び半導体柱３３８からなる柱状体が形成されている。この柱状体のことを、以下では「メモリピラーＭＰ」とも称する。
【0040】
メモリホール３３４の内側に形成されたメモリピラーＭＰのうち、積層された配線層３３３、３３２、３３１のそれぞれと交差している各部分は、トランジスタとして機能する。これら複数のトランジスタのうち、配線層３３１と交差している部分にあるものは、選択トランジスタＳＴ１として機能する。複数のトランジスタのうち、配線層３３２と交差している部分にあるものは、メモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）として機能する。複数のトランジスタのうち、配線層３３３と交差している部分にあるものは、選択トランジスタＳＴ２として機能する。このような構成により、各メモリホール３３４の内側に形成されたメモリピラーＭＰのそれぞれは、図３を参照しながら説明したメモリストリングＭＳとして機能する。メモリピラーＭＰの内側にある半導体柱３３８は、メモリセルトランジスタＭＴや選択トランジスタＳＴ１、ＳＴ２のチャンネルとして機能する部分である。
【0041】
半導体柱３３８よりも上側には、ビット線ＢＬとして機能する配線層が形成される。半導体柱３３８の上端には、半導体柱３３８とビット線ＢＬとを接続するコンタクトプラグ３３９が形成されている。
【0042】
更に、ｐ型ウェル領域の表面内には、ｎ＋型不純物拡散層及び不図示のｐ＋型不純物拡散層が形成されている。ｎ＋型不純物拡散層上にはコンタクトプラグ３４０が形成され、コンタクトプラグ３４０上には、配線層３４１が形成されている。配線層３４１は、ソース線ＳＬの電位を調整するための配線であり、読み出し時にセレクトゲート線ＳＧＳ直下のｐ型ウェル領域に形成される反転層を通してメモリストリングＭＳに接続される。不図示のｐ＋型不純物拡散層はｐ型ウェル領域の電位を調整するための配線である。
【0043】
図４に示される構成と同様の構成が、図４の紙面の奥行き方向に沿って複数配列されている。図４の紙面の奥行き方向に沿って一列に並ぶ複数のメモリストリングＭＳの集合によって、１つのストリングユニットＳＵが形成されている。
【0044】
尚、本実施形態では、上記のように、半導体基板３００のｐ型ウェル領域がソース線ＳＬとして用いられる。このような態様に替えて、半導体基板３００よりも上方側となる位置に形成された導体層が、ソース線ＳＬとして用いられる構成としてもよい。この場合、半導体基板３００と上記導体層との間の部分に、センスアンプ１２０等の周辺回路を配置した構成としてもよい。
【0045】
図２に戻って説明を続ける。センスアンプ１２０は、ビット線ＢＬに印加される電圧を調整したり、ビット線ＢＬを流れるセル電流を読み出してデータに変換したりするための回路である。センスアンプ１２０は、データの読み出し時には、メモリセルトランジスタＭＴからビット線ＢＬに読み出された読み出しデータを取得し、取得した読み出しデータを入出力回路２１に転送する。センスアンプ１２０は、データの書き込み時には、ビット線ＢＬを介して書き込まれる書き込みデータをメモリセルトランジスタＭＴに転送する。センスアンプ１２０の動作は、後述のシーケンサ４１により制御される。
【0046】
ロウデコーダ１３０は、ワード線ＷＬのそれぞれに電圧を印加するための、不図示のスイッチ群として構成された回路である。ロウデコーダ１３０は、レジスタ４２からブロックアドレス及びロウアドレスを受け取り、当該ブロックアドレスに基づいて対応するブロックＢＬＫを選択するとともに、当該ロウアドレスに基づいて対応するワード線ＷＬを選択する。ロウデコーダ１３０は、選択されたワード線ＷＬに対して電圧生成回路４３からの電圧が印加されるよう、上記のスイッチ群の開閉を切り換える。ロウデコーダ１３０の動作はシーケンサ４１により制御される。
【0047】
入出力回路２１は、メモリコントローラ１との間で、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳを送受信する。入出力回路２１は、信号ＤＱ＜７：０＞内のコマンド及びアドレスをレジスタ４２に転送する。また、入出力回路２１は、書き込みデータ及び読み出しデータを、センスアンプ１２０との間で送受信する。
【0048】
ロジック制御回路２２は、メモリコントローラ１からチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、ＲＥ、及びライトプロテクト信号／ＷＰを受信する。また、ロジック制御回路２２は、レディービジー信号／ＲＢをメモリコントローラ１に転送して、半導体記憶装置２の状態を外部に通知する。
【0049】
シーケンサ４１は、メモリコントローラ１から入出力回路２１やロジック制御回路２２へと入力された制御信号に基づいて、メモリセルアレイ１１０を含む各部の動作を制御する。シーケンサ４１は、本実施形態における「制御回路」に該当する。シーケンサ４１とロジック制御回路２２の両方を、本実施形態における「制御回路」と見なすこともできる。
【0050】
レジスタ４２は、コマンドやアドレスを一時的に保持する部分である。レジスタ４２には、書き込み動作や読み出し動作、及び消去動作等を指示するコマンドが保持される。当該コマンドは、メモリコントローラ１から入出力回路２１に入力された後、入出力回路２１からレジスタ４２に転送され保持される。
【0051】
また、レジスタ４２は、上記のコマンドに対応するアドレスも保持される。当該アドレスは、メモリコントローラ１から入出力回路２１に入力された後、入出力回路２１からレジスタ４２に転送され保持される。
【0052】
更に、レジスタ４２は、半導体記憶装置２の動作状態を示すステータス情報も保持される。ステータス情報は、メモリセルアレイ１１０等の動作状態に応じて、シーケンサ４１によって都度更新される。ステータス情報は、メモリコントローラ１からの要求に応じて、状態信号として入出力回路２１からメモリコントローラ１へと出力される。
【0053】
電圧生成回路４３は、メモリセルアレイ１１０におけるデータの書き込み動作、読み出し動作、及び、消去動作のそれぞれに必要な電圧を生成する部分である。このような電圧には、例えば、それぞれのワード線ＷＬに印加される電圧や、それぞれのビット線ＢＬに印加される電圧等が含まれる。電圧生成回路４３の動作はシーケンサ４１によって制御される。
【0054】
入出力用パッド群３１は、メモリコントローラ１と入出力回路２１との間で各信号の送受信を行うための、複数の端子（パッド）が設けられた部分である。それぞれの端子は、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳのそれぞれに対応して個別に設けられている。
【0055】
ロジック制御用パッド群３２は、メモリコントローラ１とロジック制御回路２２との間で各信号の送受信を行うための、複数の端子（パッド）が設けられた部分である。それぞれの端子は、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、ＲＥ、ライトプロテクト信号／ＷＰ、及び、レディービジー信号／ＲＢのそれぞれに対応して個別に設けられている。
【0056】
電源入力用端子群３３は、半導体記憶装置２の動作に必要な各電圧の印加を受けるための、複数の端子が設けられた部分である。それぞれの端子に印加される電圧には、電源電圧Ｖｃｃ、ＶｃｃＱ、Ｖｐｐ、及び接地電圧Ｖｓｓが含まれる。
【0057】
電源電圧Ｖｃｃは、動作電源として外部から与えられる回路電源電圧であり、例えば３．３Ｖ程度の電圧である。電源電圧ＶｃｃＱは、例えば１．２Ｖの電圧である。電源電圧ＶｃｃＱは、メモリコントローラ１と半導体記憶装置２との間で信号を送受信する際に用いられる電圧である。電源電圧Ｖｐｐは、電源電圧Ｖｃｃよりも高圧の電源電圧であり、例えば１２Ｖの電圧である。
【0058】
図５は、メモリセルトランジスタＭＴの閾値電圧分布等を模式的に示す図である。図５の中段にある図は、メモリセルトランジスタＭＴの閾値電圧（横軸）と、メモリセルトランジスタＭＴの個数（縦軸）との対応関係を表している。
【0059】
本実施形態のようにＴＬＣ方式を採用した場合においては、複数のメモリセルトランジスタＭＴは、図５の中段に示されるように、８つの閾値電圧分布を形成する。この８個の閾値電圧分布（書き込みレベル）のことを、閾値電圧の低い方から順に“ＥＲ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、“Ｇ”レベルと称する。
【0060】
図５の上段にある表は、閾値電圧の上記各レベルのそれぞれに対応して、割り当てられるデータの例を表している。同表に示されるように、“ＥＲ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、及び“Ｇ”レベルには、例えば以下に示すような、それぞれ異なる３ビットデータが割り当てられる。
“ＥＲ”レベル：“１１１”（“下位ビット／中位ビット／上位ビット”）
“Ａ”レベル：“０１１”
“Ｂ”レベル：“００１”
“Ｃ”レベル：“０００”
“Ｄ”レベル：“０１０”
“Ｅ”レベル：“１１０”
“Ｆ”レベル：“１００”
“Ｇ”レベル：“１０１”
“ＥＲ”レベル：“１１１”（“下位ビット／中位ビット／上位ビット”）
“Ａ”レベル：“０１１”
“Ｂ”レベル：“００１”
“Ｃ”レベル：“０００”
“Ｄ”レベル：“０１０”
“Ｅ”レベル：“１１０”
“Ｆ”レベル：“１００”
“Ｇ”レベル：“１０１”
【0061】
互いに隣り合う一対の閾値電圧分布の間には、それぞれ書き込み動作で使用されるベリファイ電圧が設定される。具体的には、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、及び“Ｇ”レベルにそれぞれ対応して、ベリファイ電圧ＶｆｙＡ、ＶｆｙＢ、ＶｆｙＣ、ＶｆｙＤ、ＶｆｙＥ、ＶｆｙＦ、及びＶｆｙＧが設定される。
【0062】
ベリファイ電圧ＶｆｙＡは、“ＥＲ”レベルにおける最大の閾値電圧と“Ａ”レベルにおける最小の閾値電圧との間に設定される。メモリセルトランジスタＭＴにベリファイ電圧ＶｆｙＡが印加されると、閾値電圧が“ＥＲ”レベルに含まれるメモリセルトランジスタＭＴがオン状態になり、閾値電圧が“Ａ”レベル以上の閾値電圧分布に含まれるメモリセルトランジスタＭＴがオフ状態になる。
【0063】
その他のベリファイ電圧ＶｆｙＢ、ＶｆｙＣ、ＶｆｙＤ、ＶｆｙＥ、ＶｆｙＦ、及びＶｆｙＧも、上記のベリファイ電圧ＶｆｙＡと同様に設定される。ベリファイ電圧ＶｆｙＢは、“Ａ”レベルと“Ｂ”レベルとの間に設定され、ベリファイ電圧ＶｆｙＣは、“Ｂ”レベルと“Ｃ”レベルとの間に設定され、ベリファイ電圧ＶｆｙＤは、“Ｃ”レベルと“Ｄ”レベルとの間に設定され、ベリファイ電圧ＶｆｙＥは、“Ｄ”レベルと“Ｅ”レベルとの間に設定され、ベリファイ電圧ＶｆｙＦは、“Ｅ”レベルと“Ｆ”レベルとの間に設定され、ベリファイ電圧ＶｆｙＧは、“Ｆ”レベルと“Ｇ”レベルとの間に設定される。
【0064】
例えば、ベリファイ電圧ＶｆｙＡは０．８Ｖに、ベリファイ電圧ＶｆｙＢは１．６Ｖに、ベリファイ電圧ＶｆｙＣは２．４Ｖに、ベリファイ電圧ＶｆｙＤは３．１Ｖに、ベリファイ電圧ＶｆｙＥは３．８Ｖに、ベリファイ電圧ＶｆｙＦは４．６Ｖに、ベリファイ電圧ＶｆｙＧは５．６Ｖに、それぞれ設定してもよい。しかし、これに限定されることなく、ベリファイ電圧ＶｆｙＡ、ＶｆｙＢ、ＶｆｙＣ、ＶｆｙＤ、ＶｆｙＥ、ＶｆｙＦ、及びＶｆｙＧは、例えば、０Ｖ～７.０Ｖの範囲で、適宜、段階的に設定してもよい。
【0065】
また、隣り合う閾値電圧分布の間には、それぞれ読み出し動作で使用される読み出し電圧が設定される。「読み出し電圧」とは、読み出し動作時において、読み出し対象となるメモリセルトランジスタＭＴに繋がるワード線ＷＬに対し印加される電圧である。読み出し動作では、読み出し対象となるメモリセルトランジスタＭＴの閾値電圧が、印加された読み出し電圧よりも高いか否かの判定結果に基づいてデータが決定される。
【0066】
図５の下段の図において模式的に示されるように、具体的には、メモリセルトランジスタＭＴの閾値電圧が“ＥＲ”レベルに含まれるのか“Ａ”レベル以上に含まれるのかを判定する読み出し電圧ＶｒＡは、“ＥＲ”レベルにおける最大の閾値電圧と“Ａ”レベルにおける最小の閾値電圧との間に設定される。
【0067】
その他の読み出し電圧ＶｒＢ、ＶｒＣ、ＶｒＤ、ＶｒＥ、ＶｒＦ、及びＶｒＧも、上記の読み出し電圧ＶｒＡと同様に設定される。読み出し電圧ＶｒＢは、“Ａ”レベルと“Ｂ”レベルとの間に設定され、読み出し電圧ＶｒＣは、“Ｂ”レベルと“Ｃ”レベルとの間に設定され、読み出し電圧ＶｒＤは、“Ｃ”レベルと“Ｄ”レベルとの間に設定され、読み出し電圧ＶｒＥは、“Ｄ”レベルと“Ｅ”レベルとの間に設定され、読み出し電圧ＶｒＦは、“Ｅ”レベルと“Ｆ”レベルとの間に設定され、読み出し電圧ＶｒＧは、“Ｆ”レベルと“Ｇ”レベルとの間に設定される。
【0068】
そして、最も高い閾値電圧分布（例えば“Ｇ”レベル）の最大の閾値電圧よりも高い電圧に、読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤが設定される。読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤがゲートに印加されたメモリセルトランジスタＭＴは、記憶するデータに依らずにオン状態になる。
【0069】
尚、ベリファイ電圧ＶｆｙＡ、ＶｆｙＢ、ＶｆｙＣ、ＶｆｙＤ、ＶｆｙＥ、ＶｆｙＦ、及びＶｆｙＧは、例えば、読み出し電圧ＶｒＡ、ＶｒＢ、ＶｒＣ、ＶｒＤ、ＶｒＥ、ＶｒＦ、及びＶｒＧよりもそれぞれ高い電圧に設定される。つまり、ベリファイ電圧ＶｆｙＡ、ＶｆｙＢ、ＶｆｙＣ、ＶｆｙＤ、ＶｆｙＥ、ＶｆｙＦ、及びＶｆｙＧは、それぞれ“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、及び“Ｇ”レベルの閾値電圧分布の下裾近傍に設定される。
【0070】
以上に説明したようなデータの割り付けが適用された場合、読み出し動作において下位ビットの１ページデータ（下位ページデータ）は、読み出し電圧ＶｒＡ及びＶｒＥを用いた読み出し結果によって確定させることができる。中位ビットの１ページデータ（中位ページデータ）は、読み出し電圧ＶｒＢ、ＶｒＤ、及びＶｒＦを用いた読み出し結果によって確定させることができる。上位ビットの１ページデータ（上位ページデータ）は、読み出し電圧ＶｒＣ及びＶｒＧを用いた読み出し結果によって確定させることができる。
【0071】
尚、以上で説明したようなデータの割り付けはあくまで一例であり、実際のデータの割り付けはこれに限定されない。例えば、２ビット又は４ビット以上のデータが１つのメモリセルトランジスタＭＴに記憶されてもよい。また、データが割り付けられる閾値電圧分布の数は７以下であってもよく、９以上であってもよい。
【0072】
メモリセルトランジスタＭＴにデータを書き込む書き込み動作では、プログラム動作及びベリファイ動作が行われる。「プログラム動作」とは、一部のメモリセルトランジスタＭＴの電荷蓄積層３３６に電子を注入することにより、当該メモリセルトランジスタＭＴの閾値電圧を変化させる動作のことである。「ベリファイ動作」とは、上記のプログラム動作の後、データを読み出すことで、メモリセルトランジスタＭＴの閾値電圧がターゲットレベルまで達したか否かを検証する動作である。閾値電圧がターゲットレベルまで達したメモリセルトランジスタＭＴは、その後、書き込み禁止とされる。
【0073】
プログラム動作では、書き込み対象のメモリセルトランジスタＭＴにおいて、チャンネルの電位が例えば０Ｖとされ、ゲートに繋がるワード線の電位が例えば２０Ｖとされる。このように、ゲートの方が高電位となるように電圧が印加されると、メモリセルトランジスタＭＴの電荷蓄積層３３６に電子が注入され、メモリセルトランジスタＭＴの閾値電圧が上昇する。プログラム動作においてワード線に印加される電圧は２０Ｖに限られず、メモリセルトランジスタＭＴの電荷蓄積層３３６に電子が注入させてその閾値電圧を上昇させることができれば、異なる電圧を印加してもよい。尚、このようなプログラム動作の具体的な態様としては、公知となっている様々な方法を用いることができるので、その具体的な説明については省略する。
【0074】
ベリファイ動作及び読み出し動作では、読み出し対称のメモリセルトランジスタＭＴのゲートに、所定の読み出し電圧（上記のＶｒＡ等）又はベリファイ電圧（上記のＶｆｙＡ等）が印加される。当該メモリセルトランジスタＭＴと同じメモリストリングＭＳに属する他のメモリセルトランジスタＭＴのゲートには、読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤが印加される。この状態で、当該メモリストリングＭＳとビット線との間で流れる電流の大きさに基づいて、メモリセルトランジスタＭＴの閾値電圧が判定される。尚、このようなベリファイ動作及び読み出し動作の具体的な態様としては、公知となっている様々な方法を用いることができるので、その具体的な説明については省略する。
【0075】
本実施形態に係る半導体記憶装置２で実行される、消去動作について説明する。先に述べたように、本実施形態の消去動作では、特定のワード線ＷＬに繋がっている全てのメモリセルトランジスタＭＴに記憶されているデータを消去しながら、それ以外のメモリセルトランジスタＭＴに記憶されているデータを残すように、選択消去が行われる。つまり、特定のワード線ＷＬに繋がっているレイヤー全体に対してデータの消去が行われる。このため、本実施形態の消去動作は「レイヤー消去」ともいうことができる。尚、上記における「特定のワード線ＷＬ」とは、１本のワード線ＷＬでもよいが、複数のワード線ＷＬでもよい。
【0076】
ブロックＢＬＫに含まれる複数のメモリセルトランジスタＭＴのうち、上記のように一部のメモリセルトランジスタＭＴからデータを消去する消去動作において、データの消去対象となるメモリセルトランジスタＭＴのことを、以下では「選択メモリセルトランジスタ」とも称する。また、選択メモリセルトランジスタと同じメモリストリングＭＳに属し、且つ、選択メモリセルトランジスタと隣り合う位置に配置された一対のメモリセルトランジスタＭＴのことを、以下では「隣接メモリセルトランジスタ」とも称する。更に、選択メモリセルトランジスタ及び隣接メモリセルトランジスタと同じメモリストリングＭＳに属するその他のメモリセルトランジスタＭＴのことを、以下では「非選択メモリセルトランジスタ」とも称する。
【0077】
本実施形態では、上記のようにレイヤー消去が行われる。このため、制御回路であるシーケンサ４１は、特定のワード線ＷＬに繋がっている全てのメモリセルトランジスタＭＴが、上記の選択メモリセルトランジスタとなるように消去動作を行うこととなる。
【0078】
図６の等価回路図には、同一のビット線ＢＬに接続された一対のメモリストリングＭＳ（ＭＳ０、ＭＳ１）が描かれている。メモリストリングＭＳ０はストリングユニットＳＵ０に属しており、メモリストリングＭＳ１はストリングユニットＳＵ１に属している。以下では、図６を参照しながら、消去動作時における各部の電位分布等について説明する。
【0079】
図６の例では、ワード線ＷＬ３に繋がっている全てのメモリセルトランジスタＭＴが消去対象とされている。図６では、消去対象のメモリセルトランジスタＭＴが一点鎖線で囲まれている。消去対象のメモリセルトランジスタＭＴには、図示されていないストリングユニットＳＵ２、ＳＵ３に属するものや、図６において紙面奥行き方向に並んでいるその他のメモリセルトランジスタＭＴ３も含まれる。
【0080】
図６の例では、各メモリストリングＭＳのメモリセルトランジスタＭＴ３が、先に述べた「選択メモリセルトランジスタ」に該当する。各メモリストリングＭＳのメモリセルトランジスタＭＴ２及びメモリセルトランジスタＭＴ４が、先に述べた「隣接メモリセルトランジスタ」に該当する。その他のメモリセルトランジスタＭＴ０～ＭＴ１、ＭＴ５～ＭＴ７が、先に述べた「非選択メモリセルトランジスタ」に該当する。
【0081】
図６において矩形の枠で囲まれている「Ｖｅｒａ」や「Ｖｓｇ」等の文字列は、各部における電位を表している。尚、消去動作の実行時において、各部における電位を図６のように調整する処理は、シーケンサ４１が行う制御に基づいて、センスアンプ１２０やロウデコーダ１３０、及び電圧生成回路４３等の動作により実現される。
【0082】
図６に示されるように、レイヤー消去が行われる際においては、ビット線ＢＬ及びソース線ＳＬの電位が、いずれもＶｅｒａとされる。「Ｖｅｒａ」は、メモリセルトランジスタＭＴのデータを消去するために必要な電位であって、例えば２０Ｖである。
【0083】
セレクトゲート線ＳＧＤ０、ＳＧＤ１、ＳＧＤのそれぞれの電位は、いずれもＶｓｇとされる。「Ｖｓｇ」は、上記のＶｅｒａよりも低い電位であって、例えば１３Ｖである。選択トランジスタＳＴ１、ＳＴ２のそれぞれにおいては、ＶｅｒａとＶｓｇとの電位差に基づいてＧＩＤＬが生じ、生成されたホールによって各メモリストリングＭＳのチャンネルが充電される。その結果、メモリストリングＭＳ０、ＭＳ１においては、チャンネルの電位がＶｅｒａまで上昇している。
【0084】
消去動作（レイヤー消去）において、ビット線ＢＬ及びソース線ＳＬに印加される電圧は２０Ｖに限られず、セレクトゲート線ＳＧＤ０、ＳＧＤ１、ＳＧＤに印加される電圧は１３Ｖに限られない。選択トランジスタＳＴ１、ＳＴ２においてＧＩＤＬによってホールを生成させることができれば、ビット線ＢＬ、ソース線ＳＬ及びセレクトゲート線ＳＧＤ０、ＳＧＤ１、ＳＧＤに、それぞれ、上記の電圧とは異なる電圧を印加してもよい。このように、本実施形態で示される各部の電位の数値はあくまで一例であって、その具体的な数値は、本実施形態で示される数値に限定されない。
【0085】
尚、本実施形態では、半導体基板３００のｐ型ウェル領域がソース線ＳＬとして用いられるので、選択トランジスタＳＴ２におけるＧＩＤＬの発生は必須ではない。選択トランジスタＳＴ２では、上記のような電位分布とすることで、ｐ型ウェル領域に存在するホールが通過しやすくなる。これにより、上記のようなチャンネルの電位上昇が促進される。選択トランジスタＳＴ２におけるＧＩＤＬの発生は、上記の現象に加えて付加的に生じるものである。
【0086】
メモリストリングＭＳ０、ＭＳ１等における各チャンネルの電位が、上記のようにＶｅｒａとされる一方で、選択メモリセルトランジスタ（ＭＴ３）のゲートに繋がるワード線ＷＬ（ＷＬ３）の電位はＶｍ１とされる。「Ｖｍ１」は、例えば接地電位（０Ｖ）である。
【0087】
また、隣接メモリセルトランジスタ（ＭＴ２、ＭＴ４）のゲートに繋がるワード線ＷＬ（ＷＬ２、ＷＬ４）の電位はＶｍ２とされる。「Ｖｍ２」は、Ｖｍ１よりも高い電位であって、例えば１０Ｖである。
【0088】
更に、非選択メモリセルトランジスタ（ＭＴ０～ＭＴ１、ＭＴ５～ＭＴ７）のゲートに繋がるワード線ＷＬ（ＷＬ０～ＷＬ１、ＷＬ５～ＷＬ７）の電位はＶｍ３とされる。「Ｖｍ３」は、Ｖｍ２よりも更に高い電位であって、例えば１６Ｖである。
【0089】
本実施形態のレイヤー消去において、選択メモリセルトランジスタ（ＭＴ３）のゲートに繋がるワード線ＷＬ（ＷＬ３）に印加される電圧は接地電位（０Ｖ）に限られず、隣接メモリセルトランジスタ（ＭＴ２、ＭＴ４）のゲートに繋がるワード線ＷＬ（ＷＬ２、ＷＬ４）に印加される電圧Ｖｍ２は１０Ｖに限られず、非選択メモリセルトランジスタ（ＭＴ０～ＭＴ１、ＭＴ５～ＭＴ７）のゲートに繋がるワード線ＷＬ（ＷＬ０～ＷＬ１、ＷＬ５～ＷＬ７）に印加される電圧Ｖｍ３は１６Ｖに限られない。本実施形態において例示されるレイヤー消去と同様の効果を得ることができれば、ワード線ＷＬ３、ワード線ＷＬ２、ＷＬ４及びワード線ＷＬ０～ＷＬ１、ＷＬ５～ＷＬ７に、それぞれ、上記の電圧とは異なる電圧を印加してもよい。
【0090】
消去対象である選択メモリセルトランジスタ（ＭＴ３）においては、チャンネルとゲートとの間に高い電圧（０Ｖ－Ｖｅｒａ）が印加された状態となる。当該電圧により、選択メモリセルトランジスタでは閾値電圧が“ＥＲ”レベルまで低下し、データが消去される。
【0091】
隣接メモリセルトランジスタ（ＭＴ２、ＭＴ４）においても、チャンネルとゲートとの間に電圧（Ｖｍ２－Ｖｅｒａ）が印加された状態となる。しかしながら、当該電圧は、隣接メモリセルトランジスタにおける閾値電圧のレベルを変化させない程度の小さい電圧となっている。このため、隣接メモリセルトランジスタでは、閾値電圧が当初のレベルのままに維持され、データは消去されない。
【0092】
非選択メモリセルトランジスタ（ＭＴ０～ＭＴ１、ＭＴ５～ＭＴ７）においても、チャンネルとゲートとの間に電圧（Ｖｍ３－Ｖｅｒａ）が印加された状態となる。当該電圧は、非選択メモリセルトランジスタにおける閾値電圧を変化させない程度の小さい電圧となっている。このため、非選択メモリセルトランジスタでも、閾値電圧が当初のレベルのままに維持され、データは消去されない。
【0093】
このように、図６に示される電位分布においては、選択メモリセルトランジスタのデータのみが消去され、隣接メモリセルトランジスタ及び非選択メモリセルトランジスタにおいてはデータが消去されない。
【0094】
図７には、各部の電位を図６に示される状態とするための、タイムチャートの一例が示されている。図７の「ｓＷＬ」は、選択メモリセルトランジスタに繋がるワード線ＷＬ（この例ではワード線ＷＬ３）の電位の時間変化の例である。当該ワード線ＷＬのことを、以下では「選択ワード線ｓＷＬ」とも称する。
【0095】
図７の「ｎＷＬ」は、隣接メモリセルトランジスタに繋がるワード線ＷＬ（この例ではワード線ＷＬ２、ＷＬ４）の電位の時間変化の例である。当該ワード線ＷＬのことを、以下では「隣接ワード線ｎＷＬ」とも称する。
【0096】
図７の「ｕＷＬ」は、非選択メモリセルトランジスタに繋がるワード線ＷＬ（この例ではＷＬ０～ＷＬ１、ＷＬ５～ＷＬ７）の電位の時間変化の例である。当該ワード線ＷＬのことを、以下では「非選択ワード線ｕＷＬ」とも称する。
【0097】
図７の「ＳＧＤ０」は、セレクトゲート線ＳＧＤ０の電位の時間変化の例であり、「ＳＧＤ１」は、セレクトゲート線ＳＧＤ１の電位の時間変化の例である。「ＳＧＳ」は、セレクトゲート線ＳＧＳの電位の時間変化の例である。「ＢＬ，ＳＬ」は、ビット線ＢＬ及びソース線ＳＬの電位の時間変化の例である。
【0098】
図７の「ｃｈ＿ＭＳ０」は、メモリストリングＭＳ０のチャンネル（半導体膜３３０）における電位の時間変化の例である。同様に、「ｃｈ＿ＭＳ１」は、メモリストリングＭＳ１のチャンネルにおける電位の時間変化の例である。
【0099】
消去動作が開始される時刻ｔ１よりも前の期間において、シーケンサ４１は、各ビット線ＢＬや各ワード線ＷＬ、及びソース線ＳＬの電位をそれぞれ例えば０Ｖとしておく。
【0100】
時刻ｔ１において、シーケンサ４１は、ビット線ＢＬ及びソース線ＳＬの電位を、いずれもＶｐ１まで上昇させる。Ｖｐ１は、Ｖｅｒａ－Ｖｓｇ程度の電位であり、例えば７Ｖである。これに伴い、選択トランジスタＳＴ１、ＳＴ２ではホールが生成され、当該ホールによってチャンネルが充電される。図７に示されるように、時刻ｔ１以降においては、ｃｈ＿ＭＳ０及びｃｈ＿ＭＳ１の電位が、ビット線ＢＬ等の電位と同じＶｐ１まで上昇する。このように、時刻ｔ１以降においては、各メモリストリングＭＳのチャンネルが事前充電される。
【0101】
時刻ｔ１において、シーケンサ４１は、隣接ワード線ｎＷＬ及び非選択ワード線ｕＷＬの電位を、いずれもＶｍ０まで上昇させる。「Ｖｍ０」は例えば３Ｖである。これにより、選択メモリセルトランジスタ以外のメモリセルトランジスタＭＴにおいては、事前充電されたチャンネルと、ゲートとの間の電位差が小さくなる。これにより、当該メモリセルトランジスタＭＴのデータが誤消去されてしまうことが防止される。選択ワード線ｓＷＬの電位は、時刻ｔ１以降も０Ｖのままである。
【0102】
時刻ｔ１の後の時刻ｔ２において、シーケンサ４１は、ビット線ＢＬ及びソース線ＳＬの電位を、いずれもＶｅｒａまで上昇させる。また、シーケンサ４１は、セレクトゲート線ＳＧＤ０、ＳＧＤ１、ＳＧＳの電位を、いずれもＶｓｇまで上昇させる。ｃｈ＿ＭＳ０及びｃｈ＿ＭＳ１の電位は、選択トランジスタＳＴ１、ＳＴ２で生じたホールにより、Ｖｅｒａまで上昇する。メモリストリングＭＳ０、ＭＳ１と同じブロックＢＬＫに属する、その他のメモリストリングのチャンネルの電位も同様である。
【0103】
時刻ｔ２において、シーケンサ４１は、隣接ワード線ｎＷＬの電位をＶｍ２まで上昇させると共に、非選択ワード線ｕＷＬの電位をＶｍ３まで上昇させる。これにより、図６に示される電位分布が実現され、選択メモリセルトランジスタのデータが選択消去される。選択消去が完了すると、時刻ｔ３において、各部の電位が例えば０Ｖに戻される。
【0104】
ところで、上記のようなデータの選択消去を行うにあたっては、全ての非選択メモリセルトランジスタに繋がるワード線ＷＬの電位を、隣接メモリセルトランジスタに繋がるワード線ＷＬの電位と同じ電位（Ｖｍ２）としてもよいように思われる。
【0105】
図８には、上記のように、選択メモリセルトランジスタ以外のメモリセルトランジスタＭＴに繋がるワード線ＷＬの電位を、全てＶｍ２として消去動作を行う場合の例が、本実施形態の比較例として示されている。この比較例においても、各メモリストリングＭＳのメモリセルトランジスタＭＴ３が、データの消去対象となっており、それ以外のメモリセルトランジスタＭＴは、データの消去対象外となっている。
【0106】
図８に示されるような電位分布とされた場合にも、消去対象であるメモリセルトランジスタＭＴ３においては、本実施形態の選択メモリセルトランジスタと同様に、チャンネルとゲートとの間に高い電圧（０Ｖ－Ｖｅｒａ）が印加された状態となる。当該電圧により、選択メモリセルトランジスタではデータが消去される。
【0107】
それ以外のメモリセルトランジスタＭＴにおいては、本実施形態の隣接メモリセルトランジスタと同様に、チャンネルとゲートとの間に電圧（Ｖｍ２－Ｖｅｒａ）が印加された状態となる。当該電圧は、メモリセルトランジスタＭＴにおける閾値電圧のレベルを変化させない程度の小さい電圧であるから、メモリセルトランジスタＭＴのデータは消去されない。このように、図８の比較例のような電位分布とした場合であっても、本実施形態と同様のレイヤー消去が可能ではある。
【0108】
ところで、この比較例において、消去対象外のメモリセルトランジスタＭＴでは、チャンネルとゲートとの間に印加される電圧（Ｖｍ２－Ｖｅｒａ）が、絶対値において概ね１０Ｖ程度の電圧となる。当該電圧は、上記のように、メモリセルトランジスタＭＴにおける閾値電圧のレベルを変化させない程度の小さい電圧である。しかしながら、消去動作が複数回行われ、一部のメモリセルトランジスタＭＴにおいてこのような電圧の印加が複数回繰り返されると、閾値電圧が低下してしまう場合がある。つまり、消去対象外のメモリセルトランジスタＭＴにおける閾値電圧が、消去動作の影響を受けて、当初の値よりも低下してしまう場合がある。このような現象は、「消去ディスターブ」とも称される。
【0109】
【0110】
図９（Ａ）においては、互いに隣り合う閾値電圧分布が僅かに重なり合っている。これは、データの書き込みが行われてから一定の時間が経過し、閾値電圧の分布範囲が変動したことを表している。本出願においては、データの書き込みが行われた後の時間経過にともなう閾値電圧の分布範囲の変動のことを「データリテンション（ｄａｔａ ｒｅｔｅｎｔｉｏｎ）」と呼ぶ。つまり、図５の中段は、データが書き込まれた直後における閾値電圧分布を表しているのに対し、図９（Ａ）は、データが書き込まれてから一定時間が経過した後における閾値電圧分布を表している。両者を対比すると明らかなように、データリテンションが生じた図９（Ａ）の状態においては、各レベルにおける閾値電圧の分布幅が、当初の分布幅よりも広がっている。尚、このような閾値電圧分布の変動が生じても、その変動量が僅かであれば、先に述べたＥＣＣ回路１４のエラー訂正が可能であるため、読み出されるデータが変化してしまうことは無い。
【0111】
図９（Ｂ）は、消去動作において上記のように１０Ｖ程度の電圧が繰り返し印加された後における、メモリセルトランジスタＭＴの閾値電圧分布の例である。同図においては、上段の閾値電圧分布が点線で示されている。同図に示されるように、１０Ｖ程度の電圧が繰り返し印加されると、各レベルの分布する範囲は、いずれも、当初よりも低くなる側へと変化する。上記のデータリテンションに加えて、図９（Ａ）から図９（Ｂ）に移行するような閾値電圧の変化が生じると、その大きさによっては、ＥＣＣ回路１４のエラー訂正ができなくなってしまう可能性がある。
【0112】
図１０には、メモリセルトランジスタＭＴにおける差分電圧（横軸）と、閾値電圧（縦軸）との関係が示されている。「差分電圧」とは、上記の「Ｖｍ２－Ｖｅｒａ」のようにメモリセルトランジスタＭＴのチャンネルとゲートとの間に印加される電圧のことである。
【0113】
図１０の線Ｌ１は、差分電圧の印加が一定数繰り返された場合における閾値電圧の変化を表している。また、線Ｌ２は、差分電圧の印加が、線Ｌ１から更に一定数繰り返された場合における閾値電圧の変化を表している。
【0114】
図１０に示されるように、差分電圧が比較的小さなＶ１程度であるときには、差分電圧の印加が繰り返されても、閾値電圧は殆ど低下せず、当初の値であるＶｔに維持される。一方、差分電圧が比較的大きなＶ２程度であるときには、閾値電圧はＶｔから低下する。また、その低下量は、差分電圧の印加が繰り返されるほど大きくなる。
【0115】
このように、消去対象外のメモリセルトランジスタＭＴに対し、消去動作の度に電圧（Ｖｍ２－Ｖｅｒａ）が繰り返し印加されると、図９に示されるような消去ディスターブの影響が大きくなり、各メモリセルトランジスタＭＴの閾値電圧が変化してしまう。図８の例においては、ワード線ＷＬの電位がＶｍ２とされる多数のメモリセルトランジスタＭＴにおいて、消去ディスターブが生じてしまうこととなる。
【0116】
消去ディスターブを防止するためには、消去対象外のメモリセルトランジスタＭＴにおけるゲートの電位、すなわち、図８の例におけるＶｍ２を高めの値に設定し、チャンネルとゲートとの間の電位差（つまり、上記の差分電圧）を低減することも考えられる。しかしながら、Ｖｍ２を高めの値に設定すると、例えば図８の例においては、互いに隣り合うワード線ＷＬ３とワード線ＷＬ２との間における電位差が大きくなり過ぎてしまう。近年では、ワード線ＷＬの間隔が非常に狭くなっているので、一部において耐圧破壊が生じることが懸念される。このため、図８の例におけるＶｍ２を高めの値に設定することは好ましくない。
【0117】
このように、図８に示される比較例のような電位分布とする場合には、消去ディスターブの抑制と、ワード線ＷＬ間における耐圧破壊の防止と、を両立させることが難しい。
【0118】
そこで、本実施形態においては、消去対象外のメモリセルトランジスタＭＴにおけるゲートの電位を、図８のように全て一律にＶｍ２とするのではなく、Ｖｍ２及びＶｍ３からなる２種類の電位としている。具体的には、図６に示されるように、隣接メモリセルトランジスタのゲートの電位をＶｍ２とし、非選択メモリセルトランジスタのゲートの電位をＶｍ３としている。
【0119】
本実施形態では、選択ワード線ｓＷＬ（ＷＬ３）の電位はＶｍ１であり、隣接ワード線ｎＷＬ（ＷＬ２、ＷＬ４）の電位はＶｍ２である。従って、これらのワード線ＷＬ間の電位差（Ｖｍ２－Ｖｍ１）は、耐圧破壊しない程度の低い電位差となっている。
【0120】
また、隣接ワード線ｎＷＬ（ＷＬ２、ＷＬ４）の電位は上記のようにＶｍ２であり、これと隣り合う非選択ワード線ｕＷＬ（ＷＬ１、ＷＬ５）の電位はＶｍ３である。従って、これらのワード線ＷＬ間の電位差（Ｖｍ３－Ｖｍ２）も、６Ｖ程度の低い電位差となっている。このため、図８の比較例における、ワード線ＷＬ３とワード線ＷＬ２との間のように、一部のワード線ＷＬ間の電圧が大きくなり過ぎてしまうことがない。
【0121】
また、図６の電位分布においては、消去対象外のメモリセルトランジスタＭＴのうち、多数を占める非選択メモリセルトランジスタにおいて、チャンネルとゲートとの間に印加される電圧（Ｖｍ３－Ｖｅｒａ）が、絶対値において概ね４Ｖ程度の低い電圧となる。当該電圧は、図１０に示される差分電圧Ｖ１のように、メモリセルトランジスタＭＴに複数回繰り返し印加されたとしても、閾値電圧を変化させない程度の低い電圧である。このため、非選択メモリセルトランジスタにおいては、先に述べた消去ディスターブは生じない。
【0122】
一方、隣接メモリセルトランジスタにおいては、チャンネルとゲートとの間に印加される電圧（Ｖｍ２－Ｖｅｒａ）が、絶対値において概ね１０Ｖ程度の電圧となるので、消去ディスターブが生じる可能性がある。本実施形態では、消去ディスターブが生じ得る範囲を、比較例よりも少数となる隣接メモリセルトランジスタに絞ることとした上で、次に述べる方法によって消去ディスターブを解消することとしている。
【0123】
図１１に示されるフローチャートは、消去動作の実行時において、制御回路であるシーケンサによって実行される一連の処理の流れを示すものである。
【0124】
当該処理の最初のステップであるＳ０１では、選択メモリセルトランジスタ（図６の例ではメモリセルトランジスタＭＴ３）からデータを消去する処理が行われる。その具体的な方法は、図６及び図７を参照しながら先に説明した通りである。Ｓ０１の処理が完了した時点においては、隣接メモリセルトランジスタの閾値電圧が、消去ディスターブの影響により僅かに低下した状態となっている。
【0125】
Ｓ０１に続くＳ０２では、データが消去された選択メモリセルトランジスタに対し、新たなデータを書き込む処理が行われる。尚、消去後における新たなデータの書き込みが不要な場合には、Ｓ０２の処理は省略されてもよい。
【0126】
Ｓ０２に続くＳ０３では、一方の隣接メモリセルトランジスタ（図６の例ではメモリセルトランジスタＭＴ２）からデータを読み出す処理が行われる。ここでは、隣接ワード線ｎＷＬ（図６の例ではワード線ＷＬ２）に繋がる全てのメモリセルトランジスタＭＴを対象として、記憶されているデータが例えばページ毎に読み出される。
【0127】
尚、隣接メモリセルトランジスタの閾値電圧は、上記のように消去ディスターブの影響により僅かに低下している。このため、隣接メモリセルトランジスタの中には、閾値電圧のレベルが、当初のレベルよりも低いレベルまで低下しているものが存在する可能性がある。しかしながら、消去ディスターブの影響が小さく、そのような隣接メモリセルトランジスタの数が少ない場合には、ＥＣＣ回路１４のエラー訂正によりデータの修正が可能であるから、誤ったデータが読み出されてしまうことは無い。
【0128】
Ｓ０３に続くＳ０４では、上記の「一方の隣接メモリセルトランジスタ」に対し、Ｓ０３で読み出されたデータを書き戻す処理が行われる。ここで行われるデータの書き込みは、隣接メモリセルトランジスタからデータを消去することなく、隣接メモリセルトランジスタに繋がる隣接ワード線ｎＷＬに電圧を印加することにより行われる。このため、隣接メモリセルトランジスタにおいては、その閾値電圧が僅かに上昇する。これにより、Ｓ０１において隣接メモリセルトランジスタが受けた消去ディスターブの影響を、キャンセルすることができる。
【0129】
Ｓ０４で上記のようなデータの書き込みを行うにあたっては、プログラム動作とベリファイ動作とが繰り返されることとしてもよい。これにより、隣接メモリセルトランジスタの閾値電圧を、確実に当初のレベルまで戻すことができる。例えば、隣接メモリセルトランジスタにおける当初の閾値電圧が“Ａ”レベルであった場合には、Ｓ０４では、当該閾値電圧がベリファイ電圧ＶｆｙＡを超えたことが確認されるまで、プログラム動作とベリファイ動作とが繰り返されることとすればよい。
【0130】
Ｓ０４に続くＳ０５では、他方の隣接メモリセルトランジスタ（図６の例ではメモリセルトランジスタＭＴ４）からデータを読み出す処理が行われる。Ｓ０３と同様に、隣接ワード線ｎＷＬ（図６の例ではワード線ＷＬ４）に繋がる全てのメモリセルトランジスタＭＴを対象として、記憶されているデータが例えばページ毎に読み出される。
【0131】
Ｓ０５に続くＳ０６では、上記の「他方の隣接メモリセルトランジスタ」に対し、Ｓ０５で読み出されたデータを書き戻す処理が行われる。ここで行われるデータの書き込みは、Ｓ０４と同様の方法により行われる。このため、他方の隣接メモリセルトランジスタにおいても、その閾値電圧が僅かに上昇する。これにより、Ｓ０１において隣接メモリセルトランジスタが受けた消去ディスターブの影響を、キャンセルすることができる。Ｓ０６においても、Ｓ０４と同様に、プログラム動作とベリファイ動作とが繰り返されることとしてもよい。
【0132】
以上のように、本実施形態における制御回路であるシーケンサ４１は、選択メモリセルトランジスタ（ＭＴ３）のゲートに繋がるワード線（ＷＬ３）の電位をＶｍ１とし、隣接メモリセルトランジスタ（ＭＴ２、ＭＴ４）のゲートに繋がるワード線（ＷＬ２、ＷＬ４）の電位を、Ｖｍ１よりも高いＶｍ２とし、非選択メモリセルトランジスタ（ＭＴ０～ＭＴ１、ＭＴ５～ＭＴ７）のゲートに繋がるワード線（ＷＬ０～ＷＬ１、ＷＬ５～ＷＬ７）の電位を、Ｖｍ２よりも高いＶｍ３とする。Ｖｍ１は、本実施形態における「第１電位」に該当する。Ｖｍ２は、本実施形態における「第２電位」に該当する。Ｖｍ３は、本実施形態における「第３電位」に該当する。このような電位分布とすることで、特定のレイヤーにあるメモリセルトランジスタＭＴのみを対象として、データの選択消去を行うことができる。
【0133】
上記の電位分布においては、消去対象外のメモリセルトランジスタＭＴにおけるゲートの電位が、全て一律の電位となるのではなく、第２電位及び第３電位からなる２種類の電位となる。これにより、消去ディスターブの解消と、ワード線ＷＬ間における耐圧破壊の防止と、を両立させることができる。
【0134】
消去動作において、シーケンサ４１は、Ｓ０１において選択メモリセルトランジスタからデータを消去した後に、Ｓ０４、Ｓ０６において、隣接メモリセルトランジスタに対しデータを書き込みなおす処理を行う。Ｓ０４、Ｓ０６において行われる当該処理は、本実施形態における「事後書き込み処理」に該当する。
【0135】
本実施形態では、事後書き込み処理が行われることで、Ｓ０１において隣接メモリセルトランジスタが受けた消去ディスターブの影響を、キャンセルすることができる。尚、仮に、図８の比較例のように、消去対象外のメモリセルトランジスタＭＴにおけるゲートの電位を、全て一律にＶｍ２とした場合には、当該メモリセルトランジスタＭＴの全てに対して事後書き込み処理を行う必要がある。しかしながら、その場合には、対象となるメモリセルトランジスタＭＴの数が膨大となるため、事後書き込み処理に長時間を要してしまうこととなる。これに対し、本実施形態では、消去ディスターブの生じ得る範囲が隣接メモリセルトランジスタのみとなるよう限定されるので、事後書き込み処理の対象を絞ることができ、事後書き込み処理に要する時間を短くすることができる。
【0136】
第２実施形態について説明する。以下では、第１実施形態と異なる点について主に説明し、第１実施形態と共通する点については適宜説明を省略する。
【0137】
【0138】
当該処理の最初のステップであるＳ１１では、データの消去に先立って、一方の隣接メモリセルトランジスタ（図６の例ではメモリセルトランジスタＭＴ２）からデータを読み出す処理が行われる。ここでは、隣接ワード線ｎＷＬ（図６の例ではワード線ＷＬ２）に繋がる全てのメモリセルトランジスタＭＴを対象として、記憶されているデータが例えばページ毎に読み出される。
【0139】
Ｓ１１に続くＳ１２では、他方の隣接メモリセルトランジスタ（図６の例ではメモリセルトランジスタＭＴ４）からデータを読み出す処理が行われる。ここでもＳ１１と同様に、隣接ワード線ｎＷＬ（図６の例ではワード線ＷＬ４）に繋がる全てのメモリセルトランジスタＭＴを対象として、記憶されているデータが例えばページ毎に読み出される。
【0140】
Ｓ１２に続くＳ１３では、Ｓ１１、Ｓ１２で読み出されたそれぞれのデータを、外部のメモリコントローラ１に送信して記憶させる処理が行われる。メモリコントローラ１は、半導体記憶装置２から送信された上記データを、ＲＡＭ１１に記憶する。尚、Ｓ１３の処理は、Ｓ１１の処理が実行された後、及び、Ｓ１２の処理が実行された後のタイミングにおいて、都度実行されることとしてもよい。
【0141】
このように、本実施形態のシーケンサ４１は、選択メモリセルトランジスタからデータを消去する前に、Ｓ１１、Ｓ１２において、隣接メモリセルトランジスタに記憶されていたデータを読み出す処理を行う。Ｓ１１、Ｓ１２において行われる当該処理は、本実施形態における「事前読み出し処理」に該当する。
【0142】
また、シーケンサ４１は、外部のメモリコントローラ１が有するＲＡＭ１１を、事前読み出し処理により得られたデータを一時的に保管するための記憶装置として利用する。尚、例えばメモリセルアレイ１１０の一部に、データの一時的な保管領域を確保し得る場合には、当該領域に、事前読み出し処理により得られたデータを一時的に保管することとしてもよい。
【0143】
Ｓ１３に続くＳ１４では、図１１のＳ０１と同様に、選択メモリセルトランジスタ（図６の例ではメモリセルトランジスタＭＴ３）からデータを消去する処理が行われる。また、Ｓ１４に続くＳ１５では、図１１のＳ０２と同様に、データが消去された選択メモリセルトランジスタに対し、新たなデータを書き込む処理が行われる。Ｓ１４、Ｓ１５の処理が完了した時点では、隣接メモリセルトランジスタの閾値電圧が、消去ディスターブの影響により僅かに低下した状態となっている。
【0144】
Ｓ１５に続くＳ１６では、Ｓ１３においてメモリコントローラ１のＲＡＭ１１に記憶させていたデータを、メモリコントローラ１から受信する処理が行われる。これにより、Ｓ１１、Ｓ１２の事前読み出し処理により得られていたデータが取得される。
【0145】
Ｓ１６に続くＳ１７では、上記の「一方の隣接メモリセルトランジスタ」に対し、Ｓ１１の事前読み出し処理で得られていたデータを書き戻す処理が行われる。ここで行われるデータの書き込みは、隣接メモリセルトランジスタからデータを消去することなく、隣接メモリセルトランジスタに繋がる隣接ワード線ｎＷＬに電圧を印加することにより行われる。Ｓ１７においては、プログラム動作とベリファイ動作とが繰り返される。これにより、上記の隣接メモリセルトランジスタの閾値電圧は、当初のデータ（つまり、事前読み出し処理で得られていたデータ）に対応したレベルの閾値電圧とされる。
【0146】
Ｓ１７に続くＳ１８では、上記の「他方の隣接メモリセルトランジスタ」に対し、Ｓ１２の事前読み出し処理で得られていたデータを書き戻す処理が行われる。ここで行われるデータの書き込みは、Ｓ１７と同様の方法により行われる。これにより、上記の隣接メモリセルトランジスタの閾値電圧も、当初のデータ（つまり、事前読み出し処理で得られていたデータ）に対応したレベルの閾値電圧とされる。
【0147】
Ｓ１７、Ｓ１８で行われる処理は、図１１のＳ０４、Ｓ０６で行われる処理と同様の処理であり、本実施形態における「事後書き込み処理」に該当する。ただし、本実施形態の事後書き込み処理において、一方の隣接メモリセルトランジスタに書き込まれるデータは、消去ディスターブの影響を受ける前において、Ｓ１１の事前読み出し処理であらかじめ読み出されていたデータである。また、他方の隣接メモリセルトランジスタに書き込まれるデータは、消去ディスターブの影響を受ける前において、Ｓ１２の事前読み出し処理であらかじめ読み出されていたデータである。
【0148】
このように、本実施形態のシーケンサ４１は、事後書き込み処理において、事前読み出し処理で読み出されたデータを隣接メモリセルトランジスタに書き込みなおす処理を行う。従って、消去ディスターブの影響が比較的大きくなるような特性をメモリセルトランジスタＭＴが有していた場合であっても、本実施形態の方法によれば、隣接メモリセルトランジスタのデータが変化してしまうことがない。
【0149】
第１実施形態の方法（図１１）、及び本実施形態の方法（図１２）は、メモリセルトランジスタＭＴの特性に応じて、いずれか一方の方法を採用すればよい。例えば、メモリセルトランジスタＭＴが、消去ディスターブの影響を受けにくい特性を有している場合には、第１実施形態の方法を採用すればよい。メモリセルトランジスタＭＴが、消去ディスターブの影響を受けやすい特性を有している場合には、本実施形態の方法を採用すればよい。
【0150】
ところで、事後書き込み処理は、例えば本実施形態におけるＳ１５の前のように、選択メモリセルトランジスタに対し新たなデータが書き込まれるよりも前のタイミング、に実行されることとしてもよいように思われる。
【0151】
しかしながら、選択メモリセルトランジスタに対し新たなデータが書き込まれる際には、選択メモリセルトランジスタの閾値電圧は大きく変化する。このため、隣接メモリセルトランジスタが隣接セル間干渉の影響を受けてしまい、隣接メモリセルトランジスタの閾値電圧も変化してしまう可能性がある。つまり、事後書き込み処理が行われ適切となったはずの閾値電圧が、選択メモリセルトランジスタへのデータの書き込みに伴って、再度変動してしまう可能性がある。
【0152】
一方、本実施形態や第１実施形態のように、事後書き込み処理が、選択メモリセルトランジスタに対し新たなデータが書き込まれた後のタイミング、に実行された場合には、隣接メモリセルトランジスタの閾値電圧が、上記のような隣接セル間干渉の影響を受けることがない。このため、隣接メモリセルトランジスタの閾値電圧は変動しない。
【0153】
ただし、選択メモリセルトランジスタの閾値電圧が、事後書き込み処理に伴う隣接セル間干渉の影響を受ける可能性はある。しかしながら、事後書き込み処理においては、消去ディスターブで変動した分を元に戻す程度、にしか閾値電圧が変動しないので、選択メモリセルトランジスタに対する隣接セル間干渉の影響は無視できるほど小さくなる。
【0154】
以上のようであるから、事後書き込み処理は、本実施形態や第１実施形態のように、選択メモリセルトランジスタに対し新たなデータが書き込まれた後のタイミング、に実行されることが好ましい。
【0155】
第３実施形態について説明する。以下では、第１実施形態と異なる点について主に説明し、第１実施形態と共通する点については適宜説明を省略する。
【0156】
図１３（Ａ）は、データの書き込みが行われてから一定の時間が経過した後における、メモリセルトランジスタＭＴの閾値電圧（横軸）と、メモリセルトランジスタＭＴの個数（縦軸）との対応関係を表している。図９（Ａ）を参照しながら説明したように、データの書き込みが行われてから一定の時間が経過すると、所謂データリテンションにより、各レベルにおける閾値電圧の分布幅が、当初の分布幅よりも広がった状態となる。このため、例えば“Ａ”レベルの分布幅と、“Ｂ”レベルの分布幅とが、一部において互いに重なった状態となることがある。
【0157】
この状態で、選択メモリセルトランジスタからのデータの選択消去が行われ、隣接メモリセルトランジスタの閾値電圧が消去ディスターブの影響で更に変動すると、その変動幅によっては、ＥＣＣ回路１４のエラー訂正が可能な範囲を超えてしまう可能性がある。その結果、例えば図１１のＳ０４やＳ０６における事後書き込み処理が、正しく行われない場合も生じ得る。
【0158】
そこで、本実施形態におけるシーケンサ４１は、選択メモリセルトランジスタからデータを消去する前に、隣接メモリセルトランジスタに対し、データを書き込みなおす処理を行うように構成されている。このようにデータが書き込みなおされた直後においては、閾値電圧の分布は、図９（Ａ）に示される分布から、図９（Ｂ）に示される分布となるように変化する。図９（Ｂ）に示される閾値電圧の分布は、図５の中段に示される分布と同じものである。当該分布においては、例えば“Ａ”レベルに属するメモリセルトランジスタＭＴの閾値電圧は、全て、ベリファイ電圧ＶｆｙＡよりも高くなる。その他のレベルについても同様である。
【0159】
その後、選択メモリセルトランジスタからのデータの選択消去が行われると、隣接メモリセルトランジスタの閾値電圧が消去ディスターブの影響で変動する。その結果、各レベルにおける閾値電圧の分布幅は、図１３（Ｂ）の状態から再び広がって、図１３（Ｃ）に示されるような分布幅となる。
【0160】
しかしながら、図１３（Ａ）の状態から、そのまま選択メモリセルトランジスタからデータを消去した場合に比べると、図１３（Ｃ）に示される各レベルの分布幅を小さく抑えることができる。その結果、閾値電圧の変動が、ＥＣＣ回路１４のエラー訂正が可能な範囲に収められる。これにより、例えば図１１のＳ０４やＳ０６における事後書き込み処理を、正確に実行することが可能となる。
【0161】
【0162】
当該処理の最初のステップであるＳ２１では、データの消去に先立って、一方の隣接メモリセルトランジスタ（図６の例ではメモリセルトランジスタＭＴ２）からデータを読み出す処理が行われる。当該処理は、図１２のＳ１１における事前読み出し処理と同様に行われる。
【0163】
Ｓ２１に続くＳ２２では、上記の「一方の隣接メモリセルトランジスタ」に対し、Ｓ２１で読み出されたデータを書き戻す処理が行われる。当該処理は、図１２のＳ１７における事後書き込み処理と同様に行われる。ただし、Ｓ２２の処理は、後のデータ消去（Ｓ１４）よりも前に行われる処理であるから、当該処理のことを以下では「事前書き込み処理」とも称する。事前書き込み処理が行われることで、上記の隣接メモリセルトランジスタの閾値電圧は、当初のデータに対応したレベルの閾値電圧とされる。具体的には、当初のデータに対応したレベルのベリファイ電圧よりも高い値とされる。その結果、当該レベルにおける閾値電圧の分布幅は小さくなり、例えば図１３（Ａ）から図１３（Ｂ）へと変化する。このように、事前書き込み処理は、先に述べた「選択メモリセルトランジスタからデータを消去する前に、隣接メモリセルトランジスタに対し、データを書き込みなおす処理」に該当する。
【0164】
Ｓ２２に続くＳ２３では、他方の隣接メモリセルトランジスタ（図６の例ではメモリセルトランジスタＭＴ４）からデータを読み出す処理が行われる。当該処理は、図１２のＳ１２における事前読み出し処理と同様に行われる。
【0165】
Ｓ２３に続くＳ２４では、上記の「他方の隣接メモリセルトランジスタ」に対し、Ｓ２３で読み出されたデータを書き戻す処理が行われる。つまり、他方の隣接メモリセルトランジスタに対しても、Ｓ２２と同様の事前書き込み処理が行われる。これにより、消去ディスターブの影響を受ける一対の隣接メモリセルトランジスタのそれぞれについて、事前書き込み処理が行われ、その結果として閾値電圧の分布幅が図１３（Ｂ）のように小さくされる。
【0166】
Ｓ２４に続き、Ｓ２５～Ｓ３０において実行される各処理は、それぞれ、図１１のＳ０１～Ｓ０６において実行される各処理と同じである。本実施形態では、Ｓ２５における選択メモリセルトランジスタからのデータの消去に先立って、Ｓ２２，Ｓ２４において隣接メモリセルトランジスタへの事前書き込み処理が行われ、これにより、閾値電圧の分布幅が予め小さくされる。このため、後のＳ２８やＳ３０における事後書き込み処理を、正確に実行することが可能となる。
【0167】
第４実施形態について説明する。以下では、第１実施形態と異なる点について主に説明し、第１実施形態と共通する点については適宜説明を省略する。
【0168】
本実施形態では、データの消去が、特定のワード線ＷＬに繋がっているレイヤー全体に対して行われるのではなく、特定のワード線ＷＬに繋がっているレイヤーのうち、特定のストリングユニットＳＵに属するものに対してのみ行われる。換言すれば、本実施形態におけるシーケンサ４１は、特定のワード線ＷＬに繋がっている複数のメモリセルトランジスタＭＴのうち、特定のページに対応するもののみが選択メモリセルトランジスタとなるように消去動作を行う。このため、本実施形態の消去動作は「ページ消去」ともいうことができる。尚、上記における「特定のワード線ＷＬ」とは、１本のワード線ＷＬでもよいが、複数のワード線ＷＬでもよい。
【0169】
【0170】
図１５の例では、ワード線ＷＬ３に繋がっているメモリセルトランジスタＭＴのうち、ストリングユニットＳＵ０に属するものが消去対象とされている。図１５では、消去対象のメモリセルトランジスタＭＴが一点鎖線で囲まれている。消去対象のメモリセルトランジスタＭＴには、図１５において紙面奥行き方向に並んでいるその他の（１ページ分の）メモリセルトランジスタＭＴも含まれる。
【0171】
図１５の例では、ストリングユニットＳＵ０に属する複数のメモリセルトランジスタＭＴのうち、各メモリストリングＭＳのメモリセルトランジスタＭＴ３が、「選択メモリセルトランジスタ」に該当する。また、各メモリストリングＭＳのメモリセルトランジスタＭＴ２及びメモリセルトランジスタＭＴ４が、「隣接メモリセルトランジスタ」に該当し、各メモリストリングＭＳのメモリセルトランジスタＭＴ０～ＭＴ１、ＭＴ５～ＭＴ７が、「非選択メモリセルトランジスタ」に該当する。
【0172】
【0173】
本実施形態では、セレクトゲート線ＳＧＤの電位が、ＶｓｇではなくＶｅｒａとされる。その結果、各メモリストリングＭＳの選択トランジスタＳＴ２では、ソース線ＳＬとゲートとが同電位となるので、ＧＩＤＬが発生せず、ソース線ＳＬからのホールが通過することもない。つまり、各メモリストリングＭＳの選択トランジスタＳＴ２では、ホールの移動についてカットオフされた状態となる。
【0174】
消去対象のメモリセルトランジスタＭＴを含むストリングユニットＳＵ０では、セレクトゲート線ＳＧＤ０の電位が、第１実施形態と同様にＶｓｇとされる。一方、消去対象のメモリセルトランジスタＭＴを含まないストリングユニットＳＵ１では、セレクトゲート線ＳＧＤ１の電位がＶｅｒａとされる。図１５においては不図示のその他のストリングユニットＳＵについても同様である。
【0175】
メモリストリングＭＳ０の選択トランジスタＳＴ１においては、ＶｅｒａとＶｓｇとの電位差に基づいてＧＩＤＬが生じ、生成されたホールによってメモリストリングＭＳ０のチャンネルが充電される。その結果、メモリストリングＭＳ０においては、チャンネルの電位がＶｅｒａまで上昇している。ストリングユニットＳＵ０に含まれるその他のメモリストリングＭＳについても同様である。
【0176】
一方、メモリストリングＭＳ１の選択トランジスタＳＴ１においては、ビット線ＢＬとゲートとが同電位となるので、ＧＩＤＬが発生しない。つまり、メモリストリングＭＳ１の選択トランジスタＳＴ１では、ホールの移動についてカットオフされた状態となる。メモリストリングＭＳ１のチャンネルは、選択トランジスタＳＴ１、ＳＴ２の両方がカットオフされた状態となるので、その電位がＶｅｒａとはならない。後に説明する方法により、当該チャンネルの電位は、Ｖｅｒａよりも低いＶｍ２とされる。ストリングユニットＳＵ１に含まれるその他のメモリストリングＭＳについても同様である。更に、図１５においては不図示のその他のストリングユニットＳＵについても同様である。
【0177】
本実施形態でも、選択メモリセルトランジスタ（ＭＴ３）のゲートに繋がるワード線ＷＬ（ＷＬ３）の電位はＶｍ１とされる。また、隣接メモリセルトランジスタ（ＭＴ２、ＭＴ４）のゲートに繋がるワード線ＷＬ（ＷＬ２、ＷＬ４）の電位はＶｍ２とされ、非選択メモリセルトランジスタ（ＭＴ０～ＭＴ１、ＭＴ５～ＭＴ７）のゲートに繋がるワード線ＷＬ（ＷＬ０～ＷＬ１、ＷＬ５～ＷＬ７）の電位はＶｍ３とされる。
【0178】
消去対象のメモリセルトランジスタＭＴを含むメモリストリングＭＳ０では、各メモリセルトランジスタＭＴにおけるゲート－チャンネル間の電位差が、第１実施形態（図６）の場合と同じになる。このため、選択メモリセルトランジスタ（ＭＴ３）のデータは消去される一方で、隣接メモリセルトランジスタ（ＭＴ２、ＭＴ４）及び非選択メモリセルトランジスタ（ＭＴ０～ＭＴ１、ＭＴ５～ＭＴ７）のデータは消去されない。ストリングユニットＳＵ０に含まれる、その他のメモリストリングＭＳにおいても同様である。
【0179】
消去対象のメモリセルトランジスタＭＴを含まないメモリストリングＭＳ１では、上記のように、チャンネルの電位がＶｍ２となる。メモリストリングＭＳ１のメモリセルトランジスタＭＴ３においては、チャンネルとゲートとの間に電圧（Ｖｍ２－Ｖｅｒａ）が印加された状態となる。当該電圧は、閾値電圧のレベルを変化させない程度の小さい電圧であるから、このメモリストリングＭＳ３のデータは消去されない。
【0180】
また、メモリストリングＭＳ１のメモリセルトランジスタＭＴ２、ＭＴ４においては、チャンネルとゲートとの間の電圧は０Ｖ（Ｖｍ２－Ｖｍ２）となる。このため、これらのメモリセルトランジスタＭＴ２、ＭＴ４のデータは消去されない。
【0181】
更に、メモリストリングＭＳ１のメモリセルトランジスタＭＴ０～ＭＴ１、ＭＴ５～ＭＴ７においては、チャンネルとゲートとの間に電圧（Ｖｍ３－Ｖｅｒａ）が印加された状態となる。当該電圧は、閾値電圧のレベルを変化させない程度の小さい電圧であるから、これらのメモリセルトランジスタＭＴ０～ＭＴ１、ＭＴ５～ＭＴ７のデータは消去されない。
【0182】
以上のように、消去対象のメモリセルトランジスタＭＴを含まないメモリストリングＭＳ１では、いずれのメモリセルトランジスタＭＴのデータも消去されない。ストリングユニットＳＵ１に含まれるその他のメモリストリングＭＳについても同様である。更に、図１５においては不図示のその他のストリングユニットＳＵについても同様である。
【0183】
このように、図１５に示される電位分布においては、ストリングユニットＳＵ０に含まれる選択メモリセルトランジスタを対象として、１ページ分のデータが消去される。一方、それ以外のメモリセルトランジスタＭＴのデータは消去されない。
【0184】
図１６には、各部の電位を図１５に示される状態とするための、タイムチャートの一例が、図７と同様の方法で示されている。以下においても、図７の説明と同様に、「選択ワード線ｓＷＬ」、「隣接ワード線ｎＷＬ」、「非選択ワード線ｕＷＬ」、「ｃｈ＿ＭＳ０」、及び「ｃｈ＿ＭＳ１」等の語を用いる。
【0185】
消去動作が開始される時刻ｔ１よりも前の期間において、シーケンサ４１は、各ビット線ＢＬや各ワード線ＷＬ、及びソース線ＳＬの電位をそれぞれ例えば０Ｖとしておく。
【0186】
時刻ｔ１において、シーケンサ４１は、隣接ワード線ｎＷＬ、非選択ワード線ｕＷＬ、セレクトゲート線ＳＧＤ０、ＳＧＤ１、ＳＧＳの電位を、いずれもＶｏｎまで上昇させる。Ｖｏｎは、各トランジスタをオン状態とする電位であって、例えば６Ｖである。Ｖｏｎは、Ｖｍ３－Ｖｍ２（この例では、１６Ｖ－１０Ｖ）の大きさとしておくことが好ましい。
【0187】
時刻ｔ１以降は、選択トランジスタＳＴ１、ＳＴ２がいずれもオン状態となる。このため、全てのメモリストリングＭＳにおいて、ｃｈ＿ＭＳ０やｃｈ＿ＭＳ１の電位は、ビット線ＢＬやソース線ＳＬと同じ電位、すなわち０Ｖに固定される。
【0188】
時刻ｔ１の後の時刻ｔ２において、シーケンサ４１は、セレクトゲート線ＳＧＤ０、ＳＧＤ１、ＳＧＳの電位を、いずれも例えば０Ｖとする。これにより、選択トランジスタＳＴ１、ＳＴ２がいずれもオフ状態となり、ｃｈ＿ＭＳ０やｃｈ＿ＭＳ１はフローティングの状態となる。
【0189】
時刻ｔ２の後の時刻ｔ３において、シーケンサ４１は、ビット線ＢＬ、ソース線ＳＬ、セレクトゲート線ＳＧＤ０、ＳＧＤ１、ＳＧＳの電位を、いずれもＶｓｇまで上昇させる。このとき、全てのメモリストリングＭＳにおいて、選択トランジスタＳＴ１、ＳＴ２はいずれもオフ状態のままとなっており、ｃｈ＿ＭＳ０やｃｈ＿ＭＳ１はフローティングの状態のままとなっている。
【0190】
シーケンサ４１は、隣接ワード線ｎＷＬの電位をＶｍ２まで上昇させ、非選択ワード線ｕＷＬの電位をＶｍ３まで上昇させる。その際、多数を占める非選択ワード線ｕＷＬの電位は、ＶｏｎからＶｍ３まで上昇する。その変化量は（Ｖｍ３－Ｖ０ｎ）、すなわちＶｍ２である。これに伴い、ｃｈ＿ＭＳ０やｃｈ＿ＭＳ１の電位は、容量カップリングによってＶｍ２まで上昇する。
【0191】
この時点において、選択トランジスタＳＴ１では、ビット線ＢＬとゲートとが同電位となっているので、ＧＩＤＬが発生しない。また、選択トランジスタＳＴ２でも、ソース線ＳＬとゲートとが同電位となっているので、ＧＩＤＬが発生しない。また、ソース線ＳＬからのホールが通過することもない。
【0192】
時刻ｔ３の後の時刻ｔ４において、シーケンサ４１は、セレクトゲート線ＳＧＤ１、ＳＧＳ、ビット線ＢＬ、及びソース線ＳＬの電位を、いずれもＶｅｒａまで上昇させる。
【0193】
メモリストリングＭＳ０の選択トランジスタＳＴ１においては、ＶｅｒａとＶｓｇとの電位差に基づいてＧＩＤＬが生じ、生成されたホールによってメモリストリングＭＳ０のチャンネルが充電される。その結果、メモリストリングＭＳ０においては、ｃｈ＿ＭＳ０の電位がＶｅｒａまで上昇する。ストリングユニットＳＵ０に含まれるその他のメモリストリングＭＳについても同様である。
【0194】
一方、メモリストリングＭＳ１の選択トランジスタＳＴ１においては、ビット線ＢＬとゲートとが同電位となるので、ＧＩＤＬが発生しない。このため、ｃｈ＿ＭＳ１の電位はＶｍ２のままで維持される。ストリングユニットＳＵ１に含まれるその他のメモリストリングＭＳについても同様である。更に、図１５においては不図示のその他のストリングユニットＳＵについても同様である。
【0195】
以上のような方法により、図１５に示される電位分布が実現され、選択メモリセルトランジスタのデータが選択消去される。選択消去が完了すると、時刻ｔ４の後の時刻ｔ５において、各部の電位が例えば０Ｖに戻される。
【0196】
本実施形態のようにページ消去が行われる場合にも、隣接メモリセルトランジスタでは、消去ディスターブの影響により閾値電圧が僅かに低下する。このため、本実施形態でも、第１実施形態（図１１）と同様の方法で、隣接メモリセルトランジスタに対する事後書き込み処理が行われる。これにより、隣接メモリセルトランジスタの閾値電圧が、概ね元の値に戻される。ページ消去の前に、第２実施形態（図１２）と同様の方法で事前読み出し処理が行われてもよい。また、ページ消去の前に、第３実施形態（図１４）と同様の方法で事前書き込み処理が行われてもよい。
【0197】
本実施形態では、選択ワード線ｓＷＬであるワード線ＷＬ３に繋がっているメモリセルトランジスタＭＴのうち、ストリングユニットＳＵ０に属しないもの（例えば、メモリストリングＭＳ１のメモリセルトランジスタＭＴ３）は、データ消去の対象外とされる。しかしながら、そのようなメモリセルトランジスタＭＴに対しても、本実施形態では（Ｖｍ２－Ｖｍ１）程度の電圧が印加されることとなるので、隣接メモリセルトランジスタと同様に消去ディスターブの影響を受けて、その閾値電圧が変化してしまう可能性がある。そこで、本実施形態のようにページ消去が行われた後は、選択ワード線ｓＷＬに繋がっているメモリセルトランジスタＭＴのうち、消去対象ではないもの（ストリングユニットＳＵ０に属しないもの）のそれぞれに対しても、隣接メモリセルトランジスタと同様に事後書き込み処理が行われることが好ましい。
【0198】
第５実施形態について説明する。以下では、第１実施形態と異なる点について主に説明し、第１実施形態と共通する点については適宜説明を省略する。
【0199】
本実施形態の消去動作では、第１実施形態と同様に、特定のワード線ＷＬに繋がっているレイヤー全体に対してデータの消去が行われる。ただし、本実施形態におけるレイヤー消去では、上記の「特定のワード線ＷＬ」が１本ではなく複数本となっている。図１７には、本実施形態の消去動作時における各部の電位分布が示されている。
【0200】
図１７の例では、ワード線ＷＬ３、ＷＬ４に繋がっている全てのメモリセルトランジスタＭＴが消去対象とされている。図１７では、消去対象のメモリセルトランジスタＭＴが一点鎖線で囲まれている。消去対象のメモリセルトランジスタＭＴには、図示されていないストリングユニットＳＵ２、ＳＵ３に属するものや、図１７において紙面奥行き方向に並んでいるその他のメモリセルトランジスタＭＴ３、ＭＴ４も含まれる。
【0201】
ワード線ＷＬ３、ＷＬ４が、本実施形態における選択ワード線ｓＷＬに該当する。この場合、これらと隣り合うワード線ＷＬ２、ＷＬ５が隣接ワード線ｎＷＬに該当し、ワード線ＷＬ０～ＷＬ１、ＷＬ６～ＷＬ７が非選択ワード線ｕＷＬに該当する。本実施形態でも、これまでの各実施形態と同様に、消去動作時においては選択ワード線ｓＷＬの電位がＶｍ１とされ、隣接ワード線ｎＷＬの電位がＶｍ２とされ、非選択ワード線ｕＷＬの電位がＶｍ３とされる。
【0202】
尚、第４実施形態のようなページ消去が行われる場合にも、本実施形態と同様に、複数のワード線ＷＬを選択ワード線ｓＷＬとすることができる。
【0203】
複数のワード線ＷＬを選択ワード線ｓＷＬとしてデータの消去が行われる場合にも、これまでの各実施形態と同様に、隣接メモリセルトランジスタでは、消去ディスターブの影響により閾値電圧が僅かに低下する。このため、第１実施形態（図１１）と同様の方法で、隣接メモリセルトランジスタに対する事後書き込み処理を行うこととすればよい。これにより、隣接メモリセルトランジスタの閾値電圧が、概ね元の値に戻される。データ消去の前に、第２実施形態（図１２）と同様の方法で事前読み出し処理が行われてもよい。また、データ消去の前に、第３実施形態（図１４）と同様の方法で事前書き込み処理が行われてもよい。
【0204】
第６実施形態について説明する。以下では、第１実施形態と異なる点について主に説明し、第１実施形態と共通する点については適宜説明を省略する。
【0205】
本実施形態では、メモリセルアレイ１１０の構成において第１実施形態と異なっている。本実施形態におけるメモリセルアレイ１１０の構成について、図１８及び図１９を参照しながら説明する。図１８には、メモリセルアレイ１１０のうち、２本のメモリピラーＭＰと、それぞれのメモリピラーＭＰの周囲に配置されたワード線ＷＬとが、模式的な斜視図として示されている。メモリピラーＭＰやワード線ＷＬの周囲には絶縁層が配置されているのであるが、図１８においては図示が省略されている。
【0206】
図１９には、メモリピラーＭＰをその長手方向に沿って切断した場合の断面が示されている。同図に示されるように、メモリピラーＭＰは、絶縁層４３０と、半導体層４３１と、複数の絶縁層４３２乃至４３４を含んでいる。絶縁層４３０は、例えばシリコン酸化膜である。半導体層４３１は、絶縁層４３０の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴのチャネルが形成される領域として機能する。半導体層４３１は、例えば多結晶シリコン層である。絶縁層４３２は、半導体層４３１の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴのゲート絶縁膜として機能する。絶縁層４３２は、例えばシリコン酸化膜とシリコン窒化膜の積層構造を有している。絶縁層４３３は、絶縁層４３２の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴの電荷蓄積層として機能する。絶縁層４３３は、例えばシリコン窒化膜である。絶縁層４３４は、絶縁層４３３の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴのブロック絶縁膜として機能する。絶縁層４３４は、例えばシリコン酸化膜である。
【0207】
上記構成のメモリピラーＭＰの周囲には、例えばＡｌＯ層４３５が設けられる。ＡｌＯ層４３５の周囲に、例えばＴｉＮ膜等からなるバリアメタル層４３６が形成される。バリアメタル層４３６の周囲に、ワード線ＷＬとして機能する導電層が設けられる。
【0208】
図１８及び図１９に示されるように、それぞれのワード線ＷＬには、メモリピラーＭＰと交差する部分にスリットＳＬＴが形成されている。ワード線ＷＬは、当該スリットＳＬＴによって分割されている。スリットＳＬＴの内側には絶縁層４３７が設けられている。
【0209】
本実施形態でも、メモリピラーＭＰのうちワード線ＷＬと交差する部分が、メモリセルトランジスタＭＴとして機能する。ただし、本実施形態では、上記のようにメモリセルトランジスタＭＴが、スリットＳＬＴによって分割されている。このため、図１９に示されるように、メモリピラーＭＰのうちワード線ＷＬと交差する部分には、スリットＳＬＴを挟んで２つのメモリセルトランジスタＭＴが形成されている。これにより、本実施形態では、第１実施形態の２倍の密度でメモリセルトランジスタＭＴが配置されている。
【0210】
このような構成においても、以上の各実施形態と同様の消去動作を行うことで、これまでに説明した各実施形態と同様の効果を奏することができる。
【0211】
以上、具体例を参照しつつ本実施形態について説明した。しかし、本開示はこれらの具体例に限定されるものではない。これら具体例に、当業者が適宜設計変更を加えたものも、本開示の特徴を備えている限り、本開示の範囲に包含される。前述した各具体例が備える各要素およびその配置、条件、形状などは、例示したものに限定されるわけではなく適宜変更することができる。前述した各具体例が備える各要素は、技術的な矛盾が生じない限り、適宜組み合わせを変えることができる。
【符号の説明】
【0212】
２：半導体記憶装置、１１０：メモリセルアレイ、４１：シーケンサ、ＭＴ：メモリセルトランジスタ、ＭＳ：メモリストリング、ＷＬ：ワード線。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】