特開 2022-14457 改良した特性を有するシリコンカーバイド半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022014457

(43)【公開日】2022-01-19

(54)【発明の名称】改良した特性を有するシリコンカーバイド半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/304 20060101AFI20220112BHJP

   H01L 21/205 20060101ALI20220112BHJP

   H01L 29/861 20060101ALI20220112BHJP

   H01L 21/329 20060101ALI20220112BHJP

   H01L 21/336 20060101ALI20220112BHJP

   H01L 29/12 20060101ALI20220112BHJP

   B24B 37/10 20120101ALI20220112BHJP

   B24B 37/015 20120101ALI20220112BHJP

   B24B 37/005 20120101ALI20220112BHJP

【ＦＩ】

H01L21/304 622W

H01L21/304 622A

H01L21/205

H01L29/91 F

H01L29/91 B

H01L29/78 658Z

H01L29/78 652T

B24B37/10

B24B37/015

B24B37/005 A

【審査請求】未請求

【請求項の数】15

【出願形態】ＯＬ

(21)【出願番号】P 2021112177

(22)【出願日】2021-07-06

(31)【優先権主張番号】102020000016279

(32)【優先日】2020-07-06

(33)【優先権主張国・地域又は機関】IT

(71)【出願人】

【識別番号】591002692

【氏名又は名称】エスティーマイクロエレクトロニクス エス．アール．エル．

【氏名又は名称原語表記】ＳＴＭｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ Ｓ．ｒ．ｌ．

(74)【代理人】

【識別番号】100076185

【弁理士】

【氏名又は名称】小橋 正明

(72)【発明者】

【氏名】ニコロ ピルソ

(72)【発明者】

【氏名】アンドレア セヴェリーノ

(72)【発明者】

【氏名】ステファニア リナルディ

(72)【発明者】

【氏名】アンジェロ アッニバーレ マッツェオ

(72)【発明者】

【氏名】レオナルド カウド

(72)【発明者】

【氏名】アルフィオ ルッソ

(72)【発明者】

【氏名】ジオバッニ フランコ

(72)【発明者】

【氏名】アンナ バッシ

【テーマコード（参考）】

3C158

5F045

5F057

【Ｆターム（参考）】

3C158AA07

3C158CA04

3C158CB01

3C158CB10

3C158DA12

3C158DA17

3C158EA11

3C158EB01

3C158ED23

3C158ED26

5F045AA03

5F045AB06

5F045BB12

5F045BB16

5F045GH10

5F057AA03

5F057AA06

5F057AA41

5F057BA16

5F057BB09

5F057BC09

5F057CA12

5F057CA24

5F057CA25

5F057CA36

5F057DA03

5F057DA38

5F057DA40

5F057EA02

5F057EA32

5F057EB27

5F057EC30

5F057FA37

5F057FA39

(57)【要約】

【課題】 改良した特性を有するシリコンカーバイド半導体装置を製造する方法を提供する。
【解決手段】 シリコンカーバイド半導体装置を製造する方法が、基板（２２）を有するシリコンカーバイドウエハ（２１）を用意するステップ、及び該基板（２２）上に上部表面（２３ａ）を有するエピタキシャル層（２３）を形成するためのエピタキシャル成長を実施するステップを包含している。該エピタキシャル成長を実施するステップに続いて、本方法は、前のエピタキシャル成長期間中に該基板（２２）から転位（２４）の伝搬の結果として該上部表面（２３ａ）に存在する表面損傷を除去し且つ実質的に欠陥の無い結果的に得られる上部表面（２３ａ’）を画定させるために該上部表面（２３ａ）から開始して該エピタキシャル層（２３）の表面部分を除去するステップを有している。
【選択図】 図３

【特許請求の範囲】

【請求項1】

基板（２２）を有するシリコンカーバイドウエハ（２１）を用意し、及び
該基板（２２）上に上部表面（２３ａ）を有しているエピタキシャル層（２３）を形成するためにエピタキシャル成長を実施し、前記エピタキシャル成長期間中に該基板（２２）から該上部表面（２３ａ）へ向けて転位（２４）の伝搬が発生してその結果表面損傷を形成するシリコンカーバイド半導体装置を製造する方法において、
エピタキシャル成長を実施する該ステップに続いて、前記上部表面（２３ａ）における該表面損傷を除去し且つ実質的に欠陥の無い結果的に得られる上部表面（２３ａ’）を画定するように前記上部表面（２３ａ）から開始して該エピタキシャル層（２３）の表面部分を除去する、ことを包含していることを特徴とする方法。

【請求項2】

前記表面損傷が、前記エピタキシャル成長期間中に前記基板（２２）から開始して前記上部表面（２３ａ）へ向かう転位（２４）の伝搬に起因するピット（２５）である請求項１記載の方法。

【請求項3】

該エピタキシャル層（２３）の該除去された表面部分は１００ｎｍと５００ｎｍとの間の厚さを有している請求項１又は２記載の方法。

【請求項4】

前記厚さが３００ｎｍに等しい請求項３記載の方法。

【請求項5】

該除去することが、該エピタキシャル層（２３）の該上部表面（２３ａ）の化学的機械的研磨（ＣＭＰ）ステップを実施することを包含している請求項２乃至４の内のいずれか１項に記載の方法。

【請求項6】

前記ＣＭＰステップが粒子が無く且つ５未満のｐＨを有している研磨化合物（３６）を使用して実施される請求項５記載の方法。

【請求項7】

前記ＣＭＰステップ期間中に、１と３ｐｓｉとの間の圧力（Ｐ）で支持ヘッド（３４）によって研磨パッド（３２）に対して該ウエハ（２１）を押圧させる請求項６記載の方法。

【請求項8】

前記ＣＭＰステップが更に次のパラメータ、即ち、
該研磨パッド（３２）の回転速度が７０ｒｐｍ未満；
該支持ヘッド（３４）の回転速度が６０ｒｍｐ未満；
該研磨パッド（３２）上の該支持ヘッド（３４）のスラスト力が約３ｋｇｆ；
該研磨化合物（３６）の流量が１００ｍｌ／ｍｉｎ未満；
の内の一つ又はそれ以上で実施される請求項７記載の方法。

【請求項9】

前記ＣＭＰステップが５０℃未満の温度（Ｔ）において実施される請求項５乃至８の内のいずれか１項に記載の方法。

【請求項10】

前記ＣＭＰステップの前に、該エピタキシャル層（２３）の該上部表面（２３ａ）のクリーニング、及び、前記ＣＭＰステップの後に、該結果的に得られる上部表面（２３ａ’）の専用洗浄、を更に有しており、前記ＣＭＰステップ及び前記専用洗浄に続いて、該結果的に得られる上部表面（２３ａ’）が０．１ｎｍ未満の粗度（Ｒｑ）を有している請求項５乃至９の内のいずれか１項に記載の方法。

【請求項11】

前記エピタキシャル成長が化学的気相成長（ＣＶＤ）で実施される請求項１乃至１０の内のいずれか１項に記載の方法。

【請求項12】

前記エピタキシャル層（２３）が４Ｈ－ＳｉＣからなる請求項１乃至１１の内のいずれか１項に記載の方法。

【請求項13】

該エピタキシャル層（２３）の表面部分を除去する該ステップに続いて、前記半導体装置を形成するために該結果的に得られる上部表面（２３ａ’）から開始して更なる処理操作を実施することを更に包含している請求項１乃至１２の内のいずれか１項に記載の方法。

【請求項14】

前記半導体装置が電子パワー装置である請求項１乃至１３の内のいずれか１項に記載の方法。

【請求項15】

前記電子パワー装置がダイオード又はＭＯＳＦＥＴである請求項１４記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、改良した特性を有するシリコンカーバイド半導体装置を製造する方法に関するものである。

【背景技術】

【0002】

シリコンカーバイドから開始して製造した特に電子的パワー適用例のための例えばダイオード又はＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）等の電子的半導体装置は既知である。

【0003】

上記装置は、シリコンカーバイドの望ましい化学的・物理的特性のために有益的であることが判明している。例えば、シリコンカーバイドは、通常、電子的パワー装置において一般的に使用されているシリコンよりも一層広いバンドギャップを有している。その結果、比較的小さな厚さでもって、シリコンカーバイドはシリコンよりも一層高いブレークダウン電圧を有しており、従って、高電圧、高パワー、高温適用例において有益的に使用することが可能である。

【0004】

しかしながら、シリコンカーバイド半導体装置の製造には幾つかの問題が存在している。例えば、シリコンカーバイドの結晶学的品質の問題が高い製造歩留まりを達成することの障害となる場合があり、該製造歩留まりはシリコンから開始して得られる同様の装置よりも通常低いことを示しており、その結果製造コストを増加させることとなる。

【0005】

特に、装置製造のために通常使用されるエピタキシャルプロセスは、開始基板内に埋設されている結晶欠陥を成長されるエピタキシャル層の表面へ向けて伝播させる傾向がある。より詳細に説明すると、ＴＳＤ（貫通らせん転位）の基板からエピタキシャル層への伝播が、同じエピタキシャル層の表面上に、ピット又はナノピット（即ち、例えば３０ｎｍ未満の数ナノメートルの直径を有するナノメートル寸法を有するピット）を発生させる場合がある。

【0006】

この様な欠陥の存在は、装置の電気的性能を減少させ、特に信頼性を低下させ、その結果電気的テスト後の歩留まりを減少させ、逆バイアス条件下において高いリーク電流を発生させる可能性があることが判明している。

【0007】

前述した問題は、或る適用例に対して特に重要であり、特に、該装置の実効的な使用期間中（例えば、自動車に搭載状態）に極めて低い百分率の障害が許容される（例えば、１％未満）に過ぎない自動車分野においてそうである。

【0008】

図１は、特にホモエピタキシャルプロセスで上部表面３ａを有するエピタキシャル層３がその上に成長されている基板２を有する、特にシリコンカーバイド（ＳｉＣ）である半導体物質のウエハ１を模式的に示している。参照番号４で示した特にＴＳＤである欠陥が基板２から開始して上側のエピタキシャル層３へ向かって伝播し（矢印で示した如くに）、その上部表面３ａ上に表面ピット５を発生させる。

【0009】

表面ピット５が存在することは、特にそれがエピタキシャル層３内に形成される例えばダイオード又はＭＯＳＦＥＴ等の対応するパワー装置の活性区域内である場合に、該パワー装置の性能及び信頼性を低下させることとなり、例えば、表面ピット５は、例えば表面酸化を介して成長される誘電体層及び／又はパワー装置の電極の形成のために設計された導電層等のエピタキシャル層３の上部表面３ａ上のその後の層の適切な成長を阻害する場合があり、従ってパワー装置の信頼性を阻害することとなる。

【0010】

研究及び実験結果－例えば、Ｔ．Ｋｉｍｏｔｏ、「高電圧パワー装置用のＳｉＣ技術における材料科学及び装置物理（Ｍａｔｅｒｉａｌ ｓｃｉｅｎｃｅ ａｎｄ ｄｅｖｉｃｅ ｐｈｙｓｉｃｓ ｉｎ ＳｉＣ ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ ｈｉｇｈ－ｖｏｌｔａｇｅ ｐｏｗｅｒ ｄｅｖｉｃｅｓ）」、日本応用物理ジャーナル５４，０４０１０３（２０１５）参照－が確認したところによれば、基板からの転位の伝播から発生する前述した表面ピット（ナノピット）の存在は実効的に装置性能を阻害する。

【0011】

この点に関して、図２（Ａ）及び（Ｂ）は、シリコンカーバイド基板から開始して製造されたパワー装置（この場合には、ショットキーダイオード）に対して逆バイアス電圧Ｖ_ｒが増加する場合のリーク電流Ｉ_ｌｅａｋのプロットを示しており、基板からの転位の伝播の結果として活性区域内にナノピットが存在する場合（図２（Ａ））及び転位が存在するがこれらの転位は表面ピットの存在を生じない場合（図２（Ｂ））である。図２（Ａ）及び（Ｂ）を検討すると、基板を介して転位が存在する場合であっても表面ピットが存在しない場合と比較して、活性区域内に表面ピットが存在する場合にはリーク電流がかなり一層高いことが明らかである。

【0012】

上記問題を解決するためにこれまで提案されている解決手段（例えば、Ｎ． Ｐｉｌｕｓｏ、Ａ． Ｃａｍｐｉｏｎｅ，Ｓ． Ｌｏｒｅｎｔｉ、Ａ． Ｓｅｖｅｒｉｎｏ、Ｇ． Ａｒｅｎａ、Ｓ． Ｃｏｆｆａ、Ｆ． Ｌａ Ｖｉａ、「ＣＶＤプロセスのチューニングによる高品質４Ｈ－ＳｉＣエピタキシャル層（Ｈｉｇｈ Ｑｕａｌｉｔｙ ４Ｈ－ＳｉＣ Ｅｐｉｔａｘｉａｌ Ｌａｙｅｒ ｂｙ Ｔｕｎｉｎｇ ＣＶＤ Ｐｒｏｃｅｓｓ）」、マテリアルズ・サイエンス・フォーラム、ＩＳＳＮ：１６６２－９７５２、Ｖｏｌ．９６３、ｐｐ．９１－９６を参照）は、特に、エピタキシャル層の表面上の欠陥の影響を減少させるために、シリコンカーバイド基板から開始して実施されるエピタキシャル成長を改善することに向けられた適宜のステップを目論むものである。しかしながら、ＴＳＤは結晶学的性質の欠陥であるから、エピタキシャル層へのその伝播を阻止することは不可能である。

【0013】

その他の既知の解決手段（例えば、Ｎ． Ｐｉｌｕｓｏ、Ａ． Ｓｅｖｅｒｉｎｏ、Ｒ． Ａｎｚａｌｏｎｅ、Ｍ．Ａ． Ｄｉ Ｓｔｅｆａｎｏ、Ｅ． Ｆｏｎｔａｎａ、Ｍ． Ｓａｌａｎｉｔｒｉ、Ｓ． Ｌｏｒｅｎｔｉ、Ａ． Ｃａｍｐｉｏｎｅ、Ｐ． Ｆｉｏｒｅｎｚａ、Ｆ． Ｌａ Ｖｉａ、「バッファ層の最適化を介しての４Ｈ－ＳｉＣエピタキシャル層の成長（Ｇｒｏｗｔｈ ｏｆ ４Ｈ－ＳｉＣ Ｅｐｉｔａｘｉａｌ Ｌａｙｅｒ ｔｈｒｏｕｇｈ Ｏｐｔｉｍｉｚａｔｉｏｎ ｏｆ Ｂｕｆｆｅｒ Ｌａｙｅｒ）」、マテリアルズ・サイエンス・フォーラム、ＩＳＳＮ：１６６２－９７５２，Ｖｏｌ．９２４、ｐｐ．８４－８７を参照）は、基板とエピタキシャル層との間にバッファ層を介在させることを目論むものである。しかしながら、該解決手段はたかだか転位密度の制限された減少を可能とするものであるが、エピタキシャル層の表面へ向けての同じ転位の伝播を阻止するものではない。

【先行技術文献】

【非特許文献】

【0014】

【非特許文献1】Ｎ． Ｐｉｌｕｓｏ、Ａ． Ｃａｍｐｉｏｎｅ，Ｓ． Ｌｏｒｅｎｔｉ、Ａ． Ｓｅｖｅｒｉｎｏ、Ｇ． Ａｒｅｎａ、Ｓ． Ｃｏｆｆａ、Ｆ． Ｌａ Ｖｉａ、「ＣＶＤプロセスのチューニングによる高品質４Ｈ－ＳｉＣエピタキシャル層（Ｈｉｇｈ Ｑｕａｌｉｔｙ ４Ｈ－ＳｉＣ Ｅｐｉｔａｘｉａｌ Ｌａｙｅｒ ｂｙ Ｔｕｎｉｎｇ ＣＶＤ Ｐｒｏｃｅｓｓ）」、マテリアルズ・サイエンス・フォーラム、ＩＳＳＮ：１６６２－９７５２、Ｖｏｌ．９６３、ｐｐ．９１－９６

【非特許文献2】Ｎ． Ｐｉｌｕｓｏ、Ａ． Ｓｅｖｅｒｉｎｏ、Ｒ． Ａｎｚａｌｏｎｅ、Ｍ．Ａ． Ｄｉ Ｓｔｅｆａｎｏ、Ｅ． Ｆｏｎｔａｎａ、Ｍ． Ｓａｌａｎｉｔｒｉ、Ｓ． Ｌｏｒｅｎｔｉ、Ａ． Ｃａｍｐｉｏｎｅ、Ｐ． Ｆｉｏｒｅｎｚａ、Ｆ． Ｌａ Ｖｉａ、「バッファ層の最適化を介しての４Ｈ－ＳｉＣエピタキシャル層の成長（Ｇｒｏｗｔｈ ｏｆ ４Ｈ－ＳｉＣ Ｅｐｉｔａｘｉａｌ Ｌａｙｅｒ ｔｈｒｏｕｇｈ Ｏｐｔｉｍｉｚａｔｉｏｎ ｏｆ Ｂｕｆｆｅｒ Ｌａｙｅｒ）」、マテリアルズ・サイエンス・フォーラム、ＩＳＳＮ：１６６２－９７５２，Ｖｏｌ．９２４、ｐｐ．８４－８７

【発明の概要】

【発明が解決しようとする課題】

【0015】

従って、シリコンカーバイド基板上に成長されるエピタキシャル層の表面へ向けての結晶欠陥、特にＴＳＤ、の伝播にリンクした欠点を減少させることを可能とする解決手段を提供することの必要性がある。

【0016】

本発明の目的とするところは、前述した欠点を解消することを可能とするシリコンカーバイド半導体装置を製造するプロセスを提供することである。

【課題を解決するための手段】

【0017】

本発明によれば、特許請求の範囲に定義されるような製造プロセスが提供される。本発明をより良く理解するために、その好適実施例について純粋に非制限的例として且つ添付の図面を参照して以下に説明する。

【図面の簡単な説明】

【0018】

【図1】シリコンカーバイド半導体装置の一部の概略断面図。

【図2】（Ａ）及び（Ｂ）は表面欠陥の存在に関連する半導体装置内のリーク電流のプロット、

【図3】本発明に基づくシリコンカーバイド半導体装置を製造するプロセスに基づく幾つかの操作の簡単化したフローチャート、

【図4】（Ａ）及び（Ｂ）は本発明に基づく製造プロセスの夫々のステップ期間中におけるシリコンカーバイド半導体装置の一部の概略断面図、

【図5】本発明に基づいてシリコンカーバイド半導体装置を製造するプロセス期間中に使用されるＣＭＰ（化学的機械的研磨）システムの概略図。

【発明を実施するための形態】

【0019】

以下に詳細に説明するように、本発明の一つの側面は、欠陥（特に、ＴＳＤ）の伝播を停止又は減少させることに関して作用する既知の解決手段のアプローチに追従する代わりに、同じ欠陥の伝播により表面上に発生される形態学的損傷を減少させること、特にエピタキシャル層表面上に発生するピット（ナノピット）を減少させることに関与することを目論むものである。

【0020】

本発明により提案される解決手段は、エピタキシャル層上に本製造プロセスによって目論まれるその後の処理操作、例えばエピタキシャル層上の誘電体層の成長のための酸化ステップが電界集中の影響を防止し且つ一様な酸化を確保することによって、改善することを可能とする。

【0021】

本発明の一つの側面によれば、製造プロセス内に付加的なＣＭＰステップを導入するものであって、即ち、シリコンカーバイド基板上に形成したエピタキシャル層の表面を化学的機械的研磨するステップを導入する。この処理ステップは、関連する表面機械加工（それは化学的エッチングと機械的平坦化との結合）と共に、物質の薄い表面層（エピタキシャル層の表面から開始して数百ナノメートルの程度）の除去を可能とし、その結果エピタキシャル層の表面を実質的にピットが無いものとさせる。ＴＳＤの伝播に起因するピットは、前述した物質の表面層の除去で実質的に完全に除去される。

【0022】

図３を参照して、包括的なシリコンカーバイド半導体装置、例えばパワー装置（ダイオード又はＭＯＳＦＥＴ等）を製造するプロセスについて説明する。

【0023】

ステップ１０において示したように、本プロセスは、最初に、基板２２（それは図４（Ａ）において模式的に示してある）を有するシリコンカーバイド（特に、４Ｈ－ＳｉＣ）のウエハ２１を用意することを目論んでいる。次に（ステップ１１）、基板２２上に上部表面２３ａを有するエピタキシャル層（これも４Ｈ－ＳｉＣ）２３を形成するために、例えば化学的気相成長（ＣＶＤ）でエピタキシャル成長を実施する。

【0024】

前述した如く、図４（Ａ）において全体的に参照番号２４で示した欠陥、特にＴＳＤ、が、エピタキシャル成長期間中に、基板２２から開始して上側のエピタキシャル層２３へ向けて伝播し、その上部表面２３ａ上に表面ピット２５を発生させる場合があり、それは、例えば、数ナノメートル（例えば、３０ｎｍ未満）の直径を有する場合がある。

【0025】

本発明の一つの側面によれば、その製造プロセスは、エピタキシャル成長の前記ステップに続いて（特に、直後に）、基板２２上に形成したエピタキシャル層２３の上部表面２３ａの所謂「ソフト」化を化学的機械的研磨（ＣＭＰ）による図３に参照番号１４で示した付加的なステップを行う。

【0026】

図３に示したように、ＣＭＰプロセスの前のステップは、ウエハ表面、特に前述したエピタキシャル層２３の上部表面２３ａのクリーニングのステップ１５であり、クリーニングは、例えば、高圧での水ジェットによって行われ且つサンプルを回転させるか、又は、代替的に、ＨＦ、ＮＨ_４ＯＨ，Ｈ_２Ｏ_２、ＨＣｌ等の化学物質を使用して該表面の乾燥を行わせる。

【0027】

図４（Ｂ）に模式的に示した如く、該ＣＭＰプロセスは、機械的及び化学的効果の結合を介して、その上部表面２３ａから開始してエピタキシャル層２３の薄い表面層を除去してＴＳＤ２４の伝播によって発生した表面ピット２５を除去し、その結果得られるエピタキシャル層２３の上部表面２３ａ’を実質的に平坦状で欠陥の無いものとさせる。

【0028】

詳細に説明すると、除去される表面層の厚さ（前述した上部表面２３ａに対して直交する方向において）は１００ｎｍと５００ｎｍとの間で、例えば３００ｎｍとすることが可能であり、それは、とにかく、前述したように、表面ピット２５を可及的に全てを除去するのに十分なものである。

【0029】

明らかなように、除去する表面層の実際の厚さは、除去する物質を可及的に少なくすることの希望（製造プロセスの時間及びコストを最適化させるため）と、同時に、表面欠陥の完全な除去の確保との間の妥協から決定される。本発明者等が知得したところによれば、１００ｎｍの厚さの層の除去がＣＭＰプロセスから得られる上部表面２３ａ’を一様なものとさせるのに通常充分である。しかしながら、所望の結果が得られることを一層確実なものとさせるためには一層大きな厚さ、例えば３００ｎｍ、を除去することが良い場合がある。

【0030】

いずれの場合にも、ＣＭＰプロセスは、エピタキシャル層２３の前述した結果的に得られる上部表面２３ａ’の表面凹凸を減少させることの更なる利点を有している。

【0031】

この点に関して、エピタキシャル層の上部表面上で測定される典型的な粗度（通常パラメータＲｑとして示される）は０．１ｎｍと１ｎｍとの間の変数であることが知られており、更に、「ステップバンチング」、即ち基本的に「軸ずれ（ｏｆｆ－ａｘｉｓ）」基板上のＣＶＤエピタキシャル成長に起因する表面段差の形成、として知られる現象がしばしば発生する。

【0032】

本発明者等が知得したところでは、前述したＣＭＰプロセスは、結果的に得られる上部表面２３ａ’の粗度値を著しく減少させることが可能であり，０．１ｎｍ未満のＲｑパラメータの値（即ち、同じ厚さを検知するために使用される機器のノイズと同程度の値）とすることが可能であり、更にステップバンチング現象を完全に取り除くことが可能である。

【0033】

基本的に、ＣＭＰプロセス後の結果的に得られる上部表面２３ａ’は、電子装置（例えば、ダイオード又はＭＯＳＦＥＴ等のパワーデバイス）を製造するために使用することが可能なその後の化学的及び／又は機械的処理ステップのために最適化され且つ準備がなされる。

【0034】

この点に関して、再度図３を参照すると、本製造プロセスは、前述したＣＭＰプロセスに続いて、エピタキシャル層の結果的に得られる上部表面２３ａ’のクリーニング、特にＣ_６Ｈ_８Ｏ_７及びＨ_２Ｏ_２を使用してのクリーニングステップ１６を実施し、その後に、エピタキシャル層２３上に酸化物層を形成するために同じ結果的に得られる上部表面２３ａ’の酸化を行う標準プロセスを実施する。

【0035】

有益的なことであるが、形成される酸化物層の物理的／化学的特性は、欠陥の不存在のため及び開始表面（前述した結果的に得られる上部表面２３ａ’）の低い粗度のおかげで、最適化されている。

【0036】

ステップ１８において概略的に示されているように、本製造プロセスは、次いで、所望のパワーデバイスの形成のために必要な処理操作（既知であるから詳細な説明は割愛する）を行うことが可能であり、それは例えば電極を提供するための導電層の形成及び画定やパッシベーション層の形成等のステップである。

【0037】

付加的なＣＭＰプロセス（標準の予備的クリーニング及び爾後の専用クリーニングと共に）を行うという点において本発明は従来技術とは実質的に異なるものであって、従って製造プロセスのコスト又は時間を実質的に増加させるものではないことを理解すべきである。

【0038】

本発明者等が更に知得したことは、同じＣＭＰプロセスがエピタキシャル層２３の結果的に得られる上部表面２３ａ’上にスクラッチ等の欠陥を発生させることが無いように該ＣＭＰプロセスを適宜構成（特に、プロセスパラメータに関して及び使用される消耗品に関して）することが可能である。

【0039】

この点に関して、図５は、対応する基板２２上にエピタキシャル層２３を形成するためのエピタキシャル成長ステップを既に行っているシリコンカーバイドウエハ２１に関してＣＭＰプロセスを実施するためのシステム３０を示している。

【0040】

特に、システム３０は、或る速度で回転させる回転支持体３３によって担持されている研磨パッド３２を有しており、ウエハ２１は支持ヘッド３４（それに対して固定層３５によって取り付けられている）によって研磨パッド３２と接触状態にセットされており、該支持ヘッド３４は、その回転軸周りの回転に加えて、ウエハ２１を研磨パッド３２上に押し付ける力を付与する。

【0041】

研磨化合物（所謂「スラリー」）３６が研磨パッド３２の表面上を流されて、研磨パッド３２の回転のおかげで、ウエハ２１と接触されてその表面を研磨し且つその化学的エッチングを起こさせる。

【0042】

更に、研磨パッド３２の表面上方に片持ち梁形態に支持されているコンディショナーパッド３７が研磨パッド３２のクリーニングを実施してその表面上にトラップされることのある残留物を除去し、従ってウエハ２１にかすり傷を付けることを防止する。

【0043】

本発明者等が実験的に知得したことであるが、ｐＨ＜５を有する粒子の無い研磨化合物３５を使用してＣＭＰプロセスをした後には一層良好な電気的及び物理的特性を達成することが可能である。更に、研磨パッド３２上に支持ヘッド３４によって付与される圧力Ｐが１と３ｐｓｉ（０．０７と０．２１ｋｇｆ／ｃｍ^２）の間であるが最適であることが判明しており、同様に、ＣＭＰプロセスの温度Ｔが５０度未満であることが最適であることが判明している。

【0044】

本発明者等が更に知得したところでは、ＣＭＰプロセスの以下の更なるパラメータの一つ又はそれ以上を使用することが有益的であり、即ち、研磨パッド３２の回転速度が７０ｒｐｍ未満であること、支持ヘッド３４の回転速度が６０ｒｐｍ未満であること、研磨パッド上のコンディショナーパッド３７のスラスト力が約６ｌｂｆ（即ち、約３ｋｇｆ）であること、研磨化合物３６の流量が１００ｍｌ／ｍｉｎ未満であること、等である。

【0045】

本発明の利点は以下の説明から明らかである。

【0046】

いずれの場合にも強調されるべきことは、本発明プロセスは、エピタキシャル成長に続いてＣＭＰプロセスステップを導入することによって、表面欠陥を除去することを可能とし、従って、半導体装置の製造のための爾後の処理操作のためにウエハの結果的に得られる上部表面の最適な準備する（例えば、エピタキシャル層上にその後に成長される酸化物層の堅牢性を増加させることを可能とする）。

【0047】

特に、前述したＣＭＰプロセスは、エピタキシャル成長のステップ期間中に発生される基板からくる転位の伝搬に起因する表面ピットを除去することを可能とする。更に、該ＣＭＰプロセスは、表面粗度、特に所謂ステップバンチング現象、を減少させる更なる利点を有している。前述した如く、ＣＭＰ後に結果的に得られる上部表面２３ａ’の表面粗度は低い値を有しており、特にＲｑパラメータの値が０．５ｎｍ未満で、好適には０．２ｎｍ未満であり、更に好適には０．１ｎｍ未満である。

【0048】

更に、有益的なことであるが、前述したＣＭＰプロセスは、前述した如く及び本発明者等によって行われた実験によって示されているように、スクラッチ又は表面欠陥を発生させることが無いように構成することが可能であることである。

【0049】

従って、本発明は、製造プロセスに関連する電気的歩留まりを増加させ、製造コストを節約し、更に、面積を節約することを可能とする。

【0050】

以上、本発明の具体的実施の態様について詳細に説明したが、本発明はこれらの具体的実施の態様のいずれかに制限されるべきものではなく、本発明の技術的範囲を逸脱すること無しに種々の変形が可能であることは勿論である。特に、強調すべきこととしては、本発明は、装置を製造するための処理ステップ期間中にその上にエピタキシャル成長が行われるシリコンカーバイド（ＳｉＣ）基板から開始して得られる任意の装置（ダイオード、ＭＯＳＦＥＴ、等）に対して有益的に適用することが可能である。

【図1】

【図2】

【図3】

【図4】

【図5】