特開 2022-144775 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022144775

(43)【公開日】2022-10-03

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20220926BHJP

   H01L 29/06 20060101ALI20220926BHJP

   H01L 21/8234 20060101ALI20220926BHJP

【ＦＩ】

H01L29/78 657G

H01L29/78 653C

H01L29/78 652K

H01L29/78 652M

H01L29/78 652Q

H01L29/78 652N

H01L29/78 652S

H01L29/06 301F

H01L29/06 301V

H01L27/06 102A

H01L27/088 C

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2021045934

(22)【出願日】2021-03-19

(71)【出願人】

【識別番号】000002037

【氏名又は名称】新電元工業株式会社

(74)【代理人】

【識別番号】110002697

【氏名又は名称】めぶき国際特許業務法人

(74)【代理人】

【識別番号】100104709

【弁理士】

【氏名又は名称】松尾 誠剛

(72)【発明者】

【氏名】二宮 仁

(72)【発明者】

【氏名】岸 正人

【テーマコード（参考）】

5F048

【Ｆターム（参考）】

5F048AC10

5F048BA01

5F048BB05

5F048BB09

5F048BB19

5F048BC03

5F048BC12

5F048BD07

5F048BF03

5F048BF07

5F048BF15

5F048BF16

(57)【要約】

【課題】様々な電気機器にフレキシブルに適用することが可能なスナバ回路内蔵の半導体装置を提供する。
【解決手段】セル領域Ａ１と、周辺領域Ａ２とが画定された半導体装置であって、ドリフト層１１２、ベース領域１１３、及び、ソース領域１１４を有する半導体基体１１０と、ソース電極１２０と、ソース電極１２０を挟んで互いに対向する位置に配置された第１ゲート配線部１４１及び第２ゲート配線部１４２を有するゲート配線１４０と、互いに対向する位置に配置された第１シールド配線部１４１及び第２シールド配線部１４２を有するシールド配線１４０と、複数のトレンチ１５１と、ゲート電極１５３と、シールド電極１５４と、絶縁領域１５５とを備え、シールド配線１４０は、抵抗成分を有するスナバ抵抗調整部１６０を介してソース電極１２０と電気的に接続されていることを特徴とする半導体装置１００。
【選択図】図１

【特許請求の範囲】

【請求項1】

平面的に見てセル領域と、前記セル領域を取り囲む領域に形成された周辺領域とが画定された半導体装置であって、
前記セル領域及び前記周辺領域に形成された第１導電型のドリフト層、少なくとも前記セル領域において前記ドリフト層の表面に形成された第２導電型のベース領域、及び、前記ベース領域の表面の一部に形成された第１導電型のソース領域を有する半導体基体と、
少なくとも前記セル領域における前記半導体基体の表面上に層間絶縁膜を介して配置されたソース電極と、
前記周辺領域における前記半導体基体の表面上に層間絶縁膜を介して配置され、平面的に見て前記ソース電極を挟んで互いに対向する位置に配置された第１ゲート配線部及び第２ゲート配線部を有するゲート配線と、
前記周辺領域における前記半導体基体の表面上に層間絶縁膜を介して配置され、平面的に見て前記第１ゲート配線部、前記ソース電極及び前記第２ゲート配線部を挟んで互いに対向する位置に配置された第１シールド配線部及び第２シールド配線部を有するシールド配線と、
前記半導体基体の表面に並列に形成され、平面的に見て前記第１シールド配線部と重なる領域から前記セル領域を横断して前記第２シールド配線部と重なる領域まで延びており、前記セル領域においては前記ドリフト層に達する深さで形成された複数のトレンチと、
前記複数のトレンチのそれぞれの内部に、前記トレンチの内表面上に形成されたゲート絶縁膜を介して配置され、前記周辺領域において、前記ゲート配線と接続されているゲート電極と、
前記複数のトレンチのそれぞれの内部に、前記トレンチの内表面及び前記ゲート電極と離隔して配置され、前記周辺領域において、前記第１シールド配線部及び前記第２シールド配線部と接続されているシールド電極と、
前記複数のトレンチのそれぞれの内部で、前記ゲート電極と前記シールド電極の間に広がり、前記ゲート電極から前記シールド電極を離隔するとともに、前記トレンチの内表面と前記シールド電極との間に広がり、前記トレンチの内表面から前記シールド電極を離隔する絶縁領域とを備え、
前記シールド配線は、抵抗成分を有するスナバ抵抗調整部を介して前記ソース電極と電気的に接続されていることを特徴とする半導体装置。

【請求項2】

前記スナバ抵抗調整部においては、前記第１シールド配線部及び前記第２シールド配線部が、前記第１シールド配線部及び前記第２シールド配線部のどちらの断面積よりも小さい断面積の接続配線、及び、前記ドリフト層の表面に形成された第２導電型の周辺拡散領域のうちの少なくともいずれかを介して前記ソース電極に接続されていることを特徴とする請求項１に記載の半導体装置。

【請求項3】

前記周辺領域において、
前記第１シールド配線部及び前記第２シールド配線部はそれぞれ複数のシールド側接続部を有し、
前記ソース電極は、前記複数のシールド側接続部のそれぞれと対向した位置に設けられた複数のソース電極側接続部を有し、
平面的に見て前記複数のシールド側接続部と前記複数のソース電極側接続部との間の前記ドリフト層の表面にはそれぞれ帯状に形成された複数の前記周辺拡散領域が形成されており、
前記スナバ抵抗調整部において、前記複数のシールド側接続部のうち少なくとも１つは、前記周辺拡散領域を介して対応する前記複数のソース電極側接続部と接続されていることを特徴とする請求項２に記載の半導体装置。

【請求項4】

前記周辺領域において、
前記第１シールド配線部及び前記第２シールド配線部はそれぞれ複数のシールド側接続部を有し、
前記ソース電極は、前記複数のシールド側接続部と対向した位置に設けられた複数のソース電極側接続部を有し、
前記スナバ抵抗調整部において、前記複数のシールド側接続部のうち少なくとも１つは、前記接続配線を介して対応する前記複数のソース電極側接続部と接続されていることを特徴とする請求項２に記載の半導体装置。

【請求項5】

前記周辺領域において、
前記第１シールド配線部及び前記第２シールド配線部はそれぞれ複数のシールド側接続部を有し、
前記ソース電極は、前記複数のシールド側接続部と対向した位置に設けられた複数のソース電極側接続部を有し、
前記スナバ抵抗調整部において、前記複数のシールド側接続部のうち少なくとも１つは、前記接続配線又は前記周辺拡散領域を介して対応する前記ソース電極側接続部と接続されており、前記複数のシールド側接続部のうち少なくとも１つは、前記ソース電極側接続部と接続されていないことを特徴とする請求項２に記載の半導体装置。

【請求項6】

前記第１シールド配線部及び前記第２シールド配線部は、前記ソース電極と離隔されており、
前記半導体基体は、前記周辺領域における互いに隣接する前記トレンチの間において、前記第１シールド配線部又は前記第２シールド配線部と前記半導体基体とが接続されている領域から前記ソース電極と前記半導体基体とが接続されている領域までの間の前記ドリフト層の表面に形成された第２導電型の拡散領域をさらに有し、
前記スナバ抵抗調整部において、前記第１シールド配線部及び前記第２シールド配線部が、前記拡散領域を介して前記ソース電極と電気的に接続されていることを特徴とする請求項１に記載の半導体装置。

【請求項7】

前記第１シールド配線部又は前記第２シールド配線部と前記半導体基体とが接続されている領域から前記ソース電極と前記半導体基体とが接続されている領域までの間に、前記拡散領域の幅が互いに隣接する前記トレンチ間の長さよりも狭い領域を有することを特徴とする請求項６に記載の半導体装置。

【請求項8】

前記第１シールド配線部又は前記第２シールド配線部と前記半導体基体とが接続されている領域から前記ソース電極と前記半導体基体とが接続されている領域までの間に、前記拡散領域の深さが前記ベース領域よりも浅い領域を有することを特徴とする請求項６に記載の半導体装置。

【請求項9】

前記第１シールド配線部又は前記第２シールド配線部と前記半導体基体とが接続されている領域から前記ソース電極と前記半導体基体とが接続されている領域までの間に、前記拡散領域の不純物濃度が前記ベース領域よりも低い領域を有することを特徴とする請求項６に記載の半導体装置。

【請求項10】

前記ソース電極は、前記ソース電極から見て、前記第１シールド配線部及び前記第１ゲート配線部が配置されている方向、並びに、前記第２シールド配線部及び前記第２ゲート配線部が配置されている方向とは異なる方向に沿って、前記周辺領域に重なる領域まで延在しており、
前記ソース電極と前記周辺領域が重なる領域においては、
前記半導体基体の一方の表面に複数の周辺トレンチと、前記複数の周辺トレンチのそれぞれの内部に形成された周辺絶縁領域を介して埋め込まれたポリシリコン層とを有する周辺トレンチ構造を複数有し、
複数の前記周辺トレンチ構造のうち、前記セル領域に最も近い周辺トレンチ構造においては、前記ポリシリコン層が前記シールド配線と接続されており、
複数の前記周辺トレンチ構造のうち、前記セル領域から最も遠い周辺トレンチ構造においては、前記ポリシリコン層が前記ソース電極と接続されていることを特徴とする請求項１～９のいずれかに記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関する。

【背景技術】

【0002】

従来、トレンチ内にゲート電極とソース電位のシールド電極とが形成されたシールドゲート構造を有する半導体装置が知られている（例えば、特許文献１参照）。このようなシールドゲート構造を有する半導体装置としては以下のような半導体装置が考えられる（背景技術に係る半導体装置９００）。

【0003】

背景技術に係る半導体装置９００は、図１１（ａ）に示すように、平面的に見てセル領域Ａ１と周辺領域Ａ２とを備える。背景技術に係る半導体装置９００は、半導体基体９１０と、ソース電極９２０と、ゲート配線９３０と、シールド配線９４０と、複数のトレンチ９５１とを備える。

【0004】

背景技術に係る半導体装置９００は、図１１（ｂ）に示すように、ゲート絶縁膜９５２と、ゲート電極９５３と、シールド電極９５４と、絶縁領域９５５と、層間絶縁膜９８０と、ドレイン電極９９０とを備える。半導体基体９１０は、ｎ型（ｎ^＋型）の低抵抗半導体層９１１、セル領域Ａ１及び周辺領域Ａ２に形成されたｎ型（ｎ^－型）のドリフト層９１２、セル領域Ａ１においてドリフト層９１２の表面に形成されたｐ型のベース領域９１３、及び、ベース領域９１３の表面の一部に形成されたｎ型（ｎ^＋型）のソース領域９１４を有する。

【0005】

ソース電極９２０は、セル領域Ａ１における半導体基体９１０の表面上に層間絶縁膜９８０を介して配置され、金属プラグＰｇ３を介して半導体基体９１０と接続されている。
ゲート配線９３０は、周辺領域Ａ２における半導体基体９１０の表面上に層間絶縁膜９８０を介して配置され、ソース電極９２０を挟んで互いに対向する位置に配置された第１ゲート配線部９３１及び第２ゲート配線部９３２と、ゲートパッド９３３とを有する。
シールド配線９４０は、周辺領域Ａ２における半導体基体９１０の表面上に層間絶縁膜９８０を介して配置され、第１ゲート配線部９３１、ソース電極９２０及び第２ゲート配線部９３２を挟んで互いに対向する位置に配置された第１シールド配線部９４１及び第２シールド配線部９４２を有する。

【0006】

背景技術に係る半導体装置９００においては、第１シールド配線部９４１の端部及び第２シールド配線部９４２の端部が比較的幅広い接続配線を介してソース電極９２０と電気的に接続されている（図１１（ａ）の一点鎖線Ａで囲まれた領域参照）。従って、シールド配線９４０の電位は、ソース電極９２０の電位と同電位となる。

【0007】

背景技術に係る半導体装置９００において、シールド電極９５４は、ポリシリコンからなり、内部抵抗が存在する。また、ドリフト層９１２とシールド電極９５４とを隔離する絶縁領域９５５を有することから、ソース電位であるシールド電極９５４とドレイン電極９９０との間に寄生容量を有する。このことから、ソース電極９２０とドレイン電極９９０との間には、シールド電極９５４の内部抵抗と、シールド電極９５４とドリフト層９１２との間の寄生容量とが直列に接続された構成が半導体装置内に形成され、副次的にスナバ回路が構成されることとなる。従って、背景技術に係る半導体装置９００は、スナバ回路内蔵の半導体装置となる。

【先行技術文献】

【特許文献】

【0008】

【特許文献1】特許４７９０９０８号公報

【発明の概要】

【発明が解決しようとする課題】

【0009】

しかしながら、背景技術に係る半導体装置９００において、シールド電極９５４とドレイン電極９９０との間の寄生容量や、シールド電極９５４の内部抵抗は、ＭＯＳＦＥＴの特性に基づいた半導体装置の設計によって決定されるものであり、使用する電気機器に応じてスナバ回路の特性（例えばスナバ抵抗）を変更することが難しいため、様々な電気機器にフレキシブルに適用することが可能なスナバ回路内蔵の半導体装置とすることができない、という問題がある。

【0010】

そこで、本発明は、上記した問題を解決するためになされたものであり、様々な電気機器にフレキシブルに適用することが可能なスナバ回路内蔵の半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0011】

本発明の半導体装置は、平面的に見てセル領域と、前記セル領域を取り囲む領域に形成された周辺領域とが画定された半導体装置であって、前記セル領域及び前記周辺領域に形成された第１導電型のドリフト層、少なくとも前記セル領域において前記ドリフト層の表面に形成された第２導電型のベース領域、及び、前記ベース領域の表面の一部に形成された第１導電型のソース領域を有する半導体基体と、少なくとも前記セル領域における前記半導体基体の表面上に層間絶縁膜を介して配置されたソース電極と、前記周辺領域における前記半導体基体の表面上に層間絶縁膜を介して配置され、平面的に見て前記ソース電極を挟んで互いに対向する位置に配置された第１ゲート配線部及び第２ゲート配線部を有するゲート配線と、前記周辺領域における前記半導体基体の表面上に層間絶縁膜を介して配置され、平面的に見て前記第１ゲート配線部、前記ソース電極及び前記第２ゲート配線部を挟んで互いに対向する位置に配置された第１シールド配線部及び第２シールド配線部を有するシールド配線と、前記半導体基体の表面に並列に形成され、平面的に見て前記第１シールド配線部と重なる領域から前記セル領域を横断して前記第２シールド配線部と重なる領域まで延びており、前記セル領域においては前記ドリフト層に達する深さで形成された複数のトレンチと、前記複数のトレンチのそれぞれの内部に、前記トレンチの内表面上に形成されたゲート絶縁膜を介して配置され、前記周辺領域において、前記ゲート配線部と接続されているゲート電極と、前記複数のトレンチのそれぞれの内部に、前記トレンチの内表面及び前記ゲート電極と離隔して配置され、前記周辺領域において、前記第１シールド配線部及び前記第２シールド配線部と接続されているシールド電極と、前記複数のトレンチのそれぞれの内部で、前記ゲート電極と前記シールド電極の間に広がり、前記ゲート電極から前記シールド電極を離隔するとともに、前記トレンチの内面と前記シールド電極との間に広がり、前記トレンチの内表面から前記シールド電極を離隔する絶縁領域とを備え、前記シールド配線は、抵抗成分を有するスナバ抵抗調整部を介して前記ソース電極と電気的に接続されていることを特徴とする。

【発明の効果】

【0012】

本発明の半導体装置によれば、シールド配線は、抵抗成分を有するスナバ抵抗調整部を介してソース電極と電気的に接続されているため、ドレイン電極とソース電極との間の電流経路に、ＭＯＳＦＥＴの特性に基づいた半導体装置の設計によって決定される抵抗成分以外の抵抗成分を付加することができる。従って、スナバ抵抗調整部の抵抗成分を調整することにより、ＭＯＳＦＥＴの特性を変更することなく、半導体装置を使用する電気機器に応じてスナバ抵抗、ひいては、スナバ回路の特性を変更することができる。その結果、様々な電気機器にフレキシブルに適用可能なスナバ回路内蔵の半導体装置となる。

【図面の簡単な説明】

【0013】

【図1】実施形態１に係る半導体装置１００を説明するために示す図である。図１（ａ）は半導体装置１００の平面図であり、図１（ｂ）は図１（ａ）のＡ－Ａ断面図であり、図１（ｃ）は図１（ａ）のＢ－Ｂ断面図である。

【図2】図１（ａ）のＣ－Ｃ断面図である。

【図3】実施形態１におけるスナバ抵抗調整部１６０を説明するために示す要部拡大平面図である。なお、周辺トレンチ構造１７０については、最外周の周辺トレンチ構造１７０ｂを除き、図示を省略している。

【図4】実施形態１に係る半導体装置１００のスナバ回路を説明するために示す図である。図４（ａ）は半導体装置１００の等価回路であり、図４（ｂ）はスナバ回路の静電容量を説明するために示す図であり、図４（ｃ）はスナバ回路の抵抗を説明するために示す図である。

【図5】実施形態２におけるスナバ抵抗調整部１６０ａを説明するために示す要部拡大平面図である。

【図6】実施形態３におけるスナバ抵抗調整部１６０ｂを説明するために示す要部拡大平面図である。

【図7】実施形態４におけるスナバ抵抗調整部１６０ｃを説明するために示す要部拡大平面図である。

【図8】実施形態５におけるスナバ抵抗調整部１６０ｄを説明するために示す要部拡大平面図である。

【図9】実施形態６に係る半導体装置１０５を説明するために示す図である。図９（ａ）は半導体装置１０５の平面図であり、図９（ｂ）は半導体装置１０５の要部拡大平面図である。

【図10】実施形態６におけるスナバ抵抗調整部１６０ｅを説明するために示す図である。図１０（ａ）は半導体装置１０５におけるスナバ抵抗調整部１６０ｅを説明するために示す要部拡大平面図であり、図１０（ｂ）は、図１０（ａ）のＤ－Ｄ断面図である。なお、図１０（ａ）は、図９（ｂ）に示す領域と同じ領域の半導体基体１１０の様子を表したものである。

【図11】背景技術に係る半導体装置９００を説明するために示す図である。図１１（ａ）は半導体装置９００の平面図であり、図１１（ｂ）は図１１（ａ）のＥ－Ｅ断面図である。

【発明を実施するための形態】

【0014】

以下、本発明の半導体装置について、図に示す実施形態に基づいて説明する。なお、各図面は模式図であり、必ずしも実際の寸法を厳密に反映したものではない。以下に説明する各実施形態は、特許請求の範囲に係る発明を限定するものではない。また、各実施形態の中で説明されている諸要素及びその組み合わせの全てが本発明の解決手段に必須であるとは限らない。各実施形態においては、基本的な構成、特徴、機能等が同じ構成、要素（形状等が完全に同一ではない構成要素を含む。）については、実施形態をまたいで同じ符号を使用するとともに再度の説明を省略することがある。

【0015】

［実施形態１］
１．実施形態１に係る半導体装置１００の構成
実施形態１に係る半導体装置１００は、図１（ａ）に示すように、セル領域Ａ１と、セル領域Ａ１を取り囲む領域に画定された周辺領域Ａ２とを備えるトレンチゲート型の半導体装置（ＭＯＳＦＥＴ）である。セル領域Ａ１は、半導体基体１１０の一方の表面上（以下、単に表面という）にソース電極１２０が配置され、縦型のＭＯＳＦＥＴが形成されている領域である。

【0016】

実施形態１に係る半導体装置１００は、図１（ａ）に示すように、半導体基体１１０と、ソース電極１２０と、ゲート配線１３０と、シールド配線１４０と、複数のトレンチ１５１と、接続トレンチ１５７，１５８と、スナバ抵抗調整部１６０と、周辺トレンチ構造１７０（１７０ｂ）とを備える。半導体基体１１０は、平面的に見て長辺Ｘ１、Ｘ２及び短辺Ｘ３，Ｘ４から構成される矩形形状を有する。複数のトレンチ１５１は、長辺Ｘ１側から長辺Ｘ２側に向かって延びる。
また、実施形態１に係る半導体装置１００は、図１（ｂ）及び図１（ｃ）に示すように、層間絶縁膜１８０と、ドレイン電極１９０とを備える。

【0017】

半導体基体１１０は、図１（ａ）～図１（ｃ）に示すように、ｎ^＋型の低抵抗半導体層１１１と、低抵抗半導体層１１１上に形成され、低抵抗半導体層１１１よりも不純物濃度が低いｎ^－型のドリフト層１１２と、少なくともセル領域Ａ１においてドリフト層１１２の表面に形成されたｐ型のベース領域１１３と、ベース領域１１３の表面に形成され、ドリフト層１１２よりも不純物濃度が高いｎ^＋型のソース領域１１４と、周辺領域Ａ２において、後述する複数のシールド側接続部１４３，１４４と複数のソース電極側接続部１２１，１２２との間のそれぞれの領域においてドリフト層１１２の表面に形成されたｐ型の周辺拡散領域１１５とを有する。

【0018】

低抵抗半導体層１１１の厚さは５０μｍ～５００μｍ（例えば３５０μｍ）であり、低抵抗半導体層１１１の不純物濃度は１×１０^１８ｃｍ^－３～１×１０^２１ｃｍ^－３（例えば１×１０^１９ｃｍ^－３）である。トレンチ１５１が形成されていない領域におけるドリフト層１１２の厚さは３μｍ～５０μｍ（例えば１５μｍ）であり、ドリフト層１１２の不純物濃度は１×１０^１４ｃｍ^－３～１×１０^１９ｃｍ^－３（例えば１×１０^１５ｃｍ^－３）である。ベース領域１１３及び周辺拡散領域１１５の深さは、０．５μｍ～１０μｍ（例えば５μｍ）であり、ベース領域１１３及び周辺拡散領域１１５の不純物濃度は１×１０^１６ｃｍ^－３～１×１０^１９ｃｍ^－３（例えば１×１０^１７ｃｍ^－３）である。

【0019】

ソース電極１２０は、図１（ａ）に示すように、セル領域Ａ１全域を覆うとともに、短辺Ｘ３から短辺Ｘ４へ向かう軸に沿って、短辺Ｘ４側に周辺領域Ａ２に重なる領域まで延在した略矩形形状をしている。言い換えると、ソース電極１２０は、ソース電極１２０から見て、後述する第１シールド配線部１４１及び第１ゲート配線部１３１が配置されている方向（長辺Ｘ１側）、並びに、第２シールド配線部１４２及び第２ゲート配線部１３２が配置されている方向（長辺Ｘ２側）とは異なる方向（短辺Ｘ３側から短辺Ｘ４に向かう方向）に沿って、周辺領域Ａ２に重なる領域まで延在している。
ソース電極１２０は、短辺Ｘ４側に延在している周辺領域Ａ２において、長辺Ｘ１側（第１シールド配線部１４１側）に向かって突出した５つのソース電極側接続部１２１と、長辺Ｘ２側（第２シールド配線部１４２側）に向かって突出した５つのソース電極側接続部１２２とを有する。

【0020】

ソース電極１２０は、図１（ｂ）及び図１（ｃ）に示すように、半導体基体１１０の表面上に層間絶縁膜１８０を介して配置されており、セル領域Ａ１においては、図１（ｃ）に示すように、層間絶縁膜１８０に形成されたコンタクトホール内の金属プラグＰｇ３を介してソース領域１１４及びベース領域１１３とコンタクトされ、周辺領域Ａ２においては、図２に示すように、短辺Ｘ３側の端部で、層間絶縁膜１８０に形成されたコンタクトホール内の金属プラグＰｇ４を介して、周辺トレンチ構造１７０のうち最も外周側（短辺Ｘ４側）の周辺トレンチ構造１７０ｂにおける周辺トレンチ１７１内のポリシリコン層１７３とコンタクトされている。

【0021】

ゲート配線１３０は、図１（ａ）に示すように、周辺領域Ａ２における半導体基体１１０の表面上において、ソース電極１２０の長辺Ｘ１側に配置され、短辺Ｘ３側から短辺Ｘ４側に向かって延在する第１ゲート配線部１３１（第１ゲートフィンガー）と、ソース電極１２０の長辺Ｘ２側において、ソース電極１２０を挟んで第１ゲート配線部１３１と対向する位置に配置され、短辺Ｘ３側から短辺Ｘ４側に向かって延在する第２ゲート配線部１３２（第２ゲートフィンガー）と、第１ゲート配線部１３１及び第２ゲート配線部１３２のそれぞれの短辺Ｘ３側の端部と接続され、ソース電極１２０の短辺Ｘ３側における略中央の領域に配置されているゲートパッド１３３とを有する。

【0022】

ゲート配線１３０は、図１（ｂ）に示すように、半導体基体１１０の表面上に層間絶縁膜１８０を介して配置されている。周辺領域Ａ２において、第１ゲート配線部１３１は、層間絶縁膜１８０に形成されたコンタクトホール内の金属プラグＰｇ１を介してゲート電極１５３の一方の端部（長辺Ｘ１側の端部）とコンタクトされ、第２ゲート配線部１３２は、層間絶縁膜１８０に形成されたコンタクトホール内の金属プラグＰｇ１を介してゲート電極１５３の他方の端部（長辺Ｘ２側の端部）とコンタクトされている。

【0023】

シールド配線１４０は、図１（ａ）に示すように、周辺領域Ａ２における半導体基体１１０の表面上において、第１ゲート配線部１３１の長辺Ｘ１側に配置され、長辺Ｘ１に沿って短辺Ｘ４側から短辺Ｘ３側に向かって延在する第１シールド配線部１４１と、第２ゲート配線部１３２の長辺Ｘ２側に配置され、長辺Ｘ２に沿って短辺Ｘ４側から短辺Ｘ３側に向かって延在する第２シールド配線部１４２とを有する。第２シールド配線部１４２は、第１ゲート配線部１３１、ソース電極１２０及び第２ゲート配線部１３２を挟んで第１シールド配線部１４１と対向する位置に配置されている。

【0024】

第１シールド配線部１４１の短辺Ｘ４側の部分には、ソース電極１２０の５つのソース電極側接続部１２１のそれぞれと対向した位置に設けられ、各ソース電極側接続部１２１に向かってそれぞれ突出した５つのシールド側接続部１４３を有する。第２シールド配線部１４２の短辺Ｘ４側の部分には、ソース電極１２０の５つのソース電極側接続部１２２のそれぞれと対向した位置に設けられ、各ソース電極側接続部１２２に向かってそれぞれ突出した５つのシールド側接続部１４４を有する。５つのシールド側接続部１４３の幅の合計、又は、５つのシールド側接続部１４４の幅の合計は、第１シールド配線部１４１又は第２シールド配線部１４２の幅よりも狭い。

【0025】

シールド配線１４０は、図１（ｂ）に示すように、半導体基体１１０の表面上に層間絶縁膜１８０を介して配置されている。第１シールド配線部１４１は、図１（ｂ）及び図３に示すように、層間絶縁膜１８０に形成された、短辺Ｘ３から短辺Ｘ４に向かって延びる矩形のコンタクトホール内の金属プラグＰｇ２を介してシールド電極１５４の一方の端部（長辺Ｘ１側の端部）とコンタクトされ、第２シールド配線部１４２は、層間絶縁膜１８０に形成された、短辺Ｘ３から短辺Ｘ４に向かって延びる矩形のコンタクトホール内の金属プラグＰｇ２を介してシールド電極１５４の他方の端部（長辺Ｘ２側の端部）とコンタクトされている。また、シールド配線１４０は、図３に示すように、隣接するトレンチ１５１の間の領域において層間絶縁膜１８０に形成されたコンタクトホール内の金属プラグＰｇ５を介して半導体基体１１０と接続されている。

【0026】

ソース電極１２０、ゲート配線１３０及びシールド配線１４０は、所定の箇所をマスクした状態で金属膜を堆積させることによって一括して形成することができる。ソース電極１２０、ゲート配線１３０及びシールド配線１４０は、例えばＡｌ膜又はＡｌ合金膜（例えばＡｌＳｉ膜）からなり、厚さは１μｍ～１０μｍ（例えば３μｍ）である。

【0027】

ドレイン電極１９０は、図１（ｂ）及び図１（ｃ）に示すように、半導体基体１１０の他方の表面側（低抵抗半導体層１１１の表面上）に形成されている。ドレイン電極１９０は、Ｔｉ、Ｎｉ、Ａｕ（又はＡｇ）がこの順序で積層された積層膜からなり、ドレイン電極１９０の厚さは０．２μｍ～１．５μｍ（例えば１μｍ）である。

【0028】

複数のトレンチ１５１はそれぞれ、半導体基体１１０の表面に形成され、図１（ａ）に示すように、平面的に見て長辺Ｘ１側における第１シールド配線部１４１と重なる領域からセル領域Ａ１を横断して長辺Ｘ２側における第２シールド配線部１４２と重なる領域までストライプ状に延びている。複数のトレンチ１５１の長辺Ｘ１側の端部は長辺Ｘ１に沿って短辺Ｘ３から短辺Ｘ４に向かって延びる接続トレンチ１５７に接続され、長辺Ｘ２側の端部は長辺Ｘ２に沿って短辺Ｘ３から短辺Ｘ４に向かって延びる接続トレンチ１５８に接続されている。従って、実施形態１においては、複数のトレンチ１５１及び接続トレンチ１５７，１５８で格子状にトレンチが形成されていることになる。

【0029】

複数のトレンチ１５１は、図１（ｃ）に示すように、セル領域Ａ１においてはドリフト層１１２に達する深さで形成されている。
実施形態１に係る半導体装置１００は、図１（ｂ）及び図１（ｃ）に示すように、各トレンチ１５１内に、ゲート絶縁膜１５２と、ゲート電極１５３と、シールド電極１５４と、絶縁領域１５５とを備える。

【0030】

ゲート電極１５３は、複数のトレンチ１５１のそれぞれの内部の上側に配置されており、平面的に見てトレンチ１５１に沿ってストライプ状に延びている。ゲート電極１５３は、トレンチ１５１の上側の側壁の内表面上に形成されたゲート絶縁膜１５２を介して配置されており、ゲート電極１５３は、ゲート絶縁膜１５２を介してベース領域１１３と対向している。ゲート電極１５３はポリシリコンで形成されている。ゲート電極１５３の最底部は、ドリフト層１１２とベース領域１１３との間のｐｎ結合の位置よりも深い位置にある。

【0031】

シールド電極１５４は、複数のトレンチ１５１のそれぞれの内部の下側に配置されており、平面的に見てトレンチ１５１に沿ってストライプ状に延びている。シールド電極１５４は、トレンチ１５１の内表面（底及び側壁）及びゲート電極１５３と離隔して配置されている。シールド電極１５４は、長辺Ｘ１側の端部で金属プラグＰｇ２を介して第１シールド配線部１４１と接続されており、長辺Ｘ２側の端部で金属プラグＰｇ２を介して第２シールド配線部１４２と接続されている。シールド電極１５４はポリシリコンで形成される。

【0032】

絶縁領域１５５は、複数のトレンチ１５１のそれぞれの内部で、ゲート電極１５３とシールド電極１５４の間に広がり、ゲート電極１５３からシールド電極１５４を離隔するとともに、トレンチ１５１の内面とシールド電極１５４との間に広がり、トレンチ１５１の内表面からシールド電極１５４を離隔する。絶縁領域１５５は、ＣＶＤ法によって形成されたＣＶＤ酸化膜であるが、熱酸化膜でもよいし、両者を積層した酸化膜であってもよく、酸化膜以外の絶縁膜でもよい。

【0033】

スナバ抵抗調整部１６０は、図１（ａ）に示すように、第１シールド配線部１４１の短辺Ｘ４側の端部とソース電極１２０との間、及び、第２シールド配線部１４２の短辺Ｘ４側の端部とソース電極１２０との間にそれぞれ形成されている。スナバ抵抗調整部１６０においては、図３に示すように、シールド側接続部１４３，１４４とソース電極側接続部１２１，１２２とが形成されており、複数のソース電極側接続部１２１，１２２と複数のシールド側接続部１４３，１４４との間の前記ドリフト層の表面にはそれぞれ帯状の周辺拡散領域１１５が形成されている。周辺拡散領域１１５は、ドリフト層１１２の表面に形成されたｐ型の半導体領域である。複数のソース電極側接続部１２１，１２２は、層間絶縁膜１８０に形成されたコンタクトホール内の金属プラグＰｇ６を介して周辺拡散領域１１５と接続され、複数のシールド側接続部１４３，１４４は、層間絶縁膜１８０に形成されたコンタクトホール内の金属プラグＰｇ７を介して周辺拡散領域１１５と接続されている。実施形態１において、５つのシールド側接続部１４３，１４４は全て、周辺拡散領域１１５を介して対応する５つのソース電極側接続部１２１，１２２と接続されている。

【0034】

スナバ抵抗調整部１６０においては、シールド側接続部１４３，１４４とソース電極側接続部１２１，１２２とが形成されており、ソース電極１２０とシールド配線１４０との間の電流導通路が狭く、電流が流れ難くなっている。また、ｐ型の周辺拡散領域１１５は、ソース電極１２０やシールド配線１４０を構成する金属よりも電気伝導度が小さく、電流が流れ難くなっている。これらのことから、スナバ抵抗調整部１６０は、抵抗成分となる。

【0035】

実施形態１においては、１つのスナバ抵抗調整部においては、５つのシールド側接続部１４３，１４４全てが、周辺拡散領域１１５を介して対応するソース電極側接続部１２１，１２２と接続されているが、周辺拡散領域１１５と接続しないシールド側接続部１４３，１４４があってもよい。使用する電気機器に応じて周辺拡散領域１１５を介して接続する個数、及び、接続しない個数を決定又は変更することによってスナバ抵抗を調整することができる。

【0036】

複数の周辺トレンチ構造１７０は、図２に示すように、半導体基体１１０の一方の表面に形成された周辺トレンチ１７１と、複数の周辺トレンチ１７１のそれぞれの内部に周辺絶縁領域１７２を介して埋め込まれたポリシリコン層１７３とで構成されている。複数の周辺トレンチ構造１７０は、少なくともソース電極１２０と周辺領域Ａ２が重なる領域に形成されている。実施形態1においては、トレンチ１５１と同じ深さで形成されている。周辺絶縁領域１７２は、例えば、酸化膜からなる。

【0037】

複数の周辺トレンチ構造１７０のうち、セル領域Ａ１に最も近い周辺トレンチ構造１７０ａにおいては、ポリシリコン層１７３が層間絶縁膜１８０に形成されたコンタクトホール内の金属プラグ（図示せず）を介してシールド配線１４０と接続されており、複数の周辺トレンチ構造１７０のうち、セル領域Ａ１から最も遠い周辺トレンチ構造１７０ｂにおいては、ポリシリコン層１７３が層間絶縁膜１８０に形成されたコンタクトホール内の金属プラグＰｇ４を介してソース電極１２０と接続されている。周辺トレンチ構造１７０ｂは、半導体基体１１０の外周に沿って一周するように配置されている。

【0038】

２．実施形態１に係る半導体装置１００におけるスナバ回路
実施形態１に係る半導体装置１００においては、図１（ａ）及び（ｂ）に示すように、ソース電極１２０から、スナバ抵抗調整部１６０、シールド配線１４０、金属プラグＰｇ２を介してシールド電極１５４に接続されている。従って、シールド電極１５４は、ソース電極１２０に近い電位（厳密には、ソース電極１２０の電位から、各シールド電極１５４の内部抵抗の合成抵抗Ｒ１と、スナバ抵抗調整部１６０の抵抗Ｒ２との抵抗分だけ低下した電位）となる。
また、シールド電極１５４は、図１（ｂ）及び（ｃ）に示すように、絶縁領域１５５を介して、ドリフト層１１２と対向しており、ドリフト層１１２は、低抵抗半導体層１１１を介してドレイン電極１９０に接続されている。
従って、図４（ｂ）に示すように、各シールド電極１５４とドリフト層１１２との間に静電容量Ｃ_ＤＳ１が存在することになる。

【0039】

一方、実施形態１に係る半導体装置１００においては、ベース領域１１３とドリフト層１１２との間のｐｎ接合の空乏層に起因した静電容量Ｃ_ＤＳ２が存在する。

【0040】

すなわち、実施形態１に係る半導体装置１００においては、ソース電極１２０とドレイン電極１９０との間に、静電容量Ｃ_ＤＳ１（各シールド電極１５４とソース領域１１４との間の静電容量Ｃ_ＤＳ１の合成容量）及び静電容量Ｃ_ＤＳ２が配置されていることとなり、これらの静電容量（寄生容量）は、ソース電極１２０とドレイン電極１９０との間のコンデンサＣを構成する（図４（ａ）参照）。

【0041】

シールド電極１５４は、所定の濃度で不純物を含有したポリシリコンからなり、内部抵抗を有する。また、シールド電極１５４は、平面的に見てストライプ状に形成されているトレンチ１５１内に配置されているため（図１（ａ）参照）、電流導通路の断面積が比較的小さく、かつ、電流導通路の長さが比較的長くなる。従って、シールド電極１５４の内部抵抗は無視できない大きさの抵抗値となる。従って、シールド電極１５４それぞれに、抵抗成分を有し、各シールド電極１５４の内部抵抗の合成抵抗は、シールド配線１４０とドレイン電極１９０との間の抵抗Ｒ１を構成する（図４（ａ）及び（ｃ）参照）。なお、断面積とは、電流経路に対して垂直な断面の面積のことをいう。

【0042】

また、スナバ抵抗調整部１６０は、抵抗成分であり、ドレイン電極１９０とソース電極１２０との間の抵抗Ｒ２を構成する（図４（ａ）及び（ｃ）参照）。

【0043】

このことから、半導体装置１００は、コンデンサＣ及び抵抗Ｒ（抵抗Ｒ１と抵抗Ｒ２との合成抵抗）が直列に接続されたＲＣスナバ回路を内蔵した半導体装置（ＭＯＳＦＥＴ）となる（図４（ａ）参照）。

【0044】

ここで、スナバ抵抗調整部１６０の抵抗Ｒ２は、ＭＯＳＦＥＴの特性に寄らずに変更することができるため、実施形態１に係る半導体装置１００は、スナバ回路の抵抗値を容易に調整できることとなり、フレキシビリティが高い半導体装置となる。

【0045】

３．実施形態１に係る半導体装置１００の効果
実施形態１に係る半導体装置１００によれば、シールド配線１４０は、抵抗成分を有するスナバ抵抗調整部１６０を介してソース電極１２０と電気的に接続されているため、ドレイン電極１９０とソース電極１２０との間の電流経路に、ＭＯＳＦＥＴの特性に基づいた半導体装置の設計によって決定される抵抗成分以外の抵抗成分を付加することができる。従って、スナバ抵抗調整部１６０の抵抗成分を調整することにより、ＭＯＳＦＥＴの特性を変更することなく、半導体装置を使用する電気機器に応じてスナバ抵抗、ひいては、スナバ回路の特性を変更することができる。その結果、様々な電気機器にフレキシブルに適用可能なスナバ回路内蔵の半導体装置となる。

【0046】

また、実施形態１に係る半導体装置１００によれば、スナバ抵抗調整部１６０において、第１シールド配線部１４１及び第２シールド配線部１４２が、ドリフト層１１２の表面に形成されたｐ型の周辺拡散領域１１５を介してソース電極１２０と接続されているため、ソース電極１２０とシールド配線１４０とを電気的に接続することができるとともに、周辺拡散領域１１５の幅、深さ、長さ不純物濃度等を調整することによりシールド配線１４０とソース電極１２０との間の抵抗値を容易に調整することができる。このため、スナバ抵抗の調整が容易な半導体装置となる。

【0047】

また、実施形態１に係る半導体装置１００によれば、第１シールド配線部１４１及び第２シールド配線部１４２はそれぞれ複数のシールド側接続部１４３，１４４を有し、ソース電極１２０は、複数のシールド側接続部１４３，１４４と対向した位置に設けられた複数のソース電極側接続部１２１，１２２を有するため、シールド配線１４０とソース電極１２０を直接接続した場合と比較して接続する断面積を小さくすることができ、スナバ抵抗の抵抗成分に寄与することができる。また、複数のシールド側接続部１４３，１４４は、周辺拡散領域１１５を介して対応するソース電極側接続部１２１，１２２と接続されているため、複数のシールド側接続部１４３，１４４が周辺拡散領域１１５とコンタクトする数を調整することで、スナバ抵抗の調整ができる。従って、スナバ抵抗の調整がより一層容易な半導体装置となる。

【0048】

また、実施形態１に係る半導体装置１００によれば、複数の周辺トレンチ構造１７０を有するため、逆バイアスを印加したときに、周辺領域Ａ２まで空乏層を延ばすことができ、さらには酸化膜（周辺絶縁領域）の比誘電率がシリコンの比誘電率よりも高く、酸化膜に大きな電圧を印加しても破壊され難いことから周辺領域Ａ２における耐圧を高くすることができる。

【0049】

また、実施形態１に係る半導体装置１００によれば、複数の周辺トレンチ構造１７０のうち、セル領域Ａ１に最も近い周辺トレンチ構造１７０ａにおいては、ポリシリコン層１７３が層間絶縁膜１８０に形成されたコンタクトホール内の金属プラグ（図示せず）を介してシールド配線１４０と接続されているため、周辺領域Ａ２に最も近いトレンチ１５１と、セル領域Ａ１に最も近い周辺トレンチ構造１７０ａとの間において、ｐ型のベース領域１１３、周辺領域Ａ２に最も近いトレンチ１５１、及び、セル領域Ａ１に最も近い周辺トレンチ構造１７０のそれぞれから空乏層が延び、ピンチオフ効果を用いて空乏層を延ばし易くなる。従って、この領域での耐圧が高くなる。

【0050】

ところで、一般に、周辺トレンチ１７１内のポリシリコン層１７３は、シールド配線１４０と接続され、シールド配線１４０は直接ソース電極１２０と電気的に接続されるため、ポリシリコン層１７３はソース電位となる。従って、ソース電極１２０が０Ｖになった場合、シールド配線１４０も０Ｖになる。
しかしながら、実施形態１に係る半導体装置１００において、シールド配線１４０は、抵抗成分を有するスナバ抵抗調整部１６０を介してソース電極１２０と電気的に接続されているため、シールド配線１４０は、ソース電極１２０と異なる電位を有することになる。従って、ソース電極１２０が０Ｖになった場合でも、シールド配線１４０は０Ｖにならず、ポリシリコン層１７３が電位を有することとなる。このような電位はわずかであるため、半導体基体１１０内の電位分布に影響を与えて不具合を起こす可能性低いが、実施形態１に係る半導体装置１００においては、複数の周辺トレンチ構造１７０のうち、セル領域Ａ１から最も遠い周辺トレンチ構造１７０ｂにおいては、ポリシリコン層１７３が層間絶縁膜１８０に形成されたコンタクトホール内の金属プラグＰｇ４を介してソース電極１２０と接続されており、最外周の周辺トレンチ１７１内のポリシリコン層１７３はソース電位となることから、半導体基体内の電位分布に影響を与えて不具合を起こすことをより確実に防ぐことができる。

【0051】

［実施形態２］
実施形態２に係る半導体装置１０１は、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、スナバ抵抗調整部の構成が実施形態１に係る半導体装置１００の場合とは異なる。すなわち、実施形態２に係る半導体装置１０１において、スナバ抵抗調整部１６０ａにおいて、複数のシールド側接続部１４３，１４４は、周辺拡散領域１１５の代わりに金属製の接続配線１６２を介して対応するソース電極側接続部１２１，１２２と接続されている（図５参照）。

【0052】

接続配線１６２は、ソース電極１２０とシールド配線１４０と一括して形成されている金属膜をエッチング等で細くしたものであってもよい。この場合、局所的にレーザーを照射するなどして、接続配線１６２を切断することでスナバ抵抗を調整することもできる。接続配線１６２は、導電性物質からなる（例えば、金属製の）ワイヤや接続子でもよい。接続配線１６２の幅（断面積）の合計は、第１シールド配線部１４１又は第２シールド配線部１４２の幅（断面積）よりも狭い（小さい）ことから、電流が流れ難く抵抗成分となる。

【0053】

このように、実施形態２に係る半導体装置１０１は、スナバ抵抗調整部の構成が実施形態１に係る半導体装置１００の場合とは異なるが、実施形態１に係る半導体装置１００の場合と同様に、シールド配線１４０は、抵抗成分を有するスナバ抵抗調整部１６０ａを介してソース電極１２０と電気的に接続されているため、ドレイン電極１９０とソース電極１２０との間の電流経路に、ＭＯＳＦＥＴの特性に基づいた半導体装置の設計によって決定される抵抗成分以外の抵抗成分を付加することができる。従って、スナバ抵抗調整部１６０ａの抵抗成分を調整することにより、ＭＯＳＦＥＴの特性を変更することなく、半導体装置を使用する電気機器に応じてスナバ抵抗、ひいては、スナバ回路の特性を変更することができる。その結果、様々な電気機器にフレキシブルに適用可能なスナバ回路内蔵の半導体装置となる。

【0054】

また、実施形態２に係る半導体装置１０１によれば、複数のシールド側接続部１４３，１４４は、導電性物質からなる（例えば、金属製の）接続配線１６２を介して対応するソース電極側接続部１２１，１２２と接続されているため、ソース電極１２０とシールド配線１４０とを電気的に接続することができるとともに、接続配線１６２の断面積、長さ、素材等を調整することによりシールド配線１４０とソース電極１２０との間の抵抗値を容易に調整することができる。このため、スナバ抵抗の調整が容易な半導体装置となる。

【0055】

また、実施形態２に係る半導体装置１０１によれば、複数のシールド側接続部１４３，１４４は、接続配線１６２を介して対応するソース電極側接続部１２１，１２２と接続されているため、ソース電極１２０、ゲート配線１３０及びシールド配線１４０と一括して形成することができる。この場合、半導体装置の製造の終盤、例えば、ソース電極１２０やゲート配線１３０、シールド配線１４０の形成後であってもレーザ等でいくつかの接続配線１６２の接続を遮断することによってスナバ抵抗を調整することができる。

【0056】

なお、実施形態２に係る半導体装置１０１は、スナバ抵抗調整部の構成以外の点においては実施形態１に係る半導体装置１００と同様の構成を有するため、実施形態１に係る半導体装置１００が有する効果のうち該当する効果を有する。

【0057】

［実施形態３］
実施形態３に係る半導体装置１０２は、基本的には実施形態２に係る半導体装置１０１と同様の構成を有するが、スナバ抵抗調整部の構成が実施形態２に係る半導体装置１０１の場合とは異なる。すなわち、実施形態３に係る半導体装置１０２のスナバ抵抗調整部１６０ｂにおいて、複数のシールド側接続部１４３，１４４のうちの所定の数（実施形態３における第１シールド配線部１４１とソース電極１２０との間のスナバ抵抗調整部においては２つ）は、金属製の接続配線１６２を介してソース電極側接続部１２１，１２２と接続されており、残りは接続されていない（図６参照）。

【0058】

このように、実施形態３に係る半導体装置１０２は、スナバ抵抗調整部の構成が実施形態１に係る半導体装置１００の場合とは異なるが、実施形態２に係る半導体装置１０１の場合と同様に、シールド配線１４０は、抵抗成分を有するスナバ抵抗調整部１６０ｂを介してソース電極１２０と電気的に接続されているため、ドレイン電極１９０とソース電極１２０との間の電流経路に、ＭＯＳＦＥＴの特性に基づいた半導体装置の設計によって決定される抵抗成分以外の抵抗成分を付加することができる。従って、スナバ抵抗調整部１６０ｂの抵抗成分を調整することにより、ＭＯＳＦＥＴの特性を変更することなく、半導体装置を使用する電気機器に応じてスナバ抵抗、ひいては、スナバ回路の特性を変更することができる。その結果、様々な電気機器にフレキシブルに適用可能なスナバ回路内蔵の半導体装置となる。

【0059】

また、実施形態３に係る半導体装置１０２によれば、スナバ抵抗調整部１６０ｂにおいて、複数のシールド側接続部１４３，１４４のうちいくつかはソース電極側接続部１２１，１２２と接続されていないため、ソース電極１２０とシールド配線１４０との間の抵抗値がより大きくなる。従って、選択できるスナバ抵抗の抵抗値がより広くなり、より広範囲の電気機器にフレキシブルに適用可能なスナバ回路内蔵の半導体装置となる。

【0060】

なお、実施形態３に係る半導体装置１０２は、スナバ抵抗調整部の構成以外の点においては実施形態２に係る半導体装置１０１と同様の構成を有するため、実施形態２に係る半導体装置１０１が有する効果のうち該当する効果を有する。

【0061】

［実施形態４］
実施形態４に係る半導体装置１０３は、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、スナバ抵抗調整部の構成が実施形態１に係る半導体装置１００の場合とは異なる。すなわち、実施形態４に係る半導体装置１０３のスナバ抵抗調整部１６０ｃにおいて、複数のシールド側接続部１４３，１４４のうち、所定の数（実施形態４における第１シールド配線部１４１とソース電極１２０との間のスナバ抵抗調整部においては２つ）は、金属製の接続配線１６２を介して対応するソース電極側接続部１２１，１２２と接続されており、残り（実施形態４における第１シールド配線部１４１とソース電極１２０との間のスナバ抵抗調整部においては３つ）は周辺拡散領域１１５を介して対応するソース電極側接続部１２１，１２２と接続されている（図７参照）。

【0062】

このように、実施形態４に係る半導体装置１０３は、スナバ抵抗調整部の構成が実施形態１に係る半導体装置１００の場合とは異なるが、実施形態１に係る半導体装置１００の場合と同様に、シールド配線１４０は、抵抗成分を有するスナバ抵抗調整部１６０ｃを介してソース電極１２０と電気的に接続されているため、ドレイン電極１９０とソース電極１２０との間の電流経路に、ＭＯＳＦＥＴの特性に基づいた半導体装置の設計によって決定される抵抗成分以外の抵抗成分を付加することができる。従って、スナバ抵抗調整部１６０ｃの抵抗成分を調整することにより、ＭＯＳＦＥＴの特性を変更することなく、半導体装置を使用する電気機器に応じてスナバ抵抗、ひいては、スナバ回路の特性を変更することができる。その結果、様々な電気機器にフレキシブルに適用可能なスナバ回路内蔵の半導体装置となる。

【0063】

また、実施形態４に係る半導体装置１０３によれば、複数のシールド側接続部１４３，１４４のうち、所定の数は、金属製の接続配線１６２を介して対応するソース電極側接続部１２１，１２２と接続されており、残りは周辺拡散領域１１５を介して対応するソース電極側接続部１２１，１２２と接続されているため、金属製の接続配線１６２と接続する本数と周辺拡散領域１１５と接続する本数を調整することでソース電極１２０とシールド電極３０との間の抵抗値を幅広くかつ詳細に調整することができ、より広範囲の電気機器にフレキシブルに適用可能なスナバ回路内蔵の半導体装置となる。

【0064】

なお、実施形態４に係る半導体装置１０３は、スナバ抵抗調整部の構成以外の点においては実施形態１に係る半導体装置１００と同様の構成を有するため、実施形態１に係る半導体装置１００が有する効果のうち該当する効果を有する。

【0065】

［実施形態５］
実施形態５に係る半導体装置１０４は、基本的には実施形態４に係る半導体装置１０３と同様の構成を有するが、スナバ抵抗調整部の構成が実施形態４に係る半導体装置１０３の場合とは異なる。すなわち、実施形態５に係る半導体装置１０４のスナバ抵抗調整部１６０ｄにおいて、複数のシールド側接続部１４３，１４４のうち、所定の数（実施形態５における第１シールド配線部１４１とソース電極１２０との間のスナバ抵抗調整部においては２つ）は、金属製の接続配線１６２を介して対応するソース電極側接続部１２１，１２２と接続されており、所定の数（実施形態５における第１シールド配線部１４１とソース電極１２０との間のスナバ抵抗調整部においては２つ）は周辺拡散領域１１５を介して対応するソース電極側接続部１２１，１２２と接続されており、残りはソース電極側接続部１２１，１２２と接続されていない（図８参照）。

【0066】

周辺拡散領域１１５は、複数（実施形態５においては５つ）のシールド側接続部１４３，１４４と複数（実施形態５においては５つ）のソース電極側接続部１２１，１２２との間の全てに形成されている。このような構成とすることにより、各シールド側接続部１４３，１４４と各ソース電極側接続部１２１，１２２との間は、接続配線１６２で接続する、周辺拡散領域１１５で接続する、接続しない、のいずれかを選択することができる。

【0067】

このように、実施形態５に係る半導体装置１０４は、スナバ抵抗調整部の構成が実施形態４に係る半導体装置１０３の場合とは異なるが、実施形態４に係る半導体装置１０３の場合と同様に、シールド配線１４０は、抵抗成分を有するスナバ抵抗調整部１６０ｄを介してソース電極１２０と電気的に接続されているため、ドレイン電極１９０とソース電極１２０との間の電流経路に、ＭＯＳＦＥＴの特性に基づいた半導体装置の設計によって決定される抵抗成分以外の抵抗成分を付加することができる。従って、スナバ抵抗調整部１６０ｄの抵抗成分を調整することにより、ＭＯＳＦＥＴの特性を変更することなく、半導体装置を使用する電気機器に応じてスナバ抵抗、ひいては、スナバ回路の特性を変更することができる。その結果、様々な電気機器にフレキシブルに適用可能なスナバ回路内蔵の半導体装置となる。

【0068】

なお、実施形態５に係る半導体装置１０４は、スナバ抵抗調整部の構成以外の点においては実施形態４に係る半導体装置１０３と同様の構成を有するため、実施形態４に係る半導体装置１０３が有する効果のうち該当する効果を有する。

【0069】

［実施形態６］
実施形態６に係る半導体装置１０５は、基本的には実施形態５に係る半導体装置１０４と同様の構成を有するが、スナバ抵抗調整部の構成が実施形態５に係る半導体装置１０４の場合とは異なる。すなわち、実施形態６に係る半導体装置１０５のスナバ抵抗調整部１６０ｅは、格子状のトレンチ１５１，１５７，１５８の外側ではなく、隣接するトレンチ１５１の間に形成されている。なお、実施形態６において、第１シールド配線部１４１及び第２シールド配線部１４２は、ソース電極１２０と離隔されている（図９及び図１０参照）。

【0070】

スナバ抵抗調整部１６０ｅは、第１シールド配線部１４１及び第２シールド配線部１４２が、後述する拡散領域１１６を介してソース電極１２０と電気的に接続されている領域である。

【0071】

半導体基体１１０ａは、周辺領域Ａ２における互いに隣接するトレンチ１５１の間（挟まれた領域）のそれぞれにおいて、第１シールド配線部１４１又は第２シールド配線部１４２が半導体基体１１０ａと接続されている領域からソース電極１２０が半導体基体１１０ａと接続されている領域の間において、ドリフト層１１２の表面に形成されたｐ型の拡散領域１１６を有する（図１０参照）。拡散領域１１６は、層間絶縁膜１８０に形成されたコンタクトホール内の金属プラグＰｇ３を介してソース電極１２０と接続されている。また、層間絶縁膜１８０に形成されたコンタクトホール内の金属プラグＰｇ５を介してシールド配線１４０と接続されている。

【0072】

拡散領域１１６は、平面的に見て第１シールド配線部１４１又は第２シールド配線部１４２が半導体基体１１０ａと接続されている領域からソース電極１２０が半導体基体１１０ａとが接続されている領域の間の一部において、互いに隣接するトレンチ１５１間の長さよりも狭くなっている領域を有する。すなわち、拡散領域１１６は、一部において、平面的に見てトレンチ１５１から離隔した中央付近にのみ形成されており、拡散領域１１６と各トレンチ１５１との間は、ドリフト層１１２が表面に露出している。なお、拡散領域１１６においては、ベース領域１１３と一括して形成されるため、ベース領域１１３と同じ深さになっている。

【0073】

拡散領域１１６は、ｐ型不純物を添加した領域であるため、内部抵抗が存在する。そして、拡散領域１１６の幅や深さ、ｐ型不純物の不純物濃度を調整することによってスナバ抵抗を変更することができるため、フレキシビリティが高い半導体装置となる。

【0074】

このように、実施形態６に係る半導体装置１０５は、スナバ抵抗調整部の構成が実施形態１に係る半導体装置１００の場合とは異なるが、実施形態１に係る半導体装置１００の場合と同様に、シールド配線１４０は、抵抗成分を有するスナバ抵抗調整部１６０ｅを介してソース電極１２０と電気的に接続されているため、ドレイン電極１９０とソース電極１２０との間の電流経路に、ＭＯＳＦＥＴの特性に基づいた半導体装置の設計によって決定される抵抗成分以外の抵抗成分を付加することができる。従って、スナバ抵抗調整部１６０ｅの抵抗成分を調整することにより、ＭＯＳＦＥＴの特性を変更することなく、半導体装置を使用する電気機器に応じてスナバ抵抗、ひいては、スナバ回路の特性を変更することができる。その結果、様々な電気機器にフレキシブルに適用可能なスナバ回路内蔵の半導体装置となる。

【0075】

また、実施形態６に係る半導体装置１０５によれば、半導体基体１１０ａは、周辺領域Ａ２における互いに隣接するトレンチ１５１の間において、第１シールド配線部１４１又は第２シールド配線部１４２が半導体基体１１０ａとが接続されている領域からソース電極１２０が半導体基体１１０ａとが接続されている領域に形成されたｐ型の拡散領域１１６を有し、スナバ抵抗調整部１６０ｅは、第１シールド配線部１４１及び第２シールド配線部１４２が、拡散領域１１６を介してソース電極１２０と電気的に接続されている領域であるため、トレンチ１５１が形成されている領域の外側にスナバ抵抗調整部を形成した場合と比較して専有面積が小さくて済み、小型化された半導体装置とすることができる。

【0076】

また、実施形態６に係る半導体装置１０５によれば、拡散領域１１６は、第１シールド配線部１４１又は第２シールド配線部１４２と重なる領域からソース電極１２０と重なる領域までの間に、拡散領域１１６の幅が互いに隣接するトレンチ間の長さよりも狭い領域を有するため、スナバ抵抗の抵抗値を大きくすることができ、使用できる電気機器に対応し易い半導体装置となる。

【0077】

なお、実施形態６に係る半導体装置１０５は、スナバ抵抗調整部の構成以外の点においては実施形態１に係る半導体装置１００と同様の構成を有するため、実施形態１に係る半導体装置１００が有する効果のうち該当する効果を有する。

【0078】

以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。

【0079】

（１）上記各実施形態（各変形例も含む。以下同じ）において記載した形状、位置、大きさ等は例示であり、本発明の効果を損なわない範囲において変更することが可能である。また、各実施形態や変形例を組み合わせてもよい。

【0080】

（２）上記実施形態１～５においては、ソース電極１２０に向かって突出したシールド側接続部を有することとしたが、本発明はこれに限定されるものではない。ソース電極１２０に向かって突出しないシールド側接続部を有してもよい。また、第１シールド配線部１４１又は第２シールド配線部１４２に向かって突出した複数のソース電極側接続部を有することとしたが、本発明はこれに限定されるものではない。第１シールド配線部１４１又は第２シールド配線部１４２に向かって突出しないソース電極側接続部を有してもよい。

【0081】

（３）上記各実施形態において、ソース電極側接続部及びシールド側接続部の数は任意である。また、ソース電極側接続部が接続配線を介してシールド側接続部と接続している本数や、周辺拡散領域を介して接続されている本数も適宜の数とすることができる。

【0082】

（４）上記実施形態６においては、拡散領域１１６が狭くなっている領域を有したが、本発明はこれに限定されるものではない。拡散領域１１６が狭くなっていなくてもよい。この場合でも拡散領域１１６の電気伝導度が金属よりも小さく、抵抗成分になっている。

【0083】

（５）上記実施形態６においては、拡散領域１１６の深さがベース領域と同じ深さを有することとしたが、本発明はこれに限定されるものではない。拡散領域の深さがベース領域よりも浅い領域を有してもよいし、ベース領域よりも深い領域を有してもよい。

【0084】

（６）上記実施形態６においては、拡散領域１１６の不純物濃度がベース領域と同じ不純物濃度を有することとしたが、本発明はこれに限定されるものではない。拡散領域の不純物濃度がベース領域と異なる不純物濃度を有してもよい。また、拡散領域１１６の不純物がベース領域の不純物と異なる種類の不純物でもよい。

【0085】

（７）上記各実施形態においては、第１導電型をｎ型、第２導電型をｐ型としたが、本発明はこれに限定されるものではない。第１導電型をｐ型、第２導電型をｎ型としてもよい。

【符号の説明】

【0086】

１００、１０１，１０２，１０３，１０４，１０５…半導体装置、１１０，１１０ａ…半導体基体、１１１…低抵抗半導体層、１１２…ドリフト層、１１３…ベース領域、１１４…ソース領域、１１５…周辺拡散領域、１１６…拡散領域、１２０…ソース電極、１２１，１２２…ソース電極側接続部、１３０…ゲート配線、１３１…第１ゲート配線部、１３２…第２ゲート配線部、１４０…シールド配線、１４１…第１シールド配線部、１４２…第２シールド配線部、１４３，１４４…シールド側接続部、１５１…トレンチ、１５２…ゲート絶縁膜、１５３…ゲート電極、１５４…シールド電極、１５５…絶縁領域、１５７，１５８…接続トレンチ、１６０，１６０ａ，１６０ｂ,１６０ｃ,１６０ｄ，１６０ｅ…スナバ抵抗調整部、１６２…接続配線、１７０，１７０ａ，１７０ｂ…周辺トレンチ構造、１７１…周辺トレンチ、１７２…周辺絶縁領域、１７３…ポリシリコン層、１８０…層間絶縁膜、１９０…ドレイン電極、Ａ１…セル領域、Ａ２…周辺領域、Ｐｇ１～Ｐｇ７…金属プラグ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】