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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022144884
(43)【公開日】2022-10-03
(54)【発明の名称】半導体装置および半導体装置の製造方法
(51)【国際特許分類】
H01L 27/11582 20170101AFI20220926BHJP
H01L 21/3205 20060101ALI20220926BHJP
H01L 27/11556 20170101ALI20220926BHJP
【ＦＩ】
H01L27/11582
H01L21/88 Z
H01L27/11556
【審査請求】未請求
【請求項の数】11
【出願形態】ＯＬ
(21)【出願番号】P 2021046077
(22)【出願日】2021-03-19
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001634
【氏名又は名称】弁理士法人志賀国際特許事務所
(72)【発明者】
【氏名】説田 雄二
【テーマコード（参考）】
5F033
5F083
【Ｆターム（参考）】
5F033HH11
5F033JJ11
5F033NN32
5F033RR04
5F033RR06
5F033UU01
5F033VV16
5F083EP01
5F083EP22
5F083EP76
5F083ER21
5F083GA10
5F083JA37
5F083JA56
5F083MA06
5F083MA16
5F083PR40
(57)【要約】
【課題】貼り合わせ基板の電極どうしの良好接続をなし得る半導体装置とその製造方法を提供する。
【解決手段】基板内部側の第１回路に接続された第１電極を第１貼合面に有する第１基板と、基板内部側の第２回路に接続された第２電極を第２貼合面に有する第２基板を備える。実施形態の半導体装置は、第１貼合面と第２貼合面を貼り合わせて第１基板の第１電極と第２基板の第２電極を接続した半導体装置である。実施形態の半導体装置は、第１基板の第１貼合面における第１電極の周囲と第２基板の第２貼合面における第２電極の周囲の少なくとも一方に、基板内部側で第１電極または第２電極に接続し、前記第１貼合面または前記第２貼合面に至る少なくとも１つの補助電極を備える。第１電極と前記第２電極が、相互の直接接続部および前記補助電極を介する補助接続部を介し接続されている。
【選択図】図１
【解決手段】基板内部側の第１回路に接続された第１電極を第１貼合面に有する第１基板と、基板内部側の第２回路に接続された第２電極を第２貼合面に有する第２基板を備える。実施形態の半導体装置は、第１貼合面と第２貼合面を貼り合わせて第１基板の第１電極と第２基板の第２電極を接続した半導体装置である。実施形態の半導体装置は、第１基板の第１貼合面における第１電極の周囲と第２基板の第２貼合面における第２電極の周囲の少なくとも一方に、基板内部側で第１電極または第２電極に接続し、前記第１貼合面または前記第２貼合面に至る少なくとも１つの補助電極を備える。第１電極と前記第２電極が、相互の直接接続部および前記補助電極を介する補助接続部を介し接続されている。
【選択図】図１
【特許請求の範囲】
【請求項1】
基板内部側の第１回路に接続された第１電極を第１貼合面に有する第１基板と、
基板内部側の第２回路に接続された第２電極を第２貼合面に有する第２基板を有し、
前記第１貼合面と前記第２貼合面を貼り合わせて前記第１基板の前記第１電極と前記第２基板の前記第２電極を接続した半導体装置であって、
前記第１基板の前記第１貼合面における前記第１電極の周囲と前記第２基板の前記第２貼合面における前記第２電極の周囲の少なくとも一方に、基板内部側で前記第１電極または前記第２電極に接続し、前記第１貼合面または前記第２貼合面に至る少なくとも１つの補助電極を有し、
前記第１電極と前記第２電極が、相互の直接接続部および前記補助電極を介する補助接続部を介し接続された、
半導体装置。
基板内部側の第２回路に接続された第２電極を第２貼合面に有する第２基板を有し、
前記第１貼合面と前記第２貼合面を貼り合わせて前記第１基板の前記第１電極と前記第２基板の前記第２電極を接続した半導体装置であって、
前記第１基板の前記第１貼合面における前記第１電極の周囲と前記第２基板の前記第２貼合面における前記第２電極の周囲の少なくとも一方に、基板内部側で前記第１電極または前記第２電極に接続し、前記第１貼合面または前記第２貼合面に至る少なくとも１つの補助電極を有し、
前記第１電極と前記第２電極が、相互の直接接続部および前記補助電極を介する補助接続部を介し接続された、
半導体装置。
【請求項2】
基板内部側の第１回路に接続された第１電極を第１貼合面に有する第１基板と、
基板内部側の第２回路に接続された第２電極を第２貼合面に有する第２基板を有し、
前記第１貼合面と前記第２貼合面を貼り合わせて前記第１基板の前記第１電極と前記第２基板の前記第２電極を導通させた半導体装置であって、
前記第１基板の前記第１貼合面における前記第１電極の周囲と前記第２基板の前記第２貼合面における前記第２電極の周囲の少なくとも一方に、基板内部側で前記第１電極または前記第２電極に接続し、前記第１貼合面または前記第２貼合面から突出した少なくとも１つの補助電極を有し、
前記第１電極と前記第２電極が、相互の直接接続部および前記補助電極を介する補助接続部を介し接続された、
半導体装置。
基板内部側の第２回路に接続された第２電極を第２貼合面に有する第２基板を有し、
前記第１貼合面と前記第２貼合面を貼り合わせて前記第１基板の前記第１電極と前記第２基板の前記第２電極を導通させた半導体装置であって、
前記第１基板の前記第１貼合面における前記第１電極の周囲と前記第２基板の前記第２貼合面における前記第２電極の周囲の少なくとも一方に、基板内部側で前記第１電極または前記第２電極に接続し、前記第１貼合面または前記第２貼合面から突出した少なくとも１つの補助電極を有し、
前記第１電極と前記第２電極が、相互の直接接続部および前記補助電極を介する補助接続部を介し接続された、
半導体装置。
【請求項3】
前記第２電極が前記第１貼合面近傍に位置する前記第１電極の側部と接続され、かつ、前記第２電極が前記第１貼合面近傍に位置する前記補助電極の側部を介し前記補助電極と接続された、請求項２に記載の半導体装置。
【請求項4】
前記補助電極がフローティング電極である、請求項１または請求項２に記載の半導体装置。
【請求項5】
前記第２基板に前記第２電極が複数隣接形成され、複数の前記第２電極が前記第１基板に設けられている前記第１電極及び前記補助電極と互い違いの隣接位置に配置された、請求項１または請求項２に記載の半導体装置。
【請求項6】
前記第１基板と前記第２基板の貼合面に間隙が形成された、請求項１または請求項２に記載の半導体装置。
【請求項7】
前記第１基板と前記第２基板のどちらか一方がＣＭＯＳ回路を設けた回路基板であり、他方がメモリ回路を設けたアレイ基板であり、前記補助電極が前記回路基板に形成された、請求項１または請求項２に記載の半導体装置。
【請求項8】
基板内部側の第１回路に接続された第１電極を第１貼合面に有する第１基板と、
基板内部側の第２回路に接続された第２電極を第２貼合面に有する第２基板を有し、
前記第１貼合面と前記第２貼合面を貼り合わせて前記第１基板の前記第１電極と前記第２基板の前記第２電極を接続する半導体装置の製造方法であって、
前記第１基板の前記第１貼合面における前記第１電極の周囲と前記第２基板の前記第２貼合面における前記第２電極の周囲の少なくとも一方に、基板内部側で前記第１電極または前記第２電極に接続し、前記貼合面に至る少なくとも１つの補助電極を形成し、
前記第１電極と前記第２電極を、相互の直接接続部と前記補助電極を介する補助接続部を介し接続する、
半導体装置の製造方法。
基板内部側の第２回路に接続された第２電極を第２貼合面に有する第２基板を有し、
前記第１貼合面と前記第２貼合面を貼り合わせて前記第１基板の前記第１電極と前記第２基板の前記第２電極を接続する半導体装置の製造方法であって、
前記第１基板の前記第１貼合面における前記第１電極の周囲と前記第２基板の前記第２貼合面における前記第２電極の周囲の少なくとも一方に、基板内部側で前記第１電極または前記第２電極に接続し、前記貼合面に至る少なくとも１つの補助電極を形成し、
前記第１電極と前記第２電極を、相互の直接接続部と前記補助電極を介する補助接続部を介し接続する、
半導体装置の製造方法。
【請求項9】
基板内部側の第１回路に接続された第１電極を第１貼合面に有する第１基板と、
基板内部側の第２回路に接続された第２電極を第２貼合面に有する第２基板を有し、
前記第１貼合面と前記第２貼合面を貼り合わせて前記第１基板の前記第１電極と前記第２基板の前記第２電極を導通させる半導体装置の製造方法であって、
前記第１基板の前記第１貼合面における前記第１電極の周囲と前記第２基板の前記第２貼合面における前記第２電極の周囲の少なくとも一方に、基板内部側で前記第１電極または前記第２電極に接続し、前記貼合面から突出した少なくとも１つの補助電極を形成し、
前記第１電極と前記第２電極を、相互の直接接続部と前記補助電極を介する補助接続部を介し接続する、
半導体装置の製造方法。
基板内部側の第２回路に接続された第２電極を第２貼合面に有する第２基板を有し、
前記第１貼合面と前記第２貼合面を貼り合わせて前記第１基板の前記第１電極と前記第２基板の前記第２電極を導通させる半導体装置の製造方法であって、
前記第１基板の前記第１貼合面における前記第１電極の周囲と前記第２基板の前記第２貼合面における前記第２電極の周囲の少なくとも一方に、基板内部側で前記第１電極または前記第２電極に接続し、前記貼合面から突出した少なくとも１つの補助電極を形成し、
前記第１電極と前記第２電極を、相互の直接接続部と前記補助電極を介する補助接続部を介し接続する、
半導体装置の製造方法。
【請求項10】
前記第２電極を、前記貼合面近傍に位置する前記第１電極の側部と、前記貼合面近傍に位置する前記補助電極の側部を介し前記補助電極に接続する、
請求項８または請求項９に記載の半導体装置の製造方法。
請求項８または請求項９に記載の半導体装置の製造方法。
【請求項11】
前記第１基板と前記第２基板のどちらか一方にＣＭＯＳ回路を設けた回路基板を用い、他方にメモリ回路を設けたアレイ基板を用い、前記補助電極を前記回路基板に形成する、請求項８または請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【0002】
回路を設けた第１基板と回路を設けた第２基板を貼り合わせて貼り合わせ基板を構成したデバイス構造が知られている。この種のデバイス構造においては、基板どうしの貼合面において第１基板の回路に接続する電極と第２基板の回路に接続する電極を接合し、回路どうしの導通を図る必要がある。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１９－０４７０４３号公報
【特許文献2】特開２０１９－１１４５９５号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかし、回路の高集積化が進むにつれ、基板の貼合面に設ける電極のサイズも小さくなってきている。従って、プロセス起因の平坦化不足あるいは基板どうしの貼り合わせ精度が低下すると、貼合面に設けた電極どうしの十分な導通を確保できなくなり、電極接続部分の高抵抗化、もしくは、回路の導通不良の原因となる問題がある。
【0005】
実施形態が解決しようとする課題は、貼り合わせ基板における電極どうしの良好な導通を確保できる半導体装置とその製造方法の提供である。
【課題を解決するための手段】
【0006】
実施形態の半導体装置は、基板内部側の第１回路に接続された第１電極を第１貼合面に有する第１基板と、基板内部側の第２回路に接続された第２電極を第２貼合面に有する第２基板を持つ。実施形態の半導体装置は、前記第１貼合面と前記第２貼合面を貼り合わせて前記第１基板の前記第１電極と前記第２基板の前記第２電極を接続した半導体装置である。実施形態の半導体装置は、前記第１基板の前記第１貼合面における前記第１電極の周囲と前記第２基板の前記第２貼合面における前記第２電極の周囲の少なくとも一方に、基板内部側で前記第１電極または前記第２電極に接続し、前記貼合面に至る少なくとも１つの補助電極を持つ。前記第１電極と前記第２電極が、相互の直接接続部および前記補助電極を介する補助接続部を介し接続されている。
【図面の簡単な説明】
【0007】
【発明を実施するための形態】
【0008】
以下、実施形態の半導体記憶装置について、図面を参照して説明する。
以下の説明では、同一または類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。本明細書で「接続」とは、物理的に接続される場合に限定されず、電気的に接続される場合も含む。本明細書で「隣り合う」とは、互いに隣接する場合に限定されず、対象となる２つの要素の間に別の要素が存在する場合を含む。本明細書で「ｘｘがｙｙ上に設けられる」とは、ｘｘがｙｙに接する場合に限定されず、ｘｘとｙｙとの間に別の部材が介在する場合も含む。本明細書で「平行」および「直交」とは、それぞれ「略平行」および「略直交」の場合も含む。
以下の説明では、同一または類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。本明細書で「接続」とは、物理的に接続される場合に限定されず、電気的に接続される場合も含む。本明細書で「隣り合う」とは、互いに隣接する場合に限定されず、対象となる２つの要素の間に別の要素が存在する場合を含む。本明細書で「ｘｘがｙｙ上に設けられる」とは、ｘｘがｙｙに接する場合に限定されず、ｘｘとｙｙとの間に別の部材が介在する場合も含む。本明細書で「平行」および「直交」とは、それぞれ「略平行」および「略直交」の場合も含む。
【0009】
また、先にＸ方向、Ｙ方向、Ｚ方向について定義する。Ｘ方向およびＹ方向は、後述する基板の表面に沿う方向である。Ｙ方向は、Ｘ方向とは交差する（例えば直交する）方向である。Ｚ方向は、Ｘ方向およびＹ方向と交差する（例えば直交する）方向であり、基板の厚さ方向である。本明細書では、「＋Ｚ方向」を「上」、「－Ｚ方向」を「下」と称する場合がある。＋Ｚ方向と－Ｚ方向は１８０°異なる方向となる。ただしこれらの表現は、便宜上のものであり、重力方向を規定するものではない。
【0010】
（第１実施形態）
図１は、第１実施形態にかかる半導体装置１００の断面図である。本実施形態の半導体装置１００は、例えば、不揮発性の半導体記憶装置であり、一例として、ＮＡＮＤ型フラッシュメモリである。半導体装置１００は、ＣＭＯＳ回路などの回路を設けた回路基板（第１基板）１と、メモリ回路を設けたアレイ基板（第２基板）２とが貼り合わされた３次元メモリである。回路基板１は、第１基板の一例であり、アレイ基板２は、第２基板の一例である。第１基板１と第２基板２は、貼合面Ｓを介し貼り合わされている。第１基板１は、第２基板２の動作を制御する制御回路（論理回路）として機能する。図１では第１基板１の上に第２基板２を配置した状態を示している。ここで、図１ではアレイ基板２は後述する第２基板本体６を有するように示されているが、第２基板本体６を剥離し、第２絶縁層７のみで第２基板となしてもよい。
図１は、第１実施形態にかかる半導体装置１００の断面図である。本実施形態の半導体装置１００は、例えば、不揮発性の半導体記憶装置であり、一例として、ＮＡＮＤ型フラッシュメモリである。半導体装置１００は、ＣＭＯＳ回路などの回路を設けた回路基板（第１基板）１と、メモリ回路を設けたアレイ基板（第２基板）２とが貼り合わされた３次元メモリである。回路基板１は、第１基板の一例であり、アレイ基板２は、第２基板の一例である。第１基板１と第２基板２は、貼合面Ｓを介し貼り合わされている。第１基板１は、第２基板２の動作を制御する制御回路（論理回路）として機能する。図１では第１基板１の上に第２基板２を配置した状態を示している。ここで、図１ではアレイ基板２は後述する第２基板本体６を有するように示されているが、第２基板本体６を剥離し、第２絶縁層７のみで第２基板となしてもよい。
【0011】
第１基板１は、半導体基板である第１基板本体３と、この第１基板本体３の片面側に形成されている第１絶縁層５を有し、図１では第１絶縁層５を上向きにして水平に配置した状態で描かれている。第２基板２は、半導体基板である第２基板本体６と、この第２基板本体６の片面側に形成されている第２絶縁層７を有し、図１では第２絶縁層７を下向きにして水平に配置した状態で描かれている。
図１では、第１基板１の第１絶縁層５の上面と第２基板２の第２絶縁層７の下面がそれぞれ突き合わせられ、第１絶縁層５の上面と第２絶縁層７の下面がそれぞれ貼合面Ｓとされている。
図１では、第１基板１の第１絶縁層５の上面と第２基板２の第２絶縁層７の下面がそれぞれ突き合わせられ、第１絶縁層５の上面と第２絶縁層７の下面がそれぞれ貼合面Ｓとされている。
【0012】
第１基板１において第１絶縁層５の内底部側にはトランジスタなどの駆動素子を設けた第１回路（ＣＭＯＳ回路）８が複数設けられ、第１回路８に接続された導電ビアなどの柱状の第１電極９が複数設けられている。第１基板１には、複数の第１回路８が所定の間隔をあけて設けられているが、図１では代表例として左右に所定の間隔あけて隣接する２つの第１回路８のみを示している。
また、図１に示す第１回路８には実際には複数の電極が接続されているが、図１では１つの第１電極９のみを描き、他の電極の表示は略している。
第１電極９は、第１回路８との接続位置から第１絶縁層５の厚さ方向（Ｚ方向）に沿って第１絶縁層５を貫通するように配置されている。第１電極９の上端部は第１絶縁層５の上面（貼合面Ｓ）近くまで延出されている。第１電極９は、銅などの金属材料から柱状に形成されている。
第１絶縁層５は、例えば、シリコン酸化膜とシリコン窒化膜の積層体からなる。
また、図１に示す第１回路８には実際には複数の電極が接続されているが、図１では１つの第１電極９のみを描き、他の電極の表示は略している。
第１電極９は、第１回路８との接続位置から第１絶縁層５の厚さ方向（Ｚ方向）に沿って第１絶縁層５を貫通するように配置されている。第１電極９の上端部は第１絶縁層５の上面（貼合面Ｓ）近くまで延出されている。第１電極９は、銅などの金属材料から柱状に形成されている。
第１絶縁層５は、例えば、シリコン酸化膜とシリコン窒化膜の積層体からなる。
【0013】
図２に示すように第１絶縁層５の上面近くの領域には、第１絶縁層５の上面に露出し、第１電極９に接続された接続パッド１０が設けられている。接続パッド１０は上面（貼合面Ｓ側の端面）１０ａ以外の大部分が第１絶縁層５に埋設され、図３に例示した平面視矩形状の導電層からなる。接続パッド１０を構成する導電層は、銅などの金属材料から形成されている。
接続パッド１０の平面視中央部を貫通するように第１電極９が設けられ、第１電極９の上端（接続端）９ａは接続パッド１０の上面から若干上方に突出され、第１電極９の上端部は接続パッド１０と一体化されている。
接続パッド１０の平面視中央部を貫通するように第１電極９が設けられ、第１電極９の上端（接続端）９ａは接続パッド１０の上面から若干上方に突出され、第１電極９の上端部は接続パッド１０と一体化されている。
【0014】
第１電極９の周囲４箇所に、第１絶縁層５に囲まれた状態で第１電極９と類似形状の補助電極１１が形成されている。４本の補助電極１１は、その上部から底部側まで第１電極９と類似形状を有する柱状であるが、下部側で第１回路８には接続されていない。補助電極１１の下部側は第１絶縁層５で囲まれ、第１基板本体３のアクティブ領域や第１回路８には接続されていない。このため、補助電極１１はフローティング電極と言及することができる。なお、補助電極１１はフローティング電極である必然性は無く、第１回路８の一部に接続した電極であっても良い。
【0015】
４本の補助電極１１は、平面視矩形状の接続パッド１０のコーナー部分に近い位置に、第１電極９の周囲を囲むように形成されている。図３を参照して分かるように第１電極９を平面視した場合、第１電極９を中心位置とすると、その周回りに９０度間隔で補助電極１１が均等配置されている。
図１～図３に示すように第１電極９と補助電極１１は、いずれもそれらの下端部側が若干下窄まり状に細くなる柱状に形成されている。これら電極９、１１の形状は特に制限されるものではなく、上端部から下端部まで均一な太さの柱状であっても良く、長さ方向の一部や複数箇所に径の異なる部分を有する形状であっても良い。
図１～図３に示すように第１電極９と補助電極１１は、いずれもそれらの下端部側が若干下窄まり状に細くなる柱状に形成されている。これら電極９、１１の形状は特に制限されるものではなく、上端部から下端部まで均一な太さの柱状であっても良く、長さ方向の一部や複数箇所に径の異なる部分を有する形状であっても良い。
【0016】
第２基板２において第２絶縁層７の内部側にはメモリセルなどの記憶素子を備えた第２回路（メモリ回路）１３が複数設けられ、第２回路１３に接続された導電ビアなどの柱状の第２電極１５が複数設けられている。第２基板２には、複数の第２回路１３が所定の間隔をあけて設けられているが、図１では代表例として左右２つの第２回路１３のみを示している。
第２電極１５は、第２回路１３との接続位置から第２絶縁層７の厚さ方向（－Ｚ方向）に沿って第２絶縁層７を貫通するように配置されている。第２電極１５の下端（接続端）１５ａは第２絶縁層７の下面（貼合面Ｓ）まで延出されている。
第２電極１５は、第２回路１３との接続位置から第２絶縁層７の厚さ方向（－Ｚ方向）に沿って第２絶縁層７を貫通するように配置されている。第２電極１５の下端（接続端）１５ａは第２絶縁層７の下面（貼合面Ｓ）まで延出されている。
【0017】
図１、図２に示すように第２電極１５は、その下端部側を末広がり状に大きくする柱状に形成されている。第２電極１５において第２絶縁層７の下面側（貼合面Ｓ側）の接続端１５ａは貼合面Ｓとほぼ面一位置に形成されている。
なお、第２電極１５の形状は特に制限されるものではなく、上端部から下端部まで均一な太さの柱状であっても良く、長さ方向の一部や複数箇所に径の異なる部分を有する形状であっても良い。第２電極１５は、例えば、銅などの金属材料から形成されている。
なお、第２電極１５の形状は特に制限されるものではなく、上端部から下端部まで均一な太さの柱状であっても良く、長さ方向の一部や複数箇所に径の異なる部分を有する形状であっても良い。第２電極１５は、例えば、銅などの金属材料から形成されている。
【0018】
第２回路１３は、例えば、複数の板状電極の積層体からなるワード配線と、前記積層体を貫通する複数の柱状電極を備える。例えば、前記ワードラインを柱状電極が貫通した部分に電荷蓄積層やバリア膜、トンネル絶縁膜、ビット配線などを配置して３次元ＮＡＮＤ構造を構成した第２回路１３が形成されている。
これらの配線のいずれかに接続された第２電極１５が第２基板２に設けられている。
なお、図１に示す第２回路１３には実際には複数の第２電極１５が接続されているが、図１では１つの第２電極１５のみを代表して表示し、他の電極の表示は略している。
これらの配線のいずれかに接続された第２電極１５が第２基板２に設けられている。
なお、図１に示す第２回路１３には実際には複数の第２電極１５が接続されているが、図１では１つの第２電極１５のみを代表して表示し、他の電極の表示は略している。
【0019】
図１に示す貼り合わせ構造では、第１基板１の絶縁層５上に第２基板２の第２絶縁層７が貼合面Ｓを介し張り合わされている。第１基板１の絶縁層５の上面を第１貼合面Ｓ１と称することができ、第２基板２の第２絶縁層７の下面を第２貼合面Ｓ２と称することができる。
図２に拡大して示すように、第１電極９とその右側の補助電極１１との間の位置の上方に第２電極１５が配置されている。また、貼合面Ｓに望む第２電極１５の接続端１５ａ側において、図２の断面に示す左側の端縁部１５ｂが、第１電極９に直接接触されて直接接続部ＤＣ１を構成している。また、図２の断面に示す右側の端縁部１５ｂが、補助電極１１に直接接触されて補助接続部ＤＣ２を構成している。従って、第２電極１５は、直接接続部ＤＣ１と補助接続部ＤＣ２を介し第１電極９と補助電極１１に電気的に接続されている。
図２に拡大して示すように、第１電極９とその右側の補助電極１１との間の位置の上方に第２電極１５が配置されている。また、貼合面Ｓに望む第２電極１５の接続端１５ａ側において、図２の断面に示す左側の端縁部１５ｂが、第１電極９に直接接触されて直接接続部ＤＣ１を構成している。また、図２の断面に示す右側の端縁部１５ｂが、補助電極１１に直接接触されて補助接続部ＤＣ２を構成している。従って、第２電極１５は、直接接続部ＤＣ１と補助接続部ＤＣ２を介し第１電極９と補助電極１１に電気的に接続されている。
【0020】
図２の断面に示すように第１電極９の接続端９ａは貼合面Ｓよりも若干第２基板２側に突出され、補助電極１１の接続端１１ａも貼合面Ｓよりも若干第２基板２側に突出されている。
第１電極９の接続端９ａが貼合面Ｓよりも基板２側に若干突出されている関係から、第１電極９の接続端９ａは直接接続部ＤＣ１において第２電極１５の端縁部１５ｂを一部含むように第２電極１５に一体化されている。同様に、補助電極１１の接続端１１ａは補助接続部ＤＣ２において第２電極１５の端縁部１５ｂを一部含むように第２電極１５に一体化されている。
換言すると、第２電極１５は、貼合面Ｓの近傍に位置する第１電極９の側部を介し第１電極９に接続され、貼合面Ｓの近傍に位置する補助電極の側部１１を介し補助電極１１と接続パッド１０に接続された構造を有する。
第１電極９の接続端９ａが貼合面Ｓよりも基板２側に若干突出されている関係から、第１電極９の接続端９ａは直接接続部ＤＣ１において第２電極１５の端縁部１５ｂを一部含むように第２電極１５に一体化されている。同様に、補助電極１１の接続端１１ａは補助接続部ＤＣ２において第２電極１５の端縁部１５ｂを一部含むように第２電極１５に一体化されている。
換言すると、第２電極１５は、貼合面Ｓの近傍に位置する第１電極９の側部を介し第１電極９に接続され、貼合面Ｓの近傍に位置する補助電極の側部１１を介し補助電極１１と接続パッド１０に接続された構造を有する。
【0021】
図２の断面に示す構造を実現するため、第１電極９とそれに隣接する補助電極１１との最小間隔は、第２電極１５の接続端１５ａの径よりも小さく形成されている。換言すると、貼合面Ｓに沿う第１電極９と補助電極１１の最小間隔より、第２電極１５の接続端１５ａの径が大きく形成されている。
【0022】
なお、図２に示す貼り合わせ構造において、第２電極１５の接続端１５ａと接続パッド１０との間に絶縁層５側に凹部を有することに起因する間隙２０が形成されている。間隙２０はこの例では第２電極１５の接続端１５ａの径の半分を超える大きさに形成されている。この間隙２０について以下に説明する。
【0023】
第１基板（回路基板）１と第２基板（アレイ基板）２が貼り合わされた構造において、貼り合わせ時の位置合わせが正確になされていると、第１基板１の第１電極９に対し第２基板２の第２電極１５が直接接触して相互に接続される。
しかし、第１基板１と第２基板２の位置合わせが僅かでもずれると、第１電極９と第２電極１５が貼合面Ｓの面方向に位置ずれを生じることとなる。
しかし、第１基板１と第２基板２の位置合わせが僅かでもずれると、第１電極９と第２電極１５が貼合面Ｓの面方向に位置ずれを生じることとなる。
【0024】
現状の３次元メモリなどの製造工程においては、隙間のない貼り合わせ構造を実現する目的で、貼り合わせ基板の貼合面Ｓを化学機械研磨（ＣＭＰ）などの精密研磨技術により平滑面になるように研磨している。この精密研磨技術により、現状ではナノオーダーの精度で貼合面Ｓを平滑面に仕上げている。例えば、現状の技術において３００ｍｍウエハを用いたとして、貼合面の凹凸やうねりを５～１０ｎｍ以下などのナノオーダーの精度で研磨することを目標として研磨している。なお、精密研磨を行ったとして、貼合面Ｓにボイドやディッシングなどを起因とする微細な凹部を生じる場合がある。
【0025】
図２に示す構造では、図４に示すように、第１電極９と補助電極１１の間の位置の上方であって、接続パッド１０の上面側に凹部１８が形成された状態の第１基板１を接合した場合を想定している。また、接続パッド１０のサイズは、３００～１０００ｎｍ程度の一辺、もしくは直径を想定し、補助電極１１のサイズは、１００～２００ｎｍ程度の一辺もしくは直径を想定する。補助電極１１の長さ（Ｚ方向長さ）は、１００～１０００ｎｍ程度を想定する。
図４に示す構造を有する第１基板１に対し、第２基板２を位置合わせして貼り付け基板とするには、アニール処理を行う。アニール処理は、第１基板１の貼合面Ｓ１に対し第２基板２の貼合面Ｓ２を位置合わせしつつ両者を突き合わせた後、両者を３００℃～４００℃程度の温度に数１０分程度～数時間程度（例えば６０分）保持する。
図４に示す構造を有する第１基板１に対し、第２基板２を位置合わせして貼り付け基板とするには、アニール処理を行う。アニール処理は、第１基板１の貼合面Ｓ１に対し第２基板２の貼合面Ｓ２を位置合わせしつつ両者を突き合わせた後、両者を３００℃～４００℃程度の温度に数１０分程度～数時間程度（例えば６０分）保持する。
【0026】
アニール処理時の加熱により、柱状の第１電極９と補助電極１１、第２電極１５がそれらの長さ方向にそれぞれ熱膨張により若干伸長する。この結果、伸長した第１電極９と補助電極１１、第２電極１５が相互に確実に接触しつつ接合する。アニール処理を終了して常温に冷却すると、伸長していた第１電極９と補助電極１１、第２電極１５はアニール処理前の元の長さに戻ろうとするが、アニール処理時に生じた電極どうしの接続部（直接接続部ＤＣ１、補助接続部ＤＣ２）は分離することなく接続されたままの状態を維持する。
【0027】
このため、図２の部分拡大図に示すように、第１電極９の接続端９ａと補助電極１１の接続端１１ａがいずれも第２電極１５の端縁部１５ｂに一体化するように接続された構造が得られる。なお、銅の熱膨張係数を勘案すると、銅の柱状体は長さ１０μｍにつき、約１６．８ｎｍ伸長することが知られている。このため、第１電極９の長さを０．５～１μｍ程度と想定すると、第１電極９は数ｎｍ程度は伸長すると推定できる。このため、貼合面Ｓをナノオーダーの精度で化学機械研磨する場合、図２に示す構造を実現できる。
【0028】
図２に示すように第１電極９の接続端９ａと補助電極１１の接続端１１ａがいずれも第２電極１５の端縁部１５ｂに一体化するように接続された構造は、良好な導通状態で接続されていると判断できる。図２に示す構造では、貼合面Ｓに沿って間隙２０が形成されていたとして、間隙２０の存在による接続不良は生じ難く、第１電極９の接続端９ａおよび補助電極１１の接続端１１ａを良好な導通状態で第２電極１５に接続できる。
第１電極９の接続端９ａを第２電極１５の接続端１５ａに一体化した構造は、第１電極（導電ビア）９の接続端９ａを第２電極（導電ビア）１５の貼合面Ｓ近傍の側部に一体化した構造と言及できる。この構造であれば、第１電極９と第２電極１５の良好な接続を実現できる。
補助電極１１の接続端１１ａを第２電極１５の端縁部１５ｂに一体化した構造は、補助電極（導電ビア）１１の接続端１１ａを第２電極（導電ビア）１５の接合面近傍の側部に一体化した構造と言及できる。この構造であれば、補助電極１１と第２電極１５の良好な接続を実現できる。
第１電極９の接続端９ａを第２電極１５の接続端１５ａに一体化した構造は、第１電極（導電ビア）９の接続端９ａを第２電極（導電ビア）１５の貼合面Ｓ近傍の側部に一体化した構造と言及できる。この構造であれば、第１電極９と第２電極１５の良好な接続を実現できる。
補助電極１１の接続端１１ａを第２電極１５の端縁部１５ｂに一体化した構造は、補助電極（導電ビア）１１の接続端１１ａを第２電極（導電ビア）１５の接合面近傍の側部に一体化した構造と言及できる。この構造であれば、補助電極１１と第２電極１５の良好な接続を実現できる。
【0029】
このため、半導体装置１００が、回路基板（第１基板）１とアレイ基板（第２基板）２を貼り合わせた３次元メモリである場合、回路基板１に設けられている制御回路からアレイ基板２に設けられている記憶素子に制御信号を確実に送りつつ記憶素子を駆動することができる。従って、図１、図２に示す貼り合わせ構造を有する半導体装置１００は、貼り合わせ構造に起因する電気的特性の劣化を生じない。
【0030】
図１に示す半導体装置１００では、回路基板１側に補助電極１１を設けた構造を採用したが、後述する実施形態に示すようにアレイ基板２側に補助電極１１を設けた構造を採用しもよい。ただし、記憶素子の駆動用の回路を設けた回路基板１と、記憶素子を設けたアレイ基板２を比較すると、一般的にアレイ基板２の方が配線数が多く、記憶素子自体の構造もＣＭＯＳなどの駆動素子よりも高集積化されている。
このため、絶縁層５と絶縁層７を対比した場合、絶縁層５の方が絶縁層７よりも電極可能な領域を多く含む。このため、補助電極１１を設ける場合、アレイ基板２よりも回路基板１側に補助電極１１を設ける方がスペースの有効利用の面で望ましい。
このため、絶縁層５と絶縁層７を対比した場合、絶縁層５の方が絶縁層７よりも電極可能な領域を多く含む。このため、補助電極１１を設ける場合、アレイ基板２よりも回路基板１側に補助電極１１を設ける方がスペースの有効利用の面で望ましい。
【0031】
「半導体装置の製造方法」
図１～図３に示す構造を有する半導体装置１００を製造するには、例えば、第１基板１を製造する工程と第２基板２を製造する工程を個別に実施し、図５に示す構造の第２基板２と図６に示す構造の第１基板１を製造する。第１基板１の製造工程と第２基板２の製造工程では、第１基板１の絶縁層５の上面と第２基板２の絶縁層７の上面に化学機械研磨を施し、それぞれの基板の絶縁層上面の平滑性を充分に高めておく。例えば、うねりや凹凸をナノオーダーで制御することが望ましい。
図１～図３に示す構造を有する半導体装置１００を製造するには、例えば、第１基板１を製造する工程と第２基板２を製造する工程を個別に実施し、図５に示す構造の第２基板２と図６に示す構造の第１基板１を製造する。第１基板１の製造工程と第２基板２の製造工程では、第１基板１の絶縁層５の上面と第２基板２の絶縁層７の上面に化学機械研磨を施し、それぞれの基板の絶縁層上面の平滑性を充分に高めておく。例えば、うねりや凹凸をナノオーダーで制御することが望ましい。
【0032】
次に、図７に示すように第１基板１の絶縁層５の上に第２基板２の絶縁層７を重ねるように第１基板１と第２基板２を互いの位置合わせを行いつつ重ね合わせる。第１基板１と第２基板２を重ねる場合、どちらが上であっても差し支えない。
第１基板１と第２基板２を重ねた場合、位置合わせを行ったとして、高集積化されている３次元メモリなどにおいて、電極の位置合わせ制度にミクロンオーダーの誤差を要求される場合、若干の位置ずれを含みつつ基板１、２が重ねられる場合があり得る。また、第１基板１の製造工程において上面の化学機械研磨を行ったとして、第１基板１の絶縁層５の上面側に図４に示すような微細な凹部１８が形成されている場合がある。
第１基板１と第２基板２を重ねた場合、位置合わせを行ったとして、高集積化されている３次元メモリなどにおいて、電極の位置合わせ制度にミクロンオーダーの誤差を要求される場合、若干の位置ずれを含みつつ基板１、２が重ねられる場合があり得る。また、第１基板１の製造工程において上面の化学機械研磨を行ったとして、第１基板１の絶縁層５の上面側に図４に示すような微細な凹部１８が形成されている場合がある。
【0033】
凹部１８が生成されている第１基板１と第２基板２を若干の位置ずれを生じたまま、重ねた状態を図７に示す。
図７では、第１基板１の第１電極９の軸心と第２基板の第２電極１５の軸心が貼合面Ｓの面方向に位置ずれを生じたまま重ねられた状態を示している。図７に示す場合、第２基板２の第２電極１５は、第１基板１の第１電極９と補助電極１１の間の上方に位置するように第１基板１と第２基板２が若干の位置ずれを伴って重ねられている。即ち、図７では第１基板１に対し、第２基板２を若干右側に位置ずれさせた状態で重ねている。
図７では、第１基板１の第１電極９の軸心と第２基板の第２電極１５の軸心が貼合面Ｓの面方向に位置ずれを生じたまま重ねられた状態を示している。図７に示す場合、第２基板２の第２電極１５は、第１基板１の第１電極９と補助電極１１の間の上方に位置するように第１基板１と第２基板２が若干の位置ずれを伴って重ねられている。即ち、図７では第１基板１に対し、第２基板２を若干右側に位置ずれさせた状態で重ねている。
【0034】
重ねられた第１基板１と第２基板２を３００℃～４００℃に数１０分、例えば６０分程度加熱後、冷却するアニール処理を施す。
ここで、絶縁層５、７の熱膨張係数より第１電極９、補助電極１１、第２電極１５を構成する銅などの金属材料の熱膨張係数の方が大きいため、第１電極９、補助電極１１、第２電極１５はそれらの長さ方向に若干伸長し、伸長したままアニール処理温度に維持されることとなる。この結果、伸長した第１電極９、補助電極１１が第２電極１５と確実に接触し、界面にて元素拡散による拡散接合が進行する結果、伸長した第１電極９、補助電極１１と第２電極１５が接触したまま接合される。
この結果、図８に示すように第１電極９、補助電極１１と第２電極１５を接合した図１、図２に示す構造と同等構造の貼り合わせ基板からなる半導体装置１００を得ることができる。
ここで、絶縁層５、７の熱膨張係数より第１電極９、補助電極１１、第２電極１５を構成する銅などの金属材料の熱膨張係数の方が大きいため、第１電極９、補助電極１１、第２電極１５はそれらの長さ方向に若干伸長し、伸長したままアニール処理温度に維持されることとなる。この結果、伸長した第１電極９、補助電極１１が第２電極１５と確実に接触し、界面にて元素拡散による拡散接合が進行する結果、伸長した第１電極９、補助電極１１と第２電極１５が接触したまま接合される。
この結果、図８に示すように第１電極９、補助電極１１と第２電極１５を接合した図１、図２に示す構造と同等構造の貼り合わせ基板からなる半導体装置１００を得ることができる。
【0035】
図７に示すように基板１、２を重ねた場合、第１電極９と第２電極１５が貼合面Ｓの面方向に若干の位置ずれを伴って重ねられている。しかし、本実施形態の構造によると、第１電極９の右側に補助電極１１を設け、この補助電極１１を接続パッド１０で第１電極９に接続している。このため、基板１、２に若干の位置ずれを生じていたとして、第１電極９を補助電極１１も利用して第２電極１５に確実に接続できる。
【0036】
図２の断面から理解できるように、図２より更に右側に第２電極１５が位置ずれした場合であっても、右側の補助電極１１の右端より右方まで第２電極１５が位置ずれしない限り接続を確保できる可能性がある。また、図２より更に左側に第２電極１５が位置ずれした場合であっても、左側の補助電極１１の左端より更に左方まで第２電極１５が位置ずれしない限り導通を確保できる可能性がある。
図２に示す構造では、貼合面Ｓにおいて第１電極９を中心としてその周囲に配置されている４本の補助電極１１の設置範囲より更に外側に第２電極１５が位置ずれしない限り第１電極９と第２電極１５の良好な接続を確保できる可能性がある。
従って、本実施形態の構造によれば、第１基板１と第２基板２の位置ずれを吸収し、第１電極９と第２電極１５の確実な接続を確保できる。
図２に示す構造では、貼合面Ｓにおいて第１電極９を中心としてその周囲に配置されている４本の補助電極１１の設置範囲より更に外側に第２電極１５が位置ずれしない限り第１電極９と第２電極１５の良好な接続を確保できる可能性がある。
従って、本実施形態の構造によれば、第１基板１と第２基板２の位置ずれを吸収し、第１電極９と第２電極１５の確実な接続を確保できる。
【0037】
図９は、図８に示す構造より、第１基板１と第２基板２の位置ずれ量が大きい場合の部分断面を示す。図９に示す構造では、第２電極１５が第１電極９に直接接触しておらず、補助電極１１のみに直接接触されている。この構造は、第１電極９と第２電極１５が、補助電極１１を介する第３接続部ＤＣ３を形成するように接続された構造である。
補助電極１１は接続パッド１０により第１電極９に接続されているので、第１電極９と第２電極１５は良好な導通状態を維持しつつ接続されている。
補助電極１１は接続パッド１０により第１電極９に接続されているので、第１電極９と第２電極１５は良好な導通状態を維持しつつ接続されている。
【0038】
（第２実施形態）
図１０は、第１基板１に第１電極９のみを設け、第２基板２の第２電極１５の周囲に接続パッド１０と４本の補助電極１１を設けた第２実施形態の半導体装置を示している。
電極の周囲に設ける補助電極１１は図１０に示す構造のように第２基板２側に設けてもよい。
また、図示はしていないが、補助電極１１を第１基板１側と第２基板２側の両方に設けても良い。即ち、第１基板１の第１電極９の周囲に接続パッド１０と４本の補助電極１１を設け、第２基板２の第２電極１５の周囲に接続パッド１０と４本の補助電極１１を設けた構造を採用しても良い。
なお、補助電極１１の設置個数に特に制限はない。補助電極を設ける側の絶縁層における補助電極成形可能なスペースを考慮し、接続するべき電極の周囲に必要な数を設けることができる。
ここで、図１０ではアレイ基板２は第２基板本体６を有するように示されているが、第２基板本体６を剥離し、第２絶縁層７のみで第２基板となしてもよい。
図１０は、第１基板１に第１電極９のみを設け、第２基板２の第２電極１５の周囲に接続パッド１０と４本の補助電極１１を設けた第２実施形態の半導体装置を示している。
電極の周囲に設ける補助電極１１は図１０に示す構造のように第２基板２側に設けてもよい。
また、図示はしていないが、補助電極１１を第１基板１側と第２基板２側の両方に設けても良い。即ち、第１基板１の第１電極９の周囲に接続パッド１０と４本の補助電極１１を設け、第２基板２の第２電極１５の周囲に接続パッド１０と４本の補助電極１１を設けた構造を採用しても良い。
なお、補助電極１１の設置個数に特に制限はない。補助電極を設ける側の絶縁層における補助電極成形可能なスペースを考慮し、接続するべき電極の周囲に必要な数を設けることができる。
ここで、図１０ではアレイ基板２は第２基板本体６を有するように示されているが、第２基板本体６を剥離し、第２絶縁層７のみで第２基板となしてもよい。
【0039】
図１１は、第１電極９と接続パッド１０を設け、補助電極１１を設けていない構造の第１基板３１に対し、第２電極１５を有する第２基板２を貼り合わせた比較例構造を想定した部分拡大断面図である。
図１１では、仮に、第１電極９の近傍であって、第１基板３１側の絶縁層５上と接続パッド１０上に、図１２、図１３に示すように凹部１８を生じ、貼合面Ｓに沿って間隙２０を生じていた場合であって、第１電極９に対し第２電極１５を右側に位置ずれさせた場合を想定している。
図１１では、仮に、第１電極９の近傍であって、第１基板３１側の絶縁層５上と接続パッド１０上に、図１２、図１３に示すように凹部１８を生じ、貼合面Ｓに沿って間隙２０を生じていた場合であって、第１電極９に対し第２電極１５を右側に位置ずれさせた場合を想定している。
【0040】
図１１に示す貼り合わせ構造では、第２電極１５の接続端１５ａと接続パッド１０の間に平面視、第２電極１５の接続端１５ａと同程度の大きさの間隙２０が形成されている。このため、第２電極１５と接続パッド１０との導通は不充分になると考えられる。第２電極１５の接続端１５ａと第１電極９の接続端９ａとの接続部は、図１１に示すように一部、直接接続部を構成しているが、間隙２０の面積が大きく、導通は不充分となるおそれが高い。仮に、図１１に示す位置から、第２電極１５が僅かでも右側にずれるように、第２基板２を貼り合わせた場合、第２電極１５の接続は確実に不完全となる。
これに対し、図１、図２に示す補助電極１１を設けた構造であれば、先に説明したように、第１基板１と第２基板２を貼り合わせる場合の位置ずれの影響を緩和できることが明らかである。
これに対し、図１、図２に示す補助電極１１を設けた構造であれば、先に説明したように、第１基板１と第２基板２を貼り合わせる場合の位置ずれの影響を緩和できることが明らかである。
【0041】
「図１１に示す比較例構造の製造方法」
図１１に示す構造を製造する場合、先に説明した例と同様に、例えば、第１基板３１を製造する工程と第２基板２を製造する工程を個別に実施し、図１４に示す構造の第２基板２と図１５に示す構造の第１基板３１を製造する。第１基板３１の製造工程と第２基板２の製造工程では、第１基板３１の絶縁層５の上面と第２基板２の絶縁層７の上面に化学機械研磨を施し、それぞれの基板の上面の平滑性を充分に高めておく。
図１１に示す構造を製造する場合、先に説明した例と同様に、例えば、第１基板３１を製造する工程と第２基板２を製造する工程を個別に実施し、図１４に示す構造の第２基板２と図１５に示す構造の第１基板３１を製造する。第１基板３１の製造工程と第２基板２の製造工程では、第１基板３１の絶縁層５の上面と第２基板２の絶縁層７の上面に化学機械研磨を施し、それぞれの基板の上面の平滑性を充分に高めておく。
【0042】
次に、図１６に示すように第１基板３１の絶縁層５の上に第２基板２の絶縁層７を重ねるように第１基板３１と第２基板２を互いの位置合わせを行いつつ重ね合わせる。
第１基板３１と第２基板２を重ねた場合、位置合わせを行ったとして、高集積化されている３次元メモリなどにおいて、電極の位置合わせ制度にミクロンオーダーの誤差を要求される場合、若干の位置ずれを含みつつ基板３１、２が重ねられる場合があり得る。また、第１基板３１の製造工程において上面の化学機械研磨を行ったとして、第１基板３１の絶縁層５の上面側に微細な凹部が形成されている場合がある。
第１基板３１と第２基板２を重ねた場合、位置合わせを行ったとして、高集積化されている３次元メモリなどにおいて、電極の位置合わせ制度にミクロンオーダーの誤差を要求される場合、若干の位置ずれを含みつつ基板３１、２が重ねられる場合があり得る。また、第１基板３１の製造工程において上面の化学機械研磨を行ったとして、第１基板３１の絶縁層５の上面側に微細な凹部が形成されている場合がある。
【0043】
凹部が生成されている第１基板３１と第２基板２を若干の位置ずれを生じたまま、重ねた状態を図１６に示す。
図１６では、第１基板３１の第１電極９の軸心と第２基板の第２電極１５の軸心が貼合面Ｓの面方向に位置ずれを生じたまま重ねられた状態を示している。図１６に示す場合、第２基板２の第２電極１５は、第１基板３１の第１電極９の上方から若干右側にずれるように第１基板３１と第２基板２が位置ずれを伴って重ねられている。
このように重ねた第１基板３１と第２基板２にアニール処理を施すと、図１７に示す構造となり、第１電極９と第２電極１５は先に説明した図１１に示す状態となり、電極接合部が不完全となる可能性がある。
図１６では、第１基板３１の第１電極９の軸心と第２基板の第２電極１５の軸心が貼合面Ｓの面方向に位置ずれを生じたまま重ねられた状態を示している。図１６に示す場合、第２基板２の第２電極１５は、第１基板３１の第１電極９の上方から若干右側にずれるように第１基板３１と第２基板２が位置ずれを伴って重ねられている。
このように重ねた第１基板３１と第２基板２にアニール処理を施すと、図１７に示す構造となり、第１電極９と第２電極１５は先に説明した図１１に示す状態となり、電極接合部が不完全となる可能性がある。
【0044】
（第３実施形態）
図１８～図２１は、第３実施形態にかかる半導体装置の貼り合わせ基板における電極接合部を示す部分拡大断面図である。
図１８に示す接合構造は、図２に示す接合構造と同様に第１基板１の上に第２基板２を配置した状態を示している。
図１８～図２１は、第３実施形態にかかる半導体装置の貼り合わせ基板における電極接合部を示す部分拡大断面図である。
図１８に示す接合構造は、図２に示す接合構造と同様に第１基板１の上に第２基板２を配置した状態を示している。
【0045】
第１基板１が第１絶縁層５を有し、第１電極９が形成されている点、第１電極９が第１回路８に接続されている構造について、第１実施形態と同等である。
また、第２基板２の基本構造は第１実施形態の構造と同等であり、第２基板２の第２電極１５の接続端１５ａが貼合面Ｓに至る位置に形成されている点も同等である。また、第１基板１の絶縁層５の上面側であって第２基板２の第２電極１５の下方の部分に間隙２０が形成されている点についても同等構造を想定している。
また、第２基板２の基本構造は第１実施形態の構造と同等であり、第２基板２の第２電極１５の接続端１５ａが貼合面Ｓに至る位置に形成されている点も同等である。また、第１基板１の絶縁層５の上面側であって第２基板２の第２電極１５の下方の部分に間隙２０が形成されている点についても同等構造を想定している。
【0046】
第３実施形態において、第１実施形態の構造と異なっているのは、補助電極の構造である。第１実施形態の補助電極１１は柱状であり、４本の補助電極１１が第１電極９の周囲に配置されていた。これに対し第２実施形態の構造では、第１電極９の周囲を取り囲むように４つの壁部２１を配置した周壁状の補助電極２２が設けられている。４つの壁部２１はそれぞれ銅などの金属材料から構成されている。
壁部２１の高さは一例として第１実施形態で用いた柱状の補助電極１１の高さ（Ｚ方向長さ）と同等に形成されている。また、補助電極２２は絶縁層５に埋め込むように形成されているので、第１実施形態の補助電極１１と同様にフローティング電極と表現することができる。このような形状の補助電極２２は、例えば、絶縁層内に電極を形成する技術として知られているデュアルダマシン法あるいはダマシン法により形成できる。
壁部２１の高さは一例として第１実施形態で用いた柱状の補助電極１１の高さ（Ｚ方向長さ）と同等に形成されている。また、補助電極２２は絶縁層５に埋め込むように形成されているので、第１実施形態の補助電極１１と同様にフローティング電極と表現することができる。このような形状の補助電極２２は、例えば、絶縁層内に電極を形成する技術として知られているデュアルダマシン法あるいはダマシン法により形成できる。
【0047】
補助電極２２を構成する４つの壁部２１は、この例では平面視矩形状に配置され、４つの壁部２１は、第１電極９の周囲に第１電極９と所定の間隔をあけるように配置されている。一例として、第１実施形態の４本の補助電極１１が配置されていた位置が、本実施形態においては、隣接する壁部２１、２１の交差位置に対応する。
第２実施形態の第１基板１にトランジスタなどの駆動素子を設けた第１回路８が複数設けられている点、第２基板２にメモリセルアレイなどの記憶素子を備えた第２回路１３が複数設けられている点も第１実施形態と同等構造である。
第２実施形態の第１基板１にトランジスタなどの駆動素子を設けた第１回路８が複数設けられている点、第２基板２にメモリセルアレイなどの記憶素子を備えた第２回路１３が複数設けられている点も第１実施形態と同等構造である。
【0048】
図１８に示すように、貼合面Ｓに沿って間隙２０が形成されている点、第１電極９に対し第２電極１５を右側に位置ずれするように基板１、２を貼り合わせた点について、第１実施形態の構造と同等である。第１基板１の絶縁層５上に第２基板２の第２絶縁層７が貼合面Ｓを介し張り合わされている点についても同等である。
本実施形態の構造の場合、貼合面Ｓに望む第２電極１５の接続端１５ａ側において、図１８の断面に示す左右両側の端縁部１５ｂが、第１電極９あるいは右側の壁部２１に直接接触されて直接接続部ＤＣ１と補助接続部ＤＣ２を構成している。
従って、第２電極１５は、直接接続部ＤＣ１と補助接続部ＤＣ２を介し第１電極９と補助電極２２に電気的に接続されている。
本実施形態の構造の場合、貼合面Ｓに望む第２電極１５の接続端１５ａ側において、図１８の断面に示す左右両側の端縁部１５ｂが、第１電極９あるいは右側の壁部２１に直接接触されて直接接続部ＤＣ１と補助接続部ＤＣ２を構成している。
従って、第２電極１５は、直接接続部ＤＣ１と補助接続部ＤＣ２を介し第１電極９と補助電極２２に電気的に接続されている。
【0049】
図１８の断面に示すように第１電極９の接続端９ａは貼合面Ｓよりも若干第２基板２側に突出され、壁部２１の上端（接続端）２１ａも貼合面Ｓよりも若干第２基板２側に突出されている。
第１電極９の接続端９ａが貼合面Ｓよりも基板２側に若干突出している関係から、第１電極９の接続端９ａは直接接続部ＤＣ１において第２電極１５の接続端１５ａを一部含むように第２電極１５に一体化されている。同様に、壁部２１の接続端２１ａは補助接続部ＤＣ２において第２電極１５の接続端１５ａを一部含むように第２電極１５に一体化されている。
第１電極９の接続端９ａが貼合面Ｓよりも基板２側に若干突出している関係から、第１電極９の接続端９ａは直接接続部ＤＣ１において第２電極１５の接続端１５ａを一部含むように第２電極１５に一体化されている。同様に、壁部２１の接続端２１ａは補助接続部ＤＣ２において第２電極１５の接続端１５ａを一部含むように第２電極１５に一体化されている。
【0050】
図１８の断面に示す構造を実現するため、第１電極９とそれに隣接する壁部２１との最小間隔は、第２電極１５の接続端１５ａの径よりも小さく形成されている。換言すると、貼合面Ｓに沿う第１電極９と壁部２１の間隔より、第２電極１５の接続端１５ａの径が大きく形成されている。
【0051】
図１８に示すように第１電極９の接続端９ａと壁部２１の接続端２１ａがいずれも第２電極１５の端縁部１５ｂに一体化するように接続された構造は、良好な導通状態で接続される。図１８に示す構造では、貼合面Ｓに沿って間隙２０が形成されていたとして、間隙２０の存在による接続不良は生じ難く、第１電極９の接続端９ａおよび壁部２１の接続端２１ａを良好な導通性で第２電極１５に接続できる。
【0052】
図１８に示すように基板１、２を重ねた場合、第１電極９と第２電極１５が貼合面Ｓの面方向に若干の位置すれを伴って重ねられている。しかし、本実施形態の構造によると、第１電極９の周囲に壁部２１を設け、この壁部２１を接続パッド１０で第１電極９に導通させている。このため、基板１、２に若干の位置ずれを生じていたとして、第１電極９に第２電極１５を確実に接続できる点について第１実施形態の構造と同等の効果を得ることができる。
【0053】
また、図１８の断面から理解できるように、図１８より更に右側に第２電極１５が位置ずれした場合であっても、右側の壁部２１の右端より右方まで第２電極１５が位置ずれしない限り接続を確保できる可能性が高い。また、図１８より更に左側に第２電極１５が位置ずれした場合であっても、左側の補助電極１１の左端より更に左方まで第２電極１５が位置ずれしない限り導通を確保できる可能性が高い。
図１８に示す構造では、貼合面Ｓにおいて第１電極９を中心としてその周囲に配置されている４つの壁部２１の設置範囲より更に外側に第２電極１５が位置ずれしない限り第１電極９と第２電極１５の導通を確実に確保できる。
従って、本実施形態の構造によれば、第１基板１と第２基板２の位置ずれを吸収し、第１電極９と第２電極１５の接続を確実に確保できる構造を提供できる。
図１８に示す構造では、貼合面Ｓにおいて第１電極９を中心としてその周囲に配置されている４つの壁部２１の設置範囲より更に外側に第２電極１５が位置ずれしない限り第１電極９と第２電極１５の導通を確実に確保できる。
従って、本実施形態の構造によれば、第１基板１と第２基板２の位置ずれを吸収し、第１電極９と第２電極１５の接続を確実に確保できる構造を提供できる。
【0054】
図１９、図２０は、図１２、図１３に示した一対の電極接合部に対し、第１電極９の周面を包囲する構成として、平面視矩形状の周壁状の補助電極２２を配置した例と言及できる。
補助電極２２により、凹部１８の存在下において、対向する第２電極１５が仮に位置ずれを生じた場合であっても、第２電極１５と補助電極２１の側面を介する接合を実現し、位置ずれの影響を緩和できるようになる。
図１８、図１９に示す補助電極２２は、第１電極９の周囲を囲んでいるので、基板貼り合わせの場合に、第１基板１と第２基板２が貼合面Ｓに沿っていずれの方向にずれた場合であっても位置ずれの影響を緩和できるようになる。
補助電極２２により、凹部１８の存在下において、対向する第２電極１５が仮に位置ずれを生じた場合であっても、第２電極１５と補助電極２１の側面を介する接合を実現し、位置ずれの影響を緩和できるようになる。
図１８、図１９に示す補助電極２２は、第１電極９の周囲を囲んでいるので、基板貼り合わせの場合に、第１基板１と第２基板２が貼合面Ｓに沿っていずれの方向にずれた場合であっても位置ずれの影響を緩和できるようになる。
【0055】
（第４実施形態）
図２１～図２３は、第４実施形態にかかる半導体装置の貼り合わせ基板における電極接合部を示す部分拡大断面図である。
図２１に示す接合構造は、図２に示す接合構造と同様に第１基板１の上に第２基板２を貼り合わせた状態を示している。
図２１～図２３は、第４実施形態にかかる半導体装置の貼り合わせ基板における電極接合部を示す部分拡大断面図である。
図２１に示す接合構造は、図２に示す接合構造と同様に第１基板１の上に第２基板２を貼り合わせた状態を示している。
【0056】
第１基板１が第１絶縁層５を有し、第１電極９が形成されている点、第１電極９が第１回路８に接続されている構造について、第１実施形態と同等であり、柱状の補助電極１１が４本設けられている点も同等である。
また、第２基板２の基本構造は第１実施形態の構造と同等であり、第２基板２の第２電極１５の接続端１５ａが貼合面Ｓに望む位置に形成されている点も同等である。また、第１基板１の絶縁層５の上面側であって第２基板２の第２電極１５の下方の部分に間隙２０が形成されている点についても同等構造を想定している。
第４実施形態において、第１実施形態の構造と異なっているのは、第２基板２に第２電極１５を複数本、例えば３本設け、これらを接続パッド２５で接続した構造が異なる。
また、第２基板２の基本構造は第１実施形態の構造と同等であり、第２基板２の第２電極１５の接続端１５ａが貼合面Ｓに望む位置に形成されている点も同等である。また、第１基板１の絶縁層５の上面側であって第２基板２の第２電極１５の下方の部分に間隙２０が形成されている点についても同等構造を想定している。
第４実施形態において、第１実施形態の構造と異なっているのは、第２基板２に第２電極１５を複数本、例えば３本設け、これらを接続パッド２５で接続した構造が異なる。
【0057】
第４実施形態の構造では、第１基板１と第２基板２の貼り合わせのためのアニール処理を施すと、４本の柱状の補助電極１１と３本の第２電極１５がいずれもその長さ方向に伸長する。第１基板１に４本の補助電極１１が設けられ、第２基板２に３本の第２電極１５が設けられているので、これらの電極１１、１５は図２２に示すように互い違いに配置される確率が高い。このため、伸長した第１電極９と４本の補助電極１１が伸長した３本の第２電極１５とそれらの側部どうしで接続部を構成して接合する。即ち、貼合面Ｓ近傍において側部を一体化した状態で隣接する電極どうしが接合される。
図２３は貼り合わせのアニール処理を施す以前の第１電極９と接続パッド１０及び補助電極１１と凹部１８の位置関係を示す。
図２３は貼り合わせのアニール処理を施す以前の第１電極９と接続パッド１０及び補助電極１１と凹部１８の位置関係を示す。
【0058】
第１電極９の接続端９ａと第２電極１５の接続端１５ａが一体化されて接続される部分には、直接接続部ＤＣ１が形成され、第１電極９の接続端９ａと補助電極１１の接続端１１ａが一体化されて接続される部分には、補助接続部ＤＣ２が形成される。これらの直接接続部ＤＣ１と補助接続部ＤＣ２には第１電極９の端部側面側と第２電極１５の端部側面側が一体化されて接続された部分を含む。このため、第４実施形態の構造では、第１電極９と第２電極１５の接続にあたり、優れた導通性の直接接続部ＤＣ１と補助接続部ＤＣ２を介した接合構造を形成できる。
【0059】
図１９、図２０を用いて先に説明した上下一対の電極の接合部に対し、図２１～図２３に示す構成は、第１電極９を包囲する構成として、複数個の補助電極１１を配置した構成と説明できる。
更に、対向する第２電極１５の接続端１５ａが複数個配置される場合、あらかじめ想定される半導体回路設計の段階から、対向する第１電極９の接続端９ａと補助電極１１の接続端１１ａに対し、接続端１５ａをずらしておくことにより、位置ずれ無しでも互いの接続端の側面での接合が実現することが可能となり、電気抵抗の観点で優位な配置構成となる。
更に、対向する第２電極１５の接続端１５ａが複数個配置される場合、あらかじめ想定される半導体回路設計の段階から、対向する第１電極９の接続端９ａと補助電極１１の接続端１１ａに対し、接続端１５ａをずらしておくことにより、位置ずれ無しでも互いの接続端の側面での接合が実現することが可能となり、電気抵抗の観点で優位な配置構成となる。
【符号の説明】
【0060】
１…第１基板（回路基板）、２…第２基板（アレイ基板）、８…第１回路（ＣＭＯＳ回路）、９…第１電極（導電ビア）、９ａ…接続端、１０…接続パッド、１１…補助電極（フローティング電極）、１１ａ…接続端、１３…第２回路（アレイ回路）、１５…第２電極（導電ビア）、１５ａ…接続端、１８…凹部、２０…間隙、２１…壁部、２２…補助電極、ＤＣ１…直接接続部、ＤＣ２…補助接続部、Ｓ…貼合面、Ｓ１…第１貼合面、Ｓ２…第２貼合面。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】