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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022144993
(43)【公開日】2022-10-03
(54)【発明の名称】半導体集積回路及び情報処理装置
(51)【国際特許分類】
G06N 3/063 20060101AFI20220926BHJP
G11C 11/54 20060101ALI20220926BHJP
G11C 11/412 20060101ALI20220926BHJP
G06N 20/00 20190101ALI20220926BHJP
【ＦＩ】
G06N3/063
G11C11/54
G11C11/412
G06N20/00
【審査請求】未請求
【請求項の数】19
【出願形態】ＯＬ
(21)【出願番号】P 2021046227
(22)【出願日】2021-03-19
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100091487
【弁理士】
【氏名又は名称】中村 行孝
(74)【代理人】
【識別番号】100120031
【弁理士】
【氏名又は名称】宮嶋 学
(74)【代理人】
【識別番号】100107582
【弁理士】
【氏名又は名称】関根 毅
(74)【代理人】
【識別番号】100118843
【弁理士】
【氏名又は名称】赤岡 明
(74)【代理人】
【識別番号】100103263
【弁理士】
【氏名又は名称】川崎 康
(72)【発明者】
【氏名】川澄 篤
【テーマコード（参考）】
5B015
【Ｆターム（参考）】
5B015JJ02
5B015KA09
5B015PP08
(57)【要約】
【課題】ハードウェア構成を複雑化することなく、積和演算を精度よく行うことができる。
【解決手段】半導体集積回路は、第１方向に配置され、それぞれが第１データを記憶する複数のメモリセルと、前記第１方向に配置された前記複数のメモリセルのそれぞれに対応して設けられ、前記第１データと乗算される第２データを供給する複数の第１配線と、前記第１方向に配置された前記複数のメモリセルに対応して設けられ、前記複数のメモリセルのそれぞれに記憶された前記第１データと対応する前記第１配線にて供給される前記第２データとの乗算データが第１論理のときにディスチャージされる一方の第２配線と、前記乗算データが第２論理のときにディスチャージされる他方の第２配線とを有する第２配線対と、を備える。
【選択図】図１
【解決手段】半導体集積回路は、第１方向に配置され、それぞれが第１データを記憶する複数のメモリセルと、前記第１方向に配置された前記複数のメモリセルのそれぞれに対応して設けられ、前記第１データと乗算される第２データを供給する複数の第１配線と、前記第１方向に配置された前記複数のメモリセルに対応して設けられ、前記複数のメモリセルのそれぞれに記憶された前記第１データと対応する前記第１配線にて供給される前記第２データとの乗算データが第１論理のときにディスチャージされる一方の第２配線と、前記乗算データが第２論理のときにディスチャージされる他方の第２配線とを有する第２配線対と、を備える。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１方向に配置され、それぞれが第１データを記憶する複数のメモリセルと、
前記第１方向に配置された前記複数のメモリセルのそれぞれに対応して設けられ、前記第１データと乗算される第２データを供給する複数の第１配線と、
前記第１方向に配置された前記複数のメモリセルに対応して設けられ、前記複数のメモリセルのそれぞれに記憶された前記第１データと対応する前記第１配線にて供給される前記第２データとの乗算データが第１論理のときにディスチャージされる一方の第２配線と、前記乗算データが第２論理のときにディスチャージされる他方の第２配線とを有する第２配線対と、を備える、半導体集積回路。
前記第１方向に配置された前記複数のメモリセルのそれぞれに対応して設けられ、前記第１データと乗算される第２データを供給する複数の第１配線と、
前記第１方向に配置された前記複数のメモリセルに対応して設けられ、前記複数のメモリセルのそれぞれに記憶された前記第１データと対応する前記第１配線にて供給される前記第２データとの乗算データが第１論理のときにディスチャージされる一方の第２配線と、前記乗算データが第２論理のときにディスチャージされる他方の第２配線とを有する第２配線対と、を備える、半導体集積回路。
【請求項2】
前記一方の第２配線と前記他方の第２配線とは、ディスチャージの回数に応じた電位に設定される、請求項１に記載の半導体集積回路。
【請求項3】
前記一方の第２配線と前記他方の第２配線とには、ディスチャージのたびにディスチャージ電流が流れ、ディスチャージの回数が多くなるほど、前記ディスチャージ電流は少なくなる、請求項２に記載の半導体集積回路。
【請求項4】
前記第２配線対と対応する前記メモリセルの出力ノードとの間に接続され、前記対応するメモリセルから出力された前記第１データと、対応する前記第１配線から供給される前記第２データとの乗算を行うとともに、乗算結果に基づいて前記一方の第２配線又は前記他方の第２配線をディスチャージする演算制御回路を備える、請求項１乃至３のいずれか一項に記載の半導体集積回路。
【請求項5】
前記一方の第２配線と前記他方の第２配線とのうち、電位の高い方を選択する選択回路を備える、請求項１乃至４のいずれか一項に記載の半導体集積回路。
【請求項6】
前記選択回路は、選択された第２配線の電位に基づいて、前記第２配線対のデータを特定する、請求項５に記載の半導体集積回路。
【請求項7】
前記第１方向に配置された前記複数のメモリセルのそれぞれに対応して、２本の前記第１配線が設けられ、
前記第２配線対は、前記２本の第１配線で供給される前記第２データと前記複数のメモリセルのそれぞれに記憶された前記第１データとの乗算データに基づいてディスチャージされる、請求項１乃至６のいずれか一項に記載の半導体集積回路。
前記第２配線対は、前記２本の第１配線で供給される前記第２データと前記複数のメモリセルのそれぞれに記憶された前記第１データとの乗算データに基づいてディスチャージされる、請求項１乃至６のいずれか一項に記載の半導体集積回路。
【請求項8】
前記２本の第１配線のうち一方は、対応する前記メモリセルに記憶された前記第１データとの前記乗算データを生成するために用いられ、
前記２本の第１配線のうち他方は、対応する前記メモリセルに記憶された前記第１データとは無関係に、前記一方の第２配線又は前記他方の第２配線をディスチャージするために用いられる、請求項７に記載の半導体集積回路。
前記２本の第１配線のうち他方は、対応する前記メモリセルに記憶された前記第１データとは無関係に、前記一方の第２配線又は前記他方の第２配線をディスチャージするために用いられる、請求項７に記載の半導体集積回路。
【請求項9】
前記一方の第２配線と前記他方の第２配線とは、前記第１データと前記第２データとの乗算を行うたびに、排他的にディスチャージされる、請求項７又は８に記載の半導体集積回路。
【請求項10】
前記第２配線対は、前記２本の第１配線のうち一方にて生成される前記乗算データに基づいてディスチャージされるとともに、前記２本の第１配線のうち他方の論理に基づいてディスチャージされる、請求項７乃至９のいずれか一項に記載の半導体集積回路。
【請求項11】
前記選択回路で特定された前記第２配線対のデータを補正する補正回路を備える、請求項６に記載の半導体集積回路。
【請求項12】
前記第１方向に配置された前記複数のメモリセルのそれぞれに対して、１本の前記第１配線が設けられ、
前記一方の第２配線と前記他方の第２配線とは、前記乗算データの論理に応じて、いずれか一方がディスチャージされるか、又は両方ともディスチャージされない、請求項１１に記載の半導体集積回路。
前記一方の第２配線と前記他方の第２配線とは、前記乗算データの論理に応じて、いずれか一方がディスチャージされるか、又は両方ともディスチャージされない、請求項１１に記載の半導体集積回路。
【請求項13】
前記第２データは、前記第１配線の論理と、前記第１配線が選択されていないときに選択される仮想の第１配線の論理とで決定され、
前記補正回路は、前記第１配線の選択数と、前記仮想の第１配線の選択数との少なくとも一方に基づいて、前記選択回路で特定された前記第２配線対のデータを補正する、請求項１２に記載の半導体集積回路。
前記補正回路は、前記第１配線の選択数と、前記仮想の第１配線の選択数との少なくとも一方に基づいて、前記選択回路で特定された前記第２配線対のデータを補正する、請求項１２に記載の半導体集積回路。
【請求項14】
前記第１配線の選択数をカウントする第１カウンタと、
前記仮想の第１配線の選択数をカウントする第２カウンタとを備え、
前記補正回路は、前記第１カウンタのカウント値と前記第２カウンタのカウント値との少なくとも一方に基づいて、前記選択回路で特定された前記第２配線対のデータを補正する、請求項１３に記載の半導体集積回路。
前記仮想の第１配線の選択数をカウントする第２カウンタとを備え、
前記補正回路は、前記第１カウンタのカウント値と前記第２カウンタのカウント値との少なくとも一方に基づいて、前記選択回路で特定された前記第２配線対のデータを補正する、請求項１３に記載の半導体集積回路。
【請求項15】
前記第２データは、前記第１配線が選択される論理と、前記第１配線が選択されない論理とで決定され、
前記第１配線の選択数をカウントする第１カウンタを備え、
前記補正回路は、前記第１カウンタのカウント値に基づいて、前記選択回路で特定された前記第２配線対のデータを補正する、請求項１２に記載の半導体集積回路。
前記第１配線の選択数をカウントする第１カウンタを備え、
前記補正回路は、前記第１カウンタのカウント値に基づいて、前記選択回路で特定された前記第２配線対のデータを補正する、請求項１２に記載の半導体集積回路。
【請求項16】
前記第１配線に対応して設けられ、前記複数のメモリセルと同数の第１参照メモリセルを有し、前記第１参照メモリセルに互いに同じ論理のデータを記憶する第１参照セル群と、
前記第１配線の選択時にディスチャージされる一方の第３配線と、前記１本の第１配線の選択時にディスチャージされない他方の第３配線とを有する第３配線対と、を備え、
前記第１カウンタは、前記一方の第３配線の電位に基づいて前記第１配線の選択数をカウントする、請求項１５に記載の半導体集積回路。
前記第１配線の選択時にディスチャージされる一方の第３配線と、前記１本の第１配線の選択時にディスチャージされない他方の第３配線とを有する第３配線対と、を備え、
前記第１カウンタは、前記一方の第３配線の電位に基づいて前記第１配線の選択数をカウントする、請求項１５に記載の半導体集積回路。
【請求項17】
前記第１配線に対応してそれぞれ設けられ、対応する前記第１配線が選択されないときに選択される複数の第４配線と、
前記第４配線に対応して設けられ、前記複数のメモリセルと同数の第２参照メモリセルを有し、前記第２参照メモリセルに互いに同じ論理のデータを記憶する第２参照セル群と、
前記第４配線の選択時にディスチャージされる一方の第５配線と、前記第４配線の選択時にディスチャージされない他方の第５配線とを有する第５配線対と、
前記第５配線の電位に基づいて前記第４配線の選択数をカウントする第２カウンタとを備え、
前記補正回路は、前記第１カウンタのカウント値と前記第２カウンタのカウント値との少なくとも一方に基づいて、前記選択回路で特定された前記第２配線対のデータを補正する、請求項１６に記載の半導体集積回路。
前記第４配線に対応して設けられ、前記複数のメモリセルと同数の第２参照メモリセルを有し、前記第２参照メモリセルに互いに同じ論理のデータを記憶する第２参照セル群と、
前記第４配線の選択時にディスチャージされる一方の第５配線と、前記第４配線の選択時にディスチャージされない他方の第５配線とを有する第５配線対と、
前記第５配線の電位に基づいて前記第４配線の選択数をカウントする第２カウンタとを備え、
前記補正回路は、前記第１カウンタのカウント値と前記第２カウンタのカウント値との少なくとも一方に基づいて、前記選択回路で特定された前記第２配線対のデータを補正する、請求項１６に記載の半導体集積回路。
【請求項18】
前記第１データは、ニューラルネットワークの重み係数であり、
前記第２データは、前記ニューラルネットワークの入力データであり、
前記第２配線対は、前記第１データと前記第２データとの乗算データ同士を加算した積和データを伝送する、請求項１乃至１７のいずれか一項に記載の半導体集積回路。
前記第２データは、前記ニューラルネットワークの入力データであり、
前記第２配線対は、前記第１データと前記第２データとの乗算データ同士を加算した積和データを伝送する、請求項１乃至１７のいずれか一項に記載の半導体集積回路。
【請求項19】
学習用の入力データ及び出力データを用いて、ニューラルネットワークの重み係数を更新する学習処理を行う学習部と、
前記ニューラルネットワークのネットワーク構成に従って、前記入力データに前記重み係数を乗じた乗算データ同士を加算する積和演算を実行する半導体記憶装置と、
前記学習部による前記学習処理を行った前記ニューラルネットワークを含む計算モデルを生成する計算モデル生成部と、
前記計算モデルに対して入力データを与えて、前記計算モデル内の前記ニューラルネットワークで積和演算を行った結果に基づいて、所定の情報処理を行う情報処理部と、を備え、
前記半導体記憶装置は、
第１方向に配置され、それぞれが第１データを記憶する複数のメモリセルと、
前記第１方向に配置された前記複数のメモリセルのそれぞれに対応して設けられ、前記第１データと乗算される第２データを供給する複数の第１配線と、
前記第１方向に配置された前記複数のメモリセルに対応して設けられ、前記複数のメモリセルのそれぞれに記憶された前記第１データと対応する前記第１配線にて供給される前記第２データとの乗算データが第１論理のときにディスチャージされる一方の第２配線と、前記乗算データが第２論理のときにディスチャージされる他方の第２配線とを有する第２配線対と、を備える、情報処理装置。
前記ニューラルネットワークのネットワーク構成に従って、前記入力データに前記重み係数を乗じた乗算データ同士を加算する積和演算を実行する半導体記憶装置と、
前記学習部による前記学習処理を行った前記ニューラルネットワークを含む計算モデルを生成する計算モデル生成部と、
前記計算モデルに対して入力データを与えて、前記計算モデル内の前記ニューラルネットワークで積和演算を行った結果に基づいて、所定の情報処理を行う情報処理部と、を備え、
前記半導体記憶装置は、
第１方向に配置され、それぞれが第１データを記憶する複数のメモリセルと、
前記第１方向に配置された前記複数のメモリセルのそれぞれに対応して設けられ、前記第１データと乗算される第２データを供給する複数の第１配線と、
前記第１方向に配置された前記複数のメモリセルに対応して設けられ、前記複数のメモリセルのそれぞれに記憶された前記第１データと対応する前記第１配線にて供給される前記第２データとの乗算データが第１論理のときにディスチャージされる一方の第２配線と、前記乗算データが第２論理のときにディスチャージされる他方の第２配線とを有する第２配線対と、を備える、情報処理装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の一実施形態は、半導体集積回路及び情報処理装置に関する。
【背景技術】
【0002】
最近、機械学習を用いた情報処理が様々な分野で行われている。機械学習では、例えばＣＮＮ（Convolutional Neural Network）で用いられる重み係数を更新する学習処理を行うが、重み係数の更新には多数の積和演算処理を繰り返す必要がある。積和演算処理をソフトウェアではなく、ハードウェアで行うことができれば、機械学習を迅速かつ効率よく行うことができる。
【0003】
積和演算の結果は２値以上の多値のデータになるため、積和演算の結果を出力する配線は３段階以上の電位レベルになりうる。従って、積和演算の結果を出力する配線の電位レベルから積和演算値を正しく特定できるようにする必要がある。
【0004】
しかしながら、半導体メモリを備えた半導体集積回路の電源電圧は低電圧化が進んでおり、配線の電位レベルから積和演算値を正しく特定するのは容易ではない。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2006-164183号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
そこで、本発明の一実施形態では、ハードウェア構成を複雑化することなく、積和演算を精度よく行うことが可能な半導体集積回路及び情報処理装置を提供するものである。
【課題を解決するための手段】
【0007】
上記の課題を解決するために、本発明の一実施形態によれば、第１方向に配置され、それぞれが第１データを記憶する複数のメモリセルと、
前記第１方向に配置された前記複数のメモリセルのそれぞれに対応して設けられ、前記第１データと乗算される第２データを供給する複数の第１配線と、
前記第１方向に配置された前記複数のメモリセルに対応して設けられ、前記複数のメモリセルのそれぞれに記憶された前記第１データと対応する前記第１配線にて供給される前記第２データとの乗算データが第１論理のときにディスチャージされる一方の第２配線と、前記乗算データが第２論理のときにディスチャージされる他方の第２配線とを有する第２配線対と、を備える、半導体集積回路が提供される。
前記第１方向に配置された前記複数のメモリセルのそれぞれに対応して設けられ、前記第１データと乗算される第２データを供給する複数の第１配線と、
前記第１方向に配置された前記複数のメモリセルに対応して設けられ、前記複数のメモリセルのそれぞれに記憶された前記第１データと対応する前記第１配線にて供給される前記第２データとの乗算データが第１論理のときにディスチャージされる一方の第２配線と、前記乗算データが第２論理のときにディスチャージされる他方の第２配線とを有する第２配線対と、を備える、半導体集積回路が提供される。
【図面の簡単な説明】
【0008】
【図1】第１の実施形態による半導体集積回路の回路図。
【図3】第１データと第２データとの乗算結果とビット線対のディスチャージとの対応関係を示す図。
【図4A】一方のビット線の電位とディスチャージ電流を示す図。
【図4B】他方のビット線の電位とディスチャージ電流を示す図。
【図5】一比較例による半導体集積回路の回路図。
【図10】選択回路の内部構成の一例を示す回路図。
【図11】第２の実施形態による半導体集積回路の回路図。
【図12A】ワード線が８回連続して選択された場合の一方のビット線の電位とディスチャージ電流の特性を示す図。
【図12B】ワード線が８回連続して選択された場合の他方のビット線の電位とディスチャージ電流の特性を示す図。
【図13A】ワード線が７回選択された場合の一方のビット線の電位とディスチャージ電流の特性を示す図。
【図13B】ワード線が７回選択された場合の他方のビット線の電位とディスチャージ電流の特性を示す図
【図14A】ワード線が０回選択された場合の一方のビット線の電位とディスチャージ電流を示す図。
【図14B】ワード線が０回選択された場合の他方のビット線の電位とディスチャージ電流を示す図。
【図15】補正回路を備えた半導体集積回路の第１例を示す図。
【図16】補正回路を備えた半導体集積回路の第２例を示す図。
【図17】情報処理装置の一例を示すブロック図。
【発明を実施するための形態】
【0009】
以下、図面を参照して、半導体集積回路及び情報処理装置の実施形態について説明する。以下では、半導体集積回路及び情報処理装置の主要な構成部分を中心に説明するが、半導体集積回路及び情報処理装置には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。
【0010】
（第１の実施形態）
図１は第１の実施形態による半導体集積回路１の回路図である。図１の半導体集積回路１は、半導体メモリ（半導体記憶装置とも呼ぶ）を用いて構成可能である。図１の半導体集積回路１を構成する半導体メモリは、ＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）等の揮発メモリでもよいし、ＮＡＮＤフラッシュメモリ等の不揮発メモリでもよい。
図１は第１の実施形態による半導体集積回路１の回路図である。図１の半導体集積回路１は、半導体メモリ（半導体記憶装置とも呼ぶ）を用いて構成可能である。図１の半導体集積回路１を構成する半導体メモリは、ＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）等の揮発メモリでもよいし、ＮＡＮＤフラッシュメモリ等の不揮発メモリでもよい。
【0011】
図１の半導体集積回路１は、複数のメモリセルＭＣと、複数のワード線ＷＬ０、ＷＬ１と、ビット線対ＢＬ＜＋＞、ＢＬ＜－＞とを備えている。本明細書では、ワード線ＷＬ０、ＷＬ１を第１配線、ビット線対ＢＬ＜＋＞、ＢＬ＜－＞を第２配線対と呼ぶこともある。
複数のワード線ＷＬ０、ＷＬ１は、第１方向Ｘに配置された複数のメモリセルＭＣのそれぞれに対応して設けられ、第１データと乗算される第２データを供給する。図１では、１個のメモリセルＭＣを図示しているが、第１方向Ｘに複数のメモリセルＭＣが配置されている。また、第２方向Ｙにも複数のメモリセルＭＣが配置されていてもよい。
複数のワード線ＷＬ０、ＷＬ１は、第１方向Ｘに配置された複数のメモリセルＭＣのそれぞれに対応して設けられ、第１データと乗算される第２データを供給する。図１では、１個のメモリセルＭＣを図示しているが、第１方向Ｘに複数のメモリセルＭＣが配置されている。また、第２方向Ｙにも複数のメモリセルＭＣが配置されていてもよい。
【0012】
ビット線対ＢＬ＜＋＞、ＢＬ＜－＞は、第１方向Ｘに配置された複数のメモリセルＭＣに対応して設けられており、第１方向Ｘに延びている。ビット線対ＢＬ＜＋＞、ＢＬ＜－＞は、複数のメモリセルＭＣのそれぞれに記憶された第１データと対応するワード線にて供給される第２データとの乗算データが第１論理のときにディスチャージされる一方のビット線ＢＬ＜＋＞と、乗算データが第２論理のときにディスチャージされる他方のビット線ＢＬ＜－＞とを有する。ここで、ディスチャージとは、ビット線の電位を引き下げることを指す。ビット線の電位は、ディスチャージを行うたびに引き下げられる。
【0013】
ワード線ＷＬ０、ＷＬ１は、第２方向Ｙに延びており、第２方向Ｙに２以上のメモリセルＭＣが配置されている場合には、これら２以上のメモリセルＭＣが同一のワード線ＷＬ０、ＷＬ１に接続されている。メモリセルＭＣごとに２本のワード線ＷＬ０、ＷＬ１が設けられており、これら２本のワード線ＷＬ０、ＷＬ１のいずれか１本が選択される。本明細書では、選択されたワード線の論理を１とし、選択されないワード線の論理を０とする。これら２本のワード線ＷＬ０、ＷＬ１の論理が第２データである。例えば、第２データが０の場合はワード線ＷＬ０が選択された状態、第２データが１の場合はワード線ＷＬ１が選択された状態である。
【0014】
図１では省略しているが、第１方向Ｘ及び第２方向Ｙに配置された複数のメモリセルＭＣは、メモリセルアレイと呼ばれる。ワード線ＷＬ０、ＷＬ１は、メモリセルアレイ内の第２方向Ｙに沿って配置される各ロウのメモリセル群ごとに設けられる。ビット線対ＢＬ＜＋＞、ＢＬ＜－＞は、メモリセルアレイ内の第１方向Ｘに沿って配置される各カラムのメモリセル群ごとに設けられる。
【0015】
図１のメモリセルＭＣは、書込ビット線対ＷＢＬ＜＋＞、ＷＢＬ＜－＞に接続されている。書込ビット線対ＷＢＬ＜＋＞、ＷＢＬ＜－＞も、ビット線対ＢＬ＜＋＞、ＢＬ＜－＞と同様に、第１方向Ｘに配置されている。図１のメモリセルＭＣはＳＲＡＭセルの例を示している。図１のメモリセルＭＣは、６つのトランジスタＱ１～Ｑ６を有する。トランジスタＱ１とＱ３はＰＭＯＳトランジスタであり、トランジスタＱ２、Ｑ４～Ｑ６はＮＭＯＳトランジスタである。トランジスタＱ１、Ｑ２は電源電圧ノードと接地ノードの間にカスコード接続されている。同様に、トランジスタＱ３、Ｑ４は電源電圧ノードと接地ノードの間にカスコード接続されている。トランジスタＱ１、Ｑ２の両ゲートは、トランジスタＱ３、Ｑ４の両ドレインとトランジスタＱ６のソースに接続されている。同様に、トランジスタＱ３、Ｑ４の両ゲートは、トランジスタＱ１、Ｑ２の両ドレインとトランジスタＱ５のソースに接続されている。
【0016】
トランジスタＱ５、Ｑ６の両ゲートは、書き込みワード線ＷＷＬｉ（図２の例ではＷＷＬ０）に接続されている。トランジスタＱ５、Ｑ６の両ドレインは書き込みビット線対ＷＢＬ＜＋＞、ＷＢＬ＜－＞に接続されている。
【0017】
図１の半導体集積回路１は、演算制御回路２を備えている。演算制御回路２は、ビット線対ＢＬ＜＋＞、ＢＬ＜－＞と対応するメモリセルＭＣの出力ノードｎ１、ｎ２との間に接続されている。演算制御回路２は、対応するメモリセルＭＣから出力された第１データと、対応するワード線から供給される第２データとの乗算を行うとともに、乗算結果に基づいて一方のビット線ＢＬ＜＋＞又は他方のビット線ＢＬ＜－＞をディスチャージする。一方のビット線ＢＬ＜＋＞又は他方のビット線ＢＬ＜－＞のディスチャージは、乗算結果同士の和演算、すなわち積和演算を行うことと等価である。本明細書では、メモリセルＭＣと、対応する演算制御回路２とを合わせてメモリセル回路３と呼ぶ。
【0018】
演算制御回路２は、トランジスタＱ７～Ｑ１２を有する。トランジスタＱ７～Ｑ１２はＮＭＯＳトランジスタである。一方のビット線ＢＬ＜＋＞と接地ノードの間には、トランジスタＱ７、Ｑ８がカスコード接続されている。トランジスタＱ７のゲートはワード線ＷＬ１に接続されている。トランジスタＱ８のゲートは、トランジスタＱ３、Ｑ４のゲートと、トランジスタＱ１、Ｑ２の両ドレインに接続されている。
【0019】
他方のビット線ＢＬ＜－＞と接地ノードの間には、トランジスタＱ９、Ｑ１０がカスコード接続されている。トランジスタＱ９のゲートはワード線ＷＬ１に接続されている。トランジスタＱ１０のゲートは、トランジスタＱ１、Ｑ２のゲートと、トランジスタＱ３、Ｑ４の両ドレインに接続されている。
【0020】
他方のビット線ＢＬ＜－＞と接地ノードの間には、トランジスタＱ１１、Ｑ１２がカスコード接続されている。トランジスタＱ１１のゲートはワード線ＷＬ０に接続されている。トランジスタＱ１２のゲートは電源電圧ノードに接続されており、常時オンしている。よって、ワード線ＷＬ０が選択されているとき（論理０のとき）、他方のビット線ＢＬ＜－＞はトランジスタＱ１１、Ｑ１２によってディスチャージされる。
【0021】
図２は図１の半導体集積回路１内のビット線対ＢＬ＜＋＞、ＢＬ＜－＞を流れるディスチャージ電流を模式的に示す図である。図２に示すように、ビット線対ＢＬ＜＋＞、ＢＬ＜－＞には、複数のメモリセル回路３が接続されている。各メモリセル回路３は、メモリセルＭＣと、対応する演算制御回路２とを有する。図２の矢印線は、ビット線対ＢＬ＜＋＞、ＢＬ＜－＞に流れるディスチャージ電流の方向を示している。一方のビット線ＢＬ＜＋＞又は他方のビット線ＢＬ＜－＞から各メモリセル回路３に対してディスチャージ電流が流れることにより、一方のビット線ＢＬ＜＋＞又は他方のビット線ＢＬ＜－＞はディスチャージされる。図２に示すように、図１の半導体集積回路１では、一方のビット線ＢＬ＜＋＞と他方のビット線ＢＬ＜－＞のいずれか一方が、排他的にディスチャージされる。
【0022】
図１の半導体集積回路１では、ワード線ＷＬ０、ＷＬ１のいずれかが選択される（論理１になる）たびに、ビット線対ＢＬ＜＋＞、ＢＬ＜－＞のうちいずれかのビット線が排他的にディスチャージされる。すなわち、一方のビット線ＢＬ＜＋＞がディスチャージされるときは他方のビット線ＢＬ＜－＞はディスチャージされず、他方のビット線ＢＬ＜－＞がディスチャージされるときは一方のビット線ＢＬ＜＋＞はディスチャージされない。
【0023】
図１の半導体集積回路１は、積和演算を行うために利用できる。メモリセルＭＣは、積和演算のための重み係数を第１データとして記憶することができる。ワード線ＷＬ０、ＷＬ１の論理は、積和演算の際に重み係数に掛け合わされる第２データに対応する。このように、１個のメモリセルＭＣを用いて、重み係数を表す第１データとワード線から供給される第２データとの乗算を行うことができる。ビット線対ＢＬ＜＋＞、ＢＬ＜－＞に接続された複数のメモリセル回路３にて、重み係数を表す第１データとワード線から供給される第２データとの乗算を複数回行うことができ、これら乗算の和である積和演算結果はビット線対ＢＬ＜＋＞、ＢＬ＜－＞のディスチャージ量で表すことができる。よって、ビット線対ＢＬ＜＋＞、ＢＬ＜－＞から、積和演算の結果を出力することができる。
【0024】
図３は図１のメモリセルＭＣ内の重み係数を示す第１データとワード線の論理を示す第２データとの乗算結果とビット線対ＢＬ＜＋＞、ＢＬ＜－＞のディスチャージとの対応関係を示す図である。図３に示すように、第１データと第２データはともに２値（０と１）のデータを取りうる。第１データと第２データがともに１のときのみ、一方のビット線ＢＬ＜＋＞はディスチャージされる。このとき、トランジスタＱ７、Ｑ８がともにオンし、一方のビット線ＢＬ＜＋＞は、トランジスタＱ７、Ｑ８を通って接地ノードにディスチャージされ、電位が下がる。他方のビット線ＢＬ＜－＞は、トランジスタＱ１０がオフであるため、ディスチャージは行われない。第１データと第２データの少なくとも一方が０のときは、一方のビット線ＢＬ＜＋＞はディスチャージされない。第２データが１になるのはワード線ＷＬ１が選択された場合であり、第２データが０になるのはワード線ＷＬ０が選択された場合である。
【0025】
第１データと第２データが（０，１）の場合には、トランジスタＱ９、Ｑ１０がともにオンし、他方のビット線ＢＬ＜－＞は、トランジスタＱ９、Ｑ１０を通って接地ノードにディスチャージされ、電位が下がる。一方のビット線ＢＬ＜＋＞は、トランジスタＱ８がオフであるため、ディスチャージは行われない。
【0026】
第１データと第２データが（０，０）又は（１，０）の場合には、トランジスタＱ１１がオンする。トランジスタＱ１２は常にオンしているため、トランジスタＱ１１がオンすると、他方のビット線ＢＬ＜－＞は、トランジスタＱ１１、Ｑ１２を通って接地ノードにディスチャージされる。このように、ワード線ＷＬ０は、メモリセルＭＣとの乗算には用いられず、ワード線ＷＬ０が選択された場合は、無条件で他方のビット線ＢＬ＜－＞がディスチャージされる。
【0027】
図４Ａは一方のビット線ＢＬ＜＋＞の電位とディスチャージ電流を示す図、図４Ｂは他方のビット線ＢＬ＜－＞の電位とディスチャージ電流を示す図である。図４Ａ及び図４Ｂの横軸はビット線電位を示し、縦軸はディスチャージ電流を示している。ディスチャージを行うたびにビット線電位は下がるため、図４Ａ及び図４Ｂの横軸は、正確には、ビット線電位の絶対値である。
【0028】
図４Ａ及び図４Ｂには、複数の分布波形が図示されている。これらの分布波形は、ビット線対ＢＬ＜＋＞、ＢＬ＜－＞をディスチャージするたびに、ビット線電位の変動幅が変化し、かつディスチャージ電流も変化する様子を示している。隣接する分布波形の間隔は、図１のトランジスタＱ７、Ｑ８のドレイン－ソース間電圧Ｖdsの電圧レベル、及びトランジスタＱ９、Ｑ１０のドレイン－ソース間電圧Ｖdsの電圧レベルに依存する。
【0029】
複数の分布波形からわかるように、ビット線対ＢＬ＜＋＞、ＢＬ＜－＞のディスチャージ回数が少ないほど、ビット線対ＢＬ＜＋＞、ＢＬ＜－＞を流れるディスチャージ電流は大きく、かつビット線電位の変動幅も小さい。ディスチャージ回数が４回くらいまでは、分布波形の間隔が離れており、ビット線対ＢＬ＜＋＞、ＢＬ＜－＞の電位を検出することにより、ディスチャージ回数を正確に特定することができる。
【0030】
ディスチャージ回数が５回以上になると、上述した電圧Ｖdsの電圧レベルが小さくなり、隣接する分布波形同士が重なり合う。分布波形同士が重なり合うと、ビット線対ＢＬ＜＋＞、ＢＬ＜－＞の電位では、ディスチャージ回数を正確に特定できなくなり、積和演算の値を誤って判断してしまうおそれがある。
【0031】
図４Ａ及び図４Ｂに示すように、ビット線対ＢＬ＜＋＞、ＢＬ＜－＞のいずれかのビット線でディスチャージが生じた場合、初めてディスチャージする場合のディスチャージ電流が最大で、かつビット線電位の変動幅が最小である。ビット線対ＢＬ＜＋＞、ＢＬ＜－＞が一度もディスチャージされていない場合、一方のビット線ＢＬ＜＋＞と他方のビット線ＢＬ＜－＞のディスチャージ電流はゼロである。図４Ａ及び図４Ｂでは、一方のビット線ＢＬ＜＋＞のディスチャージ電流がゼロの場合をＤ０、他方のビット線ＢＬ＜－＞のディスチャージ電流がゼロの場合をＤ８としている。図４Ａでは、一方のビット線ＢＬ＜＋＞のディスチャージ回数が増えるたびに、Ｄ０から１ずつインクリメントしたＤ番号を割り当てている。一方、図４Ｂでは、他方のビット線ＢＬ＜－＞のディスチャージ回数が増えるたびに、Ｄ８から１ずつディクリメントしたＤ番号を割り当てている。
【0032】
図４Ａ及び図４Ｂに示すように、ディスチャージ回数が多くなるに従って、ディスチャージ電流が小さくなるとともに、ビット線電位の変動幅が大きくなる。ディスチャージ回数が５回を超えると、隣接するビット線電位の変動幅同士が重なり合うため、ビット線の電位ではディスチャージ回数を特定できなくなる。
【0033】
図４Ａ及び図４Ｂにおいて、一方のビット線ＢＬ＜＋＞がＤ１の場合は、他方のビット線ＢＬ＜－＞はＤ１になる。図４Ａと図４Ｂからわかるように、一方のビット線ＢＬ＜＋＞と他方のビット線ＢＬ＜－＞で、Ｄ１のディスチャージ電流を比較すると、一方のビット線ＢＬ＜＋＞の方がはるかに大きい。よって、一方のビット線ＢＬ＜＋＞の電位に基づいて、ビット線対ＢＬ＜＋＞、ＢＬ＜－＞のデータを特定する。また、一方のビット線ＢＬ＜＋＞がＤ７の場合は、他方のビット線ＢＬ＜－＞はＤ７になる。図４Ａと図４Ｂからわかるように、一方のビット線ＢＬ＜＋＞と他方のビット線ＢＬ＜－＞で、Ｄ７のディスチャージ電流を比較すると、他方のビット線ＢＬ＜－＞の方がはるかに大きい。よって、他方のビット線ＢＬ＜－＞の電位に基づいて、ビット線対ＢＬ＜＋＞、ＢＬ＜－＞のデータを特定する。
【0034】
あるビット線にディスチャージ電流が流れると、そのビット線の電位は低下する。よって、一方のビット線ＢＬ＜＋＞の電位と他方のビット線ＢＬ＜－＞の電位を比較して、電位が高い方のビット線に基づいてディスチャージ回数を特定するのが望ましい。電位が高い方のビット線を選択するということは、図４Ａの破線より左側の４つの分布波形に対応するビット線電位と、図４Ｂの破線より左側の４つの分布波形に対応するビット線電位に基づいてディスチャージ回数を特定することを意味する。また、一方のビット線ＢＬ＜＋＞がＤ４の場合のディスチャージ電流と、他方のビット線ＢＬ＜－＞がＤ４の場合のディスチャージ電流はほぼ同じであり、どちらに基づいてビット線対ＢＬ＜＋＞、ＢＬ＜－＞のデータを決定してもよいが、一方のビット線ＢＬ＜＋＞の電位と他方のビット線ＢＬ＜－＞の電位のうち、電位が高い方のビット線を選択するようにすれば、どちらのビット線を選択するかの判断に迷うことはない。
【0035】
このように、本実施形態では、図４Ａと図４Ｂの破線よりも左側のディスチャージ電流に基づいて、ビット線対ＢＬ＜＋＞、ＢＬ＜－＞のデータを特定する。より具体的には、Ｄ１～Ｄ３の場合は、一方のビット線ＢＬ＜＋＞の電圧に基づいてビット線対ＢＬ＜＋＞、ＢＬ＜－＞のデータが特定され、Ｄ０、Ｄ４、Ｄ８の場合は、いずれかのビット線の電圧に基づいてビット線対ＢＬ＜＋＞、ＢＬ＜－＞のデータが特定され、Ｄ５～Ｄ７の場合は、他方のビット線ＢＬ＜－＞の電圧に基づいてビット線対ＢＬ＜＋＞、ＢＬ＜－＞のデータが特定される。
【0036】
図５は一比較例による半導体集積回路１００の回路図である。図５の半導体集積回路１００は、複数のメモリセルＭＣと、１本のワード線ＷＬと、１本のビット線ＢＬと、演算制御回路２とを備えている。図５では、図１と共通する回路素子には同一の符号を付しており、以下では相違点を中心に説明する。
【0037】
図５のメモリセルＭＣは、図１のメモリセルＭＣと同様の内部構成を有する。図１の半導体集積回路１は２本のビット線からなるビット線対ＢＬ＜＋＞、ＢＬ＜－＞を備えていたのに対し、図５の半導体集積回路１００は１本のビット線ＢＬを有する。このビット線ＢＬと接地ノードの間に、トランジスタＱ７とＱ８がカスコード接続されている。トランジスタＱ７のゲートはワード線ＷＬに接続され、トランジスタＱ８のゲートはメモリセルＭＣ内のトランジスタＱ３、Ｑ４の両ゲートと、トランジスタＱ１、Ｑ２の両ドレインに接続されている。図５の半導体集積回路１００は、１本のビット線ＢＬしか備えていないために、図１の半導体集積回路１内のトランジスタＱ９～Ｑ１２を備えていない。
【0038】
【0039】
このように、図５の半導体集積回路１００では、第１方向Ｘに配置される複数のメモリセルＭＣが、第１方向Ｘに延びる１本のビット線ＢＬに接続されている。また、第２方向Ｙに配置される１個又は複数のメモリセルＭＣに対して１本のワード線ＷＬが接続されている。
【0040】
図６は図５の半導体集積回路１００内のビット線を流れるディスチャージ電流を模式的に示す図である。図６に示すように、図５の半導体集積回路１００には、第１方向Ｘに配置された１列分の複数のメモリセル回路３に対して１本のビット線ＢＬしか接続されないため、乗算結果が１になるメモリセル回路３に対してのみ、ビット線ＢＬから対応するメモリセル回路３に対してディスチャージ電流が流れる。
【0041】
図７は図５のメモリセルＭＣ内の重み係数を示す第１データとワード線ＷＬの論理を示す第２データとの乗算結果とビット線ＢＬのディスチャージとの対応関係を示す図である。図７に示すように、第１データと第２データが（１，１）のときのみ、ビット線ＢＬがディスチャージされる。第１データと第２データが（０，０）、（０，１）、又は（１，０）のときは、ビット線ＢＬの電圧は変化しない。
【0042】
図８は図５のビット線の電位とディスチャージ電流を示す図である。図８は、図４Ａと同様に、ビット線のディスチャージ回数が増えるに従って、ディスチャージ電流が小さくなり、かつビット線電位の変動量が大きくなる。ディスチャージ回数が４回を超えると、隣接するディスチャージ回数のビット線電位同士が重なり合うため、ビット線電位を検出しても、ディスチャージ回数を精度よく特定できなくなる。
【0043】
これに対して、図１の半導体集積回路１では、一方のビット線ＢＬ＜＋＞と他方のビット線ＢＬ＜－＞を設けて、ディスチャージ電流が多く流れる方のビット線の電位に基づいて、ビット線対ＢＬ＜＋＞、ＢＬ＜－＞のデータを特定するため、図８のように電位の変動幅が大きいビット線の電位に基づいてビット線対ＢＬ＜＋＞、ＢＬ＜－＞のデータを判断しなくて済み、読出しデータの信頼性を向上できる。
【0044】
図９は図１に選択回路４を追加した半導体集積回路１を示す図である。図９の選択回路４は、一方のビット線ＢＬ＜＋＞と他方のビット線ＢＬ＜－＞のうち、電位の高い方のビット線を選択する。また、選択回路４は、選択された第２配線の電位に基づいて、ビット線対ＢＬ＜＋＞、ＢＬ＜－＞のデータを特定する。
【0045】
図１０は選択回路４の内部構成の一例を示す回路図である。図１０の選択回路４は、対称的な回路構成になっており、図１のビット線対ＢＬ＜＋＞、ＢＬ＜－＞が入力され、ビット線対ＢＬ＜＋＞、ＢＬ＜－＞を構成する一方のビット線ＢＬ＜＋＞と他方のビット線ＢＬ＜－＞の電位を比較して、電位が高い方のビット線を選択して出力する。
【0046】
図１０の選択回路４は、差動トランジスタ対Ｑ２１、Ｑ２２と、電流源を構成するトランジスタＱ２３と、データ保持回路を構成するトランジスタＱ２４～Ｑ２７と、データ保持回路の出力線をプルアップするトランジスタＱ２８、Ｑ２９と、インバータＩＶ１、ＩＶ２と、トランスファゲートＴＧ１、ＴＧ２とを有する。トランジスタＱ２１～Ｑ２５はＮＭＯＳトランジスタ、トランジスタＱ２６～Ｑ２９はＰＭＯＳトランジスタである。
【0047】
トランジスタＱ２１のゲートには一方のビット線ＢＬ＜＋＞が接続され、トランジスタＱ２２のゲートには他方のビット線ＢＬ＜－＞が接続されている。トランジスタＱ２１、Ｑ２２のソースにはトランジスタＱ２３のドレインが接続され、トランジスタＱ２３のソースは接地ノードに接続されている。トランジスタＱ２１のドレインにはトランジスタＱ２４のソースが接続され、トランジスタＱ２２のドレインにはトランジスタＱ２５のソースが接続されている。
【0048】
トランジスタＱ２４のドレインには、トランジスタＱ２６のドレインと、トランジスタＱ２５、Ｑ２７の両ゲートとが接続されている。トランジスタＱ２６のソースは電源電圧ノードに接続されている。トランジスタＱ２５のドレインには、トランジスタＱ２７のドレインと、トランジスタＱ２４、Ｑ２６の両ゲートとが接続されている。トランジスタＱ２７のソースは電源電圧ノードに接続されている。
【0049】
トランジスタＱ２４のドレインは、トランジスタＱ２８のドレインと、インバータＩＶ１の入力ノードとに接続されている。トランジスタＱ２８のソースは電源電圧ノードに接続されている。トランジスタＱ２５のドレインは、トランジスタＱ２９のドレインと、インバータＩＶ２の入力ノードとに接続されている。トランジスタＱ２９のソースは電源電圧ノードに接続されている。
【0050】
トランスファゲートＴＧ１の相補制御端子には、インバータＩＶ１の入出力ノードが接続されている。トランスファゲートＴＧ１は、相補制御端子の信号論理により、一方のビット線ＢＬ＜＋＞の電位を出力するか否かを切り替える。トランスファゲートＴＧ２の相補制御端子には、インバータＩＶ２の入出力ノードが接続されている。トランスファゲートＴＧ２は、相補制御端子の信号論理により、他方のビット線ＢＬ＜－＞の電位を出力するか否かを切り替える。
【0051】
図１０の選択回路４は、差動トランジスタ対Ｑ２１、Ｑ２２にてビット線対ＢＬ＜＋＞、ＢＬ＜－＞の電位を比較し、電位が大きい方のビット線の電位をより高くする。これにより、インバータＩＶ１、ＩＶ２のいずれか一方の出力がハイレベルになる。インバータＩＶ１又はＩＶ２の出力がハイになると、対応するトランスファゲートが開いて、対応するビット線の電位がトランスファゲートを通過して出力される。
【0052】
例えば、一方のビット線ＢＬ＜＋＞の電位が他方のビット線ＢＬ＜－＞の電位よりも高い場合は、トランジスタＱ２４のドレイン電圧がトランジスタＱ２５のドレイン電圧よりも低くなり、インバータＩＶ１の出力はハイレベルになり、インバータＩＶ２の出力はローレベルになる。よって、インバータＩＶ１の出力で制御されるトランスファゲートＴＧ１が開いて、一方のビット線ＢＬ＜＋＞が選択されて、一方のビット線ＢＬ＜＋＞の電位がトランスファゲートＴＧ１を通って出力される。このとき、トランスファゲートＴＧ２は閉じているため、トランスファゲートＴＧ２の出力ノードはハイインピーダンスになる。
【0053】
選択回路４は、トランスファゲートＴＧ１、ＴＧ２の出力信号のうち、ハイインピーダンスでない信号の電位に基づいて、ビット線対ＢＬ＜＋＞、ＢＬ＜－＞のデータを特定する。
【0054】
このように、第１の実施形態では、メモリセル回路３にビット線対ＢＬ＜＋＞、ＢＬ＜－＞を接続し、ビット線対ＢＬ＜＋＞、ＢＬ＜－＞を構成する一方のビット線ＢＬ＜＋＞の電位と他方のビット線ＢＬ＜－＞の電位のうち、電位が高い方のビット線の電位に基づいてビット線対ＢＬ＜＋＞、ＢＬ＜－＞のデータを特定する。これにより、ビット線電位の変動幅ができるだけ小さい方のビット線の電位に基づいてビット線の論理を特定でき、読出しデータの信頼性を向上できる。本実施形態の半導体集積回路１内のメモリセルＭＣに重み係数からなる第１データを記憶し、重み係数に掛け合わせる第２データをワード線ＷＬ０、ＷＬ１にて供給することで、演算制御回路２内で乗算を行い、乗算同士の和演算を行うことができ、積和演算処理を半導体集積回路１内で完結させることができる。
【0055】
（第２の実施形態）
図１の半導体集積回路１は、メモリセルＭＣに対して２本のワード線ＷＬ０、ＷＬ１を配置している。図１の半導体集積回路１では、２本のワード線ＷＬ０、ＷＬ１のうちワード線ＷＬ０は、メモリセルＭＣ内のデータとの乗算には用いられておらず、ワード線ＷＬ０が選択されたときに他方のビット線ＢＬ＜－＞をディスチャージする目的で用いられている。
図１の半導体集積回路１は、メモリセルＭＣに対して２本のワード線ＷＬ０、ＷＬ１を配置している。図１の半導体集積回路１では、２本のワード線ＷＬ０、ＷＬ１のうちワード線ＷＬ０は、メモリセルＭＣ内のデータとの乗算には用いられておらず、ワード線ＷＬ０が選択されたときに他方のビット線ＢＬ＜－＞をディスチャージする目的で用いられている。
【0056】
ワード線ＷＬ０の選択数を数える手段があれば、図１のワード線ＷＬ０とトランジスタＱ１１、Ｑ１２は必ずしも必要ではない。そこで、第２の実施形態による半導体集積回路１ａは、ワード線ＷＬ０を省略して、メモリセルＭＣに対して１本のワード線を配置するものである。
【0057】
【0058】
図１１の半導体集積回路１ａは、図１からワード線ＷＬ０とトランジスタＱ１１、Ｑ１２を省略した回路構成を有し、メモリセル回路３よりも簡略化されたメモリセル回路３ａを有する。図１１において、ワード線ＷＬ１が選択されているときの回路動作は、図１と同じである。
【0059】
ワード線ＷＬ１が選択されており、かつメモリセルＭＣ内にデータ１が記憶されている場合には、一方のビット線ＢＬ＜＋＞がトランジスタＱ７、Ｑ８を介してディスチャージされる。また、ワード線ＷＬ１が選択されており、かつメモリセルＭＣ内にデータ０が記憶されている場合には、他方のビット線ＢＬ＜－＞がトランジスタＱ９、Ｑ１０を介してディスチャージされる。
【0060】
図１１の半導体集積回路１ａは、ワード線ＷＬ０が存在しないため、ワード線ＷＬ０が選択された場合（第２データが０の場合）の積和演算を行うことはできない。ただし、ビット線対ＢＬ＜＋＞、ＢＬ＜－＞に接続されるメモリセル回路３ａの総数から、ワード線ＷＬ１の選択数を減じることにより、ワード線ＷＬ０の選択数を把握することができる。
【0061】
以下では、ビット線対ＢＬ＜＋＞、ＢＬ＜－＞に接続されているメモリセル回路３ａの総数が８の場合について説明する。図１２Ａはワード線ＷＬ１が８回連続して選択された場合の一方のビット線ＢＬ＜＋＞の電位とディスチャージ電流の特性を示す図である。図１２Ａの横軸はビット線電位を示し、縦軸はディスチャージ電流を示している。ワード線ＷＬ１が選択され、かつメモリセルＭＣに記憶された重み係数が１の場合に、一方のビット線ＢＬ＜＋＞はディスチャージされる。ディスチャージの回数が多くなるほど、トランジスタＱ７、Ｑ８のドレイン－ソース間電圧Ｖdsが小さくなり、ビット線電位の変動が大きくなる。
【0062】
ワード線ＷＬ１が８回連続して選択された場合、図１２Ａに示す一方のビット線ＢＬ＜＋＞の特性は図４Ａの特性とほぼ同じになり、図１２Ｂに示す他方のビット線ＢＬ＜－＞の特性も図４Ｂとほぼ同じになる。よって、一方のビット線ＢＬ＜＋＞と他方のビット線ＢＬ＜－＞のうち、ビット線電位の高い方に基づいて、ビット線対ＢＬ＜＋＞、ＢＬ＜－＞のデータを精度よく特定することができる。
【0063】
ところが、ビット線対ＢＬ＜＋＞、ＢＬ＜－＞に接続された８個のメモリセルＭＣのうち、ワード線ＷＬ１の選択数が８未満の場合には、一方のビット線ＢＬ＜＋＞又は他方のビット線ＢＬ＜－＞の電位だけでは、ビット線対ＢＬ＜＋＞、ＢＬ＜－＞のデータを正しく特定できない。その理由は、ワード線ＷＬ１の選択数が８未満ということは、ワード線ＷＬ０の選択数が１以上であることを意味しており、図１１の半導体集積回路１ａにはワード線ＷＬ０が存在しないため、ワード線ＷＬ０が選択された場合（第２データが０の場合）の乗算結果に基づいてビット線対ＢＬ＜＋＞、ＢＬ＜－＞のディスチャージができないためである。
【0064】
図１３Ａはワード線ＷＬ１が７回選択された場合の一方のビット線ＢＬ＜＋＞の電位とディスチャージ電流の特性を示す図である。図１３Ｂはワード線ＷＬ１が７回選択された場合の他方のビット線ＢＬ＜－＞の電位とディスチャージ電流の特性を示す図である。図１３Ａに示す一方のビット線ＢＬ＜＋＞の特性は正しいため、ディスチャージ回数が４回以内であれば、図１３Ａの特性から、一方のビット線ＢＬ＜＋＞のディスチャージ回数を正確に検出できる。
【0065】
その一方で、図１３Ｂに示す他方のビット線ＢＬ＜－＞の特性は正しくない。その理由は、図１に示すように、他方のビット線ＢＬ＜－＞は、ワード線ＷＬ０が選択された数分だけディスチャージされるが、図１３Ｂの特性には、ワード線ＷＬ０の選択によるディスチャージが反映されていないためである。図１１の回路には、ワード線ＷＬ０が存在しないため、ワード線ＷＬ０が選択された数分だけ他方のビット線ＢＬ＜－＞をディスチャージすることはできない。
【0066】
そこで、本実施形態では、補正回路を設けて、ワード線ＷＬ１の選択数をカウントする。ワード線ＷＬ１の選択数がわかれば、その数を、ビット線対ＢＬ＜＋＞、ＢＬ＜－＞に接続されたメモリセル回路３ａの総数から減じることで、ワード線ＷＬ０の選択数を把握できる。ワード線ＷＬ０の選択数を把握できれば、図１３Ｂの特性から得られるディスチャージ回数を補正することができる。
【0067】
例えば、図１３Ｂに基づいてディスチャージ回数が２回と特定できても、ワード線ＷＬ０が１回選択されている場合には、他のビット線ＢＬ＜－＞のディスチャージ回数は３回となる。このように、本実施形態では、補正回路にてワード線ＷＬ１又はＷＬ０の選択数を検出して、図１３Ｂから特定されるディスチャージ回数を補正する。
【0068】
図１４Ａはワード線ＷＬ１が０回選択された場合の一方のビット線ＢＬ＜＋＞の電位とディスチャージ電流を示す図である。図１４Ｂはワード線ＷＬ１が０回選択された場合の他方のビット線ＢＬ＜－＞の電位とディスチャージ電流を示す図である。この場合、一方のビット線ＢＬ＜＋＞と他方のビット線ＢＬ＜－＞はいずれも電位の変動は生じず、かつディスチャージ電流も流れない。しかしながら、実際には、ワード線ＷＬ０が８回選択されているため、図１４Ｂに示す他方のビット線ＢＬ＜－＞は、８回分のディスチャージが行われるはずであり、図１４Ｂの特性は補正されるべきである。
【0069】
以上のように、ワード線ＷＬ１の選択数が、ビット線対ＢＬ＜＋＞、ＢＬ＜－＞に接続されるメモリセル回路３の数よりも少ない場合には、ビット線ＢＬ＜－＞のデータを補正回路により補正する必要がある。
【0070】
図１５は補正回路５を備えた半導体集積回路１ｂの第１例を示す図である。図１５の半導体集積回路１ｂは、図１１の構成に加えて、選択回路４と、補正回路５と、第１参照セル群７と、第１参照ビット線対（第３配線対）ＢＬ１＜＋＞、ＢＬ１＜－＞と、第１カウンタ８とを有する。
【0071】
選択回路４は、一方のビット線ＢＬ＜＋＞と他方のビット線ＢＬ＜－＞のうち、電位の高い方を選択する。また、選択回路４は、選択されたビット線の電位に基づいて、ビット線対ＢＬ＜＋＞、ＢＬ＜－＞のデータを特定する。
【0072】
補正回路５は、選択回路４で特定されたビット線対ＢＬ＜＋＞、ＢＬ＜－＞のデータを補正する。上述したように、図１１の半導体集積回路１ａにおける他方のビット線ＢＬ＜－＞の電位は、ワード線ＷＬ０によるディスチャージが反映されていないため、補正回路５にて、ワード線ＷＬ０のディスチャージ回数分の補正を行う。
【0073】
第１参照セル群７は、図１１のビット線対ＢＬ＜＋＞、ＢＬ＜－＞に接続されるメモリセル回路３と同数の第１参照メモリセル回路３ｒ１を有する。個々の第１参照メモリセル回路３ｒ１は、図１１のメモリセル回路３と同様に、第１参照メモリセルＭＣｒ１と演算制御回路２とを有し、ワード線ＷＬ１に接続されている。ワード線ＷＬ１は、図１１の各メモリセル回路３が接続されるワード線ＷＬ１と同じである。複数の第１参照メモリセル回路３ｒ１内の各第１参照メモリセルＭＣｒ１には、データ１が記憶される。複数の第１参照セル群７は、第１参照ビット線対ＢＬ１＜＋＞、ＢＬ１＜－＞に接続されている。第１参照ビット線対ＢＬ１＜＋＞、ＢＬ１＜－＞は、図１１のビット線対ＢＬ＜＋＞、ＢＬ＜－＞とは別個に設けられる。
【0074】
ワード線ＷＬ１が選択された場合、対応する第１参照メモリセル回路３ｒ１から一方の第１参照ビット線にディスチャージ電流が流れて、一方の第１参照ビット線がディスチャージされる。
【0075】
このように、一方の第１参照ビット線は、ワード線ＷＬ１の選択数に応じた回数のディスチャージが行われる。
【0076】
第１カウンタ８は、第１参照ビット線対ＢＬ１＜＋＞、ＢＬ１＜－＞の電位に基づいて、ワード線ＷＬ１の選択数をカウントする。より具体的には、一方の第１参照ビット線ＢＬ１＜＋＞は、ワード線ＷＬ１が選択されるたびにディスチャージされるため、第１カウンタ８は、一方の第１参照ビット線ＢＬ１＜＋＞の電位に基づいて、ワード線ＷＬ１の選択数をカウントする。第１カウンタ８は、第１参照メモリセル回路３ｒ１の数分のカウントを最大行うことができる。なお、第１参照ビット線ＢＬ１＜＋＞のディスチャージ回数が増えるほど、第１参照ビット線ＢＬ１＜＋＞の電位の変動幅が大きくなり、ディスチャージ回数を正確に判別できなくなるおそれがある。よって、図１５の第１参照メモリセル回路３ｒ１の電源電圧レベルをメモリセル回路３ａの電源電圧レベルよりも高くするなどして、ワード線ＷＬ１の選択数が多くても、第１参照ビット線ＢＬ１＜＋＞の電位変動幅が大きくなりすぎないようにするのが望ましい。
【0077】
補正回路５は、第１カウンタ８のカウント値に基づいて、選択回路４で特定されたビット線対ＢＬ＜＋＞、ＢＬ＜－＞のデータを補正する。例えば、第１カウンタ８のカウント値によって、ワード線ＷＬ１の選択数が７回であることがわかると、図１３Ｂの特性により得られた値Ｄ７をＤ６に補正する。
【0078】
図１３Ｂは補正前の他方のビット線ＢＬ＜－＞のデータと補正後のデータとの対応関係を示している。ビット線対ＢＬ＜＋＞、ＢＬ＜－＞に８個のメモリセルＭＣが接続されており、ワード線ＷＬ１が７回選択された場合は、補正回路５を用いることで、補正前のデータＤ８～Ｄ１は、Ｄ７～Ｄ０に補正される。
【0079】
図１５の第１参照セル群７は、ワード線ＷＬ１に接続されているため、ワード線ＷＬ１の選択数がゼロの場合にビット線対ＢＬ＜＋＞、ＢＬ＜－＞のデータを正しく補正できないおそれがある。
【0080】
図１６は補正回路５を備えた半導体集積回路１ｃの第２例を示す図である。図１６の半導体集積回路１ｃは、図１５の構成に加えて、第２参照セル群９と、第４配線対ＢＬ２＜＋＞、ＢＬ２＜－＞と、第２カウンタ１０とを有する。
【0081】
第２参照セル群９は、図１１のビット線対ＢＬ＜＋＞、ＢＬ＜－＞に接続されるメモリセル回路３と同数の第２参照メモリセル回路３ｒ２を有する。個々の第２参照メモリセル回路３ｒ２は、図１１のメモリセル回路３と同様に、参照メモリセルＭＣと演算制御回路２とを有し、ワード線ＷＬ０に接続されている。ワード線ＷＬ０は、図１１の半導体集積回路１ａには設けられていないため、新たに設ける必要がある。
【0082】
複数の第２参照メモリセル回路３ｒ２内の各第２参照メモリセルＭＣｒ２には、データ０が記憶される。このように、第２参照メモリセルＭＣｒ２には、第１参照メモリセルＭＣｒ１とは逆論理のデータが記憶される。複数の第２参照セル群９は、第２参照ビット線対ＢＬ２＜＋＞、ＢＬ２＜－＞に接続されている。第２参照ビット線対ＢＬ２＜＋＞、ＢＬ２＜－＞は、図１１のビット線対ＢＬ＜＋＞、ＢＬ＜－＞とは別個に設けられる。
【0083】
ワード線ＷＬ０が選択された場合、対応する第２参照メモリセル回路３ｒ２から一方の第２参照ビット線にディスチャージ電流が流れて、一方の第２参照ビット線がディスチャージされる。
【0084】
このように、一方の第２参照ビット線は、ワード線ＷＬ０の選択数に応じた回数のディスチャージが行われる。
【0085】
第２カウンタ１０は、第２参照ビット線対ＢＬ２＜＋＞、ＢＬ２＜－＞の電位に基づいて、ワード線ＷＬ０の選択数をカウントする。より具体的には、一方の第２参照ビット線ＢＬ２＜－＞は、ワード線ＷＬ０が選択されるたびにディスチャージされるため、第２カウンタ１０は、一方の第２参照ビット線ＢＬ２＜－＞の電位に基づいて、ワード線ＷＬ０の選択数をカウントする。第２カウンタ１０は、第２参照メモリセル回路３ｒ２の数分のカウントを最大行うことができる。
【0086】
補正回路５は、第１カウンタ８のカウント値と第２カウンタ１０のカウント値の少なくとも一方に基づいて、選択回路４で特定されたビット線対ＢＬ＜＋＞、ＢＬ＜－＞のデータを補正する。例えば、第２カウンタ１０のカウント値によって、ワード線ＷＬ０の選択数が８回であることがわかると、図１４Ｂの特性により得られた値Ｄ８をＤ０に補正する。第１カウンタ８と第２カウンタ１０は、第１参照ビット線ＢＬ１＜＋＞、第２参照ビット線ＢＬ２＜－＞のディスチャージ回数をカウントするが、ディスチャージ回数が増えるほど、第１参照ビット線ＢＬ１＜＋＞、第２参照ビット線ＢＬ２＜－＞の電位の変動幅が大きくなり、ディスチャージ回数を正確に判別できなくなる。よって、補正回路５は、第１参照ビット線ＢＬ１＜＋＞、第２参照ビット線ＢＬ２＜－＞のうち、ディスチャージ回数が少ない方のカウント値に基づいて、ワード線ＷＬ０又はＷＬ１の選択数を把握するのが望ましい。
【0087】
このように、第２の実施形態では、メモリセル回路３ごとに１本のワード線を設けることで、第１の実施形態と同様の積和演算を行うことができる。よって、第１の実施形態よりも、メモリセル回路３の回路構成を簡略化できる。第２の実施形態の場合、ワード線ＷＬ０を省略しているため、ワード線ＷＬ０を選択する積和演算を行う場合には、ビット線対ＢＬ＜＋＞、ＢＬ＜－＞のデータを補正する必要がある。このため、補正回路５を設けて、ワード線ＷＬ１又はＷＬ０の選択数を検出して、検出された選択数に基づいてビット線対ＢＬ＜＋＞、ＢＬ＜－＞のデータを補正することで、第１の実施形態と同様の精度でビット線対ＢＬ＜＋＞、ＢＬ＜－＞のデータを特定できる。補正回路５や第１参照セル群７、第２参照セル群９、第１カウンタ８、第２カウンタ１０などを設ける必要があるが、これらの追加回路は、積和演算を行う複数のメモリセル回路３を含むメモリセルＭＣアレイに対して１つ設ければよいため、メモリセル回路３の内部構成を簡易化できることで、メモリセルＭＣアレイのサイズを第１の実施形態よりも大幅に削減でき、半導体集積回路１ａ全体としても、第１の実施形態よりも小型化できる。
【0088】
（第３の実施形態）
第１又は第２の実施形態による半導体集積回路１、１ａ、１ｂ、１ｃは、計算モデルを生成して任意の情報処理を行う情報処理装置に適用することができる。図１７は情報処理装置１１の一例を示すブロック図である。図１７の情報処理装置１１は、入力部１２と、学習部１３と、本実施形態による半導体集積回路１と、モデル生成部１４と、モデル記憶部１５と、情報処理部１６とを備えている。図１７の情報処理装置の全体は、同一または複数の半導体基板上に形成可能である。なお、図１７では、図１の半導体集積回路１を有する例を示しているが、半導体集積回路１ａ、１ｂ又は１ｃを用いることも可能である。
第１又は第２の実施形態による半導体集積回路１、１ａ、１ｂ、１ｃは、計算モデルを生成して任意の情報処理を行う情報処理装置に適用することができる。図１７は情報処理装置１１の一例を示すブロック図である。図１７の情報処理装置１１は、入力部１２と、学習部１３と、本実施形態による半導体集積回路１と、モデル生成部１４と、モデル記憶部１５と、情報処理部１６とを備えている。図１７の情報処理装置の全体は、同一または複数の半導体基板上に形成可能である。なお、図１７では、図１の半導体集積回路１を有する例を示しているが、半導体集積回路１ａ、１ｂ又は１ｃを用いることも可能である。
【0089】
入力部１２は、計算モデルの生成に必要な種々の情報を入力する。学習部１３は、計算モデルで用いられるニューラルネットワークの重み係数を更新する処理を行う。図１７の情報処理装置１１は、ニューラルネットワークの入力データと重み係数との積和演算を半導体集積回路１内で行う。学習部１３は、半導体集積回路１のビット線対ＢＬ＜＋＞、ＢＬ＜－＞に出力される積和演算結果を取得して、重み係数を更新する学習処理を行う。半導体集積回路１は、学習部１３の内部に設けてもよい。
【0090】
モデル生成部１４は、学習部１３による学習結果を反映させた計算モデルを生成する。計算モデルは、更新済みの重み係数を含むニューラルネットワークを有する。計算モデルに入力データを与えることで、学習結果を反映させた出力データが得られる。モデル記憶部１５は、モデル生成部１４が生成した計算モデルを記憶する。
【0091】
情報処理部１６は、モデル記憶部１５に記憶された学習済みの計算モデルに対して、入力部１２から入力されたデータを入力してニューラルネットワークで積和演算処理を行って、所定の情報処理を行った結果を取得する。このとき、情報処理部１６は、積和演算処理を半導体集積回路１にて行うことで、迅速に積和演算処理を行うことができる。
【0092】
図１７は情報処理装置１１の一例であり、本実施形態による半導体集積回路１は、必ずしもニューラルネットワークの重み係数と入力データとの積和演算に特化したものではなく、種々の積和演算に適用可能である。
このように、第３の実施形態では、すべてハードウェアでニューラルネットワークを利用した積和演算を行えるため、きわめて高速に積和演算及び情報処理を行うことができる。
このように、第３の実施形態では、すべてハードウェアでニューラルネットワークを利用した積和演算を行えるため、きわめて高速に積和演算及び情報処理を行うことができる。
【0093】
本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
【符号の説明】
【0094】
１、１ａ、１ｂ、１ｃ 半導体集積回路、２ 演算制御回路、３、３ａ メモリセル回路、３ｒ１ 第１参照メモリセル回路、３ｒ２ 第２参照メモリセル回路、４ 選択回路、５ 補正回路、７ 第１参照セル群、８ 第１カウンタ、９ 第２参照セル群、１０ 第２カウンタ、１１ 情報処理装置、１２ 入力部、１３ 学習部、１４ モデル生成部、１５ モデル記憶部、１６ 情報処理部、１００ 半導体集積回路
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12A】
【図12B】
【図13A】
【図13B】
【図14A】
【図14B】
【図15】
【図16】
【図17】