特開 2022-145009 半導体集積回路及びアナログデジタル変換器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022145009

(43)【公開日】2022-10-03

(54)【発明の名称】半導体集積回路及びアナログデジタル変換器

(51)【国際特許分類】

   G06G 7/60 20060101AFI20220926BHJP

   H03M 1/50 20060101ALI20220926BHJP

   H03H 17/02 20060101ALI20220926BHJP

   G06F 7/523 20060101ALI20220926BHJP

【ＦＩ】

G06G7/60

H03M1/50

H03H17/02 655A

G06F7/523

【審査請求】未請求

【請求項の数】19

【出願形態】ＯＬ

(21)【出願番号】P 2021046249

(22)【出願日】2021-03-19

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100091487

【弁理士】

【氏名又は名称】中村 行孝

(74)【代理人】

【識別番号】100120031

【弁理士】

【氏名又は名称】宮嶋 学

(74)【代理人】

【識別番号】100107582

【弁理士】

【氏名又は名称】関根 毅

(74)【代理人】

【識別番号】100118843

【弁理士】

【氏名又は名称】赤岡 明

(74)【代理人】

【識別番号】100103263

【弁理士】

【氏名又は名称】川崎 康

(72)【発明者】

【氏名】川澄 篤

【テーマコード（参考）】

5J022

【Ｆターム（参考）】

5J022AA11

5J022BA06

5J022CA10

5J022CB01

5J022CD02

5J022CD03

5J022CD04

5J022CE04

5J022CF01

(57)【要約】

【課題】ハードウェア構成を複雑化することなく、積和演算をハードウェアで精度よく行うことができるようにする。
【解決手段】半導体集積回路は、メモリセルに記憶された第１データと第１配線上の第２データとの乗算データが第１論理のときにディスチャージされる第２配線のディスチャージ量に応じたタイミングで論理が遷移する２値信号を生成するデジタル信号生成器と、２値信号の論理が遷移するタイミングを検出する遷移タイミング検出器と、を備える。
【選択図】図１

【特許請求の範囲】

【請求項1】

メモリセルに記憶された第１データと第１配線上の第２データとの乗算データが第１論理のときにディスチャージされる第２配線のディスチャージ量に応じたタイミングで論理が遷移する２値信号を生成するデジタル信号生成器と、
前記２値信号の論理が遷移するタイミングを検出する遷移タイミング検出器と、を備える、半導体集積回路。

【請求項2】

前記遷移タイミング検出器は、前記２値信号を、前記第２配線のそれぞれ異なるディスチャージ量に応じたタイミングで論理が遷移する複数の参照２値信号と比較する複数の論理演算器を有する、請求項１に記載の半導体集積回路。

【請求項3】

前記２値信号の論理が変化するタイミングより早いタイミングで論理が遷移する前記参照２値信号が入力される前記論理演算器と、前記２値信号の論理が変化するタイミングより遅いタイミングで論理が遷移する前記参照２値信号が入力される前記論理演算器とでは、出力論理が異なる、請求項２に記載の半導体集積回路。

【請求項4】

前記２値信号の論理が変化するタイミングより早いタイミングで論理が遷移する前記参照２値信号が入力される前記論理演算器は、第１論理の信号を出力し、
前記２値信号の論理が変化するタイミングより遅いタイミングで論理が遷移する前記参照２値信号が入力される前記論理演算器は、第２論理の信号を出力する、請求項３に記載の半導体集積回路。

【請求項5】

前記複数の論理演算器から出力された複数の信号を保持する複数の保持器を備える、請求項２乃至４のいずれか一項に記載の半導体集積回路。

【請求項6】

前記複数の保持器で保持された複数の信号に基づいて、前記第２配線のディスチャージ量に応じたデジタル信号を生成するエンコーダを備える、請求項５に記載の半導体集積回路。

【請求項7】

前記複数の論理演算器から出力された複数の信号を保持する複数の保持器と、
前記複数の保持器で保持された複数の信号に基づいて、所定のタイミングで、前記第１論理の信号を出力する前記論理演算器の数と、前記第２論理の信号を出力する前記論理演算器の数とにより、前記第２配線のディスチャージ量に応じたデジタル信号を生成するエンコーダと、を備える、請求項４に記載の半導体集積回路。

【請求項8】

前記複数の論理演算器から出力された複数の信号を保持する複数の保持器と、
前記複数の保持器で保持された複数の信号に基づいて、前記複数の論理演算器の出力が前記第２論理から前記第１論理に変わるタイミングにより、前記第２配線のディスチャージ量に応じたデジタル信号を生成するエンコーダと、を備える、請求項４に記載の半導体集積回路。

【請求項9】

前記デジタル信号生成器は、前記第２配線の電位が所定の閾値電圧以下になると前記２値信号の論理を遷移させる論理反転器を有する、請求項１乃至８のいずれか一項に記載の半導体集積回路。

【請求項10】

前記デジタル信号生成器は、出力論理が遷移する以前の状態のときに前記第２配線をプルアップするプルアップ回路を有する、請求項９に記載の半導体集積回路。

【請求項11】

前記デジタル信号生成器は、出力論理が遷移すると、前記プルアップ回路による前記第２配線のプルアップを解除するプルアップ制御回路を有する、請求項１０に記載の半導体集積回路。

【請求項12】

第１方向に配置され、それぞれが前記第１データを記憶する複数の前記メモリセルと、
前記第１方向に配置された前記複数のメモリセルのそれぞれに対応して設けられ、前記第１データと乗算される前記第２データを供給する複数の前記第１配線と、
前記第１方向に配置された前記複数のメモリセルに対応して設けられ、前記複数のメモリセルのそれぞれに記憶された前記第１データと対応する前記第１配線にて供給される前記第２データとの乗算データが第１論理のときにディスチャージされる一方の前記第２配線と、前記乗算データが第２論理のときにディスチャージされる他方の前記第２配線とを含む第２配線対と、を備える、請求項１乃至１１のいずれか一項に記載の半導体集積回路。

【請求項13】

前記デジタル信号生成器は、
前記一方の第２配線のディスチャージ量に応じたタイミングで論理が遷移する２値信号を生成する第１デジタル信号生成器と、
前記他方の第２配線のディスチャージ量に応じたタイミングで論理が遷移する２値信号を生成する第２デジタル信号生成器と、を有する、請求項１２に記載の半導体集積回路。

【請求項14】

前記第１デジタル信号生成器で生成された前記２値信号を前記複数の参照２値信号と比較する前記複数の論理演算器は、前記第２デジタル信号生成器で生成された前記２値信号を前記複数の参照２値信号と比較する前記複数の論理演算器とは別個に設けられる、請求項１３に記載の半導体集積回路。

【請求項15】

前記複数の参照２値信号を生成する参照信号生成器を備え、
前記参照信号生成器で生成された前記複数の参照２値信号は、前記第１デジタル信号生成器で生成された前記２値信号との比較に用いられるとともに、前記第２デジタル信号生成器で生成された前記２値信号との比較に用いられる、請求項１３又は１４に記載の半導体集積回路。

【請求項16】

前記参照信号生成器は、
前記第１方向に配置され、それぞれが前記第１データを記憶する複数の参照メモリセルと、
前記第１方向に配置された前記複数の参照メモリセルのそれぞれに対応して設けられ、前記第１データと乗算される前記第２データを供給する複数の前記第１配線と、
前記第１方向に配置された前記複数の参照メモリセルに対応して設けられ、前記複数の参照メモリセルのそれぞれに記憶された前記第１データと対応する前記第１配線にて供給される前記第２データとの乗算データが第１論理のときにディスチャージされる一方の参照配線と、前記乗算データが第２論理のときにディスチャージされる他方の参照配線とを含む参照配線対と、
前記一方の参照配線のディスチャージ量に応じたタイミングで論理が遷移する参照２値信号を生成する第１参照デジタル信号生成器と、
前記他方の参照配線のディスチャージ量に応じたタイミングで論理が遷移する参照２値信号を生成する第２参照デジタル信号生成器と、を備える、請求項１５に記載の半導体集積回路。

【請求項17】

前記デジタル信号生成器、前記複数のメモリセル及び前記第２配線対は、前記第１方向に交差する第２方向に複数ずつ配置される、請求項１２乃至１４のいずれか一項に記載の半導体集積回路。

【請求項18】

前記第２方向に前記複数の参照２値信号を生成する参照信号生成器を備え、
前記参照信号生成器は、
前記第１方向に配置され、それぞれが前記第１データを記憶する複数の参照メモリセルと、
前記第１方向に配置された前記複数の参照メモリセルのそれぞれに対応して設けられ、前記第１データと乗算される前記第２データを供給する複数の前記第１配線と、
前記第１方向に配置された前記複数の参照メモリセルに対応して設けられ、前記複数の参照メモリセルのそれぞれに記憶された前記第１データと対応する前記第１配線にて供給される前記第２データとの乗算データが第１論理のときにディスチャージされる一方の参照配線と、前記乗算データが第２論理のときにディスチャージされる他方の参照配線とを含む参照配線対と、
前記一方の参照配線のディスチャージ量に応じたタイミングで論理が遷移する参照２値信号を生成する第１参照デジタル信号生成器と、
前記他方の参照配線のディスチャージ量に応じたタイミングで論理が遷移する参照２値信号を生成する第２参照デジタル信号生成器と、を備え、
前記複数の参照メモリセルと、前記参照配線対と、前記第１参照デジタル信号生成器と、前記第２参照デジタル信号生成器とは、前記第２方向に複数ずつ配置される、請求項１７に記載の半導体集積回路。

【請求項19】

メモリセルに記憶された第１データと第１配線上の第２データとの乗算データが第１論理のときにディスチャージされる第２配線のディスチャージ量に応じたタイミングで論理が遷移する２値信号を生成するデジタル信号生成器と、
前記２値信号の論理が遷移するタイミングを検出する複数の論理演算器と、
前記複数の論理演算器から出力された複数の信号を保持する複数の保持器と、
前記複数の保持器で保持された複数の信号に基づいて、前記第２配線のディスチャージ量に応じたデジタル信号を生成するエンコーダと、を備える、アナログデジタル変換器。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の一実施形態は、半導体集積回路及びアナログデジタル変換器に関する。

【背景技術】

【0002】

最近、機械学習を用いた情報処理が様々な分野で行われている。機械学習では、例えばＣＮＮ（Convolutional Neural Network）で用いられる重み係数を更新する学習処理を行うが、重み係数の更新には多数の積和演算処理を繰り返す必要がある。積和演算処理をソフトウェアではなく、ハードウェアで行うことができれば、機械学習を迅速かつ効率よく行うことができる。

【0003】

積和演算の結果は２値以上の多値のデータになるため、積和演算の結果を出力する配線は３段階以上の電位レベルになりうる。従って、積和演算の結果を出力する配線の電位レベルから積和演算値を正しく特定できるようにする必要がある。

【0004】

また、積和演算をハードウェアで行う場合、積和演算値を表す配線の電位レベルをデジタル信号に変換し、デジタル信号処理を行えるようにするのが望ましい。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】米国特許公開公報US2019/0042160

【発明の概要】

【発明が解決しようとする課題】

【0006】

そこで、本発明の一実施形態では、ハードウェア構成を複雑化することなく、積和演算をハードウェアで精度よく行うことが可能な半導体集積回路及びアナログデジタル変換器を提供するものである。

【課題を解決するための手段】

【0007】

上記の課題を解決するために、本発明の一実施形態によれば、メモリセルに記憶された第１データと第１配線上の第２データとの乗算データが第１論理のときにディスチャージされる第２配線のディスチャージ量に応じたタイミングで論理が遷移する２値信号を生成するデジタル信号生成器と、
前記２値信号の論理が遷移するタイミングを検出する遷移タイミング検出器と、を備える、半導体集積回路が提供される。

【図面の簡単な説明】

【0008】

【図1】一実施形態による半導体集積回路を備えたアナログデジタル変換器の概略構成を示すブロック図。

【図2】図１のメモリセルアレイの概略的な内部構成を示すブロック図。

【図3】メモリセルの内部構成の一例を示す回路図。

【図4】図１のメモリセル内の重み係数を示す第１データとワード線の論理を示す第２データとの乗算結果とビット線対のディスチャージとの対応関係を示す図。

【図5】図１の積和演算処理部内のデジタル信号生成器と、複数の論理演算器と、複数の保持器の具体的構成の一例を示す回路図。

【図6】複数の論理演算器の演算処理を説明する図。

【図7】図６の一部を拡大した図。

【図8】参照信号生成器の内部構成の一例を示すブロック図。

【図9】一比較例によるアナログデジタル変換器の概略構成を示すブロック図。

【図10】図９のＡＤ変換部の具体的な構成を示す回路図。

【図11】ビット線の電位をコンパレータで比較するタイミングを示す図。

【図12】図１のデジタル信号生成器の具体的構成の第１例を示す回路図。

【図13】図１２のデジタル信号生成器の入出力信号のタイミング図。

【図14】図１のデジタル信号生成器の具体的構成の第２例を示す回路図。

【図15】図１４のデジタル信号生成器の入出力信号のタイミング図。

【図16】図１のデジタル信号生成器の具体的構成の第３例を示す回路図。

【図17】図１６のデジタル信号生成器の入出力信号のタイミング図。

【図18】図１７とは一部の信号のタイミングが異なるタイミング図。

【図19】ＮＡＮＤフラッシュメモリセルを用いて本実施形態による半導体集積回路を構成する場合の概念図。

【発明を実施するための形態】

【0009】

以下、図面を参照して、半導体集積回路及びアナログデジタル変換器の実施形態について説明する。以下では、半導体集積回路及びアナログデジタル変換器の主要な構成部分を中心に説明するが、半導体集積回路及びアナログデジタル変換器には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。

【0010】

図１は一実施形態による半導体集積回路１を備えたアナログデジタル変換器２の概略構成を示すブロック図である。図１の半導体集積回路１は、メモリセルアレイ３と、複数の積和演算処理部４と、参照信号生成器５とを備えている。

【0011】

メモリセルアレイ３は、二次元方向に配置された複数のメモリセルＭＣを有する。なお、本実施形態では、一方向に配置された２以上のメモリセルＭＣを最低限含んでいればよく、複数のメモリセルＭＣを二次元方向に配置することは必ずしも必須ではない。また、三次元方向に配置された複数のメモリセルＭＣを有していてもよい。メモリセルＭＣは、ＳＲＡＭ（Static Random Access Memory）セルやＤＲＡＭ（Dynamic Random Access Memory）セル等の揮発メモリでもよいし、ＮＡＮＤフラッシュメモリセルＭＣやＭＲＡＭ（Magnetoresistive Random Access Memory）等の不揮発メモリでもよい。

【0012】

複数の積和演算処理部４のそれぞれは、メモリセルアレイ３から出力されるビット線に接続されている。本実施形態による半導体集積回路１は、最小構成として、１本のビット線に接続された１つの積和演算処理部４を備えている。よって、必ずしも複数の積和演算処理部４を備えている必要はない。

【0013】

積和演算処理部４は、必須の構成部分として、デジタル信号生成器６と、複数の論理演算器７とを有する。

【0014】

デジタル信号生成器６は、対応するメモリセルＭＣに記憶された第１データと第１配線（例えばワード線）上の第２データとの乗算データが第１論理のときにディスチャージされる第２配線（例えばビット線）のディスチャージ量に応じたタイミングで論理が遷移する２値信号を生成する。第１論理とは例えば１である。

【0015】

複数の論理演算器７は総称して遷移タイミング検出器とも呼ばれる。遷移タイミング検出器は、２値信号の論理が遷移するタイミングを検出する。より詳細には、遷移タイミング検出器を構成する複数の論理演算器７は、デジタル信号生成器６から出力された２値信号を、ビット線のそれぞれ異なるディスチャージ量に応じたタイミングで論理が遷移する複数の参照２値信号と比較する。

【0016】

このように、複数の論理演算器７のそれぞれには、論理が遷移するタイミングがそれぞれ異なる参照２値信号が入力される。デジタル信号生成器６からの２値信号の論理が変化するタイミングより早いタイミングで論理が遷移する参照２値信号が入力される論理演算器７と、２値信号の論理が変化するタイミングより遅いタイミングで論理が遷移する参照２値信号が入力される論理演算器７とでは、出力論理が異なるようにしている。

【0017】

すなわち、２値信号の論理が変化するタイミングより早いタイミングで論理が遷移する参照２値信号が入力される論理演算器７は、第１論理の信号を出力する。２値信号の論理が変化するタイミングより遅いタイミングで論理が遷移する参照２値信号が入力される論理演算器７は、第２論理の信号を出力する。第１論理の信号を出力する論理演算器７の数と、第２論理の信号を出力する論理演算器７の数とにより、第２配線のディスチャージ量が特定される。

【0018】

これにより、複数の論理演算器７の出力論理をモニタすることで、デジタル信号生成器６からの２値信号の論理が遷移したタイミングを把握することができる。

【0019】

積和演算処理部４は、複数の保持器８と、エンコーダ９とを有していてもよい。積和演算処理部４内にデジタル信号生成器６と、複数の論理演算器７と、複数の保持器８と、エンコーダ９とを有することで、アナログデジタル変換器２を構成することができる。

【0020】

複数の保持器８は、複数の論理演算器７から出力された複数の信号を保持する。複数の保持器８で複数の信号を保持することで、その後に複数の論理演算器７の出力が変化しても、複数の論理演算器７の出力信号が最初に遷移したときの状態を保持できる。

【0021】

エンコーダ９は、複数の保持器８で保持された複数の信号に基づいて、ビット線のディスチャージ量に応じたデジタル信号を生成する。

【0022】

参照信号生成器５は、複数の参照２値信号を生成する。参照信号生成器５で生成された複数の参照２値信号は、複数の積和演算処理部４に供給される。このように、参照信号生成器５は、複数の積和演算処理部４で共有することができる。

【0023】

図２は図１のメモリセルアレイ３の概略的な内部構成を示すブロック図である。図２のメモリセルアレイ３は、それぞれが第１方向Ｘに延びる複数のビット線対ＢＬ＜＋＞、ＢＬ＜－＞が第２方向Ｙに配置されている。各ビット線対ＢＬ＜＋＞、ＢＬ＜－＞には、第１方向Ｘに沿って配置される複数のメモリセルＭＣが接続されている。各ビット線対ＢＬ＜＋＞、ＢＬ＜－＞の一端側には、デジタル信号生成器６が接続されている。図２では、第２方向Ｙに複数のビット線対ＢＬ＜＋＞、ＢＬ＜－＞を配置しているが、ビット線対ＢＬ＜＋＞、ＢＬ＜－＞は最低限１組あればよい。

【0024】

図２の矢印線は、ビット線対ＢＬ＜＋＞、ＢＬ＜－＞に流れるディスチャージ電流の方向を示している。一方のビット線ＢＬ＜＋＞又は他方のビット線ＢＬ＜－＞から各メモリセル回路１０に対してディスチャージ電流が流れることにより、一方のビット線ＢＬ＜＋＞又は他方のビット線ＢＬ＜－＞はディスチャージされる。図２に示すように、図１の半導体集積回路１では、一方のビット線ＢＬ＜＋＞と他方のビット線ＢＬ＜－＞のいずれか一方がディスチャージされるか、あるいは双方のビット線ＢＬ＜＋＞、ＢＬ＜－＞ともディスチャージされない。

【0025】

図３はメモリセルＭＣの内部構成の一例を示す回路図である。図３のメモリセルＭＣは、書込ビット線対ＷＢＬ＜＋＞、ＷＢＬ＜－＞に接続されている。書込ビット線対ＷＢＬ＜＋＞、ＷＢＬ＜－＞も、ビット線対ＢＬ＜＋＞、ＢＬ＜－＞と同様に、第１方向Ｘに配置されている。

【0026】

図３のメモリセルＭＣはＳＲＡＭセルの例を示している。図３のメモリセルＭＣは、６つのトランジスタＱ１～Ｑ６を有する。トランジスタＱ１とＱ３はＰＭＯＳトランジスタであり、トランジスタＱ２、Ｑ４～Ｑ６はＮＭＯＳトランジスタである。トランジスタＱ１、Ｑ２は電源電圧ノードと接地ノードの間にカスコード接続されている。同様に、トランジスタＱ３、Ｑ４は電源電圧ノードと接地ノードの間にカスコード接続されている。トランジスタＱ１、Ｑ２の両ゲートは、トランジスタＱ３、Ｑ４の両ドレインとトランジスタＱ６のソースに接続されている。同様に、トランジスタＱ３、Ｑ４の両ゲートは、トランジスタＱ１、Ｑ２の両ドレインとトランジスタＱ５のソースに接続されている。

【0027】

トランジスタＱ５、Ｑ６の両ゲートは、書き込みワード線ＷＷＬに接続されている。トランジスタＱ５、Ｑ６の両ドレインは書き込みビット線対ＷＢＬ＜＋＞、ＷＢＬ＜－＞に接続されている。

【0028】

図１のメモリセルアレイ３は、メモリセルＭＣごとに演算制御回路１１を有する。演算制御回路１１は、ビット線対ＢＬ＜＋＞、ＢＬ＜－＞と対応するメモリセルＭＣの出力ノードｎ１、ｎ２との間に接続されている。演算制御回路１１は、対応するメモリセルＭＣから出力された第１データと、対応するワード線から供給される第２データとの乗算を行うとともに、乗算結果に基づいて一方のビット線ＢＬ＜＋＞又は他方のビット線ＢＬ＜－＞をディスチャージする。一方のビット線ＢＬ＜＋＞又は他方のビット線ＢＬ＜－＞のディスチャージは、乗算結果同士の和演算、すなわち積和演算を行うことと等価である。本明細書では、メモリセルＭＣと、対応する演算制御回路１１とを合わせてメモリセル回路１０と呼ぶ。

【0029】

演算制御回路１１は、トランジスタＱ７～Ｑ１０を有する。トランジスタＱ７～Ｑ１０はＮＭＯＳトランジスタである。一方のビット線ＢＬ＜＋＞と接地ノードの間には、トランジスタＱ７、Ｑ８がカスコード接続されている。トランジスタＱ７のゲートはワード線ＷＬ＜＋＞に接続されている。トランジスタＱ８のゲートは、トランジスタＱ１、Ｑ２のゲートと、トランジスタＱ３、Ｑ４の両ドレインに接続されている。

【0030】

他方のビット線ＢＬ＜－＞と接地ノードの間には、トランジスタＱ９、Ｑ１０がカスコード接続されている。トランジスタＱ９のゲートはワード線ＷＬ＜－＞に接続されている。トランジスタＱ１０のゲートは、トランジスタＱ３、Ｑ４のゲートと、トランジスタＱ１、Ｑ２の両ドレインに接続されている。

【0031】

上述したように、図１の半導体集積回路１は、積和演算を行うために利用できる。メモリセルＭＣは、積和演算のための重み係数を第１データとして記憶することができる。ワード線ＷＬ＜＋＞、ＷＬ＜－＞の論理は、積和演算の際に重み係数に掛け合わされる第２データに対応する。このように、１個のメモリセルＭＣを用いて、重み係数を表す第１データとワード線から供給される第２データとの乗算を行うことができる。ビット線対ＢＬ＜＋＞、ＢＬ＜－＞に接続された複数のメモリセル回路１０にて、重み係数を表す第１データとワード線から供給される第２データとの乗算を複数回行うことができ、これら乗算の和である積和演算結果はビット線対ＢＬ＜＋＞、ＢＬ＜－＞のディスチャージ量で表すことができる。よって、ビット線対ＢＬ＜＋＞、ＢＬ＜－＞から、積和演算の結果を出力することができる。

【0032】

図４は図１のメモリセルＭＣ内の重み係数を示す第１データとワード線ＷＬ＜＋＞、ＷＬ＜－＞の論理を示す第２データとの乗算結果とビット線対ＢＬ＜＋＞、ＢＬ＜－＞のディスチャージとの対応関係を示す図である。図４に示すように、第１データと第２データはともに２値（０と１）のデータを取りうる。ビット線ＢＬ＜＋＞は、第１データと第２データがともに１のときのみディスチャージされる。第２データが１になるのは、ワード線ＷＬ＜＋＞が選択された場合である。ビット線ＢＬ＜－＞は、第１データが０で、第２データが０のときのみディスチャージされる。第２データが０になるのは、ワード線ＷＬ＜－＞が選択された場合である。例えば、ワード線ＷＬ＜＋＞が選択されたときにメモリセルＭＣに１が記憶されていれば、トランジスタＱ７、Ｑ８がともにオンし、一方のビット線ＢＬ＜＋＞は、トランジスタＱ７、Ｑ８を通って接地ノードにディスチャージされ、電位が下がる。また、ワード線ＷＬ＜－＞が選択されたときにメモリセルＭＣに０が記憶されていれば、トランジスタＱ９、Ｑ１０がともにオンし、他方のビット線ＢＬ＜－＞は、トランジスタＱ９、Ｑ１０を通って接地ノードにディスチャージされ、電位が下がる。

【0033】

図５は、図１の積和演算処理部４内のデジタル信号生成器６と、複数の論理演算器７と、複数の保持器８の具体的構成の一例を示す回路図である。図５は、１本のビット線に接続されるデジタル信号生成器６と、このデジタル信号生成器６からの出力信号が入力される複数の論理演算器７と、これら複数の論理演算器７の出力信号が入力される複数の保持器８と、これら複数の保持器８の出力信号が入力されるエンコーダ９とを示している。なお、デジタル信号生成器６は、ビット線対ＢＬ＜＋＞に対応する第１デジタル信号生成器と、ＢＬ＜－＞に対応する第２デジタル信号生成器を含むことができる。複数の論理演算器７は、第１デジタル信号生成器及び第２デジタル信号生成器それぞれに対応して別個に設けることができる。同様に複数の保持器８も、第１デジタル信号生成器及び第２デジタル信号生成器それぞれに対応して別個に設けることができる。

【0034】

図５の例では、デジタル信号生成器６がインバータ（論理反転器）１２を含む例を示している。後述するように、デジタル信号生成器６は、インバータ１２だけでなく、他の回路部品を含んで構成されるが、図５では、最も簡易的な構成としてデジタル信号生成器６をインバータ１２で構成する例を示している。図５のインバータ１２の入力ノードには、ビット線ＢＬが接続されている。インバータ１２は、ビット線ＢＬの電位が閾値電圧以下になった場合に、出力論理を遷移させる。インバータ１２の出力論理が遷移するタイミングは、ビット線ＢＬのディスチャージ量によって異なる。ビット線ＢＬのディスチャージ量が大きいほど、ビット線ＢＬの電位はより早く低下する。このため、インバータ１２の出力論理が遷移するタイミングも速くなる。このように、インバータ１２の出力論理が遷移するタイミングによって、ビット線ＢＬのディスチャージ量を把握することができる。

【0035】

複数の論理演算器７は、複数の二入力ＮＡＮＤゲート１３で構成することができる。各ＮＡＮＤゲート１３の一方の入力ノードにはインバータ１２の出力信号が入力され、各ＮＡＮＤゲート１３の他方の入力ノードには、対応する参照２値信号が入力される。複数のＮＡＮＤゲート１３に入力される複数の参照２値信号の論理が遷移するタイミングはそれぞれ異なっている。

【0036】

各論理演算器７は、インバータ１２の出力信号と、対応する参照２値信号とがともにハイレベルのときのみ、ローレベル信号を出力する。すなわち、各論理演算器７は、インバータ１２の出力信号がローレベルか、又は対応する参照２値信号がローレベルのときは、ハイレベル信号を出力する。

【0037】

インバータ１２の出力信号は、ビット線のディスチャージ量に応じたタイミングで、ローレベルからハイレベルに遷移する。よって、インバータ１２の出力信号がハイレベルに遷移したタイミングで、すでにハイレベルの参照２値信号が入力されるＮＡＮＤゲート１３の出力は、ローレベルに遷移し、まだローレベルの参照２値信号が入力されるＮＡＮＤゲート１３の出力は、ハイレベルを維持する。

【0038】

よって、複数の論理演算器７の出力信号のうち、ハイレベル又はローレベルの信号の数をカウントすることで、ビット線のディスチャージ量を特定することができる。複数の論理演算器７の出力信号は、初期状態ではハイレベルである。また、複数の論理演算器７の出力がハイレベルからローレベルに遷移するタイミングによっても、ビット線のディスチャージ量を特定することができる。

【0039】

図５では、７個の論理演算器７を有する例を示しているが、論理演算器７の数には特に制限はない。以下では、７個の論理演算器７に７つの参照２値信号ＳＡＥ０～ＳＡＥ６が入力される例を説明する。

【0040】

図５における複数の保持器８は、対応する論理演算器７の出力信号を保持する。各保持器８は、例えば２つのＮＡＮＤゲート１４、１５の入出力ノードを交互に接続するとともに、一方のＮＡＮＤゲート１４に対応する論理演算器７の出力ノードを接続し、かつ他方のＮＡＮＤゲート１５にクロック信号ＣＫを入力する。なお、保持器８の内部構成は、図５に示したものに限定されない。

【0041】

図６は複数の論理演算器７の演算処理を説明する図である。図６の横軸は時間、縦軸はビット線の電位である。参照２値信号ＳＡＥ０～ＳＡＥ６のうち、参照２値信号ＳＡＥ６が最も早くローレベルからハイレベルに遷移し、参照２値信号ＳＡＥ５～ＳＡＥ０の順にそれぞれ遅れてハイレベルに遷移する。図６の７つの破線は、参照２値信号ＳＡＥ０～ＳＡＥ６がハイレベルに遷移するタイミングを示している。

【0042】

少なくとも一回ディスチャージされたビット線の電位は、時間の経過とともに徐々に低下する。ビット線の電位の低下量は、ビット線のディスチャージ量に依存し、ディスチャージ量が大きいほど、ビット線の電位の低下量がより大きくなる。図６は、ビット線のディスチャージを０～７回行った場合のビット線の電位変化波形Ｖ１～Ｖ７を示している。図６では、簡略化のため、ビット線の電位が時間に応じて線形に変化する例を示している。

【0043】

図６では、インバータ１２の閾値電圧Ｖthを破線で示している。インバータ１２に入力されるビット線の電位が、図６に破線で示す閾値電圧Ｖthを下回ると、インバータ１２の出力はローレベルからハイレベルに遷移する。図６に示すように、ビット線のディスチャージ回数が多いほど、ビット線の電位はより早く低下するため、より速いタイミングでインバータ１２の閾値電圧以下になる。

【0044】

図７は図６の一部を拡大した図である。ビット線電位Ｖ１～Ｖ７が閾値電圧Ｖth以下になると、インバータ１２の出力論理はローレベルからハイレベルに遷移する。図７に示すように、参照２値信号ＳＡＥ０～ＳＡＥ６は、対応するビット線電位が閾値電圧Ｖthと交差するタイミングより少し前にローレベルからハイレベルに遷移するようにしておく。これにより、インバータ１２の出力がローレベルからハイレベルに遷移したタイミングで、必ず一つ多くのＮＡＮＤゲート１３の出力をハイレベルからローレベルに遷移させることができる。

【0045】

なお、各論理演算器７の出力がハイレベルからローレベルに遷移するタイミングは、ビット線のディスチャージ量に応じて変化する。例えば、ビット線のディスチャージ量が大きくて、ビット線の電位が非常に低い場合には、参照２値信号ＳＡＥ６が入力される論理演算器７から参照２値信号ＳＡＥ０が入力される論理演算器７まで、順にタイミングをずらして、出力がハイレベルからローレベルに遷移する。これに対して、ビット線のディスチャージ量が小さくて、ビット線の電位が少ししか低下していない場合には、参照２値信号ＳＡＥ０が入力される論理演算器７の出力がハイレベルからローレベルに遷移するタイミングで、他のすべての論理演算器７がほぼ同時にハイレベルからローレベルに遷移する。このように、複数の論理演算器７の出力は、必ずしもタイミングをずらしてハイレベルからローレベルに遷移するとは限らない。ビット線のディスチャージ量に応じた電位により、２以上の論理演算器７の出力がほぼ同時にハイレベルからローレベルに変化する場合がある。

【0046】

エンコーダ９は、複数の保持器８で保持された複数の信号に基づいて、所定のタイミングで、ローレベル（第１論理）の信号を出力する論理演算器７の数と、ハイレベル（第２論理）の信号を出力する論理演算器７の数とにより、ビット線のディスチャージ量に応じたデジタル信号を生成する。あるいは、エンコーダ９は、複数の保持器８で保持された複数の信号に基づいて、複数の論理演算器７の出力がハイレベルからローレベルに変わるタイミングにより、ビット線のディスチャージ量に応じたデジタル信号を生成する。

【0047】

上述したように、参照信号生成器５は、複数の積和演算処理部４で共有することができる。図８は参照信号生成器５の内部構成の一例を示すブロック図である。図８の参照信号生成器５は、メモリセルアレイ３から出力される各ビット線の想定されうるすべてのディスチャージ量に対応する複数の参照２値信号を生成する。例えば、図８は、メモリセルアレイ３内のビット線対ＢＬ＜＋＞、ＢＬ＜－＞で１～７回ディスチャージされる場合に対応した参照信号生成器５の内部構成の一例を示している。

【0048】

図８の参照信号生成器５は、４組の参照ビット線対ＲＢＬ＜＋＞、ＲＢＬ＜－＞を有し、各参照ビット線対ＲＢＬ＜＋＞、ＲＢＬ＜－＞には８つのメモリセルＭＣが接続されている。また、合計４組の参照ビット線対ＲＢＬ＜＋＞、ＲＢＬ＜－＞のうち、７本の参照ビット線ＲＢＬ＜＋＞、ＲＢＬ＜－＞のそれぞれの一端には、参照デジタル信号生成器１７が接続されている。これら８つの参照デジタル信号生成器１７から参照２値信号ＳＡＥ０～ＳＡＥ６が出力される。各参照ビット線対ＲＢＬ＜＋＞、ＲＢＬ＜－＞には、複数の参照メモリセル回路１６が接続されている。８本の参照ビット線のうち７本の参照ビット線は、１～７回ディスチャージされた電位にそれぞれ設定される。

【0049】

参照デジタル信号生成器１７は、図５のデジタル信号生成器６と同様に、例えばインバータを含んで構成することができる。これにより、参照ビット線のディスチャージ回数に応じたタイミングでローレベルからハイレベルに遷移する参照２値信号ＳＡＥ０～ＳＡＥ６を生成することができる。参照２値信号ＳＡＥ０～ＳＡＥ６は、第１デジタル信号生成器に対応する論理演算器７及び第２デジタル信号生成器に対応する論理演算器７それぞれに対して出力することが可能である。

【0050】

図９は一比較例によるアナログデジタル変換器２０の概略構成を示すブロック図である。図９のアナログデジタル変換器２０は、複数のビット線対ＢＬ＜＋＞、ＢＬ＜－＞と、各ビット線対ＢＬ＜＋＞、ＢＬ＜－＞に接続された複数のメモリセルＭＣと、複数のビット線のいずれか１本を選択するビット線選択器２１と、選択されたビット線の電位をデジタル信号に変換するＡＤ変換部（ＡＤＣ）２２とを有する。

【0051】

図１０は図９のＡＤ変換部２２の具体的な構成を示す回路図である。図１０のＡＤ変換部２２は、複数の基準電圧を生成する基準電圧発生器２３と、複数のコンパレータ２４と、エンコーダ２５とを有する。

【0052】

基準電圧発生器２３は、電源電圧ノードと接地電圧ノードの間に直列に接続された複数の抵抗Ｒを有し、複数の抵抗Ｒの間から、抵抗分圧された複数の基準電圧を出力する。複数のコンパレータ２４は、ビット線選択器２１で選択されたビット線の電位と、対応する基準電圧とを比較する。

【0053】

図１０のＡＤ変換部２２は、ビット線選択器２１で選択されたビット線の電位を複数の基準電圧と比較するため、コンパレータ２４の個数を増やすほど、ビット線の電位を精度よく検出できるが、コンパレータ２４を多数設けなければならず、また、ビット線選択器２１も必要であるため、回路面積が大きくなる。さらに、コンパレータ２４には常に電流が流れるため、消費電力が多くなる。

【0054】

ビット線の電位は、図６に示したように、ディスチャージ量に応じた速度で変化する。このため、図１１に示すように、コンパレータ２４で比較を行う最適なタイミングをｔ１とし、ｔ１より遅れたタイミングｔ２でコンパレータ２４で比較を行うとすると、ビット線のディスチャージ量が異なるにもかかわらず、ビット線の電位が同じになるおそれがある。その逆に、コンパレータ２４で比較を行うタイミングが早すぎると（図１１のｔ０）、ビット線のディスチャージ量が異なっていても、ビット線の電位の違いがわずかになり、また、ビット線の電位と基準電圧との電圧差もわずかになるため、コンパレータ２４での比較を誤るおそれがある。このため、図１０のＡＤ変換部２２では、正しいＡＤ変換結果が得られる保証がない。

【0055】

これに対して、本実施形態では、ビット線選択器２１を設けることなく、各ビット線をインバータ１２の入力ノードに接続して、インバータ１２の出力論理が遷移するタイミングの違いにより、ビット線のディスチャージ量を特定するため、ビット線選択器２１や複数のコンパレータ２４を設ける必要がなくなり、小さい回路面積で、かつ低消費電力で、ビット線の電位をデジタル信号に変換できる。しかも、本実施形態によれば、ビット線の電位を検出するタイミングを気に掛ける必要もなく、図９及び図１０に示す一比較例に比べて、タイミング制御が容易である。

【0056】

図５では、デジタル信号生成器６をインバータ１２で構成する例を示したが、インバータ１２に他の回路部品を付加した構成が種々考えられる。

【0057】

図１２は図１のデジタル信号生成器６の具体的構成の第１例を示す回路図である。図１２のデジタル信号生成器６は、インバータ１２と、ＰＭＯＳトランジスタ３１と、ＮＡＮＤゲート３２とを有する。ＰＭＯＳトランジスタ３１は、ビット線ＢＬｔ／ＢＬｂをプルアップするプルアップ回路を構成する。ＰＭＯＳトランジスタ３１のソースは電源電圧ノードに接続され、ドレインはビット線ＢＬｔ／ＢＬｂに接続されている。ＰＭＯＳトランジスタ３１のゲートがローレベルのときにＰＭＯＳトランジスタ３１はオンし、ビット線ＢＬｔ／ＢＬｂを電源電圧ノードにプルアップする。

【0058】

ＮＡＮＤゲート３２は、プルアップ回路であるＰＭＯＳトランジスタ３１を制御するプルアップ制御回路を構成している。ＮＡＮＤゲート３２は、インバータ１２の出力信号とイネーブル信号enableとがともにハイレベルのときのみ、ローレベルになる。これにより、ＰＭＯＳトランジスタ３１はオンし、ビット線ＢＬｔ／ＢＬｂは電源電圧ノードにプルアップされる。インバータ１２の出力信号とイネーブル信号enableの少なくとも一方がローレベルの場合には、ＮＡＮＤゲート３２の出力信号はハイレベルになる。これにより、ＰＭＯＳトランジスタ３１はオフし、ビット線ＢＬｔ／ＢＬｂのプルアップが解除される。

【0059】

図１３は図１２のデジタル信号生成器６の入出力信号のタイミング図である。ビット線ＢＬｔ／ＢＬｂは初期状態ではローレベルであり、インバータ１２の出力はハイレベルである。時刻ｔ１でイネーブル信号enableがハイレベルになると、ＮＡＮＤゲート３２の出力がローレベルになり、ＰＭＯＳトランジスタ３１がオンする。これにより、ビット線ＢＬｔ／ＢＬｂの電位はハイレベルにプルアップされる。これにより、ビット線ＢＬｔ／ＢＬｂの電位は上昇し、時刻ｔ２で、インバータ１２の出力は、ローレベルに遷移する。

【0060】

インバータ１２の出力がローレベルになると、ＮＡＮＤゲート３２の出力はハイレベルになり、ＰＭＯＳトランジスタ３１がオフする。よって、ビット線ＢＬｔ／ＢＬｂのプルアップは解除される。また、時刻ｔ３でイネーブル信号enableがローレベルになった場合も、ＮＡＮＤゲート３２の出力がハイレベルになって、ＰＭＯＳトランジスタ３１がオフすることから、ビット線ＢＬｔ／ＢＬｂのプルアップは解除される。

【0061】

時刻ｔ４でワード線がハイレベルになり、メモリセルＭＣと演算制御回路１１は積和演算を開始する。積和演算の結果に従ってビット線ＢＬｔ／ＢＬｂはディスチャージされる。ビット線ＢＬｔ／ＢＬｂは、ディスチャージされるたびに電位が下がる。時刻ｔ５でビット線ＢＬｔ／ＢＬｂの電位がインバータ１２の閾値電圧以下になると、インバータ１２の出力はハイレベルに遷移する（時刻ｔ５）。

【0062】

上述したように、ビット線ＢＬｔ／ＢＬｂの電位は、ディスチャージ回数が増えるほど下がる。このため、ディスチャージ回数を正しく検出するには、インバータ１２の閾値をできるだけ低く設定するのが望ましい。

【0063】

図１４は図１のデジタル信号生成器６の具体的構成の第２例を示す回路図である。図１４のデジタル信号生成器６は、図１２のインバータ１２よりも閾値電圧の低いインバータ１２を有する。また、図１４のデジタル信号生成器６は、ＮＡＮＤゲート３２の出力ノードに接続される遅延回路３３を有する。ＮＡＮＤゲート３２の出力信号は、遅延回路３３で遅延された後に、ＰＭＯＳトランジスタ３１のゲートに入力される。これにより、ＰＭＯＳトランジスタ３１がビット線のプルアップを解除するタイミングを遅らせることができる。

【0064】

図１５は図１４のデジタル信号生成器６の入出力信号のタイミング図である。時刻ｔ１でイネーブル信号enableがハイレベルになると、ＮＡＮＤゲート３２の出力はローレベルになるが、遅延回路３３があるために、ＰＭＯＳトランジスタ３１がオンするタイミングは図１３よりも少し遅れる。

【0065】

その後、時刻ｔ３でワード線がハイになると、積和演算が開始され、ビット線ＢＬｔ／ＢＬｂの電位は、ディスチャージ量に応じた電位になる。また、時刻ｔ３付近でイネーブル信号enableがローレベルに遷移するため、ＮＡＮＤゲート３２の出力はハイレベルになる。遅延回路３３があるために、時刻ｔ３から少し遅れて、ＰＭＯＳトランジスタ３１はオフし、ビット線ＢＬｔ／ＢＬｂのプルアップが解除される。遅延回路３３にてプルアップを再開するタイミングを遅らせることで、デジタル信号生成器６の出力論理を安定化させることができる。

【0066】

インバータ１２の閾値電圧は、図１３より低く設定されているため、ビット線ＢＬｔ／ＢＬｂの電位が閾値電圧以下になるまでの時間が長くなる。ただし、ビット線ＢＬｔ／ＢＬｂのディスチャージ量が大きいほど、ビット線ＢＬｔ／ＢＬｂの電位は低くなるため、ビット線ＢＬｔ／ＢＬｂの電位が閾値電圧以下になるタイミングは、ビット線ＢＬｔ／ＢＬｂのディスチャージ量に応じて変化する。

【0067】

図１５には、ディスチャージ量が大きいビット線ＢＬｔ／ＢＬｂの電位波形と、ディスチャージ量が小さいビット線ＢＬｔ／ＢＬｂの電位波形とが図示されている。ディスチャージ量が大きいビット線ＢＬｔ／ＢＬｂについては、時刻ｔ４でインバータ１２の閾値電圧以下になり、時刻ｔ５のときにインバータ１２の出力はハイレベルに遷移する。また、ディスチャージ量が小さいビット線ＢＬｔ／ＢＬｂについては、時刻ｔ６でインバータ１２の閾値電圧以下になり、時刻ｔ７のときにインバータ１２の出力はハイレベルになる。

【0068】

図１６は図１のデジタル信号生成器６の具体的構成の第３例を示す回路図である。図１６のデジタル信号生成器６は、インバータ１２と、ＮＯＲゲート３４と、ＮＡＮＤゲート３５と、ＰＭＯＳトランジスタ３６と、ＮＭＯＳトランジスタ３７とを有する。

【0069】

ＮＯＲゲート３４は、インバータ１２の出力信号とプルアップ信号/pullupの少なくとも一方がハイレベルのときにローレベルになり、それ以外ではハイレベルになる。ＮＯＲゲート３４の出力がローレベルになると、ＰＭＯＳトランジスタ３６がオンし、ＮＡＮＤゲート３５に電源電圧が供給される。ＮＡＮＤゲート３５は、ＰＭＯＳトランジスタ３６を介して電源電圧が供給されると、否定論理積演算を行う。より詳細には、ＮＡＮＤゲート３５の出力信号は、インバータ１２の出力信号とイネーブル信号enableがともにハイレベルのときにローレベルになり、それ以外ではハイレベルになる。ＮＭＯＳトランジスタ３７は、write信号がハイレベルのときにオンする。ＮＭＯＳトランジスタ３７がオンすると、書込データがＮＭＯＳトランジスタ３７を介してビット線ＢＬｔ／ＢＬｂに供給される。インバータ１２の出力信号は、積和演算結果を出力する読出し信号である。

【0070】

図１７は図１６のデジタル信号生成器６の入出力信号のタイミング図である。プルアップ信号/pullupがハイレベルの期間内（時刻ｔ４～ｔ５以外）はＮＯＲゲート３４の出力がローレベルであり、ＰＭＯＳトランジスタ３６がオンして、ＮＡＮＤゲート３５に電源電圧が供給される。時刻ｔ１～ｔ２の期間内はイネーブル信号enableがローレベルであり、ＮＡＮＤゲート３５の出力信号はハイレベルになり、ビット線ＢＬｔ／ＢＬｂはプルアップされる。

【0071】

時刻ｔ２付近でワード線ＷＬがハイレベルになり、積和演算結果に応じて、ビット線ＢＬｔ／ＢＬｂはディスチャージされる。時刻ｔ３でビット線ＢＬｔ／ＢＬｂの電位がインバータ１２の閾値電圧以下になると、インバータ１２の出力信号はハイレベルに遷移し、ＮＡＮＤゲート３５の出力がローレベルに遷移し、ビット線ＢＬｔ／ＢＬｂの電位が低下する。

【0072】

一方、ビット線ＢＬｔ／ＢＬｂがディスチャージされないときは、時刻ｔ４までビット線ＢＬｔ／ＢＬｂのプルアップが継続される。時刻ｔ４になったときにビット線ＢＬｔ／ＢＬｂの電位がインバータ１２の閾値電圧以上であれば、ＮＯＲゲート３４の出力がハイレベルに遷移し、ＰＭＯＳトランジスタ３６はオフし、ＮＡＮＤゲート３５の出力は不定になる。

【0073】

時刻ｔ５付近でwrite信号がハイレベルになると、ＮＭＯＳトランジスタ３７がオンし、書込データが外部からＮＭＯＳトランジスタ３７を介してビット線ＢＬｔ／ＢＬｂに供給される。

【0074】

図１８は図１７とは一部の信号のタイミングが異なるタイミング図である。時刻ｔ１～ｔ２はイネーブル信号enableがローレベルであるため、ＮＡＮＤゲート３５の出力はハイレベルになり、ビット線ＢＬｔ／ＢＬｂはプルアップされる。時刻ｔ３でプルアップ信号/pullupがローレベルに遷移すると、ＮＯＲゲート３４の出力はハイレベルになり、ＰＭＯＳトランジスタ３６がオフして、ＮＡＮＤゲート３５の出力は不定になる。

【0075】

時刻ｔ３になると、ビット線ＢＬｔ／ＢＬｂの電位は、ビット線ＢＬｔ／ＢＬｂのディスチャージ量に応じて低下する。ビット線ＢＬｔ／ＢＬｂが全くディスチャージされていない場合は、ビット線ＢＬｔ／ＢＬｂの電位はわずかに上昇する。

【0076】

また、時刻ｔ２付近で、write信号がハイレベルに遷移すると、ＮＭＯＳトランジスタ３７がオンして、書込データが外部からＮＭＯＳトランジスタ３７を介してビット線ＢＬｔ／ＢＬｂに供給される。

【0077】

上述したように、本実施形態によるメモリセルアレイ３内のメモリセルＭＣは、ＳＲＡＭやＤＲＡＭ等の揮発メモリセルでもよいし、フラッシュメモリやＭＲＡＭ等の不揮発メモリセルでもよい。図１９はＮＡＮＤフラッシュメモリセルＭＣを用いて本実施形態による半導体集積回路１を構成する場合の概念図である。図１９は、複数のＮＡＮＤフラッシュメモリセルトランジスタが縦続接続された１つのメモリストリングを示している。図１９のメモリストリングは、ビット線ＢＬｔ／ＢＬｂと接地ノードとの間に縦続接続される選択トランジスタ４１、複数のＮＡＮＤフラッシュメモリセルトランジスタ（以下、メモリセルトランジスタと呼ぶ）４２、及び選択トランジスタ４３を有する。各メモリセルトランジスタ４２で構成される各ＮＡＮＤフラッシュメモリセルＭＣは、例えば、積和演算のためのそれぞれ異なる重み係数を記憶する。複数のメモリセルトランジスタ４２のゲートには、対応するワード線が接続されている。選択トランジスタ４１のゲートには選択ゲート線ＳＤＳが接続され、選択トランジスタ４３のゲートには選択ゲート線ＳＧＳが接続されている。選択トランジスタ４１，４３をオンさせた状態で、メモリセルトランジスタ４２の各ワード線をハイレベルにすることで、各メモリセルトランジスタ４２がオンして、各ＮＡＮＤフラッシュメモリセルＭＣに記憶されているデータに応じて、ビット線ＢＬｔ／ＢＬｂがディスチャージされる。

【0078】

このように、本実施形態では、ビット線のディスチャージ量に応じて、ビット線の電位がインバータ１２の閾値電圧以下になるタイミングが異なることに着目して、インバータ１２の出力が遷移するタイミングに基づいてビット線のディスチャージ量を特定する。これにより、それぞれ異なる電圧レベルの基準電圧とビット線の電位とを比較する複数のコンパレータ２４を設ける必要がなくなる。よって、本実施形態によれば、小さい回路面積で、かつ低消費電力で、ビット線のディスチャージ量をデジタル信号に変換できる。また、本実施形態によれば、ビット線の電位をモニタするタイミングを気に掛ける必要がなくなり、タイミング制御が容易になる。

【0079】

本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。

【符号の説明】

【0080】

１ 半導体集積回路、２ アナログデジタル変換器、３ メモリセルアレイ、４ 積和演算処理部、５ 参照信号生成器、６ デジタル信号生成器、７ 論理演算器、８ 保持器、９ エンコーダ、１０ メモリセル回路、１１ 演算制御回路、１２ インバータ（論理反転器）、１２ インバータ、１３、１４、１５ ＮＡＮＤゲート、１６ 参照メモリセル回路、１７ 参照デジタル信号生成器、２０ アナログデジタル変換器、２１ ビット線選択器、２２ ＡＤ変換部、２３ 基準電圧発生器、２４ コンパレータ、２５ エンコーダ、３１ ＰＭＯＳトランジスタ、３２ ＮＡＮＤゲート、３３ 遅延回路、３４ ＮＯＲゲート、３５ ＮＡＮＤゲート、３６ ＰＭＯＳトランジスタ、３７ ＮＭＯＳトランジスタ、４１ 選択トランジスタ、４２ メモリセルトランジスタ、４２ メモリセルトランジスタ、４３ 選択トランジスタ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】