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特開2022-145049半導体記憶装置

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022145049

(43)【公開日】2022-10-03

(54)【発明の名称】半導体記憶装置

(51)【国際特許分類】

H01L 27/11507 20170101AFI20220926BHJP

H01L 27/11582 20170101ALI20220926BHJP

H01L 21/336 20060101ALI20220926BHJP

G11C 11/22 20060101ALI20220926BHJP

【ＦＩ】

H01L27/11507

H01L27/11582

H01L29/78 371

G11C11/22 120

【審査請求】未請求

【請求項の数】26

【出願形態】ＯＬ

(21)【出願番号】P 2021046295

(22)【出願日】2021-03-19

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100119035

【弁理士】

【氏名又は名称】池上徹真

(74)【代理人】

【識別番号】100141036

【弁理士】

【氏名又は名称】須藤章

(74)【代理人】

【識別番号】100178984

【弁理士】

【氏名又は名称】高下雅弘

(72)【発明者】

【氏名】鈴木都文

(72)【発明者】

【氏名】上牟田雄一

【テーマコード（参考）】

5F083

5F101

【Ｆターム（参考）】

5F083EP22

5F083EP33

5F083EP34

5F083EP76

5F083FR06

5F083GA10

5F083JA02

5F083JA03

5F083JA14

5F083JA39

5F083KA01

5F083KA05

5F083KA11

5F083LA12

5F083LA16

5F083LA20

5F083PR03

5F083PR05

5F083PR21

5F101BA45

5F101BB02

5F101BD16

5F101BD30

5F101BD34

5F101BE07

5F101BH02

5F101BH14

5F101BH15

(57)【要約】

【課題】安定動作する半導体記憶装置を提供する。
【解決手段】実施形態の半導体記憶装置は、第１の方向に延びる半導体層と、第１のゲート電極層と、第１の方向に第１のゲート電極層と離間して設けられた第２のゲート電極層と、ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）の少なくともいずれか一方の金属元素と酸素（Ｏ）を含むゲート絶縁層であって、ゲート絶縁層は、第１のゲート電極層と半導体層との間の第１の領域と、第１のゲート電極層と第２のゲート電極層との間の第２の領域と、第２のゲート電極層と半導体層との間の第３の領域を含み、第１の領域は直方晶系又は三方晶系の結晶を主たる構成物質とし、第２の領域と半導体層との間の距離は、第１の領域と半導体層との間の距離よりも大きい、ゲート絶縁層と、を備える。
【選択図】図３

【特許請求の範囲】

【請求項1】

第１の方向に延びる半導体層と、
第１のゲート電極層と、
前記第１の方向に前記第１のゲート電極層と離間して設けられた第２のゲート電極層と、
ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）の少なくともいずれか一方の金属元素と酸素（Ｏ）を含むゲート絶縁層であって、前記ゲート絶縁層は、前記第１のゲート電極層と前記半導体層との間の第１の領域と、前記第１のゲート電極層と前記第２のゲート電極層との間の第２の領域と、前記第２のゲート電極層と前記半導体層との間の第３の領域を含み、前記第１の領域は直方晶系又は三方晶系の結晶を主たる構成物質とし、前記第２の領域と前記半導体層との間の距離は、前記第１の領域と前記半導体層との間の距離よりも大きい、ゲート絶縁層と、
を備える半導体記憶装置。

【請求項2】

前記第２の領域は、直方晶系又は三方晶系の結晶を主たる構成物質とする請求項１記載の半導体記憶装置。

【請求項3】

前記ゲート絶縁層と前記半導体層との間に設けられ、前記ゲート絶縁層の材料と異なる材料の第１の絶縁層を、更に備える請求項１又は請求項２記載の半導体記憶装置。

【請求項4】

前記第１の領域と前記第１の絶縁層との間に設けられた導電層を、更に備える請求項３記載の半導体記憶装置。

【請求項5】

前記第２の領域と前記第１の絶縁層との間に設けられ、前記ゲート絶縁層の材料と異なる材料の第２の絶縁層を、更に備える請求項３又は請求項４記載の半導体記憶装置。

【請求項6】

前記第２の領域の厚さは、前記第１の領域の厚さよりも薄い請求項１ないし請求項５いずれか一項記載の半導体記憶装置。

【請求項7】

前記第２の領域は、直方晶系及び三方晶系の結晶以外を主たる構成物質とする請求項１ないし請求項６いずれか一項記載の半導体記憶装置。

【請求項8】

前記第１のゲート電極層は、第１の部分と、前記第１の部分よりも前記半導体層に近い第２の部分を含み、前記第２の部分の前記第１の方向の長さは、前記第１の部分の前記第１の方向の長さよりも短い請求項１ないし請求項７いずれか一項記載の半導体記憶装置。

【請求項9】

前記第３の領域は、直方晶系又は三方晶系の結晶を主たる構成物質とする請求項１ないし請求項８いずれか一項記載の半導体記憶装置。

【請求項10】

前記第１の領域は強誘電体である請求項１ないし請求項９いずれか一項記載の半導体記憶装置。

【請求項11】

第１の方向に延びる半導体層と、
第１のゲート電極層と、
前記第１の方向に前記第１のゲート電極層と離間して設けられた第２のゲート電極層と、
ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）の少なくともいずれか一方の金属元素と酸素（Ｏ）を含むゲート絶縁層であって、前記ゲート絶縁層は、前記第１のゲート電極層と前記半導体層との間の第１の領域と、前記第１のゲート電極層と前記第２のゲート電極層との間の第２の領域と、前記第２のゲート電極層と前記半導体層との間の第３の領域を含み、前記第１の領域は強誘電体であり、前記第２の領域と前記半導体層との間の距離は、前記第１の領域と前記半導体層との間の距離よりも大きい、ゲート絶縁層と、
を備える半導体記憶装置。

【請求項12】

前記第２の領域は、強誘電体である請求項１１記載の半導体記憶装置。

【請求項13】

前記ゲート絶縁層と前記半導体層との間に設けられ、前記ゲート絶縁層の材料と異なる材料の第１の絶縁層を、更に備える請求項１１又は請求項１２記載の半導体記憶装置。

【請求項14】

前記第１の領域と前記第１の絶縁層との間に設けられた導電層を、更に備える請求項１３記載の半導体記憶装置。

【請求項15】

前記第２の領域と前記第１の絶縁層との間に設けられ、前記ゲート絶縁層の材料と異なる材料の第２の絶縁層を、更に備える請求項１３又は請求項１４記載の半導体記憶装置。

【請求項16】

第１の方向に延びる半導体層と、
ゲート電極層と、
前記ゲート電極層と前記半導体層との間に設けられ、ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）の少なくともいずれか一方の金属元素と酸素（Ｏ）を含み、直方晶系又は三方晶系の結晶を主たる構成物質とするゲート絶縁層と、
前記ゲート絶縁層と前記半導体層との間に設けられた絶縁層と、
前記ゲート絶縁層と前記絶縁層との間に設けられた導電層であって、前記ゲート絶縁層を間に挟んで前記ゲート電極層と前記第１の方向に対向する第１の部分を含む導電層と、
を備える半導体記憶装置。

【請求項17】

前記導電層は、前記ゲート絶縁層を間に挟んで前記ゲート電極層と、前記第１の方向に垂直な第２の方向に対向する第２の部分を更に含む請求項１６記載の半導体記憶装置。

【請求項18】

前記導電層は、前記ゲート電極層と前記第１の方向に対向する第３の部分を更に含み、前記第１の部分と前記第３の部分の間に前記ゲート電極層が設けられた請求項１６又は請求項１７記載の半導体記憶装置。

【請求項19】

前記ゲート電極層は、前記導電層と前記第１の方向に対向する第４の部分と、前記導電層と前記第１の方向に対向する第５の部分とを更に含み、前記第４の部分と前記第５の部分の間に前記導電層が設けられた請求項１６又は請求項１７記載の半導体記憶装置。

【請求項20】

前記ゲート電極層は、第６の部分と、前記第６の部分よりも前記半導体層に近い第７の部分を含み、前記第７の部分の前記第１の方向の長さは、前記第６の部分の前記第１の方向の長さよりも短い請求項１６ないし請求項１９いずれか一項記載の半導体記憶装置。

【請求項21】

前記ゲート絶縁層は強誘電体である請求項１６ないし請求項２０いずれか一項記載の半導体記憶装置。

【請求項22】

第１の方向に延びる半導体層と、
ゲート電極層と、
前記ゲート電極層と前記半導体層との間に設けられ、ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）の少なくともいずれか一方の金属元素と酸素（Ｏ）を含み、強誘電体であるゲート絶縁層と、
前記ゲート絶縁層と前記半導体層との間に設けられた絶縁層と、
前記ゲート絶縁層と前記絶縁層との間に設けられた導電層であって、前記ゲート絶縁層を間に挟んで前記ゲート電極層と前記第１の方向に対向する第１の部分を含む導電層と、
を備える半導体記憶装置。

【請求項23】

前記導電層は、前記ゲート絶縁層を間に挟んで前記ゲート電極層と、前記第１の方向に垂直な第２の方向に対向する第２の部分を更に含む請求項２２記載の半導体記憶装置。

【請求項24】

前記導電層は、前記ゲート電極層と前記第１の方向に対向する第３の部分を更に含み、前記第１の部分と前記第３の部分の間に前記ゲート電極層が設けられた請求項２２又は請求項２３記載の半導体記憶装置。

【請求項25】

前記ゲート電極層は、前記導電層と前記第１の方向に対向する第４の部分と、前記導電層と前記第１の方向に対向する第５の部分とを更に含み、前記第４の部分と前記第５の部分の間に前記導電層が設けられた請求項２２又は請求項２３記載の半導体記憶装置。

【請求項26】

前記ゲート電極層は、第６の部分と、前記第６の部分よりも前記半導体層に近い第７の部分を含み、前記第７の部分の前記第１の方向の長さは、前記第６の部分の前記第１の方向の長さよりも短い請求項２２ないし請求項２５いずれか一項記載の半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体記憶装置に関する。

【背景技術】

【0002】

強誘電体メモリが不揮発性メモリとして注目されている。例えば、ＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ（ＦＥＴ）型のトランジスタのゲート絶縁層に強誘電体層を適用し、トランジスタの閾値電圧を変調するＦｅｒｒｏｅｌｅｃｔｒｉｃＦＥＴ（ＦｅＦＥＴ）型の３端子型メモリがある。トランジスタの閾値電圧は、強誘電体層の分極状態を変化させることにより変調される。

【0003】

メモリセルを３次元的に配置した３次元ＮＡＮＤフラッシュメモリは、高い集積度と低いコストを実現する。３次元ＮＡＮＤフラッシュメモリでは、例えば、複数の絶縁層と複数のゲート電極層とが交互に積層された積層体に、積層体を貫通するメモリホールが形成されている。３次元ＮＡＮＤフラッシュメモリのメモリセルとして、ＦｅＦＥＴ型の３端子型メモリを適用することで、ゲート絶縁層の薄膜化が可能となる。したがって、メモリホールの穴径を縮小することでき、メモリセルの微細化が可能となる。よって、ＦｅＦＥＴ型の３端子型メモリを適用することで、メモリの集積度を更に高くすることが可能となる。メモリセルを微細化した場合でも、安定動作する３次元ＮＡＮＤフラッシュメモリの実現が望まれる。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０２０－１５５６４４号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明が解決しようとする課題は、安定動作する半導体記憶装置を提供することにある。

【課題を解決するための手段】

【0006】

実施形態の半導体記憶装置は、第１の方向に延びる半導体層と、第１のゲート電極層と、前記第１の方向に前記第１のゲート電極層と離間して設けられた第２のゲート電極層と、ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）の少なくともいずれか一方の金属元素と酸素（Ｏ）を含むゲート絶縁層であって、前記ゲート絶縁層は、前記第１のゲート電極層と前記半導体層との間の第１の領域と、前記第１のゲート電極層と前記第２のゲート電極層との間の第２の領域と、前記第２のゲート電極層と前記半導体層との間の第３の領域を含み、前記第１の領域は直方晶系又は三方晶系の結晶を主たる構成物質とし、前記第２の領域と前記半導体層との間の距離は、前記第１の領域と前記半導体層との間の距離よりも大きい、ゲート絶縁層と、を備える。

【図面の簡単な説明】

【0007】

【図1】第１の実施形態の半導体記憶装置のメモリセルアレイの回路図。

【図2】第１の実施形態の半導体記憶装置のメモリセルアレイの模式断面図。

【図3】第１の実施形態の半導体記憶装置のメモリセルの模式断面図。

【図4】第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図5】第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図6】第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図7】第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図8】第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図9】第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図10】第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図11】第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図12】比較例の半導体記憶装置のメモリセルの模式断面図。

【図13】第１の実施形態の半導体記憶装置の変形例のメモリセルの模式断面図。

【図14】第２の実施形態の半導体記憶装置のメモリセルの模式断面図。

【図15】第２の実施形態の半導体記憶装置の変形例のメモリセルの模式断面図。

【図16】第３の実施形態の半導体記憶装置のメモリセルの模式断面図。

【図17】第３の実施形態の半導体記憶装置の変形例のメモリセルの模式断面図。

【図18】第４の実施形態の半導体記憶装置のメモリセルの模式断面図。

【図19】第４の実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図20】第４の実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図21】第４の実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図22】第４の実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図23】第４の実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図24】第４の実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図25】第４の実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図26】第４の実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図27】第４の実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図28】第５の実施形態の半導体記憶装置のメモリセルの模式断面図。

【図29】第５の実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図30】第５の実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図31】第５の実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図32】第５の実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図33】第５の実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図34】第５の実施形態の半導体記憶装置の製造方法を示す模式断面図。

【発明を実施するための形態】

【0008】

以下、図面を参照しつつ実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する場合がある。

【0009】

また、本明細書中、便宜上「上」、又は、「下」という用語を用いる場合がある。「上」、又は、「下」とはあくまで図面内での相対的位置関係を示す用語であり、重力に対する位置関係を規定する用語ではない。

【0010】

本明細書中の半導体記憶装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法（ＳｅｃｏｎｄａｒｙＩｏｎＭａｓｓＳｐｅｃｔｒｏｓｃｏｐｙ：ＳＩＭＳ）、エネルギー分散型Ｘ線分光法（ＥｎｅｒｇｙＤｉｓｐｅｒｓｉｖｅＸ－ｒａｙＳｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）や電子エネルギー損失分光法（ＥｌｅｃｔｒｏｎＥｎｅｒｇｙＬｏｓｓＳｐｅｃｔｒｏｓｃｏｐｙ：ＥＥＬＳ）などにより行うことが可能である。また、半導体記憶装置を構成する部材の厚さ、部材間の距離等の測定には、例えば、透過型電子顕微鏡（ＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐｅ：ＴＥＭ）を用いることが可能である。また、半導体記憶装置を構成する部材の構成物質の結晶系の同定、結晶系の存在割合の大小比較には、例えば、透過型電子顕微鏡やＸ線回折分析（Ｘ－ｒａｙＤｉｆｆｒａｃｔｉｏｎ：ＸＲＤ）や電子線回折分析（ＥｌｅｃｔｒｏｎＢｅａｍＤｉｆｆｒａｃｔｉｏｎ：ＥＢＤ）やＸ線光電分光分析（Ｘ－ｒａｙＰｈｏｔｏｅｌｅｃｔｒｏｎＳｐｅｃｔｒｏｓｃｏｐｙ：ＸＰＳ）や放射光Ｘ線散乱解析（ＳｙｎｃｈｒｏｔｒｏｎＲａｄｉａｔｉｏｎＸ－ｒａｙＡｂｓｏｒｐｔｉｏｎＦｉｎｅＳｔｒｕｃｔｕｒｅ：ＸＡＦＳ）を用いることが可能である。

【0011】

本明細書中「強誘電体」とは、外部から電場を印加せずとも自発的な分極（自発分極）があり、外部から電場を印加すると分極が反転する物質を意味する。また、本明細書中「常誘電体」とは電場を印加すると分極が生じ、電場を除去すると分極が消滅する物質を意味する。

【0012】

（第１の実施形態）
第１の実施形態の半導体記憶装置は、第１の方向に延びる半導体層と、第１のゲート電極層と、第１の方向に第１のゲート電極層と離間して設けられた第２のゲート電極層と、ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）の少なくともいずれか一方の金属元素と酸素（Ｏ）を含むゲート絶縁層であって、ゲート絶縁層は、第１のゲート電極層と半導体層との間の第１の領域と、第１のゲート電極層と第２のゲート電極層との間の第２の領域と、第２のゲート電極層と半導体層との間の第３の領域を含み、第１の領域は直方晶系又は三方晶系の結晶を主たる構成物質とし、第２の領域と半導体層との間の距離は、第１の領域と半導体層との間の距離よりも大きい、ゲート絶縁層と、を備える。

【0013】

第１の実施形態の半導体記憶装置は、ＭｅｔａｌＦｅｒｒｏｅｌｅｃｔｒｉｃｓＳｅｍｉｃｏｎｄｕｃｔｏｒ構造（ＭＦＳ構造）のメモリセルを有する３次元ＮＡＮＤフラッシュメモリである。

【0014】

図１は、第１の実施形態の半導体記憶装置のメモリセルアレイの回路図である。

【0015】

第１の実施形態の３次元ＮＡＮＤフラッシュメモリのメモリセルアレイ１００は、図１に示すように複数のワード線ＷＬ、共通ソース線ＣＳＬ、ソース選択ゲート線ＳＧＳ、複数のチャネル層ＣＬ、複数のドレイン選択ゲート線ＳＧＤ、複数のビット線ＢＬ、及び、複数のメモリストリングＭＳを備える。

【0016】

図１におけるｚ方向が、第１の方向の一例である。図１におけるｙ方向が第２の方向の一例である。図１におけるｘ方向が第３の方向の一例である。なお、第１の方向は、ｚ方向及びその逆方向も含む概念である。また、第２の方向は、ｙ方向及びその逆方向も含む概念である。また、第３の方向は、ｘ方向及びその逆方向も含む概念である。

【0017】

複数のワード線ＷＬがｚ方向に積層される。複数のワード線ＷＬがｚ方向に離間して設けられる。複数のチャネル層ＣＬは、ｚ方向に延びる。複数のビット線ＢＬは、ｘ方向に延びる。

【0018】

図１に示すように、メモリストリングＭＳは、共通ソース線ＣＳＬとビット線ＢＬとの間に直列接続されたソース選択トランジスタＳＳＴ、複数のメモリセルトランジスタＭＴ、及び、ドレイン選択トランジスタＳＤＴで構成される。ビット線ＢＬとドレイン選択ゲート線ＳＧＤにより１本のメモリストリングＭＳが選択され、ワード線ＷＬにより１個のメモリセルトランジスタＭＴが選択可能となる。

【0019】

図２は、第１の実施形態の半導体記憶装置のメモリセルアレイの模式断面図である。図２は、図１のメモリセルアレイ１００の中の、例えば点線で囲まれる一個のメモリストリングＭＳの中の複数のメモリセルの断面を示す。

【0020】

図２（ａ）は、メモリセルアレイ１００のｙｚ断面図である。図２（ａ）は、図２（ｂ）のＢＢ’断面である。図２（ｂ）は、メモリセルアレイ１００のｘｙ断面図である。図２（ｂ）は、図２（ａ）のＡＡ’断面である。図２（ａ）中、破線で囲まれた領域が、１個のメモリセルである。

【0021】

図３は、第１の実施形態の半導体記憶装置のメモリセルの模式断面図である。図３は、２つのメモリセルの一部の拡大断面図である。

【0022】

メモリセルアレイ１００は、図２に示すように、複数のワード線ＷＬ、半導体層１０、ゲート絶縁層１２、界面絶縁層１４、複数の第１の層間絶縁層１６、及び複数の第２の層間絶縁層１８を備える。複数のワード線ＷＬと複数の第１の層間絶縁層１６が積層体３０を構成する。

【0023】

界面絶縁層１４は、第１の絶縁層の一例である。第２の層間絶縁層１８は、第２の絶縁層の一例である。

【0024】

２つのメモリセルは、図３に示すように、第１のワード線ＷＬ１、第２のワード線ＷＬ２、半導体層１０、ゲート絶縁層１２、界面絶縁層１４、第１の層間絶縁層１６、及び第２の層間絶縁層１８を備える。ゲート絶縁層１２は、第１の領域１２ａ、第２の領域１２ｂ、及び第３の領域１２ｃを含む。

【0025】

第１のワード線ＷＬ１は、複数のワード線の一つである。第１のワード線ＷＬ１は、第１のゲート電極層の一例である。第２のワード線ＷＬ２は、複数のワード線の一つである。第２のワード線ＷＬ２は、第２のゲート電極層の一例である。

【0026】

ワード線ＷＬ及び第１の層間絶縁層１６は、例えば、図示しない半導体基板上に設けられる。

【0027】

ワード線ＷＬと第１の層間絶縁層１６は、半導体基板の上に、ｚ方向に交互に積層される。ワード線ＷＬは、ｚ方向に離間して配置される。例えば、第２のワード線ＷＬ２は、第１のワード線ＷＬ１に対してｚ方向に離間して設けられる。複数のワード線ＷＬと複数の第１の層間絶縁層１６が積層体３０を構成する。

【0028】

ワード線ＷＬは、板状の導電体である。ワード線ＷＬは、例えば、金属、金属窒化物、金属炭化物、又は、半導体である。ワード線ＷＬは、例えば、タングステン（Ｗ）である。ワード線ＷＬは、メモリセルトランジスタＭＴの制御電極として機能する。

【0029】

ワード線ＷＬのｚ方向の長さは、例えば、５ｎｍ以上４０ｎｍ以下である。

【0030】

第１の層間絶縁層１６は、ワード線ＷＬとワード線ＷＬを分離する。第１の層間絶縁層１６は、例えば、第１のワード線ＷＬ１と第２のワード線ＷＬ２を分離する。第１の層間絶縁層１６は、例えば、酸化物、酸窒化物、又は、窒化物である。第１の層間絶縁層１６は、例えば、酸化シリコンである。

【0031】

第１の層間絶縁層１６のｚ方向の長さは、例えば、５ｎｍ以上４０ｎｍ以下である。

【0032】

半導体層１０は、積層体３０の中に設けられる。半導体層１０は、ｚ方向に延びる。半導体層１０は、積層体３０を貫通して設けられる。半導体層１０は、例えば、円柱状又は円筒状である。半導体層１０は、チャネル層ＣＬに対応する。

【0033】

半導体層１０は、例えば、多結晶の半導体である。半導体層１０は、例えば、多結晶シリコンである。半導体層１０は、メモリセルトランジスタＭＴのチャネルとして機能する。

【0034】

ゲート絶縁層１２は、ワード線ＷＬと半導体層１０との間に設けられる。ゲート絶縁層１２は、ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）の少なくともいずれか一方の金属元素と酸素（Ｏ）を含む。以下、説明を簡便にするため、ゲート絶縁層１２に含まれるハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）の少なくともいずれか一方の金属元素を、主金属元素（ｍａｉｎｃｏｎｓｔｉｔｕｅｎｔｍｅｔａｌｅｌｅｍｅｎｔ）と称する場合がある。

【0035】

ゲート絶縁層１２に含まれる酸素（Ｏ）以外の元素の原子濃度の中で、主金属元素の原子濃度が最も高い。ゲート絶縁層１２に含まれる酸素（Ｏ）以外の元素の原子濃度の総和の中に、主金属元素の原子濃度の占める割合は、例えば、９０％以上である。

【0036】

ゲート絶縁層１２は、酸化ハフニウム及び酸化ジルコニウムの少なくともいずれか一方を含む酸化物を含む。

【0037】

ゲート絶縁層１２は、例えば、酸化ハフニウムを主成分とする。酸化ハフニウムを主成分とするとは、ゲート絶縁層１２に含まれる物質の中で、酸化ハフニウムのモル比率が最も高いことを意味する。ゲート絶縁層１２に含まれる酸化ハフニウムのモル比率は、例えば、９０％以上である。

【0038】

ゲート絶縁層１２は、例えば、酸化ジルコニウムを主成分とする。酸化ジルコニウムを主成分とするとは、ゲート絶縁層１２に含まれる物質の中で、酸化ジルコニウムのモル比率が最も高いことを意味する。

【0039】

ゲート絶縁層１２に含まれる酸化ジルコニウムのモル比率は、例えば、４０％以上６０％以下である。ゲート絶縁層１２に含まれる酸化物は、例えば、酸化ハフニウムと酸化ジルコニウムとの混晶である。

【0040】

酸化ハフニウムは、直方晶系又は三方晶系の結晶である場合、強誘電性を有する。酸化ハフニウムは、直方晶系又は三方晶系の結晶である場合、強誘電体である。

【0041】

強誘電性を有する酸化ハフニウムは、例えば、第三直方晶系（ＯｒｔｈｏｒｈｏｍｂｉｃＩＩＩ、空間群Ｐｂｃ２_１、空間群番号２９番）、又は、三方晶系（Ｔｒｉｇｏｎａｌ、空間群Ｒ３ｍ又はＰ３又はＲ３、空間群番号１６０番又は１４３番又は１４６番）の結晶である場合に、強誘電性を有する。

【0042】

酸化ハフニウムは、直方晶系又は三方晶系の結晶以外の結晶である場合、又は、非晶質である場合、強誘電性を有しない。酸化ハフニウムは、直方晶系又は三方晶系の結晶以外の結晶である場合、又は、非晶質である場合は、常誘電体である。直方晶系又は三方晶系以外とは、立方晶系、六方晶系、正方晶系、単斜晶系、三斜晶系である。

【0043】

酸化ジルコニウムは、直方晶系又は三方晶系の結晶である場合、強誘電性を有する。酸化ジルコニウムは、直方晶系又は三方晶系の結晶である場合、強誘電体である。

【0044】

強誘電性を有する酸化ジルコニウムは、例えば、第三直方晶系（ＯｒｔｈｏｒｈｏｍｂｉｃＩＩＩ、空間群Ｐｂｃ２_１、空間群番号２９番）、又は、三方晶系（Ｔｒｉｇｏｎａｌ、空間群Ｒ３ｍ又はＰ３又はＲ３、空間群番号１６０番又は１４３番又は１４６番）の結晶である場合に、強誘電性を有する。

【0045】

酸化ジルコニウムは、直方晶系又は三方晶系の結晶以外の結晶である場合、又は、非晶質である場合、強誘電性を有しない。酸化ジルコニウムは、直方晶系又は三方晶系の結晶以外の結晶である場合、又は、非晶質である場合は、常誘電体である。

【0046】

ゲート絶縁層１２は、例えば、シリコン（Ｓｉ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ストロンチウム（Ｓｒ）、ランタン（Ｌａ）、サマリウム（Ｓｍ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）、及びバリウム（Ｂａ）からなる群から選ばれる少なくとも一つの添加元素を含む。ゲート絶縁層１２に含まれる酸化物は、上記添加元素を含む。酸化物が酸化ハフニウムの場合、上記添加元素を含むことにより、酸化ハフニウムに強誘電性が発現しやすくなる。

【0047】

ゲート絶縁層１２は、第１の領域１２ａ、第２の領域１２ｂ、及び第３の領域１２ｃを含む。

【0048】

第１の領域１２ａは、第１のワード線ＷＬ１と半導体層１０との間に設けられる。第３の領域１２ｃは、第２のワード線ＷＬ２と半導体層１０との間に設けられる。

【0049】

第１の領域１２ａ及び第３の領域１２ｃは、直方晶系又は三方晶系の結晶を主たる構成物質とする。直方晶系又は三方晶系の結晶を主たる構成物質とするとは、第１の領域１２ａ及び第３の領域１２ｃを構成する物質のなかで、直方晶系又は三方晶系の結晶が最も高い存在割合を示すことを意味する。

【0050】

第１の領域１２ａ及び第３の領域１２ｃは、直方晶系又は三方晶系の結晶の存在割合が、直方晶系及び三方晶系の結晶以外の結晶又は非晶質相の存在割合よりも大きい。存在割合は、例えば、モル比又は体積比である。第１の領域１２ａ及び第３の領域１２ｃは、結晶質である。

【0051】

第１の領域１２ａ及び第３の領域１２ｃは、強誘電体である。第１の領域１２ａ及び第３の領域１２ｃに含まれる酸化物は、強誘電体である。

【0052】

強誘電性を有する第１の領域１２ａ及び第３の領域１２ｃは、メモリセルＭＣのＦｅＦＥＴのゲート絶縁層として機能する。

【0053】

第２の領域１２ｂは、第１のワード線ＷＬ１と第２のワード線ＷＬ２との間に設けられる。第２の領域１２ｂは、直方晶系又は三方晶系の結晶を主たる構成物質とする。第２の領域１２ｂは、強誘電体である。なお、第２の領域１２ｂが常誘電体となってもかまわない。

【0054】

第２の領域１２ｂと半導体層１０との間の距離（図３中のＬ１）は、第１の領域１２ａと半導体層１０との間の距離（図３中のＬ２）よりも大きい。第２の領域１２ｂと半導体層１０との間の距離（図３中のＬ１）は、例えば、第１のワード線ＷＬ１と半導体層１０との間の距離よりも大きい。

【0055】

界面絶縁層１４は、ゲート絶縁層１２と半導体層１０との間に設けられる。界面絶縁層１４は、第１のワード線ＷＬ１と半導体層１０との間に設けられる。界面絶縁層１４は、第２のワード線ＷＬ２と半導体層１０との間に設けられる。

【0056】

界面絶縁層１４の材料は、例えば、ゲート絶縁層１２の材料と異なる。界面絶縁層１４は、例えば、酸化物、酸窒化物、又は、窒化物である。界面絶縁層１４は、例えば、酸化シリコンである。

【0057】

界面絶縁層１４のｙ方向の厚さは、例えば、ゲート絶縁層１２のｙ方向の厚さよりも薄い。

【0058】

なお、界面絶縁層１４を省略して、ゲート絶縁層１２が直接半導体層１０と接する構造とすることも可能である。

【0059】

第２の層間絶縁層１８は、ゲート絶縁層１２の第２の領域１２ｂと界面絶縁層１４との間に設けられる。第２の層間絶縁層１８は、ゲート絶縁層１２の第２の領域１２ｂと半導体層１０との間に設けられる。第２の層間絶縁層１８は、第１の層間絶縁層１６と半導体層１０との間に設けられる。第２の層間絶縁層１８と第１の層間絶縁層１６との間に、第２の領域１２ｂが設けられる。

【0060】

第２の層間絶縁層１８の材料は、ゲート絶縁層１２の材料と異なる。第２の層間絶縁層１８は、例えば、酸化物、酸窒化物、又は、窒化物である。第２の層間絶縁層１８は、例えば、酸化シリコンである。

【0061】

第２の層間絶縁層１８のｙ方向の厚さは、例えば、ゲート絶縁層１２のｙ方向の厚さよりも厚い。

【0062】

第１の実施形態のメモリセルでは、例えば、ゲート絶縁層１２の第１の領域１２ａに含まれる強誘電体の分極反転状態を、第１のワード線ＷＬ１と半導体層１０の間に印加する電圧によって制御する。第１の領域１２ａの分極反転状態により、メモリセルトランジスタＭＴの閾値電圧が変化する。メモリセルトランジスタＭＴの閾値電圧が変化することで、メモリセルトランジスタＭＴのオン電流が変化する。例えば、閾値電圧が高くオン電流が低い状態をデータ“０”、閾値電圧が低くオン電流が高い状態をデータ“１”と定義すると、メモリセルは“０”と“１”の１ビットデータを記憶することが可能となる。

【0063】

次に、第１の実施形態の半導体記憶装置の製造方法の一例について説明する。図４、図５、図６、図７、図８、図９、図１０、及び図１１は、第１の実施形態の半導体記憶装置の製造方法を示す模式断面図である。図４ないし図１１は、それぞれ、図２（ａ）に対応する断面を示す。図４ないし図１１は、半導体記憶装置のメモリセルアレイ１００の製造方法の一例を示す。

【0064】

最初に、図示しない半導体基板の上に、酸化シリコン層５０と窒化シリコン層５２とを交互に積層する（図４）。酸化シリコン層５０と窒化シリコン層５２により積層体３０が形成される。酸化シリコン層５０と窒化シリコン層５２は、例えば、ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ法（ＣＶＤ法）により形成する。酸化シリコン層５０の一部は、最終的に第１の層間絶縁層１６となる。

【0065】

次に、酸化シリコン層５０と窒化シリコン層５２に開口部５４を形成する（図５）。開口部５４は、例えば、リソグラフィ法とＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ法（ＲＩＥ法）により形成する。

【0066】

次に、開口部５４の内面に露出した酸化シリコン層５０を、ウェットエッチングにより選択的に後退させる（図６）。ウェットエッチングには、例えば、バッファードフッ酸溶液を用い、酸化シリコン層５０を窒化シリコン層５２に対して選択的にエッチングする。

【0067】

次に、酸化ハフニウム膜５６を、開口部５４内、及び、酸化シリコン層５０が後退した領域内に形成する（図７）。酸化ハフニウム膜５６は、例えば、ＡｔｏｍｉｃＬａｙｅｒＤｅｐｏｓｉｔｉｏｎ法（ＡＬＤ法）により形成する。酸化ハフニウム膜５６には、例えば、添加元素としてシリコン（Ｓｉ）が添加される。酸化ハフニウム膜５６の一部は、最終的にゲート絶縁層１２となる。

【0068】

次に、酸化シリコン膜５８を、開口部５４内、及び、酸化シリコン層５０が後退した領域内に形成する。酸化シリコン膜５８は、例えば、ＣＶＤ法により形成する。

【0069】

次に、開口部５４の内面の酸化シリコン膜５８を、エッチングにより除去する（図８）。酸化シリコン膜５８は、例えば、ＲＩＥ法によりエッチングして除去する。酸化シリコン膜５８は、酸化シリコン層５０が後退した領域内の、酸化ハフニウム膜５６の上に残る。酸化シリコン膜５８は、最終的に第２の層間絶縁層１８となる。

【0070】

次に、開口部５４の内面に酸化シリコン膜６０を形成する。酸化シリコン膜６０は、例えば、ＣＶＤ法により形成する。酸化シリコン膜６０は、最終的に界面絶縁層１４となる。

【0071】

次に、開口部５４内に多結晶シリコン膜６２を形成し、開口部５４を埋め込む（図９）。多結晶シリコン膜６２は、例えば、ＣＶＤ法により形成する。多結晶シリコン膜６２は、最終的に半導体層１０となる。

【0072】

次に、図示しないエッチング用の溝を用いて、窒化シリコン層５２をウェットエッチングより選択的に除去する（図１０）。ウェットエッチングには、例えば、リン酸溶液を用い、窒化シリコン層５２を、酸化シリコン層５０、及び酸化ハフニウム膜５６に対して選択的にエッチングする。

【0073】

次に、酸化ハフニウム膜５６の上に、タングステン膜６４を形成する（図１１）。タングステン膜６４は、例えば、ＣＶＤ法により形成される。タングステン膜６４は、最終的にワード線ＷＬとなる。タングステン膜６４の前に、バリアメタル膜として、例えば窒化チタン膜を形成しても構わない。

【0074】

タングステン膜６４の形成後に、結晶化アニールを行う。結晶化アニールにより、酸化ハフニウム膜５６が強誘電体となる。

【0075】

以上の製造方法により、第１の実施形態の半導体記憶装置が製造される。

【0076】

次に、第１の実施形態の半導体記憶装置の作用及び効果について説明する。

【0077】

図１２は、比較例の半導体記憶装置のメモリセルの模式断面図である。図１２は、図３に対応する図である。

【0078】

比較例の半導体記憶装置のメモリセルは、ゲート絶縁層１２の第２の領域１２ｂと界面絶縁層１４との間に第２の層間絶縁層１８が設けられない。したがって、第２の領域１２ｂと半導体層１０との間の距離（図１２中のＬ１）は、第１の領域１２ａと半導体層１０との間の距離（図１２中のＬ２）は等しい。第２の領域１２ｂは、界面絶縁層１４と接する。

【0079】

強誘電体である第２の領域１２ｂには、複数の結晶グレインが含まれる。各結晶グレインが分極ドメインとなる。各結晶グレインの分極状態は、各結晶グレインの結晶方位と電界方向に依存する。第２の領域１２ｂに対向する半導体層１０の表面の静電ポテンシャルは各結晶グレインの分極状態に依存する。

【0080】

第２の領域１２ｂに対向する半導体層１０の表面を流れるキャリア電子は、例えば、静電ポテンシャルの高い部分に挟まれた静電ポテンシャルの狭窄部を通って流れることになる。例えば、このような狭窄部の直上の第２の領域１２ｂと界面絶縁層１４との界面に電子がトラップされると、トラップされた電子によるキャリア電子の散乱が大きくなる。したがって、第１のワード線ＷＬ１と第２のワード線ＷＬ２の間の半導体層１０を流れる電流の変動が大きくなる。

【0081】

さらに、電子がトラップとデトラップを繰り返すことで、第１のワード線ＷＬ１と第２のワード線ＷＬ２の間の半導体層１０を流れる電流が不安定となる。第１のワード線ＷＬ１と第２のワード線ＷＬ２を流れる電流が不安定となることで、メモリセルの動作が不安定となる。例えば、メモリセルの書き込み動作、読み出し動作の際にメモリストリングＭＳに流れる電流が不安定となり、メモリセルの動作が不安定となる。

【0082】

第１の実施形態の半導体記憶装置のメモリセルは、第２の領域１２ｂと半導体層１０との間の距離（図３中のＬ１）が、第１の領域１２ａと半導体層１０との間の距離（図３中のＬ２）よりも大きい。このため、第２の領域１２ｂが半導体層１０から離れている。したがって、第２の領域１２ｂに含まれる結晶グレインの分極状態の、半導体層１０の表面の静電ポテンシャルに与える影響が低減される。よって、第１のワード線ＷＬ１と第２のワード線ＷＬ２の間の半導体層１０を流れる電流が安定し、メモリセルの動作が安定する。

【0083】

図１３は、第１の実施形態の半導体記憶装置の変形例のメモリセルの模式断面図である。第１の実施形態の半導体記憶装置の変形例は、第１のゲート電極層は、第１の部分と、第１の部分よりも半導体層に近い第２の部分を含み、第２の部分の第１の方向の長さは、第１の部分の第１の方向の長さよりも短い点で、第１の実施形態の半導体記憶装置と異なる。

【0084】

第１のワード線ＷＬ１は、幅広部分ＷＬ１ａと幅狭部分ＷＬ１ｂとを含む。幅広部分ＷＬ１ａは、第１の部分の一例である。幅狭部分ＷＬ１ｂは、第２の部分の一例である。幅狭部分ＷＬ１ｂは、幅広部分ＷＬ１ａよりも半導体層１０に近い。

【0085】

幅狭部分ＷＬ１ｂのｚ方向の長さ（図１３中のＬ３）は、幅広部分ＷＬ１ａのｚ方向の長さ（図１３中のＬ４）よりも短い。

【0086】

変形例のメモリセルによれば、第１のワード線ＷＬ１と第２のワード線ＷＬ２との間隔を、半導体層１０に近い側で広げることが可能である。したがって、第１のワード線ＷＬ１と第２のワード線ＷＬ２との間を埋め込む第２の層間絶縁層１８の形成が容易となる。また、書き込み動作時又は読出し動作時の、第１のワード線ＷＬ１と第２のワード線ＷＬ２との間の干渉を抑制することが可能である。

【0087】

以上、第１の実施形態の半導体記憶装置及び変形例によれば、ワード線ＷＬとワード線ＷＬの間の半導体層を流れる電流が安定し、メモリセルの安定動作が可能となる。よって、安定動作する半導体記憶装置が実現できる。

【0088】

（第２の実施形態）
第２の実施形態の半導体記憶装置は、第２の領域の厚さは、第１の領域の厚さよりも薄い点で、第１の実施形態の半導体記憶装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。

【0089】

図１４は、第２の実施形態の半導体記憶装置のメモリセルの模式断面図である。図１４は、２つのメモリセルの一部の拡大断面図である。

【0090】

第２の実施形態の半導体記憶装置の２つのメモリセルは、図１４に示すように、第１のワード線ＷＬ１、第２のワード線ＷＬ２、半導体層１０、ゲート絶縁層１２、界面絶縁層１４、第１の層間絶縁層１６、及び第２の層間絶縁層１８を備える。ゲート絶縁層１２は、第１の領域１２ａ、第２の領域１２ｂ、及び第３の領域１２ｃを含む。

【0091】

界面絶縁層１４は、第１の絶縁層の一例である。第２の層間絶縁層１８は、第２の絶縁層の一例である。第１のワード線ＷＬ１は、第１のゲート電極層の一例である。第２のワード線ＷＬ２は、第２のゲート電極層の一例である。

【0092】

ゲート絶縁層１２は、第１の層１２ｘ及び第２の層１２ｙを含む。第２の層１２ｙと半導体層１０との間に、第１の層１２ｘが設けられる。

【0093】

ゲート絶縁層１２の第１の領域１２ａ及び第３の領域１２ｃは、第１の層１２ｘ及び第２の層１２ｙを含む。ゲート絶縁層１２の第２の領域１２ｂは、第２の層１２ｙを含む。ゲート絶縁層１２の第２の領域１２ｂは、第１の層１２ｘを含まない。

【0094】

第２の領域１２ｂのｙ方向の厚さ（図１４中のｔ２）は、第１の領域１２ａのｙ方向の厚さ（図１４中のｔ１）よりも薄い。

【0095】

第２の実施形態の半導体記憶装置のメモリセルを製造する際、例えば、第１の層１２ｘの形成と、第２の層の形成を、別工程で行う。

【0096】

例えば、結晶化アニールで、酸化ハフニウム膜を結晶化させる際、酸化ハフニウム膜の膜厚が薄いと、強誘電体となりにくい。言い換えれば、酸化ハフニウム膜の膜厚が薄いと直方晶系又は三方晶系の結晶が形成されにくい。

【0097】

このため、第２の領域１２ｂの厚さを薄くすることにより、第２の領域１２ｂが強誘電体となりにくく、第２の領域１２ｂの強誘電性が第１の領域１２ａと比較して弱くなる。したがって、第２の領域１２ｂに含まれる結晶グレインの分極状態の、半導体層１０の表面の静電ポテンシャルに与える影響が更に低減される。よって、第１のワード線ＷＬ１と第２のワード線ＷＬ２の間の半導体層１０を流れる電流が更に安定し、メモリセルの動作が安定する。

【0098】

第２の領域１２ｂは、例えば、直方晶系及び三方晶系の結晶以外を主たる構成物質とする。直方晶系及び三方晶系の結晶以外を主たる構成物質とするとは、第２の領域１２ｂを構成する物質のなかで、直方晶系及び三方晶系の結晶以外の物質が最も高い存在割合を示すことを意味する。

【0099】

第２の領域１２ｂは、例えば、直方晶系及び三方晶系の結晶以外の結晶又は非晶質相の存在割合が、直方晶系又は三方晶系の結晶の存在割合よりも大きい。第２の領域１２ｂは、例えば、結晶質又は非晶質である。

【0100】

なお、第２の領域１２ｂが常誘電体となってもかまわない。

【0101】

図１５は、第２の実施形態の半導体記憶装置の変形例のメモリセルの模式断面図である。第２の実施形態の半導体記憶装置の変形例は、第１のゲート電極層は、第１の部分と、第１の部分よりも半導体層に近い第２の部分を含み、第２の部分の第１の方向の長さは、第１の部分の第１の方向の長さよりも短い点で、第２の実施形態の半導体記憶装置と異なる。

【0102】

【0103】

幅狭部分ＷＬ１ｂのｚ方向の長さ（図１５中のＬ３）は、幅広部分ＷＬ１ａのｚ方向の長さ（図１５中のＬ４）よりも短い。

【0104】

変形例のメモリセルによれば、第１のワード線ＷＬ１と第２のワード線ＷＬ２との間隔を、半導体層１０に近い側で広げることが可能である。したがって、第１のワード線ＷＬ１と第２のワード線ＷＬ２との間を埋め込む第２の層間絶縁層１８の形成が容易となる。

【0105】

以上、第２の実施形態の半導体記憶装置及び変形例によれば、ワード線ＷＬとワード線ＷＬの間の半導体層を流れる電流が安定し、メモリセルの安定動作が可能となる。よって、安定動作する半導体記憶装置が実現できる。

【0106】

（第３の実施形態）
第３の実施形態の半導体記憶装置は、第１の領域と第１の絶縁層との間に設けられた導電層を、更に備える点で、第１の実施形態の半導体記憶装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。

【0107】

第３の実施形態の半導体記憶装置は、ＭｅｔａｌＦｅｒｒｏｅｌｅｃｔｒｉｃｓＭｅｔａｌＩｎｓｕｌａｔｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒ構造（ＭＦＭＩＳ構造）のメモリセルを有する３次元ＮＡＮＤフラッシュメモリである。

【0108】

図１６は、第３の実施形態の半導体記憶装置のメモリセルの模式断面図である。図１６は、２つのメモリセルの一部の拡大断面図である。

【0109】

２つのメモリセルは、図１７に示すように、第１のワード線ＷＬ１、第２のワード線ＷＬ２、半導体層１０、ゲート絶縁層１２、界面絶縁層１４、第１の層間絶縁層１６、第２の層間絶縁層１８、及び導電層２０を備える。ゲート絶縁層１２は、第１の領域１２ａ、第２の領域１２ｂ、及び第３の領域１２ｃを含む。

【0110】

【0111】

導電層２０は、第１の領域１２ａと界面絶縁層１４との間に設けられる。導電層２０は、第３の領域１２ｃと界面絶縁層１４との間に設けられる。

【0112】

導電層２０は、例えば、第１の領域１２ａ及び第３の領域１２ｃに接する。導電層２０は、例えば、界面絶縁層１４に接する。

【0113】

導電層２０は、導電体である。導電層２０は、例えば、金属、金属窒化物、又は金属酸化物である。導電層２０は、例えば、チタン、窒化チタン、酸化チタン、タンタル、窒化タンタル、酸化タンタル、タングステン、窒化タングステン、又は酸化タングステンである。

【0114】

導電層２０のｙ方向の厚さは、例えば、界面絶縁層１４のｙ方向の厚さよりも厚い。

【0115】

第２の領域１２ｂと半導体層１０との間の距離（図１６中のＬ１）は、第１の領域１２ａと半導体層１０との間の距離（図１６中のＬ２）よりも大きい。第２の領域１２ｂと半導体層１０との間の距離（図１６中のＬ１）は、第１のワード線ＷＬ１と半導体層１０との間の距離よりも大きい。

【0116】

次に、第３の実施形態の半導体記憶装置の作用及び効果について説明する。

【0117】

強誘電体である第１の領域１２ａには、複数の結晶グレインが含まれる。各結晶グレインが分極ドメインとなる。各結晶グレインの分極状態は、各結晶グレインの結晶方位と電界方向に依存する。第１の領域１２ａに対向する半導体層１０の表面の静電ポテンシャルは各結晶グレインの分極状態に依存する。言い換えれば、第１のワード線ＷＬ１で制御される閾値電圧が、各結晶グレインが対向する部分によって局所的に異なる。

【0118】

メモリセルが微細化されると、一つの結晶グレインの分極状態の、メモリセルトランジスタＭＴの閾値電圧への寄与度が大きくなる。したがって、メモリセルが微細化されると、メモリセルトランジスタＭＴの閾値電圧のばらつきが大きくなる。

【0119】

さらに、例えば、メモリセルに印加される電気的ストレスにより、第１の領域１２ａの一つの結晶グレインの分極状態が反転した場合を考える。一つの結晶グレインの分極状態の、メモリセルトランジスタＭＴの閾値電圧への寄与度が大きいため、分極状態の反転に伴うメモリセルトランジスタＭＴの閾値電圧の変動が大きくなる。したがって、例えば、メモリセルに記憶されたデータが破壊されるおそれある。

【0120】

第３の実施形態の半導体記憶装置は、第１の領域１２ａと界面絶縁層１４との間に導電層２０が設けられる。導電層２０は導電体であるため、導電層２０の界面絶縁層１４と対向する側の表面は等電位面となる。このため、第１の領域１２ａに含まれる結晶グレインに、分極状態のばらつきがあったとしても、導電層２０を設けることで分極状態のばらつきが平均化される。したがって、一つの結晶グレインの分極状態の、メモリセルトランジスタＭＴの閾値電圧への寄与度が小さくなる。よって、メモリセルトランジスタＭＴの閾値電圧のばらつきが抑制される。

【0121】

また、一つの結晶グレインの分極状態の、メモリセルトランジスタＭＴの閾値電圧への寄与度が小さくなるため、分極状態の反転に伴うメモリセルトランジスタＭＴの閾値電圧の変動も抑制される。

【0122】

また、第３の実施形態の半導体記憶装置は、第２の領域１２ｂと半導体層１０との間の距離（図１６中のＬ１）が、第１の領域１２ａと半導体層１０との間の距離（図１６中のＬ２）よりも大きい。したがって、第１の実施形態の半導体記憶装置と同様、ワード線ＷＬとワード線ＷＬの間の半導体層を流れる電流が安定し、メモリセルの安定動作が可能となる。

【0123】

図１７は、第３の実施形態の半導体記憶装置の変形例のメモリセルの模式断面図である。第３の実施形態の半導体記憶装置の変形例は、第１のゲート電極層は、第１の部分と、第１の部分よりも半導体層に近い第２の部分を含み、第２の部分の第１の方向の長さは、第１の部分の第１の方向の長さよりも短い点で、第３の実施形態の半導体記憶装置と異なる。

【0124】

【0125】

幅狭部分ＷＬ１ｂのｚ方向の長さ（図１７中のＬ３）は、幅広部分ＷＬ１ａのｚ方向の長さ（図１７中のＬ４）よりも短い。

【0126】

【0127】

以上、第３の実施形態の半導体記憶装置及び変形例によれば、ワード線ＷＬとワード線ＷＬの間の半導体層を流れる電流が安定し、メモリセルの安定動作が可能となる。また、導電層を設けることで、メモリセルトランジスタの閾値電圧のばらつき及び変動が抑制される。よって、安定動作する半導体記憶装置が実現できる。

【0128】

（第４の実施形態）
第４の実施形態の半導体記憶装置は、第１の方向に延びる半導体層と、ゲート電極層と、ゲート電極層と半導体層との間に設けられ、ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）の少なくともいずれか一方の金属元素と酸素（Ｏ）を含み、直方晶系又は三方晶系の結晶を主たる構成物質とするゲート絶縁層と、ゲート絶縁層と半導体層との間に設けられた絶縁層と、ゲート絶縁層と絶縁層との間に設けられた導電層であって、ゲート絶縁層を間に挟んでゲート電極層と第１の方向に対向する第１の部分を含む導電層と、を備える。第４の実施形態の半導体記憶装置は、導電層が、ゲート絶縁層を間に挟んでゲート電極層と第１の方向に対向する第１の部分を含む点で、第３の実施形態の半導体記憶装置と異なる。以下、第３の実施形態と重複する内容については、一部記述を省略する場合がある。

【0129】

第４の実施形態の半導体記憶装置は、ＭＦＭＩＳ構造のメモリセルを有する３次元ＮＡＮＤフラッシュメモリである。

【0130】

図１８は、第４の実施形態の半導体記憶装置のメモリセルの模式断面図である。図１８は、メモリセルの一部の拡大断面図である。

【0131】

メモリセルは、図１８に示すように、第１のワード線ＷＬ１、第２のワード線ＷＬ２、半導体層１０、ゲート絶縁層１２、界面絶縁層１４、第１の層間絶縁層１６、第２の層間絶縁層１８、導電層２０、及び中間絶縁層２２を備える。ゲート絶縁層１２は、第１の領域１２ａ、第２の領域１２ｂ、及び第３の領域１２ｃを含む。

【0132】

界面絶縁層１４は、絶縁層の一例である。第１のワード線ＷＬ１は、ゲート電極層の一例である。

【0133】

導電層２０は、ゲート絶縁層１２と界面絶縁層１４との間に設けられる。導電層２０は、第１の領域１２ａと界面絶縁層１４との間に設けられる。導電層２０は、第３の領域１２ｃと界面絶縁層１４との間に設けられる。導電層２０は、ゲート絶縁層１２を間に挟んで第１のワード線ＷＬ１とｙ方向に対向する。

【0134】

導電層２０は、例えば、第１の領域１２ａ及び第３の領域１２ｃに接する。導電層２０は、例えば、界面絶縁層１４に接する。

【0135】

導電層２０は、第１の端部２０ａ、第２の端部２０ｂ、及び中央部２０ｃを含む。第１の端部２０ａは、第１の部分の一例である。中央部２０ｃは、第２の部分の一例である。第２の端部２０ｂは、第３の部分の一例である。

【0136】

第１の端部２０ａは、ゲート絶縁層１２と第２の層間絶縁層１８との間に設けられる。第２の端部２０ｂは、ゲート絶縁層１２と第２の層間絶縁層１８との間に設けられる。第２の端部２０ｂは、第１の端部２０ａのｚ方向に位置する。中央部２０ｃは、第１の領域１２ａと界面絶縁層１４との間に設けられる。中央部２０ｃは、第１の端部２０ａと第２の端部２０ｂとの間に設けられる。中央部２０ｃは、ゲート絶縁層１２を間に挟んで第１のワード線ＷＬ１とｙ方向に対向する。

【0137】

導電層２０は、ゲート絶縁層１２を間に挟んで第１のワード線ＷＬ１とｚ方向に対向する。第１の端部２０ａは、ゲート絶縁層１２を間に挟んで第１のワード線ＷＬ１とｚ方向に対向する。第２の端部２０ｂは、ゲート絶縁層１２を間に挟んで第１のワード線ＷＬ１とｚ方向に対向する。第１の端部２０ａと第２の端部２０ｂとの間に、第１のワード線ＷＬ１が設けられる。

【0138】

【0139】

導電層２０のｙ方向の厚さは、例えば、界面絶縁層１４のｙ方向の厚さよりも厚い。

【0140】

中間絶縁層２２は、ゲート絶縁層１２の第２の領域１２ｂと、第２の層間絶縁層１８との間に設けられる。中間絶縁層２２は、ゲート絶縁層１２の第２の領域１２ｂと、導電層２０との間に設けられる。

【0141】

中間絶縁層２２の材料は、ゲート絶縁層１２の材料と異なる。中間絶縁層２２の材料は、第２の層間絶縁層１８の材料と異なる。中間絶縁層２２は、例えば、酸化物、酸窒化物、又は、窒化物である。第２の層間絶縁層１８は、例えば、窒化シリコンである。

【0142】

第１のワード線ＷＬ１は、幅広部分ＷＬ１ａと幅狭部分ＷＬ１ｂとを含む。幅広部分ＷＬ１ａは、第６の部分の一例である。幅狭部分ＷＬ１ｂは、第７の部分の一例である。幅狭部分ＷＬ１ｂは、幅広部分ＷＬ１ａよりも半導体層１０に近い。

【0143】

幅狭部分ＷＬ１ｂのｚ方向の長さ（図１８中のＬ３）は、幅広部分ＷＬ１ａのｚ方向の長さ（図１８中のＬ４）よりも短い。

【0144】

第２の領域１２ｂと半導体層１０との間の距離（図１８中のＬ１）は、第１の領域１２ａと半導体層１０との間の距離（図１８中のＬ２）よりも大きい。第２の領域１２ｂと半導体層１０との間の距離（図１８中のＬ１）は、第１のワード線ＷＬ１と半導体層１０との間の距離よりも大きい。

【0145】

次に、第４の実施形態の半導体記憶装置の製造方法の一例について説明する。図１９、図２０、図２１、図２２、図２３、図２４、図２５、図２６、及び図２７は、第４の実施形態の半導体記憶装置の製造方法を示す模式断面図である。

【0146】

最初に、図示しない半導体基板の上に、酸化シリコン層５０と窒化シリコン層５２とを交互に積層する。酸化シリコン層５０と窒化シリコン層５２により積層体３０が形成される。酸化シリコン層５０と窒化シリコン層５２は、例えば、ＣＶＤ法により形成する。酸化シリコン層５０の一部は、最終的に第１の層間絶縁層１６となる。

【0147】

次に、酸化シリコン層５０と窒化シリコン層５２に開口部５４を形成する（図１９）。開口部５４は、例えば、リソグラフィ法とＲＩＥ法により形成する。

【0148】

次に、開口部５４の内面に露出した酸化シリコン層５０を、ウェットエッチングにより選択的に後退させる（図２０）。ウェットエッチングには、例えば、バッファードフッ酸溶液を用い、酸化シリコン層５０を窒化シリコン層５２に対して選択的にエッチングする。

【0149】

次に、酸化ハフニウム膜５６及び窒化シリコン膜５７を、開口部５４内、及び、酸化シリコン層５０が後退した領域内に形成する（図２１）。酸化ハフニウム膜５６は、例えば、ＡＬＤ法により形成する。酸化ハフニウム膜５６には、例えば、添加元素としてシリコン（Ｓｉ）が添加される。酸化ハフニウム膜５６の一部は、最終的にゲート絶縁層１２となる。窒化シリコン膜５７は、例えば、ＣＶＤ法により形成する。窒化シリコン膜５７は、最終的に中間絶縁層２２となる。

【0150】

【0151】

次に、開口部５４の内面の酸化シリコン膜５８を、エッチングにより除去する（図２２）。酸化シリコン膜５８は、例えば、ＲＩＥ法によりエッチングして除去する。酸化シリコン膜５８は、酸化シリコン層５０が後退した領域内の、窒化シリコン膜５７の上に残る。酸化シリコン膜５８は、最終的に第２の層間絶縁層１８となる。

【0152】

次に、開口部５４の内面に露出した窒化シリコン膜５７を、ウェットエッチングにより選択的に後退させる（図２３）。ウェットエッチングには、例えば、リン酸溶液を用い、窒化シリコン膜５７を、酸化ハフニウム膜５６及び酸化シリコン膜５８に対して選択的にエッチングする。

【0153】

次に、開口部５４の内面に窒化チタン膜５９を形成する。窒化チタン膜５９は、例えば、ＣＶＤ法により形成する。

【0154】

次に、開口部５４の内面の窒化チタン膜５９を、エッチングにより除去する（図２４）。窒化チタン膜５９は、例えば、ＲＩＥ法によりエッチングして除去する。窒化チタン膜５９は、窒化シリコン膜５７が後退した領域内の、酸化ハフニウム膜５６の上に残る。窒化チタン膜５９は、最終的に導電層２０となる。

【0155】

【0156】

次に、開口部５４内に多結晶シリコン膜６２を形成し、開口部５４を埋め込む（図２５）。多結晶シリコン膜６２は、例えば、ＣＶＤ法により形成する。多結晶シリコン膜６２は、最終的に半導体層１０となる。

【0157】

次に、図示しないエッチング用の溝を用いて、窒化シリコン層５２をウェットエッチングより選択的に除去する。ウェットエッチングには、例えば、リン酸溶液を用い、窒化シリコン層５２を、酸化シリコン層５０、酸化ハフニウム膜５６に対して選択的にエッチングする。

【0158】

次に、酸化シリコン層５０の一部をウェットエッチングにより除去する（図２６）。ウェットエッチングには、例えば、バッファードフッ酸溶液を用い、酸化シリコン層５０を酸化ハフニウム膜５６に対して選択的にエッチングする。

【0159】

次に、酸化ハフニウム膜５６の上に、タングステン膜６４を形成する（図２７）。タングステン膜６４は、例えば、ＣＶＤ法により形成される。タングステン膜６４は、最終的にワード線ＷＬとなる。

【0160】

タングステン膜６４の形成後に、結晶化アニールを行う。結晶化アニールにより、酸化ハフニウム膜５６が強誘電体となる。

【0161】

以上の製造方法により、第４の実施形態の半導体記憶装置が製造される。

【0162】

次に、第４の実施形態の半導体記憶装置の作用及び効果について説明する。

【0163】

第４の実施形態の半導体記憶装置は、第１の領域１２ａと界面絶縁層１４との間に導電層２０が設けられる。したがって、第３の実施形態の半導体記憶装置と同様、メモリセルトランジスタＭＴの閾値電圧のばらつきが抑制される。また、第３の実施形態の半導体記憶装置と同様、分極状態の反転に伴うメモリセルトランジスタＭＴの閾値電圧の変動も抑制される。

【0164】

第４の実施形態の半導体記憶装置は、導電層２０は、ゲート絶縁層１２を間に挟んで第１のワード線ＷＬ１とｚ方向に対向する。したがって、ゲート絶縁層１２の中に含まれる結晶グレインの中で、導電層２０に接触する結晶グレインの数を増加させることが可能となる。したがって、結晶グレインの分極状態のばらつきを更に平均化することが可能となる。

【0165】

また、導電層２０が、第１の端部２０ａ、第２の端部２０ｂ、及び中央部２０ｃを含む屈曲した構造を有する。屈曲した構造の導電層２０とワード線ＷＬとの間に、ゲート絶縁層１２を挟む構造となることで、結晶化アニールの際に、導電層２０の形状効果によりゲート絶縁層１２の結晶グレインのサイズを小さくすることができる。結晶グレインのサイズを小さくすることで、結晶グレインの分極状態のばらつきを更に平均化することが可能となる。

【0166】

第４の実施形態の半導体記憶装置によれば、第３の実施形態の半導体記憶装置と比較して、結晶グレインの分極状態のばらつきを更に平均化することが可能となる。したがって、メモリセルトランジスタＭＴの閾値電圧のばらつき、及び、分極状態の反転に伴うメモリセルトランジスタＭＴの閾値電圧の変動が、更に抑制される。

【0167】

また、第４の実施形態の半導体記憶装置は、第２の領域１２ｂと半導体層１０との間の距離（図１８中のＬ１）が、第１の領域１２ａと半導体層１０との間の距離（図１８中のＬ２）よりも大きい。したがって、第１の実施形態の半導体記憶装置と同様、ワード線ＷＬとワード線ＷＬの間の半導体層を流れる電流が安定し、メモリセルの安定動作が可能となる。

【0168】

また、第１のワード線ＷＬ１は、幅広部分ＷＬ１ａと幅狭部分ＷＬ１ｂとを含む。幅狭部分ＷＬ１ｂのｚ方向の長さ（図１８中のＬ３）は、幅広部分ＷＬ１ａのｚ方向の長さ（図１８中のＬ４）よりも短い。したがって、第１のワード線ＷＬ１と第２のワード線ＷＬ２との間を埋め込む第２の層間絶縁層１８、及び中間絶縁層２２の形成が容易となる。

【0169】

以上、第４の実施形態の半導体記憶装置によれば、ワード線ＷＬとワード線ＷＬの間の半導体層を流れる電流が安定し、メモリセルの安定動作が可能となる。また、導電層を設けることで、メモリセルトランジスタの閾値電圧のばらつき及び変動が抑制される。よって、安定動作する半導体記憶装置が実現できる。

【0170】

（第５の実施形態）
第５の実施形態の半導体記憶装置は、ゲート電極層は、導電層と第１の方向に対向する第４の部分と、導電層と第１の方向に対向する第５の部分とを更に含み、第４の部分と第５の部分の間に導電層が設けられた点で、第４の実施形態の半導体記憶装置と異なる。以下、第４の実施形態と重複する内容については、一部記述を省略する場合がある。

【0171】

第５の実施形態の半導体記憶装置は、ＭＦＭＩＳ構造のメモリセルを有する３次元ＮＡＮＤフラッシュメモリである。

【0172】

図２８は、第５の実施形態の半導体記憶装置のメモリセルの模式断面図である。図２８は、メモリセルの一部の拡大断面図である。

【0173】

メモリセルは、図２８に示すように、ワード線ＷＬ、半導体層１０、ゲート絶縁層１２、界面絶縁層１４、第１の層間絶縁層１６、及び導電層２０を備える。

【0174】

ワード線ＷＬは、ゲート電極層の一例である。界面絶縁層１４は、絶縁層の一例である。

【0175】

ワード線ＷＬは、先端部ＷＬｘと主要部ＷＬｙを含む。先端部ＷＬｘは、第１の端部ＷＬｘａ、第２の端部ＷＬｘｂ、及び中央部ＷＬｘｃを含む。

【0176】

第１の端部ＷＬｘａは、第４の部分の一例である。第２の端部ＷＬｘｂは、第５の部分の一例である。

【0177】

第１の端部ＷＬｘａは、ゲート絶縁層１２と第１の層間絶縁層１６との間に設けられる。第２の端部ＷＬｘｂは、ゲート絶縁層１２と第１の層間絶縁層１６との間に設けられる。第２の端部ＷＬｘｂは、第１の端部ＷＬｘａのｚ方向に位置する。

【0178】

中央部ＷＬｘｃは、ゲート絶縁層１２とワード線ＷＬとの間に位置する。中央部ＷＬｘｃは、第１の端部ＷＬｘａと第２の端部ＷＬｘｂの間に設けられる。

【0179】

第１の端部ＷＬｘａと第２の端部ＷＬｘｂとの間に、導電層２０が設けられる。

【0180】

先端部ＷＬｘは、導電体である。先端部ＷＬｘは、例えば、金属、金属窒化物、又は金属酸化物である。先端部ＷＬｘは、例えば、チタン、窒化チタン、酸化チタン、タンタル、窒化タンタル、酸化タンタル、タングステン、窒化タングステン、又は酸化タングステンである。

【0181】

主要部ＷＬｙは、導電体である。主要部ＷＬｙは、例えば、金属、金属窒化物、金属炭化物、又は、半導体である。ワード線ＷＬは、例えば、タングステン（Ｗ）である。

【0182】

先端部ＷＬｘの材料と主要部ＷＬｙの材料は、同一であっても異なっていても構わない。

【0183】

導電層２０は、ゲート絶縁層１２と界面絶縁層１４との間に設けられる。導電層２０は、ゲート絶縁層１２を間に挟んでワード線ＷＬとｙ方向に対向する。導電層２０は、第２の部分の一例である。

【0184】

導電層２０は、例えば、界面絶縁層１４に接する。

【0185】

導電層２０は、ゲート絶縁層１２を間に挟んでワード線ＷＬとｚ方向に対向する。導電層２０は、ゲート絶縁層１２を間に挟んでワード線ＷＬの先端部ＷＬｘとｚ方向に対向する。

【0186】

導電層２０の一部は、ゲート絶縁層１２を間に挟んで第１の端部ＷＬｘａとｚ方向に対向する。導電層２０の別の一部は、ゲート絶縁層１２を間に挟んで第２の端部ＷＬｘｂとｚ方向に対向する。導電層２０の一部又は導電層２０の別の一部は、第１の部分の一例である。

【0187】

【0188】

導電層２０のｙ方向の厚さは、例えば、界面絶縁層１４のｙ方向の厚さよりも厚い。

【0189】

次に、第５の実施形態の半導体記憶装置の製造方法の一例について説明する。図２９、図３０、図３１、図３２、図３３、及び図３４は、第５の実施形態の半導体記憶装置の製造方法を示す模式断面図である。

【0190】

【0191】

次に、酸化シリコン層５０と窒化シリコン層５２に開口部５４を形成する（図２９）。開口部５４は、例えば、リソグラフィ法とＲＩＥ法により形成する。

【0192】

次に、開口部５４の内面に露出した窒化シリコン層５２を、ウェットエッチングにより選択的に後退させる（図３０）。ウェットエッチングには、例えば、リン酸溶液を用い、窒化シリコン層５２を酸化シリコン層５０に対して選択的にエッチングする。

【0193】

次に、酸化シリコン層５０の一部をウェットエッチングにより除去する（図３１）。ウェットエッチングには、例えば、バッファードフッ酸溶液を用い、酸化シリコン層５０を窒化シリコン層５２に対して選択的にエッチングする。

【0194】

次に、窒化チタン膜５３、酸化ハフニウム膜５６、及び酸化チタン膜５５を、開口部５４内に形成する。窒化チタン膜５３は、例えばＣＶＤ法により形成する。酸化ハフニウム膜５６は、例えば、ＡＬＤ法により形成する。酸化ハフニウム膜５６には、例えば、添加元素としてシリコン（Ｓｉ）が添加される。酸化チタン膜５５は、例えばＣＶＤ法により形成する。

【0195】

次に、開口部５４の内面の酸化チタン膜５５、酸化ハフニウム膜５６、及び窒化チタン膜５３を、エッチングにより除去する（図３２）。酸化チタン膜５５、酸化ハフニウム膜５６、及び窒化チタン膜５３は、例えば、ＲＩＥ法によりエッチングして除去する。酸化チタン膜５５は、最終的に導電層２０となる。酸化ハフニウム膜５６は、最終的にゲート絶縁層１２となる。窒化チタン膜５３は、最終的にワード線ＷＬの先端部ＷＬｘとなる。

【0196】

次に、開口部５４の内面に露出した窒化チタン膜５３を、エッチングにより選択的に後退させる（図３３）。窒化チタン膜５３を、酸化シリコン層５０、酸化ハフニウム膜５６及び酸化チタン膜５５に対して選択的にエッチングする。

【0197】

【0198】

次に、開口部５４内に多結晶シリコン膜６２を形成し、開口部５４を埋め込む。多結晶シリコン膜６２は、例えば、ＣＶＤ法により形成する。多結晶シリコン膜６２は、最終的に半導体層１０となる。

【0199】

次に、図示しないエッチング用の溝を用いて、窒化シリコン層５２をウェットエッチングより選択的に除去する。ウェットエッチングには、例えば、リン酸溶液を用い、窒化シリコン層５２を、酸化シリコン層５０、窒化チタン膜５３に対して選択的にエッチングする。

【0200】

次に、窒化チタン膜５３の上に、タングステン膜６４を形成する（図３４）。タングステン膜６４は、例えば、ＣＶＤ法により形成される。タングステン膜６４は窒化チタン膜５３に接続され、最終的にワード線ＷＬの主要部ＷＬｙとなる。

【0201】

タングステン膜６４の形成後に、結晶化アニールを行う。結晶化アニールにより、酸化ハフニウム膜５６が強誘電体となる。

【0202】

以上の製造方法により、第５の実施形態の半導体記憶装置が製造される。

【0203】

第５の実施形態の半導体記憶装置は、ゲート絶縁層１２と界面絶縁層１４との間に導電層２０が設けられる。第５の実施形態の半導体記憶装置は、導電層２０は、ゲート絶縁層１２を間に挟んでワード線ＷＬとｚ方向に対向する。したがって、第４の実施形態の半導体記憶装置と同様、結晶グレインの分極状態のばらつきを更に平均化することが可能となる。よって、第４の実施形態の半導体記憶装置と同様、メモリセルトランジスタＭＴの閾値電圧のばらつきが抑制される。また、第４の実施形態の半導体記憶装置と同様、分極状態の反転に伴うメモリセルトランジスタＭＴの閾値電圧の変動も抑制される。

【0204】

以上、第５の実施形態の半導体記憶装置によれば、導電層を設けることで、メモリセルトランジスタの閾値電圧のばらつき及び変動が抑制される。よって、安定動作する半導体記憶装置が実現できる。

【0205】

第１ないし第５の実施形態では、ワード線ＷＬが、板状の導電体であり、半導体層１０がワード線ＷＬに囲まれる場合を例に説明した。しかし、例えば、ワード線ＷＬがｙ方向に延びる線状であり、半導体層１０の一部とワード線ＷＬが対向するメモリセルアレイ構造とすることも可能である。半導体層１０の内側にｚ方向に延びる絶縁層が設けられ、この絶縁層が半導体層１０によって取り囲まれる構造であっても良い。この絶縁層の材料としては、例えば酸化シリコン等が用いられる。

【0206】

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成物質を他の実施形態の構成物質と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0207】

１０半導体層
１２ゲート絶縁層
１２ａ第１の領域
１２ｂ第２の領域
１２ｃ第３の領域
１４界面絶縁層（第１の絶縁層、絶縁層）
１８第２の層間絶縁層（第２の絶縁層）
２０導電層（第２の部分）
２０ａ第１の端部（第１の部分）
２０ｂ第２の端部（第３の部分）
２０ｃ中央部（第２の部分）
ＷＬワード線（ゲート電極層）
ＷＬｘａ第１の端部（第４の部分）
ＷＬｘｂ第２の端部（第５の部分）
ＷＬ１第１のワード線（第１のゲート電極層、ゲート電極層）
ＷＬ１ａ幅広部分（第１の部分、第６の部分）
ＷＬ１ｂ幅狭部分（第２の部分、第７の部分）
ＷＬ２第２のワード線（第２のゲート電極層）

【図1】