特開 2022-145399 システム・イン・パッケージ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022145399

(43)【公開日】2022-10-04

(54)【発明の名称】システム・イン・パッケージ

(51)【国際特許分類】

   H01L 25/18 20060101AFI20220926BHJP

   H01L 23/12 20060101ALI20220926BHJP

【ＦＩ】

H01L25/04 Z

H01L23/12 E

【審査請求】有

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2021103907

(22)【出願日】2021-06-23

(11)【特許番号】

(45)【特許公報発行日】2022-09-22

(31)【優先権主張番号】110108825

(32)【優先日】2021-03-12

(33)【優先権主張国・地域又は機関】TW

(71)【出願人】

【識別番号】509092878

【氏名又は名称】ウォルトン アドバンスト エンジニアリング インク

【氏名又は名称原語表記】ＷＡＬＴＯＮ ＡＤＶＡＮＣＥＤ ＥＮＧＩＮＥＥＲＩＮＧ ＩＮＣ．

(74)【代理人】

【識別番号】110000419

【氏名又は名称】弁理士法人太田特許事務所

(72)【発明者】

【氏名】リン チュン－ジュン

(72)【発明者】

【氏名】グ ルェイ－ティン

(57)【要約】      （修正有）

【課題】パッケージ構造において、プリント基板を有さず、金属ワイヤによって回路の導通を達成するシステム・イン・パッケージを提供する。
【解決手段】システム・イン・パッケージは、パッケージ構造において、プリント基板を有さず、銅基板１０の頂上面１３にシリコン層６０を有し、シリコン層６０上の複数のダイ２０、２０’と銅基板１０の複数の情報接続ピン１１が電気的に接続し、さらに、シリコン層６０上の受動素子４０とダイ２０、２０’が電気的に接続し、ダイ２０、２０’が銅基板１０の接地ピン１２に電気的に接続し、最後に成形コンパウンド５０によって、銅基板１０の頂上面１３のダイ２０、２０’及び受動素子４０が封止される。
【選択図】図１ａ

【特許請求の範囲】

【請求項1】

パッケージ構造においてプリント基板を有さず、
複数の情報接続ピン及び少なくとも１個の接地ピンを有する銅基板を備えて、
前記銅基板の頂上面にシリコン層が設置され、
前記シリコン層上の複数のダイと前記銅基板の前記情報接続ピンは電気的に接続し、
前記シリコン層上の少なくとも１個の受動素子と前記ダイは電気的に接続し、
前記ダイは、前記銅基板の前記接地ピンに電気的に接続されて、
さらに、前記銅基板の前記頂上面の前記ダイ及び前記受動素子を封止する成形コンパウンドを備えることを特徴とするシステム・イン・パッケージ。

【請求項2】

前記ダイは、複数の第一金属ワイヤを介して前記銅基板の前記情報接続ピンに電気的に接続されることを特徴とする請求項１に記載のシステム・イン・パッケージ。

【請求項3】

前記受動素子は、複数の第二金属ワイヤを介して前記ダイに電気的に接続されることを特徴とする請求項１に記載のシステム・イン・パッケージ。

【請求項4】

前記ダイは、複数の第三金属ワイヤを介して前記銅基板の前記接地ピンに電気的に接続されることを特徴とする請求項１に記載のシステム・イン・パッケージ。

【請求項5】

前記受動素子は、少なくとも１個の第四金属ワイヤを介して前記銅基板の前記接地ピンに電気的に接続されることを特徴とする請求項１に記載のシステム・イン・パッケージ。

【請求項6】

前記受動素子は、少なくとも１個の第五金属ワイヤを介して前記銅基板の前記情報接続ピンに電気的に接続されることを特徴とする請求項１に記載のシステム・イン・パッケージ。

【請求項7】

前記シリコン層と前記ダイ間にはアルミ層が設置されることを特徴とする請求項１に記載のシステム・イン・パッケージ。

【請求項8】

前記アルミ層は、少なくとも１個の第六金属ワイヤを介して前記銅基板の前記接地ピンに電気的に接続されることを特徴とする請求項７に記載のシステム・イン・パッケージ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、システム・イン・パッケージに関し、特に、パッケージ構造においてプリント基板を有さず、金属ワイヤによって回路の導通を達成することを特徴とするシステム・イン・パッケージに関する。

【背景技術】

【0002】

現在、集積回路（ＩＣ）の実装技術において、多くは一個のシステムまたはサブシステムの全部または大部分の電子機能が統合型基板内にコンフィギュレーションされ、チップは２Ｄ、３Ｄの方式で統合型基板に接合される実装方法であり、上記の製法はシステム・イン・パッケージ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ， ＳｉＰ）と呼ばれている。

【0003】

システム・イン・パッケージ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ， ＳｉＰ）は、複数のチップを組み合わせられるだけでなく、一つの専門のプロセッサ、ＤＲＡＭ、フラッシュメモリとして、レジスタ及びコンデンサ、コネクタ、アンテナ等の受動素子と結合させて、全て同一基板上に設置されることも可能である。これは、一つの完全な機能単位を一つのマルチチップパッケージに構築することができることを意味する。したがって、少量の外部素子を追加するだけで、作業させることが可能である。

【0004】

システム・イン・パッケージ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ， ＳｉＰ）は、システムオンチップ（Ｓｙｓｔｅｍ ｏｎ ａ Ｃｈｉｐ， ＳｏＣ）よりシステムコストを低く抑えることが可能であることで、実装体積を小さくでき、軽量化が図れる外、パワーの消耗を低く抑えることが可能であることが明らかである。しかしながら、システム・イン・パッケージ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ， ＳｉＰ）において、一個の実装体中には、数十個のベアダイを有する可能性があり、このうち、一個のベアダイが壊れると、実装体中の他のベアダイまで無駄になる。さらに、製造業者はシステム・イン・パッケージ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ， ＳｉＰ）を囲んで、生産ラインを配置する必要があるか、または、元の機械の配置比率を調整して、機械の利用効率を保証する必要がある。

【0005】

システム・イン・パッケージ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ， ＳｉＰ）に関する特許文献は以下のとおりである。

【0006】

ＵＳ １５／９３９，０９７では、システム・イン・パッケージ構造及び組み立て方法を開示している。一実施例において、当該システム・イン・パッケージは、相対する回路基板を備えて、それぞれ設置組み立て部品を備え、相対する前記回路基板の設置組み立て部品と重畳する。相対する前記回路基板の間の隙間は、成形材料で充填され、前記成形材料は重畳する前記設置組み立て部品を追加して実装する。一部の実施例において、機械または電気的に接続される一個または複数の挿入接地装置を使用して相対する前記回路基板が互いに堆畳される。

【0007】

ＵＳ ６１／９２９，１３０において開示されるシステム・イン・パッケージモジュールは、非メモリチップ、ラップアラウンドメモリ（ｗｒａｐ ａｒｏｕｎｄ ｍｅｍｏｒｙ）及び封止実装材料を備える。前記非メモリチップは、複数のパッドを有する。前記ラップアラウンドメモリは、第一メモリダイ及び第二メモリダイを備え、このうち、前記第一メモリダイ及び前記第二メモリダイは、並列に基板上に配列され、前記第一メモリダイは、第一組パッドを備え、前記第二メモリダイは第二組パッドを備える。前記封止実装材料は、前記非メモリチップ及び前記ラップアラウンドメモリを実装し、このうち、前記非メモリチップは、前記複数のパッド、前記第一組パッド及び前記第二組パッドを通過して前記ラップアラウンドメモリに電気的にカップリング接続される。前記第一組パッドは、通過して所定の角度で回転するか、前記第二組パッドに対応して鏡面反射される。

【0008】

ＴＷ ２０１７３７４５２において開示されるシステム・イン・パッケージは、再配線層（ＲＤＬ）構造、前記再配線層構造の第一側上に設置され、前記再配線層構造と直接接触する主動面を有する第一半導体ダイ、前記第一半導体ダイ周囲の再配線層構造の第一側上に位置する複数の導電指部、直接前記第一半導体ダイ上に堆畳され、複数のボンディング・リードワイヤを介して前記複数導電指部に電気的に接続される第二半導体ダイ、前記第一半導体ダイ、前記導電指部、前記第二半導体ダイ及び前記再配線層構造の第一側を封止する蓋を備える。また、この発明は、システム・イン・パッケージの製造方法を提供して、配線のフレキシブル性を高めることを特徴とする。

【0009】

しかしながら、市場競争が激しくなる中、さらなる製造コストの抑制、そして、実装本体の体積の縮小及び軽量化を達成する必要があることは、実装業者にとって大きな課題であり、いかに品質と供給の安定を達成できるかは難題である。

【先行技術文献】

【特許文献】

【0010】

【特許文献1】ＵＳ １５／９３９，０９７号公報

【特許文献2】ＵＳ ６１／９２９，１３０号公報

【特許文献3】ＴＷ ２０１７３７４５２号公報

【発明の概要】

【発明が解決しようとする課題】

【0011】

したがって、本発明は、上記課題を解決する、パッケージ構造にプリント基板を有さないことで、大幅にコスト全体の削減を達成するシステム・イン・パッケージを提供することを課題とする。

【課題を解決するための手段】

【0012】

上記課題を解決するため、本発明は、プリント基板を取り除くことで、実装の際の厚みを薄くするシステム・イン・パッケージを提供することを目的とする。

【0013】

さらに、本発明は、実装後の厚みが薄いことにより、製品中の層を多くして、各種機能を追加することが可能なシステム・イン・パッケージを提供することを目的とする。

【0014】

さらに、本発明は、金属ワイヤを介して直接接続することで、電気的接続の性能を高めて、廃熱の発生を抑制するシステム・イン・パッケージを提供することを目的とする。

【0015】

さらに、本発明は、アルミ層構造を提供することにより、接地効果を高めて、導熱効果を向上させるシステム・イン・パッケージを提供することを目的とする。

【0016】

上記目的を達成させるために、本発明のシステム・イン・パッケージが使用する主な技術手段は、以下の技術方法を採用することにより実現させる。本発明のシステム・イン・パッケージは、パッケージ構造において、プリント基板を有さず、本発明のシステム・イン・パッケージの銅基板は複数の情報接続ピン及び少なくとも１個の接地ピンを有する。前記銅基板の頂上面にはシリコン層を有する。前記シリコン層上の複数のダイと前記銅基板の前記情報接続ピンは電気的に接続する。前記シリコン層上の少なくとも１個の受動素子と前記ダイは電気的に接続する。前記ダイは、前記銅基板の前記接地ピンに電気的に接続される。成形コンパウンドは、前記銅基板の前記頂上面の前記ダイ及び前記受動素子を封止する。

【0017】

本発明目的及びその技術的課題を解決するのは、以下の技術を実施することで実現させる。

【0018】

本発明のシステム・イン・パッケージにおいて、前記ダイは、複数の第一金属ワイヤを介して前記銅基板の前記情報接続ピンに電気的に接続される。

【0019】

本発明のシステム・イン・パッケージにおいて、前記受動素子は、複数の第二金属ワイヤを介して前記ダイを介して電気的に接続される。

【0020】

本発明のシステム・イン・パッケージにおいて、前記ダイは、複数の第三金属ワイヤを介して前記銅基板の前記接地ピンに電気的に接続される。

【0021】

本発明のシステム・イン・パッケージにおいて、前記受動素子は、少なくとも１個の第四金属ワイヤを介して前記銅基板の前記接地ピンに電気的に接続される。

【0022】

本発明のシステム・イン・パッケージにおいて、前記受動素子は、少なくとも１個の第五金属ワイヤを介して前記銅基板の前記情報接続ピンに電気的に接続される。

【0023】

本発明のシステム・イン・パッケージにおいて、前記シリコン層と前記ダイ間にはアルミ層が設置される。

【0024】

本発明のシステム・イン・パッケージにおいて、前記アルミ層は、少なくとも１個の第六金属ワイヤを介して前記銅基板の前記接地ピンに電気的に接続される。

【発明の効果】

【0025】

従来の技術と比較して、本発明のシステム・イン・パッケージには以下の効果を有する。（１）金属ワイヤを利用したワイヤボンディングにより、プリント基板に取って代わることで、大幅に全体コストを削減する効果を有する。（２）プリント基板を取り除いたことで、実装時の厚みを抑える。（３）アルミ層構造を提供して、接地効果を高め且つ導熱効
果を向上させる。

【図面の簡単な説明】

【0026】

【図1a】本発明における第一実施形態の実装を示した図である。

【図1b】本発明における第二実施形態の実装を示した図である。

【図1c】本発明における第三実施形態の実装を示した図である。

【図2a】本発明における第四実施形態の実装を示した図である。

【図2b】本発明における第五実施形態の実装を示した図である。

【図3a】本発明における第一実施形態の電気的接続を示した図である。

【図3b】本発明における第二実施形態の電気的接続を示した図である。

【図3c】本発明における第三実施形態の電気的接続を示した図である。

【図4a】本発明における第四実施形態の電気的接続を示した図である。

【図4b】本発明における第五実施形態の電気的接続を示した図である。

【発明を実施するための形態】

【0027】

本発明の特徴、効果をより明確にするため、以下に例を挙げて好適な実施形態を説明する。

【0028】

図１ａ及び図３ａは、本発明のシステム・イン・パッケージの第一実施形態である。まず、図１ａを参照しながら説明する。銅基板（１０）は、複数の情報接続ピン（１１）及び少なくとも１個の接地ピン（１２）を有する。前記銅基板（１０）の頂上面（１３）には、シリコン層（６０）を有する。前記シリコン層（６０）上の複数のダイ（２０， ２０｀）と前記銅基板（１０）の前記情報接続ピン（１１）は電気的に接続する。前記シリコン層（６０）上の少なくとも１個の受動素子（４０）と前記ダイ（２０）は電気的に接続する。前記ダイ（２０， ２０｀）は、前記銅基板（１０）の前記接地ピン（１２）に電気的に接続される。成形コンパウンド（５０）は、前記銅基板（１０）の頂上面（１３）上の前記ダイ（２０， ２０｀）及び前記受動素子（４０）を封止する。このうち、前記ダイ（２０， ２０｀）は、複数の第三金属ワイヤ（３２）を介して前記銅基板（１０）の接地ピン（１２）に電気的に接続される。

【0029】

このうち、前記シリコン層（６０）上の複数ダイ（２０， ２０｀）は、複数の第一金属ワイヤ（３０）を介して前記銅基板（１０）の前記情報接続ピン（１１）に電気的に接続される。また、受動素子（４０）は、複数の第二金属ワイヤ（３１）を介して前記ダイ（２０， ２０｀）に電気的に接続される。

【0030】

具体的には、前記銅基板（１０）は、リードフレームを指し、ダイ（Ｄｉｅ）実装内部の金属構造が、ダイ（Ｄｉｅ）から外部に信号を伝達するのに用いられ、それは異なる部分から組成されて、構造的連接を介して、これらパーツ全てをフレーム構造内に固定して、リードフレーム全体を容易に自動化処理させる。さらに、前記情報接続ピン（１１）の役割は、前記ダイ（２０， ２０｀）を外界に電気的に接続させることにある。前記接地ピン（１２）は、回路設計時のアース線であり、アース線は、広い意味で電位の参考点となり、回路全体に基準電位を提供することにより、アース線上の電圧を０Ｖとして、回路全体の電位を統一する。

【0031】

さらに、前記ダイ（２０， ２０｀）は、ダイ（Ｄｉｅ）が半導体材料製作により、実装されていない小さな集積回路本体となるものを指し、主にウェハーをカットしたものである。このうち、第一金属ワイヤ（３０）、第二金属ワイヤ（３１）及び第三金属ワイヤ（３２）は、実際にはワイヤ・ボンディング（Ｗｉｒｅ ｂｏｎｄｉｎｇ）の金属線材であり、線径１５－５０ミクロンの金属線材を利用して、チップ（Ｃｈｉｐ）とリードフレーム（Ｌｅａｄ Ｆｒａｍｅ）を接続させる技術により、微小のチップを外部の回路と通信させて、大きな面積を必要としないという特徴を有する。受動素子（４０）パッシブ素子（Ｐａｓｓｉｖｅ ｃｏｍｐｏｎｅｎｔｓ）で、無源デバイスとも呼ばれる。そして、消費はするが、エネルギーを生産しない電子素子を指すか、または、増幅や整流を行わない電子素子を指す。前記成形コンパウンド（５０）は、半導体実装材料で、一般には、高分子樹脂を使用して、電子素子及びチップ（Ｃｈｉｐ）の封止材料とする。また、シリコン層（６０）は、絶縁構造層で、シリコン層（６０）は、シリコン（Ｓｉｌｉｃｏｎ， Ｓｉ）により構成され、灰色を帯びた青い金属で、光沢があり、硬く、砕けやすい結晶体である。さらに、前記シリコン層は、４価の半金属の半導体で、頂上面（１３）は、ダイ（２０， ２０｀）及び受動素子（４０）を載せるシリコン層（６０）のうちの一面である。

【0032】

さらに、図３ａを参照しながら説明する。ダイ（２０）は、それぞれ情報接続ピン（１１）、接地ピン（１２）及び受動素子（４０）に電気的に接続される。このうち、ダイ（２０）と情報接続ピン（１１）間は、第一金属ワイヤ（３０）を介して電気的に接続されることで、外部信号と電源をダイ（２０）に電気的に接続させて、信号を伝達送信する。さらに、ダイ（２０）と接地ピン（１２）間は、第三金属ワイヤ（３２）を介して電気的に接続されて、接地ピン（１２）は、電位の参考点となり、回路全体に基準電位を提供することにより、接地ピン（１２）上の電圧が０Ｖとなって、回路全体の電位を統一する。さらに、ダイ（２０）と受動素子（４０）間は、第二金属ワイヤ（３１）を介して電気的に接続され、ここで、受動素子（４０）は、水晶振動子（ｑｕａｒｔｚ ｃｒｙｓｔａｌ ｕｎｉｔまたはＸｔａｌ）、レジスタ、コンデンサ、インダクタ等であり、ダイ（２０）の運行を補助する。実際には、さらにメモリ等を組み合わせることも可能である。

【0033】

さらに、図１ｂ及び図３ｂを参照しながら説明する。これらは、本発明のシステム・イン・パッケージにおける第二実施形態である。第二実施形態が第一実施形態と異なるのは、第四金属ワイヤ（３３）を追加される点である。まず、図１ｂを参照しながら説明する。前記受動素子（４０）は、第四金属ワイヤ（３３）と銅基板（１０）の接地ピン（１２）を介して電気的に接続する。

【0034】

具体的には、前記受動素子（４０）は、接地レジスタ、接地コンデンサ等であるため、前記受動素子（４０）を追加して接地ピン（１２）に電気的に接続される必要がある。前記第四金属ワイヤ（３３）は、実際にはワイヤ・ボンディング（Ｗｉｒｅ ｂｏｎｄｉｎｇ）の金属線材であり、線径１５－５０ミクロンの金属線材を利用してチップ（Ｃｈｉｐ）とリードフレーム（Ｌｅａｄ Ｆｒａｍｅ）を接続させる技術で、微小のチップを外部の回路と通信することで、大きな面積を必要とせずに済む。

【0035】

実際には、ダイ（２０）は、間接的に一部が受動素子（４０）を介し、第四金属ワイヤ（３３）を経由して、銅基板（１０）の接地ピン（１２）に電気的に接続されて、ダイ（２０）は一部が第一実施形態のダイ（２０）と同様に、第三金属ワイヤ（３２）を介して前記接地ピン（１２）に電気的に接続される。

【0036】

さらに、図１ｂを参照しながら説明する。銅基板（１０）は、複数の情報接続ピン（１１）及び少なくとも１個の接地ピン（１２）を有する。前記銅基板（１０）の頂上面（１３）上にはシリコン層（６０）を有する。前記シリコン層（６０）上の複数のダイ（２０， ２０｀）は、複数の第一金属ワイヤ（３０）を介して前記銅基板（１０）の前記情報接続ピン（１１）に電気的に接続する。前記シリコン層（６０）上の少なくとも１個の受動素子（４０）は、複数の第二金属ワイヤ（３１）を介して前記ダイ（２０， ２０｀）に電気的に接続される。前記ダイ（２０， ２０｀）は、前記銅基板（１０）の前記接地ピン（１２）に電気的に接続される。成形コンパウンド（５０）は、前記銅基板（１０）の頂上面（１３）上の前記ダイ（２０， ２０｀）及び前記受動素子（４０）を封止する。このうち、前記ダイ（２０， ２０｀）は、複数の第三金属ワイヤ（３２）を介して前記銅基板（１０）の前記接地ピン（１２）に電気的に接続される。前記受動素子（４０）は、第四金属ワイヤ（３３）を介して前記銅基板（１０）の前記接地ピン（１２）に電気的に接続される。

【0037】

さらに、図３ｂを参照しながら説明する。ダイ（２０）は、それぞれ情報接続ピン（１１）、接地ピン（１２）及び受動素子（４０）に電気的に接続されていることが明らかである。このうち、ダイ（２０）と情報接続ピン（１１）間は、第一金属ワイヤ（３０）を介して電気的に接続されることで、外部信号と電源がダイ（２０）によって電気的に接続されて、信号が伝達送信される。さらに、ダイ（２０）と受動素子（４０）間は、第二金属ワイヤ（３１）を介して電気的に接続される。ここで、受動素子（４０）は、水晶振動子（ｑｕａｒｔｚ ｃｒｙｓｔａｌ ｕｎｉｔまたはＸｔａｌ）、レジスタ、コンデンサ、インダクタ等であり、ダイ（２０）の運行を補助する。さらに、受動素子（４０）と接地ピン（１２）間は、第四金属ワイヤ（３３）を介して電気的に接続される。接地ピン（１２）は、電位の参考点で、回路全体に基準電位を提供して、接地ピン（１２）上における電圧が０Ｖとなって、回路全体の電位を統一する。実際には、さらに、メモリ等を組み合わせることも可能である。

【0038】

さらに、図１ｃ及び図３ｃを参照しながら説明する。本発明のシステム・イン・パッケージにおける第三実施形態である。第三実施形態が第一実施形態と異なるのは、第五金属ワイヤ（３４）が追加されている点である。図１ｃを参照しながら説明する。前記受動素子（４０）は、第五金属ワイヤ（３４）を介して前記銅基板（１０）の前記情報接続ピン（１１）に電気的に接続する。

【0039】

具体的には、前記受動素子（４０）は、フィルター回路、レジスタ、コンデンサ等であり、ダイ（２０）信号を処理伝達して、第五金属ワイヤ（３４）の電気的的接続を介して情報接続ピン（１１）に導通する。前記第五金属ワイヤ（３４）は、ワイヤ・ボンディング（Ｗｉｒｅ ｂｏｎｄｉｎｇ）の金属線材であり、線径１５－５０ミクロンの金属線材を利用して、チップ（Ｃｈｉｐ）及びリードフレーム（Ｌｅａｄ Ｆｒａｍｅ）を接続させる技術により、微小のチップを外部の回路と通信させて、大きな面積を必要とせずに済む。

【0040】

図３ｃを参照しながら説明する。ダイ（２０）はそれぞれ情報接続ピン（１１）、接地ピン（１２）及び受動素子（４０）に対して電気的に接続する。このうち、ダイ（２０）と受動素子（４０）間は、第二金属ワイヤ（３１）（または第一金属ワイヤ（３０））を介して電気的に接続し、ここで、受動素子（４０）は、水晶振動子（ｑｕａｒｔｚ ｃｒｙｓｔａｌ ｕｎｉｔまたはＸｔａｌ）、レジスタ、コンデンサ、インダクタ等で、ダイ（２０）の運行を補助する。さらに、ダイ（２０）と接地ピン（１２）間は、第三金属ワイヤ（３２）を介して電気的に接続し、接地ピン（１２）は、電位の参考点となって、回路全体に基準電位を提供することで、接地ピン（１２）上の電圧が０Ｖとなって、回路全体の電位を統一する。受動素子（４０）と情報接続ピン（１１）間は、第五金属ワイヤ（３４）を介して電気的に接続して、間接的に外部信号と電源をダイ（２０）に電気的に接続させることで、信号を伝達送信させる。実際には、さらにメモリ等を組み合わせることが可能である。

【0041】

図２ａ及び図４ａを参照しながら説明する。これらは、本発明のシステム・イン・パッケージにおける第四実施形態である。第四実施形態が第三実施形態と異なるのは、アルミ層（６１）が追加されている点である。先ず図２ａを参照しながら説明する。前記シリコン層（６０）と前記ダイ（２０）間には、アルミ層（６１）が設置され、前記アルミ層（６１）は第六金属ワイヤ（３５）を介して前記銅基板（１０）の前記接地ピン（１２）と電気的に接続する。

【0042】

具体的には、前記アルミ層（６１）は、金属導電層で、集中接地接続を提供するためのインターフェースとしての役割を有する。前記第六金属ワイヤ（３５）は、ワイヤ・ボンディング（Ｗｉｒｅ ｂｏｎｄｉｎｇ）の金属線材で、線径１５－５０ミクロンの金属線材で、チップ（Ｃｈｉｐ）及びリードフレーム（Ｌｅａｄ Ｆｒａｍｅ）を接続させる技術により、微小のチップを外部の回路と通信させるもので、大きな面積を必要とせずに済む。

【0043】

さらに、図４ａを参照しながら説明する。ダイ（２０）は、それぞれ情報接続ピン（１１）、接地ピン（１２）、受動素子（４０）及びアルミ層（６１）に対して電気的に接続することが明らかである。このうち、ダイ（２０）と受動素子（４０）間は、第二金属ワイヤ（３１）（または第一金属ワイヤ（３０））を介して電気的に接続し、ここで、受動素子（４０）は、水晶振動子（ｑｕａｒｔｚ ｃｒｙｓｔａｌ ｕｎｉｔまたは Ｘｔａｌ）、レジスタ、コンデンサ、インダクタ等で、ダイ（２０）の運行を補助する。さらに、ダイ（２０）とアルミ層（６１）間は、第三金属ワイヤ（３２）を介して電気的に接続し、アルミ層（６１）により集中接地接続する。さらに、アルミ層（６１）と接地ピン（１２）間は、第六金属ワイヤ（３５）を介して電気的に接続し、接地ピン（１２）は電位の参考点となり、回路全体に基準電位を提供することで、接地ピン（１２）上の電圧が０Ｖとなって、回路全体の電位を統一する。受動素子（４０）と情報接続ピン（１１）間は、第五金属ワイヤ（３４）を介して電気的に接続し、間接的に外部信号と電源をダイ（２０）によって電気的に接続させることで信号を伝達送信する。実際には、メモリ等を組み合わせることも可能である。

【0044】

さらに、図２ｂ及び図４ｂを参照しながら説明する。これらは、本発明のシステム・イン・パッケージにおける第五実施形態である。第五実施形態が第二実施形態と異なるのは、アルミ層（６１）が追加される点である。まず、図２ｂを参照しながら説明する。前記シリコン層（６０）と前記ダイ（２０）間には、アルミ層（６１）が設置されて、前記アルミ層（６１）は、第六金属ワイヤ（３５）を介して前記銅基板（１０）の接地ピン（１２）に電気的に接続される。

【0045】

さらに、図４ｂを参照しながら説明する。ダイ（２０）は、それぞれ情報接続ピン（１１）、接地ピン（１２）、受動素子（４０）及びアルミ層（６１）に対して電気的に接続される。このうち、ダイ（２０）と情報接続ピン（１１）間は、第一金属ワイヤ（３０）を介して電気的に接続されることで、外部信号と電源をダイ（２０）に電気的に接続させて、信号を伝達送信する。さらに、ダイ（２０）と受動素子（４０）間は、第二金属ワイヤ（３１）を介して電気的に接続して、ここでは、受動素子（４０）は、水晶振動子（ｑｕａｒｔｚ ｃｒｙｓｔａｌ ｕｎｉｔまたはＸｔａｌ）、レジスタ、コンデンサ、インダクタ等であり、ダイ（２０）の運行を補助する。さらに、受動素子（４０）とアルミ層（６１）間は、透過第四金属ワイヤ（３３）を介して電気的に接続され、アルミ層（６１）によって集中接地接続される。さらに、アルミ層（６１）と接地ピン（１２）間は、第六金属ワイヤ（３５）を介して電気的に接続されて、接地ピン（１２）は 電位の参考点となり、回路全体に基準電位を提供することで、接地ピン（１２）上の電圧が０Ｖとなることで、回路全体の電位を統一する。実際には、メモリ等を組み合わせることも可能である。

【0046】

以上、本発明の実施例を図面を参照して詳述してきたが、具体的な構成は、これらの実施例に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更などがあっても、本発明に含まれる。

【符号の説明】

【0047】

１０ 銅基板
１１ 情報接続ピン
１２ 接地ピン
１３ 頂上面
２０ ダイ
２０｀ ダイ
３０ 第一金属ワイヤ
３１ 第二金属ワイヤ
３２ 第三金属ワイヤ
３３ 第四金属ワイヤ
３４ 第五金属ワイヤ
３５ 第六金属ワイヤ
４０ 受動素子
５０ 成形コンパウンド
６０ シリコン層
６１ アルミ層

【図1a】

【図1b】

【図1c】

【図2a】

【図2b】

【図3a】

【図3b】

【図3c】

【図4a】

【図4b】