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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022146394
(43)【公開日】2022-10-05
(54)【発明の名称】表示装置
(51)【国際特許分類】
G02F 1/1368 20060101AFI20220928BHJP
G09F 9/00 20060101ALI20220928BHJP
G09F 9/30 20060101ALI20220928BHJP
G06T 1/00 20060101ALI20220928BHJP
G02F 1/1333 20060101ALI20220928BHJP
【ＦＩ】
G02F1/1368
G09F9/00 366A
G09F9/30 349Z
G06T1/00 400G
G02F1/1333
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2021047326
(22)【出願日】2021-03-22
(71)【出願人】
【識別番号】502356528
【氏名又は名称】株式会社ジャパンディスプレイ
(74)【代理人】
【識別番号】110001737
【氏名又は名称】特許業務法人スズエ国際特許事務所
(72)【発明者】
【氏名】阿部 裕行
(72)【発明者】
【氏名】齋藤 玲彦
(72)【発明者】
【氏名】森本 政輝
【テーマコード（参考）】
2H189
2H192
5B047
5C094
5G435
【Ｆターム（参考）】
2H189LA03
2H189LA10
2H189LA27
2H189LA31
2H192AA24
2H192BB13
2H192BC31
2H192CB02
2H192CB13
2H192EA15
2H192GB04
2H192GB14
2H192GB15
2H192GB16
5B047AA25
5B047BB04
5B047BC04
5B047BC12
5B047CA23
5C094AA01
5C094BA27
5C094BA43
5C094CA19
5C094CA24
5C094DA20
5C094DB04
5C094EA04
5C094EA05
5C094FA02
5C094HA10
5G435AA01
5G435BB06
5G435BB12
5G435CC09
5G435CC12
5G435EE49
(57)【要約】
【課題】 光学センサを内蔵したことにより発生し得る表示品位の低下を抑制可能な表示装置を提供すること。
【解決手段】 一実施形態に係る表示装置は、第１基板と、第１基板に対向する第２基板と、第１基板と第２基板の間に位置する液晶層と、を備える。第１基板は、基材と、画素を含む表示領域において基材と液晶層の間に位置し、液晶層側から入射する光に応じた検知信号を出力するセンサと、複数のスイッチング素子を含み、センサに接続されるセンサ回路と、を備える。画素は、第１の色の光を放つ第１副画素と、第２の色の光を放つ第２副画素と、第３の色の光を放つ第３副画素と、を含む。第１副画素、第２副画素および第３副画素が配置される各領域には、複数のスイッチング素子を構成する要素の少なくとも一部がそれぞれ配置される。
【選択図】 図５
【解決手段】 一実施形態に係る表示装置は、第１基板と、第１基板に対向する第２基板と、第１基板と第２基板の間に位置する液晶層と、を備える。第１基板は、基材と、画素を含む表示領域において基材と液晶層の間に位置し、液晶層側から入射する光に応じた検知信号を出力するセンサと、複数のスイッチング素子を含み、センサに接続されるセンサ回路と、を備える。画素は、第１の色の光を放つ第１副画素と、第２の色の光を放つ第２副画素と、第３の色の光を放つ第３副画素と、を含む。第１副画素、第２副画素および第３副画素が配置される各領域には、複数のスイッチング素子を構成する要素の少なくとも一部がそれぞれ配置される。
【選択図】 図５
【特許請求の範囲】
【請求項1】
第１基板と、
前記第１基板に対向する第２基板と、
前記第１基板と前記第２基板の間に位置する液晶層と、
を具備し、
前記第１基板は、
基材と、
画素を含む表示領域において前記基材と前記液晶層の間に位置し、前記液晶層側から入射する光に応じた検知信号を出力するセンサと、
複数のスイッチング素子を含み、前記センサに接続されるセンサ回路と、
を備え、
前記画素は、第１の色の光を放つ第１副画素と、第２の色の光を放つ第２副画素と、第３の色の光を放つ第３副画素と、を含み、
前記第１副画素、前記第２副画素および前記第３副画素が配置される各領域には、前記複数のスイッチング素子を構成する要素の少なくとも一部がそれぞれ配置される、
表示装置。
前記第１基板に対向する第２基板と、
前記第１基板と前記第２基板の間に位置する液晶層と、
を具備し、
前記第１基板は、
基材と、
画素を含む表示領域において前記基材と前記液晶層の間に位置し、前記液晶層側から入射する光に応じた検知信号を出力するセンサと、
複数のスイッチング素子を含み、前記センサに接続されるセンサ回路と、
を備え、
前記画素は、第１の色の光を放つ第１副画素と、第２の色の光を放つ第２副画素と、第３の色の光を放つ第３副画素と、を含み、
前記第１副画素、前記第２副画素および前記第３副画素が配置される各領域には、前記複数のスイッチング素子を構成する要素の少なくとも一部がそれぞれ配置される、
表示装置。
【請求項2】
前記複数のスイッチング素子は、ゲート電極と、ソース電極と、ドレイン電極と、半導体層と、をそれぞれ含み、
前記第１副画素、前記第２副画素および前記第３副画素が配置される各領域には、少なくとも１つのスイッチング素子に含まれる前記ゲート電極と、前記ソース電極と、前記ドレイン電極と、前記半導体層とのうちの少なくとも一部が配置される、
請求項１に記載の表示装置。
前記第１副画素、前記第２副画素および前記第３副画素が配置される各領域には、少なくとも１つのスイッチング素子に含まれる前記ゲート電極と、前記ソース電極と、前記ドレイン電極と、前記半導体層とのうちの少なくとも一部が配置される、
請求項１に記載の表示装置。
【請求項3】
前記第１基板は、
前記第１副画素、前記第２副画素および前記第３副画素毎に配置される複数の画素電極をさらに備え、
前記複数の画素電極は、前記複数のスイッチング素子を構成する要素の少なくとも一部と平面視においてそれぞれ重畳する、
請求項１または請求項２に記載の表示装置。
前記第１副画素、前記第２副画素および前記第３副画素毎に配置される複数の画素電極をさらに備え、
前記複数の画素電極は、前記複数のスイッチング素子を構成する要素の少なくとも一部と平面視においてそれぞれ重畳する、
請求項１または請求項２に記載の表示装置。
【請求項4】
前記第１基板は、
第１方向に沿って延出し、前記第１方向と交差する第２方向に沿って並ぶ複数の画素走査線と、
前記第２方向に沿って延出し、前記第１方向に沿って並ぶ複数の画素信号線と、
をさらに備え、
前記第１副画素、前記第２副画素および前記第３副画素は、隣接する２つの画素走査線と、隣接する２つの画素信号線とによって囲まれる領域にそれぞれ配置される、
請求項１～請求項３のいずれか１項に記載の表示装置。
第１方向に沿って延出し、前記第１方向と交差する第２方向に沿って並ぶ複数の画素走査線と、
前記第２方向に沿って延出し、前記第１方向に沿って並ぶ複数の画素信号線と、
をさらに備え、
前記第１副画素、前記第２副画素および前記第３副画素は、隣接する２つの画素走査線と、隣接する２つの画素信号線とによって囲まれる領域にそれぞれ配置される、
請求項１～請求項３のいずれか１項に記載の表示装置。
【請求項5】
前記第１基板は、
前記センサ回路に第１電圧を供給する第１給電線と、
前記センサに第２電圧を供給する第２給電線と、
前記センサ回路に第３電圧を供給する第３給電線と、
をさらに備え、
前記第１給電線、前記第２給電線および前記第３給電線は、前記複数の画素信号線のいずれか１つと平面視においてそれぞれ重畳する、
請求項４に記載の表示装置。
前記センサ回路に第１電圧を供給する第１給電線と、
前記センサに第２電圧を供給する第２給電線と、
前記センサ回路に第３電圧を供給する第３給電線と、
をさらに備え、
前記第１給電線、前記第２給電線および前記第３給電線は、前記複数の画素信号線のいずれか１つと平面視においてそれぞれ重畳する、
請求項４に記載の表示装置。
【請求項6】
前記第２給電線と前記第３給電線とは平面視において重畳する、
請求項５に記載の表示装置。
請求項５に記載の表示装置。
【請求項7】
前記センサは、
前記基材に対向する第１面と、前記液晶層に対向する第２面とを有する光電変換素子と、
前記第１面に接触する第１電極と、
前記第２面に接触する第２電極と、
を含み、
前記第２電極は、前記第２給電線に接続されている、
請求項５または請求項６に記載の表示装置。
前記基材に対向する第１面と、前記液晶層に対向する第２面とを有する光電変換素子と、
前記第１面に接触する第１電極と、
前記第２面に接触する第２電極と、
を含み、
前記第２電極は、前記第２給電線に接続されている、
請求項５または請求項６に記載の表示装置。
【請求項8】
前記第１電極は、金属材料で形成され、
前記第２電極は、透明導電材料で形成されている、
請求項７に記載の表示装置。
前記第２電極は、透明導電材料で形成されている、
請求項７に記載の表示装置。
【請求項9】
前記第１基板は、
前記複数のスイッチング素子のそれぞれに走査信号を供給する複数のセンサ用走査線と、
前記センサからの前記検知信号を出力する複数のセンサ用信号線と、
をさらに備え、
前記複数のセンサ用走査線は、隣接する２つの画素走査線の間に配置され、
前記複数のセンサ用信号線は、前記複数の画素信号線のいずれか１つと平面視においてそれぞれ重畳する、
請求項４～請求項８のいずれか１項に記載の表示装置。
前記複数のスイッチング素子のそれぞれに走査信号を供給する複数のセンサ用走査線と、
前記センサからの前記検知信号を出力する複数のセンサ用信号線と、
をさらに備え、
前記複数のセンサ用走査線は、隣接する２つの画素走査線の間に配置され、
前記複数のセンサ用信号線は、前記複数の画素信号線のいずれか１つと平面視においてそれぞれ重畳する、
請求項４～請求項８のいずれか１項に記載の表示装置。
【請求項10】
前記第１の色は、赤色であり、
前記第２の色は、緑色であり、
前記第３の色は、青色であり、
前記センサは、前記第３副画素が配置される領域に配置される、
請求項１～請求項９のいずれか１項に記載の表示装置。
前記第２の色は、緑色であり、
前記第３の色は、青色であり、
前記センサは、前記第３副画素が配置される領域に配置される、
請求項１～請求項９のいずれか１項に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、表示装置に関する。
【背景技術】
【0002】
近年、指紋センサや静脈センサ等、生体情報を検出するセンサが内蔵された表示装置が開発されている。この種のセンサとしては、例えば光電変換素子を用いた光学センサが用いられる。
【0003】
表示装置に内蔵される光学センサは、画素内に設けられる。光学センサが画素内に設けられると、画素の開口率が低下するため、表示装置の表示品位が低下してしまう恐れがある。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】米国特許出願公開第２０２０／０２６５２０７号明細書
【発明の概要】
【発明が解決しようとする課題】
【0005】
本開示は、光学センサを内蔵したことにより発生し得る表示品位の低下を抑制可能な表示装置を提供することを目的の１つとする。
【課題を解決するための手段】
【0006】
一実施形態に係る表示装置は、第１基板と、前記第１基板に対向する第２基板と、前記第１基板と前記第２基板の間に位置する液晶層と、を具備する。前記第１基板は、基材と、画素を含む表示領域において前記基材と前記液晶層の間に位置し、前記液晶層側から入射する光に応じた検知信号を出力するセンサと、複数のスイッチング素子を含み、前記センサに接続されるセンサ回路と、を備える。前記画素は、第１の色の光を放つ第１副画素と、第２の色の光を放つ第２副画素と、第３の色の光を放つ第３副画素と、を含む。前記第１副画素、前記第２副画素および前記第３副画素が配置される各領域には、前記複数のスイッチング素子を構成する要素の少なくとも一部がそれぞれ配置される。
【図面の簡単な説明】
【0007】
【発明を実施するための形態】
【0008】
以下、図面を参照して、実施形態について説明する。
なお、開示はあくまで一例に過ぎず、当業者において、発明の趣旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実施の態様に比べて模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一または類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を省略することがある。
なお、開示はあくまで一例に過ぎず、当業者において、発明の趣旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実施の態様に比べて模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一または類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を省略することがある。
【0009】
なお、図面には、必要に応じて理解を容易にするために、互いに直交するＸ軸、Ｙ軸、および、Ｚ軸を記載する。Ｘ軸に沿った方向をＸ方向または第１方向と称し、Ｙ軸に沿った方向をＹ方向または第２方向と称し、Ｚ軸に沿った方向をＺ方向または第３方向と称する。Ｘ軸およびＹ軸によって規定される面をＸ－Ｙ平面と称し、Ｘ軸およびＺ軸によって規定される面をＸ－Ｚ平面と称する。Ｘ－Ｙ平面を見ることを平面視という。
【0010】
図１は、一実施形態に係る表示装置ＤＳＰを模式的に示す図である。表示装置ＤＳＰは、表示パネルＰＮＬと、カバー部材ＣＭと、第１偏光板ＰＬＺ１と、第２偏光板ＰＬＺ２と、照明装置ＢＬとを備えている。
【0011】
表示パネルＰＮＬは、液晶表示パネルであり、第１基板ＳＵＢ１と、第１基板ＳＵＢ１に対向する第２基板ＳＵＢ２と、シール材ＳＥと、液晶層ＬＣとを備えている。液晶層ＬＣは、シール材ＳＥにより第１基板ＳＵＢ１と第２基板ＳＵＢ２の間に封入されている。本実施形態の表示パネルＰＮＬは、第１基板ＳＵＢ１の背面側からの光を第２基板ＳＵＢ２の上面側に選択的に透過させることで画像を表示する透過型である。
【0012】
第１基板ＳＵＢ１は、センサＳＳとセンサ用遮光層ＳＬＳを備えている。センサＳＳは、液晶層ＬＣとセンサ用遮光層ＳＬＳの間に位置している。なお、図１では図示を省略しているが、センサＳＳと液晶層ＬＣの間には、コリメート層がさらに配置されてもよい。コリメート層は、遮光性を有する層であり、その一部に開口を有する。図１では図示を省略しているが、このようなコリメート層は、第２基板ＳＵＢ２にさらに配置されてもよい。
【0013】
シール材ＳＥは、第１基板ＳＵＢ１と第２基板ＳＵＢ２を接着している。第１基板ＳＵＢ１と第２基板ＳＵＢ２の間には、図示しないスペーサによって所定のセルギャップが形成される。液晶層ＬＣは、このセルギャップ内に充填されている。
【0014】
カバー部材ＣＭは、表示パネルＰＮＬの上に設けられている。例えば、カバー部材ＣＭとしてはガラス基板や樹脂基板を用いることができる。カバー部材ＣＭは、センサＳＳによる検出の対象物が接触する上面ＵＳＦを有している。図１の例においては、対象物の一例である指Ｆが上面ＵＳＦに接触している。第１偏光板ＰＬＺ１は、表示パネルＰＮＬ１とカバー部材ＣＭの間に設けられている。
【0015】
照明装置ＢＬは、表示パネルＰＮＬの下に設けられ、第１基板ＳＵＢ１に光Ｌを照射する。照明装置ＢＬは、例えばサイドエッジ型のバックライトであり、プレート状の導光体と、この導光体の側面に光を放つ複数の光源とを備えている。第２偏光板ＰＬＺ２は、表示パネルＰＮＬと照明装置ＢＬの間に設けられている。
【0016】
光Ｌのうち指Ｆで反射された反射光は、センサＳＳに入射する。すなわち、指Ｆで反射された反射光は、センサＳＳに入射するまでに、カバー部材ＣＭ、第１偏光板ＰＬＺ１、第２基板ＳＵＢ２、液晶層ＬＣ、さらには第１基板ＳＵＢ１のうちセンサＳＳより上層に位置する部分を透過する。
【0017】
センサＳＳは、入射した光に応じた検知信号を出力する。後述するように、表示パネルＰＮＬは複数のセンサＳＳを備えており、これらセンサＳＳが出力する検知信号に基づけば、指Ｆの凹凸（例えば、指紋）を検出することができる。
【0018】
センサＳＳは、より正確な検知信号を得るために、上面ＵＳＦの法線方向と平行な入射光を検知することが望ましい。第１基板ＳＵＢ１と第２基板ＳＵＢ２に前述のコリメート層が配置された場合、第１基板ＳＵＢ１と第２基板ＳＵＢ２に配置されたコリメート層を、センサＳＳに入射する光を平行化するコリメータとして機能させることができる。
【0019】
以上のように、表示装置ＤＳＰにセンサＳＳを搭載することで、表示装置ＤＳＰに指紋センサとしての機能を付加することができる。また、センサＳＳは、指紋の検出に加えて、あるいは指紋の検出に代えて、指Ｆの内部で反射された光に基づき生体に関する情報を検出する用途で用いることもできる。生体に関する情報は、例えば、静脈等の血管像や脈拍、脈波等である。
【0020】
図２は、本実施形態に係る表示装置ＤＳＰを概略的に示す平面図である。表示装置ＤＳＰは、上述の表示パネルＰＮＬと、表示パネルＰＮＬに実装された配線基板１とを備えている。表示パネルＰＮＬは、画像を表示する表示領域ＤＡと、表示領域ＤＡを囲む周辺領域ＳＡとを有している。周辺領域ＳＡは非表示領域と称されてもよい。
【0021】
第１基板ＳＵＢ１は、第２基板ＳＵＢ２と重ならない実装領域ＭＡを有している。シール材ＳＥは、周辺領域ＳＡに位置している。図２においては、シール材ＳＥが配置された領域が斜線で示されている。表示領域ＤＡは、シール材ＳＥの内側に位置している。表示パネルＰＮＬは、表示領域ＤＡにおいて第１方向Ｘおよび第２方向Ｙにマトリクス状に配置された複数の画素ＰＸを備えている。
【0022】
画素ＰＸは、赤色（Ｒ）の光を放つ副画素ＳＰ１と、緑色（Ｇ）の光を放つ副画素ＳＰ２と、青色（Ｂ）の光を放つ副画素ＳＰ３とを含む。なお、画素ＰＸは、赤色、緑色および青色以外の光を放つ副画素を含んでもよい。
【0023】
図２の例においては、各画素ＰＸに対して１つずつセンサＳＳが配置されている。表示領域ＤＡ全体では、複数のセンサＳＳは、第１方向Ｘおよび第２方向Ｙにマトリクス状に並んでいる。
【0024】
センサＳＳは必ずしも全ての画素ＰＸに対して配置される必要はない。例えば、センサＳＳは、複数の画素ＰＸに対して１つの割合で配置されてもよい。また、センサＳＳは、表示領域ＤＡにおける一部の領域の画素ＰＸに対して配置され、その他の領域の画素ＰＸに対して配置されなくてもよい。
【0025】
配線基板１は、例えばフレキシブル回路基板であり、実装領域ＭＡに設けられた端子部に接続されている。また、配線基板１は、表示パネルＰＮＬを駆動するドライバ２を備えている。なお、ドライバ２は、実装領域ＭＡ等の他の位置に実装されてもよい。例えば、ドライバ２は、各画素ＰＸによる表示動作を制御するＩＣと、センサＳＳによる検出動作を制御するＩＣとを含む。これらＩＣは、それぞれ異なる位置に実装されてもよい。センサＳＳが出力する検知信号は、配線基板１およびドライバ２を介してコントローラＣＴに出力される。コントローラＣＴは、複数のセンサＳＳからの検知信号に基づき、指紋を検出するための演算処理等を実行する。
【0026】
図３は、本実施形態に係る画素ＰＸに含まれる副画素ＳＰ１，ＳＰ２，ＳＰ３の一構成例を示す等価回路図である。副画素ＳＰ１，ＳＰ２，ＳＰ３は、第１方向Ｘに沿って延出し第２方向Ｙに沿って並ぶ走査線ＧＬと、第２方向Ｙに沿って延出し第１方向Ｘに沿って並ぶ信号線ＳＬＲ，ＳＬＧ，ＳＬＢとによって区画される領域にそれぞれ配置されている。走査線ＧＬは画素走査線と称され、信号線ＳＬＲ，ＳＬＧ，ＳＬＢは画素信号線と称されてもよい。また、以下では、特定の色の信号線を示唆しない場合には、信号線を、単に信号線ＳＬと称する場合がある。同様に、以下では、特定の色の副画素を示唆しない場合には、副画素を、単に副画素ＳＰと称する場合がある。
【0027】
副画素ＳＰ１，ＳＰ２，ＳＰ３はそれぞれ、スイッチング素子ＳＷ１を備えている。スイッチング素子ＳＷ１について、ゲート電極は走査線ＧＬに接続され、ソース電極は対応する色の信号線ＳＬＲ，ＳＬＧ，ＳＬＢに接続され、ドレイン電極はキャパシタＣｓｔを構成する一方の電極に接続されている。キャパシタＣｓｔの他方の電極は、給電線ＰＬに接続されている。給電線ＰＬは画素給電線と称されてもよい。
【0028】
センサＳＳのためのセンサ回路（センサＳＳを駆動するためのセンサ回路）は、主に、青色の光を放つ副画素ＳＰ３が配置される領域に配置され、センサＳＳに接続されている。センサＳＳに関わる要素として、第１センサ用走査線ＳＧＬ１と、第２センサ用走査線ＳＧＬ２と、第１センサ用給電線ＳＰＬ１と、第２センサ用給電線ＳＰＬ２と、第３センサ用給電線ＳＰＬ３と、センサ用信号線ＳＳＬとが設けられる。
【0029】
以下では、第１センサ用走査線ＳＧＬ１を第１走査線ＳＧＬ１と称し、第２センサ用走査線ＳＧＬ２を第２走査線ＳＧＬ２と称し、第１センサ用給電線ＳＰＬ１を第１給電線ＳＰＬ１と称し、第２センサ用給電線ＳＰＬ２を第２給電線ＳＰＬ２と称し、第３センサ用給電線ＳＰＬ３を第３給電線ＳＰＬ３と称して説明する。
【0030】
第１走査線ＳＧＬ１および第２走査線ＳＧＬ２は、第１方向Ｘに沿って延出し第２方向Ｙに沿って並んでいる。詳しくは後述するが、第１給電線ＳＰＬ１は信号線ＳＬＲと平面視において重畳するように配置され、第２給電線ＳＰＬ２および第３給電線ＳＰＬ３は信号線ＳＬＧと平面視において重畳するように配置され、センサ用信号線ＳＳＬは信号線ＳＬＢと平面視において重畳するように配置されている。
【0031】
センサＳＳのためのセンサ回路は、スイッチング素子ＳＷ２と、スイッチング素子ＳＷ３と、スイッチング素子ＳＷ４とを備えている。図３では、スイッチング素子ＳＷ２，ＳＷ３，ＳＷ４がそれぞれ、ｎ型ＴＦＴ（Thin Film Transistor）で構成された場合を示しているが、スイッチング素子ＳＷ２，ＳＷ３，ＳＷ４は、ｐ型ＴＦＴで構成されてもよい。
【0032】
センサＳＳについて、一方の電極は第２給電線ＳＰＬ２に接続され、他方の電極はノードＮに接続される。ノードＮは、スイッチング素子ＳＷ２のドレイン電極およびスイッチング素子ＳＷ３のゲート電極に接続されている。センサＳＳの一方の電極には、第２給電線ＳＰＬ２より第２電圧（ＶＣＯＭ）が印加される。第２電圧は基準電圧と称されてもよい。センサＳＳに光が入射した場合、センサＳＳの一方の電極と他方の電極との間には容量が形成される。
【0033】
スイッチング素子ＳＷ２について、ゲート電極は第１走査線ＳＧＬ１に接続され、ソース電極は第１給電線ＳＰＬ１に接続され、ドレイン電極はノードＮに接続されている。スイッチング素子ＳＷ２が第１走査線ＳＧＬ１から供給される走査信号に応じてオンになると、ノードＮの電位は第１給電線ＳＰＬ１より印加される第１電圧（ＶＰＰ１）の電位にリセットされる。上述の第２電圧は第１電圧よりも低い値を示し、センサＳＳは逆バイアス駆動される。
【0034】
スイッチング素子ＳＷ３について、ゲート電極はノードＮに接続され、ソース電極は第３給電線ＳＰＬ３に接続され、ドレイン電極はスイッチング素子ＳＷ４のソース電極に接続されている。スイッチング素子ＳＷ３がセンサＳＳにおいて形成された上述の容量によりオンになると、当該容量に応じた検知信号がスイッチング素子ＳＷ４に出力される。
【0035】
スイッチング素子ＳＷ４について、ゲート電極は第２走査線ＳＧＬ２に接続され、ソース電極はスイッチング素子ＳＷ３のドレイン電極に接続され、ドレイン電極はセンサ用信号線ＳＳＬに接続されている。スイッチング素子ＳＷ４が第２走査線ＳＧＬ２から供給される走査信号に応じてオンになると、スイッチング素子ＳＷ３から出力された検知信号がセンサ用信号線ＳＳＬに出力される。
【0036】
なお、センサＳＳとは別に、表示部ＤＡに対する外部オブジェクト（例えば指Ｆ等）の近接または接触を検出するために用いられるタッチ検出線ＴＬ１，ＴＬ３が、信号線ＳＬＲ，ＳＬＢと平面視において重畳するように配置されている。
【0037】
また、図３では、スイッチング素子ＳＷ２，ＳＷ４がダブルゲート構造である場合を示したが、スイッチング素子ＳＷ２，ＳＷ４はシングルゲート構造やマルチゲート構造であってもよい。
【0038】
第１基板ＳＵＢ１に適用し得る構造につき、図４～図８を用いてより詳細に説明する。なお、図４～図８は、それぞれ断面図および平面図によって第１基板ＳＵＢ１の構成を概略的に示すものであり、必ずしも各図における各要素の位置関係や形状を一致させたものではない。
【0039】
図４は、第１基板ＳＵＢ１に適用し得る構造の一例を示す概略的な断面図である。第１基板ＳＵＢ１は、透明な第１基材１０と、絶縁層１１，１２，１３，１４，１５，１６，１７，１８，１９と、配向膜ＡＬとを備えている。
【0040】
第１基材１０は、例えばガラス基板や樹脂基板である。絶縁層１１，１２，１３，１４，１６，１９は、無機材料で形成される。絶縁層１５，１７，１８は、有機材料で形成される。絶縁層１１，１２，１３，１４，１５，１６，１７，１８，１９と、配向膜ＡＬとは、第１基材１０の上方において、この順で第３方向Ｚに積層されている。
【0041】
第１基板ＳＵＢ１は、画像表示に関わる要素として、信号線ＳＬと、走査線ＧＬと、スイッチング素子ＳＷ１と、画素電極ＰＥと、共通電極ＣＥと、中継電極Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５と、給電線ＰＬとを備えている。画素電極ＰＥおよびスイッチング素子ＳＷ１は、副画素ＳＰ１，ＳＰ２，ＳＰ３のそれぞれに対して設けられている。共通電極ＣＥは、例えば複数の副画素ＳＰ１，ＳＰ２，ＳＰ３に亘って設けられている。
【0042】
スイッチング素子ＳＷ１は、半導体層ＳＣ１を含む。半導体層ＳＣ１は、絶縁層１１，１２の間に配置されている。走査線ＧＬは、絶縁層１２，１３の間に配置され、半導体層ＳＣ１と対向している。なお、走査線ＧＬは絶縁層１２，１３の間ではなく、別の層に配置されてもよい。信号線ＳＬは、絶縁層１４，１５の間に配置され、絶縁層１２，１３，１４を貫通するコンタクトホールＣＨ１を通じて半導体層ＳＣ１に接触している。
【0043】
図４の例においては、第１基材１０と絶縁層１１の間に遮光層ＬＳが配置されている。半導体層ＳＣ１のうち少なくとも走査線ＧＬと対向する領域は、遮光層ＬＳと対向している。
【0044】
中継電極Ｒ１は、絶縁層１４，１５の間に配置され、絶縁層１２，１３，１４を貫通するコンタクトホールＣＨ２を通じて半導体層ＳＣ１と接触している。中継電極Ｒ２は、絶縁層１５，１６の間に配置され、絶縁層１５を貫通するコンタクトホールＣＨ３を通じて中継電極Ｒ１に接触している。中継電極Ｒ３は、絶縁層１６，１７の間に配置され、絶縁層１６を貫通するコンタクトホールＣＨ４を通じて中継電極Ｒ２に接触している。中継電極Ｒ４は、絶縁層１７，１８の間に配置され、絶縁層１７を貫通するコンタクトホールＣＨ５を通じて中継電極Ｒ３に接触している。中継電極Ｒ５は、絶縁層１８，１９の間に配置され、絶縁層１８を貫通するコンタクトホールＣＨ６を通じて中継電極Ｒ４に接触している。
【0045】
画素電極ＰＥは、絶縁層１９と配向膜ＡＬの間に配置され、絶縁層１９を貫通するコンタクトホールＣＨ７を通じて中継電極Ｒ５に接触している。給電線ＰＬは、絶縁層１７，１８の間に配置されている。共通電極ＣＥは、絶縁層１８，１９の間に配置され、絶縁層１８を貫通するコンタクトホールＣＨ８を通じて給電線ＰＬに接触している。
【0046】
給電線ＰＬには、共通電圧が供給される。この共通電圧は、共通電極ＣＥに印加される。信号線ＳＬには映像信号が供給され、走査線ＧＬには走査信号が供給される。走査線ＧＬに走査信号が供給されたときに、信号線ＳＬの映像信号が半導体層ＳＣ１および中継電極Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５を通じて画素電極ＰＥに印加される。このとき、画素電極ＰＥと共通電極ＣＥの間には共通電圧と映像信号の電位差に起因した電界が発生し、この電界が液晶層ＬＣに作用する。
【0047】
第１基板ＳＵＢ１は、センサＳＳに関わる要素として、上述のセンサ用遮光層ＳＬＳの他に、スイッチング素子ＳＷ２と、第１走査線ＳＧＬ１と、中継電極Ｒ６，Ｒ７，Ｒ８と、第１給電線ＳＰＬ１と、スイッチング素子ＳＷ３と、ゲート電極ＧＥと、第２給電線ＳＰＬ２と、スイッチング素子ＳＷ４と、第２走査線ＳＧＬ２と、中継電極Ｒ９，Ｒ１０，Ｒ１１，Ｒ１２，Ｒ１３と、第３給電線ＳＰＬ３と、センサ用信号線ＳＳＬとを備えている。また、センサＳＳは、第１電極Ｅ１（下部電極）と、第２電極Ｅ２（上部電極）と、光電変換素子ＰＣとを備えている。
【0048】
センサ用遮光層ＳＬＳは、第１遮光層ＳＬＳ１と第２遮光層ＳＬＳ２とを含む。スイッチング素子ＳＷ２は、半導体層ＳＣ２を含む。半導体層ＳＣ２は、絶縁層１１，１２の間に配置されている。第１走査線ＳＧＬ１は、絶縁層１２，１３の間に配置され、半導体層ＳＣ２と対向している。なお、第１走査線ＳＧＬ１は絶縁層１２，１３の間ではなく、別の層に配置されてもよい。
【0049】
図４の例においては、第１基材１０と絶縁層１１の間に第１遮光層ＳＬＳ１が配置されている。半導体層ＳＣ２のうち少なくとも第１走査線ＳＧＬ１と対向する領域は、第１遮光層ＳＬＳ１と対向している。
【0050】
中継電極Ｒ６は、絶縁層１４，１５の間に配置され、絶縁層１２，１３，１４を貫通するコンタクトホールＣＨ９を通じて半導体層ＳＣ２と接触している。中継電極Ｒ７は、絶縁層１４，１５の間に配置され、絶縁層１２，１３，１４を貫通するコンタクトホールＣＨ１０を通じて半導体層ＳＣ２と接触している。中継電極Ｒ８は、絶縁層１５，１６の間に配置され、絶縁層１５を貫通するコンタクトホールＣＨ１１を通じて中継電極Ｒ７に接触している。
【0051】
第１給電線ＳＰＬ１は、絶縁層１６，１７の間に配置され、絶縁層１６を貫通するコンタクトホールＣＨ１２を通じて中継電極Ｒ８に接触している。第１給電線ＳＰＬ１には、第１電圧（ＶＰＰ１）が供給される。
【0052】
スイッチング素子ＳＷ３は、半導体層ＳＣ３を含む。半導体層ＳＣ３は、絶縁層１１，１２の間に配置されている。ゲート電極ＧＥは、絶縁層１２，１３の間に配置され、半導体層ＳＣ３と対向している。ゲート電極ＧＥは、絶縁層１３，１４を貫通するコンタクトホールＣＨ１３を通じて上述の中継電極Ｒ６に接触している。
【0053】
光電変換素子ＰＣは、第１基材１０に対向する第１面Ｆ１と、液晶層ＬＣに対向する第２面Ｆ２とを有している。光電変換素子ＰＣは、絶縁層１５，１６の間に位置している。第１電極Ｅ１は、光電変換素子ＰＣと絶縁層１５の間に配置され、第１面Ｆ１に接触している。第１電極Ｅ１の外周部は、光電変換素子ＰＣから突出しており、絶縁層１６によって覆われている。第１電極Ｅ１は、光電変換素子ＰＣの下方において絶縁層１５を貫通するコンタクトホールＣＨ１４を通じて上述の中継電極Ｒ６に接触している。第２電極Ｅ２は、光電変換素子ＰＣと絶縁層１６の間に配置され、第２面Ｆ２に接触している。第２電極Ｅ２は、光電変換素子ＰＣの上方において絶縁層１６を貫通するコンタクトホールＣＨ１５を通じて第２給電線ＳＰＬ２に接触している。
【0054】
第２給電線ＳＰＬ２は、絶縁層１６，１７の間に配置され、絶縁層１６を貫通するコンタクトホールＣＨ１５を通じて第２電極Ｅ２に接触している。第２給電線ＳＰＬ２には、第２電圧（ＶＣＯＭ）が供給される。
【0055】
スイッチング素子ＳＷ４は、半導体層ＳＣ３を含む。つまり、半導体層ＳＣ３は、スイッチング素子ＳＷ３，ＳＷ４で共用されている。第２走査線ＳＧＬ２は、絶縁層１２，１３の間に配置され、半導体層ＳＣ３と対向し、上述のゲート電極ＧＥと重ならない。なお、第２走査線ＳＧＬ２は絶縁層１２，１３の間ではなく、別の層に配置されてもよい。
【0056】
図４の例においては、第１基材１０と絶縁層１１の間に第２遮光層ＳＬＳ２が配置されている。半導体層ＳＣ３のうち少なくともゲート電極ＧＥおよび第２走査線ＳＧＬ２と対向する領域は、第２遮光層ＳＬＳ２と対向している。
【0057】
中継電極Ｒ９は、絶縁層１４，１５の間に配置され、絶縁層１２，１３，１４を貫通するコンタクトホールＣＨ１６を通じて半導体層ＳＣ３と接触している。中継電極Ｒ１０は、絶縁層１５，１６の間に配置され、絶縁層１５を貫通するコンタクトホールＣＨ１７を通じて中継電極Ｒ９に接触している。中継電極Ｒ１１は、絶縁層１６，１７の間に配置され、絶縁層１６を貫通するコンタクトホールＣＨ１８を通じて中継電極Ｒ１０に接触している。
【0058】
第３給電線ＳＰＬ３は、絶縁層１７，１８の間に配置され、絶縁層１７を貫通するコンタクトホールＣＨ１９を通じて中継電極Ｒ１１に接触している。第３給電線ＳＰＬ３には、第３電圧（ＶＰＰ２）が供給される。
【0059】
中継電極Ｒ１２は、絶縁層１４，１５の間に配置され、絶縁層１２，１３，１４を貫通するコンタクトホールＣＨ２０を通じて半導体層ＳＣ３に接触している。中継電極Ｒ１３は、絶縁層１５，１６の間に配置され、絶縁層１５を貫通するコンタクトホールＣＨ２１を通じて中継電極Ｒ１２に接触している。
【0060】
センサ用信号線ＳＳＬは、絶縁層１６，１７の間に配置され、絶縁層１６を貫通するコンタクトホールＣＨ２２を通じて中継電極Ｒ１３に接触している。
【0061】
遮光層ＬＳおよびセンサ用遮光層ＳＬＳは、同じ金属材料で形成されている。信号線ＳＬ、中継電極Ｒ１，Ｒ６，Ｒ７，Ｒ９，Ｒ１２は、同じ金属材料で形成されている。第１電極Ｅ１および中継電極Ｒ２，Ｒ８，Ｒ１０，Ｒ１３は、同じ金属材料で形成されている。第１給電線ＳＰＬ１と、第２給電線ＳＰＬ２と、センサ用信号線ＳＳＬと、中継電極Ｒ３，Ｒ１１とは、同じ金属材料で形成されている。給電線ＰＬと、第３給電線ＳＰＬ３と、中継電極Ｒ４とは、同じ金属材料で形成されている。第２電極Ｅ２と、画素電極ＰＥと、共通電極ＣＥと、中継電極Ｒ５とは、ＩＴＯ（Indium Tin Oxide）等の透明導電材料で形成されている。
【0062】
金属材料で形成された第１電極Ｅ１は、遮光層としても機能し、下方からの光の光電変換素子ＰＣへの入射を抑制している。光電変換素子ＰＣは、例えばフォトダイオードであり、入射する光に応じた電気信号（検知信号）を出力する。より具体的には、光電変換素子ＰＣとしては、ＰＩＮ（Positive Intrinsic Negative）フォトダイオードを用いることができる。この種のフォトダイオードは、ｐ型半導体層、ｉ型半導体層およびｎ型半導体層を有している。ｐ型半導体層は第２電極Ｅ２側に位置し、ｎ型半導体層は第１電極Ｅ１側に位置し、ｉ型半導体層はｐ型半導体層とｎ型半導体層との間に位置している。
【0063】
ｐ型半導体層、ｉ型半導体層およびｎ型半導体層は、例えばアモルファスシリコン（ａ－Ｓｉ）によって形成されている。なお、半導体層の材料はこれに限定されず、アモルファスシリコンが多結晶シリコンや微結晶シリコン等に置換されてもよいし、多結晶シリコンがアモルファスシリコンや微結晶シリコン等に置換されてもよい。
【0064】
第１走査線ＳＧＬ１および第２走査線ＳＧＬ２にはそれぞれ、センサＳＳによる検知を実施すべきタイミングで走査信号が供給される。第１走査線ＳＧＬ１および第２走査線ＳＧＬ２に走査信号が供給されたとき、光電変換素子ＰＣにて生成される検知信号がセンサ用信号線ＳＳＬに出力される。センサ用信号線ＳＳＬに出力された検知信号は、例えばドライバ２を介してコントローラＣＴに出力される。
【0065】
図５は、第１基板ＳＵＢ１に適用し得る要素であって、図４に示した絶縁層１２，１５の間に配置された要素を概略的に示す平面図である。図５では、信号線ＳＬより下層の要素と接触するためのコンタクトホールを破線で示し、信号線ＳＬより上層の要素と接触するためのコンタクトホールを実線で示している。
【0066】
走査線ＧＬ、第１走査線ＳＧＬ１、第２走査線ＳＧＬ２はそれぞれ、第１方向Ｘに沿って延出し、第２方向Ｙに沿って並んでいる。第１走査線ＳＧＬ１および第２走査線ＳＧＬ２は、第２方向Ｙに隣接して並んでいる。第１走査線ＳＧＬ１および第２走査線ＳＧＬ２は、隣接する２つの走査線ＧＬの間に配置される。信号線ＳＬは、第２方向Ｙに沿って延出し、第１方向Ｘに沿って並んでいる。
【0067】
第２方向Ｙに沿って隣接して並ぶ２つの走査線ＧＬと、第１方向Ｘに沿って隣接して並ぶ２つの信号線ＳＬとによって囲まれる領域に、副画素ＳＰ１，ＳＰ２，ＳＰ３は配置される。副画素ＳＰ１，ＳＰ２，ＳＰ３はそれぞれ、第２走査線ＳＧＬ２および第１走査線ＳＧＬ１と、隣接する２つの信号線ＳＬとによって囲まれた開口部を有している。
【0068】
第１走査線ＳＧＬ１は、第２方向Ｙに沿って延出する分岐部（凸部）を有している。この分岐部は、スイッチング素子ＳＷ２のゲート電極として機能する。スイッチング素子ＳＷ２のゲート電極と平面視において重畳する領域には、半導体層ＳＣ２が配置されている。
【0069】
半導体層ＳＣ２は、副画素ＳＰ３の開口部と、副画素ＳＰ１の開口部とに跨って配置され、その一部が副画素ＳＰ３に対応する信号線ＳＬＢと重なっている。副画素ＳＰ１の開口部であって、半導体層ＳＣ２と重なる位置には、島状の中継電極Ｒ７が配置される。中継電極Ｒ７は、コンタクトホールＣＨ１０を通じて半導体層ＳＣ２に接触している。また、中継電極Ｒ７は、コンタクトホールＣＨ１１を通じて当該中継電極Ｒ７より上層に配置される中継電極と接触している。副画素ＳＰ３の開口部であって、半導体層ＳＣ２と重なる位置には、島状の中継電極Ｒ６が配置される。中継電極Ｒ６は、コンタクトホールＣＨ９を通じて半導体層ＳＣ２に接触している。
【0070】
中継電極Ｒ６は、コンタクトホールＣＨ１３を通じてスイッチング素子ＳＷ３のゲート電極ＧＥに接触している。スイッチング素子ＳＷ３のゲート電極ＧＥは、副画素ＳＰ３の開口部に配置され、上述の中継電極Ｒ６と平面視において重畳している。なお、中継電極Ｒ６は、コンタクトホールＣＨ１４を通じて当該中継電極Ｒ６より上層に配置される第１電極Ｅ１と接触している。
【0071】
第２走査線ＳＧＬ２は、第２方向Ｙに沿って延出する分岐部（凸部）を有している。この分岐部は、スイッチング素子ＳＷ４のゲート電極として機能する。スイッチング素子ＳＷ４のゲート電極と平面視において重畳する領域には、半導体層ＳＣ３が配置されている。
【0072】
半導体層ＳＣ３は、副画素ＳＰ２の開口部と、副画素ＳＰ３の開口部と、副画素ＳＰ１の開口部とに跨って配置され、その一部が副画素ＳＰ２に対応する信号線ＳＬＧと副画素ＳＰ３に対応する信号線ＳＬＢと重なっている。副画素ＳＰ２の開口部であって、半導体層ＳＣ３と重なる位置には、島状の中継電極Ｒ９が配置される。中継電極Ｒ９は、コンタクトホールＣＨ１６を通じて半導体層ＳＣ３に接触している。また、中継電極Ｒ９は、コンタクトホールＣＨ１７を通じて当該中継電極Ｒ９より上層に配置される中継電極と接触している。
【0073】
副画素ＳＰ１の開口部であって、半導体層ＳＣ３と重なる位置には、島状の中継電極Ｒ１２が配置される。中継電極Ｒ１２は、コンタクトホールＣＨ２０を通じて半導体層ＳＣ３に接触している。また、中継電極Ｒ１２は、コンタクトホールＣＨ２１を通じて当該中継電極Ｒ１２より上層に配置される中継電極と接触している。
【0074】
なお、第１走査線ＳＧＬ１と走査線ＧＬとの間には、画像表示に関わる要素として、スイッチング素子ＳＷ１が配置されている。スイッチング素子ＳＷ１に含まれる半導体層ＳＣ１は、コンタクトホールＣＨ１を通じて対応する色の信号線ＳＬに接触している。
【0075】
図６は、第１基板ＳＵＢ１に適用し得る要素であって、図４に示した絶縁層１６，１７の間に配置された要素を概略的に示す平面図である。図６では、第１給電線ＳＰＬ１、第２給電線ＳＰＬ２、センサ用信号線ＳＳＬより下層の要素と接触するためのコンタクトホールを破線で示し、第１給電線ＳＰＬ１、第２給電線ＳＰＬ２、センサ用信号線ＳＳＬより上層の要素と接触するためのコンタクトホールを実線で示している。また、図６においては位置関係を分かりやすくするため、図５に示した画素走査線ＧＬ、画素信号線ＳＬ、第１センサ用走査線ＳＧＬ１及び第２センサ用走査線ＳＧＬ２も示している。
【0076】
副画素ＳＰ３の開口部にはセンサＳＳの第１電極Ｅ１が配置されている。第１電極Ｅ１は、コンタクトホールＣＨ１４を通じて下層の中継電極Ｒ６に接触している。第１電極Ｅ１の上には、光電変換素子ＰＣが配置されている。光電変換素子ＰＣの上には、センサＳＳの第２電極Ｅ２が配置されている。第２電極Ｅ２は、コンタクトホールＣＨ１５を通じて第２給電線ＳＰＬ２に接触している。第２給電線ＳＰＬ２は、副画素ＳＰ２に対応する信号線ＳＬＧと平面視において重畳するように第２方向Ｙに沿って延出する。第２給電線ＳＰＬ２は、第１方向Ｘに沿って延出する分岐部（凸部）を有しており、この分岐部においてセンサＳＳの第２電極Ｅ２と接触している。これによれば、第２給電線ＳＰＬ２とセンサＳＳとが電気的に接続され、第２電圧（ＶＣＯＭ）をセンサＳＳに印加することができる。
【0077】
副画素ＳＰ２の開口部には、島状の中継電極Ｒ１０が配置される。中継電極Ｒ１０は、コンタクトホールＣＨ１７を通じて下層の中継電極Ｒ９と接触している。中継電極Ｒ１０は、コンタクトホールＣＨ１８を通じて当該中継電極Ｒ１０より上層に配置される中継電極Ｒ１１に接触している。中継電極Ｒ１１は、副画素ＳＰ２の開口部に配置され、中継電極Ｒ１０と平面視において重畳し、コンタクトホールＣＨ１８を通じて下層の中継電極Ｒ１０と接触している。また、中継電極Ｒ１１は、コンタクトホールＣＨ１９を通じて当該中継電極Ｒ１１より上層に配置される第３給電線ＳＰＬ３と接触している。
【0078】
副画素ＳＰ１の開口部には、島状の中継電極Ｒ１３が配置される。中継電極Ｒ１３は、コンタクトホールＣＨ２１を通じて下層の中継電極Ｒ１２と接触している。中継電極Ｒ１３は、コンタクトホールＣＨ２２を通じて当該中継電極Ｒ１３より上層に配置されるセンサ用信号線ＳＳＬに接触している。センサ用信号線ＳＳＬは、副画素ＳＰ３に対応する信号線ＳＬＢと平面視において重畳するように第２方向Ｙに沿って延出する。センサ用信号線ＳＳＬは、第１方向Ｘに沿って延出する分岐部（凸部）を有しており、この分岐部において上述の中継電極Ｒ１３と接触している。
【0079】
副画素ＳＰ１の開口部には、島状の中継電極Ｒ８が配置される。中継電極Ｒ８は、コンタクトホールＣＨ１１を通じて下層の中継電極Ｒ７と接触している。中継電極Ｒ８は、コンタクトホールＣＨ１２を通じて当該中継電極Ｒ８より上層に配置される第１給電線ＳＰＬ１に接触している。第１給電線ＳＰＬ１は、副画素ＳＰ１に対応する信号線ＳＬＲと平面視において重畳するように第２方向Ｙに沿って延出する。第１給電線ＳＰＬ１は、第１方向Ｘに沿って延出する分岐部（凸部）を有しており、この分岐部において上述の中継電極Ｒ８と接触している。これによれば、第１給電線ＳＰＬ１とスイッチング素子ＳＷ２とが電気的に接続され、第１電圧（ＶＰＰ１）をスイッチング素子ＳＷ２に印加することができる。
【0080】
図７は、第１基板ＳＵＢ１に適用し得る要素であって、図４に示した絶縁層１７，１８の間に配置された要素を概略的に示す平面図である。また、図７においても位置関係を分かりやすくするため、図５に示した画素走査線ＧＬ、画素信号線ＳＬ、第１センサ用走査線ＳＧＬ１及び第２センサ用走査線ＳＧＬ２も示している。
【0081】
第３給電線ＳＰＬ３は、副画素ＳＰ２に対応する信号線ＳＬＧと平面視において重畳するように第２方向Ｙに沿って延出し、第１方向Ｘに沿って延出する分岐部（凸部）を有している。第３給電線ＳＰＬ３は、この分岐部において、副画素ＳＰ２の開口部に配置された中継電極Ｒ１１とコンタクトホールＣＨ１９を通じて接触している。これによれば、第３給電線ＳＰＬ３とスイッチング素子ＳＷ３とが電気的に接続され、第３電圧（ＶＰＰ２）をスイッチング素子ＳＷ３に印加することができる。
【0082】
図８は、第１基板ＳＵＢ１に適用し得る要素の概略的な平面図であって、画素電極ＰＥとセンサＳＳのためのセンサ回路との位置関係を説明するための図である。
【0083】
副画素ＳＰ１，ＳＰ２，ＳＰ３の画素電極ＰＥは、同じ形状を有している。各画素電極ＰＥは、２つの走査線ＧＬと、２つの信号線ＳＬとによって囲まれる領域にそれぞれ配置されている。図８の例において、画素電極ＰＥは、第２方向Ｙに沿って延出し、第１方向Ｘに沿って並ぶ３つの線部ＬＰを有している。上述の副画素ＳＰ１，ＳＰ２，ＳＰ３の開口部は、それぞれ副画素ＳＰ１，ＳＰ２，ＳＰ３の線部ＬＰと重なっている。
【0084】
各画素電極ＰＥは、センサＳＳのためのセンサ回路を構成する要素（スイッチング素子ＳＷ２，ＳＷ３，ＳＷ４）と平面視において少なくとも一部重畳している。例えば、副画素ＳＰ２の画素電極ＰＥは、半導体層ＳＣ３、中継電極Ｒ９、等と平面視において重畳している。副画素ＳＰ３の画素電極ＰＥは、半導体層ＳＣ２、中継電極Ｒ６、ゲート電極ＧＥ、半導体層ＳＣ３、第２走査線ＳＧＬ２の分岐部、等と平面視において重畳している。副画素ＳＰ１の画素電極ＰＥは、半導体層ＳＣ２、中継電極Ｒ７、第１走査線ＳＧＬ１の分岐部、半導体層ＳＣ３、中継電極Ｒ１２、等と平面視において重畳している。なお、副画素ＳＰ３の画素電極ＰＥは、センサＳＳを構成する光電変換素子ＰＣとも平面視において重畳している。
【0085】
以上説明した本実施形態によれば、表示領域ＤＡにセンサＳＳを配置したことにより、表示領域ＤＡに接触または近接する指Ｆの凹凸を検出可能な表示装置ＤＳＰを提供することができる。
【0086】
本実施形態においては、センサＳＳのためのセンサ回路に含まれる要素を、副画素ＳＰ１，ＳＰ２，ＳＰ３のそれぞれに分散配置しているため、例えば、センサＳＳのためのセンサ回路に含まれる要素を、１つの副画素ＳＰにのみ配置した場合に比べて、副画素ＳＰ１，ＳＰ２，ＳＰ３の開口率のバランスを整えることが可能である。つまり、センサＳＳのためのセンサ回路に含まれる要素を、１つの副画素ＳＰにのみ配置してしまうと、当該１つの副画素ＳＰの開口率が、他の２つの副画素ＳＰに比べて極端に低くなり、表示品位が低下してしまう恐れがあるが、本実施形態に係る構成によれば、副画素ＳＰ１，ＳＰ２，ＳＰ３の開口率のバランスを整えることが可能であり、上述した表示品位の低下を抑制することが可能である。
【0087】
なお、本実施形態においては、スイッチング素子ＳＷ２の一部を赤色の光を放つ副画素ＳＰ１に配置し、スイッチング素子ＳＷ３，ＳＷ４の一部を緑色の光を放つ副画素ＳＰ２に配置し、残りの要素を青色の光を放つ副画素ＳＰ３に配置することで、センサＳＳのためのセンサ回路に含まれる要素を、副画素ＳＰ１，ＳＰ２，ＳＰ３のそれぞれに分散配置するとしたが、センサＳＳのためのセンサ回路に含まれる要素を、副画素ＳＰ１，ＳＰ２，ＳＰ３にどのように分散配置するかは、副画素ＳＰ１，ＳＰ２，ＳＰ３の開口率が、上述した表示品位に与え得る影響を考慮して決められて構わない。
【0088】
以上の他にも、本実施形態からは種々の好適な効果を得ることができる。また、本実施形態にて開示した構成は種々の態様に変形し得る。本実施形態では、センサＳＳのためのセンサ回路が３つのスイッチング素子ＳＷ２，ＳＷ３，ＳＷ４を含む構成について説明したが、これに限定されず、センサＳＳのためのセンサ回路は２つのスイッチング素子ＳＷを含む構成であってもよい。以下では、センサＳＳのためのセンサ回路が２つのスイッチング素子ＳＷを含む構成について説明する。
【0089】
図９は、本実施形態に係る画素ＰＸに含まれるセンサＳＳのためのセンサ回路の一構成例を示す等価回路図である。以下では、センサ回路に含まれる各構成と、これらの接続関係とについて説明する。
センサＳＳのためのセンサ回路は、キャパシタＣ１と、キャパシタＣ２と、スイッチング素子ＳＷ２’と、スイッチング素子ＳＷ３’とを備えている。
センサＳＳのためのセンサ回路は、キャパシタＣ１と、キャパシタＣ２と、スイッチング素子ＳＷ２’と、スイッチング素子ＳＷ３’とを備えている。
【0090】
センサＳＳについて、一方の電極は第２給電線ＳＰＬ２に接続され、他方の電極はノードＮ’に接続される。ノードＮ’は、キャパシタＣ１，Ｃ２の一方の電極と、スイッチング素子ＳＷ２’のソース電極と、スイッチング素子ＳＷ３’のゲート電極とに接続されている。光の入射に応じて、センサＳＳの一方の電極と他方の電極との間に形成される容量はキャパシタＣ１において保持される。キャパシタＣ２において保持される容量は、キャパシタＣ１において保持される容量に付加される寄生容量である。
【0091】
スイッチング素子ＳＷ２’について、ゲート電極は第１走査線ＳＧＬ１に接続され、ソース電極はノードＮ’に接続され、ドレイン電極はセンサ用信号線ＳＳＬに接続されている。スイッチング素子ＳＷ３’について、ゲート電極はノードＮ’に接続され、ソース電極は第３給電線ＳＰＬ３に接続され、ドレイン電極はセンサ用信号線ＳＳＬに接続されている。
【0092】
なお、図９では、スイッチング素子ＳＷ２’，ＳＷ３’がダブルゲート構造である場合を示したが、スイッチング素子ＳＷ２’，ＳＷ３’はシングルゲート構造やマルチゲート構造であってもよい。
【0093】
【0094】
走査線ＧＬ、第１走査線ＳＧＬ１、第２走査線ＳＧＬ２はそれぞれ、第１方向Ｘに沿って延出し、第２方向Ｙに沿って並んでいる。第１走査線ＳＧＬ１および第２走査線ＳＧＬ２とは、第２方向Ｙに隣接して並んでいる。第１走査線ＳＧＬ１および第２走査線ＳＧＬ２は、隣接する２つの走査線ＧＬの間に配置される。信号線ＳＬは、第２方向Ｙに沿って延出し、第１方向Ｘに沿って並んでいる。
【0095】
第２方向Ｙに沿って隣接して並ぶ２つの走査線ＧＬと、第１方向Ｘに沿って隣接して並ぶ２つの信号線ＳＬとによって囲まれる領域に、副画素ＳＰ１，ＳＰ２，ＳＰ３は配置される。副画素ＳＰ１，ＳＰ２，ＳＰ３はそれぞれ、第２走査線ＳＧＬ２および第１走査線ＳＧＬ１と、隣接する２つの信号線ＳＬとによって囲まれた開口部を有している。
【0096】
第１走査線ＳＧＬ１は、第２方向Ｙに沿って延出する分岐部（凸部）を有している。この分岐部は、スイッチング素子ＳＷ２’のゲート電極として機能する。スイッチング素子ＳＷ２’のゲート電極と平面視において重畳する領域には、半導体層ＳＣ２’が配置されている。第２走査線ＳＧＬ２は、第２方向Ｙに沿って延出する分岐部（凸部）を有している。この分岐部は半導体層ＳＣ２’と平面視において重畳し、当該分岐部と半導体層ＳＣ２’とによりキャパシタＣ２が構成される。
【0097】
スイッチング素子ＳＷ２’を構成する半導体層ＳＣ２’は、副画素ＳＰ３の開口部と、副画素ＳＰ１の開口部とに跨って配置され、その一部が副画素ＳＰ３に対応する信号線ＳＬＢと重なっている。
【0098】
副画素ＳＰ１の開口部であって、半導体層ＳＣ２’と重なる位置には、島状の中継電極Ｒ３０が配置される。中継電極Ｒ３０は、コンタクトホールＣＨ３０を通じて半導体層ＳＣ２’に接触している。副画素ＳＰ３の開口部であって、半導体層ＳＣ２’と重なる位置には、島状の中継電極Ｒ３１が配置される。中継電極Ｒ３１は、コンタクトホールＣＨ３１を通じて半導体層ＳＣ２’に接触している。
【0099】
中継電極Ｒ３１は、コンタクトホールＣＨ３２を通じてスイッチング素子ＳＷ３’のゲート電極ＧＥ’に接続されている。スイッチング素子ＳＷ３’のゲート電極ＧＥ’は、副画素ＳＰ３の開口部に配置され、上述の中継電極Ｒ３１と平面視において重なっている一方で、その一部が副画素ＳＰ２に対応する信号線ＳＬＧとも重なっている。
【0100】
スイッチング素子ＳＷ３’を構成する半導体層ＳＣ３’は、副画素ＳＰ２の開口部と、副画素ＳＰ３の開口部とに跨って配置され、その一部が副画素ＳＰ２に対応する信号線ＳＬＧと重なっている。副画素ＳＰ２の開口部であって、半導体層ＳＣ３’と重なる位置には、島状の中継電極Ｒ３２が配置される。中継電極Ｒ３２は、コンタクトホールＣＨ３３を通じて半導体層ＳＣ３’に接触している。
【0101】
副画素ＳＰ３の開口部であって、半導体層ＳＣ３’と重なる位置には、島状の中継電極Ｒ３３が配置される。中継電極Ｒ３３は、コンタクトホールＣＨ３４を通じて半導体層ＳＣ３’に接触している。
【0102】
【0103】
副画素ＳＰ１，ＳＰ２，ＳＰ３の画素電極ＰＥは、同じ形状を有している。各画素電極ＰＥは、２つの走査線ＧＬと、２つの信号線ＳＬとによって囲まれる領域にそれぞれ配置されている。図１１の例において、画素電極ＰＥは、第２方向Ｙに沿って延出し、第１方向Ｘに沿って並ぶ３つの線部ＬＰを有している。上述の副画素ＳＰ１，ＳＰ２，ＳＰ３の開口部は、それぞれ副画素ＳＰ１，ＳＰ２，ＳＰ３の線部ＬＰと重なっている。
【0104】
各画素電極ＰＥは、センサＳＳのためのセンサ回路を構成する要素（スイッチング素子ＳＷ２’，ＳＷ３’）と平面視において少なくとも一部重畳している。例えば、副画素ＳＰ２の画素電極ＰＥは、半導体層ＳＣ３’、中継電極Ｒ３２、等と平面視において重畳している。副画素ＳＰ３の画素電極ＰＥは、半導体層ＳＣ２’、中継電極Ｒ３１、ゲート電極ＧＥ’、半導体層ＳＣ３’、中継電極Ｒ３３、等と平面視において重畳している。副画素ＳＰ１の画素電極ＰＥは、半導体層ＳＣ２’、中継電極Ｒ３０、第１走査線ＳＧＬ１の分岐部、等と平面視において重畳している。なお、副画素ＳＰ３の画素電極ＰＥは、センサＳＳを構成する光電変換素子ＰＣとも平面視において重畳している。
【0105】
以上説明したように、センサＳＳのためのセンサ回路が２つのスイッチング素子ＳＷ２’，ＳＷ３’を含む構成においても、これらを、副画素ＳＰ１，ＳＰ２，ＳＰ３のそれぞれに分散配置しているため、３つのスイッチング素子ＳＷ２，ＳＷ３，ＳＷ４を分散配置する場合と同様な効果を得ることが可能である。つまり、表示品位の低下を抑制することが可能である。
【0106】
以上説明した一実施形態によれば、センサＳＳのためのセンサ回路を構成する要素を、副画素ＳＰ１，ＳＰ２，ＳＰ３のそれぞれに分散配置することが可能であり、センサＳＳ（光学センサ）を内蔵したことにより発生し得る表示品位の低下を抑制可能な表示装置を提供することが可能である。
【0107】
また、本実施形態では、表示装置ＤＳＰは照明装置ＢＬを備えた液晶表示装置であるとしたが、これに限定されず、表示装置ＤＳＰは表示素子として有機発光ダイオード（ＯＬＥＤ）を備えた有機エレクトロルミネッセンス表示装置であってもよい。
【0108】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0109】
ＤＳＰ…表示装置、ＰＮＬ…表示パネル、ＳＵＢ１…第１基板、ＳＵＢ２…第２基板、ＬＣ…液晶層、ＢＬ…照明装置、ＰＸ…画素、ＳＰ１，ＳＰ２，ＳＰ３…副画素、ＳＳ…センサ、Ｅ１…第１電極、Ｅ２…第２電極、ＰＣ…光電変換素子。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】