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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022146629
(43)【公開日】2022-10-05
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 27/11582 20170101AFI20220928BHJP
H01L 21/336 20060101ALI20220928BHJP
【ＦＩ】
H01L27/11582
H01L29/78 371
【審査請求】未請求
【請求項の数】5
【出願形態】ＯＬ
(21)【出願番号】P 2021047692
(22)【出願日】2021-03-22
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】竹田 裕
(72)【発明者】
【氏名】内藤 慶太郎
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP18
5F083EP23
5F083EP33
5F083EP34
5F083EP76
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083GA10
5F083GA21
5F083JA39
5F083JA56
5F083KA01
5F083KA05
5F083KA11
5F083MA06
5F083MA16
5F083PR39
5F083ZA28
5F101BA45
5F101BB05
5F101BC02
5F101BD16
5F101BD22
5F101BD30
5F101BD32
5F101BD34
5F101BE02
5F101BE05
5F101BE06
(57)【要約】
【課題】一つの実施形態は、動作信頼性を向上できる半導体装置を提供することを目的とする。
【解決手段】一つの実施形態によれば、半導体装置１において、第１の導電層６と第１の半導体膜ＣＨ及び第１の電荷蓄積膜ＣＴとが交差する位置にダミーメモリセルＤＭＴ１が形成される。第１の導電層６は、第１の積層体ＳＳＴ１における複数の導電層６のうち第２の積層体ＳＳＴ２に最も近い導電層６である。第２の導電層６と第１の半導体膜ＣＨ及び第１の電荷蓄積膜ＣＴとが交差する位置に情報記憶用のメモリセルＭＴ４が形成される。第２の導電層６は、第１の積層体ＳＳＴ１における複数の導電層６のうち第１の導電層６より第２の積層体６から遠い導電層６である。平面方向における第１の導電層６の上面６ａの端部６ａ１と第１の電荷蓄積膜ＣＴとの距離ＤＤＷＬ１は、平面方向における第２の導電層６の上面６ａの端部６ａ１と第１の電荷蓄積膜ＣＴとの距離ＤＷＬ４より大きい。平面方向は、積層方向と直交する方向である。
【選択図】図５
【解決手段】一つの実施形態によれば、半導体装置１において、第１の導電層６と第１の半導体膜ＣＨ及び第１の電荷蓄積膜ＣＴとが交差する位置にダミーメモリセルＤＭＴ１が形成される。第１の導電層６は、第１の積層体ＳＳＴ１における複数の導電層６のうち第２の積層体ＳＳＴ２に最も近い導電層６である。第２の導電層６と第１の半導体膜ＣＨ及び第１の電荷蓄積膜ＣＴとが交差する位置に情報記憶用のメモリセルＭＴ４が形成される。第２の導電層６は、第１の積層体ＳＳＴ１における複数の導電層６のうち第１の導電層６より第２の積層体６から遠い導電層６である。平面方向における第１の導電層６の上面６ａの端部６ａ１と第１の電荷蓄積膜ＣＴとの距離ＤＤＷＬ１は、平面方向における第２の導電層６の上面６ａの端部６ａ１と第１の電荷蓄積膜ＣＴとの距離ＤＷＬ４より大きい。平面方向は、積層方向と直交する方向である。
【選択図】図５
【特許請求の範囲】
【請求項1】
複数の導電層が絶縁層を介して積層された第１の積層体と、
前記第１の積層体の上方に配され、複数の導電層が絶縁層を介して積層された第２の積層体と、
前記第１の積層体及び前記第２の積層体を、前記第１の積層体と前記第２の積層体との積層方向に貫通する柱状の第１の半導体膜と、
前記第１の半導体膜と前記第１の積層体及び前記第２の積層体との間に配された第１の電荷蓄積膜と、
を備え、
前記第１の積層体における複数の導電層のうち前記第２の積層体に最も近い第１の導電層と前記第１の半導体膜及び前記第１の電荷蓄積膜とが交差する位置にダミーメモリセルが形成され、
前記第１の積層体における複数の導電層のうち前記第１の導電層より前記第２の積層体から遠い第２の導電層と前記第１の半導体膜及び前記第１の電荷蓄積膜とが交差する位置に情報記憶用のメモリセルが形成され、
前記積層方向と直交する平面方向における前記第１の導電層の上面の端部と前記第１の電荷蓄積膜との距離は、前記平面方向における前記第２の導電層の上面の端部と前記第１の電荷蓄積膜との距離より大きい
半導体装置。
前記第１の積層体の上方に配され、複数の導電層が絶縁層を介して積層された第２の積層体と、
前記第１の積層体及び前記第２の積層体を、前記第１の積層体と前記第２の積層体との積層方向に貫通する柱状の第１の半導体膜と、
前記第１の半導体膜と前記第１の積層体及び前記第２の積層体との間に配された第１の電荷蓄積膜と、
を備え、
前記第１の積層体における複数の導電層のうち前記第２の積層体に最も近い第１の導電層と前記第１の半導体膜及び前記第１の電荷蓄積膜とが交差する位置にダミーメモリセルが形成され、
前記第１の積層体における複数の導電層のうち前記第１の導電層より前記第２の積層体から遠い第２の導電層と前記第１の半導体膜及び前記第１の電荷蓄積膜とが交差する位置に情報記憶用のメモリセルが形成され、
前記積層方向と直交する平面方向における前記第１の導電層の上面の端部と前記第１の電荷蓄積膜との距離は、前記平面方向における前記第２の導電層の上面の端部と前記第１の電荷蓄積膜との距離より大きい
半導体装置。
【請求項2】
前記第２の積層体における複数の導電層のうち前記第１の積層体に最も近い第３の導電層と前記第１の半導体膜及び前記第１の電荷蓄積膜とが交差する位置にダミーメモリセルが形成され、
前記平面方向における前記第１の導電層の上面の端部と前記第１の電荷蓄積膜との距離は、前記平面方向における前記第３の導電層の上面の端部と前記第１の電荷蓄積膜との距離より大きい
請求項１に記載の半導体装置。
前記平面方向における前記第１の導電層の上面の端部と前記第１の電荷蓄積膜との距離は、前記平面方向における前記第３の導電層の上面の端部と前記第１の電荷蓄積膜との距離より大きい
請求項１に記載の半導体装置。
【請求項3】
前記第１の積層体における複数の導電層のうち前記第２の導電層より前記第２の積層体から遠い第４の導電層と前記第１の半導体膜及び前記第１の電荷蓄積膜とが交差する位置に情報記憶用のメモリセルが構成され、
前記平面方向における前記第２の導電層の上面の端部と前記第１の電荷蓄積膜との距離は、前記平面方向における前記第４の導電層の上面の端部と前記第１の電荷蓄積膜との距離より大きい
請求項１に記載の半導体装置。
前記平面方向における前記第２の導電層の上面の端部と前記第１の電荷蓄積膜との距離は、前記平面方向における前記第４の導電層の上面の端部と前記第１の電荷蓄積膜との距離より大きい
請求項１に記載の半導体装置。
【請求項4】
前記第１の導電層の前記積層方向の中央の端部は、前記第１の導電層の上面又は下面の端部より前記第１の半導体膜の中心の側へ突出している
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項5】
複数の導電層が絶縁層を介して積層された第１の積層体と、
前記第１の積層体の上方に配され、複数の導電層が絶縁層を介して積層された第２の積層体と、
前記第１の積層体及び前記第２の積層体を、前記第１の積層体と前記第２の積層体との積層方向に貫通する柱状の第１の半導体膜と、
前記第１の半導体膜と前記第１の積層体及び前記第２の積層体との間に配された第１の電荷蓄積膜と、
を備え、
前記第１の積層体は、前記第１の積層体における複数の導電層のうち最上層の導電層である第１の導電層と、前記第１の積層体における複数の導電層のうち前記第１の導電層の下方で前記第１の導電層と隣接する第２の導電層を含み、
前記第２の積層体は、前記第２の積層体における複数の導電層のうち最下層の導電層である第３の導電層を含み、
前記積層方向における前記第１の導電層と前記第３の導電層との間隔は、前記積層方向における前記第１の導電層と前記第２の導電層との間隔より広く、
前記第３の導電層が前記第１の半導体膜と対向する周面における曲率が、前記第１の導電層が前記第１の半導体膜と対向する周面における曲率よりも大きく、
前記積層方向と直交する平面方向における前記第１の導電層の上面の端部と前記第１の電荷蓄積膜との距離は、前記平面方向における前記第２の導電層の上面の端部と前記第１の電荷蓄積膜との距離より大きく、前記平面方向における前記第３の導電層の上面の端部と前記第１の電荷蓄積膜との距離より大きい
半導体装置。
前記第１の積層体の上方に配され、複数の導電層が絶縁層を介して積層された第２の積層体と、
前記第１の積層体及び前記第２の積層体を、前記第１の積層体と前記第２の積層体との積層方向に貫通する柱状の第１の半導体膜と、
前記第１の半導体膜と前記第１の積層体及び前記第２の積層体との間に配された第１の電荷蓄積膜と、
を備え、
前記第１の積層体は、前記第１の積層体における複数の導電層のうち最上層の導電層である第１の導電層と、前記第１の積層体における複数の導電層のうち前記第１の導電層の下方で前記第１の導電層と隣接する第２の導電層を含み、
前記第２の積層体は、前記第２の積層体における複数の導電層のうち最下層の導電層である第３の導電層を含み、
前記積層方向における前記第１の導電層と前記第３の導電層との間隔は、前記積層方向における前記第１の導電層と前記第２の導電層との間隔より広く、
前記第３の導電層が前記第１の半導体膜と対向する周面における曲率が、前記第１の導電層が前記第１の半導体膜と対向する周面における曲率よりも大きく、
前記積層方向と直交する平面方向における前記第１の導電層の上面の端部と前記第１の電荷蓄積膜との距離は、前記平面方向における前記第２の導電層の上面の端部と前記第１の電荷蓄積膜との距離より大きく、前記平面方向における前記第３の導電層の上面の端部と前記第１の電荷蓄積膜との距離より大きい
半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、半導体装置に関する。
【背景技術】
【0002】
複数の導電層が絶縁層を介して積層された積層体を柱状の半導体膜が貫通し、各導電層と半導体膜との近接する部分をメモリセルとして機能させる３次元構造の半導体装置が知られている。この半導体装置では、動作信頼性を向上することが望まれる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２０－１２６９４３号公報
【特許文献2】特開２０１２－０１５５１７号公報
【特許文献3】米国特許第９２３６３９５号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
一つの実施形態は、動作信頼性を向上できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0005】
一つの実施形態によれば、第１の積層体と第２の積層体と第１の半導体膜と第１の電荷蓄積膜とを有する半導体装置が提供される。第１の積層体は、複数の導電層が絶縁層を介して積層される。第２の積層体は、第１の積層体の上方に配される。第２の積層体は、複数の導電層が絶縁層を介して積層される。第１の半導体膜は、第１の積層体及び第２積層体を、第１の積層体と第２の積層体との積層方向に貫通する。第１の半導体膜は、柱状である。第１の電荷蓄積膜は、第１の半導体膜と第１の積層体及び第２の積層体との間に配される。第１の導電層と第１の半導体膜及び第１の電荷蓄積膜とが交差する位置にダミーメモリセルが形成される。第１の導電層は、第１の積層体における複数の導電層のうち第２の積層体に最も近い導電層である。第２の導電層と第１の半導体膜及び第１の電荷蓄積膜とが交差する位置に情報記憶用のメモリセルが形成される。第２の導電層は、第１の積層体における複数の導電層のうち第１の導電層より第２の積層体から遠い導電層である。平面方向における第１の導電層の上面の端部と第１の電荷蓄積膜との距離は、平面方向における第２の導電層の上面の端部と第１の電荷蓄積膜との距離より大きい。平面方向は、積層方向と直交する方向である。
【図面の簡単な説明】
【0006】
【図1】第１の実施形態における半導体装置の概略構成を示す斜視図である。
【図2】第１の実施形態における半導体装置の概略構成を示すブロック図である。
【図3】第１の実施形態におけるメモリセルアレイの構成を示す回路図である。
【図4】第１の実施形態にかかるメモリセルアレイの構成を示す断面図である。
【図5】第１の実施形態におけるジョイント部付近の構成を示す拡大断面図である。
【図6】第１の実施形態におけるダミーワード線付近の構成を示す拡大断面図である。
【図7】第１の実施形態にかかる半導体装置の製造方法を示す断面図である。
【図8】第１の実施形態にかかる半導体装置の製造方法を示す断面図である。
【図9】第１の実施形態にかかる半導体装置の製造方法を示す断面図である。
【図10】第１の実施形態にかかる半導体装置の製造方法を示す断面図である。
【図11】第１の実施形態におけるダミーワード線付近の消去動作時の電流密度分布を示す断面図である。
【図12】第１の実施形態の変形例にかかる半導体装置の製造方法を示す断面図である。
【図13】第１の実施形態の変形例にかかる半導体装置の製造方法を示す断面図である。
【図14】第１の実施形態の変形例にかかる半導体装置の製造方法を示す断面図である。
【図15】第２の実施形態におけるダミーワード線付近の構成を示す断面図である。
【図16】第２の実施形態にかかる半導体装置の製造方法を示す断面図である。
【図17】第２の実施形態にかかる半導体装置の製造方法を示す断面図である。
【図18】第２の実施形態にかかる半導体装置の製造方法を示す断面図である。
【図19】第２の実施形態におけるダミーワード線付近の消去動作時の電流密度分布を示す断面図である。
【図20】第３の実施形態におけるダミーワード線付近の構成を示す断面図である。
【図21】第３の実施形態にかかる半導体装置の製造方法を示す断面図である。
【図22】第３の実施形態にかかる半導体装置の製造方法を示す断面図である。
【図23】第３の実施形態にかかる半導体装置の製造方法を示す断面図である。
【図24】第４の実施形態におけるダミーワード線付近の構成を示す断面図である。
【図25】第４の実施形態におけるダミーワード線付近の消去動作時の電流密度分布を示す断面図である。
【図26】第５の実施形態におけるダミーワード線付近の構成を示す断面図である。
【図27】第５の実施形態におけるダミーワード線付近の消去動作時の電流密度分布を示す断面図である。
【図28】第６の実施形態にかかるダミーワード線付近の構成を示す断面図である。
【発明を実施するための形態】
【0007】
以下に添付図面を参照して、実施形態にかかる半導体装置を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
【0008】
（第１の実施形態）
半導体装置では、導電層と絶縁層とが交互に積層された積層体が柱状の半導体膜、電荷蓄積膜及び絶縁膜を含む柱状体で貫通されて３次元的なメモリセルの配列（メモリセルアレイ）が構成されることがある。この半導体装置は、導電層の積層数を増やすことによって記憶容量の増加が可能なため、ビット当たりのコストを容易に削減できる。
半導体装置では、導電層と絶縁層とが交互に積層された積層体が柱状の半導体膜、電荷蓄積膜及び絶縁膜を含む柱状体で貫通されて３次元的なメモリセルの配列（メモリセルアレイ）が構成されることがある。この半導体装置は、導電層の積層数を増やすことによって記憶容量の増加が可能なため、ビット当たりのコストを容易に削減できる。
【0009】
しかし、半導体装置において、導電層の積層数を増やすと、柱状体のアスペクト比（＝（積層方向の寸法）／（平面方向の寸法））が高くなり、加工難易度が高くなる可能性がある。
【0010】
それに対して、積層体を複数のティアが積層された構造とすることが考えられる。すなわち、積層体を複数のティアに対応した複数の積層体に分割し、それに応じて、柱状体が埋め込まれるべきメモリホールを、複数のメモリホールに分割する。複数のメモリホールのそれぞれのアスペクト比は、分割前のメモリホールのアスペクト比より低いため、加工難易度を低減できる。
【0011】
各積層体において、導電層と半導体膜とが交差する部分が情報記憶用のメモリセルとして機能するように構成され、複数のメモリセルが３次元的に配列されたメモリセルアレイが構成される。各積層体において、導電層における半導体膜と交差する部分がメモリセルにおけるコントロールゲートとして機能し、導電層における残りの部分がコントロールゲートへ信号を伝達するワード線として機能し得る。
【0012】
この構造では、例えば、複数のティアのジョイント部に対して上方・下方に最も近い導電層がそれぞれダミーワード線とされ、ダミーワード線の導電層と半導体膜の交差する部分が、それぞれ、情報が記憶されないダミーメモリセルとして機能する。
【0013】
メモリセルへの情報の書き込みは、メモリセルのコントロールゲートへ書き込み電圧を印加し半導体膜へ基準電圧を印加する。これにより、半導体膜からメモリセルの絶縁膜をトンネルした電荷（電子）が電荷蓄積膜に蓄積され、メモリセルへ情報が書き込まれる。また、メモリセルに対する情報の消去処理では、メモリセルのコントロールゲートへ基準電圧を印加し半導体膜へ消去電圧を印加し選択ゲートに両者の中間電圧を印加する。これにより、選択ゲートのドレイン近傍でＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）により電子・正孔対を発生させ、反対電荷（正孔）を半導体膜から電荷蓄積膜に注入することで、電荷蓄積膜に蓄積された電荷が消去され、メモリセルの情報が消去される。
【0014】
消去処理において、ジョイント部下方のダミーワード線の導電層へ基準電圧を印加し半導体膜へ消去電圧を印加すると、ダミーワード線の導電層とジョイント部付近の電荷蓄積膜との間にバックトンネル現象が起こる可能性がある。バックトンネル現象が起こると、消去不良が発生するなど半導体装置の動作信頼性が損なわれる可能性がある。
【0015】
そこで、本実施形態では、半導体装置において、ジョイント部下方のダミーワード線の導電層の上面端部と電荷蓄積膜との平面方向距離を大きく確保することで、バックトンネル現象の抑制を図る。
【0016】
【0017】
以下の説明では、基板ＳＵＢの表面に平行な平面内で互いに直交する方向をＸ方向及びＹ方向とし、より具体的には、Ｘ方向はワード線ＷＬの延びる方向とし、Ｙ方向はビット線ＢＬの延びる方向とする。Ｚ方向は、基板ＳＵＢの表面に直交する方向とする。このため、Ｚ方向は、Ｘ方向及びＹ方向と直交する。
【0018】
図１に示すように、半導体装置１には、選択ゲートＳＧＳと、ワード線ＷＬと、選択ゲートＳＧＤとが含まれる。選択ゲートＳＧＳは、絶縁層７を介して基板ＳＵＢの上に積層される。図１の例では、選択ゲートＳＧＳは３層設けられる。ワード線ＷＬは、最上層の選択ゲートＳＧＳの上に絶縁層７を介して積層される。図１の例では、ワード線ＷＬはＺ方向に沿って、絶縁層７と交互に複数層設けられる。選択ゲートＳＧＤは、最上層のワード線ＷＬの上に絶縁層７を介して積層される。選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤは、それぞれＸ方向及びＹ方向に延びる板状である。
【0019】
図１の例では、選択ゲートＳＧＤ、ワード線ＷＬ、及び選択ゲートＳＧＳは、スリットＳＴによりＹ方向に分断され絶縁される。ソース線ＳＬは、層間絶縁膜８１を介して基板ＳＵＢの＋Ｚ側に配されている。スリットＳＴは、ソース線ＳＬの＋Ｚ側に設けられ、Ｘ方向及びＺ方向に延在する。
【0020】
選択ゲートＳＧＤは、例えば、分断膜ＳＨＥによりＹ方向に分断される。図１の例では、Ｙ方向に分割された選択ゲートＳＧＤ０とＳＧＤ１が示されている。分断膜ＳＨＥは、ワード線ＷＬの上方（＋Ｚ側）に設けられ、Ｘ方向及びＺ方向に延在する。このため、ワード線ＷＬ上には、選択ゲートＳＧＤ０と選択ゲートＳＧＤ１とがＹ方向に並んで配置される。図１の例では、選択ゲートＳＧＤ０およびＳＧＤ１は、それぞれ、３層設けられる。
【0021】
基板ＳＵＢは、例えば、シリコン基板である。選択ゲートＳＧＳ、ワード線ＷＬ、選択ゲートＳＧＤは、例えば、タングステン（Ｗ）を含む金属層である。絶縁層７および層間絶縁層８１は、例えば、酸化シリコンを含む絶縁体である。
【0022】
半導体装置１は、複数の柱状体４をさらに備える。柱状体４は、選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤを貫いて、それらの積層方向であるＺ方向に延びる。半導体装置１は、選択ゲートＳＧＤの上方に設けられた複数のビット線ＢＬをさらに備える。
【0023】
柱状体４は、それぞれコンタクトプラグ３１を介してビット線ＢＬに電気的に接続される。例えば、選択ゲートＳＧＤ０を共有する柱状体４のうちの１つと、選択ゲートＳＧＤ１を共有する柱状体４のうちの１つは、１つのビット線ＢＬに電気的に接続される。
【0024】
なお、図１では、図示の簡略化のために、選択ゲートＳＧＤとビット線ＢＬとの間に設けられる層間絶縁膜を省略している。
【0025】
半導体装置１では、選択ゲートＳＧＤ、ワード線ＷＬ、及び選択ゲートＳＧＳが、それぞれ、導電層で構成される。ソース線ＳＬの＋Ｚ側には、導電層と絶縁層とが交互に積層された積層体ＳＳＴが構成される。積層体ＳＳＴが柱状体４で貫通されて３次元的なメモリセルの配列（メモリセルアレイ）が構成される。
【0026】
すなわち、半導体装置１において、ワード線ＷＬと柱状体４とが交差する部分がメモリセルとして機能するように構成され、複数のメモリセルが３次元的に配列されたメモリセルアレイ２が構成される。また、選択ゲートＳＧＳと柱状体４とが交差する部分がソース側の選択ゲートとして機能し、選択ゲートＳＧＤ０，ＳＧＤ１と柱状体４とが交差する部分がドレイン側の選択ゲートとして機能する。半導体装置１では、積層体ＳＳＴにおけるワード線ＷＬの積層数を増やすことによって、より微細なパターニング技術を利用しなくても、記憶容量を増加することが可能である。
【0027】
図２は、半導体装置１の概略構成を示すブロック図である。
【0028】
図２に示すように、半導体装置１は、メモリセルアレイ２、周辺回路１００、及びインタフェース２００を有している。周辺回路１００は、ＷＬ駆動回路１１０、ＳＧＳ駆動回路１２０、ＳＧＤ駆動回路１３０、ＳＬ駆動回路１４０、及びセンスアンプ回路１５０を含む。
【0029】
ＷＬ駆動回路１１０は、ワード線ＷＬへの印加電圧を制御する回路であり、ＳＧＳ駆動回路１２０は、選択ゲートＳＧＳに印加する電圧を制御する回路である。ＳＧＤ駆動回路１３０は、選択ゲートＳＧＤに印加する電圧を制御する回路であり、ＳＬ駆動回路１４０は、ソース線ＳＬに印加する電圧を制御する回路である。センスアンプ回路１５０は、ビット線ＢＬに印加する電圧を制御する回路であるとともに、選択されたメモリセルからの信号に応じて読み出したデータを判定する回路である。
【0030】
周辺回路１００は、インタフェース２００経由で外部（例えば、半導体装置１が適用されるメモリシステムのメモリコントローラ）から入力された指示に基づいて、半導体装置１の動作を制御する。
【0031】
【0032】
メモリセルアレイ２は、各々が複数のメモリセルトランジスタＭＴの集合である複数のブロックＢＬＫを有する。以下では、メモリセルトランジスタＭＴを単にメモリセルＭＴと呼ぶことにする。
【0033】
各ブロックＢＬＫは、ワード線およびビット線に関連付けられたメモリセルＭＴの集合である複数のストリングユニットＳＵ０，ＳＵ１，ＳＵ２，ＳＵ３を有する。各ストリングユニットＳＵ０～ＳＵ３は、メモリセルＭＴが直列接続された複数のメモリストリングＭＳＴを有する。なお、ストリングユニットＳＵ０～ＳＵ３内のメモリストリングＭＳＴの数は任意である。
【0034】
複数のストリングユニットＳＵ０，ＳＵ１，ＳＵ２，ＳＵ３は、複数の選択ゲートＳＧＤ０，ＳＧＤ１，ＳＧＤ２，ＳＧＤ３に対応しているとともに選択ゲートＳＧＳを共有しており、ブロックＢＬＫにおける複数の駆動単位として機能する。各ストリングユニットＳＵは、その対応する選択ゲートＳＧＤと選択ゲートＳＧＳとで駆動され得る。また、各ストリングユニットＳＵは、複数のメモリストリングＭＳＴを含む。
【0035】
各メモリストリングＭＳＴは、例えば１０個のメモリセルＭＴ（ＭＴ０～ＭＴ９）および選択トランジスタＤＧＴ，ＳＧＴを含んでいる。メモリセルＭＴは、コントロールゲートと電荷蓄積膜とを有し、データを不揮発に保持する。そして１０個のメモリセルＭＴ（ＭＴ０～ＭＴ９）は、選択トランジスタＤＧＴのソースと選択トランジスタＳＧＴのドレインとの間に直列接続されている。なお、メモリストリングＭＳＴ内のメモリセルＭＴの個数は１０個に限定されない。
【0036】
各ストリングユニットＳＵ０～ＳＵ３における選択トランジスタＤＧＴのゲートは、それぞれ選択ゲートＳＧＤ０～ＳＧＤ３に接続される。これに対して各ストリングユニットＳＵにおける選択トランジスタＳＧＴのゲートは、例えば選択ゲートＳＧＳに共通接続される。
【0037】
各ストリングユニットＳＵ内にある各メモリストリングＭＳＴの選択トランジスタＤＧＴのドレインは、それぞれ異なるビット線ＢＬ０～ＢＬｋ（ｋは任意の２以上の整数）に接続される。また、ビット線ＢＬ０～ＢＬｋは、複数のブロックＢＬＫ間で各ストリングユニットＳＵ内にある１つのメモリストリングＭＳＴを共通に接続する。更に、各選択トランジスタＳＧＴのソースは、ソース線ＳＬに共通に接続されている。
【0038】
つまりストリングユニットＳＵは、異なるビット線ＢＬ０～ＢＬｋに接続され、且つ同一の選択ゲートＳＧＤに接続されたメモリストリングＭＳＴの集合である。また各ブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵ０～ＳＵ３の集合である。そしてメモリセルアレイ２は、ビット線ＢＬ０～ＢＬｋを共通にする複数のブロックＢＬＫの集合である。
【0039】
なお、ワード線ＷＬを共有するメモリセルＭＴの群を「メモリセルグループＭＣＧ」と呼ぶことにすると、メモリセルグループＭＣＧは、ワード線ＷＬを介して一括して所定の電圧（例えば、書き込み電圧、読み出し電圧）を印加可能なメモリセルＭＴの集合の最小単位である。
【0040】
また、ワード線ＷＬ４とワード線ＷＬ５との間には、ダミーワード線ＤＷＬ１及びダミーワード線ＤＷＬ２が設けられる。各メモリストリングＭＳＴにおけるメモリセルＭＴ４とメモリセルＭＴ５との間には、ダミーワード線ＤＷＬ１及びダミーワード線ＤＷＬ２に対応してダミーメモリセルＤＭＴ１とダミーメモリセルＤＭＴ２とが設けられる。ダミーメモリセルＤＭＴ１とダミーメモリセルＤＭＴ２とは、それぞれ、メモリセルＭＴと同様の構造を有し、データの記憶に使用されない。
【0041】
【0042】
半導体装置１において、基板ＳＵＢの＋Ｚ側には、層間絶縁膜８１を介して導電層３が配される。導電層３は、導電物（例えば、タングステンなどの金属）を主成分とする材料で形成され得る。導電層３は、ＸＹ方向に板状に延び、ソース線ＳＬ（図１参照）として機能する。導電層３の＋Ｚ側には、複数の柱状体４が配される。複数の柱状体４は、ＸＹ方向に配列される。各柱状体４は、Ｚ方向に延び、積層体ＳＳＴ（図１参照）を貫通する。
【0043】
積層体ＳＳＴは、複数の積層体ＳＳＴ１，ＳＳＴ２が積層された構造を有する。図４では、積層体ＳＳＴが２つの積層体ＳＳＴ１，ＳＳＴ２に分割される構造が例示されるが、積層体ＳＳＴが３つ以上に分割されてもよい。
【0044】
図４に示す各柱状体４は、導電層３の＋Ｚ側に、ティア４ａ、ジョイント部４ｂ、ティア４ｃ、キャップ層４ｄが順に積層される。積層体ＳＳＴは、導電層３の＋Ｚ側に、積層体ＳＳＴ１、ジョイント層ＪＬ、積層体ＳＳＴ２が順に積層される。積層体ＳＳＴ１，ＳＳＴ２は、それぞれ、ワード線ＷＬなどとして機能する導電層６が絶縁層７を介して積層されて構成される。ティア４ａは、Ｚ方向に延び、積層体ＳＳＴ１を貫通する。ジョイント部４ｂは、ジョイント層ＪＬに対応したＺ位置を有する。ジョイント層ＪＬは、酸化物（例えば、シリコン酸化物）を主成分とする材料で形成され得る。ティア４ｃは、Ｚ方向に延び、積層体ＳＳＴ２を貫通する。ティア４ａは、＋Ｚ側の端部がジョイント部４ｂを介してティア４ｃに結合される。キャップ層４ｄは、ＸＹ方向に板状に延び、ティア４ｃの＋Ｚ側端を覆う。キャップ層４ｄは、例えば、不純物を含む半導体（例えば、ポリシリコン）を主成分とする材料で形成され得る。積層体ＳＳＴ２の＋Ｚ側には、層間絶縁膜８２，８３を介して導電層９が配される。導電層９は、導電物（例えば、タングステンなどの金属）を主成分とする材料で形成され得る。導電層９は、Ｙ方向にライン状に延び、ビット線ＢＬ（図１参照）として機能する。キャップ層４ｄは、コンタクトプラグ３１を介してビット線ＢＬに接続される。
【0045】
図５に示すように、各ティア４ａ，４ｃは、Ｚ方向に沿った中心軸ＣＡ１，ＣＡ３を有する柱形状を有し、例えば略円柱形状を有する。図５は、ジョイント部４ｂ付近の構成を示す拡大断面図であり、図４のＡ部分を拡大した拡大断面図である。各ティア４ａ，４ｃは、＋Ｚ側端の径に比べて－Ｚ側端の径が狭いテーパ形状を有してもよい。各ティア４ａ，４ｃは、＋Ｚ側端の径に比べて－Ｚ側端の径が狭く且つ＋Ｚ側端及び－Ｚ側端の間の所定のＺ位置で径が広がったボーイング形状を有してもよい。ティア４ｃの－Ｚ側端の径は、ティア４ａの＋Ｚ側端の径より小さい。
【0046】
ジョイント部４ｂは、Ｚ方向に沿った中心軸ＣＡ２を有しＸＹ方向に延びた円盤形状を有する。ジョイント部４ｂは、－Ｚ側の面がティア４ａの＋Ｚ側端に接触し、＋Ｚ側の面がティア４ｃの－Ｚ側端に接触する。ジョイント部４ｂは、ティア４ａの＋Ｚ側端をティア４ｃの－Ｚ側端に結合し、ティア４ａ及びティア４ｃをＺ方向に結合させる。ジョイント部４ｂは、ティア４ａの＋Ｚ側端の径より大きな径を有し、ティア４ｃの－Ｚ側端の径より大きな径を有する。ジョイント部４ｂの中心軸ＣＡ２のＸＹ位置は、ティア４ａの中心軸ＣＡ１のＸＹ位置及び／又はティア４ｃの中心軸ＣＡ３のＸＹ位置とずれていてもよい。すなわち、ティア４ａの中心軸ＣＡ１のＸＹ位置とティア４ｃの中心軸ＣＡ３のＸＹ位置とが互いにずれていてもよい。これにより、ティア４ａ及びティア４ｃのＸＹ位置合わせのマージンが確保され得る。ジョイント部４ｂは、導電層６のＺ方向厚さより大きなＺ方向幅を有し、絶縁層７のＺ方向厚さより大きなＺ方向幅を有する。これにより、ティア４ａ及びティア４ｃの結合マージンが確保され得る。これに応じて、ジョイント層ＪＬは、導電層６のＺ方向厚さより大きなＺ方向厚さを有し、絶縁層７のＺ方向厚さより大きなＺ方向厚さを有する。
【0047】
ティア４ａは、図５に示すように、中心軸ＣＡ１側から順にコア部材ＣＲ、半導体膜ＣＨ、絶縁膜ＴＮＬ、電荷蓄積膜ＣＴ、絶縁膜ＢＬＫ１を有する。コア部材ＣＲは、ティア４ａの中心軸ＣＡ１近傍に配されティア４ａの中心軸ＣＡ１に沿って延びた略円柱形状を含む。コア部材ＣＲは、絶縁物（例えば、シリコン酸化物などの半導体酸化物）を主成分とする材料で形成され得る。半導体膜ＣＨは、コア部材ＣＲを外側から囲むように配されティア４ａの中心軸ＣＡ１に沿って延びた略円筒状の形状を含む。半導体膜ＣＨは、さらにコア部材ＣＲの－Ｚ側の端部を覆うとともに、導電層３に接続される。半導体膜ＣＨは、実質的に不純物を含まない半導体（例えば、ポリシリコン）を主成分とする材料で形成され得る。絶縁膜ＴＮＬは、半導体膜ＣＨを外側から囲むように配されティア４ａの中心軸ＣＡ１に沿って延びた略円筒状の形状を含む。絶縁膜ＴＮＬは、酸化物（例えば、シリコン酸化物）を主成分とする材料で形成され得る。電荷蓄積膜ＣＴは、絶縁膜ＴＮＬを外側から囲むように配されティア４ａの中心軸ＣＡ１に沿って延びた略円筒状の形状を含む。電荷蓄積膜ＣＴは、窒化物（例えば、シリコン窒化物）を主成分とする材料で形成され得る。絶縁膜ＢＬＫ１は、電荷蓄積膜ＣＴを外側から囲むように配されティア４ａの中心軸ＣＡ１に沿って延びた略円筒状の形状を含む。絶縁膜ＢＬＫ１は、酸化物（例えば、シリコン酸化物、金属酸化物またはそれらの積層）を主成分とする材料で形成され得る。これにより、電荷蓄積膜ＣＴが１対の絶縁膜ＴＮＬ，ＢＬＫ１で挟まれたＯＮＯ型の３層構造が構成され得る。
【0048】
ジョイント部４ｂは、中心軸ＣＡ２側から順にコア部材ＣＲ、半導体膜ＣＨ、絶縁膜ＴＮＬ、電荷蓄積膜ＣＴ、絶縁膜ＢＬＫ１を有する。コア部材ＣＲは、ティア４ａのコア部材ＣＲより径の大きな略円盤形状を含む。半導体膜ＣＨは、ティア４ａの半導体膜ＣＨより径の大きな中空円盤形状を含む。絶縁膜ＴＮＬは、ティア４ａの絶縁膜ＴＮＬより径の大きな中空円盤形状を含む。電荷蓄積膜ＣＴは、ティア４ａの電荷蓄積膜ＣＴより径の大きな中空円盤形状を含む。絶縁膜ＢＬＫ１は、ティア４ａの絶縁膜ＢＬＫ１より径の大きな中空円盤形状を含む。
【0049】
ティア４ｃは、中心軸ＣＡ３側から順にコア部材ＣＲ、半導体膜ＣＨ、絶縁膜ＴＮＬ、電荷蓄積膜ＣＴ、絶縁膜ＢＬＫ１を有する。コア部材ＣＲは、ティア４ｃの中心軸ＣＡ３近傍に配されティア４ｃの中心軸ＣＡ３に沿って延びた略円柱形状を含む。半導体膜ＣＨは、コア部材ＣＲを外側から囲むように配されティア４ｃの中心軸ＣＡ３に沿って延びた略円筒状の形状を含む。絶縁膜ＴＮＬは、半導体膜ＣＨを外側から囲むように配されティア４ｃの中心軸ＣＡ３に沿って延びた略円筒状の形状を含む。電荷蓄積膜ＣＴは、絶縁膜ＴＮＬを外側から囲むように配されティア４ｃの中心軸ＣＡ３に沿って延びた略円筒状の形状を含む。絶縁膜ＢＬＫ１は、電荷蓄積膜ＣＴを外側から囲むように配されティア４ｃの中心軸ＣＡ３に沿って延びた略円筒状の形状を含む。ティア４ｃのコア部材ＣＲ、半導体膜ＣＨ、絶縁膜ＴＮＬ、電荷蓄積膜ＣＴ、絶縁膜ＢＬＫ１は、それぞれティア４ａのコア部材ＣＲ、半導体膜ＣＨ、絶縁膜ＴＮＬ、電荷蓄積膜ＣＴ、絶縁膜ＢＬＫ１と同じ材料で形成される。これにより、電荷蓄積膜ＣＴが１対の絶縁膜ＴＮＬ，ＢＬＫ１で挟まれたＯＮＯ型の３層構造が構成され得る。
【0050】
ティア４ａの半導体膜ＣＨは、－Ｚ側でソース線ＳＬとしての導電層３に接続され、＋Ｚ側でジョイント部４ｂの半導体膜ＣＨに接続される。ジョイント部４ｂの半導体膜ＣＨは、＋Ｚ側でティア４ｃの半導体膜ＣＨに接続される。ティア４ｃの半導体膜ＣＨは、＋Ｚ側の端部がキャップ層４ｄ及びコンタクトプラグ３１を介してビット線ＢＬとして機能する導電層９に接続される。すなわち、ティア４ａ、ジョイント部４ｂ、ティア４ｃの半導体膜ＣＨは、メモリストリングＭＳＴにおけるチャネル領域（アクティブ領域）を含む。
【0051】
図４に示す各積層体ＳＳＴ１，ＳＳＴ２では、導電層６と絶縁層７とが交互に繰り返し積層される。各導電層６は、ＸＹ方向に板状に延びる。各導電層６は、導電物（例えば、タングステンなどの金属）を主成分とする材料で形成され得る。各導電層６は、＋Ｚ側の面、－Ｚ側の面、及びティア４ａ，４ｃに対向する面が絶縁膜ＢＬＫ２で覆われていてもよい。絶縁膜ＢＬＫ２は、絶縁物ＢＬＫ１と組成が異なっていてもよい。絶縁膜ＢＬＫ２は、絶縁物（例えば、酸化アルミニウム）を主成分とする材料で形成され得る。各絶縁層７は、ＸＹ方向に板状に延びる。各絶縁層７は、絶縁物（例えば、シリコン酸化物などの半導体酸化物）を主成分とする材料で形成され得る。
【0052】
積層体ＳＳＴ１において、Ｚ方向に互いに離間して配される複数の導電層６のうち、最も－Ｚ側の導電層６は、選択ゲートＳＧＳとして機能し、最も＋Ｚ側の導電層６は、ダミーワード線ＤＷＬ１として機能し、他の導電層６は、ワード線ＷＬ０～ＷＬ４として機能する。
【0053】
選択ゲートＳＧＳの導電層６が半導体膜ＣＨ及び電荷蓄積膜ＣＴと交差する位置には、選択トランジスタＳＧＴが形成される。ワード線ＷＬ０の導電層６が半導体膜ＣＨ及び電荷蓄積膜ＣＴと交差する位置には、メモリセルＭＴ０が形成される。ワード線ＷＬ１の導電層６が半導体膜ＣＨ及び電荷蓄積膜ＣＴと交差する位置には、メモリセルＭＴ１が形成される。ワード線ＷＬ２の導電層６が半導体膜ＣＨ及び電荷蓄積膜ＣＴと交差する位置には、メモリセルＭＴ２が形成される。ワード線ＷＬ３の導電層６が半導体膜ＣＨ及び電荷蓄積膜ＣＴと交差する位置には、メモリセルＭＴ３が形成される。ワード線ＷＬ４の導電層６が半導体膜ＣＨ及び電荷蓄積膜ＣＴと交差する位置には、メモリセルＭＴ４が形成される。ダミーワード線ＤＷＬ１の導電層６が半導体膜ＣＨ及び電荷蓄積膜ＣＴと交差する位置には、ダミーメモリセルＤＭＴ１が形成される。なお、ティア４ａは、選択ゲートＳＧＳの導電層６と交差する位置において、部分的に電荷蓄積膜ＣＴ及び絶縁膜ＢＬＫ１が省略されていてもよい。
【0054】
積層体ＳＳＴ２において、Ｚ方向に互いに離間して配される複数の導電層６のうち、最も－Ｚ側の導電層６は、ダミーワード線ＤＷＬ２として機能し、最も＋Ｚ側の導電層６は、選択ゲートＳＧＤ０として機能し、他の導電層６は、ワード線ＷＬ５～ＷＬ９として機能する。
【0055】
ダミーワード線ＤＷＬ２の導電層６が半導体膜ＣＨ及び電荷蓄積膜ＣＴと交差する位置には、ダミーメモリセルＤＭＴ２が形成される。ワード線ＷＬ５の導電層６が半導体膜ＣＨ及び電荷蓄積膜ＣＴと交差する位置には、メモリセルＭＴ５が形成される。ワード線ＷＬ６の導電層６が半導体膜ＣＨ及び電荷蓄積膜ＣＴと交差する位置には、メモリセルＭＴ６が形成される。ワード線ＷＬ７の導電層６が半導体膜ＣＨ及び電荷蓄積膜ＣＴと交差する位置には、メモリセルＭＴ７が形成される。ワード線ＷＬ８の導電層６が半導体膜ＣＨ及び電荷蓄積膜ＣＴと交差する位置には、メモリセルＭＴ８が形成される。ワード線ＷＬ９の導電層６が半導体膜ＣＨ及び電荷蓄積膜ＣＴと交差する位置には、メモリセルＭＴ９が形成される。選択ゲートＳＧＤ０の導電層６が半導体膜ＣＨ及び電荷蓄積膜ＣＴと交差する位置には、選択トランジスタＤＧＴが形成される。なお、ティア４ｃは、選択ゲートＳＧＤ０の導電層６と交差する位置において、部分的に電荷蓄積膜ＣＴ及び絶縁膜ＢＬＫ１が省略されていてもよい。
【0056】
メモリセルＭＴへの情報の書き込み処理では、選択ワード線ＷＬの導電層６へ書き込み電圧が印加され、非選択ワード線ＷＬの導電層６へ転送電圧が印加され、半導体膜ＣＨへ基準電圧が印加される。書き込み電圧は、半導体膜ＣＨの電荷（電子）を電荷蓄積膜ＣＴへ引き込むための電位（例えば、２０Ｖ）を有する。転送電圧は、書き込み電圧と基準電圧との間の電位（例えば、１０Ｖ）を有する。基準電圧は、基準となる電位（例えば、０Ｖ）を有する。これにより、選択ワード線ＷＬの導電層６と半導体膜ＣＨ及び電荷蓄積膜ＣＴとが交差する位置の選択メモリセルＭＴの電荷蓄積膜ＣＴに電荷が蓄積され、選択メモリセルＭＴに情報が書き込まれる。
【0057】
メモリセルＭＴに対する情報の消去処理では、各ワード線ＷＬの導電層６へ基準電圧が印加され、半導体膜ＣＨへ消去電圧が印加され、選択ゲートＳＧＳ，ＳＧＤに両者の中間電圧が印加される。消去電圧は、半導体膜ＣＨの反対電荷（正孔）を電荷蓄積膜ＣＴへ注入するための電位（例えば、２０Ｖ）を有する。基準電圧は、基準となる電位（例えば、０Ｖ）を有する。中間電圧は、消去処理と基準電圧との間の電位（例えば、５Ｖ）を有する。このような制御によって、選択トランジスタＳＧＴ，ＤＧＴのドレイン近傍でＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）により電子・正孔対を発生させ、反対電荷（正孔）を半導体膜ＣＨから電荷蓄積膜ＣＴに注入する。これにより、電荷蓄積膜ＣＴに蓄積された電荷が消去され、メモリセルＭＴの情報が消去され得る。
【0058】
このとき、図５に示すように、ダミーワード線ＤＷＬ１の導電層６は、ジョイント部４ｂが存在することに伴い、＋Ｚ側の導電層６とのＺ方向間隔ＧＤ１Ｄ２が－Ｚ側の導電層６とのＺ方向間隔ＧＷ４Ｄ１より大きい。これにより、ダミーワード線ＤＷＬ１の導電層６から電荷蓄積膜ＣＴへ向かう方向の電界が、－Ｚ側の導電層６の電圧から受ける影響に比べて、＋Ｚ側の導電層６の電圧から受ける影響が少なくなる。このため、ダミーワード線ＤＷＬ１の導電層６の＋Ｚ側の面６ａにおけるティア４ａ側の端部６ａ１に電界集中が起こりやすく、ダミーワード線ＤＷＬ１の導電層６の＋Ｚ側の面６ａにおけるティア４ａ側の端部６ａ１から絶縁膜ＢＬＫ１をトンネルした電荷がジョイント部４ｂ付近の電荷蓄積膜ＣＴに蓄積されるバックトンネル現象が発生する可能性がある。バックトンネル現象が発生すると、ジョイント部４ｂ付近の電荷蓄積膜ＣＴに意図しない情報が書き込まれるが、ジョイント部４ｂ付近には、ワード線ＷＬの導電層６が存在しないため、反対電荷を半導体膜ＣＨから電荷蓄積膜ＣＴに注入して電荷を消去することも困難である。
【0059】
一方、ワード線ＷＬ４の導電層６は、＋Ｚ側の導電層６とのＺ方向間隔ＧＷ４Ｄ１が－Ｚ側の導電層６とのＺ方向間隔ＧＷ３Ｗ４と均等である。これにより、ワード線ＷＬ４の導電層６では、ダミーワード線ＤＷＬ１の導電層６のような電界集中が起こりにくい。
【0060】
また、ダミーワード線ＤＷＬ２の導電層６は、－Ｚ側の導電層６とのＺ方向間隔ＧＤ１Ｄ２が＋Ｚ側の導電層６とのＺ方向間隔ＧＤ２Ｗ５より大きく、－Ｚ側の面のティア６ｃ側の端部に電界集中が起こり得る。ダミーワード線ＤＷＬ２の導電層６のＺ位置におけるティア４ｃの径は、ダミーワード線ＤＷＬ１の導電層６のＺ位置におけるティア４ａの径に比べて小さい。すなわち、ダミーワード線ＤＷＬ２の導電層６のＺ位置における半導体膜ＣＨの最大平面幅は、ダミーワード線ＤＷＬ１の導電層６のＺ位置における半導体膜ＣＨの最大平面幅に比べて小さい。これに応じて、ＸＹ平面視において、ダミーワード線ＤＷＬ２の導電層６のＺ位置における周面４ｃ１の曲率がダミーワード線ＤＷＬ１の導電層６のＺ位置における周面４ａ１の曲率に比べて大きい。これにより、ダミーワード線ＤＷＬ２の導電層６から電荷蓄積膜ＣＴへ向かう方向の電界がダミーワード線ＤＷＬ１の導電層６から電荷蓄積膜ＣＴへ向かう方向の電界に比べて小さい。この結果、ダミーワード線ＤＷＬ２の導電層６の下面端部と電荷蓄積膜ＣＴとの間では、バックトンネル現象が発生しにくい。
【0061】
これに関して、半導体装置１は、ダミーワード線ＤＷＬ１の導電層６付近の部分が、図６に示すように構成される。図６は、ダミーワード線ＤＷＬ１の導電層６付近の構成を示す拡大断面図であり、図５のＢ部分を拡大した拡大断面図である。ダミーワード線ＤＷＬ１の導電層６の上面６ａにおけるティア４ａ側の端部６ａ１と電荷蓄積膜ＣＴとのＸＹ方向の距離ＤＤＷＬ１は、ワード線ＷＬ４の導電層６の上面６ａにおけるティア４ａ側の端部６ａ１と電荷蓄積膜ＣＴとのＸＹ方向の距離ＤＷＬ４より大きい。同様に、図示しないが、距離ＤＤＷＬ１は、ワード線ＷＬ３の導電層６の上面６ａにおけるティア４ａ側の端部６ａ１と電荷蓄積膜ＣＴとのＸＹ方向の距離ＤＷＬ３より大きい（図５参照）。距離ＤＤＷＬ１は、ワード線ＷＬ２の導電層６の上面６ａにおけるティア４ａ側の端部６ａ１と電荷蓄積膜ＣＴとのＸＹ方向の距離ＤＷＬ２より大きい（図４参照）。距離ＤＤＷＬ１は、ワード線ＷＬ１の導電層６の上面６ａにおけるティア４ａ側の端部６ａ１と電荷蓄積膜ＣＴとのＸＹ方向の距離ＤＷＬ１より大きい。距離ＤＤＷＬ１は、ワード線ＷＬ０の導電層６の上面６ａにおけるティア４ａ側の端部６ａ１と電荷蓄積膜ＣＴとのＸＹ方向の距離ＤＷＬ０より大きい。
【0062】
また、距離ＤＤＷＬ１は、＋Ｚ側のダミーワード線ＤＷＬ２の導電層６の上面６ａにおけるティア４ｃ側の端部６ａ１と電荷蓄積膜ＣＴとのＸＹ方向の距離ＤＤＷＬ２より大きい（図５参照）。距離ＤＤＷＬ１は、ワード線ＷＬ５の導電層６の上面６ａにおけるティア４ｃ側の端部６ａ１と電荷蓄積膜ＣＴとのＸＹ方向の距離ＤＷＬ５より大きい。距離ＤＤＷＬ１は、ワード線ＷＬ６の導電層６の上面６ａにおけるティア４ｃ側の端部６ａ１と電荷蓄積膜ＣＴとのＸＹ方向の距離ＤＷＬ６より大きい（図４参照）。距離ＤＤＷＬ１は、ワード線ＷＬ７の導電層６の上面６ａにおけるティア４ｃ側の端部６ａ１と電荷蓄積膜ＣＴとのＸＹ方向の距離ＤＷＬ７より大きい。距離ＤＤＷＬ１は、ワード線ＷＬ８の導電層６の上面６ａにおけるティア４ｃ側の端部６ａ１と電荷蓄積膜ＣＴとのＸＹ方向の距離ＤＷＬ８より大きい。距離ＤＤＷＬ１は、ワード線ＷＬ９の導電層６の上面６ａにおけるティア４ｃ側の端部６ａ１と電荷蓄積膜ＣＴとのＸＹ方向の距離ＤＷＬ９より大きい。
【0063】
例えば、ダミーワード線ＤＷＬ１の導電層６に対応するＺ位置で、ティア４ａの側面に凸部４ａ２１が配され、それに対応して導電層６がティア４ａの側面から外側に後退されるように構成される。
【0064】
すなわち、ダミーワード線ＤＷＬ１の導電層６に対応するＺ位置の絶縁膜ＢＬＫ１の外周面４ａ２とし、そのＺ位置より若干高いＺ位置の絶縁膜ＢＬＫ１の外周面を４ａ１とし、そのＺ位置より若干低いＺ位置の絶縁膜ＢＬＫ１の外周面を４ａ３とする。ワード線ＷＬ４の導電層６に対応するＺ位置の絶縁膜ＢＬＫ１の外周面４ａ４とし、そのＺ高さより若干低いＺ位置の絶縁膜ＢＬＫ１の外周面を４ａ５とする。外周面４ａ１，４ａ２，４ａ３，４ａ４，４ａ５に対応した電荷蓄積膜ＣＴの外周面を、それぞれ、４ａ１１，４ａ１２，４ａ１３，４ａ１４，４ａ１５とする。
【0065】
外周面４ａ１，４ａ３，４ａ４，４ａ５が一体面を形成するか他の面の延長面上にあり第１の基準外周面を形成する。外周面４ａ２は、第１の基準外周面の外側に位置にする。外周面４ａ１１，４ａ１３，４ａ１４，４ａ１５が一体面を形成するか他の面の延長面上にあり第２の基準外周面を形成する。外周面４ａ１２は、第２の基準外周面の外側に位置にする。これに応じて、ダミーワード線ＤＷＬ１の導電層６の中心軸ＣＡ１側の端面がワード線ＷＬ４の中心軸ＣＡ１側の端面に比べて第１の基準外周面からより外側に後退した位置に配されている。
【0066】
外周面４ａ１と外周面４ａ２との間にＸＹ方向に沿った段差面４ａ１ａが構成され、外周面４ａ１１及び外周面４ａ１２の間にＸＹ方向に対して傾斜した段差面４ａ１１ａが構成される。外周面４ａ２と外周面４ａ３との間にＸＹ方向に沿った段差面４ａ３ａが構成され、外周面４ａ１２と外周面４ａ１３との間にＸＹ方向に対して傾斜した段差面４ａ１３ａが構成される。これに応じて、絶縁膜ＢＬＫ１は、ダミーワード線ＤＷＬ１の導電層６の＋Ｚ側の面６ａのＺ位置と－Ｚ側の面のＺ位置とのそれぞれにおいて、絶縁膜ＢＬＫ１のＸＹ方向の膜厚が他のＺ位置に比べて部分的に厚くなる。これにより、ダミーワード線ＤＷＬ１の導電層６の上面６ａにおけるティア４ａ側の端部６ａ１と電荷蓄積膜ＣＴとのＸＹ方向の距離ＤＤＷＬ１がワード線ＷＬ４の導電層６の上面６ａにおけるティア４ａ側の端部６ａ１と電荷蓄積膜ＣＴとのＸＹ方向の距離ＤＷＬ４より大きい構造が構成される。
【0067】
この結果、ダミーワード線ＤＷＬ１の導電層６の＋Ｚ側の面６ａの端部６ａ１と電荷蓄積膜ＣＴとのＸＹ方向距離を大きく確保することができるので、消去処理におけるダミーワード線ＤＷＬ１の導電層６とジョイント部４ｂ付近の電荷蓄積膜ＣＴとの間のバックトンネル現象を抑制できる。
【0068】
なお、半導体膜ＣＨにおけるダミーワード線ＤＷＬ１の導電層６の＋Ｚ側の面から－Ｚ側の面までに対応した第１の部分とワード線ＷＬ４の導電層６の＋Ｚ側の面から－Ｚ側の面までに対応した第２の部分とを比較すると、第２の部分が直線状に延びるのに対して、第１の部分は屈曲して延びる。すなわち、半導体膜ＣＨは、ダミーワード線ＤＷＬ１の導電層６と半導体膜ＣＨ及び電荷蓄積膜ＣＴとが交差する位置で屈曲している。このため、半導体膜ＣＨは、第１の部分の方が第２の部分より長い。これにより、図５に示すように、ダミーメモリセルＤＭＴ１のチャネル長は、メモリセルＭＴ４のチャネル長より長い。同様に、ダミーメモリセルＤＭＴ１のチャネル長は、各メモリセルＭＴ０～ＭＴ３，ＭＴ４～ＭＴ１０のチャネル長より長い（図４参照）。ダミーメモリセルＤＭＴ１のチャネル長は、ダミーメモリセルＤＭＴ２のチャネル長より長い。
【0069】
【0070】
図７（ａ）に示す工程では、基板ＳＵＢにトランジスタを形成し、基板ＳＵＢ上に、コンタクトプラグ、配線膜及びビアプラグ等を形成するとともにそれらの周囲に層間絶縁膜を形成する。これにより、周辺回路１００が形成される。その後、基板ＳＵＢの＋Ｚ側に層間絶縁膜８１を堆積する。層間絶縁膜８１は、絶縁物（例えば、シリコン酸化物などの半導体酸化物）を主成分とする材料で形成され得る（図４参照）。層間絶縁膜８１の＋Ｚ側に導電層３が堆積される。導電層３は、不純物を含む半導体（例えば、シリコン）を主成分とする材料または導電物（例えば、タングステンなどの金属）を主成分とする材料で形成され得る。導電層３の＋Ｚ側に、絶縁層７ｉと犠牲層５ｉとを交互に複数回堆積して積層体ＳＳＴ１ｉを形成する。絶縁層７ｉは、酸化物（例えば、シリコン酸化物）を主成分とする材料で形成され得る。犠牲層５ｉは、窒化物（例えば、シリコン酸化物）を主成分とする材料で形成され得る。各絶縁層７ｉ及び各犠牲層５ｉは、概ね同様な膜厚で堆積され得る。積層体ＳＳＴ１ｉの＋Ｚ側に、ジョイント層ＪＬｉが堆積される。ジョイント層ＪＬｉは、酸化物（例えば、シリコン酸化物）を主成分とする材料で形成され得る。ジョイント層ＪＬｉは、絶縁層７ｉの膜厚より厚く犠牲層５ｉの膜厚より厚い膜厚で形成される。
【0071】
図７（ｂ）に示す工程では、メモリホール１０の形成位置が開口されたレジストパターンをジョイント層ＪＬｉの上に形成する。レジストパターンをマスクとしてＲＩＥ（Reactive Ion Etching）法などの異方性エッチングを行い、ジョイント層ＪＬｊ及び積層体ＳＳＴ１ｊを貫通し導電層３に到達するメモリホール１０を形成する。
【0072】
図７（ｃ）に示す工程では、ジョイント孔１１の形成位置が開口されたレジストパターンをジョイント層ＪＬｊの上に形成する。レジストパターンの開口は、Ｚ方向から見た場合にメモリホール１０ｉを内側に含むように形成される。レジストパターンをマスクとしてＲＩＥ（Reactive Ion Etching）法などの異方性エッチングを行い、ジョイント孔１１をジョイント層ＪＬに形成する。ジョイント孔１１は、メモリホール１０ｉより大きな径でジョイント層ＪＬの厚さより浅い深さで形成される。ジョイント孔１１の深さは、異方性エッチングのエッチング時間で調整され得る。
【0073】
図８（ａ）に示す工程では、メモリホール１０ｉ及びジョイント孔１１に犠牲膜１４が埋め込まれる。犠牲膜１４は、絶縁層７及び犠牲層５に対してエッチング選択比を確保可能な材料（例えば、アモルファスシリコン）で形成され得る。犠牲膜１４は、メモリホール１０ｉに埋め込まれた柱状部１２とジョイント孔１１に埋め込まれた円盤状部１３とを含む。
【0074】
図８（ｂ）に示す工程では、犠牲膜１４におけるジョイント孔１１の部分が除去され、さらに、犠牲膜１４におけるメモリホール１０ｉの上部が除去される。ジョイント孔１１及びメモリホール１０ｉにより、積層体ＳＳＴ１ｊにおける最も＋Ｚ側の犠牲層５の内周面が露出される。犠牲膜１４ｉにおける＋Ｚ側の端面のＺ位置は、異方性エッチングのエッチング時間で調整され得る。図８（ｂ）では、犠牲膜１４ｉの＋Ｚ側の端面のＺ位置が積層体ＳＳＴ１ｊにおける最も＋Ｚ側の絶縁層７のＺ位置である場合が例示されているが、Ｚ方向に多少変動した位置も許容される。例えば、犠牲膜１４ｉの＋Ｚ側の端面のＺ位置は、積層体ＳＳＴ１ｊにおける最も＋Ｚ側の犠牲層５にかかるＺ位置であってもよい。この場合、積層体ＳＳＴ１ｊにおける最も＋Ｚ側の犠牲層５の内周面における＋Ｚ側の部分が露出される。
【0075】
図８（ｃ）に示す工程では、メモリホール１０ｊで露出された犠牲層５の側面をエッチングして後退させる犠牲層リセス処理を行う。犠牲層５がシリコン窒化物を主成分とする材料で形成される場合、犠牲層リセス処理は、ＳｉＮリセス処理又はＮリセス処理とも呼ばれる。犠牲層リセス処理により、メモリホール１０ｊの内側面に凹部１０ｊ１を形成する。凹部１０ｊ１は、積層体ＳＳＴ１ｊにおける最も＋Ｚ側の犠牲層５ｋのＺ位置において、メモリホール１０ｊの内側面に対してメモリホール１０ｊの中心から遠ざかる方向に窪むように形成される。例えば、絶縁層７及び犠牲膜１４ｉに対する犠牲層５ｋのエッチング選択比が高いエッチャントを用いてメモリホール１０ｊの内側面をウェットエッチングする。あるいは、絶縁層７及び犠牲膜１４ｉに対する犠牲層５ｋのエッチング選択比が高い処理ガスを用いた等方性エッチングの条件でメモリホール１０ｊの内側面をドライエッチングする。これにより、メモリホール１０ｊで露出された犠牲層５ｋの側面をエッチングして後退させ、メモリホール１０ｊの内側面に凹部１０ｊ１を形成することができる。メモリホール１０ｊの内側面に対する凹部１０ｊ１の窪み幅（リセス量）は、エッチング時間で調整され得る。凹部１０ｊ１のＺ方向の幅は、犠牲層５ｋの膜厚とほぼ均等である。
【0076】
図９（ａ）に示す工程では、メモリホール１０ｊ及びジョイント孔１１に犠牲膜１４ｊを埋め戻す。犠牲膜１４ｊにおける柱状部１２ｊは、側面に凸部１２ｊ１を有する。凸部１２ｊ１は、積層体ＳＳＴ１ｋにおける最も＋Ｚ側の犠牲層５ｋに対してＸＹ方向に当接する。
【0077】
図９（ｂ）に示す工程では、ジョイント層ＪＬ及び犠牲膜１４ｊの＋Ｚ側に、犠牲層５ｉと絶縁層７ｉとを交互に複数回堆積して積層体ＳＳＴ２ｉを形成する。犠牲層５ｉは、窒化物（例えば、シリコン酸化物）を主成分とする材料で形成され得る。絶縁層７ｉは、酸化物（例えば、シリコン酸化物）を主成分とする材料で形成され得る。各絶縁層７ｉ及び各犠牲層５ｉは、積層体ＳＳＴ１ｉにおける各絶縁層７ｉ及び各犠牲層５ｉ（図７（ａ）参照）と概ね同様な膜厚で堆積され得る。
【0078】
図９（ｃ）に示す工程では、メモリホール１５の形成位置が開口されたレジストパターンを積層体ＳＳＴ２ｉの上に形成する。レジストパターンをマスクとしてＲＩＥ（Reactive Ion Etching）法などの異方性エッチングを行い、積層体ＳＳＴ２ｊを貫通し犠牲膜１４ｊの＋Ｚ側の面を露出するメモリホール１５を形成する。
【0079】
図１０（ａ）に示す工程では、犠牲膜１４ｊが除去される。これにより、積層体ＳＳＴ２ｊ、ジョイント層ＪＬ、積層体ＳＳＴ１ｋを貫通し導電層３（図４参照）に到達するメモリホール１６が形成される。メモリホール１６は、導電層３の＋Ｚ側に、メモリホール１０ｊ、ジョイント孔１１、メモリホール１５を順に含む。
【0080】
図１０（ｂ）に示す工程では、メモリホール１６の側面及び底面に、絶縁膜ＢＬＫ１、電荷蓄積膜ＣＴ、絶縁膜ＴＮＬを順に堆積する。絶縁膜ＢＬＫ１は、酸化物（例えば、シリコン酸化物、金属酸化物またはそれらの積層）を主成分とする材料で形成され得る。電荷蓄積膜ＣＴは、窒化物（例えば、シリコン窒化物）を主成分とする材料で形成され得る。絶縁膜ＴＮＬは、酸化物（例えば、シリコン酸化物）を主成分とする材料で形成され得る。絶縁膜ＢＬＫ１、電荷蓄積膜ＣＴ、絶縁膜ＴＮＬにおけるメモリホール１６の底面の部分が選択的に除去された後、メモリホール１６の側面及び底面に半導体膜ＣＨが堆積される。半導体膜ＣＨは、実質的に不純物を含まない半導体（例えば、ポリシリコン）を主成分とする材料で形成され得る。そして、メモリホール１６にコア部材ＣＲが埋め込まれる。コア部材ＣＲは、絶縁物（例えば、シリコン酸化物などの半導体酸化物）を主成分とする材料で形成され得る。これにより、積層体ＳＳＴ１ｋ、ジョイント層ＪＬ、積層体ＳＳＴ２ｊをＺ方向に貫通する柱状体４が形成される。柱状体４は、導電層３の＋Ｚ側に、積層体ＳＳＴ１ｋをＺ方向に貫通するティア４ａ、ジョイント層ＪＬをＺ方向にほぼ貫通するジョイント部４ｂ、積層体ＳＳＴ２ｊをＺ方向に貫通するティア４ｃを順に含む。ティア４ａは、側面に凸部４ａ２１を有する。凸部４ａ２１は、積層体ＳＳＴ１ｋにおける最も＋Ｚ側の犠牲層５ｋに対してＸＹ方向に当接する。
【0081】
図１０（ｃ）に示す工程では、積層体ＳＳＴ１ｋの犠牲層５，５ｋと積層体ＳＳＴ２ｊの犠牲層５とがそれぞれ除去される。除去によって形成された空隙の露出面に絶縁膜ＢＬＫ２が堆積される。絶縁膜ＢＬＫ２は、絶縁物（例えば、酸化アルミニウム）を主成分とする材料で形成され得る。そして、空隙に導電層６が埋め込まれる。導電層６は、導電物（例えば、タングステンなどの金属）を主成分とする材料で形成され得る。これにより、導電層６と絶縁層７とが交互に繰り返し積層された積層体ＳＳＴ１が形成され、導電層６と絶縁層７とが交互に繰り返し積層された積層体ＳＳＴ２が形成される。ティア４ａの側面の凸部４ａ２１は、積層体ＳＳＴ１における最も＋Ｚ側の導電層６に絶縁膜ＢＬＫ２を介してＸＹ方向に当接する。
【0082】
次に、ダミーワード線ＤＷ１の導電層６付近の消去動作時の電流密度分布についてシミュレーションを行った結果について図１１を用いて説明する。図１１は、ダミーワード線付近の消去動作時の電流密度分布を示す断面図であり、図６の拡大断面図に対応している。図１１では、電流密度の大きさをハッチングの濃淡で示し、ハッチングが薄いほど電流密度が高いことを示す。
【0083】
半導体膜ＣＨへ２０Ｖを印加し、選択ゲートＳＧＳ，ＳＧＤに５Ｖを印加し、各ワード線ＷＬ０～ＷＬ４，ＷＬ５～ＷＬ９の導電層６に０Ｖを印加し、各ダミーワード線ＤＷＬ１，ＤＷＬ２の導電層６に０Ｖを印加した状態で、電流密度がどのように分布するかが示されている。ここで、ワード線ＷＬまたはダミーワード線ＤＷＬとして機能する導電層６と電荷蓄積膜ＣＴとの間を通して、電流密度が図１１に示す基準値以上の値を保持して電流経路が延びた場合に、この経路においてバックトンネル現象が起こる可能性が生じる。図１１に示すように、ダミーワード線ＤＷＬ１の導電層６の＋Ｚ側の面６ａにおけるティア４ａ側の端部６ａ１と電荷蓄積膜ＣＴとの間にほとんど電流が流れておらず、バックトンネル現象が抑制されていることが分かる。
【0084】
以上のように、第１の実施形態では、半導体装置１において、ジョイント部４ｂの－Ｚ側のダミーワード線ＤＷＬ１の導電層６の上面６ａにおける端部６ａ１と電荷蓄積膜ＣＴとのＸＹ方向距離を大きく確保する。例えば、ダミーワード線ＤＷＬ１の導電層６の上面６ａにおけるティア４ａ側の端部６ａ１と電荷蓄積膜ＣＴとのＸＹ方向の距離ＤＤＷＬ１がワード線ＷＬ４の導電層６の上面６ａにおけるティア４ａ側の端部６ａ１と電荷蓄積膜ＣＴとのＸＹ方向の距離ＤＷＬ４より大きい構造が構成される。これにより、消去処理におけるダミーワード線ＤＷＬ１の導電層６とジョイント部４ｂ付近の電荷蓄積膜ＣＴとの間のバックトンネル現象を抑制できる。この結果、消去不良の発生を抑制できるなど、半導体装置１の動作信頼性を向上できる。
【0085】
【0086】
次に、半導体装置１の変形例について説明する。変形例の半導体装置は、その製造方法が図１２～図１４に示すように、次の点で半導体装置１と異なる。図１２（ａ）～図１４（ｃ）は、変形例にかかる半導体装置の製造方法を示す断面図である。半導体装置１の製造方法において、図８（ａ）の工程が行われた後、犠牲膜１４におけるジョイント孔１１の部分が除去され、さらに、犠牲膜１４におけるメモリホール１０ｉの上部が除去される。このとき、図１２（ａ）に示すように、犠牲膜１４ｉにおける＋Ｚ側の端面のＺ位置は、積層体ＳＳＴ１ｊにおける＋Ｚ側から２番目の犠牲層５にかかるＺ位置であってもよい。この場合、積層体ＳＳＴ１ｊにおける＋Ｚ側から１番目の犠牲層５の内周面が全面的に露出され、＋Ｚ側から２番目の犠牲層５の内周面における＋Ｚ側の部分が露出される。
【0087】
図１２（ｂ）に示す工程で、図１２（ａ）のメモリホール１０ｉに露出された犠牲層５の側面をエッチングして後退させる犠牲層リセス処理を行う。これにより、メモリホール１０ｊが形成される。メモリホール１０ｊの内側面に凹部１０ｊ１に加えて凹部１０ｊ２が形成される。凹部１０ｊ２は、積層体ＳＳＴ１ｊにおける＋Ｚ側から２番目の犠牲層５ｋにかかるＺ位置において、メモリホール１０ｊの内側面に対してメモリホール１０ｊの中心から遠ざかる方向に窪むように形成される。メモリホール１０ｊの内側面に対する凹部１０ｊ２の窪み幅（リセス量）は、メモリホール１０ｊの内側面に対する凹部１０ｊ１の窪み幅（リセス量）より小さい。凹部１０ｊ２のメモリホール１０ｊの中心に対する放射方向の幅は、凹部１０ｊ１のメモリホール１０ｊの中心に対する放射方向の幅より小さい。凹部１０ｊ２のＺ方向の幅は、積層体ＳＳＴ１ｊにおける＋Ｚ側から２番目の犠牲層５ｋの膜厚とほぼ均等である。
【0088】
図１３（ａ）に示す工程では、メモリホール１０ｊ及びジョイント孔１１に犠牲膜１４ｊを埋め戻す。犠牲膜１４ｊにおける柱状部１２ｊは、側面に凸部１２ｊ１に加えて凸部１２ｊ２を有する。凸部１２ｊ２は、積層体ＳＳＴ１ｋにおける＋Ｚ側から２番目の犠牲層５ｋに対してＸＹ方向に当接する。凸部１２ｊ２の犠牲膜１４ｊ中心に対する放射方向の幅は、凸部１２ｊ１の犠牲膜１４ｊ中心に対する放射方向の幅より小さい。
【0089】
図１３（ｂ）に示す工程では、ジョイント層ＪＬ及び犠牲膜１４ｊの＋Ｚ側に、犠牲層５ｉと絶縁層７ｉとを交互に複数回堆積して積層体ＳＳＴ２ｉを形成する。
【0090】
図１３（ｃ）に示す工程では、メモリホール１５の形成位置が開口されたレジストパターンを積層体ＳＳＴ２ｉの上に形成する。レジストパターンをマスクとしてＲＩＥ（Reactive Ion Etching）法などの異方性エッチングを行い、積層体ＳＳＴ２ｊを貫通し犠牲膜１４ｊの＋Ｚ側の面を露出するメモリホール１５を形成する。
【0091】
図１４（ａ）に示す工程では、犠牲膜１４ｊが除去される。これにより、積層体ＳＳＴ２ｊ、ジョイント層ＪＬ、積層体ＳＳＴ１ｋを貫通し導電層３（図４参照）に到達するメモリホール１６が形成される。メモリホール１６は、導電層３の＋Ｚ側に、メモリホール１０ｊ、ジョイント孔１１、メモリホール１５を順に含む。
【0092】
図１４（ｂ）に示す工程では、メモリホール１６の側面及び底面に、絶縁膜ＢＬＫ１、電荷蓄積膜ＣＴ、絶縁膜ＴＮＬを順に堆積する。絶縁膜ＢＬＫ１、電荷蓄積膜ＣＴ、絶縁膜ＴＮＬにおけるメモリホール１６の底面の部分が選択的に除去された後、メモリホール１６の側面及び底面に半導体膜ＣＨが堆積される。そして、メモリホール１６にコア部材ＣＲが埋め込まれる。これにより、積層体ＳＳＴ１ｋ、ジョイント層ＪＬ、積層体ＳＳＴ２ｊをＺ方向に貫通する柱状体４が形成される。柱状体４におけるティア４ａは、側面に凸部４ａ２１に加えて凸部４ａ２２を有する。凸部４ａ２２は、積層体ＳＳＴ１ｋにおける＋Ｚ側から２番目の犠牲層５ｋに対してＸＹ方向に当接する。凸部４ａ２２の中心軸ＣＡ１（図５参照）に対する放射方向の幅は、凸部４ａ２１の中心軸ＣＡ１に対する放射方向の幅より小さい。
【0093】
図１４（ｃ）に示す工程では、積層体ＳＳＴ１ｋの犠牲層５，５ｋと積層体ＳＳＴ２ｊの犠牲層５とがそれぞれ除去される。除去によって形成された空隙の露出面に絶縁膜ＢＬＫ２が堆積される。絶縁膜ＢＬＫ２は、絶縁物（例えば、酸化アルミニウム）を主成分とする材料で形成され得る。そして、空隙に導電層６が埋め込まれる。導電層６は、導電物（例えば、タングステンなどの金属）を主成分とする材料で形成され得る。これにより、導電層６と絶縁層７とが交互に繰り返し積層された積層体ＳＳＴ１が形成され、導電層６と絶縁層７とが交互に繰り返し積層された積層体ＳＳＴ２が形成される。ティア４ａの側面の凸部４ａ２１は、積層体ＳＳＴ１における最も＋Ｚ側の導電層６に絶縁膜ＢＬＫ２を介してＸＹ方向に当接する。ティア４ａの側面の凸部４ａ２２は、積層体ＳＳＴ１における＋Ｚ側から２番目の導電層６に絶縁膜ＢＬＫ２を介してＸＹ方向に当接する。
【0094】
このとき、凸部４ａ２２の中心軸ＣＡ１（図５参照）に対する放射方向の幅は、凸部４ａ２１の中心軸ＣＡ１に対する放射方向の幅より小さい。これに応じて、ダミーワード線ＤＷＬ１の導電層６の上面６ａにおけるティア４ａ側の端部６ａ１と電荷蓄積膜ＣＴとのＸＹ方向の距離ＤＤＷＬ１は、ワード線ＷＬ４の導電層６の上面６ａにおけるティア４ａ側の端部６ａ１と電荷蓄積膜ＣＴとのＸＹ方向の距離ＤＷＬ４より大きい。さらに、ワード線ＷＬ４の導電層６の上面６ａにおけるティア４ａ側の端部６ａ１と電荷蓄積膜ＣＴとのＸＹ方向の距離ＤＷＬ４は、ワード線ＷＬ３の導電層６の上面６ａにおけるティア４ａ側の端部６ａ１と電荷蓄積膜ＣＴとのＸＹ方向の距離ＤＷＬ３より大きい。すなわち、
ＤＤＷＬ１＞ＤＷＬ４＞ＤＷＬ３
の関係が成立する構造が構成される。このような構造によっても、半導体装置１において、ジョイント部４ｂの－Ｚ側のダミーワード線ＤＷＬ１の導電層６の上面６ａにおける端部６ａ１と電荷蓄積膜ＣＴとのＸＹ方向距離を大きく確保でき、バックトンネル現象を抑制できる。
ＤＤＷＬ１＞ＤＷＬ４＞ＤＷＬ３
の関係が成立する構造が構成される。このような構造によっても、半導体装置１において、ジョイント部４ｂの－Ｚ側のダミーワード線ＤＷＬ１の導電層６の上面６ａにおける端部６ａ１と電荷蓄積膜ＣＴとのＸＹ方向距離を大きく確保でき、バックトンネル現象を抑制できる。
【0095】
（第２の実施形態）
次に、第２の実施形態にかかる半導体装置について説明する。以下では、第１の実施形態と異なる部分を中心に説明する。
次に、第２の実施形態にかかる半導体装置について説明する。以下では、第１の実施形態と異なる部分を中心に説明する。
【0096】
第１の実施形態では、ダミーワード線の導電層に対応する位置でティアの側面に凸部が配され、それに対応して導電層が後退した構成を例示するが、第２の実施形態では、ダミーワード線の導電層とティアとの間に絶縁膜が追加された構成を例示する。
【0097】
具体的には、半導体装置１０１は、ダミーワード線ＤＷＬ１の導電層６付近の部分が、図１５に示すように構成される。図１５は、ダミーワード線ＤＷＬ１の導電層６付近の構成を示す拡大断面図であり、図５のＢ部分を拡大した拡大断面図に相当する。
【0098】
ダミーワード線ＤＷＬ１の導電層６とティア４ａとの間には、絶縁膜ＢＬＫ３が追加されている。絶縁膜ＢＬＫ３は、中心軸ＣＡ１から遠い側の面が絶縁膜ＢＬＫ２を介して導電層６に当接し、中心軸ＣＡ１に近い側の面がティア４ａの外周面４ａ２に当接している。ワード線ＷＬ４の導電層６とティア４ａとの間には絶縁膜ＢＬＫ２が介在するのに対し、ダミーワード線ＤＷＬ１の導電層６とティア４ａとの間には絶縁膜ＢＬＫ２に加えて絶縁膜ＢＬＫ３がさらに介在する。これに応じて、ダミーワード線ＤＷＬ１の導電層６の上面６ａにおけるティア４ａ側の端部６ａ１と電荷蓄積膜ＣＴとのＸＹ方向の距離ＤＤＷＬ１がワード線ＷＬ４の導電層６の上面６ａにおけるティア４ａ側の端部６ａ１と電荷蓄積膜ＣＴとのＸＹ方向の距離ＤＷＬ４より大きい構造が構成される。
【0099】
すなわち、ダミーワード線ＤＷＬ１の導電層６の＋Ｚ側の面６ａの端部６ａ１と電荷蓄積膜ＣＴとのＸＹ方向距離を大きく確保することができるので、消去処理におけるダミーワード線ＤＷＬ１の導電層６とジョイント部４ｂ付近の電荷蓄積膜ＣＴとの間のバックトンネル現象を抑制できる。
【0100】
ダミーワード線ＤＷＬ１の導電層６とティア４ａとの間に介在する絶縁膜ＢＬＫ３は、絶縁膜ＢＬＫ１（例えば、シリコン酸化物）と組成が異なっていてもよいし、絶縁膜ＢＬＫ２（例えば、アルミニウム酸化物）と組成が異なっていてもよい。絶縁膜ＢＬＫ３は、絶縁膜ＢＬＫ１より誘電率が低い材料で形成されていてもよい。絶縁膜ＢＬＫ３は、例えば、炭素、フッ素、窒素、水素、ホウ素を含む群から選択された１つ以上の元素を含むシリコン酸化物で形成されていてもよいし、シリコン酸化物を低密度化又は多孔質化した材料で形成されていてもよい。これにより、絶縁膜ＢＬＫ３は、物理的な膜厚に比べてシリコン酸化膜に換算した場合等の電気的な膜厚を厚く確保できるので、効果的にバックトンネル現象を抑制できる。
【0101】
なお、外周面４ａ１，４ａ３，４ａ４，４ａ５が一体面を形成するか他の面の延長面上にあり第１の基準外周面を形成する。外周面４ａ２は、＋Ｚ側端から中間のＺ位置に向かうにしたがって第１の基準外周面から徐々に外側に遠ざかり、中間のＺ位置から－Ｚ側端に向かうにしたがってその外側の位置から徐々に第１の基準外周面に近づき－Ｚ側端で第１の基準外周面に連続する。外周面４ａ１１，４ａ１３，４ａ１４，４ａ１５が一体面を形成するか他の面の延長面上にあり第２の基準外周面を形成する。外周面４ａ１２は、＋Ｚ側端から中間のＺ位置に向かうにしたがって第２の基準外周面から徐々に外側に遠ざかり、中間のＺ位置から－Ｚ側端に向かうにしたがってその外側の位置から徐々に第２の基準外周面に近づき－Ｚ側端で第２の基準外周面に連続する。これに応じて、絶縁膜ＢＬＫ３は、中間のＺ位置の部分のＸＹ方向膜厚が＋Ｚ側端のＸＹ方向膜厚より薄く、－Ｚ側端のＸＹ方向膜厚より薄くなっている。
【0102】
【0103】
図８（ｃ）に示す工程が行われた後、図１６（ａ）に示す工程が行われる。図１６（ａ）に示す工程では、メモリホール１０ｊの側面及び犠牲膜１４ｉの＋Ｚ側の面に絶縁膜ＢＬＫ３が堆積される。このとき、メモリホール１０ｊの内側面の凹部１０ｊ１に絶縁膜ＢＬＫ３が埋め込まれる。絶縁膜ＢＬＫ３は、絶縁物を主成分とする材料で形成され得る。絶縁膜ＢＬＫ３は、絶縁膜ＢＬＫ１より誘電率の低い絶縁物を主成分とする材料で形成されてもよい。
【0104】
図１６（ｂ）に示す工程では、メモリホール１０ｊの側面及び犠牲膜１４ｉの＋Ｚ側の面に絶縁膜ＢＬＫ３が、ＲＩＥ（Reactive Ion Etching）法などの異方性エッチングでエッチバックされ除去される。これにより、メモリホール１０ｊの側面の凹部１０ｊ１に選択的に絶縁膜ＢＬＫ３が残される。このとき、絶縁膜ＢＬＫ３の露出された面が多少エッチングされ、メモリホール１０ｊの側面に対して若干外側に窪み得る。
【0105】
図１７（ａ）に示す工程では、メモリホール１０ｊ及びジョイント孔１１に犠牲膜１４ｊを埋め戻す。犠牲膜１４ｊにおける柱状部１２ｊは、側面に膨出部１２ｊ１を有する。膨出部１２ｊ１は、積層体ＳＳＴ１ｋにおける最も＋Ｚ側の犠牲層５ｋに対して絶縁膜ＢＬＫ３を介してＸＹ方向に当接する。
【0106】
図１７（ｂ）に示す工程では、ジョイント層ＪＬ及び犠牲膜１４ｊの＋Ｚ側に、犠牲層５ｉと絶縁層７ｉとを交互に複数回堆積して積層体ＳＳＴ２ｉを形成する。このとき、積層体ＳＳＴ１ｋにおける最も＋Ｚ側の犠牲層５ｋと犠牲膜１４ｊとの間に絶縁膜ＢＬＫ３が介在している。
【0107】
図１７（ｃ）に示す工程では、メモリホール１５の形成位置が開口されたレジストパターンを積層体ＳＳＴ２ｉの上に形成する。レジストパターンをマスクとしてＲＩＥ（Reactive Ion Etching）法などの異方性エッチングを行い、積層体ＳＳＴ２ｊを貫通し犠牲膜１４ｊの＋Ｚ側の面を露出するメモリホール１５を形成する。
【0108】
図１８（ａ）に示す工程では、犠牲膜１４ｊが除去される。これにより、積層体ＳＳＴ２ｊ、ジョイント層ＪＬ、積層体ＳＳＴ１ｋを貫通し導電層３（図４参照）に到達するメモリホール１６が形成される。メモリホール１６は、導電層３の＋Ｚ側に、メモリホール１０ｊ、ジョイント孔１１、メモリホール１５を順に含む。このとき、積層体ＳＳＴ１ｋにおける最も＋Ｚ側の犠牲膜５ｋのＺ位置において、メモリホール１０ｊの側面に絶縁膜ＢＬＫ３が露出される。
【0109】
図１８（ｂ）に示す工程では、メモリホール１６の側面及び底面に、絶縁膜ＢＬＫ１、電荷蓄積膜ＣＴ、絶縁膜ＴＮＬを順に堆積する。絶縁膜ＢＬＫ１、電荷蓄積膜ＣＴ、絶縁膜ＴＮＬにおけるメモリホール１６の底面の部分が選択的に除去された後、メモリホール１６の側面及び底面に半導体膜ＣＨが堆積される。そして、メモリホール１６にコア部材ＣＲが埋め込まれる。これにより、積層体ＳＳＴ１ｋ、ジョイント層ＪＬ、積層体ＳＳＴ２ｊをＺ方向に貫通する柱状体４が形成される。柱状体４におけるティア４ａの膨出部４ａ２１は、積層体ＳＳＴ１ｋにおける最も＋Ｚ側の犠牲層５ｋに対して絶縁膜ＢＬＫ３を介してＸＹ方向に当接する。
【0110】
図１８（ｃ）に示す工程では、積層体ＳＳＴ１ｋの犠牲層５，５ｋと積層体ＳＳＴ２ｊの犠牲層５とがそれぞれ除去される。除去によって形成された空隙の露出面に絶縁膜ＢＬＫ２が堆積される。そして、空隙に導電層６が埋め込まれる。これにより、導電層６と絶縁層７とが交互に繰り返し積層された積層体ＳＳＴ１が形成され、導電層６と絶縁層７とが交互に繰り返し積層された積層体ＳＳＴ２が形成される。ティア４ａの側面の膨出部４ａ２１は、積層体ＳＳＴ１における最も＋Ｚ側の導電層６に絶縁膜ＢＬＫ３及び絶縁膜ＢＬＫ２を介してＸＹ方向に当接する。
【0111】
また、ダミーワード線ＤＷ１の導電層６付近の消去動作時の電流密度分布についてシミュレーションを行った結果について図１９を用いて説明する。図１９は、ダミーワード線付近の消去動作時の電流密度分布を示す断面図であり、図１５の拡大断面図に対応している。
【0112】
半導体膜ＣＨへ２０Ｖを印加し、選択ゲートＳＧＳ，ＳＧＤに５Ｖを印加し、各ワード線ＷＬ０～ＷＬ４，ＷＬ５～ＷＬ９の導電層６に０Ｖを印加し、各ダミーワード線ＤＷＬ１，ＤＷＬ２の導電層６に０Ｖを印加した状態で、電流密度がどのように分布するかが示されている。図１９に示すように、ダミーワード線ＤＷＬ１の導電層６の＋Ｚ側の面６ａにおけるティア４ａ側の端部６ａ１と電荷蓄積膜ＣＴとの間にほとんど電流が流れておらず、バックトンネル現象が抑制されていることが分かる。
【0113】
以上のように、第２の実施形態では、半導体装置１０１において、ダミーワード線ＤＷＬ１の導電層６とティア４ａとの間に絶縁膜ＢＬＫ３が追加された構造が構成される。このような構造によっても、ダミーワード線ＤＷＬ１の導電層６の上面端部と電荷蓄積膜ＣＴとのＸＹ方向距離を大きく確保可能であり、消去処理におけるダミーワード線ＤＷＬ１の導電層６とジョイント部４ｂ付近の電荷蓄積膜ＣＴとの間のバックトンネル現象を抑制できる。
【0114】
（第３の実施形態）
次に、第３の実施形態にかかる半導体装置について説明する。以下では、第１の実施形態及び第２の実施形態と異なる部分を中心に説明する。
次に、第３の実施形態にかかる半導体装置について説明する。以下では、第１の実施形態及び第２の実施形態と異なる部分を中心に説明する。
【0115】
第１の実施形態では、ダミーワード線の導電層に対応する位置でティアの側面に凸部が配され、それに対応して導電層が後退した構成を例示するが、第３の実施形態では、ダミーワード線の導電層に対応する位置でティアの側面に凸部が配されずに導電層が後退した構成を例示する。
【0116】
具体的には、半導体装置２０１は、ダミーワード線ＤＷＬ１の導電層６付近の部分が、図２０に示すように構成される。図２０は、ダミーワード線ＤＷＬ１の導電層６付近の構成を示す拡大断面図であり、図５のＢ部分を拡大した拡大断面図に相当する。
【0117】
例えば、ダミーワード線ＤＷＬ１の導電層６に対応するＺ位置で、ティア４ａの側面に凸部が配されずに、ティア４ａの側面から導電層６を外側に後退させるように構成される。
【0118】
外周面４ａ１，４ａ２，４ａ３，４ａ４，４ａ５が一体面である第１の基準外周面を形成する。外周面４ａ１１，４ａ１２，４ａ１３，４ａ１４，４ａ１５が一体面である第２の基準外周面を形成する。絶縁膜ＢＬＫ４は、ティア４ａ側の側面が＋Ｚ側でジョイント層ＪＬのティア４ａ側の側面に連続し、－Ｚ側で絶縁層７のティア４ａ側の側面に連続している。絶縁膜ＢＬＫ４は、ダミーワード線ＤＷＬ１の導電層６とティア４ａとの間に介在している。これにより、ダミーワード線ＤＷＬ１の導電層６の上面６ａにおけるティア４ａ側の端部６ａ１と電荷蓄積膜ＣＴとのＸＹ方向の距離ＤＤＷＬ１がワード線ＷＬ４の導電層６の上面６ａにおけるティア４ａ側の端部６ａ１と電荷蓄積膜ＣＴとのＸＹ方向の距離ＤＷＬ４より大きい構造が構成される。
【0119】
この結果、ダミーワード線ＤＷＬ１の導電層６の＋Ｚ側の面６ａの端部６ａ１と電荷蓄積膜ＣＴとのＸＹ方向距離を大きく確保することができるので、消去処理におけるダミーワード線ＤＷＬ１の導電層６とジョイント部４ｂ付近の電荷蓄積膜ＣＴとの間のバックトンネル現象を抑制できる。
【0120】
ダミーワード線ＤＷＬ１の導電層６とティア４ａとの間に介在する絶縁膜ＢＬＫ４は、絶縁物を主成分とする材料で形成され得る。絶縁膜ＢＬＫ４は、ジョイント層ＪＬ、絶縁層７と同様の材料（例えば、シリコン酸化物）で形成されていてもよいし、ジョイント層ＪＬ、絶縁層７及び犠牲層５（図７（ｂ）参照）の中間的な組成の材料（例えば、シリコン酸窒化物）で形成されていてもよい。
【0121】
【0122】
図８（ｂ）に示す工程が行われた後、図２１（ａ）に示す工程が行われる。図２１（ａ）に示す工程では、水蒸気酸化法等により、メモリホール１０ｉの露出された内側面が酸化される。これにより、積層体ＳＳＴ１ｋにおける最も＋Ｚ側の犠牲層５ｋのＺ位置において、犠牲層５ｋにおける露出された部分が組成変更されて絶縁膜ＢＬＫ４に変わる。絶縁膜ＢＬＫ４は、ジョイント層ＪＬ及び絶縁層７と同様の材料（例えば、シリコン酸化物）で形成されていてもよいし、ジョイント層ＪＬ、絶縁層７及び犠牲層５（図７（ｂ）参照）の中間的な組成の材料（例えば、シリコン酸窒化物）で形成されていてもよい。絶縁膜ＢＬＫ４のＸＹ方向厚さは、酸化を行う時間で調整され得る。絶縁膜ＢＬＫ４のＺ方向幅は、犠牲層５ｋのＺ方向厚さと略同じであってもよいし、犠牲層５ｋのＺ方向厚さより大きくてもよい。
【0123】
図２１（ｂ）に示す工程では、メモリホール１０ｉ及びジョイント孔１１に犠牲膜１４を埋め戻す。積層体ＳＳＴ１ｋにおける最も＋Ｚ側の犠牲層５ｋのＺ位置において、犠牲膜１４における柱状部１２と犠牲層５ｋとの間に絶縁膜ＢＬＫ４が介在している。
【0124】
図２２（ａ）に示す工程では、ジョイント層ＪＬ及び犠牲膜１４の＋Ｚ側に、犠牲層５ｉと絶縁層７ｉとを交互に複数回堆積して積層体ＳＳＴ２ｉを形成する。このとき、積層体ＳＳＴ１ｋにおける最も＋Ｚ側の犠牲層５ｋと犠牲膜１４との間に絶縁膜ＢＬＫ４が介在している。
【0125】
図２２（ｂ）に示す工程では、メモリホール１５の形成位置が開口されたレジストパターンを積層体ＳＳＴ２ｉの上に形成する。レジストパターンをマスクとしてＲＩＥ（Reactive Ion Etching）法などの異方性エッチングを行い、積層体ＳＳＴ２ｊを貫通し犠牲膜１４の＋Ｚ側の面を露出するメモリホール１５を形成する。
【0126】
図２３（ａ）に示す工程では、犠牲膜１４が除去される。これにより、積層体ＳＳＴ２ｊ、ジョイント層ＪＬ、積層体ＳＳＴ１ｋを貫通し導電層３（図４参照）に到達するメモリホール１６が形成される。メモリホール１６は、導電層３の＋Ｚ側に、メモリホール１０ｉ、ジョイント孔１１、メモリホール１５を順に含む。このとき、積層体ＳＳＴ１ｋにおける最も＋Ｚ側の犠牲膜５ｋのＺ位置において、メモリホール１０ｉの側面に絶縁膜ＢＬＫ４が露出される。
【0127】
図２３（ｂ）に示す工程では、メモリホール１６の側面及び底面に、絶縁膜ＢＬＫ１、電荷蓄積膜ＣＴ、絶縁膜ＴＮＬを順に堆積する。絶縁膜ＢＬＫ１、電荷蓄積膜ＣＴ、絶縁膜ＴＮＬにおけるメモリホール１６の底面の部分が選択的に除去された後、メモリホール１６の側面及び底面に半導体膜ＣＨが堆積される。そして、メモリホール１６にコア部材ＣＲが埋め込まれる。これにより、積層体ＳＳＴ１ｋ、ジョイント層ＪＬ、積層体ＳＳＴ２ｊをＺ方向に貫通する柱状体４が形成される。積層体ＳＳＴ１ｋにおける最も＋Ｚ側の犠牲層５ｋと柱状体４におけるティア４ａとの間に絶縁膜ＢＬＫ４が介在している。
【0128】
図２３（ｃ）に示す工程では、積層体ＳＳＴ１ｋの犠牲層５，５ｋと積層体ＳＳＴ２ｊの犠牲層５とがそれぞれ除去される。除去によって形成された空隙の露出面に絶縁膜ＢＬＫ２が堆積される。そして、空隙に導電層６が埋め込まれる。これにより、導電層６と絶縁層７とが交互に繰り返し積層された積層体ＳＳＴ１が形成され、導電層６と絶縁層７とが交互に繰り返し積層された積層体ＳＳＴ２が形成される。ティア４ａの側面と積層体ＳＳＴ１における最も＋Ｚ側の導電層６との間に絶縁膜ＢＬＫ４及び絶縁膜ＢＬＫ２が介在している。
【0129】
以上のように、第３の実施形態では、半導体装置２０１において、ダミーワード線ＤＷＬ１の導電層６に対応するＺ位置でティア４ａの側面に凸部を形成せずに導電層６が後退した構造が構成される。例えば、ダミーワード線ＤＷＬ１の導電層６とティア４ａとの間に、製造時に犠牲層５を部分的に組成変更することで絶縁膜ＢＬＫ４を追加する。このような構造によっても、ダミーワード線ＤＷＬ１の導電層６の上面端部と電荷蓄積膜ＣＴとのＸＹ方向距離を大きく確保可能であり、消去処理におけるダミーワード線ＤＷＬ１の導電層６とジョイント部４ｂ付近の電荷蓄積膜ＣＴとの間のバックトンネル現象を抑制できる。
【0130】
（第４の実施形態）
次に、第４の実施形態にかかる半導体装置について説明する。以下では、第１の実施形態～第３の実施形態と異なる部分を中心に説明する。
次に、第４の実施形態にかかる半導体装置について説明する。以下では、第１の実施形態～第３の実施形態と異なる部分を中心に説明する。
【0131】
第１の実施形態では、消去処理におけるバックトンネル現象を抑制するための構造について例示するが、第４の実施形態では、第１の実施形態の構造に対して、書き込み処理の特性を向上するための構造を追加する。
【0132】
例えば、図１０（ａ）に示す工程で犠牲膜１４ｊを除去しメモリホール１６が形成された後に、メモリホール１６で露出された各犠牲層５，５ｋの側面に微量のリセス量で犠牲層リセス処理を行う。これにより、各犠牲層５，５ｋの側面がメモリホール１０ｊ、１５の中心から遠ざかる方向に若干窪むように形成される。その後に、図１０（ｂ）、図１０（ｃ）と同様の処理を行って半導体装置３０１を製造する。これにより、半導体装置３０１は、ダミーワード線ＤＷＬ１の導電層６付近の部分が、図２４に示すように構成される。図２４は、ダミーワード線ＤＷＬ１の導電層６付近の構成を示す拡大断面図であり、図５のＢ部分を拡大した拡大断面図に相当する。
【0133】
例えば、ワード線ＷＬ４の導電層６に対応するＺ位置で、ティア４ａの側面に膨出部４ａ２２が配され、それに対応してティア４ａに対向する導電層６の側面が窪むように構成される。そのＺ位置で、中心軸ＣＡ１を含む断面視において、ワード線ＷＬ４の導電層６のティア４ａ側の側面が湾曲凹面状に窪むように構成される。導電層６の側面において、Ｚ方向中間位置の窪み量は、＋Ｚ側端の窪み量より大きく、－Ｚ側端の窪み量より大きい。
【0134】
すなわち、外周面４ａ１，４ａ３，４ａ５が一体面を形成するか他の面の延長面上にあり第１の基準外周面を形成する。外周面４ａ４は、＋Ｚ側端から中間のＺ位置に向かうにしたがって第１の基準外周面から徐々に外側に遠ざかり、中間のＺ位置から－Ｚ側端に向かうにしたがってその外側の位置から徐々に第１の基準外周面に近づき－Ｚ側端で第１の基準外周面に連続する。外周面４ａ１１，４ａ１３，４ａ１５が一体面を形成するか他の面の延長面上にあり第２の基準外周面を形成する。外周面４ａ１４は、＋Ｚ側端から中間のＺ位置に向かうにしたがって第２の基準外周面から徐々に外側に遠ざかり、中間のＺ位置から－Ｚ側端に向かうにしたがってその外側の位置から徐々に第２の基準外周面に近づき－Ｚ側端で第２の基準外周面に連続する。
【0135】
これに応じて、中心軸ＣＡ１を含む断面視において、ワード線ＷＬ４の導電層６におけるＺ方向の中央のティア４ａ側の端部６ｃ１は、＋Ｚ側の面６ａのティア４ａ側の端部６ａ１より中心軸ＣＡ１から遠ざかる方向に凹んでおり、－Ｚ側の面６ｂのティア４ａ側の端部６ｂ１より中心軸ＣＡ１から遠ざかる方向に凹んでいる。これにより、導電層６の側面に対する＋Ｚ側の角部と－Ｚ側の角部との角度をそれぞれ第１の実施形態より小さくことができるので、＋Ｚ側の角部と－Ｚ側の角部とのそれぞれに電界集中が起きやすくすることができる。この結果、書き込み処理において、導電層６から電荷蓄積膜ＣＴへ向かう電界を強めることができ、書き込み特性を向上できる。
【0136】
なお、他のワード線ＷＬの導電層６についても、ワード線ＷＬ４の導電層６と同様である。また、ダミーワード線ＤＷＬ１の導電層６に対応するＺ位置で、ティア４ａの側面の凸部にも膨出部４ａ２１が配されるが、それに対応する導電層６の側面の窪み量がわずかである。このため、消去処理におけるダミーワード線ＤＷＬ１の導電層６とジョイント部４ｂ付近の電荷蓄積膜ＣＴとの間のバックトンネル現象を抑制できる点は、第１の実施形態と同様である。
【0137】
例えば、ダミーワード線ＤＷ１の導電層６付近の消去動作時の電流密度分布についてシミュレーションを行った結果について図２５を用いて説明する。図２５は、ダミーワード線付近の消去動作時の電流密度分布を示す断面図であり、図２４の拡大断面図に対応している。
【0138】
半導体膜ＣＨへ２０Ｖを印加し、選択ゲートＳＧＳ，ＳＧＤに５Ｖを印加し、各ワード線ＷＬ０～ＷＬ４，ＷＬ５～ＷＬ９の導電層６に０Ｖを印加し、各ダミーワード線ＤＷＬ１，ＤＷＬ２の導電層６に０Ｖを印加した状態で、電流密度がどのように分布するかが示されている。図２５に示すように、ダミーワード線ＤＷＬ１の導電層６の＋Ｚ側の面６ａにおけるティア４ａ側の端部６ａ１と電荷蓄積膜ＣＴとの間に微小な電流が流れる程度であり、バックトンネル現象が十分に抑制されていることが分かる。
【0139】
以上のように、第４の実施形態では、半導体装置３０１において、第１の実施形態の構造に対して、書き込み処理の特性を向上するための構造を追加する。例えば、ワード線ＷＬの導電層６に対応するＺ位置で、中心軸ＣＡ１を含む断面視において、ワード線ＷＬの導電層６のティア４ａ側の側面を湾曲凹面状に窪ませる。すなわち、中心軸ＣＡ１を含む断面視において、ワード線ＷＬ４の導電層６におけるＺ方向の中央のティア４ａ側の端部６ｃ１は、＋Ｚ側の面６ａのティア４ａ側の端部６ａ１より中心軸ＣＡ１から遠ざかる方向に凹んでおり、－Ｚ側の面６ｂのティア４ａ側の端部６ｂ１より中心軸ＣＡ１から遠ざかる方向に凹んでいる。この構造により、書き込み処理の特性を向上できる。
【0140】
（第５の実施形態）
次に、第５の実施形態にかかる半導体装置について説明する。以下では、第１の実施形態～第４の実施形態と異なる部分を中心に説明する。
次に、第５の実施形態にかかる半導体装置について説明する。以下では、第１の実施形態～第４の実施形態と異なる部分を中心に説明する。
【0141】
第２の実施形態では、消去処理におけるバックトンネル現象を抑制するための構造について例示するが、第５の実施形態では、第２の実施形態の構造に対して、書き込み処理の特性を向上するための構造を追加する。
【0142】
例えば、図１８（ａ）に示す工程で犠牲膜１４ｊを除去しメモリホール１６が形成された後に、メモリホール１６で露出された各犠牲層５，５ｋの側面に微量のリセス量で犠牲層リセス処理を行う。これにより、各犠牲層５，５ｋの側面がメモリホール１０ｊ、１５の中心から遠ざかる方向に若干窪むように形成される。その後に、図１８（ｂ）、図１８（ｃ）と同様の処理を行って半導体装置４０１を製造する。これにより、半導体装置４０１は、ダミーワード線ＤＷＬ１の導電層６付近の部分が、図２６に示すように構成される。図２６は、ダミーワード線ＤＷＬ１の導電層６付近の構成を示す拡大断面図であり、図５のＢ部分を拡大した拡大断面図に相当する。
【0143】
例えば、ワード線ＷＬ４の導電層６に対応するＺ位置で、ティア４ａの側面に膨出部４ａ２２が配され、それに対応してティア４ａに対向する導電層６の側面が窪むように構成される。そのＺ位置で、中心軸ＣＡ１を含む断面視において、ワード線ＷＬ４の導電層６のティア４ａ側の側面が湾曲凹面状に窪むように構成される。導電層６の側面において、Ｚ方向中間位置の窪み量は、＋Ｚ側端の窪み量より大きく、－Ｚ側端の窪み量より大きい。
【0144】
すなわち、外周面４ａ１，４ａ３，４ａ５が一体面を形成するか他の面の延長面上にあり第１の基準外周面を形成する。外周面４ａ４は、＋Ｚ側端から中間のＺ位置に向かうにしたがって第１の基準外周面から徐々に外側に遠ざかり、中間のＺ位置から－Ｚ側端に向かうにしたがってその外側の位置から徐々に第１の基準外周面に近づき－Ｚ側端で第１の基準外周面に連続する。外周面４ａ１１，４ａ１３，４ａ１５が一体面を形成するか他の面の延長面上にあり第２の基準外周面を形成する。外周面４ａ１４は、＋Ｚ側端から中間のＺ位置に向かうにしたがって第２の基準外周面から徐々に外側に遠ざかり、中間のＺ位置から－Ｚ側端に向かうにしたがってその外側の位置から徐々に第２の基準外周面に近づき－Ｚ側端で第２の基準外周面に連続する。
【0145】
これに応じて、中心軸ＣＡ１を含む断面視において、ワード線ＷＬ４の導電層６におけるＺ方向の中央のティア４ａ側の端部６ｃ１は、＋Ｚ側の面６ａのティア４ａ側の端部６ａ１より中心軸ＣＡ１から遠ざかる方向に凹んでおり、－Ｚ側の面６ｂのティア４ａ側の端部６ｂ１より中心軸ＣＡ１から遠ざかる方向に凹んでいる。これにより、導電層６の側面に対する＋Ｚ側の角部と－Ｚ側の角部との角度をそれぞれ第２の実施形態より小さくことができるので、＋Ｚ側の角部と－Ｚ側の角部とのそれぞれに電界集中が起きやすくすることができる。この結果、書き込み処理において、導電層６から電荷蓄積膜ＣＴへ向かう電界を強めることができ、書き込み特性を向上できる。
【0146】
なお、他のワード線ＷＬの導電層６についても、ワード線ＷＬ４の導電層６と同様である。また、ダミーワード線ＤＷＬ１の導電層６に対応するＺ位置で、絶縁膜ＢＬＫ３の側面にも膨出部４ａ２１が付加されるが、それに対応する導電層６の側面の窪み量がわずかである。このため、消去処理におけるダミーワード線ＤＷＬ１の導電層６とジョイント部４ｂ付近の電荷蓄積膜ＣＴとの間のバックトンネル現象を抑制できる点は、第２の実施形態と同様である。
【0147】
例えば、ダミーワード線ＤＷ１の導電層６付近の消去動作時の電流密度分布についてシミュレーションを行った結果について図２７を用いて説明する。図２７は、ダミーワード線付近の消去動作時の電流密度分布を示す断面図であり、図２６の拡大断面図に対応している。
【0148】
半導体膜ＣＨへ２０Ｖを印加し、選択ゲートＳＧＳ，ＳＧＤに５Ｖを印加し、各ワード線ＷＬ０～ＷＬ４，ＷＬ５～ＷＬ９の導電層６に０Ｖを印加し、各ダミーワード線ＤＷＬ１，ＤＷＬ２の導電層６に０Ｖを印加した状態で、電流密度がどのように分布するかが示されている。図２７に示すように、ダミーワード線ＤＷＬ１の導電層６の＋Ｚ側の面６ａにおけるティア４ａ側の端部６ａ１と電荷蓄積膜ＣＴとの間に微小な電流が流れる程度であり、バックトンネル現象が十分に抑制されていることが分かる。
【0149】
以上のように、第５の実施形態では、半導体装置４０１において、第２の実施形態の構造に対して、書き込み処理の特性を向上するための構造を追加する。例えば、ワード線ＷＬの導電層６に対応するＺ位置で、中心軸ＣＡ１を含む断面視において、ワード線ＷＬの導電層６のティア４ａ側の側面を湾曲凹面状に窪ませる。すなわち、中心軸ＣＡ１を含む断面視において、ワード線ＷＬ４の導電層６におけるＺ方向の中央のティア４ａ側の端部６ｃ１は、＋Ｚ側の面６ａのティア４ａ側の端部６ａ１より中心軸ＣＡ１から遠ざかる方向に凹んでおり、－Ｚ側の面６ｂのティア４ａ側の端部６ｂ１より中心軸ＣＡ１から遠ざかる方向に凹んでいる。この構造により、書き込み処理の特性を向上できる。
【0150】
（第６の実施形態）
次に、第６の実施形態にかかる半導体装置について説明する。以下では、第１の実施形態～第５の実施形態と異なる部分を中心に説明する。
次に、第６の実施形態にかかる半導体装置について説明する。以下では、第１の実施形態～第５の実施形態と異なる部分を中心に説明する。
【0151】
第１の実施形態では、消去処理におけるバックトンネル現象を抑制するための構造について例示するが、第６の実施形態では、第１の実施形態の構造に対して、消去処理におけるバックトンネル現象をさらに抑制するための構造を追加する。
【0152】
例えば、図１０（ａ）に示す工程で犠牲膜１４ｊを除去しメモリホール１６が形成された後に、メモリホール１６で露出された各絶縁層７、ジョイント層ＪＬの側面に微量のリセス量で絶縁層リセス処理を行う。絶縁層７、ジョイント層ＪＬがシリコン酸化物を主成分とする材料で形成される場合、絶縁層リセス処理は、ＳｉＯリセス処理又はＯリセス処理とも呼ばれる。例えば、犠牲層５，５ｋに対する絶縁層７、ジョイント層ＪＬのエッチング選択比が高いエッチャントを用いてメモリホール１０ｊ、１５の内側面をウェットエッチングする。あるいは、犠牲層５，５ｋに対する絶縁層７、ジョイント層ＪＬのエッチング選択比が高い処理ガスを用いた等方性エッチングの条件でメモリホール１０ｊ、１５の内側面をドライエッチングする。絶縁層リセス処理により、各絶縁層７、ジョイント層ＪＬの側面がメモリホール１０ｊ、１５の中心から遠ざかる方向に若干窪むように形成される。このとき、犠牲層５，５ｋの露出された側面における＋Ｚ側及び－Ｚ側の領域もわずかにエッチングされ窪む。
【0153】
その後に、図１０（ｂ）、図１０（ｃ）と同様の処理を行って半導体装置５０１を製造する。これにより、半導体装置５０１は、ダミーワード線ＤＷＬ１の導電層６付近の部分が、図２８に示すように構成される。図２８は、ダミーワード線ＤＷＬ１の導電層６付近の構成を示す拡大断面図であり、図５のＢ部分を拡大した拡大断面図に相当する。
【0154】
例えば、ダミーワード線ＤＷＬ１の導電層６とワード線ＷＬ４の導電層６との間のＺ位置で、ティア４ａの側面に膨出部４ａ２３が配され、それに対応してティア４ａに対向する絶縁層７の側面が窪むように構成される。そのＺ位置で、中心軸ＣＡ１を含む断面視において、絶縁層７のティア４ａ側の側面が湾曲凹面状に窪むように構成される。絶縁層７の側面において、Ｚ方向中間位置の窪み量は、＋Ｚ側端の窪み量より大きく、－Ｚ側端の窪み量より大きい。このとき、ダミーワード線ＤＷＬ１の導電層６とワード線ＷＬ４の導電層６とのそれぞれの側面における＋Ｚ側及び－Ｚ側の領域もわずかに窪むように構成される。中心軸ＣＡ１を含む断面視において、導電層６のティア４ａ側の側面が湾曲凸面状に突出するように構成される。
【0155】
これに応じて、中心軸ＣＡ１を含む断面視において、ダミーワード線ＤＷＬ１の導電層６におけるＺ方向の中央のティア４ａ側の端部６ｃ１は、＋Ｚ側の面６ａのティア４ａ側の端部６ａ１より中心軸ＣＡ１に対して突出しており、－Ｚ側の面６ｂのティア４ａ側の端部６ｂ１より中心軸ＣＡ１に対して突出している。これにより、導電層６の側面に対する＋Ｚ側の角部と－Ｚ側の角部との角度をそれぞれ第１の実施形態より大きくすることができるので、消去処理において、導電層６から電荷蓄積膜ＣＴへ向かう電界を弱めることができ、バックトンネル現象をさらに抑制できる。
【0156】
以上のように、第６の実施形態では、半導体装置５０１において、第１の実施形態の構造に対して、消去処理におけるバックトンネル現象をさらに抑制するための構造を追加する。例えば、ダミーワード線ＤＷＬ１とワード線ＷＬ４の導電層６との間のＺ位置で、中心軸ＣＡ１を含む断面視において、絶縁層７のティア４ａ側の側面を湾曲凹面状に窪ませ、これに応じて、導電層６のティア４ａ側の側面を湾曲凸面状に突出させる。すなわち、中心軸ＣＡ１を含む断面視において、ダミーワード線ＤＷＬ１の導電層６におけるＺ方向の中央のティア４ａ側の端部６ｃ１は、＋Ｚ側の面６ａのティア４ａ側の端部６ａ１より中心軸ＣＡ１に対して突出しており、－Ｚ側の面６ｂのティア４ａ側の端部６ｂ１より中心軸ＣＡ１に対して突出している。この構造により、消去処理におけるバックトンネル現象をさらに抑制できる。
【0157】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0158】
１，１０１，２０１，３０１，４０１，５０１ 半導体装置、４ｂ ジョイント部、ＣＨ 半導体膜、ＣＴ 電荷蓄積膜、ＤＭＴ１，ＤＭＴ２ ダミーメモリセル、ＭＴ，ＭＴ０～ＭＴ９ メモリセル、ＳＳＴ，ＳＳＴ１，ＳＳＴ２ 積層体、３ ソース、４ 柱状体。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】