特開 2022-146993 フィルタ演算回路、データ伝送回路及び保護リレー装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022146993

(43)【公開日】2022-10-06

(54)【発明の名称】フィルタ演算回路、データ伝送回路及び保護リレー装置

(51)【国際特許分類】

   H02H 3/02 20060101AFI20220929BHJP

【ＦＩ】

H02H3/02 F

【審査請求】未請求

【請求項の数】4

【出願形態】ＯＬ

(21)【出願番号】P 2021048061

(22)【出願日】2021-03-23

(71)【出願人】

【識別番号】000006105

【氏名又は名称】株式会社明電舎

(74)【代理人】

【識別番号】100086232

【弁理士】

【氏名又は名称】小林 博通

(74)【代理人】

【識別番号】100092613

【弁理士】

【氏名又は名称】富岡 潔

(74)【代理人】

【識別番号】100104938

【弁理士】

【氏名又は名称】鵜澤 英久

(74)【代理人】

【識別番号】100210240

【弁理士】

【氏名又は名称】太田 友幸

(72)【発明者】

【氏名】山田 悠登

【テーマコード（参考）】

5G142

【Ｆターム（参考）】

5G142BB03

5G142BB13

5G142BC02

(57)【要約】      （修正有）

【課題】アナログ入力点数に応じた複数段のディジタルフィルタの組み合わせを可能とし、要望のシステムに応じたフィルタ演算回路の自由な設計でフィルタ演算回路の乗算器の効率化を図るフィルタ演算回路、データ伝送回路及び保護リレー装置を提供する。
【解決手段】データ伝送回路において、フィルタ演算部のフィルタ演算ブロック２０１は、二つのデータの入力が可能なＭＵＸ２４１１と、ＭＵＸ２４１１の出力側と接続するＩＩＲ Ｆｉｌｔｅｒ２５１１と、一つのデータの入力に対してＩＩＲ Ｆｉｌｔｅｒ２５１１の演算で生じる遅延を調整する遅延部２６１１と、ＩＩＲ Ｆｉｌｔｅｒ２５１１及び遅延部２６１１の出力側と接続するＭＵＸ２４２１と、ＭＵＸ２４２１の出力側と接続するＩＩＲ Ｆｉｌｔｅｒ２５２１と、ＩＩＲ Ｆｉｌｔｅｒ２５１１の出力データに対してＩＩＲ Ｆｉｌｔｅｒ２５２１の演算で生じる遅延を調整する遅延部２６２１と、を含む。
【選択図】図２

【特許請求の範囲】

【請求項1】

二つのデータの入力が可能な第一マルチプレクサと、
この第一マルチプレクサの出力側と接続される第一ディジタルフィルタと、
一つのデータの入力に対して前記第一ディジタルフィルタの演算で生じる遅延を調整する第一遅延部と、
前記第一ディジタルフィルタ及び前記第一遅延部の出力側と接続される第二マルチプレクサと、
この第二マルチプレクサの出力側と接続される第二ディジタルフィルタと、
前記第一ディジタルフィルタの出力データに対して前記第二ディジタルフィルタの演算で生じる遅延を調整する第二遅延部と、
を備えたことを特徴とするフィルタ演算回路。

【請求項2】

前記第一ディジタルフィルタ及び前記第二ディジタルフィルタのフィルタ係数を格納するフィルタ係数レジスタを備えたことを特徴とする請求項１に記載のフィルタ演算回路。

【請求項3】

請求項１または２に記載のフィルタ演算回路を複数備え、
一つの前記フィルタ演算回路の前記第二ディジタルフィルタの出力データは、他の前記フィルタ演算回路の前記第一マルチプレクサに入力されることを特徴とするデータ伝送回路。

【請求項4】

請求項３に記載のデータ伝送回路を備えたことを特徴とする保護リレー装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、電力系統の電圧および電流のアナログ量をアナログディジタル変換する保護リレー装置の技術、特に変換されたディジタル量をディジタルフィルタ処理する技術に関する。

【背景技術】

【0002】

電力系統の電圧及び電流のアナログ量は、Ａ／Ｄ（アナログディジタル）変換する保護リレー装置（特許文献１）に供されると、先ず、Ａ／Ｄ変換手段と接続されたディジタルフィルタによりフィルタ処理される。次いで、バッファメモリとシステムバスを介してＣＰＵ（Central Processing Unit）の演算に供される。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１１－１３５７０９号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

アナログディジタル変換されたディジタル量は、ＳｏＣ（System-on-a-chip）内のディジタル信号処理部にてフィルタ処理された後、ＣＰＵに供されて必要な処理が行われる。

【0005】

ディジタル信号処理部による処理は、ＳｏＣに内蔵されている乗算器等の専用ブロックが用いられるが、専用ブロックの数には限りがある。また、アナログ入力点数の上限は、システムの物理的な構造等によって定まる。アナログ入力点数の上限にあわせて、各アナログ入力に対して同一のフィルタ処理を実装した場合、アナログ入力点数が上限に満たない場合、使用しないフィルタが生じ、乗算器の使用率が低下する。

【0006】

本発明は、以上の事情に鑑み、アナログ入力点数に応じた複数段のディジタルフィルタの組み合わせを可能とし、要望のシステムに応じたフィルタ演算回路の自由な設計により、フィルタ演算回路の乗算器の効率化を図ることを課題とする。

【課題を解決するための手段】

【0007】

そこで、本発明の一態様は、二つのデータの入力が可能な第一マルチプレクサと、この第一マルチプレクサの出力側と接続される第一ディジタルフィルタと、一つのデータの入力に対して前記第一ディジタルフィルタの演算で生じる遅延を調整する第一遅延部と、前記第一ディジタルフィルタ及び前記第一遅延部の出力側と接続される第二マルチプレクサと、この第二マルチプレクサの出力側と接続される第二ディジタルフィルタと、前記第一ディジタルフィルタの出力データに対して前記第二ディジタルフィルタの演算で生じる遅延を調整する第二遅延部と、を備えたフィルタ演算回路である。

【0008】

本発明の一態様は、前記フィルタ演算回路において、前記第一ディジタルフィルタ及び前記第二ディジタルフィルタのフィルタ係数を格納するフィルタ係数レジスタを備える。

【0009】

本発明の一態様は、前記フィルタ演算回路を複数備え、一つの前記フィルタ演算回路の前記第二ディジタルフィルタの出力データは、他の前記フィルタ演算回路の前記第一マルチプレクサに入力されるデータ伝送回路である。

【0010】

本発明の一態様は、前記データ伝送回路を備えた保護リレー装置である。

【発明の効果】

【0011】

以上の本発明によれば、アナログ入力点数に応じた複数段のディジタルフィルタの組み合わせが可能となり、要望のシステムに応じたフィルタ演算回路の自由な設計が行えるので、フィルタ演算回路の乗算器の効率化が図られる。

【図面の簡単な説明】

【0012】

【図1】本発明の一態様であるデータ伝送回路のブロック構成図。

【図2】前記データ伝送回路におけるフィルタ演算回路のブロック構成図。

【発明を実施するための形態】

【0013】

以下に図面を参照しながら本発明の実施形態について説明する。

【0014】

図１に示された本発明の一態様であるデータ伝送回路１は、アナログ変換基板をサンプリングデータバスにより接続することで、アナログ入力点数の増加を図る。特に、複数のアナログ量をサンプリングしたディジタルデータを固定数の乗算器を有するハードウェアによりフィルタ処理を行うディジタルフィルタ演算回路において、１点のアナログ入力に対して行うフィルタ処理の段数をアナログ入力点数に応じて変更可能とする。これにより、アナログ入力点数に応じて複数段のディジタルフィルタを組み合わせた構成が可能となり、要望のシステムに応じたフィルタ演算回路を自由に設計可能となるので、乗算器が効率化される。

【0015】

また、本態様においては、複数のアナログ量を同時サンプリングしたディジタルデータを送信するサンプリングデータバスと制御用の汎用バスを確保することで、簡易な構成でアナログ入力数が容易に拡張可能とする。尚、サンプリングデータバスではなく、他の周囲の伝送手段によって前記入力点数を増やすことも可能であり、この場合、データ伝送回路１に実装されるＡ／Ｄ変換器制御部を適宜変更させることで対応可能となる。

【0016】

［データ伝送回路１の態様例］
データ伝送回路１は、ＳｏＣ１０１、このＳｏＣ１０１と接続されるＡ／Ｄ変換器１０２と、を有する。

【0017】

Ａ／Ｄ変換器１０２には、アナログ入力信号１１１，１１２，…,１１ｍが供される。

【0018】

ＳｏＣ１０１は、内部バス１００、ＣＰＵ１０３、タイミング制御部１０４、ＲＡＭ１０５、Ａ／Ｄ変換器制御部１０６、フィルタ演算部１０７、ＤＭＡＣ（Direct Memory Access Controller）１０８，１０９を実装する。内部バス１００には、ＣＰＵ１０３、タイミング制御部１０４、ＲＡＭ１０５、フィルタ演算部１０７及びＤＭＡＣ１０８，１０９が接続される。タイミング制御部１０４は、さらに、Ａ／Ｄ変換器制御部１０６と接続される。このＡ／Ｄ変換器制御部１０６は、さらに、Ａ／Ｄ変換器１０２、フィルタ演算部１０７及びＤＭＡＣ１０９と接続される。

【0019】

フィルタ演算部１０７は、図２に示すように、複数のディジタルフィルタ演算回路として、フィルタ演算ブロック２０１，２０２，…，２０ｍを実装する。

【0020】

フィルタ演算ブロック２０１，２０２，…，２０ｍは、図１のＡ／Ｄ変換器制御部１０６から入力データ２１１１，２１１２，２１２１，２１２２，…，２１１ｍ，２１２ｍを受けると、同図の内部バス１００を介したＣＰＵ１０３からの入力切替え信号２２１１，２２１２，…，２２１ｍ，２２２１，２２２２，…，２２２ｍ及びフィルタ係数２３１１，２３１２，…，２３１ｍに基づき、ＤＭＡＣ１０８に対して出力データ２８１１，２８１２，２８２１，２８２２，…，２８１ｍ，２８２ｍを出力する。

【0021】

フィルタ演算ブロック２０１，２０２，…，２０ｍは同一の構造となっている。

【0022】

フィルタ演算ブロック２０１は、図２に示すように、ＭＵＸ２４１１、ＩＩＲ Ｆｉｌｔｅｒ２５１１、遅延部２６１１、ＭＵＸ２４２１、ＩＩＲ Ｆｉｌｔｅｒ２５２１及び遅延部２６２１を備える。

【0023】

ＭＵＸ２４１１は、二つのデータの入力が可能な第一マルチプレクサであって、ＣＰＵ１０３からの入力切替え信号２２１１に基づき、当該二つのデータのいずれかのデータをＩＩＲ Ｆｉｌｔｅｒ２５１１に供する。尚、前記二つのデータとして、例えば、入力データ２１１１と、ゼロ値（０００ｈ）とが入力される。

【0024】

ＩＩＲ Ｆｉｌｔｅｒ２５１１は、ＭＵＸ２４１１の出力側と接続される第一ディジタルフィルタとしての第一無限インパルス応答フィルタである。

【0025】

遅延部２６１１は、１点のデータ（入力データ２１２１）の入力に対してＩＩＲ Ｆｉｌｔｅｒ２５１１の演算で生じる遅延を調整する第一遅延部である。

【0026】

ＭＵＸ２４２１は、ＩＩＲ Ｆｉｌｔｅｒ２５１１と遅延部２６１１の出力側と接続される第二マルチプレクサであって、ＣＰＵ１０３からの入力切替え信号２２２１に基づき、ＩＩＲ Ｆｉｌｔｅｒ２５１１若しくは遅延部２６１１の出力信号をＩＩＲ Ｆｉｌｔｅｒ２５２１に供する。

【0027】

ＩＩＲ Ｆｉｌｔｅｒ２５２１は、ＭＵＸ２４２１の出力側と接続される第二ディジタルフィルタとしての第二無限インパルス応答フィルタである。

【0028】

遅延部２６２１は、ＩＩＲ Ｆｉｌｔｅｒ２５１１からの入力データに対してＩＩＲ Ｆｉｌｔｅｒ２５２１の演算で生じる遅延を調整する第二遅延部である。

【0029】

フィルタ演算ブロック２０２，…，２０ｍは、符号が異なるが、フィルタ演算ブロック２０１と同様の回路構成となっている。

【0030】

特に、フィルタ演算ブロック２０２のＭＵＸ２４１２には、二つの入力データとして、入力データ２１１２と、フィルタ演算ブロック２０２の１ブロック前であるフィルタ演算ブロック２０１のＩＩＲ Ｆｉｌｅｒ２５２１からの出力データ２８２１と、が供される。

【0031】

同様に、フィルタ演算ブロック２０ｍのＭＵＸ２４１ｍには、二つの入力データとして、入力データ２１１ｍと、フィルタ演算ブロック２０ｍの１ブロック前であるフィルタ演算ブロックの第二無限インパルス応答フィルタからの出力データと、が供される。

【0032】

［データ伝送回路１の動作例］
図１，２を参照して本実施形態のデータ伝送回路１の動作例について説明する。

【0033】

ＣＰＵ１０３が内部バス１００を介してタイミング制御部１０４から所定のサンプリングタイミングを生成する。このサンプリングタイミングに従い、アナログ入力信号１１１,１１２，…，１１ｍが、Ａ／Ｄ変換器１０２によってディジタルデータに変換された後、ＳｏＣ１０１のＡ／Ｄ変換器制御部１０６に入力される。

【0034】

Ａ／Ｄ変換器制御部１０６に格納されたデータは、フィルタ演算部１０７及びＤＭＡＣ１０９に伝送される。ＣＰＵ１０３は、所望のフィルタ演算を実現するために、内部バス１００を介して入力切替え信号２２１１，２２１２，…，２２１ｍ，２２２１，２２２２，…，２２２ｍ及びフィルタ係数２３１１，２３１２，…，２３１ｍをフィルタ演算部１０７に設定する。

【0035】

フィルタ演算部１０７は、前記設定の内容に従い、フィルタ処理を行い、ＤＭＡＣ１０８にフィルタ処理後のデータを伝送する。ＤＭＡＣ１０８及びＤＭＡＣ１０９は、ＣＰＵ１０３が行う設定に従い、ＲＡＭ１０５にデータを格納する。

【0036】

図２に示したように、フィルタ演算部１０７において、フィルタ演算ブロック２０１は、Ａ／Ｄ変換器制御部１０６からの入力データ２１１１，２１２１を格納する。

【0037】

入力データ２１１１またはゼロ値（０００ｈ）のいずれか一方が、入力切替え信号２２１１に基づきＭＵＸ２４１１により選択され、ＭＵＸ２４１１の出力信号として、ＩＩＲ Ｆｉｌｔｅｒ２５１１に入力される。

【0038】

ＩＩＲ Ｆｉｌｔｅｒ２５１１は、ＣＰＵ１０３によりフィルタ係数レジスタ２７１１に設定されたフィルタ係数２３１１を用いて、フィルタ演算処理を行う。

【0039】

ＩＩＲ Ｆｉｌｔｅｒ２５１１の出力結果は、ＭＵＸ２４２１に入力される。入力データ２１２１は、ＩＩＲ Ｆｉｌｔｅｒ２５１１での演算による遅延と均衡化させるために、遅延部２６１１を介して、ＭＵＸ２４２１に入力される。ＭＵＸ２４２１は、入力切替え信号２２２１に基づき、ＩＩＲ Ｆｉｌｔｅｒ２５１１の出力信号または遅延部２６１１の出力信号のいずれか一方を出力する。

【0040】

ＭＵＸ２４２１の出力信号は、ＩＩＲ Ｆｉｌｔｅｒ２５２１に入力され、ＩＩＲ Ｆｉｌｅｒ２５２１は、フィルタ係数レジスタ２７１１に従い、所定のフィルタ演算を行い、出力データ２８２１として出力される。

【0041】

ＩＩＲ Ｆｉｌｔｅｒ２５１１の出力信号は、ＩＩＲ Ｆｉｔｅｒ２５２１での演算による遅延と均衡化させるために、遅延部２６２１を介して出力データ２８１１として出力される。

【0042】

フィルタ演算ブロック２０２は、ＭＵＸ２４１２に入力されるゼロ値の代わりにフィルタ演算ブロック２０１の出力データ２８２１が入力される以外は、フィルタ演算ブロック２０１と同様の動作を行う。

【0043】

フィルタ演算部１０７において、複数のフィルタ演算ブロックが接続できるため、任意の段数のフィルタを構成できる。フィルタ係数レジスタを用いて、各々のＩＩＲ Ｆｉｌｔｅｒに対してフィルタ係数を設定できるため、ローパスフィルタやハイパスフィルタ等の多様なフィルタ処理を実装できる。

【0044】

フィルタ演算ブロック数ｍ＝４として、フィルタ演算ブロック２０１，２０２，２０３，２０４がある場合のフィルタの構成方法を示す。

【0045】

（１段フィルタ）
フィルタ演算ブロック２０１のＭＵＸ２４１１の出力を入力データ２１１１とし、ＭＵＸ２４２１の出力を遅延部２６１１の出力とすることで、入力データ２１１１に対してＩＩＲ Ｆｉｌｔｅｒ２５１１でフィルタ処理を行い、フィルタ処理結果が遅延部２６２１を介して出力データ２８１１として出力される。一方、入力データ２１２１は、遅延部２６２１、ＭＵＸ２４２１を介して、ＩＩＲ Ｆｉｌｔｅｒ２５２１でフィルタ処理が行われ、この処理結果が出力データ２８２１として出力される。１ブロック当たり、二つの入力データに対して、１段のＩＩＲフィルタ処理を行うことができる。

【0046】

（２段フィルタ）
フィルタ演算ブロック２０１のＭＵＸ２４１１の出力を入力データ２１１１とし、ＭＵＸ２４２１の出力をＩＩＲ Ｆｉｌｔｅｒ２５１１の出力とすることで、入力データ２１１１に対して、ＩＩＲ Ｆｉｌｔｅｒ２５１１及びＩＩＲ Ｆｉｌｔｅｒ２５２１でフィルタ処理が行われ、この処理結果が出力データ２８２１として出力される。１ブロック当たり、１点の入力データに対して、２段ＩＩＲフィルタ処理を行うことができる。

【0047】

（３段フィルタ）
フィルタ演算ブロック２０１のＭＵＸ２４１１の出力を入力データ２１１１とし、ＭＵＸ２４２１の出力をＩＩＲ Ｆｉｌｔｅｒ２５１１の出力とすることで、入力データ２１１１に対して、ＩＩＲ Ｆｉｌｔｅｒ２５１１及びＩＩＲ Ｆｉｌｔｅ２５２１でフィルタ処理を行い、この処理結果が出力データ２８２１として出力される。フィルタ演算ブロック２０２のＭＵＸ２４１２の出力を出力データ２８２１とし、ＭＵＸ２４２２の出力を入力データ２１２２とすることで、ＩＩＲ Ｆｉｌｔｅｒ２５１２の出力を、遅延部２６２２を介して出力データ２８１２として出力し、入力データ２１２２のデータを遅延部２６１２、ＭＵＸ２４２２、ＩＩＲ Ｆｉｔｅｒ２５２２を介して出力データ２８２２として出力する。すなわち、入力データ２１１１は３回ＩＩＲ Ｆｉｌｔｅｒを介して出力データ２８１２となり、入力データ２１２２は１回ＩＩＲ Ｆｉｌｔｅｒを介して出力データ２８２２となる。２ブロックで、１点の入力データに対して３段ＩＩＲフィルタ処理と、１段ＩＩＲフィルタ処理を行うことができる。

【0048】

（４段フィルタ）
フィルタ演算ブロック２０１のＭＵＸ２４１１の出力を入力データ２１１１、ＭＵＸ２４２１の出力をＩＩＲ Ｆｉｌｔｅｒ２５１１の出力とすることで、入力データ２１１１に対して、ＩＩＲ Ｆｉｌｔｅｒ２５１１及びＩＩＲ Ｆｉｌｔｅｒ２５２１でフィルタ処理を行い、この処理結果が出力データ２８２１として出力される。フィルタ演算ブロック２０２のＭＵＸ２４１２の出力を、出力データ２８２１として、ＩＩＲ２５１２でフィルタ処理を行う。ＭＵＸ２４２２の出力をＩＩＲ Ｆｉｌｔｅｒ２５１２の出力とし、ＩＩＲ Ｆｉｌｔｅｒ２５２２でフィルタ処理が行われ、この処理結果が出力データ２８２２として出力される。すなわち、入力データ２１１１は４回ＩＩＲ Ｆｉｔｅｒを通過する。２ブロックで、１点の入力データに対して４段ＩＩＲフィルタ処理を行うことができる。

【0049】

同様にして、５段、６段、７段、８段のフィルタも構成可能である。入力データ点数に応じて、フィルタ段数は任意の組み合わせが可能である。
例えば、入力データ点数が２点の場合、
・１段フィルタ×１入力＋７段フィルタ×１入力
・２段フィルタ×１入力＋６段フィルタ×１入力
・３段フィルタ×１入力＋５段フィルタ×１入力
・４段フィルタ×１入力＋４段フィルタ×１入力
が構築可能となり、
入力データ点数が５点の場合、
・１段フィルタ×４入力＋４段フィルタ×１入力
・１段フィルタ×３入力＋２段フィルタ×１入力＋３段フィルタ×１入力
・１段フィルタ×２入力＋２段フィルタ×３入力
が構築可能である。

【0050】

表１にｍ＝４における入力データ点数とフィルタ段数の組み合わせを示す。同表は、行方向に入力データ点数を、列方向にフィルタ段数を示しており、行と列が交差する箇所の値は、該当列のフィルタ段数のフィルタを通過する入力データ点数である。フィルタ演算ブロック数ｍ＝４の場合には、１９通りのフィルタの組み合わせが可能である。

【0051】

【表1】

【0052】

本実施形態のＩＩＲ Ｆｉｌｔｅｒの構成には、ＳｏＣ１０１に内蔵されている乗算器などの専用ブロックを適用すれば構成される。フィルタ演算ブロック数ｍ、及びＩＩＲ Ｆｉｌｔｅｒブロック内の１ブロック当たりのフィルタ段数は、ＳｏＣ１０１に内蔵されている乗算器などの専用ブロックの数や、システムが必要とするフィルタの最小段数に応じて設計が可能である。

【0053】

以上のデータ伝送回路１によれば、ＭＵＸを用いてＩＩＲ Ｆｉｌｔｅｒの入力信号を切り替えられるため、一つのフィルタ演算ブロック内で１段または２段のＩＩＲ Ｆｉｌｔｅｒを通過することができ、さらに、異なるブロックの出力データに対してもＩＩＲ Ｆｉｌｔｅｒ処理を行える。また、異なる複数のブロックを組み合わせられるため、フィルタ演算ブロック数の範囲内でフィルタ段数を自由に設定することができる。さらに、入力データ点数とフィルタ演算ブロック数によってフィルタ段数を自由に設定できるため、入力データ点数は少ないがフィルタ段数が多いシステムから、入力データ点数は多いがフィルタ段数が少ないシステムまで柔軟にフィルタ演算を行うことができる。

【0054】

データ伝送回路１の具体的な適用例としては保護リレー装置が挙げられる。保護リレー装置としては、落雷や鳥獣、風雪による短絡等の事故から設備の破損、停電の波及を防ぎ、迅速な復旧を行うための装置が挙げられる。前記保護リレー装置は、電力系統の電圧および電流を一定間隔でサンプリングし、ＣＰＵで事故判定を行い、遮断器にトリップ指示を出力する。

【0055】

前記保護リレー装置のより具体的なものとしては、変電所構内の母線を保護する母線保護リレーや発電所構内の発電機保護リレーなどの種類が挙げられる。母線保護リレーは、変電所構内の母線を保護するため、入力データ点数は１５０点程度と多くなるが、ＩＩＲ Ｆｉｌｔｅｒは２段ローパスフィルタでよい。一方、発電機保護リレーは、発電機を対象とするため、入力データ点数は母線保護リレーに比べて少なく２５点程度であるが、発電機の起動時における周波数変動や、揚水発電所における負荷として運転する場合に対応するため、ＩＩＲ Ｆｉｌｔｅｒは４段バンドパスフィルタが必要となる。本発明を用いることで、母線保護リレーや発電機保護リレーなどの入力データ点数やＩＩＲ Ｆｉｌｔｅｒ段数が異なるシステムにも柔軟に適用できる。

【0056】

以上の実施形態のデータ伝送回路１は、ＩＩＲ Ｆｉｌｔｅｒが適用されているが、ＩＩＲ Ｆｉｌｔｅｒ以外のディジタルフィルタであるＦＩＲ Ｆｉｌｔｅｒ（有限インパルス応答フィルタ）が適用されても当該実施形態と同様の効果が得られる。

【符号の説明】

【0057】

１…データ伝送回路、１０１…ＳｏＣ、１０２…Ａ／Ｄ変換器
１００…内部バス、１０３…ＣＰＵ、１０４…タイミング制御器、１０５…ＲＡＭ、１０６…Ａ／Ｄ変換器制御部、１０７…フィルタ演算部、１０８，１０９…ＤＭＡＣ
２０１，２０２，２０ｍ…フィルタ演算ブロック
２４１１，２４１２…ＭＵＸ、２５１１，２５１２…ＩＩＲ Ｆｉｌｔｅｒ、２６１１，２６１２…遅延部、２４２１，２４２２…ＭＵＸ、２５２１，２５２２…ＩＩＲ Ｆｉｌｔｅｒ、２６２１，２６２２…遅延部

【図1】

【図2】