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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022147368
(43)【公開日】2022-10-06
(54)【発明の名称】メモリデバイス
(51)【国際特許分類】
G06K 19/077 20060101AFI20220929BHJP
H01L 27/10 20060101ALI20220929BHJP
H01L 27/115 20170101ALI20220929BHJP
H01L 23/00 20060101ALI20220929BHJP
H01L 25/18 20060101ALI20220929BHJP
H01L 23/12 20060101ALI20220929BHJP
【ＦＩ】
G06K19/077 172
H01L27/10 495
H01L27/115
H01L23/00 B
H01L25/04 Z
H01L23/12 E
H01L23/12 N
H01L23/12 Q
G06K19/077 164
【審査請求】未請求
【請求項の数】18
【出願形態】ＯＬ
(21)【出願番号】P 2021048578
(22)【出願日】2021-03-23
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001737
【氏名又は名称】特許業務法人スズエ国際特許事務所
(72)【発明者】
【氏名】斎藤 利忠
(72)【発明者】
【氏名】大塚 靖夫
(72)【発明者】
【氏名】近藤 敦志
【テーマコード（参考）】
5F083
【Ｆターム（参考）】
5F083EP00
5F083FR00
5F083ZA23
(57)【要約】
【課題】 ＥＳＤの影響を抑制できるとともに、電気信号の伝送特性の劣化を抑制できるメモリデバイスを提供すること。
【解決手段】 メモリデバイスは、基板３０と、基板３０に設けられた不揮発性メモリ１４と、基板３０に設けられ、不揮発性メモリ１４に接続されたメモリコントローラ１３と、基板３０に設けられ、一端部及び他端部を含み、一端部がメモリコントローラ１３に接続された配線４０とを含む。メモリデバイスは、更に、基板３０に設けられ、配線４０の他端部に接続されたフットプリント６０と、基板３０に設けられ、フットプリント６０に接続されたＥＳＤ保護素子１２Ａと、基板３０に設けられ、ホスト装置と電気的に接続可能な接続端子と、基板内に設けられ、一端部が配線４０の他端部に接続され、他端部が接続端子に接続されたビアプラグとを含む。
【選択図】 図８
【解決手段】 メモリデバイスは、基板３０と、基板３０に設けられた不揮発性メモリ１４と、基板３０に設けられ、不揮発性メモリ１４に接続されたメモリコントローラ１３と、基板３０に設けられ、一端部及び他端部を含み、一端部がメモリコントローラ１３に接続された配線４０とを含む。メモリデバイスは、更に、基板３０に設けられ、配線４０の他端部に接続されたフットプリント６０と、基板３０に設けられ、フットプリント６０に接続されたＥＳＤ保護素子１２Ａと、基板３０に設けられ、ホスト装置と電気的に接続可能な接続端子と、基板内に設けられ、一端部が配線４０の他端部に接続され、他端部が接続端子に接続されたビアプラグとを含む。
【選択図】 図８
【特許請求の範囲】
【請求項1】
基板と、
前記基板に設けられた不揮発性メモリと、
前記基板に設けられ、前記不揮発性メモリに接続されたメモリコントローラと、
前記基板に設けられ、一端部及び他端部を含み、前記一端部が前記メモリコントローラに接続された第１の配線と、
前記基板に設けられ、前記第１の配線の前記他端部に接続されたフットプリントと、
前記基板に設けられ、前記フットプリントに接続されたＥＳＤ保護素子と、
前記基板に設けられ、ホスト装置と電気的に接続可能な接続端子と、
前記基板内に設けられ、一端部が前記第１の配線の前記他端部に接続され、他端部が接続端子に接続された第１のビアプラグと
を具備するメモリデバイス。
前記基板に設けられた不揮発性メモリと、
前記基板に設けられ、前記不揮発性メモリに接続されたメモリコントローラと、
前記基板に設けられ、一端部及び他端部を含み、前記一端部が前記メモリコントローラに接続された第１の配線と、
前記基板に設けられ、前記第１の配線の前記他端部に接続されたフットプリントと、
前記基板に設けられ、前記フットプリントに接続されたＥＳＤ保護素子と、
前記基板に設けられ、ホスト装置と電気的に接続可能な接続端子と、
前記基板内に設けられ、一端部が前記第１の配線の前記他端部に接続され、他端部が接続端子に接続された第１のビアプラグと
を具備するメモリデバイス。
【請求項2】
前記基板に設けられ、前記フットプリントに接続された第１のグランドプレーンを具備する請求項１に記載のメモリデバイス。
【請求項3】
前記ＥＳＤ保護素子は、第１の端子及び第２の端子を含み、
前記フットプリントは、前記第１の端子に接続された第１の導電部、及び、前記第２の端子に接続された第２の導電部を含み、
前記第１のビアプラグの前記一端部は、前記フットプリントの前記第１の導電部に接続されている請求項２に記載のメモリデバイス。
前記フットプリントは、前記第１の端子に接続された第１の導電部、及び、前記第２の端子に接続された第２の導電部を含み、
前記第１のビアプラグの前記一端部は、前記フットプリントの前記第１の導電部に接続されている請求項２に記載のメモリデバイス。
【請求項4】
前記第１のグランドプレーンは、前記フットプリントの前記第２の導電部に接続されている請求項３に記載のメモリデバイス。
【請求項5】
前記基板内に設けられ、第１の配線の下方に配置された第２のグランドプレーンを具備する請求項４に記載のメモリデバイス。
【請求項6】
前記第２のグランドプレーンの形状はベタ状である請求項５に記載のメモリデバイス。
【請求項7】
前記第２の導電部の形状はベタ状である請求項６に記載のメモリデバイス。
【請求項8】
前記基板は、第１の方向に積層された絶縁層及びプリント配線板を含み、
前記不揮発性メモリ、前記メモリコントローラ、前記第１の配線、前記フットプリント、前記ＥＳＤ保護素子及び前記第１のグランドプレーンは、前記プリント配線板に設けられ、
前記第１のビアプラグは、前記プリント配線板及び前記絶縁層内に設けられている請求項６に記載のメモリデバイス。
前記不揮発性メモリ、前記メモリコントローラ、前記第１の配線、前記フットプリント、前記ＥＳＤ保護素子及び前記第１のグランドプレーンは、前記プリント配線板に設けられ、
前記第１のビアプラグは、前記プリント配線板及び前記絶縁層内に設けられている請求項６に記載のメモリデバイス。
【請求項9】
前記絶縁層は第１の絶縁層及び第２の絶縁層を含み、
第１の絶縁層、第２の絶縁層及び前記プリント配線板はこの順で前記第１の方向に積層され、
前記第１のビアプラグは、前記プリント配線板及び前記第２の絶縁層内に設けられている請求項８に記載のメモリデバイス。
第１の絶縁層、第２の絶縁層及び前記プリント配線板はこの順で前記第１の方向に積層され、
前記第１のビアプラグは、前記プリント配線板及び前記第２の絶縁層内に設けられている請求項８に記載のメモリデバイス。
【請求項10】
基板と、
前記基板に設けられた不揮発性メモリと、
前記基板に設けられ、前記不揮発性メモリに接続されたメモリコントローラと、
前記基板に設けられ、一端部及び他端部を含み、前記一端部が前記メモリコントローラに接続された第１の配線と、
前記基板内に設けられたＥＳＤ保護素子と、
前記基板内に設けられ、前記ＥＳＤ保護素子が接続されたフットプリントと、
前記基板内に設けられ、一端部が前記第１の配線の前記他端部に接続され、他端部が前記フットプリントに接続された第１のビアプラグと、
前記基板に設けられ、ホスト装置と電気的に接続可能な接続端子と、
前記基板内に設けられ、一端部が前記フットプリントに接続され、他端部が前記接続端子に接続された第２のビアプラグと
を具備するメモリデバイス。
前記基板に設けられた不揮発性メモリと、
前記基板に設けられ、前記不揮発性メモリに接続されたメモリコントローラと、
前記基板に設けられ、一端部及び他端部を含み、前記一端部が前記メモリコントローラに接続された第１の配線と、
前記基板内に設けられたＥＳＤ保護素子と、
前記基板内に設けられ、前記ＥＳＤ保護素子が接続されたフットプリントと、
前記基板内に設けられ、一端部が前記第１の配線の前記他端部に接続され、他端部が前記フットプリントに接続された第１のビアプラグと、
前記基板に設けられ、ホスト装置と電気的に接続可能な接続端子と、
前記基板内に設けられ、一端部が前記フットプリントに接続され、他端部が前記接続端子に接続された第２のビアプラグと
を具備するメモリデバイス。
【請求項11】
前記ＥＳＤ保護素子は、第１の端子及び第２の端子を含み、
前記フットプリントは、前記第１の端子に接続された第１の導電部、及び、前記第２の端子に接続された第２の導電部を含み、
前記第１のビアプラグの前記他端部は、前記フットプリントの前記第１の導電部に接続され、
前記第２のビアプラグの前記一端部は、前記フットプリントの前記第１の導電部に接続されている請求項１０に記載のメモリデバイス。
前記フットプリントは、前記第１の端子に接続された第１の導電部、及び、前記第２の端子に接続された第２の導電部を含み、
前記第１のビアプラグの前記他端部は、前記フットプリントの前記第１の導電部に接続され、
前記第２のビアプラグの前記一端部は、前記フットプリントの前記第１の導電部に接続されている請求項１０に記載のメモリデバイス。
【請求項12】
前記基板に設けられた第１のグランドプレーン及び第２のグランドプレーンを具備し、
前記第１のグランドプレーンは前記フットプリントの前記第２の導電部に接続され、
前記第２のグランドプレーンは第１の配線の下方に配置されている請求項１１に記載のメモリデバイス。
前記第１のグランドプレーンは前記フットプリントの前記第２の導電部に接続され、
前記第２のグランドプレーンは第１の配線の下方に配置されている請求項１１に記載のメモリデバイス。
【請求項13】
前記基板は第１の絶縁層、第２の絶縁層、第３の絶縁層及びプリント配線板を含み、
前記第１の絶縁層、前記第２の絶縁層及び前記プリント配線板はこの順で第１の方向に積層されている請求項１２に記載のメモリデバイス。
前記第１の絶縁層、前記第２の絶縁層及び前記プリント配線板はこの順で第１の方向に積層されている請求項１２に記載のメモリデバイス。
【請求項14】
前記不揮発性メモリ、前記メモリコントローラ及び前記第１の配線は、前記プリント配線板に設けられ、
前記第２のビアプラグは、前記第２の絶縁層内に設けられ、
前記フットプリント、前記ＥＳＤ保護素子及び前記第１のグランドプレーンは、前記第３の絶縁層内に設けられ、
前記第２のグランドプレーンは、前記プリント配線板内に設けられ、
前記第１のビアプラグは、前記プリント配線板及び前記第３の絶縁層内に設けられている請求項１３に記載のメモリデバイス。
前記第２のビアプラグは、前記第２の絶縁層内に設けられ、
前記フットプリント、前記ＥＳＤ保護素子及び前記第１のグランドプレーンは、前記第３の絶縁層内に設けられ、
前記第２のグランドプレーンは、前記プリント配線板内に設けられ、
前記第１のビアプラグは、前記プリント配線板及び前記第３の絶縁層内に設けられている請求項１３に記載のメモリデバイス。
【請求項15】
前記接続端子は前記第１の絶縁層に設けられ、
前記第１の絶縁層は前記接続端子が露出する開口を含む請求項９又は１４に記載のメモリデバイス。
前記第１の絶縁層は前記接続端子が露出する開口を含む請求項９又は１４に記載のメモリデバイス。
【請求項16】
前記第１の配線は、マイクロストリップラインである請求項１乃至１５の何れかに記載のメモリデバイス。
【請求項17】
前記ＥＳＤ保護素子は第１のダイオード及び第２のダイオードを含み、
前記第１のダイオードのカソードと前記第２のダイオードのカソードとは接続されている請求項１乃至１６の何れかに記載のメモリデバイス。
前記第１のダイオードのカソードと前記第２のダイオードのカソードとは接続されている請求項１乃至１６の何れかに記載のメモリデバイス。
【請求項18】
前記第１のダイオード及び前記第２のダイオードの各々は、ツェナーダイオードである請求項１７に記載のメモリデバイス。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態はメモリデバイスに関する。
【背景技術】
【0002】
メモリデバイスは、例えば、フラッシュメモリと、メモリコントローラと、ホスト装置と接続可能な接続端子と、ＥＳＤ（Electro Static Discharge）保護素子とを含む。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２０－００３８７５号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明の目的は、ＥＳＤの影響を抑制できるとともに、電気信号の伝送特性の劣化を抑制できるメモリデバイスを提供することにある。
【課題を解決するための手段】
【0005】
実施形態のメモリデバイスは、基板と、前記基板に設けられた不揮発性メモリと、前記基板に設けられ、前記不揮発性メモリに接続されたメモリコントローラと、前記基板に設けられ、一端部及び他端部を含み、前記一端部が前記メモリコントローラに接続された第１の配線とを含む。実施形態のメモリデバイスは、更に、前記基板に設けられ、前記第１の配線の前記他端部に接続されたフットプリントと、前記基板に設けられ、前記フットプリントに接続されたＥＳＤ保護素子と、前記基板に設けられ、ホスト装置と電気的に接続可能な接続端子と、前記基板内に設けられ、一端部が前記第１の配線の前記他端部に接続され、他端部が接続端子に接続された第１のビアプラグとを含む。
【図面の簡単な説明】
【0006】
【図1】第１の実施形態に係るメモリデバイスのブロック図。
【図2】ＥＳＤ保護素子の構成図。
【図3】メモリデバイスの外形の平面図。
【図4】メモリデバイスの外形の側面図。
【図5】第１の実施形態に係るメモリデバイスの平面図。
【図9】第１の実施形態に係るメモリデバイスのフットプリントの平面図。
【図10】比較例に係るメモリデバイスの平面図。
【図11】第２の実施形態に係るメモリデバイスのフットプリントの平面図。
【図12】実施形態及に係るメモリデバイスの電気信号の伝送特性及び比較例に係るメモリデバイスの電気信号の伝送特性を示す特性図。
【図13】第３の実施形態に係るメモリデバイスの平面図。
【発明を実施するための形態】
【0007】
以下、図面を参照しながら実施形態を説明する。
【0008】
（第１の実施形態）
図１は、第１の実施形態に係るメモリデバイス１のブロック図である。
図１は、第１の実施形態に係るメモリデバイス１のブロック図である。
【0009】
メモリデバイス１は、例えば、ホスト装置２に電気的に接続可能なリムーバブルメモリカードなどのメモリデバイスである。ホスト装置２は、例えば、パーソナルコンビュータ若しくはサーバーなどの情報処理装置、テスタ装置、製造装置、スチルカメラ若しくはビデオカメラなどの撮像装置、タブレットコンピュータ若しくはスマートフォンなどの携帯端末、ゲーム機器、又は、カーナビゲーションシステム（車載端末）である。
【0010】
メモリデバイス１は、端子群１１と、ＥＳＤ保護回路１２と、メモリコントローラ１３と、不揮発性メモリ１４とを含む。
【0011】
端子群１１は複数の接続端子（不図示）を含む。複数の接続端子はホスト装置２と電気的に接続可能である。例えば、ホスト装置２にメモリデバイス１が接続された状態では、複数の接続端子はホスト装置２と電気的に接続される。ホスト装置２とメモリデバイス１との間のデータ転送は、例えば、シリアル転送によって行われる。
【0012】
ＥＳＤ保護回路１２は複数のＥＳＤ保護素子（不図示）を含む。複数のＥＳＤ保護素子と複数の接続端子とは接続されている。例えば、複数のＥＳＤ保護素子の数と複数の接続端子の数とは同じである。この場合、各接続端子には一つのＥＳＤ保護素子が接続され、且つ、異なる接続端子には異なるＥＳＤ保護素子が接続される。
【0013】
図２は、ＥＳＤ保護素子１２Ａの構成図である。
【0014】
ＥＳＤ保護素子１２Ａは、第１のダイオード１２Ａ１、第２のダイオード１２Ａ２、第１の端子Ｔ１及び第２の端子Ｔ２を含む。
【0015】
第１のダイオード１２Ａ１と第２のダイオード１２Ａ２とは直列に接続されている。第１のダイオード１２Ａ１のカソードは第２のダイオード１２Ａ２のカソードに接続されている。第１の端子Ｔ１は第１のダイオード１２Ａ１のアノードに接続されている。第２の端子Ｔ２は第２のダイオード１２Ａ２のアノードに接続されている。
【0016】
ダイオード１２Ａ１，１２Ａ２の各々がツェナーダイオードである場合、ＥＳＤ保護素子１２Ａは双方向ツェナーダイオードである。
【0017】
以下、ＥＳＤ保護素子として、図２に示したＥＳＤ保護素子１２Ａを用いた場合について説明するが、ＥＳＤ保護素子はＥＳＤ保護素子１２Ａには限定されない。例えば、ＥＳＤ保護素子を構成するダイオードの数は一つでもよい。また、ＥＳＤ保護素子はダイオードと異なる他の種類の素子を更に含んでいてもよい。メモリデバイスの種類や仕様などに応じて使用されるＥＳＤ保護素子は適宜決められる。
【0018】
図１に示すメモリコントローラ１３は、不揮発性メモリ１４を制御する。より詳細には、メモリコントローラ１３は、ホスト装置２から命令を受け取り、受け取った命令に基づいて不揮発性メモリ１４を制御する。具体的には、メモリコントローラ１３は、ホスト装置２から書込みを指示されたデータを不揮発性メモリ１４に書き込み、ホスト装置２から読出しを指示されたデータを不揮発性メモリ１４から読み出してホスト装置２に送信する。
【0019】
なお、メモリデバイス１は、メモリコントローラ１３以外のコントローラを含んでいてもよい。このコントローラ及びメモリコントローラ１３は一つのコントローラ（チップ）として構成されてもよいし、又は、コントローラ及びメモリコントローラ１３はそれぞれ別個のコントローラ（チップ）として構成されてもよい。
【0020】
不揮発性メモリ１４はデータを不揮発に保持するメモリであり、例えば、複数の不揮発性の半導体メモリセルを含むＮＡＮＤ型フラッシュメモリである。ＮＡＮＤ型フラッシュメモリは、例えば、積層された複数のＮＡＮＤ型フラッシュメモリダイ（不図示）を含む。ＮＡＮＤ型フラッシュメモリの代わりに、複数の不揮発性の磁気メモリセル又は相変化メモリセルを含むメモリを用いてもよい。
【0021】
【0022】
図３及び図４にはＸ軸、Ｙ軸及びＺ軸が示されている。Ｘ軸とＹ軸とＺ軸とは互いに直交する。Ｘ軸はメモリデバイス１の幅に沿う。Ｙ軸はメモリデバイス１の長さ（高さ）に沿う。Ｚ軸はメモリデバイス１の厚さに沿う。
【0023】
メモリデバイス１は、薄い板状のカードケース（筐体、ハウジング又はパッケージとも称される）１０を備える。カードケース１０の材料、例えば、ポリカーボネート樹脂やＡＢＳ樹脂等の絶縁樹脂である。カードケース１０は、例えば、Ｙ軸方向に延びた略矩形の板状に形成される。Ｙ軸方向は、カードケース１０の長手方向である。メモリデバイス１はその前後や表裏の向きを示す面取り部２０を有する。
【0024】
図４に示すように、カードケース１０は第１の面２１及び第２の面２２を含む。第１の面２１及び第２の面２２は、Ｙ軸方向に延びた略四角形（矩形）の形状を有する。Ｙ軸方向は、第１の面２１及び第２の面２２の長手方向でもある。第１の面２１は、Ｚ軸の正方向に向く略平坦な面である。第２の面２２は、第１の面２１の反対側に位置し、Ｚ軸の負方向に向く略平坦な面である。
【0025】
図３に示すように、メモリデバイス１は、第１の面２１の側に設けられた複数の接続端子１１Ｐを含む。複数の接続端子１１Ｐは、先に説明した図１の端子群１１の複数の接続端子である。複数の接続端子１１ＰはＸ軸に沿って配置されている。複数の接続端子１１Ｐは、カードケース１０から露出している。複数の接続端子１１Ｐの各々は外部接続端子やパッドとも称される。
【0026】
なお、図３では、簡略化のために、接続端子１１Ｐの数は７としているが、接続端子１１Ｐの数は７よりも多くてもよい。また、接続端子１１Ｐの数は７よりも少なくてもよい。また、図３では、簡略化のために、複数の接続端子１１Ｐは一つの列に配置されているが、複数の接続端子１１Ｐは複数の列に跨がって配置されていてもよい。各列に配置される接続端子１１Ｐの数は全ての列において同じ場合もあるし、そうでない場合もある。
【0027】
次に、カードケース１０内のデバイス構造について説明する。
【0028】
図５は第１の実施形態に係るメモリデバイスの平面図であり、図３の一点鎖線で囲まれた領域を第２の面２２側から見たものである。図６は図５の６－６線に沿った断面図である。図７は図５の７－７線に沿った断面図である。図８は図５の８－８線に沿った断面図（第３の断面図）である。図５乃至図８にはケース１０は示されていない。図９はフットプリント６０の平面図である。
【0029】
ケース内には、接続端子１１Ｐ、メモリコントローラ１３、不揮発性メモリ１４、基板３０、マイクロストリップライン４０、第１のパッド電極４１、第２のパッド電極４２、ボンディングワイヤ４３、第１のビアプラグ５１、フットプリント６０、第１のグランドプレーン７１及び第２のグランドプレーン７２が設けられている。
【0030】
基板３０は、第１の絶縁層３１と、第２の絶縁層３２と、プリント配線板３３とを含む。第１の絶縁層３１、第２の絶縁層３２及びプリント配線板３３はＺ軸負方向（第１の方向）に沿ってこの順で積層されている。
【0031】
第１の絶縁層３１の材料及び第２の絶縁層３２の材料は、例えば、シリコン酸化物やシリコン窒化物である。第１の絶縁層３１の材料と第２の絶縁３２の材料とは必ずしも同じであるとは限らない。
【0032】
プリント配線板３３はプリント配線（不図示）を含む。プリント配線板３３はプリント配線が設けられている領域（配線領域）と、プリント配線が設けられていない領域（絶縁領域）とを含む。
【0033】
メモリコントローラ１３、不揮発性メモリ１４及びマイクロストリップライン４０は、プリント配線板３３のＺ軸負方向の面（上面）側に設けられている。
【0034】
メモリコントローラ１３及び不揮発性メモリ１４はプリント配線板３３の配線領域に配置されている。メモリコントローラ１３及び不揮発性メモリ１４はプリント配線を介して電気的に接続される。一方、マイクロストリップライン４０はプリント配線板３３の絶縁領域に配置されている。
【0035】
なお、不揮発性メモリ１４は、プリント配線板３３のＺ軸正方向の面（下面）側に配置されることも可能である。また、マイクロストリップラインの代わりにストリップライン等の他の配線（伝送線路）を用いることも可能である。
【0036】
第１のパッド電極４１は、プリント配線板３３の上面側に設けられている。第１のパッド電極４１は、マイクロストリップライン４０の一端部（Ｙ軸負方向の端部）に接続されている。
【0037】
第２のパッド電極４２は、メモリコントローラ１３のＺ軸負方向の面（上面）に設けられている。第１のパッド電極４１と第２のパッド電極４２とはボンディングワイヤ４３によって接続されている。その結果、マイクロストリップライン４０とメモリコントローラ１３とは電気的に接続される。
【0038】
図６及び図８に示すように、マイクロストリップライン４０の他端部（Ｙ軸正方向の端部）は、第１のビアプラグ５１の一端部（Ｚ軸負方向の端部）に接続されている。第１のビアプラグ５１は、プリント配線板３３及び第２の絶縁層３２内に設けられている。第１のビアプラグ５１の他端部（Ｚ軸正方向の端部）は接続端子１１Ｐに接続されている。第１のビアプラグ５１は、例えば、導電性ペースト又はめっきを用いて形成される。図６及び図８には、導電性ペーストを用いて形成された第１のビアプラグ５１が示されている。
【0039】
図８に示すように、プリント配線板３３の上面側には、ＥＳＤ保護素子１２Ａ、フットプリント６０及び第１のグランドプレーン７１が設けられている。ＥＳＤ保護素子１２Ａはフットプリント６０上に搭載される。
【0040】
図５及び図８に示すように、フットプリント６０は、第１の導電部６１及び第２の導電部６２を含む。ＥＳＤ保護素子１２Ａの第１の端子（図２に示した第１の端子Ｔ１）及び第２の端子（図２に示した第２の端子Ｔ２）は、それぞれ、第１の導電部６１及び第２の導電部６２に電気的に接続される。
【0041】
ＥＳＤ保護素子１２Ａの第１の端子は、第１の導電部６１を介して、第１のビアプラグ５１の一端部（Ｚ軸負方向の端部）に接続されている。ＥＳＤ保護素子１２Ａの第２の端子は、第２の導電部６２を介して、第１のグランドプレーン７１に接続されている。第１のグランドプレーン７１はグランド電位を有する。なお、フットプリントはパッド、パッド電極又はランドとも称される。
【0042】
第１の導電部６１、第２の導電部６２及び第１のグランドプレーン７１は、例えば、一枚の金属膜をエッチングして得られる。金属膜は、例えば、銅膜である。
【0043】
図６に示すように、第２のグランドプレーン７２はプリント配線板３３内に設けられている。第２のグランドプレーン７２はグランド電位を有する。第２のグランドプレーン７２は第１のビアプラグ５１とは物理的に分離されている。第２のグランドプレーン７２は第１のビアプラグ５１と電気的に接続されてはいない。マイクロストリップライン４０のＺ軸正方向（下方）において、第２のグランドプレーン７２はベタ状の形状を有する。
【0044】
接続端子１１Ｐは第１の絶縁層３１内に設けられている。第１の絶縁層３１は、接続端子１１Ｐが露出する開口８１を含む。
【0045】
ここで、露出している接続端子１１Ｐに静電気が帯電すると、ＥＳＤ（静電放電）が発生することがある。ＥＳＤはサージを招く原因となる。サージが接続端子１１Ｐからメモリデバイス１内に侵入すると、メモリコントローラ１３や不揮発性メモリ１４は破壊される可能性がある。
【0046】
しかし、ＥＳＤ保護素子１２Ａを用いる場合、ＥＳＤによって発生したサージは、ＥＳＤ保護素子１２Ａを介して第１のグランドプレーン７１に流れるので、ＥＳＤに起因するメモリコントローラ１３や不揮発性メモリ１４の破壊（ＥＳＤの影響）は抑制される。
【0047】
また、本実施形態のメモリデバイス１は、今後、電気信号の周波数が更に高くなっても、電気信号の伝送特性の劣化を抑制できるという効果を有する。以下、この点について更に説明する。
【0048】
本実施形態では、ＥＳＤ保護素子１２Ａは、フットプリント６０を介して、接続端子１１Ｐと第２のパッド電極４２との間に接続される。言い換えれば、ＥＳＤ保護素子１２Ａは、一本の配線（以下、第１の配線という）から分離した分岐配線を経由せずに、接続端子１１Ｐと第２のパッド電極４２との間に接続される。
【0049】
上記の第１の配線は、フットプリント６０（第１の導電部６１）と、第１のビアプラグ５１と、マイクロストリップライン４０と、第１のパッド電極４１と、ボンディングワイヤ４３とで構成される。
【0050】
図１０は比較例に係るメモリデバイスの平面図である。比較例に係るメモリデバイスでは、第１の導電部６１はマイクロストリップライン４０から分岐した分岐配線４４に接続されている。したがって、比較例の場合、ＥＳＤ保護素子１２Ａは、分岐配線４４を経由して、接続端子１１Ｐ（不図示）と第２のパッド電極４２との間に接続されることになる。
【0051】
分岐配線４４は寄生誘導を発生させる。また、ＥＳＤ保護素子１２Ａを構成するダイオードのＰＮジャンクションは寄生容量を発生させる。寄生誘導及び寄生容量はＬＣ直列共振回路を構成する。その結果、上記の第１の配線にはＬＣ直列共振回路が並列に接続されることになる。
【0052】
したがって、第１の配線中にＬＣ直列共振回路の共振周波数を有する電気信号が流れると、当該電気信号が大きく減衰するという、電気信号の伝送特性の劣化が発生する。今後、電気信号の周波数が更に高くなると、分岐配線の長さがたとえ短くても電気信号の伝送特性の劣化（ＬＣ直列共振回路の影響）は無視できなくなる可能性がある。
【0053】
本実施形態のメモリデバイス１は、分岐配線を用いていないので、今後、電気信号の周波数が更に高くなっても、電気信号の伝送特性の劣化は抑制できる。
【0054】
以上述べたように本実施形態によれば、ＥＳＤ保護素子１２ＡによりＥＳＤの影響を抑制できるとともに、今後、電気信号の周波数が更に高くなっても、電気信号の伝送特性の劣化は抑制できるメモリデバイス１を提供できる。
【0055】
【0056】
本実施形態が第１の実施形態と異なる点は、第２の導電部６２の形状がベタ状であることにある。以下、この点について更に説明する。
【0057】
Ｘ軸及びＹ軸で規定される面（Ｘ－Ｙ面）内において、第２の導電部６２のＹ軸方向の寸法は、Ｘ軸の座標によらずに一定である。言い換えれば、本実施形態では、Ｘ－Ｙ面内における第２の導電部６２の形状は、Ｘ軸に平行な辺とＹ軸に平行な辺を二つの辺とする長方形である。なお、第１及び第２の実施形態において、第１の導電部６１の形状はベタ状である。
【0058】
本実施形態によれば、第２の導電部６２の第１のグランドプレーン７１との接続箇所においても、ＬＣ直列共振回路の誘導成分となる箇所を減らすことができる。その結果、電気信号の伝送特性の劣化をより効果的に抑制することが可能となる。
【0059】
図１２は、実施形態及に係るメモリデバイスの電気信号の伝送特性及び比較例に係るメモリデバイスの電気信号の伝送特性を示す特性図である。縦軸は電気信号の強度（信号強度）を示し、横軸は電気信号の周波数を示している。また、比較例に係るメモリデバイスは、上述した図１０に示されるメモリデバイスである。
【0060】
図１２から、本実施形態は０～２４ＧＨｚ付近迄の周波数において信号強度は確保できているが、比較例では２４ＧＨｚ付近迄の周波数において信号強度は確保できていない。これは、本実施形態ではＰＣＩＥｘｐｒｅｓｓ（ＰＣＩｅ）（登録商標）４．０（Ｇｅｎ４）の基本周波数（８ＧＨｚ）の３次高調波の電気信号を伝送することが可能であることを意味している。
【0061】
“０”データと“１”データが交互に連続するビット列を伝送する際に２４ＧＨｚの高周波が発生する。２４ＧＨｚはＰＣＩｅ４．０で想定される最大周波数である。実際のデータ伝送では伝送ビットパターンにより、２４ＧＨｚよりも低い周波数が発生するのが通常である。比較例の場合、２１ＧＨｚ付近で信号強度が低下しているため、２１ＧＨｚ付近の周波数を有する電気信号の伝送は障害される可能性がある。
【0062】
【0063】
第１の実施形態及び第２の実施形態では、ＥＳＤ保護素子は基板のプリント配線板の上面側には設けられているが、本実施形態ではＥＳＤ保護素子は基板の絶縁層内に設けられている。
【0064】
本実施形態の基板３０は、図１４に示すように、第１の絶縁層３１、第２の絶縁層３２、第３の絶縁層３４及びプリント配線板３３を含む。第１の絶縁層３１、第２の絶縁層３２、第３の絶縁層３４及びプリント配線板３３はＺ軸負方向
（第１の方向）に沿ってこの順で積層されている。
（第１の方向）に沿ってこの順で積層されている。
【0065】
図１５に示すように、第３の絶縁層３４内にはＥＳＤ保護素子１２Ａが設けられている。第３の絶縁層３４内には更に第１の導電部６１、第２の導電部６２及び第１のグランドプレーン７１が設けられている。ＥＳＤ保護素子１２Ａの第２の端子は、第２の導電部６２を介して、第１のグランドプレーン７１に接続されている。
【0066】
第１のビアプラグ５１はプリント配線板３３及び第３の絶縁層３４内に設けられている。第１のビアプラグ５１の他端部（Ｚ軸正方向の端部）は第１の導電部６１に接続されている。第２のビアプラグ５２は第２の絶縁層３２内に設けられている。第２のビアプラグ５２の一端部（Ｚ軸負方向の端部）は、第１の導電部６１に接続されている。第２のビアプラグ５２の他端部（Ｚ軸正方向の端部）は、接続端子１１Ｐに接続されている。
【0067】
ＥＳＤ保護素子１２Ａは、分岐配線を経由せずに、接続端子１１Ｐと第２のパッド電極４２との間に接続される。したがって、本実施形態のメモリデバイスは、今後、電気信号の周波数が更に高くなっても、電気信号の伝送特性の劣化は抑制できる。
【0068】
また、本実施形態では、ＥＳＤ保護素子１２Ａは基板３０の第３の絶縁層３４内に設けられている。このようにＥＳＤ保護素子１２Ａを基板３０の内部に実装することも電気信号の伝送特性の劣化の抑制に繋がる。
【0069】
なお、上述した実施形態のメモリデバイスは、プリント配線を含む層は一つであったが、プリント配線を含む層は二つ以上でもよい。
【0070】
上述した実施形態の上位概念、中位概念及び下位概念の一部又は全て、及び、上述していないその他の実施形態は、例えば、以下の付記１－１８、及び、付記１－１８の任意の組合せ（明らかに矛盾する組合せは除く）で表現できる。
［付記１］
基板と、
前記基板に設けられた不揮発性メモリと、
前記基板に設けられ、前記不揮発性メモリに接続されたメモリコントローラと、
前記基板に設けられ、一端部及び他端部を含み、前記一端部が前記メモリコントローラに接続された第１の配線と、
前記基板に設けられ、前記第１の配線の前記他端部に接続されたフットプリントと、
前記基板に設けられ、前記フットプリントに接続されたＥＳＤ保護素子と、
前記基板に設けられ、ホスト装置と電気的に接続可能な接続端子と、
前記基板内に設けられ、一端部が前記第１の配線の前記他端部に接続され、他端部が接続端子に接続された第１のビアプラグと
を具備するメモリデバイス。
［付記２］
前記基板に設けられ、前記フットプリントに接続された第１のグランドプレーンを具備する付記１に記載のメモリデバイス。
［付記３］
前記ＥＳＤ保護素子は、第１の端子及び第２の端子を含み、
前記フットプリントは、前記第１の端子に接続された第１の導電部、及び、前記第２の端子に接続された第２の導電部を含み、
前記第１のビアプラグの前記一端部は、前記フットプリントの前記第１の導電部に接続されている付記２に記載のメモリデバイス。
［付記４］
前記第１のグランドプレーンは、前記フットプリントの前記第２の導電部に接続されている付記３に記載のメモリデバイス。
［付記５］
前記基板内に設けられ、第１の配線の下方に配置された第２のグランドプレーンを具備する付記４に記載のメモリデバイス。
［付記６］
前記第２のグランドプレーンの形状はベタ状である付記５に記載のメモリデバイス。
［付記７］
前記第２の導電部の形状はベタ状である付記６に記載のメモリデバイス。
［付記８］
前記基板は、第１の方向に積層された絶縁層及びプリント配線板を含み、
前記不揮発性メモリ、前記メモリコントローラ、前記第１の配線、前記フットプリント、前記ＥＳＤ保護素子及び前記第１のグランドプレーンは、前記プリント配線板に設けられ、
前記第１のビアプラグは、前記プリント配線板及び前記絶縁層内に設けられている付記６に記載のメモリデバイス。
［付記９］
前記絶縁層は第１の絶縁層及び第２の絶縁層を含み、
第１の絶縁層、第２の絶縁層及び前記プリント配線板はこの順で前記第１の方向に積層され、
前記第１のビアプラグは、前記プリント配線板及び前記第２の絶縁層内に設けられている付記８に記載のメモリデバイス。
［付記１０］
基板と、
前記基板に設けられた不揮発性メモリと、
前記基板に設けられ、前記不揮発性メモリに接続されたメモリコントローラと、
前記基板に設けられ、一端部及び他端部を含み、前記一端部が前記メモリコントローラに接続された第１の配線と、
前記基板内に設けられたＥＳＤ保護素子と、
前記基板内に設けられ、前記ＥＳＤ保護素子が接続されたフットプリントと、
前記基板内に設けられ、一端部が前記第１の配線の前記他端部に接続され、他端部が前記フットプリントに接続された第１のビアプラグと、
前記基板に設けられ、ホスト装置と電気的に接続可能な接続端子と、
前記基板内に設けられ、一端部が前記フットプリントに接続され、他端部が前記接続端子に接続された第２のビアプラグと
を具備するメモリデバイス。
［付記１１］
前記ＥＳＤ保護素子は、第１の端子及び第２の端子を含み、
前記フットプリントは、前記第１の端子に接続された第１の導電部、及び、前記第２の端子に接続された第２の導電部を含み、
前記第１のビアプラグの前記他端部は、前記フットプリントの前記第１の導電部に接続され、
前記第２のビアプラグの前記一端部は、前記フットプリントの前記第１の導電部に接続されている付記１０に記載のメモリデバイス。
［付記１２］
前記基板に設けられた第１のグランドプレーン及び第２のグランドプレーンを具備し、
前記第１のグランドプレーンは前記フットプリントの前記第２の導電部に接続され、
前記第２のグランドプレーンは第１の配線の下方に配置されている付記１０又は１１に記載のメモリデバイス。
［付記１３］
前記基板は第１の絶縁層、第２の絶縁層、第３の絶縁層及びプリント配線板を含み、
前記第１の絶縁層、前記第２の絶縁層及び前記プリント配線板はこの順で第１の方向に積層されている付記１２に記載のメモリデバイス。
［付記１４］
前記不揮発性メモリ、前記メモリコントローラ及び前記第１の配線は、前記プリント配線板に設けられ、
前記第２のビアプラグは、前記第２の絶縁層内に設けられ、
前記フットプリント、前記ＥＳＤ保護素子及び前記第１のグランドプレーンは、前記第３の絶縁層内に設けられ、
前記第２のグランドプレーンは、前記プリント配線板内に設けられ、
前記第１のビアプラグは、前記プリント配線板及び前記第３の絶縁層内に設けられている付記１３に記載のメモリデバイス。
［付記１５］
前記接続端子は前記第１の絶縁層に設けられ、
前記第１の絶縁層は前記接続端子が露出する開口を含む付記９又は１４に記載のメモリデバイス。
［付記１６］
前記第１の配線は、マイクロストリップラインである付記１乃至１５の何れかに記載のメモリデバイス。
［付記１７］
前記ＥＳＤ保護素子は第１のダイオード及び第２のダイオードを含み、
前記第１のダイオードのカソードと前記第２のダイオードのカソードとは接続されている付記１乃至１６の何れかに記載のメモリデバイス。
［付記１８］
前記第１のダイオード及び前記第２のダイオードの各々は、ツェナーダイオードである付記１７に記載のメモリデバイス。
［付記１］
基板と、
前記基板に設けられた不揮発性メモリと、
前記基板に設けられ、前記不揮発性メモリに接続されたメモリコントローラと、
前記基板に設けられ、一端部及び他端部を含み、前記一端部が前記メモリコントローラに接続された第１の配線と、
前記基板に設けられ、前記第１の配線の前記他端部に接続されたフットプリントと、
前記基板に設けられ、前記フットプリントに接続されたＥＳＤ保護素子と、
前記基板に設けられ、ホスト装置と電気的に接続可能な接続端子と、
前記基板内に設けられ、一端部が前記第１の配線の前記他端部に接続され、他端部が接続端子に接続された第１のビアプラグと
を具備するメモリデバイス。
［付記２］
前記基板に設けられ、前記フットプリントに接続された第１のグランドプレーンを具備する付記１に記載のメモリデバイス。
［付記３］
前記ＥＳＤ保護素子は、第１の端子及び第２の端子を含み、
前記フットプリントは、前記第１の端子に接続された第１の導電部、及び、前記第２の端子に接続された第２の導電部を含み、
前記第１のビアプラグの前記一端部は、前記フットプリントの前記第１の導電部に接続されている付記２に記載のメモリデバイス。
［付記４］
前記第１のグランドプレーンは、前記フットプリントの前記第２の導電部に接続されている付記３に記載のメモリデバイス。
［付記５］
前記基板内に設けられ、第１の配線の下方に配置された第２のグランドプレーンを具備する付記４に記載のメモリデバイス。
［付記６］
前記第２のグランドプレーンの形状はベタ状である付記５に記載のメモリデバイス。
［付記７］
前記第２の導電部の形状はベタ状である付記６に記載のメモリデバイス。
［付記８］
前記基板は、第１の方向に積層された絶縁層及びプリント配線板を含み、
前記不揮発性メモリ、前記メモリコントローラ、前記第１の配線、前記フットプリント、前記ＥＳＤ保護素子及び前記第１のグランドプレーンは、前記プリント配線板に設けられ、
前記第１のビアプラグは、前記プリント配線板及び前記絶縁層内に設けられている付記６に記載のメモリデバイス。
［付記９］
前記絶縁層は第１の絶縁層及び第２の絶縁層を含み、
第１の絶縁層、第２の絶縁層及び前記プリント配線板はこの順で前記第１の方向に積層され、
前記第１のビアプラグは、前記プリント配線板及び前記第２の絶縁層内に設けられている付記８に記載のメモリデバイス。
［付記１０］
基板と、
前記基板に設けられた不揮発性メモリと、
前記基板に設けられ、前記不揮発性メモリに接続されたメモリコントローラと、
前記基板に設けられ、一端部及び他端部を含み、前記一端部が前記メモリコントローラに接続された第１の配線と、
前記基板内に設けられたＥＳＤ保護素子と、
前記基板内に設けられ、前記ＥＳＤ保護素子が接続されたフットプリントと、
前記基板内に設けられ、一端部が前記第１の配線の前記他端部に接続され、他端部が前記フットプリントに接続された第１のビアプラグと、
前記基板に設けられ、ホスト装置と電気的に接続可能な接続端子と、
前記基板内に設けられ、一端部が前記フットプリントに接続され、他端部が前記接続端子に接続された第２のビアプラグと
を具備するメモリデバイス。
［付記１１］
前記ＥＳＤ保護素子は、第１の端子及び第２の端子を含み、
前記フットプリントは、前記第１の端子に接続された第１の導電部、及び、前記第２の端子に接続された第２の導電部を含み、
前記第１のビアプラグの前記他端部は、前記フットプリントの前記第１の導電部に接続され、
前記第２のビアプラグの前記一端部は、前記フットプリントの前記第１の導電部に接続されている付記１０に記載のメモリデバイス。
［付記１２］
前記基板に設けられた第１のグランドプレーン及び第２のグランドプレーンを具備し、
前記第１のグランドプレーンは前記フットプリントの前記第２の導電部に接続され、
前記第２のグランドプレーンは第１の配線の下方に配置されている付記１０又は１１に記載のメモリデバイス。
［付記１３］
前記基板は第１の絶縁層、第２の絶縁層、第３の絶縁層及びプリント配線板を含み、
前記第１の絶縁層、前記第２の絶縁層及び前記プリント配線板はこの順で第１の方向に積層されている付記１２に記載のメモリデバイス。
［付記１４］
前記不揮発性メモリ、前記メモリコントローラ及び前記第１の配線は、前記プリント配線板に設けられ、
前記第２のビアプラグは、前記第２の絶縁層内に設けられ、
前記フットプリント、前記ＥＳＤ保護素子及び前記第１のグランドプレーンは、前記第３の絶縁層内に設けられ、
前記第２のグランドプレーンは、前記プリント配線板内に設けられ、
前記第１のビアプラグは、前記プリント配線板及び前記第３の絶縁層内に設けられている付記１３に記載のメモリデバイス。
［付記１５］
前記接続端子は前記第１の絶縁層に設けられ、
前記第１の絶縁層は前記接続端子が露出する開口を含む付記９又は１４に記載のメモリデバイス。
［付記１６］
前記第１の配線は、マイクロストリップラインである付記１乃至１５の何れかに記載のメモリデバイス。
［付記１７］
前記ＥＳＤ保護素子は第１のダイオード及び第２のダイオードを含み、
前記第１のダイオードのカソードと前記第２のダイオードのカソードとは接続されている付記１乃至１６の何れかに記載のメモリデバイス。
［付記１８］
前記第１のダイオード及び前記第２のダイオードの各々は、ツェナーダイオードである付記１７に記載のメモリデバイス。
【0071】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0072】
Ｔ１…第１の端子
Ｔ２…第２の端子
１…メモリデバイス
１０…カードケース
１１…端子群
１１Ｐ…接続端子
１２…ＥＳＤ保護回路
１２Ａ…ＥＳＤ保護素子
１２Ａ１…第１のダイオード
１２Ａ２…第２のダイオード
１４…不揮発性メモリ
１３…メモリコントローラ
２０…面取り部
２１…第１の面
２２…第２の面
３０…基板
３１…第１の絶縁層
３２…第２の絶縁層
３３…プリント配線板
３４…第３の絶縁層
４０…マイクロストリップライン
４１…第１のパッド電極
４２…第２のパッド電極
４３…ボンディングワイヤ
４４…分岐配線
５１…第１のビアプラグ
５２…第２のビアプラグ
６０…フットプリント
６１…第１の導電部
６２…第２の導電部
７１…第１のグランドプレーン
７２…第２のグランドプレーン
７３…第３のグランドプレーン
８１…開口
Ｔ２…第２の端子
１…メモリデバイス
１０…カードケース
１１…端子群
１１Ｐ…接続端子
１２…ＥＳＤ保護回路
１２Ａ…ＥＳＤ保護素子
１２Ａ１…第１のダイオード
１２Ａ２…第２のダイオード
１４…不揮発性メモリ
１３…メモリコントローラ
２０…面取り部
２１…第１の面
２２…第２の面
３０…基板
３１…第１の絶縁層
３２…第２の絶縁層
３３…プリント配線板
３４…第３の絶縁層
４０…マイクロストリップライン
４１…第１のパッド電極
４２…第２のパッド電極
４３…ボンディングワイヤ
４４…分岐配線
５１…第１のビアプラグ
５２…第２のビアプラグ
６０…フットプリント
６１…第１の導電部
６２…第２の導電部
７１…第１のグランドプレーン
７２…第２のグランドプレーン
７３…第３のグランドプレーン
８１…開口
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】