(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022147402
(43)【公開日】2022-10-06
(54)【発明の名称】窒化物半導体装置
(51)【国際特許分類】
H01L 29/78 20060101AFI20220929BHJP
H01L 29/12 20060101ALI20220929BHJP
H01L 21/336 20060101ALI20220929BHJP
H01L 29/201 20060101ALI20220929BHJP
【ＦＩ】
H01L29/78 652K
H01L29/78 652T
H01L29/78 658F
H01L29/78 653A
H01L29/203
H01L29/78 301B
H01L29/78 301F
【審査請求】未請求
【請求項の数】8
【出願形態】ＯＬ
(21)【出願番号】P 2021048626
(22)【出願日】2021-03-23
(71)【出願人】
【識別番号】000005234
【氏名又は名称】富士電機株式会社
(74)【代理人】
【識別番号】100105854
【弁理士】
【氏名又は名称】廣瀬 一
(74)【代理人】
【識別番号】100103850
【弁理士】
【氏名又は名称】田中 秀▲てつ▼
(72)【発明者】
【氏名】辻 英徳
(72)【発明者】
【氏名】大内 祐貴
(72)【発明者】
【氏名】上野 勝典
(72)【発明者】
【氏名】高島 信也
【テーマコード（参考）】
5F140
【Ｆターム（参考）】
5F140AA06
5F140AA25
5F140AC21
5F140AC23
5F140BA06
5F140BB04
5F140BC12
5F140BD02
5F140BD11
5F140BD13
5F140BE10
5F140BF04
5F140BF05
5F140BG27
5F140BG28
5F140BJ05
5F140BK28
(57)【要約】
【課題】ゲート絶縁膜の絶縁破壊耐圧の低下を抑制しつつ、閾値電圧の変動を抑制することができる窒化物半導体装置を提供する。
【解決手段】窒化物半導体装置は、窒化ガリウム層と、窒化ガリウム層上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極と、を備える。ゲート絶縁膜は、窒化ガリウム層上に設けられた第１絶縁膜と、第１絶縁膜上に設けられた第２絶縁膜と、第２絶縁膜上に設けられた第３絶縁膜と、を有する。第１絶縁膜は窒化アルミニウム膜である。第２絶縁膜はＡｌｘＳｉｙＯ膜（ｘ＞ｙ≧０）である。第３絶縁膜はＡｌｘ´Ｓｉｙ´Ｏ膜（０≦ｘ´＜ｙ´）である。
【選択図】図２
【解決手段】窒化物半導体装置は、窒化ガリウム層と、窒化ガリウム層上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極と、を備える。ゲート絶縁膜は、窒化ガリウム層上に設けられた第１絶縁膜と、第１絶縁膜上に設けられた第２絶縁膜と、第２絶縁膜上に設けられた第３絶縁膜と、を有する。第１絶縁膜は窒化アルミニウム膜である。第２絶縁膜はＡｌｘＳｉｙＯ膜（ｘ＞ｙ≧０）である。第３絶縁膜はＡｌｘ´Ｓｉｙ´Ｏ膜（０≦ｘ´＜ｙ´）である。
【選択図】図２
【特許請求の範囲】
【請求項1】
窒化ガリウム層と、
前記窒化ガリウム層上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、を備え、
前記ゲート絶縁膜は、
前記窒化ガリウム層上に設けられた第１絶縁膜と、
前記第１絶縁膜上に設けられた第２絶縁膜と、
前記第２絶縁膜上に設けられた第３絶縁膜と、を有し、
前記第１絶縁膜は窒化アルミニウム膜であり、
前記第２絶縁膜はＡｌｘＳｉｙＯ膜（ｘ＞ｙ≧０）であり、
前記第３絶縁膜はＡｌｘ´Ｓｉｙ´Ｏ膜（０≦ｘ´＜ｙ´）である、窒化物半導体装置。
前記窒化ガリウム層上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、を備え、
前記ゲート絶縁膜は、
前記窒化ガリウム層上に設けられた第１絶縁膜と、
前記第１絶縁膜上に設けられた第２絶縁膜と、
前記第２絶縁膜上に設けられた第３絶縁膜と、を有し、
前記第１絶縁膜は窒化アルミニウム膜であり、
前記第２絶縁膜はＡｌｘＳｉｙＯ膜（ｘ＞ｙ≧０）であり、
前記第３絶縁膜はＡｌｘ´Ｓｉｙ´Ｏ膜（０≦ｘ´＜ｙ´）である、窒化物半導体装置。
【請求項2】
前記ＡｌｘＳｉｙＯ膜（ｘ＞ｙ≧０）はＡｌ２Ｏ３膜である、請求項１に記載の窒化物半導体装置。
【請求項3】
前記ＡｌｘＳｉｙＯ膜（ｘ＞ｙ≧０）は、ＡｌｘＳｉｙＯ膜（ｘ＞ｙ＞０）である、請求項１に記載の窒化物半導体装置。
【請求項4】
前記Ａｌｘ´Ｓｉｙ´Ｏ膜（０≦ｘ´＜ｙ´）はＳｉＯ２膜である、請求項１から３のいずれか１項に記載の窒化物半導体装置。
【請求項5】
前記Ａｌｘ´Ｓｉｙ´Ｏ膜（０≦ｘ´＜ｙ´）は、Ａｌｘ´Ｓｉｙ´Ｏ膜（０＜ｘ´＜ｙ´）である、請求項１から３のいずれか１項に記載の窒化物半導体装置。
【請求項6】
前記第１絶縁膜の膜厚は、０．５ｎｍ以上５ｎｍ以下である、請求項１から５のいずれか１項に記載の窒化物半導体装置。
【請求項7】
前記窒化ガリウム層に設けられたＭＯＳＦＥＴ、を備え、
前記ゲート絶縁膜及び前記ゲート電極はＭＯＳＦＥＴに含まれる、請求項１から６のいずれか１項に記載の窒化物半導体装置。
前記ゲート絶縁膜及び前記ゲート電極はＭＯＳＦＥＴに含まれる、請求項１から６のいずれか１項に記載の窒化物半導体装置。
【請求項8】
前記ＭＯＳＦＥＴは縦型ＭＯＳＦＥＴである、請求項７に記載の窒化物半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、窒化物半導体装置に関する。
【背景技術】
【0002】
電気的特性に優れたＧａＮ－ＭＯＳＦＥＴの実現には、閾値電圧の変動を抑制することが重要である。しかし、従来の手法では、窒化ガリウム（ＧａＮ）とゲート絶縁膜との界面においてＧａ－Ｏ結合が形成されることで多数のホールトラップがあり、閾値電圧の変動を抑制することが困難であった。
【0003】
また、ＨＥＭＴにおいて、ＧａＮ上に薄い窒化アルミニウム（ＡｌＮ）膜を形成し、その上に酸化アルミニウム（Ａｌ２Ｏ３）膜又は酸化シリコン（ＳｉＯ２）膜を形成する技術が知られている（例えば、特許文献１）。ただし、ＡｌＮ膜上にＡｌ２Ｏ３膜を形成する場合は、ゲート絶縁膜の絶縁破壊耐圧が低下する可能性がある。また、ＡｌＮ上にＳｉＯ２膜を形成する場合は、ＡｌＮとＳｉＯ２との界面に界面準位が形成されるため、ホールトラップの低減が不十分となる可能性がある。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０１６－１４３８４２号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
ＧａＮ－ＭＯＳＦＥＴにおいて、ゲート絶縁膜の絶縁破壊耐圧の低下を抑制しつつ、閾値電圧の変動を抑制可能な技術が望まれている。
本発明は、このような事情に鑑みてなされたものであって、ゲート絶縁膜の絶縁破壊耐圧の低下を抑制しつつ、閾値電圧の変動を抑制することができる窒化物半導体装置を提供することを目的とする。
本発明は、このような事情に鑑みてなされたものであって、ゲート絶縁膜の絶縁破壊耐圧の低下を抑制しつつ、閾値電圧の変動を抑制することができる窒化物半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0006】
上記課題を解決するために、本発明の一態様に係る窒化物半導体装置は、窒化ガリウム層と、前記窒化ガリウム層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、を備える。前記ゲート絶縁膜は、前記窒化ガリウム層上に設けられた第１絶縁膜と、前記第１絶縁膜上に設けられた第２絶縁膜と、前記第２絶縁膜上に設けられた第３絶縁膜と、を有する。前記第１絶縁膜は窒化アルミニウム膜である。前記第２絶縁膜はＡｌｘＳｉｙＯ膜（ｘ＞ｙ≧０）である。前記第３絶縁膜はＡｌｘ´Ｓｉｙ´Ｏ膜（０≦ｘ´＜ｙ´）である。
【発明の効果】
【0007】
本発明によれば、ゲート絶縁膜の絶縁破壊耐圧の低下を抑制しつつ、閾値電圧の変動を抑制することができる窒化物半導体装置を提供することができる。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
以下に本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各装置や各部材の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判定すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【0010】
また、以下の説明では、Ｘ軸方向、Ｙ軸方向及びＺ軸方向の文言を用いて、方向を説明する場合がある。例えば、Ｘ軸方向又はＹ軸方向は、ＧａＮ層１２の表面１２ａに平行な方向である。Ｘ軸方向、Ｙ軸方向、又は、Ｘ軸方向及びＹ軸方向の両方を水平方向と呼んでもよい。Ｚ軸方向は、ＧａＮ層１２の表面１２ａの法線方向である。Ｚ軸方向は、ＧａＮ層１２の厚さ方向でもある。Ｘ軸方向、Ｙ軸方向及びＺ軸方向は、互いに直交する。
【0011】
また、以下の説明では、Ｚ軸の矢印方向を「上」と称し、Ｚ軸の矢印の反対方向を「下」と称する場合がある。「上」及び「下」は、必ずしも地面に対する鉛直方向を意味しない。つまり、「上」及び「下」の方向は、重力方向に限定されない。「上」及び「下」は、領域、層、膜及び基板等における相対的な位置関係を特定する便宜的な表現に過ぎず、本発明の技術的思想を限定するものではない。例えば、紙面を１８０度回転すれば「上」が「下」に、「下」が「上」になることは勿論である。
【0012】
また、以下の説明で、ｐ又はｎは、それぞれ正孔又は電子が多数キャリアであることを意味する。また、ｐやｎに付す＋や－は、＋及び－が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。但し、同じｐとｐ（又は、ｎとｎ）とが付された半導体領域であっても、それぞれの半導体領域の不純物濃度が厳密に同じであることを意味するものではない。
【0013】
＜実施形態１＞
（構成例）
図１は、本発明の実施形態１に係るＧａＮ半導体装置１００の構成例を示す平面図である。図２は、本発明の実施形態１に係るＧａＮ半導体装置１００の構成例を示す断面図である。図２は、図１の平面図をＸ１－Ｘ´１線で切断した断面を示している。
図１及び図２に示すＧａＮ半導体装置１００は、例えばパワー半導体デバイスであり、窒化ガリウム基板（以下、ＧａＮ基板）１０と、ＧａＮ基板１０に設けられた複数の縦型ＭＯＳＦＥＴ１と、を備える。ＧａＮ半導体装置１００では、縦型ＭＯＳＦＥＴ１が一方向（例えば、Ｘ軸方向）に繰り返し設けられている。１つの縦型ＭＯＳＦＥＴ１が繰り返しの単位構造であり、この単位構造が一方向（例えば、Ｘ軸方向）に並んで配置されている。
（構成例）
図１は、本発明の実施形態１に係るＧａＮ半導体装置１００の構成例を示す平面図である。図２は、本発明の実施形態１に係るＧａＮ半導体装置１００の構成例を示す断面図である。図２は、図１の平面図をＸ１－Ｘ´１線で切断した断面を示している。
図１及び図２に示すＧａＮ半導体装置１００は、例えばパワー半導体デバイスであり、窒化ガリウム基板（以下、ＧａＮ基板）１０と、ＧａＮ基板１０に設けられた複数の縦型ＭＯＳＦＥＴ１と、を備える。ＧａＮ半導体装置１００では、縦型ＭＯＳＦＥＴ１が一方向（例えば、Ｘ軸方向）に繰り返し設けられている。１つの縦型ＭＯＳＦＥＴ１が繰り返しの単位構造であり、この単位構造が一方向（例えば、Ｘ軸方向）に並んで配置されている。
【0014】
複数の単位構造が設けられた領域を活性領域と称する。図示しないが、活性領域の周囲には、活性領域における電界集中を防ぐ機能を有するエッジ終端構造が設けられている。エッジ終端構造は、ガードリング構造、フィールドプレート構造及びＪＴＥ（ＪｕｎｃｔｉＯｎ ＴｅｒｍｉｎａｔｉＯｎ ＥｘｔｅｎＳｉＯｎ）構造の１つ以上を含んでよい。
図１及び図２に示すように、縦型ＭＯＳＦＥＴ１は、ＧａＮ基板１０上に設けられたゲート絶縁膜５と、ゲート絶縁膜５上に設けられたゲート電極６と、ＧａＮ基板１０に設けられたソース電極７及びドレイン電極８と、を有する。
図１及び図２に示すように、縦型ＭＯＳＦＥＴ１は、ＧａＮ基板１０上に設けられたゲート絶縁膜５と、ゲート絶縁膜５上に設けられたゲート電極６と、ＧａＮ基板１０に設けられたソース電極７及びドレイン電極８と、を有する。
【0015】
ＧａＮ基板１０は、例えば、ＧａＮ単結晶基板１１と、ＧａＮ単結晶基板１１上に設けられたＧａＮ層１２（本発明の「窒化ガリウム層」の一例）とを有する。図１に示すように、ＧａＮ層１２の表面１２ａは、ＧａＮ基板１０の表面１０ａでもある。ＧａＮ層１２の表面１２ａの反対側に位置する裏面１２ｂは、ＧａＮ単結晶基板１１と接触している。ＧａＮ単結晶基板１１の裏面１１ｂは、ＧａＮ基板１０の裏面１０ｂでもある。
ＧａＮ単結晶基板１１の導電型は、例えばｎ＋型である。ＧａＮ単結晶基板１１に含まれるｎ型ドーパントは、Ｓｉ（シリコン）、Ｏ（酸素）及びＧｅ（ゲルマニウム）のうちの１種類以上の元素であり、一例を挙げるとＯである。ＧａＮ単結晶基板１１におけるＯの不純物濃度は２×１０１８／ｃｍ３以上である。
ＧａＮ単結晶基板１１の導電型は、例えばｎ＋型である。ＧａＮ単結晶基板１１に含まれるｎ型ドーパントは、Ｓｉ（シリコン）、Ｏ（酸素）及びＧｅ（ゲルマニウム）のうちの１種類以上の元素であり、一例を挙げるとＯである。ＧａＮ単結晶基板１１におけるＯの不純物濃度は２×１０１８／ｃｍ３以上である。
【0016】
なお、ＧａＮ単結晶基板１１は、転位密度が１Ｅ＋７／ｃｍ２未満の低転位自立基板であってもよい。ＧａＮ単結晶基板１１が低転位自立基板であることにより、ＧａＮ単結晶基板１１上に形成されるＧａＮ層１２の転位密度も低くなる。また、ＧａＮ単結晶基板１１に低転位自立基板を用いることで、ＧａＮ単結晶基板１１に大面積のパワーデバイスが形成される場合でも、パワーデバイスにおけるリーク電流を少なくすることができる。これにより、製造装置は、パワーデバイスを高い良品率で製造することができる。また、熱処理において、イオン注入された不純物が転位に沿って深く拡散することを防止することができる。なお、Ｅ＋は、指数表記である。例えば、１Ｅ＋７は、１×１０７を意味する。
【0017】
ＧａＮ層１２は、ＧａＮ単結晶基板１１上に設けられている。ＧａＮ層１２は、ｎ－型のＧａＮ単結晶層であり、ＧａＮ単結晶基板１１上にエピタキシャル成長法で形成された層である。ＧａＮ層１２に含まれるｎ型ドーパント（ｎ型不純物）は、Ｓｉ（シリコン）、Ｏ（酸素）及びＧｅ（ゲルマニウム）のうちの１種類以上の元素であり、一例を挙げるとＯである。
ＧａＮ層１２の表面１２ａ側には、ｐ－型のウェル領域１３と、ｎ＋型のソース領域１４と、ｐ＋型のコンタクト領域１６と、が設けられている。ＧａＮ層１２において、ウェル領域１３とソース領域１４とコンタクト領域１６とが設けられていない領域を、ドリフト領域と呼んでもよい。ドリフト領域は、ＧａＮ単結晶基板１１とウェル領域１３との間の電流経路として機能する。
ＧａＮ層１２の表面１２ａ側には、ｐ－型のウェル領域１３と、ｎ＋型のソース領域１４と、ｐ＋型のコンタクト領域１６と、が設けられている。ＧａＮ層１２において、ウェル領域１３とソース領域１４とコンタクト領域１６とが設けられていない領域を、ドリフト領域と呼んでもよい。ドリフト領域は、ＧａＮ単結晶基板１１とウェル領域１３との間の電流経路として機能する。
【0018】
ウェル領域１３は、ＧａＮ層１２の表面１２ａ側からｐ型ドーパント（ｐ型不純物）がイオン注入され、熱処理によりｐ型ドーパントが活性化されて形成される。ｐ型ドーパントは、例えばマグネシウム（Ｍｇ）である。ウェル領域１３は、ＧａＮ層１２の表面１２ａに面している。また、ウェル領域１３は、水平方向において、ソース領域１４と隣接する第１側面と、ゲート絶縁膜５直下のドリフト領域と接する第２側面とを有する。ウェル領域１３において、第１側面と第２側面との間に位置し、かつゲート絶縁膜５との接触界面及びその近傍に、縦型ＭＯＳＦＥＴ１のチャネルが形成される。以下、ウェル領域１３においてチャネルが形成される領域を、チャネル領域ＣＲという。
【0019】
例えば、チャネル領域ＣＲは、ゲート絶縁膜５と接する表面１２ａから裏面１２ｂ側へ２０ｎｍ以内の範囲に位置する。チャネル領域ＣＲにおけるｐ型ドーパント（例えば、Ｍｇ）の濃度は、チャネル領域ＣＲに含まれるｎ型ドーパントよりも多く、一例を挙げると、１Ｅ＋１６／ｃｍ３以上である。
【0020】
ソース領域１４は、ＧａＮ層１２の表面１２ａ側からｎ型ドーパントがイオン注入され、熱処理によりｎ型ドーパントが活性化されて形成される。ｎ型ドーパントは、例えばＳｉ、Ｏ及びＧｅのうちの１種類以上の元素である。ソース領域１４は、ＧａＮ層１２の表面１２ａに面しており、ウェル領域１３の内側に位置する。ソース領域１４の側部と底部は、ウェル領域１３に接している。Ｘ軸方向、Ｙ軸方向及びＺ軸方向において、ソース領域１４とウェル領域１３は互いに接している。
【0021】
ｐ＋型のコンタクト領域１６は、ＧａＮ層１２の表面１２ａ側からｐ型ドーパントがイオン注入され、熱処理によりｐ型ドーパントが活性化されて形成される。ｐ型ドーパントは、例えばＭｇである。コンタクト領域１６は、ＧａＮ層１２の表面１２ａに面しており、ウェル領域１３の内側に位置する。コンタクト領域１６の少なくとも底部は、ウェル領域１３に接している。Ｚ軸方向において、コンタクト領域１６とウェル領域１３は互いに接している。
【0022】
図２に示すように、ゲート絶縁膜５は、ＧａＮ層１２上に設けられた第１絶縁膜５１と、第１絶縁膜５１上に設けられた第２絶縁膜５２と、第２絶縁膜５２上に設けられた第３絶縁膜５３とを有する。すなわち、第１絶縁膜５１は、ウェル領域１３を含むＧａＮ層１２の表面１２ａに接している。第２絶縁膜５２は、第１絶縁膜５１とゲート電極６との間に位置し、第１絶縁膜５１の表面に接している。第３絶縁膜５３は、第２絶縁膜５２とゲート電極６との間に位置し、第２絶縁膜５２の表面に接している。第１絶縁膜５１、第２絶縁膜５２及び第３絶縁膜５３は、この順で積層されてゲート絶縁膜５を構成している。
【0023】
第１絶縁膜５１は、窒化アルミニウム（ＡｌＮ）膜である。例えば、ＡｌＮ膜は、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法により０．５ｎｍ以上５ｎｍ以下の厚さに形成されており、一例を示すと２ｎｍの厚さに形成されている。AｌＮ膜は、厚いとクラックが発生する可能性があるため、５ｎｍ以下の厚さであることが好ましい。
【0024】
第２絶縁膜５２は、ＡｌｘＳｉｙＯ膜（ｘ＞ｙ≧０）であり、一例を挙げると、酸化アルミニウム（Ａｌ２Ｏ３）膜である。例えば、Ａｌ２Ｏ３膜は、ＡＬＤ法により２ｎｍの厚さに形成されている。
第３絶縁膜５３は、Ａｌｘ´Ｓｉｙ´Ｏ膜（０≦ｘ´＜ｙ´）であり、一例を挙げると、酸化シリコン（ＳｉＯ２）膜である。例えば、ＳｉＯ２膜は、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、１００ｎｍの厚さに形成される。
第３絶縁膜５３は、Ａｌｘ´Ｓｉｙ´Ｏ膜（０≦ｘ´＜ｙ´）であり、一例を挙げると、酸化シリコン（ＳｉＯ２）膜である。例えば、ＳｉＯ２膜は、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、１００ｎｍの厚さに形成される。
【0025】
ゲート電極６は、ゲート絶縁膜５上に設けられている。ゲート電極６は、平坦なゲート絶縁膜５上に設けられたプレーナ型の電極である。ゲート電極６は、例えば、Ａｌ又はＡｌ－Ｓｉの合金からなる。または、ゲート電極６は、不純物をドープしたポリシリコンで構成されていてもよい。
【0026】
ソース電極７は、ｎ＋型のソース領域１４上からｐ＋型のコンタクト領域１６上にかけて連続して設けられており、ソース領域１４及びコンタクト領域１６とそれぞれ電気的に接続している。図示しないが、ソース電極７は、層間絶縁膜を介してゲート電極６を覆うように設けられてもよい。ソース電極７は、例えばＡｌ又はＡｌ－Ｓｉの合金からなる。
ドレイン電極８は、ＧａＮ単結晶基板１１の裏面１１ｂ側に設けられており、ＧａＮ単結晶基板１１と電気的に接続している。ドレイン電極８は、例えばＡｌ又はＡｌ－Ｓｉの合金からなる。
ドレイン電極８は、ＧａＮ単結晶基板１１の裏面１１ｂ側に設けられており、ＧａＮ単結晶基板１１と電気的に接続している。ドレイン電極８は、例えばＡｌ又はＡｌ－Ｓｉの合金からなる。
【0027】
（製造方法）
次に、ＧａＮ半導体装置１００の製造方法を説明する。図３は、本発明の実施形態１に係るＧａＮ半導体装置１００の製造方法を工程順に示すフローチャートである。なお、ＧａＮ半導体装置１００は、洗浄装置、成膜装置、熱処理装置、露光装置、エッチング装置など、各種の装置によって製造される。以下、これらの装置を製造装置と総称する。
次に、ＧａＮ半導体装置１００の製造方法を説明する。図３は、本発明の実施形態１に係るＧａＮ半導体装置１００の製造方法を工程順に示すフローチャートである。なお、ＧａＮ半導体装置１００は、洗浄装置、成膜装置、熱処理装置、露光装置、エッチング装置など、各種の装置によって製造される。以下、これらの装置を製造装置と総称する。
【0028】
図３のステップＳＴ１で、製造装置は、ＧａＮ層１２の表面１２ａ側にｐ－型のウェル領域１３（図２参照）を形成する。例えば、ｐ－型のウェル領域１３は、ｐ型不純物としてマグネシウム（Ｍｇ）をＧａＮ層１２の表面１２ａ側に部分的にイオン注入し、ＧａＮ層１２を含む基板全体に熱処理を施してＭｇを活性化することにより形成される。
【0029】
次に、図３のステップＳＴ２で、製造装置は、ＧａＮ層１２の表面１２ａ側にｎ＋型のソース領域１４（図２参照）と、ｐ＋型のコンタクト領域１６（図２参照）とをそれぞれ形成する。例えば、ｎ＋型のソース領域１４は、ｎ型不純物としてシリコン（Ｓｉ）をウェル領域１３の表面側に部分的にイオン注入し、ウェル領域１３を含む基板全体に熱処理を施してＳｉを活性化することにより形成される。ｐ＋型のコンタクト領域１６は、ｐ型不純物としてＭｇをウェル領域１３の表面側に部分的にイオン注入し、ウェル領域１３を含む基板全体に熱処理を施してＳｉを活性化することにより形成される。なお、ｎ＋型のソース領域１４を形成するための熱処理と、ｐ＋型のコンタクト領域１６を形成するための熱処理は、例えば同一工程である。
【0030】
次に、図３のステップＳＴ３で、製造装置は、ウェル領域１３、ソース領域１４及びコンタクト領域１６が形成されたＧａＮ層１２の表面１２ａ上に第１絶縁膜５１を形成する。製造装置は、第１絶縁膜５１として、例えばＡＬＤ法によりＡｌＮ膜を２ｎｍの厚さに形成する。
次に、図３のステップＳＴ４で、製造装置は、第１絶縁膜５１の表面上に第２絶縁膜５２を形成する。製造装置は、第２絶縁膜５２として、例えばＡＬＤ法によりＡｌ２Ｏ３膜を２ｎｍの厚さに形成する。
次に、図３のステップＳＴ４で、製造装置は、第１絶縁膜５１の表面上に第２絶縁膜５２を形成する。製造装置は、第２絶縁膜５２として、例えばＡＬＤ法によりＡｌ２Ｏ３膜を２ｎｍの厚さに形成する。
【0031】
なお、図３のステップＳＴ３に示すＡｌＮ膜の形成工程と、図３のステップＳＴ４に示すＡｌ２Ｏ３膜の形成工程は、同一のチャンバ内で連続して行うのではなく、別々のチャンバ内で行うことが好ましい。これは、ステップＳＴ３のＡｌＮ膜の形成工程と、ステップＳＴ４のＡｌ２Ｏ３膜の形成工程とを同一のチャンバ内で行うと、ステップＳＴ４の工程で使用した成膜ガス（酸素を含む）がチャンバ内に残留し、次ロットに影響する可能性があるからである。
【0032】
例えば、ステップＳＴ４の工程で使用した酸素を含む成膜ガスが、ステップＳＴ４の工程が終了した後もチャンバ内に残留している場合を想定する。酸素ガスが残留しているチャンバ内に次ロットのウェハーを投入すると、投入したウェハーが残留している酸素ガスに晒されて、ＡｌＮ膜を形成する前にＧａＮ層１２の表面１２ａが酸化する（すなわち、表面１２ａにＧａ－Ｏ結合が生じる）可能性がある。この可能性を低減するため、ステップＳＴ３の工程とステップＳＴ４の工程は、別々のチャンバ内で行うことが好ましい。
【0033】
次に、図３のステップＳＴ５で、製造装置は、第２絶縁膜５２の表面上に第３絶縁膜５３を形成する。製造装置は、第３絶縁膜５３として、例えばＣＶＤ法によりＳｉＯ２膜を１００ｎｍの厚さに形成する。
次に、図３のステップＳＴ６で、製造装置は、第３絶縁膜５３上にゲート電極６（図２参照）を形成する。例えば、製造装置は、第３絶縁膜５３上にゲート電極膜を成膜する。ゲート電極膜は、Ａｌ又はＡｌ－Ｓｉの合金であり、その成膜方法は蒸着法である。または、ゲート電極膜は、不純物をドープしたポリシリコンであり、その成膜はＣＶＤ法であってもよい。次に、製造装置は、ゲート電極膜をパターニングすることによって、ゲート電極６を形成する。
次に、図３のステップＳＴ６で、製造装置は、第３絶縁膜５３上にゲート電極６（図２参照）を形成する。例えば、製造装置は、第３絶縁膜５３上にゲート電極膜を成膜する。ゲート電極膜は、Ａｌ又はＡｌ－Ｓｉの合金であり、その成膜方法は蒸着法である。または、ゲート電極膜は、不純物をドープしたポリシリコンであり、その成膜はＣＶＤ法であってもよい。次に、製造装置は、ゲート電極膜をパターニングすることによって、ゲート電極６を形成する。
【0034】
次に、図３のステップＳＴ７で、製造装置は、ＧａＮ層１２の表面１２ａ側にソース電極７（図２参照）を形成する。ソース電極７は、Ａｌ又はＡｌ－Ｓｉの合金を蒸着法で成膜し、成膜したＡｌ又はＡｌ－Ｓｉの合金をパターニングすることによって形成される。
次に、図３のステップＳＴ８で、製造装置は、ＧａＮ基板１０の裏面１０ｂ側にドレイン電極８（図２参照）を形成する。ドレイン８は、Ａｌ又はＡｌ－Ｓｉの合金を蒸着法で成膜し、必要に応じてパターニングすることによって形成される。以上の工程を経て、図１及び図２に示したＧａＮ半導体装置１００が完成する。
次に、図３のステップＳＴ８で、製造装置は、ＧａＮ基板１０の裏面１０ｂ側にドレイン電極８（図２参照）を形成する。ドレイン８は、Ａｌ又はＡｌ－Ｓｉの合金を蒸着法で成膜し、必要に応じてパターニングすることによって形成される。以上の工程を経て、図１及び図２に示したＧａＮ半導体装置１００が完成する。
【0035】
なお、図３に示すフローチャートはあくまで製造方法の一例である。ＧａＮ半導体装置１００の製造方法は、図３に示すフローチャートに限定されない。例えば、図３に示すフローチャートにおいて、ソース電極７の形成工程（ステップＳＴ７）とドレイン電極８の形成工程（ステップＳＴ８）は、実行順が入れ替わっていてもよい。また、ｎ＋型のソース領域１４、ｐ＋型のコンタクト領域１６の形成工程（ステップＳＴ２）は、ステップＳＴ１とステップＳＴ３との間ではなく、ステップＳＴ６とステップＳＴ７との間で行ってもよい。このような実行順でも、図２に示したＧａＮ半導体装置１００を製造することができる。
【0036】
（界面準位）
（１）実施形態
図４は、本発明の実施形態１に係る原子の結合状態を示すモデル図であって、ＧａＮ、ＡｌＮ及びＡｌ２Ｏ３間の原子の結合状態を示すモデル図である。図４に示すように、ＡｌＮに酸素（Ｏ）は含まれていない。このため、ＧａＮの表面は酸化されにくく、Ｇａ－Ｏ結合は形成されにくい。ＧａＮ／ＡｌＮ界面において、Ｇａ－Ｏ結合による界面準位の形成は抑制されている。
図５は、図４に示すＡｌＮ／Ａｌ２Ｏ３界面におけるエネルギーバンドを示す図である。図５の縦軸はエネルギー（ｅＶ）を示し、図５の横軸は波数空間中の対称点を示す。図５に示すように、ＡｌＮ／Ａｌ２Ｏ３界面では、界面準位の形成は抑制されている。
（１）実施形態
図４は、本発明の実施形態１に係る原子の結合状態を示すモデル図であって、ＧａＮ、ＡｌＮ及びＡｌ２Ｏ３間の原子の結合状態を示すモデル図である。図４に示すように、ＡｌＮに酸素（Ｏ）は含まれていない。このため、ＧａＮの表面は酸化されにくく、Ｇａ－Ｏ結合は形成されにくい。ＧａＮ／ＡｌＮ界面において、Ｇａ－Ｏ結合による界面準位の形成は抑制されている。
図５は、図４に示すＡｌＮ／Ａｌ２Ｏ３界面におけるエネルギーバンドを示す図である。図５の縦軸はエネルギー（ｅＶ）を示し、図５の横軸は波数空間中の対称点を示す。図５に示すように、ＡｌＮ／Ａｌ２Ｏ３界面では、界面準位の形成は抑制されている。
【0037】
（２）比較例
図６は、本発明の比較例に係る原子の結合状態を示すモデル図であって、ＧａＮ、ＡｌＮ及びＳｉＯ２間の原子の結合状態を示すモデル図である。ＡｌＮ／ＳｉＯ２界面では、Ａｌ－Ｓｉ－Ｏ結合が形成されている。
図７は、図６に示すＡｌＮ／ＳｉＯ２界面におけるエネルギーバンドを示す図である。図７の縦軸はエネルギー（ｅＶ）を示し、図７の横軸は波数空間中の対称点を示す。図７に示すように、ＡｌＮ／ＳｉＯ２界面では、Ａｌ－Ｏ－Ｓｉ結合に起因している酸素（Ｏ）由来でバンドギャップ内に界面準位が形成される。この界面準位は、ホールトラップの起源となり得る。
図６は、本発明の比較例に係る原子の結合状態を示すモデル図であって、ＧａＮ、ＡｌＮ及びＳｉＯ２間の原子の結合状態を示すモデル図である。ＡｌＮ／ＳｉＯ２界面では、Ａｌ－Ｓｉ－Ｏ結合が形成されている。
図７は、図６に示すＡｌＮ／ＳｉＯ２界面におけるエネルギーバンドを示す図である。図７の縦軸はエネルギー（ｅＶ）を示し、図７の横軸は波数空間中の対称点を示す。図７に示すように、ＡｌＮ／ＳｉＯ２界面では、Ａｌ－Ｏ－Ｓｉ結合に起因している酸素（Ｏ）由来でバンドギャップ内に界面準位が形成される。この界面準位は、ホールトラップの起源となり得る。
【0038】
（実施形態１の効果）
以上説明したように、本発明の実施形態１に係るＧａＮ半導体装置１００は、ＧａＮ層１２と、ＧａＮ層１２上に設けられたゲート絶縁膜５と、ゲート絶縁膜５上に設けられたゲート電極６と、を備える。ゲート絶縁膜５は、ＧａＮ層１２上に設けられた第１絶縁膜５１と、第１絶縁膜５１上に設けられた第２絶縁膜５２と、第２絶縁膜５２上に設けられた第３絶縁膜５３と、を有する。第１絶縁膜５１は窒化アルミニウム膜（ＡｌＮ）である。第２絶縁膜５２はＡｌｘＳｉｙＯ膜（ｘ＞ｙ≧０）である。第３絶縁膜５３はＡｌｘ´Ｓｉｙ´Ｏ膜（０≦ｘ´＜ｙ´）である。
以上説明したように、本発明の実施形態１に係るＧａＮ半導体装置１００は、ＧａＮ層１２と、ＧａＮ層１２上に設けられたゲート絶縁膜５と、ゲート絶縁膜５上に設けられたゲート電極６と、を備える。ゲート絶縁膜５は、ＧａＮ層１２上に設けられた第１絶縁膜５１と、第１絶縁膜５１上に設けられた第２絶縁膜５２と、第２絶縁膜５２上に設けられた第３絶縁膜５３と、を有する。第１絶縁膜５１は窒化アルミニウム膜（ＡｌＮ）である。第２絶縁膜５２はＡｌｘＳｉｙＯ膜（ｘ＞ｙ≧０）である。第３絶縁膜５３はＡｌｘ´Ｓｉｙ´Ｏ膜（０≦ｘ´＜ｙ´）である。
【0039】
これによれば、ＧａＮ層１２と第２絶縁膜５２との間に第１絶縁膜５１が位置する。第１絶縁膜５１はＡｌＮであり酸素（Ｏ）を含有しないため、第１絶縁膜５１とＧａＮ層１２との界面（例えば、ＧａＮ／ＡｌＮ界面）において、Ｇａ－Ｏ結合の形成は抑制される。ＧａＮ／ＡｌＮ界面において、Ｇａ－Ｏ結合による界面準位の形成は抑制される。
【0040】
また、第１絶縁膜５１と第３絶縁膜５３との間に第２絶縁膜５２が位置する。第２絶縁膜５２はＡｌｘＳｉｙＯ膜（ｘ＞ｙ≧０）であり、例えばＡｌ２Ｏ３膜である。第３絶縁膜５３はＡｌｘ´Ｓｉｙ´Ｏ膜（０≦ｘ´＜ｙ´）であり、例えばＳｉＯ２膜である。図５及び図７に示したように、ＡｌＮ／Ａｌ２Ｏ３界面は、ＡｌＮ／ＳｉＯ２界面と比べて界面準位の形成は抑制される。
さらに、ＡｌＮとＳｉＯ２との間にＡｌ２Ｏ３が介在することによって、ＳｉＯ２膜をＧａＮ／ＡｌＮ界面から遠ざけている。これにより、ＳｉＯ２膜との接触で形成される界面準位の、ＧａＮ／ＡｌＮ界面への影響を低減することができる。
さらに、ＡｌＮとＳｉＯ２との間にＡｌ２Ｏ３が介在することによって、ＳｉＯ２膜をＧａＮ／ＡｌＮ界面から遠ざけている。これにより、ＳｉＯ２膜との接触で形成される界面準位の、ＧａＮ／ＡｌＮ界面への影響を低減することができる。
【0041】
これにより、ＧａＮ半導体装置１００は、界面準位によるホールトラップを低減することができ、縦型ＭＯＳＦＥＴ１の閾値電圧の変動を抑制することができる。
また、ＳｉＯ２膜は、ＡｌＮ膜、Ａｌ２Ｏ３膜と比べて、絶縁破壊電界が大きく、絶縁破壊耐圧を高められる。ゲート絶縁膜５は、ＳｉＯ２膜に例示される第３絶縁膜５３を有することにより、絶縁破壊耐圧の低下を抑制することができる。
また、ＳｉＯ２膜は、ＡｌＮ膜、Ａｌ２Ｏ３膜と比べて、絶縁破壊電界が大きく、絶縁破壊耐圧を高められる。ゲート絶縁膜５は、ＳｉＯ２膜に例示される第３絶縁膜５３を有することにより、絶縁破壊耐圧の低下を抑制することができる。
【0042】
（評価結果）
表１は、本発明の実施形態１と比較例１から３との間で、閾値電圧のシフト量と絶縁破壊電圧とを評価した結果である。図２に示したように、実施形態１に係る縦型ＭＯＳＦＥＴ１は、ゲート絶縁膜５として、ＡｌＮ膜、Ａｌ２Ｏ３膜、ＳｉＯ２膜がこの順で積層された絶縁膜を有する。これに対して、図示はしないが、比較例１に係る縦型ＭＯＳＦＥＴは、ゲート絶縁膜として、Ａｌ２Ｏ３膜及びＳｉＯ２膜がこの順で積層された絶縁膜を有する。比較例２に係る縦型ＭＯＳＦＥＴは、ゲート絶縁膜として、ＡｌＮ膜及びＳｉＯ２膜がこの順で積層された絶縁膜を有する。比較例３に係る縦型ＭＯＳＦＥＴは、ゲート絶縁膜として、ＡｌＮ膜及びＡｌ２Ｏ３膜がこの順で積層された絶縁膜を有する。
表１は、本発明の実施形態１と比較例１から３との間で、閾値電圧のシフト量と絶縁破壊電圧とを評価した結果である。図２に示したように、実施形態１に係る縦型ＭＯＳＦＥＴ１は、ゲート絶縁膜５として、ＡｌＮ膜、Ａｌ２Ｏ３膜、ＳｉＯ２膜がこの順で積層された絶縁膜を有する。これに対して、図示はしないが、比較例１に係る縦型ＭＯＳＦＥＴは、ゲート絶縁膜として、Ａｌ２Ｏ３膜及びＳｉＯ２膜がこの順で積層された絶縁膜を有する。比較例２に係る縦型ＭＯＳＦＥＴは、ゲート絶縁膜として、ＡｌＮ膜及びＳｉＯ２膜がこの順で積層された絶縁膜を有する。比較例３に係る縦型ＭＯＳＦＥＴは、ゲート絶縁膜として、ＡｌＮ膜及びＡｌ２Ｏ３膜がこの順で積層された絶縁膜を有する。
【0043】
【表1】
【0044】
表１において、閾値電圧のシフト量は、ゲート電極に負バイアスを印加した後の閾値電圧のシフト量を相対値で示している。シフト量の基準値は、実施形態１である。表１では、実施形態１のシフト量を１とし、比較例１から３のシフト量を実施形態１に対する相対値で示している。表１に示すように、閾値電圧のシフト量は、実施形態１と比べて、比較例１は３倍、比較例２は２．５倍、比較例３は１倍であった。この結果から、ＧａＮ層とＳｉＯ２膜との間に、ＡｌＮ膜及びＡｌ２Ｏ３膜が配置されることによって、閾値電圧の変動が抑制されることが確認された。
また、表１に示すように、ゲート絶縁膜の絶縁破壊電圧は、実施形態１と、比較例１、２が１００Ｖであるのに対して、比較例３は５０Ｖであった。この結果から、ゲート絶縁膜の一部としてＳｉＯ２膜が配置されることによって、絶縁破壊耐圧の低下を抑制できることが確認された。
また、表１に示すように、ゲート絶縁膜の絶縁破壊電圧は、実施形態１と、比較例１、２が１００Ｖであるのに対して、比較例３は５０Ｖであった。この結果から、ゲート絶縁膜の一部としてＳｉＯ２膜が配置されることによって、絶縁破壊耐圧の低下を抑制できることが確認された。
【0045】
＜実施形態２＞
上記の実施形態１では、ＧａＮ半導体装置１００が備える縦型ＭＯＳＦＥＴがプレーナ型である場合を示した。しかしながら、本発明の実施形態において、ＧａＮ半導体装置が備える縦型ＭＯＳＦＥＴは、プレーナ型に限定されず、トレンチゲート型であってもよい。
上記の実施形態１では、ＧａＮ半導体装置１００が備える縦型ＭＯＳＦＥＴがプレーナ型である場合を示した。しかしながら、本発明の実施形態において、ＧａＮ半導体装置が備える縦型ＭＯＳＦＥＴは、プレーナ型に限定されず、トレンチゲート型であってもよい。
【0046】
図８は、本発明の実施形態２に係るＧａＮ半導体装置１００Ａの構成例を示す断面図である。図８に示すように、実施形態２に係るＧａＮ半導体装置１００Ａは、ＧａＮ基板１０に設けられたトレンチＨを有する。トレンチＨは、ＧａＮ基板１０の表面１０ａ側に開口している。トレンチＨはｐ－型のウェル領域１３よりも深く形成されており、トレンチＨの底部はｎ－型のＧａＮ層１２（ドリフト領域）まで達している。
【0047】
トレンチＨの内側に、ゲート絶縁膜５とゲート電極６とが配置されている。トレンチＨの内側の側面と底面とがゲート絶縁膜５の第１絶縁膜５１で覆われている。また、ゲート電極６は、ゲート絶縁膜５を介してトレンチＨに埋め込まれている。トレンチゲート型の縦型ＭＯＳＦＥＴでは、ウェル領域１３であって、トレンチＨの側面に設けられたゲート絶縁膜５を介してゲート電極６と向かい合う領域が、チャネル領域ＣＲとなる。
【0048】
実施形態２に係るＧａＮ半導体装置１００Ａは、実施形態１に係るＧａＮ半導体装置１００と同様に、ゲート絶縁膜５として、ＧａＮ層１２上に設けられた第１絶縁膜５１と、第１絶縁膜５１上に設けられた第２絶縁膜５２と、第２絶縁膜５２上に設けられた第３絶縁膜５３と、を有する。第１絶縁膜５１、第２絶縁膜５２及び第３絶縁膜５３は、この順で積層されてゲート絶縁膜５を構成している。
【0049】
第１絶縁膜５１は、例えばＡＬＤ法により２ｎｍの厚さに形成されたＡｌＮ膜である。第２絶縁膜５２は、ＡｌｘＳｉｙＯ膜（ｘ＞ｙ≧０）であり、例えばＡＬＤ法により２ｎｍの厚さに形成されたＡｌ２Ｏ３膜である。第３絶縁膜５３は、Ａｌｘ´Ｓｉｙ´Ｏ膜（０≦ｘ´＜ｙ´）であり、例えばＣＶＤ法により１００ｎｍの厚さに形成されたＳｉＯ２膜である。
【0050】
これによれば、ＧａＮ半導体装置１００Ａは、ＧａＮ半導体装置１００と同様に、ゲート絶縁膜５の絶縁破壊耐圧の低下を抑制しつつ、閾値電圧の変動を抑制することができる。
また、ＧａＮ半導体装置１００Ａでは、縦型ＭＯＳＦＥＴがトレンチゲート構造を採用することにより、チャネル領域ＣＲをより密に配置することが可能となるので、素子の微細化が容易となる。
また、ＧａＮ半導体装置１００Ａでは、縦型ＭＯＳＦＥＴがトレンチゲート構造を採用することにより、チャネル領域ＣＲをより密に配置することが可能となるので、素子の微細化が容易となる。
【0051】
＜実施形態３＞
上記の実施形態１、２では、ＧａＮ半導体装置１００、１００Ａが備えるＭＯＳＦＥＴが縦型ＭＯＳＦＥＴである場合を示した。しかしながら、本発明の実施形態において、ＧａＮ半導体装置が備えるＭＯＳＦＥＴは、縦型ではなく、横型であってもよい。
上記の実施形態１、２では、ＧａＮ半導体装置１００、１００Ａが備えるＭＯＳＦＥＴが縦型ＭＯＳＦＥＴである場合を示した。しかしながら、本発明の実施形態において、ＧａＮ半導体装置が備えるＭＯＳＦＥＴは、縦型ではなく、横型であってもよい。
【0052】
図９は、本発明の実施形態３に係るＧａＮ半導体装置１００Ｂの構成例を示す断面図である。図９に示すように、実施形態３に係るＧａＮ半導体装置１００Ｂは、ＧａＮ層１２の表面１２ａ側に設けられたｎ＋型のドレイン領域１５を有する。ドレイン電極８は、ＧａＮ層１２の表面１２ａ上に設けられており、ｎ＋型のドレイン領域１５と電気的に接続している。横型ＭＯＳＦＥＴでは、ソース領域１４とドレイン領域１５とに両側から挟まれ、ゲート絶縁膜５を介してゲート電極６と向かい合う領域が、チャネル領域ＣＲとなる。
【0053】
実施形態３に係るＧａＮ半導体装置１００Ｂは、実施形態１に係るＧａＮ半導体装置１００と同様に、ゲート絶縁膜５として、ＧａＮ層１２上に設けられた第１絶縁膜５１と、第１絶縁膜５１上に設けられた第２絶縁膜５２と、第２絶縁膜５２上に設けられた第３絶縁膜５３と、を有する。第１絶縁膜５１、第２絶縁膜５２及び第３絶縁膜５３は、この順で積層されてゲート絶縁膜５を構成している。第１絶縁膜５１、第２絶縁膜５２及び第３絶縁膜５３の各構成は、実施形態１に係るＧａＮ半導体装置１００と同様である。
これによれば、ＧａＮ半導体装置１００Ｂは、ＧａＮ半導体装置１００と同様に、ゲート絶縁膜５の絶縁破壊耐圧の低下を抑制しつつ、閾値電圧の変動を抑制することができる。
これによれば、ＧａＮ半導体装置１００Ｂは、ＧａＮ半導体装置１００と同様に、ゲート絶縁膜５の絶縁破壊耐圧の低下を抑制しつつ、閾値電圧の変動を抑制することができる。
【0054】
＜変形例＞
上記の実施形態１から３では、ゲート絶縁膜５を構成する第２絶縁膜５２はＡｌｘＳｉｙＯ膜（ｘ＞ｙ≧０）であり、一例としてＡｌ２Ｏ３膜であることを説明した。しかしながら、本発明の実施形態において、第２絶縁膜５２は、ＡｌｘＳｉｙＯ膜（ｘ＞ｙ＞０）であってもよい。つまり、第２絶縁膜５２は、Ｓｉを必ず含む組成であってもよい。これにより、第２絶縁膜５２の組成と原子間の結合状態を、第３絶縁膜５３の組成と原子間の結合状態に近づけることができるので、第２絶縁膜５２と第３絶縁膜５３との界面に形成される界面準位を低減することが可能である。
上記の実施形態１から３では、ゲート絶縁膜５を構成する第２絶縁膜５２はＡｌｘＳｉｙＯ膜（ｘ＞ｙ≧０）であり、一例としてＡｌ２Ｏ３膜であることを説明した。しかしながら、本発明の実施形態において、第２絶縁膜５２は、ＡｌｘＳｉｙＯ膜（ｘ＞ｙ＞０）であってもよい。つまり、第２絶縁膜５２は、Ｓｉを必ず含む組成であってもよい。これにより、第２絶縁膜５２の組成と原子間の結合状態を、第３絶縁膜５３の組成と原子間の結合状態に近づけることができるので、第２絶縁膜５２と第３絶縁膜５３との界面に形成される界面準位を低減することが可能である。
【0055】
また、上記の実施形態１から３では、ゲート絶縁膜５を構成する第３絶縁膜５３はＡｌｘ´Ｓｉｙ´Ｏ膜（０≦ｘ´＜ｙ´）であり、一例としてＳｉＯ２膜であることを説明した。しかしながら、本発明の実施形態において、第３絶縁膜５３は、Ａｌｘ´Ｓｉｙ´Ｏ膜（０＜ｘ´＜ｙ´）であってもよい。つまり、第３絶縁膜５３は、Ａｌを必ず含む組成であってもよい。これにより、第３絶縁膜５３の組成を第２絶縁膜５２の組成に近づけることができるので、第２絶縁膜５２と第３絶縁膜５３との界面に形成される界面準位を低減することが可能である・
【0056】
＜その他の実施形態＞
上記のように、本発明は実施形態及び変形例によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、変形例が明らかとなろう。
例えば、縦型ＭＯＳＦＥＴ１に用いられるｐ型ドーパントは、マグネシウム（Ｍｇ）に限定されない。ｐ型ドーパントは、ベリリウム（Ｂｅ）、亜鉛（Ｚｎ）又はカドミウム（Ｃｄ）であってもよい。例えば、チャネル領域ＣＲは、ｐ型ドーパントとして、Ｍｇ、Ｂｅ、Ｚｎ、Ｃｄのいずれか１種類以上を１Ｅ＋１６／ｃｍ３以上の濃度で含んでもよい。
上記のように、本発明は実施形態及び変形例によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、変形例が明らかとなろう。
例えば、縦型ＭＯＳＦＥＴ１に用いられるｐ型ドーパントは、マグネシウム（Ｍｇ）に限定されない。ｐ型ドーパントは、ベリリウム（Ｂｅ）、亜鉛（Ｚｎ）又はカドミウム（Ｃｄ）であってもよい。例えば、チャネル領域ＣＲは、ｐ型ドーパントとして、Ｍｇ、Ｂｅ、Ｚｎ、Ｃｄのいずれか１種類以上を１Ｅ＋１６／ｃｍ３以上の濃度で含んでもよい。
【0057】
また、図２において、ゲート絶縁膜５直下のドリフト領域には、ｎ型のＪＦＥＴ領域が設けられていてもよい。ＪＦＥＴ領域は、他のドリフト領域よりもｎ型ドーパントの濃度が高く、電気抵抗が低い領域である。ＪＦＥＴ領域が設けられることによって、縦型ＭＯＳＦＥＴ１のオン抵抗の低減が図られていてもよい。
【0058】
また、上記の実施形態では、本発明の「窒化ガリウム層」としてＧａＮ層１２を例示したが、「窒化ガリウム層」はＧａＮ層に限定されない。例えば、「窒化ガリウム層」は、バルクのＧａＮ基板であってもよい。また、「窒化ガリウム層」はＧａＮを主成分とし、アルミニウム（Ａｌ）及びインジウム（Ｉｎ）のいずれか１種類以上の元素をさらに含んでもよい。
【0059】
このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。上記した実施形態及び変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。また、本明細書に記載された効果はあくまでも例示であって限定されるものでは無く、また他の効果があってもよい。本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【0060】
１ 縦型ＭＯＳＦＥＴ
５ ゲート絶縁膜
６ ゲート電極
７ ソース電極
８ ドレイン電極
１０ ＧａＮ基板
１０ａ、１２ａ 表面
１０ｂ、１１ｂ、１２ｂ 裏面
１１ ＧａＮ単結晶基板
１２ ＧａＮ層
１３ ウェル領域
１４ ソース領域
１５ ドレイン領域
１６ コンタクト領域
５１ 第１絶縁膜
５２ 第２絶縁膜
５３ 第３絶縁膜
１００、１００Ａ、１００Ｂ ＧａＮ半導体装置
Ｈ トレンチ
５ ゲート絶縁膜
６ ゲート電極
７ ソース電極
８ ドレイン電極
１０ ＧａＮ基板
１０ａ、１２ａ 表面
１０ｂ、１１ｂ、１２ｂ 裏面
１１ ＧａＮ単結晶基板
１２ ＧａＮ層
１３ ウェル領域
１４ ソース領域
１５ ドレイン領域
１６ コンタクト領域
５１ 第１絶縁膜
５２ 第２絶縁膜
５３ 第３絶縁膜
１００、１００Ａ、１００Ｂ ＧａＮ半導体装置
Ｈ トレンチ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】