(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022147556
(43)【公開日】2022-10-06
(54)【発明の名称】積層型ローパスフィルタ
(51)【国際特許分類】
H03H 7/075 20060101AFI20220929BHJP
H01F 27/00 20060101ALI20220929BHJP
H01G 4/40 20060101ALI20220929BHJP
【ＦＩ】
H03H7/075 A
H01F27/00 S
H01G4/40 321A
【審査請求】未請求
【請求項の数】11
【出願形態】ＯＬ
(21)【出願番号】P 2021048850
(22)【出願日】2021-03-23
(71)【出願人】
【識別番号】000003067
【氏名又は名称】ＴＤＫ株式会社
(74)【代理人】
【識別番号】110002907
【氏名又は名称】特許業務法人イトーシン国際特許事務所
(72)【発明者】
【氏名】佐藤 拓也
【テーマコード（参考）】
5E070
5E082
5J024
【Ｆターム（参考）】
5E070AA05
5E070AB07
5E070CB12
5E070CB13
5E070CB17
5E070DB08
5E082DD08
5J024AA01
5J024BA05
5J024BA11
5J024DA04
5J024DA29
5J024DA31
5J024DA33
5J024DA34
5J024DA35
5J024EA01
5J024KA03
(57)【要約】
【課題】阻止帯域における挿入損失の大きさを十分に調整することができる積層型ローパスフィルタを実現する。
【解決手段】ローパスフィルタ１は、インダクタＬ１～Ｌ３と、キャパシタＣ１～Ｃ３とを備えている。インダクタＬ１，Ｌ２の各々の少なくとも一部を構成する第１のインダクタ用導体層６６１と、インダクタＬ３の第１および第２のインダクタ部分Ｌ３１，Ｌ３２を構成する第１および第２の部分５５１ａ，５５１ｂを含む第２のインダクタ用導体層５５１は、複数の第１のスルーホールによって接続されている。第１の部分５５１ａと、キャパシタＣ１～Ｃ３の各々の一部を構成するキャパシタ用導体層５３１は、複数の第２のスルーホールによって接続されている。第２の部分５５１ｂとキャパシタ用導体層５３１は、複数の第３のスルーホールによって接続されている。
【選択図】図９
【解決手段】ローパスフィルタ１は、インダクタＬ１～Ｌ３と、キャパシタＣ１～Ｃ３とを備えている。インダクタＬ１，Ｌ２の各々の少なくとも一部を構成する第１のインダクタ用導体層６６１と、インダクタＬ３の第１および第２のインダクタ部分Ｌ３１，Ｌ３２を構成する第１および第２の部分５５１ａ，５５１ｂを含む第２のインダクタ用導体層５５１は、複数の第１のスルーホールによって接続されている。第１の部分５５１ａと、キャパシタＣ１～Ｃ３の各々の一部を構成するキャパシタ用導体層５３１は、複数の第２のスルーホールによって接続されている。第２の部分５５１ｂとキャパシタ用導体層５３１は、複数の第３のスルーホールによって接続されている。
【選択図】図９
【特許請求の範囲】
【請求項1】
直列に接続された第１のインダクタおよび第２のインダクタと、
回路構成上、前記第１のインダクタと前記第２のインダクタの接続点とグランドとの間に設けられた第３のインダクタと、
前記第３のインダクタに接続されたキャパシタと、
積層された複数の誘電体層と複数の導体層とを含み、前記第１のインダクタ、前記第２のインダクタ、前記第３のインダクタおよび前記キャパシタを一体化するための積層体とを備え、
前記第３のインダクタは、並列に接続された第１のインダクタ部分および第２のインダクタ部分を含み、
前記複数の導体層は、前記複数の誘電体層の積層方向において互いに異なる位置に配置された第１のインダクタ用導体層、第２のインダクタ用導体層およびキャパシタ用導体層を含み、
前記第１のインダクタ用導体層は、前記第１のインダクタと前記第２のインダクタの各々の少なくとも一部を構成し、
前記第２のインダクタ用導体層は、前記第１のインダクタ部分を構成する第１の部分と、前記第１のインダクタ部分を構成する第２の部分とを含み、
前記キャパシタ用導体層は、前記キャパシタの一部を構成し、
前記積層体は、更に、前記第１のインダクタ用導体層と前記第２のインダクタ用導体層とを接続する少なくとも１つの第１のスルーホールと、前記第２のインダクタ用導体層の前記第１の部分と前記キャパシタ用導体層とを接続する少なくとも１つの第２のスルーホールと、前記第２のインダクタ用導体層の前記第２の部分と前記キャパシタ用導体層とを接続する少なくとも１つの第３のスルーホールとを含むことを特徴とする積層型ローパスフィルタ。
回路構成上、前記第１のインダクタと前記第２のインダクタの接続点とグランドとの間に設けられた第３のインダクタと、
前記第３のインダクタに接続されたキャパシタと、
積層された複数の誘電体層と複数の導体層とを含み、前記第１のインダクタ、前記第２のインダクタ、前記第３のインダクタおよび前記キャパシタを一体化するための積層体とを備え、
前記第３のインダクタは、並列に接続された第１のインダクタ部分および第２のインダクタ部分を含み、
前記複数の導体層は、前記複数の誘電体層の積層方向において互いに異なる位置に配置された第１のインダクタ用導体層、第２のインダクタ用導体層およびキャパシタ用導体層を含み、
前記第１のインダクタ用導体層は、前記第１のインダクタと前記第２のインダクタの各々の少なくとも一部を構成し、
前記第２のインダクタ用導体層は、前記第１のインダクタ部分を構成する第１の部分と、前記第１のインダクタ部分を構成する第２の部分とを含み、
前記キャパシタ用導体層は、前記キャパシタの一部を構成し、
前記積層体は、更に、前記第１のインダクタ用導体層と前記第２のインダクタ用導体層とを接続する少なくとも１つの第１のスルーホールと、前記第２のインダクタ用導体層の前記第１の部分と前記キャパシタ用導体層とを接続する少なくとも１つの第２のスルーホールと、前記第２のインダクタ用導体層の前記第２の部分と前記キャパシタ用導体層とを接続する少なくとも１つの第３のスルーホールとを含むことを特徴とする積層型ローパスフィルタ。
【請求項2】
前記第３のインダクタは、更に、回路構成上、前記接続点と前記第１および第２のインダクタ部分との間に設けられた第３のインダクタ部分を含み、
前記第３のインダクタ部分は、前記少なくとも１つの第１のスルーホールによって構成されていることを特徴とする請求項１記載の積層型ローパスフィルタ。
前記第３のインダクタ部分は、前記少なくとも１つの第１のスルーホールによって構成されていることを特徴とする請求項１記載の積層型ローパスフィルタ。
【請求項3】
前記少なくとも１つの第１のスルーホールは、直列に接続された複数の第１のスルーホールであることを特徴とする請求項１または２記載の積層型ローパスフィルタ。
【請求項4】
前記第２のインダクタ用導体層は、前記積層方向に平行な一方向から見て、前記第２のインダクタ用導体層と前記少なくとも１つの第１のスルーホールとの接続部分を中心とした回転対称形状を有していることを特徴とする請求項１ないし３のいずれかに記載の積層型ローパスフィルタ。
【請求項5】
前記少なくとも１つの第２のスルーホールと、前記少なくとも１つの第３のスルーホールは、前記積層方向に平行な一方向から見て、前記接続部分を中心として対称な位置に配置されていることを特徴とする請求項４記載の積層型ローパスフィルタ。
【請求項6】
前記第２のインダクタ用導体層は、前記積層方向に平行な一方向から見て、前記第２のインダクタ用導体層と前記少なくとも１つの第１のスルーホールとの接続部分を通り前記積層方向に直交する対称軸を中心とした線対称形状を有していることを特徴とする請求項１ないし３のいずれかに記載の積層型ローパスフィルタ。
【請求項7】
前記少なくとも１つの第２のスルーホールと、前記少なくとも１つの第３のスルーホールは、前記積層方向に平行な一方向から見て、前記接続部分を中心として対称な位置に配置されていることを特徴とする請求項６記載の積層型ローパスフィルタ。
【請求項8】
前記第１のインダクタ用導体層は、前記積層方向に平行な一方向から見て、前記第１のインダクタ用導体層と前記少なくとも１つの第１のスルーホールとの接続部分を中心とした回転対称形状を有していることを特徴とする請求項１ないし７のいずれかに記載の積層型ローパスフィルタ。
【請求項9】
前記第１のインダクタ用導体層は、前記積層方向に平行な一方向から見て、前記第１のインダクタ用導体層と前記少なくとも１つの第１のスルーホールとの接続部分を通り前記積層方向に直交する対称軸を中心とした線対称形状を有していることを特徴とする請求項１ないし７のいずれかに記載の積層型ローパスフィルタ。
【請求項10】
前記複数の導体層の各々は、前記積層方向に平行な一方向から見て、前記少なくとも１つの第１のスルーホールと交差し前記積層方向に平行な中心軸を中心として回転させたときに、自身と一致する形状または他の導体層と一致する形状を有していることを特徴とする請求項１ないし９のいずれかに記載の積層型ローパスフィルタ。
【請求項11】
前記積層体は、更に、前記少なくとも１つの第１のスルーホール、前記少なくとも１つの第２のスルーホールおよび前記少なくとも１つの第３のスルーホールを含む複数のスルーホールを含み、
前記複数のスルーホールの各々は、前記積層方向に平行な一方向から見て、前記中心軸を中心として回転させたときに、自身と一致する位置または他のスルーホールと一致する位置に配置されていることを特徴とする請求項１０記載の積層型ローパスフィルタ。
前記複数のスルーホールの各々は、前記積層方向に平行な一方向から見て、前記中心軸を中心として回転させたときに、自身と一致する位置または他のスルーホールと一致する位置に配置されていることを特徴とする請求項１０記載の積層型ローパスフィルタ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、インダクタとキャパシタが積層体に一体化された積層型ローパスフィルタに関する。
【背景技術】
【0002】
近年、小型移動体通信機器の小型化、省スペース化が市場から要求されており、その通信機器に用いられるローパスフィルタの小型化も要求されている。小型化に適したローパスフィルタとしては、積層された複数の誘電体層と複数の導体層とを含む積層体を用いたものが知られている。
【0003】
特許文献１には、積層型ローパスフィルタが開示されている。この積層型ローパスフィルタは、直列に接続された２つのインダクタと、２つのインダクタの接続点とグランドとの間に設けられたキャパシタとを備えている。２つのインダクタの接続点とキャパシタを構成する導体層は、スルーホールによって接続されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２００８－１８７４１８号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
ローパスフィルタの特性としては、通過帯域において、挿入損失が十分に小さく且つ反射損失が十分に大きいことと、阻止帯域において、挿入損失が十分に大きいことが求められる。特許文献１に開示された積層型ローパスフィルタでは、例えば、２つのインダクタの接続点とキャパシタとを接続する経路のインダクタンスを調整することによって、阻止帯域における挿入損失の大きさを調整することができる。この経路は、スルーホールによって構成されている。
【0006】
近年、小型移動体通信機器では、従来よりも高い周波数の信号を利用するシステムが採用されている。このように、従来よりも高い周波数の信号が利用されるようになると、ローパスフィルタにおいても、従来よりも厳しい特性を満足することが求められる。例えば、従来よりも高い阻止帯域において、挿入損失が十分に大きいことが求められる。しかし、特許文献１に開示された積層型ローパスフィルタでは、２つのインダクタの接続点とキャパシタとを接続する経路のインダクタンスを十分に調整することができず、その結果、阻止帯域における挿入損失の大きさを十分に調整することができないという問題点があった。
【0007】
本発明はかかる問題点に鑑みてなされたもので、その目的は、阻止帯域における挿入損失の大きさを十分に調整することができる積層型ローパスフィルタを提供することにある。
【課題を解決するための手段】
【0008】
本発明の積層型ローパスフィルタは、直列に接続された第１のインダクタおよび第２のインダクタと、回路構成上、第１のインダクタと第２のインダクタの接続点とグランドとの間に設けられた第３のインダクタと、第３のインダクタに接続されたキャパシタと、積層された複数の誘電体層と複数の導体層とを含み、第１のインダクタ、第２のインダクタ、第３のインダクタおよびキャパシタを一体化するための積層体とを備えている。第３のインダクタは、並列に接続された第１のインダクタ部分および第２のインダクタ部分を含んでいる。
【0009】
複数の導体層は、複数の誘電体層の積層方向において互いに異なる位置に配置された第１のインダクタ用導体層、第２のインダクタ用導体層およびキャパシタ用導体層を含んでいる。第１のインダクタ用導体層は、第１のインダクタと第２のインダクタの各々の少なくとも一部を構成する。第２のインダクタ用導体層は、第１のインダクタ部分を構成する第１の部分と、第１のインダクタ部分を構成する第２の部分とを含んでいる。キャパシタ用導体層は、キャパシタの一部を構成する。
【0010】
積層体は、更に、第１のインダクタ用導体層と第２のインダクタ用導体層とを接続する少なくとも１つの第１のスルーホールと、第２のインダクタ用導体層の第１の部分とキャパシタ用導体層とを接続する少なくとも１つの第２のスルーホールと、第２のインダクタ用導体層の第２の部分とキャパシタ用導体層とを接続する少なくとも１つの第３のスルーホールとを含んでいる。
【0011】
本発明の積層型ローパスフィルタにおいて、第３のインダクタは、更に、回路構成上、接続点と第１および第２のインダクタ部分との間に設けられた第３のインダクタ部分を含んでいてもよい。第３のインダクタ部分は、少なくとも１つの第１のスルーホールによって構成されていてもよい。
【0012】
また、本発明の積層型ローパスフィルタにおいて、少なくとも１つの第１のスルーホールは、直列に接続された複数の第１のスルーホールであってもよい。
【0013】
また、本発明の積層型ローパスフィルタにおいて、第２のインダクタ用導体層は、積層方向に平行な一方向から見て、第２のインダクタ用導体層と少なくとも１つの第１のスルーホールとの接続部分を中心とした回転対称形状を有していてもよい。この場合、少なくとも１つの第２のスルーホールと、少なくとも１つの第３のスルーホールは、積層方向に平行な一方向から見て、接続部分を中心として対称な位置に配置されていてもよい。
【0014】
また、本発明の積層型ローパスフィルタにおいて、第２のインダクタ用導体層は、積層方向に平行な一方向から見て、第２のインダクタ用導体層と少なくとも１つの第１のスルーホールとの接続部分を通り積層方向に直交する対称軸を中心とした線対称形状を有していてもよい。この場合、少なくとも１つの第２のスルーホールと、少なくとも１つの第３のスルーホールは、積層方向に平行な一方向から見て、接続部分を中心として対称な位置に配置されていてもよい。
【0015】
また、本発明の積層型ローパスフィルタにおいて、第１のインダクタ用導体層は、積層方向に平行な一方向から見て、第１のインダクタ用導体層と少なくとも１つの第１のスルーホールとの接続部分を中心とした回転対称形状を有していてもよい。あるいは、第１のインダクタ用導体層は、積層方向に平行な一方向から見て、第１のインダクタ用導体層と少なくとも１つの第１のスルーホールとの接続部分を通り積層方向に直交する対称軸を中心とした線対称形状を有していてもよい。
【0016】
また、本発明の積層型ローパスフィルタにおいて、複数の導体層の各々は、少なくとも１つの第１のスルーホールと交差し積層方向に平行な中心軸を中心として回転させたときに、自身と一致する形状または他の導体層と一致する形状を有していてもよい。この場合、積層体は、更に、少なくとも１つの第１のスルーホール、少なくとも１つの第２のスルーホールおよび少なくとも１つの第３のスルーホールを含む複数のスルーホールを含んでいてもよい。複数のスルーホールの各々は、積層方向に平行な一方向から見て、中心軸を中心として回転させたときに、自身と一致する位置または他のスルーホールと一致する位置に配置されていてもよい。
【発明の効果】
【0017】
本発明の積層型ローパスフィルタでは、複数の導体層は、複数の誘電体層の積層方向において互いに異なる位置に配置された第１のインダクタ用導体層、第２のインダクタ用導体層およびキャパシタ用導体層を含んでいる。第１のインダクタ用導体層は、第１のインダクタと第２のインダクタの各々の少なくとも一部を構成する。第２のインダクタ用導体層は、第１のインダクタ部分を構成する第１の部分と、第１のインダクタ部分を構成する第２の部分とを含んでいる。キャパシタ用導体層は、キャパシタの一部を構成する。積層体は、第１のインダクタ用導体層と第２のインダクタ用導体層とを接続する少なくとも１つの第１のスルーホールと、第２のインダクタ用導体層の第１の部分とキャパシタ用導体層とを接続する少なくとも１つの第２のスルーホールと、第２のインダクタ用導体層の第２の部分とキャパシタ用導体層とを接続する少なくとも１つの第３のスルーホールとを含んでいる。これにより、本発明によれば、阻止帯域における挿入損失の大きさを十分に調整することができるという効果を奏する。
【図面の簡単な説明】
【0018】
【図1】本発明の第１の実施の形態に係る積層型ローパスフィルタの回路構成を示す回路図である。
【図2】本発明の第１の実施の形態に係る積層型ローパスフィルタの外観を示す斜視図である。
【図3】本発明の第１の実施の形態に係る積層型ローパスフィルタの積層体における１層目ないし３層目の誘電体層のパターン形成面を示す説明図である。
【図4】本発明の第１の実施の形態に係る積層型ローパスフィルタの積層体における４層目ないし８層目の誘電体層のパターン形成面を示す説明図である。
【図5】本発明の第１の実施の形態に係る積層型ローパスフィルタの積層体における９層目ないし１３層目の誘電体層のパターン形成面を示す説明図である。
【図6】本発明の第１の実施の形態に係る積層型ローパスフィルタの積層体における１４層目ないし１６層目の誘電体層のパターン形成面を示す説明図である。
【図7】本発明の第１の実施の形態に係る積層型ローパスフィルタの積層体における１７層目および１８層目の誘電体層のパターン形成面を示す説明図である。
【図8】本発明の第１の実施の形態に係る積層型ローパスフィルタの積層体の内部を示す斜視図である。
【図10】第１の比較例の積層型ローパスフィルタの積層体の内部の一部を示す斜視図である。
【図11】第２の比較例の積層型ローパスフィルタの積層体の内部の一部を示す斜視図である。
【図12】第３の比較例の積層型ローパスフィルタの積層体の内部の一部を示す斜視図である。
【図13】第１の変形例の第２のインダクタ用導体層を示す説明図である。
【図14】第２の変形例の第１のインダクタ用導体層を示す説明図である。
【図15】本発明の第２の実施の形態に係る積層型ローパスフィルタの積層体における１層目ないし３層目の誘電体層のパターン形成面を示す説明図である。
【図16】本発明の第２の実施の形態に係る積層型ローパスフィルタの積層体における４層目ないし１１層目の誘電体層のパターン形成面を示す説明図である。
【図17】本発明の第２の実施の形態に係る積層型ローパスフィルタの積層体における１２層目ないし１４層目の誘電体層のパターン形成面を示す説明図である。
【図18】本発明の第２の実施の形態に係る積層型ローパスフィルタの積層体における１５層目ないし１７層目の誘電体層のパターン形成面を示す説明図である。
【図19】本発明の第２の実施の形態に係る積層型ローパスフィルタの積層体の内部を示す斜視図である。
【図21】第１および第２のモデルの各々の通過減衰特性を示す特性図である。
【図22】第１および第２のモデルの各々の挿入損失を示す特性図である。
【図23】第１および第２のモデルの各々の第１の入出力ポートの反射損失を示す特性図である。
【図24】第１および第２の実施例のモデルの各々の第２の入出力ポートの反射損失を示す特性図である。
【発明を実施するための形態】
【0019】
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図１を参照して、本発明の第１の実施の形態に係る積層型ローパスフィルタ（以下、単にローパスフィルタと記す。）１の構成の概略について説明する。ローパスフィルタ１は、少なくとも、第１のインダクタＬ１、第２のインダクタＬ２、第３のインダクタＬ３およびキャパシタを備えている。第１および第２のインダクタＬ１，Ｌ２は、直列に接続されている。第３のインダクタＬ３は、回路構成上、第１のインダクタＬ１と第２のインダクタＬ２の接続点Ｐ１とグランドとの間に設けられている。キャパシタは、第３のインダクタに接続されている。なお、本出願において、「回路構成上」という表現は、物理的な構成における配置ではなく、回路図上での配置を指すために用いている。
以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図１を参照して、本発明の第１の実施の形態に係る積層型ローパスフィルタ（以下、単にローパスフィルタと記す。）１の構成の概略について説明する。ローパスフィルタ１は、少なくとも、第１のインダクタＬ１、第２のインダクタＬ２、第３のインダクタＬ３およびキャパシタを備えている。第１および第２のインダクタＬ１，Ｌ２は、直列に接続されている。第３のインダクタＬ３は、回路構成上、第１のインダクタＬ１と第２のインダクタＬ２の接続点Ｐ１とグランドとの間に設けられている。キャパシタは、第３のインダクタに接続されている。なお、本出願において、「回路構成上」という表現は、物理的な構成における配置ではなく、回路図上での配置を指すために用いている。
【0020】
第３のインダクタＬ３は、並列に接続された第１のインダクタ部分Ｌ３１および第２のインダクタ部分Ｌ３２と、第３のインダクタ部分Ｌ３３とを含んでいる。第３のインダクタ部分Ｌ３３は、回路構成上、第１のインダクタＬ１と第２のインダクタＬ２の接続点Ｐ１と第１および第２のインダクタ部分Ｌ３１，Ｌ３２との間に設けられている。第３のインダクタ部分Ｌ３３は、第１および第２のインダクタ部分Ｌ３１，Ｌ３２の各々に対して直列に接続されている。
【0021】
次に、図１を参照して、ローパスフィルタ１の、第１ないし第３のインダクタＬ１～Ｌ３以外の部分の構成の一例について説明する。
【0022】
ローパスフィルタ１は、上述のキャパシタとして、キャパシタＣ１，Ｃ２，Ｃ３を備えている。ローパスフィルタ１は、更に、第１の入出力ポート２と、第２の入出力ポート３と、インダクタＬ４，Ｌ５，Ｌ６，Ｌ７，Ｌ８，Ｌ９と、キャパシタＣ４，Ｃ５，Ｃ６とを備えている。
【0023】
インダクタＬ４の一端は、第１の入出力ポート２に接続されている。第１のインダクタＬ１の一端は、インダクタＬ４の他端に接続されている。第２のインダクタＬ２の一端は、第１のインダクタＬ１の他端に接続されている。インダクタＬ５の一端は、第２のインダクタＬ２の他端に接続されている。インダクタＬ５の他端は、第２の入出力ポート３に接続されている。第１および第２のインダクタＬ１，Ｌ２は、第１の入出力ポート２と第２の入出力ポート３とを接続する経路に、直列に設けられている。
【0024】
第３のインダクタＬ３の第３のインダクタ部分Ｌ３３の一端は、第１のインダクタＬ１と第２のインダクタＬ２の接続点Ｐに接続されている。第３のインダクタＬ３の第１および第２のインダクタ部分Ｌ３１，Ｌ３２の各一端は、第３のインダクタ部分Ｌ３３の他端に接続されている。第１および第２のインダクタ部分Ｌ３１，Ｌ３２の各他端は、互いに接続されている。
【0025】
キャパシタＣ１～Ｃ３の各一端は、第１のインダクタ部分Ｌ３１の他端と第２のインダクタ部分Ｌ３２の他端の接続点Ｐ２に接続されている。キャパシタＣ２の他端とキャパシタＣ４の一端は、第１のインダクタＬ１とインダクタＬ４の接続点に接続されている。キャパシタＣ３の他端とキャパシタＣ５の一端は、第２のインダクタＬ２とインダクタＬ５の接続点に接続されている。キャパシタＣ１，Ｃ４，Ｃ５の各他端は、互いに接続されている。
【0026】
インダクタＬ６～Ｌ９およびキャパシタＣ６の各一端は、キャパシタＣ１の他端とキャパシタＣ４の他端とキャパシタＣ５の他端の接続点Ｐ３に接続されている。インダクタＬ６～Ｌ９およびキャパシタＣ６の各他端は、グランドに接続されている。
【0027】
【0028】
ローパスフィルタ１は、更に、積層された複数の誘電体層と複数の導体層と複数のスルーホールとを含む積層体５０を備えている。積層体５０は、第１の入出力ポート２、第２の入出力ポート３、第１ないし第３のインダクタＬ１～Ｌ３、インダクタＬ４～Ｌ９およびキャパシタＣ１～Ｃ６を一体化するためものである。第１ないし第３のインダクタＬ１～Ｌ３、インダクタＬ４～Ｌ９およびキャパシタＣ１～Ｃ６は、複数の導体層を用いて構成されている。
【0029】
積層体５０は、複数の誘電体層の積層方向Ｔの両端に位置する底面５０Ａおよび上面５０Ｂと、底面５０Ａと上面５０Ｂを接続する４つの側面５０Ｃ～５０Ｆとを有している。側面５０Ｃ，５０Ｄは互いに反対側を向き、側面５０Ｅ，５０Ｆも互いに反対側を向いている。側面５０Ｃ～５０Ｆは、上面５０Ｂおよび底面５０Ａに対して垂直になっている。
【0030】
ここで、図２に示したように、Ｘ方向、Ｙ方向、Ｚ方向を定義する。Ｘ方向、Ｙ方向、Ｚ方向は、互いに直交する。本実施の形態では、積層方向Ｔに平行な一方向を、Ｚ方向とする。また、Ｘ方向とは反対の方向を－Ｘ方向とし、Ｙ方向とは反対の方向を－Ｙ方向とし、Ｚ方向とは反対の方向を－Ｚ方向とする。
【0031】
図２に示したように、底面５０Ａは、積層体５０における－Ｚ方向の端に位置する。上面５０Ｂは、積層体５０におけるＺ方向の端に位置する。底面５０Ａおよび上面５０Ｂの各々の形状は、Ｘ方向に長い矩形形状である。側面５０Ｃは、積層体５０における－Ｘ方向の端に位置する。側面５０Ｄは、積層体５０におけるＸ方向の端に位置する。側面５０Ｅは、積層体５０における－Ｙ方向の端に位置する。側面５０Ｆは、積層体５０におけるＹ方向の端に位置する。
【0032】
ローパスフィルタ１は、更に、端子１１１，１１２，１１３，１１４，１１５，１１６を備えている。端子１１１～１１３の各々は、上面５０Ｂから側面５０Ｅを経由して底面５０Ａにかけて配置されている。また、端子１１１～１１３は、Ｘ方向にこの順に並んでいる。端子１１４～１１６の各々は、上面５０Ｂから側面５０Ｆを経由して底面５０Ａにかけて配置されている。また、端子１１４～１１６は、Ｘ方向にこの順に並んでいる。
【0033】
端子１１２は第１の入出力ポート２に対応し、端子１１５は第２の入出力ポート３に対応している。端子１１１，１１３，１１４，１１６の各々は、グランドに接続される。
【0034】
次に、図３ないし図７を参照して、積層体５０を構成する複数の誘電体層および複数の導体層の一例について説明する。この例では、積層体５０は、積層された１８層の誘電体層を有している。以下、この１８層の誘電体層を、下から順に１層目ないし１８層目の誘電体層と呼ぶ。また、１層目ないし１８層目の誘電体層を符号５１～６８で表す。
【0035】
図３（ａ）は、１層目の誘電体層５１のパターン形成面を示している。誘電体層５１には、導体層およびスルーホールは形成されていない。
【0036】
図３（ｂ）は、２層目の誘電体層５２のパターン形成面を示している。誘電体層５２のパターン形成面には、キャパシタ用導体層５２１が形成されている。また、誘電体層５２には、スルーホール５２Ｔ１，５２Ｔ２，５２Ｔ３，５２Ｔ４が形成されている。スルーホール５２Ｔ１～５２Ｔ４は、導体層５２１に接続されている。
【0037】
図３（ｃ）は、３層目の誘電体層５３のパターン形成面を示している。誘電体層５３のパターン形成面には、キャパシタ用導体層５３１が形成されている。また、誘電体層５３には、スルーホール５３Ｔ１，５３Ｔ２，５３Ｔ３，５３Ｔ４，５３Ｔ６，５３Ｔ７が形成されている。誘電体層５２に形成されたスルーホール５２Ｔ１～５２Ｔ４は、それぞれ、スルーホール５３Ｔ１～５３Ｔ４に接続されている。スルーホール５３Ｔ６，５３Ｔ７は、導体層５３１に接続されている。
【0038】
図４（ａ）は、４層目の誘電体層５４のパターン形成面を示している。誘電体層５４のパターン形成面には、キャパシタ用導体層５４１，５４２が形成されている。導体層５４１は、端子１１２（図２参照）に接続されている。導体層５４２は、端子１１５（図２参照）に接続されている。また、誘電体層５４には、スルーホール５４Ｔ１，５４Ｔ２，５４Ｔ３，５４Ｔ４，５４Ｔ６，５４Ｔ７が形成されている。誘電体層５３に形成されたスルーホール５３Ｔ１～５３Ｔ４，５３Ｔ６，５３Ｔ７は、それぞれ、スルーホール５４Ｔ１～５４Ｔ４，５４Ｔ６，５４Ｔ７に接続されている。
【0039】
図４（ｂ）は、５層目の誘電体層５５のパターン形成面を示している。誘電体層５５のパターン形成面には、第２のインダクタ用導体層５５１が形成されている。第２のインダクタ用導体層５５１は、第１の部分５５１ａと第２の部分５５１ｂとを含んでいる。第１および第２の部分５５１ａ，５５１ｂの各々は、互いに反対側に位置する第１端と第２端を有している。第１の部分５５１ａの第１端と第２の部分５５１ｂの第１端は、互いに接続されている。図４（ｂ）では、第１の部分５５１ａと第２の部分５５１ｂの境界を点線で示している。誘電体層５４に形成されたスルーホール５４Ｔ６は、第１の部分５５１ａの第２端の近傍部分に接続されている。誘電体層５４に形成されたスルーホール５４Ｔ７は、第２の部分５５１ｂの第２端の近傍部分に接続されている。
【0040】
また、誘電体層５５には、スルーホール５５Ｔ１，５５Ｔ２，５５Ｔ３，５５Ｔ４，５５Ｔ５が形成されている。誘電体層５４に形成されたスルーホール５４Ｔ１～５４Ｔ４は、それぞれ、スルーホール５５Ｔ１～５５Ｔ４に接続されている。スルーホール５５Ｔ５は、第１の部分５５１ａと第２の部分５５１ｂの境界およびその近傍において、第１の部分５５１ａと第２の部分５５１ｂに接続されている。
【0041】
図４（ｃ）は、６層目ないし８層目の誘電体層５６～５８の各々のパターン形成面を示している。誘電体層５６～５８の各々には、スルーホール５６Ｔ１，５６Ｔ２，５６Ｔ３，５６Ｔ４，５６Ｔ５が形成されている。誘電体層５５に形成されたスルーホール５５Ｔ１～５５Ｔ５は、それぞれ、誘電体層５６に形成されたスルーホール５６Ｔ１～５６Ｔ５に接続されている。また、誘電体層５６～５８では、上下に隣接する同じ符号のスルーホール同士が互いに接続されている。
【0042】
図５（ａ）は、９層目の誘電体層５９のパターン形成面を示している。誘電体層５９のパターン形成面には、導体層５９１，５９２，５９３，５９４が形成されている。導体層５９１，５９２，５９３，５９４は、それぞれ、端子１１１，１１４，１１３，１１６（図２参照）に接続されている。誘電体層５８に形成されたスルーホール５６Ｔ１～５６Ｔ４は、それぞれ、導体層５９１～５９４に接続されている。また、誘電体層５９には、スルーホール５９Ｔ５が形成されている。誘電体層５８に形成されたスルーホール５６Ｔ５は、スルーホール５９Ｔ５に接続されている。
【0043】
図５（ｂ）は、１０層目ないし１２層目の誘電体層６０～６２の各々のパターン形成面を示している。誘電体層６０～６２の各々には、スルーホール６０Ｔ５が形成されている。誘電体層５９に形成されたスルーホール５９Ｔ５は、誘電体層６０のスルーホール６０Ｔ５に接続されている。また、誘電体層６０～６２では、上下に隣接するスルーホール６０Ｔ５同士が互いに接続されている。
【0044】
図５（ｃ）は、１３層目の誘電体層６３のパターン形成面を示している。誘電体層６３のパターン形成面には、インダクタ用導体層６３１，６３２が形成されている。導体層６３１，６３２の各々は、互いに反対側に位置する第１端と第２端を有している。導体層６３１の第１端は、端子１１２（図２参照）に接続されている。導体層６３２の第１端は、端子１１５（図２参照）に接続されている。また、誘電体層６３には、スルーホール６３Ｔ１，６３Ｔ２，６３Ｔ５が形成されている。スルーホール６３Ｔ１は、導体層６３１の第２端の近傍部分に接続されている。スルーホール６３Ｔ２は、導体層６３２の第２端の近傍部分に接続されている。誘電体層６２に形成されたスルーホール６０Ｔ５は、スルーホール６３Ｔ５に接続されている。
【0045】
図６（ａ）は、１４層目の誘電体層６４のパターン形成面を示している。誘電体層６４のパターン形成面には、インダクタ用導体層６４１，６４２が形成されている。導体層６４１，６４２の各々は、互いに反対側に位置する第１端と第２端を有している。導体層６４１の第１端は、端子１１２（図２参照）に接続されている。導体層６４２の第１端は、端子１１５（図２参照）に接続されている。また、誘電体層６４には、スルーホール６４Ｔ１，６４Ｔ２，６４Ｔ５が形成されている。誘電体層６３に形成されたスルーホール６３Ｔ１と、スルーホール６４Ｔ１は、導体層６４１の第２端の近傍部分に接続されている。誘電体層６３に形成されたスルーホール６３Ｔ２と、スルーホール６４Ｔ２は、導体層６４２の第２端の近傍部分に接続されている。誘電体層６３に形成されたスルーホール６３Ｔ５は、スルーホール６４Ｔ５に接続されている。
【0046】
図６（ｂ）は、１５層目の誘電体層６５のパターン形成面を示している。誘電体層６５には、スルーホール６５Ｔ１，６５Ｔ２，６５Ｔ５が形成されている。誘電体層６４に形成されたスルーホール６４Ｔ１，６４Ｔ２，６４Ｔ５は、それぞれ、スルーホール６５Ｔ１，６５Ｔ２，６５Ｔ５に接続されている。
【0047】
図６（ｃ）は、１６層目の誘電体層６６のパターン形成面を示している。誘電体層６６のパターン形成面には、第１のインダクタ用導体層６６１が形成されている。第１のインダクタ用導体層６６１は、第１の部分６６１ａと第２の部分６６１ｂとを含んでいる。第１および第２の部分６６１ａ，６６１ｂの各々は、互いに反対側に位置する第１端と第２端を有している。第１の部分６６１ａの第１端と第２の部分６６１ｂの第１端は、互いに接続されている。図６（ｃ）では、第１の部分６６１ａと第２の部分６６１ｂの境界を点線で示している。
【0048】
また、誘電体層６６には、スルーホール６６Ｔ１，６６Ｔ２，６６Ｔ５が形成されている。誘電体層６５に形成されたスルーホール６５Ｔ１と、スルーホール６６Ｔ１は、第１の部分６６１ａの第２端の近傍部分に接続されている。誘電体層６５に形成されたスルーホール６５Ｔ２と、スルーホール６６Ｔ２は、第２の部分６６１ｂの第２端の近傍部分に接続されている。誘電体層６５に形成されたスルーホール６５Ｔ５と、スルーホール６６Ｔ５は、第１の部分６６１ａと第２の部分６６１ｂの境界およびその近傍において、第１の部分６６１ａと第２の部分６６１ｂに接続されている。
【0049】
図７（ａ）は、１７層目の誘電体層６７のパターン形成面を示している。誘電体層６７のパターン形成面には、第１のインダクタ用導体層６７１が形成されている。第１のインダクタ用導体層６７１は、第１の部分６７１ａと第２の部分６７１ｂとを含んでいる。第１および第２の部分６７１ａ，６７１ｂの各々は、互いに反対側に位置する第１端と第２端を有している。第１の部分６７１ａの第１端と第２の部分６７１ｂの第１端は、互いに接続されている。図７（ａ）では、第１の部分６７１ａと第２の部分６７１ｂの境界を点線で示している。
【0050】
誘電体層６６に形成されたスルーホール６６Ｔ１は、第１の部分６７１ａの第２端の近傍部分に接続されている。誘電体層６６に形成されたスルーホール６６Ｔ２は、第２の部分６７１ｂの第２端の近傍部分に接続されている。誘電体層６６に形成されたスルーホール６６Ｔ５は、第１の部分６７１ａと第２の部分６７１ｂの境界およびその近傍において、第１の部分６７１ａと第２の部分６７１ｂに接続されている。
【0051】
図７（ｂ）は、１８層目の誘電体層６８のパターン形成面を示している。誘電体層６８のパターン形成面には、導体層よりなるマーク６８１が形成されている。
【0052】
図２に示した積層体５０は、１層目の誘電体層５１のパターン形成面が積層体５０の底面５０Ａになり、１８層目の誘電体層６８のパターン形成面とは反対側の面が積層体５０の上面５０Ｂになるように、１層目ないし１８層目の誘電体層５１～６８が積層されて構成される。
【0053】
図８は、１層目ないし１８層目の誘電体層５１～６８が積層されて構成された積層体５０の内部を示している。図８に示したように、積層体５０の内部では、図３ないし図７に示した複数の導体層と複数のスルーホールが積層されている。なお、図８では、マーク６８１を省略している。また、図９は、図８に示した積層体５０の内部の一部を示している。具体的には、図９は、第１のインダクタ用導体層６６１、第２のインダクタ用導体層５５１およびキャパシタ用導体層５３１と、これらの導体層を接続するスルーホールとを示している。
【0054】
以下、図１に示したローパスフィルタ１の回路の構成要素と、図３ないし図７に示した積層体５０の内部の構成要素との対応関係について説明する。第１のインダクタＬ１は、図６（ｃ）に示した第１のインダクタ用導体層６６１の第１の部分６６１ａと、図７（ａ）に示した第１のインダクタ用導体層６７１の第１の部分６７１ａと、スルーホール６６Ｔ１，６６Ｔ５とによって構成されている。
【0055】
第２のインダクタＬ２は、図６（ｃ）に示した第１のインダクタ用導体層６６１の第２の部分６６１ｂと、図７（ａ）に示した第１のインダクタ用導体層６７１の第２の部分６７１ｂと、スルーホール６６Ｔ２，６６Ｔ５とによって構成されている。
【0056】
第３のインダクタＬ３の第１のインダクタ部分Ｌ３１は、図４（ｂ）に示した導体層５５１の第１の部分５５１ａによって構成されている。第３のインダクタＬ３の第２のインダクタ部分Ｌ３２は、図４（ｂ）に示した導体層５５１の第２の部分５５１ｂによって構成されている。第３のインダクタＬ３の第３のインダクタ部分Ｌ３３は、図４（ｂ）ないし図６（ｂ）に示したスルーホール５５Ｔ５，５６Ｔ５，５９Ｔ５，６０Ｔ５，６３Ｔ５，６４Ｔ５，６５Ｔ５によって構成されている。
【0057】
インダクタＬ４は、図５（ｃ）および図６（ａ）に示したインダクタ用導体層６３１，６４１と、スルーホール６３Ｔ１とによって構成されている。インダクタＬ５は、図５（ｃ）および図６（ａ）に示したインダクタ用導体層６３２，６４２と、スルーホール６３Ｔ２とによって構成されている。
【0058】
インダクタＬ６は、図５（ａ）に示した導体層５９１と、図３（ｂ）ないし図４（ｃ）に示したスルーホール５２Ｔ１，５３Ｔ１，５４Ｔ１，５５Ｔ１，５６Ｔ１とによって構成されている。インダクタＬ７は、図５（ａ）に示した導体層５９２と、図３（ｂ）ないし図４（ｃ）に示したスルーホール５２Ｔ２，５３Ｔ２，５４Ｔ２，５５Ｔ２，５６Ｔ２とによって構成されている。インダクタＬ８は、図５（ａ）に示した導体層５９３と、図３（ｂ）ないし図４（ｃ）に示したスルーホール５２Ｔ３，５３Ｔ３，５４Ｔ３，５５Ｔ３，５６Ｔ３とによって構成されている。インダクタＬ９は、図５（ａ）に示した導体層５９４と、図３（ｂ）ないし図４（ｃ）に示したスルーホール５２Ｔ４，５３Ｔ４，５４Ｔ４，５５Ｔ４，５６Ｔ４とによって構成されている。
【0059】
【0060】
キャパシタＣ２は、図３（ｃ）および図４（ａ）に示したキャパシタ用導体層５３１，５４１と、これらの導体層の間の誘電体層５３とによって構成されている。キャパシタＣ３は、図３（ｃ）および図４（ａ）に示したキャパシタ用導体層５３１，５４２と、これらの導体層の間の誘電体層５３とによって構成されている。
【0061】
キャパシタＣ４は、図３（ｂ）および図４（ａ）に示したキャパシタ用導体層５２１，５４１と、これらの導体層の間の誘電体層５２，５３とによって構成されている。キャパシタＣ５は、図３（ｂ）および図４（ａ）に示したキャパシタ用導体層５２１，５４２と、これらの導体層の間の誘電体層５２，５３とによって構成されている。
【0062】
【0063】
次に、図１ないし図９を参照して、本実施の形態に係るローパスフィルタ１の構造上の特徴について説明する。積層体５０の複数の導体層は、積層方向Ｔにおいて互いに異なる位置に配置された第１のインダクタ用導体層６６１、第２のインダクタ用導体層５５１およびキャパシタ用導体層５３１を含んでいる。第１のインダクタ用導体層６６１は、第１のインダクタＬ１と第２のインダクタＬ２の各々の少なくとも一部を構成する。第２のインダクタ用導体層５５１は、第１のインダクタ部分Ｌ３１の一部を構成する第１の部分５５１ａと、第２のインダクタ部分Ｌ３２の一部を構成する第２の部分５５１ｂとを含んでいる。キャパシタ用導体層５３１は、キャパシタＣ１～Ｃ３の各々の一部を構成する。
【0064】
積層体５０は、第１のインダクタ用導体層６６１と第２のインダクタ用導体層５５１とを接続する少なくとも１つの第１のスルーホールを含んでいる。本実施の形態では、少なくとも１つの第１のスルーホールは、直列に接続されたスルーホール５５Ｔ５，５６Ｔ５，５９Ｔ５，６０Ｔ５，６３Ｔ５，６４Ｔ５，６５Ｔ５である。図９において、符号Ｔ５は、スルーホール５５Ｔ５，５６Ｔ５，５９Ｔ５，６０Ｔ５，６３Ｔ５，６４Ｔ５，６５Ｔ５によって構成されたスルーホール列を示している。第１のインダクタ用導体層６６１と第２のインダクタ用導体層５５１は、スルーホール列Ｔ５によって接続されている。
【0065】
積層体５０は、更に、第２のインダクタ用導体層５５１の第１の部分５５１ａとキャパシタ用導体層５３１とを接続する少なくとも１つの第２のスルーホールと、第２のインダクタ用導体層５５１の第２の部分５５１ｂとキャパシタ用導体層５３１とを接続する少なくとも１つの第３のスルーホールとを含んでいる。本実施の形態では、少なくとも１つの第２のスルーホールは、直列に接続されたスルーホール５３Ｔ６，５４Ｔ６であり、少なくとも１つの第３のスルーホールは、直列に接続されたスルーホール５３Ｔ７，５４Ｔ７である。図９において、符号Ｔ６は、スルーホール５３Ｔ６，５４Ｔ６によって構成されたスルーホール列を示し、符号Ｔ７は、スルーホール５３Ｔ７，５４Ｔ７によって構成されたスルーホール列を示している。第１の部分５５１ａとキャパシタ用導体層５３１は、スルーホール列Ｔ６によって接続され、第２の部分５５１ｂとキャパシタ用導体層５３１は、スルーホール列Ｔ７によって接続されている。
【0066】
図４（ｂ）において、符号５５Ｔ５を付した円は、スルーホール５５Ｔ５を示すと共に、第２のインダクタ用導体層５５１とスルーホール５５Ｔ５との接続部分を示している。第２のインダクタ用導体層５５１は、積層方向Ｔに平行な一方向（例えばＺ方向）から見て、第２のインダクタ用導体層５５１とスルーホール５５Ｔ５との接続部分を中心とした回転対称形状を有している。すなわち、第２のインダクタ用導体層５５１は、Ｚ方向から見て、上記接続部分を通り積層方向Ｔに平行な中心軸を中心として１８０°回転させたときに、自身と一致する形状を有している。また、第１の部分５５１ａと第２の部分５５１ｂは、Ｚ方向から見て、上記中心軸を中心として１８０°回転させたときに、互いに一致する形状を有している。
【0067】
第１の部分５５１ａに接続されたスルーホール５４Ｔ６と、第２の部分５５１ｂに接続されたスルーホール５４Ｔ７は、Ｚ方向から見て、第２のインダクタ用導体層５５１とスルーホール５５Ｔ５との接続部分を中心として対称な位置に配置されている。具体的には、スルーホール５４Ｔ６とスルーホール５４Ｔ７は、上記接続部分を通り積層方向Ｔに平行な中心軸を中心として１８０°回転させたときに、互いに一致する位置に配置されている。更に、スルーホール５４Ｔ６とスルーホール５４Ｔ７は、上記接続部分を通り誘電体層５５のパターン形成面に垂直な仮想の平面を中心として対称な位置に配置されている。
【0068】
また、スルーホール５４Ｔ６に接続されたスルーホール５３Ｔ６と、スルーホール５４Ｔ７に接続されたスルーホール５３Ｔ７も、スルーホール５４Ｔ６，５４Ｔ７と同様に、Ｚ方向から見て、上記接続部分を中心として対称な位置に配置されている。従って、スルーホール列Ｔ６とスルーホール列Ｔ７は、上記接続部分を中心として対称な位置に配置されている。
【0069】
図６（ｃ）において、符号６６Ｔ５を付した円は、スルーホール６６Ｔ５を示すと共に、第１のインダクタ用導体層６６１とスルーホール６６Ｔ５との接続部分を示している。図６（ｂ）に示したスルーホール６５Ｔ５と第１のインダクタ用導体層６６１との接続部分は、積層方向Ｔに平行な一方向（例えばＺ方向）から見て、第１のインダクタ用導体層６６１とスルーホール６６Ｔ５との接続部分（符号６６Ｔ５を付した円）と一致する。第１のインダクタ用導体層６６１は、Ｚ方向から見て、スルーホール６５Ｔ５と第１のインダクタ用導体層６６１との接続部分を中心とした回転対称形状を有している。すなわち、第１のインダクタ用導体層６６１は、Ｚ方向から見て、上記接続部分を通り積層方向Ｔに平行な中心軸を中心として１８０°回転させたときに、自身と一致する形状を有している。また、第１の部分６６１ａと第２の部分６６１ｂは、Ｚ方向から見て、上記中心軸を中心として１８０°回転させたときに、互いに一致する形状を有している。
【0070】
第１のインダクタ用導体層６７１の形状は、第１のインダクタ用導体層６６１の形状と同じである。従って、第１のインダクタ用導体層６７１は、第１のインダクタ用導体層６６１と同様の回転対称形状を有している。
【0071】
図８において、記号Ｃを付した直線は、少なくとも１つの第１のスルーホール、すなわちスルーホール５５Ｔ５，５６Ｔ５，５９Ｔ５，６０Ｔ５，６３Ｔ５，６４Ｔ５，６５Ｔ５と交差し積層方向Ｔに平行な中心軸を示している。Ｚ方向から見たときに、中心軸Ｃは、誘電体層５１～６８の各々の重心と一致する。第１のインダクタ用導体層６６１，６７１および第２のインダクタ用導体層５５１に限らず、積層体５０に含まれる複数の導体層の各々は、Ｚ方向から見て、中心軸Ｃを中心として１８０°回転させたときに、自身と一致する形状または他の導体層と一致する形状を有している。また、積層体５０に含まれる複数のスルーホールの各々は、Ｚ方向から見て、中心軸Ｃを中心として１８０°回転させたときに、自身と一致する位置または他のスルーホールと一致する位置に配置されている。
【0072】
図３（ｃ）ないし図４（ｂ）に示したように、第２のインダクタ用導体層５５１とキャパシタ用導体層５３１との間には、キャパシタ用導体層５４１，５４２が介在している。Ｚ方向から見て、第２のインダクタ用導体層５５１は、キャパシタ用導体層５４１，５４２の各々の一部と重なっている。
【0073】
次に、本実施の形態に係るローパスフィルタ１の作用および効果について説明する。本実施の形態に係るローパスフィルタ１では、第１および第２のインダクタＬ１，Ｌ２の各々の少なくとも一部を構成する第１のインダクタ用導体層６６１と、第１のインダクタ部分Ｌ３１を構成する第１の部分５５１ａと第２のインダクタ部分Ｌ３２を構成する第２の部分５５１ｂとを含む第２のインダクタ用導体層５５１は、スルーホール５５Ｔ５，５６Ｔ５，５９Ｔ５，６０Ｔ５，６３Ｔ５，６４Ｔ５，６５Ｔ５（スルーホール列Ｔ５）によって接続されている。第１の部分５５１ａと、キャパシタＣ１～Ｃ３の各々の一部を構成するキャパシタ用導体層５３１は、スルーホール５３Ｔ６，５４Ｔ６（スルーホール列Ｔ６）によって接続されている。第２の部分５５１ｂとキャパシタ用導体層５３１は、スルーホール５３Ｔ７，５４Ｔ７（スルーホール列Ｔ７）によって接続されている。
【0074】
本実施の形態では、第２のインダクタ用導体層５５１の形状および長さを調整することによって、第３のインダクタＬ３のインダクタンスを調整することができる。これにより、本実施の形態によれば、阻止帯域における挿入損失の大きさを調整することができる。
【0075】
以下、第１ないし第３の比較例のローパスフィルタと比較しながら、本実施の形態に係るローパスフィルタ１の効果について説明する。始めに、第１の比較例のローパスフィルタについて説明する。第１の比較例のローパスフィルタの回路構成は、基本的には、本実施の形態に係るローパスフィルタ１の回路構成と同じである。ただし、第１の比較例のローパスフィルタでは、第３のインダクタＬ３は、並列に接続された２つのインダクタ部分を含んでいない。
【0076】
図１０は、第１の比較例のローパスフィルタの積層体の内部の一部を示す斜視図である。第１の比較例のローパスフィルタの積層体には、本実施の形態における第２のインダクタ用導体層５５１、スルーホール列Ｔ５（スルーホール５５Ｔ５，５６Ｔ５，５９Ｔ５，６０Ｔ５，６３Ｔ５，６４Ｔ５，６５Ｔ５）、スルーホール列Ｔ６（スルーホール５３Ｔ６，５４Ｔ６）およびスルーホール列Ｔ７（スルーホール５３Ｔ７，５４Ｔ７）の代わりに、第１のインダクタ用導体層６６１とキャパシタ用導体層５３１とを接続するスルーホール列Ｔ１５が設けられている。スルーホール列Ｔ１５は、複数のスルーホールが直列に接続されることによって構成されている。
【0077】
第１の比較例のローパスフィルタでは、第３のインダクタＬ３のインダクタンスは、スルーホール列Ｔ１５の形状に依存する。積層体の大きさの制限や、第１のインダクタ用導体層６６１の配置の制限により、スルーホール列Ｔ１５の形状は、導体層の形状に比べて十分に調整することができない。従って、第１の比較例では、第３のインダクタＬ３のインダクタンスを十分に調整することができない。これに対し、本実施の形態によれば、第２のインダクタ用導体層５５１によって、第３のインダクタＬ３のインダクタンスを十分に調整することができる。
【0078】
次に、第２の比較例のローパスフィルタについて説明する。第２の比較例のローパスフィルタの回路構成は、第１の比較例のローパスフィルタの回路構成と同じである。また、図１１は、第２の比較例のローパスフィルタの積層体の内部の一部を示す斜視図である。第２の比較例のローパスフィルタの積層体には、本実施の形態における第２のインダクタ用導体層５５１およびスルーホール列Ｔ７（スルーホール５３Ｔ７，５４Ｔ７）の代わりに、誘電体層５５のパターン形成面に形成された第２のインダクタ用導体層５５２が設けられている。第１のインダクタ用導体層６６１と第２のインダクタ用導体層５５２は、スルーホール列Ｔ５によって接続されている。第２のインダクタ用導体層５５２とキャパシタ用導体層５３１は、スルーホール列Ｔ６によって接続されている。
【0079】
第２の比較例のローパスフィルタでは、第２のインダクタ用導体層５５２の形状および長さによって、第３のインダクタＬ３のインダクタンスを調整することができる。しかし、第２の比較例では、スルーホール列Ｔ６によって、第３のインダクタＬ３とキャパシタ用導体層５３１が接続されている。スルーホール列Ｔ６は、キャパシタ用導体層５３１の重心から離れた位置且つキャパシタＣ２が形成される位置の近傍に接続されている。第２のインダクタ用導体層５５２によって第３のインダクタＬ３のインダクタンスを調整しようとすると、スルーホール列Ｔ６に近い位置において形成されるキャパシタＣ２のキャパシタンスのずれ量とスルーホール列Ｔ６から遠い位置において形成されるキャパシタＣ３のキャパシタンスのずれ量が異なってしまい、その結果、ローパスフィルタの特性が所望の特性からずれてしまう。そのため、第２の比較例では、ローパスフィルタの特性の調整が難しくなる。
【0080】
これに対し、本実施の形態では、第２のインダクタ用導体層５５１とキャパシタ用導体層５３１は、２つのスルーホール列Ｔ６，Ｔ７によって接続されている。本実施の形態では特に、第２のインダクタ用導体層５５１は、前述のように対称な形状を有すると共に、２つのスルーホール列Ｔ６，Ｔ７は、前述のように対称な位置に配置されている。これにより、本実施の形態によれば、第２のインダクタ用導体層５５１によって第３のインダクタＬ３のインダクタンスを調整したときに、スルーホール列Ｔ６に近い位置において形成されるキャパシタＣ２のキャパシタンスのずれ量とスルーホール列Ｔ７に近い位置において形成されるキャパシタＣ３のキャパシタンスのずれ量が異なることを抑制することができる。
【0081】
ところで、前述のように、第１のインダクタ用導体層６６１の第１の部分６６１ａは、第１のインダクタＬ１の一部を構成し、第１のインダクタ用導体層６７１の第２の部分６７１ｂは、第２のインダクタＬ２の一部を構成する。本実施の形態では、第２のインダクタ用導体層５５１の第１の部分５５１ａが第１のインダクタ部分Ｌ３１を構成し、第２のインダクタ用導体層５５１の第２の部分５５１ｂが第２のインダクタ部分Ｌ３２を構成する。第２の比較例では、第２のインダクタ用導体層５５２が第３のインダクタＬ３の一部を構成する。
【0082】
図１１に示したように、第２の比較例では、第２のインダクタ用導体層５５２は、第１の部分６６１ａ側に偏って配置されている。そのため、第２の比較例では、第１および第３のインダクタＬ１，Ｌ３間の磁気結合の大きさと、第２および第３のインダクタＬ２，Ｌ３間の磁気結合の大きさが互いに異なってしまう。また、第２のインダクタ用導体層５５２によって第３のインダクタＬ３のインダクタンスを調整しようとすると、第１および第３のインダクタＬ１，Ｌ３間の磁気結合の大きさのずれ量と、第２および第３のインダクタＬ２，Ｌ３間の磁気結合の大きさのずれ量が異なってしまう。これらのことから、第２の比較例では、ローパスフィルタの特性の調整が難しくなる。
【0083】
これに対し、本実施の形態では、第１の部分６６１ａ側には第１の部分５５１ａが配置され、第２の部分６６１ｂ側には第２の部分５５１ｂが配置されており、第２のインダクタ用導体層５５１は、第１の部分６６１ａと第２の部分６６１ｂの一方の側に偏って配置されていない。これにより、本実施の形態によれば、第２の比較例に比べて、ローパスフィルタ１の特性の調整が容易になる。
【0084】
次に、第３の比較例のローパスフィルタについて説明する。第３の比較例のローパスフィルタの回路構成は、第３の比較例のローパスフィルタの回路構成と同じである。また、図１２は、第３の比較例のローパスフィルタの積層体の内部の一部を示す斜視図である。第３の比較例のローパスフィルタの積層体には、本実施の形態における第２のインダクタ用導体層５５１、スルーホール列Ｔ６（スルーホール５３Ｔ６，５４Ｔ６）およびスルーホール列Ｔ７（スルーホール５３Ｔ７，５４Ｔ７）の代わりに、誘電体層５４のパターン形成面に形成された第２のインダクタ用導体層５４３と、誘電体層５５のパターン形成面に形成された第２のインダクタ用導体層５５３と、誘電体層５３に形成されたスルーホール５３Ｔ８と、誘電体層５４に形成されたスルーホール５４Ｔ８とが設けられている。第１のインダクタ用導体層６６１と第２のインダクタ用導体層５５３は、スルーホール列Ｔ５によって接続されている。第２のインダクタ用導体層５５３と第２のインダクタ用導体層５４３は、スルーホール５４Ｔ８によって接続されている。第２のインダクタ用導体層５４３とキャパシタ用導体層５３１は、スルーホール５３Ｔ８によって接続されている。スルーホール５３Ｔ８は、キャパシタ用導体層５３１の重心に接続されている。
【0085】
第１および第２のインダクタＬ１，Ｌ２の各々は、積層方向Ｔに平行な方向の軸に巻回されたインダクタである。第３の比較例のローパスフィルタでは、第３のインダクタＬ３として、第２のインダクタ用導体層５４３，５５３によって、積層方向Ｔに平行な方向の軸に巻回されたインダクタが形成されている。第３の比較例では、第３のインダクタＬ３によって第１および第２のインダクタＬ１，Ｌ２が発生する磁界が妨げられてしまい、Ｑ値が低下する。
【0086】
これに対し、本実施の形態では、第３のインダクタＬ３として、第３の比較例のように巻回されたインダクタを設けていない。これにより、本実施の形態によれば、Ｑ値が低下することを防止することができる。
【0087】
以上のことから、本実施の形態によれば、ローパスフィルタ１の特性が悪化することを防止しながら、阻止帯域における挿入損失の大きさを十分に調整することができる。
【0088】
次に、本実施の形態におけるその他の効果について説明する。誘電体層５１～６８を積層して積層体５０を形成する際には、スルーホールによってキャパシタ用導体層５３１が押されることにより、キャパシタ用導体層５３１がわずかに変形する。キャパシタ用導体層５３１の変形量が大きくなると、キャパシタＣ１～Ｃ３の各々のキャパシタンスが、所望の値からずれてしまい、その結果、所望の特性を得ることができなくなるおそれがある。
【0089】
これに対し、本実施の形態では、キャパシタ用導体層５３１には、２つのスルーホール列Ｔ６，Ｔ７が接続されている。これにより、本実施の形態によれば、第１の比較例のローパスフィルタのように１つのスルーホール列がキャパシタ用導体層５３１に接続されている場合に比べて、キャパシタ用導体層５３１の変形量を抑制することがでる。その結果、本実施の形態によれば、キャパシタＣ１～Ｃ３の各々のキャパシタンスが、所望の値からずれることを抑制することができる。
【0090】
また、本実施の形態では、第２のインダクタ用導体層５５１とキャパシタ用導体層５３１との間には、第２のインダクタ用導体層５５１に接続されないキャパシタ用導体層５４１，５４２が介在している。本実施の形態によれば、上述のようにキャパシタ用導体層５４１，５４２を配置することにより、積層体５０のＺ方向の寸法を小さくすることができる。第１の部分１５５１ａの第２端と第２の部分１５５１ｂの第２端は、互いに接続されている。
【0091】
［変形例］
次に、本実施の形態に係るローパスフィルタ１の第１および第２の変形例について説明する。始めに、図１３を参照して、第１の変形例について説明する。図１３は、第１の変形例の第２のインダクタ用導体層を示す説明図である。第１の変形例における積層体５０は、図４（ｂ）に示した５層目の誘電体層５５の代わりに、図１３に示した誘電体層１５５を含んでいる。誘電体層１５５のパターン形成面には、第２のインダクタ用導体層１５５１が形成されている。第２のインダクタ用導体層１５５１は、第１の部分１５５１ａと第２の部分１５５１ｂとを含んでいる。第１および第２の部分１５５１ａ，１５５１ｂの各々は、互いに反対側に位置する第１端と第２端を有している。第１の部分１５５１ａの第１端と第２の部分１５５１ｂの第１端は、互いに接続されている。図１３では、第１の部分１５５１ａと第２の部分１５５１ｂの境界を点線で示している。
次に、本実施の形態に係るローパスフィルタ１の第１および第２の変形例について説明する。始めに、図１３を参照して、第１の変形例について説明する。図１３は、第１の変形例の第２のインダクタ用導体層を示す説明図である。第１の変形例における積層体５０は、図４（ｂ）に示した５層目の誘電体層５５の代わりに、図１３に示した誘電体層１５５を含んでいる。誘電体層１５５のパターン形成面には、第２のインダクタ用導体層１５５１が形成されている。第２のインダクタ用導体層１５５１は、第１の部分１５５１ａと第２の部分１５５１ｂとを含んでいる。第１および第２の部分１５５１ａ，１５５１ｂの各々は、互いに反対側に位置する第１端と第２端を有している。第１の部分１５５１ａの第１端と第２の部分１５５１ｂの第１端は、互いに接続されている。図１３では、第１の部分１５５１ａと第２の部分１５５１ｂの境界を点線で示している。
【0092】
第１の変形例では、誘電体層５４に形成されたスルーホール５４Ｔ６（図４（ａ）参照）は、第１の部分１５５１ａの第２端の近傍部分に接続されている。また、第１の変形例では、誘電体層５４に形成されたスルーホール５４Ｔ７（図４（ａ）参照）は、第２の部分１５５１ｂの第２端の近傍部分に接続されている。
【0093】
また、誘電体層１５５には、スルーホール１５５Ｔ１，１５５Ｔ２，１５５Ｔ３，１５５Ｔ４，１５５Ｔ５が形成されている。誘電体層５４に形成されたスルーホール５４Ｔ１～５４Ｔ４（図４（ａ）参照）は、それぞれ、スルーホール１５５Ｔ１～１５５Ｔ４に接続されている。スルーホール１５５Ｔ５は、第１の部分１５５１ａと第２の部分１５５１ｂの境界およびその近傍において、第１の部分１５５１ａと第２の部分１５５１ｂに接続されている。スルーホール１５５Ｔ１～１５５Ｔ５は、それぞれ、図４（ｃ）に示した誘電体層５６に形成されたスルーホール５６Ｔ１～５６Ｔ５に接続されている。
【0094】
第１の部分１５５１ａは、第３のインダクタＬ３の第１のインダクタ部分Ｌ３１（図１参照）を構成する。第２の部分１５５１ｂは、第３のインダクタＬ３の第２のインダクタ部分Ｌ３２（図１参照）を構成する。第２のインダクタ用導体層１５５１は、積層方向Ｔに平行な一方向（例えばＺ方向）から見て、第２のインダクタ用導体層１５５１とスルーホール１５５Ｔ５との接続部分を通り積層方向Ｔに直交する対称軸を中心とした線対称形状を有している。
【0095】
次に、図１４を参照して、第２の変形例について説明する。図１４は、第２の変形例の第１のインダクタ用導体層を示す説明図である。第２の変形例における積層体５０は、図６（ｃ）に示した１６層目の誘電体層６６の代わりに、図１４に示した誘電体層１６６を含んでいる。誘電体層１６６のパターン形成面には、第１のインダクタ用導体層１６６１が形成されている。第１のインダクタ用導体層１６６１は、第１の部分１６６１ａと第２の部分１６６１ｂとを含んでいる。第１および第２の部分１６６１ａ，１６６１ｂの各々は、互いに反対側に位置する第１端と第２端を有している。第１の部分１６６１ａの第１端と第２の部分１６６１ｂの第１端は、互いに接続されている。図１４では、第１の部分１６６１ａと第２の部分１６６１ｂの境界を点線で示している。
【0096】
また、誘電体層１６６には、スルーホール１６６Ｔ１，１６６Ｔ２，１６６Ｔ５が形成されている。スルーホール１６６Ｔ１は、第１の部分１６６１ａの第２端の近傍部分に接続されている。スルーホール１６６Ｔ２は、第２の部分１６６１ｂの第２端の近傍部分に接続されている。スルーホール１６６Ｔ５は、第１の部分１６６１ａと第２の部分１６６１ｂの境界およびその近傍において、第１の部分１６６１ａと第２の部分１６６１ｂに接続されている。
【0097】
第２の変形例では、誘電体層６５に形成されたスルーホール６５Ｔ１（図６（ｂ）参照）が第１の部分１６６１ａの第２端の近傍部分に接続されるように、積層体５０が構成されている。例えば、導体層６３１，６４１（図５（ｃ）および図６（ａ）参照）の形状を調整することによって、スルーホール６５Ｔ１を第１の部分１６６１ａの第２端の近傍部分に接続することができる。同様に、第２の変形例では、誘電体層６５に形成されたスルーホール６５Ｔ２（図６（ｂ）参照）が、第２の部分１６６１ｂの第２端の近傍部分に接続されるように、積層体５０が構成されている。同様に、第２の変形例では、誘電体層６５に形成されたスルーホール６５Ｔ５（図６（ｂ）参照）が、第１の部分１６６１ａと第２の部分１６６１ｂの境界およびその近傍において、第１の部分１６６１ａと第２の部分１６６１ｂに接続されるように、積層体５０が構成されている。
【0098】
図示しないが、第２の変形例における積層体５０は、図７（ａ）に示した１７層目の誘電体層６７の代わりに、第１のインダクタ用導体層１６６１と同じ形状の第１のインダクタ用導体層が形成された誘電体層を含んでいる。誘電体層１６６に形成されたスルーホール１６６Ｔ１は、図示しない第１のインダクタ用導体層の第１の部分の第２端の近傍部分に接続されている。誘電体層１６６に形成されたスルーホール１６６Ｔ２は、図示しない第１のインダクタ用導体層の第２の部分の第２端の近傍部分に接続されている。誘電体層１６６に形成されたスルーホール１６６Ｔ５は、図示しない第１のインダクタ用導体層の第１の部分と第２の部分の境界およびその近傍において、図示しない第１のインダクタ用導体層の第１の部分と第２の部分に接続されている。
【0099】
第１のインダクタ用導体層１６６１の第１の部分１６６１ａと、図示しない第１のインダクタ用導体層の第１の部分は、第１のインダクタＬ１（図１参照）を構成する。第１のインダクタ用導体層１６６１の第２の部分１６６１ｂと、図示しない第１のインダクタ用導体層の第２の部分は、第２のインダクタＬ２（図１参照）を構成する。第１のインダクタ用導体層１６６１は、積層方向Ｔに平行な一方向（例えばＺ方向）から見て、第１のインダクタ用導体層１６６１とスルーホール６５Ｔ５との接続部分を通り積層方向Ｔに直交する対称軸を中心とした線対称形状を有している。第２の変形例では特に、上記対称軸は、図１４における上下方向に平行である。図示しない第１のインダクタ用導体層は、第１のインダクタ用導体層１６６１と同様の線対称形状を有している。
【0100】
［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。本実施の形態に係るローパスフィルタ１の回路構成は、図１を参照して説明した第１の実施の形態に係るローパスフィルタ１の回路構成と同じである。また、本実施の形態に係るローパスフィルタ１は、第１の実施の形態に係るローパスフィルタ１と同様に、図２に示した積層体５０および端子１１１～１１６を備えている。
次に、本発明の第２の実施の形態について説明する。本実施の形態に係るローパスフィルタ１の回路構成は、図１を参照して説明した第１の実施の形態に係るローパスフィルタ１の回路構成と同じである。また、本実施の形態に係るローパスフィルタ１は、第１の実施の形態に係るローパスフィルタ１と同様に、図２に示した積層体５０および端子１１１～１１６を備えている。
【0101】
本実施の形態における積層体５０は、第１の実施の形態における誘電体層５１～６８の代わりに、積層された１７層の誘電体層を有している。以下、この１７層の誘電体層を、下から順に１層目ないし１７層目の誘電体層と呼ぶ。また、１層目ないし１７層目の誘電体層を符号７１～８７で表す。
【0102】
図１５（ａ）は、１層目の誘電体層７１のパターン形成面を示している。誘電体層７１には、導体層およびスルーホールは形成されていない。
【0103】
図１５（ｂ）は、２層目の誘電体層７２のパターン形成面を示している。誘電体層７２のパターン形成面には、キャパシタ用導体層７２１が形成されている。また、誘電体層７２には、スルーホール７２Ｔ１，７２Ｔ２，７２Ｔ３，７２Ｔ４が形成されている。スルーホール７２Ｔ１～７２Ｔ４は、導体層７２１に接続されている。
【0104】
図１５（ｃ）は、３層目の誘電体層７３のパターン形成面を示している。誘電体層７３のパターン形成面には、キャパシタ用導体層７３１と、導体層７３２，７３３，７３４，７３５が形成されている。導体層７３２，７３３，７３４，７３５は、それぞれ、端子１１１，１１４，１１３，１１６（図２参照）に接続されている。誘電体層７２に形成されたスルーホール７２Ｔ１～７２Ｔ４は、それぞれ、導体層７３２～７３５に接続されている。また、誘電体層７３には、スルーホール７３Ｔ６，７３Ｔ７が形成されている。スルーホール７３Ｔ６，７３Ｔ７は、導体層７３１に接続されている。
【0105】
図１６（ａ）は、４層目の誘電体層７４のパターン形成面を示している。誘電体層７４のパターン形成面には、キャパシタ用導体層７４１，７４２が形成されている。導体層７４１は、端子１１２（図２参照）に接続されている。導体層７４２は、端子１１５（図２参照）に接続されている。また、誘電体層７４には、スルーホール７４Ｔ６，７４Ｔ７が形成されている。誘電体層７３に形成されたスルーホール７３Ｔ６，７３Ｔ７は、それぞれ、スルーホール７４Ｔ６，７４Ｔ７に接続されている。
【0106】
図１６（ｂ）は、５層目の誘電体層７５のパターン形成面を示している。誘電体層７５のパターン形成面には、第２のインダクタ用導体層７５１が形成されている。第２のインダクタ用導体層７５１は、第１の部分７５１ａと第２の部分７５１ｂとを含んでいる。第１および第２の部分７５１ａ，７５１ｂの各々は、互いに反対側に位置する第１端と第２端を有している。第１の部分７５１ａの第１端と第２の部分７５１ｂの第１端は、互いに接続されている。図１６（ｂ）では、第１の部分７５１ａと第２の部分７５１ｂの境界を点線で示している。誘電体層７４に形成されたスルーホール７４Ｔ６は、第１の部分７５１ａの第２端の近傍部分に接続されている。誘電体層７４に形成されたスルーホール７４Ｔ７は、第２の部分７５１ｂの第２端の近傍部分に接続されている。
【0107】
また、誘電体層７５には、スルーホール７５Ｔ５が形成されている。スルーホール７５Ｔ５は、第１の部分７５１ａと第２の部分７５１ｂの境界およびその近傍において、第１の部分７５１ａと第２の部分７５１ｂに接続されている。
【0108】
図１６（ｃ）は、６層目ないし１１層目の誘電体層７６～８１の各々のパターン形成面を示している。誘電体層７６～８１の各々には、スルーホール７６Ｔ５が形成されている。誘電体層７５に形成されたスルーホール７５Ｔ５は、誘電体層７６に形成されたスルーホール７６Ｔ５に接続されている。また、誘電体層７６～８１では、上下に隣接するスルーホール７６Ｔ５同士が互いに接続されている。
【0109】
図１７（ａ）は、１２層目の誘電体層８２のパターン形成面を示している。誘電体層８２のパターン形成面には、インダクタ用導体層８２１，８２２が形成されている。導体層８２１，８２２の各々は、互いに反対側に位置する第１端と第２端を有している。導体層８２１の第１端は、端子１１２（図２参照）に接続されている。導体層８２２の第１端は、端子１１５（図２参照）に接続されている。また、誘電体層８２には、スルーホール８２Ｔ１，８２Ｔ２，８２Ｔ５が形成されている。スルーホール８２Ｔ１は、導体層８２１の第２端の近傍部分に接続されている。スルーホール８２Ｔ２は、導体層８２２の第２端の近傍部分に接続されている。誘電体層８１に形成されたスルーホール７６Ｔ５は、スルーホール８２Ｔ５に接続されている。
【0110】
図１７（ｂ）は、１３層目の誘電体層８３のパターン形成面を示している。誘電体層８３のパターン形成面には、インダクタ用導体層８３１，８３２が形成されている。導体層８３１，８３２の各々は、互いに反対側に位置する第１端と第２端を有している。導体層８３１の第１端は、端子１１２（図２参照）に接続されている。導体層８３２の第１端は、端子１１５（図２参照）に接続されている。また、誘電体層８３には、スルーホール８３Ｔ１，８３Ｔ２，８３Ｔ５が形成されている。誘電体層８２に形成されたスルーホール８２Ｔ１と、スルーホール８３Ｔ１は、導体層８３１の第２端の近傍部分に接続されている。誘電体層８２に形成されたスルーホール８２Ｔ２と、スルーホール８３Ｔ２は、導体層８３２の第２端の近傍部分に接続されている。誘電体層８２に形成されたスルーホール８２Ｔ５は、スルーホール８３Ｔ５に接続されている。
【0111】
図１７（ｃ）は、１４層目の誘電体層８４のパターン形成面を示している。誘電体層８４には、スルーホール８４Ｔ１，８４Ｔ２，８４Ｔ５が形成されている。誘電体層８３に形成されたスルーホール８３Ｔ１，８３Ｔ２，８３Ｔ５は、それぞれ、スルーホール８４Ｔ１，８４Ｔ２，８４Ｔ５に接続されている。
【0112】
図１８（ａ）は、１５層目の誘電体層８５のパターン形成面を示している。誘電体層８５のパターン形成面には、第１のインダクタ用導体層８５１が形成されている。第１のインダクタ用導体層８５１は、第１の部分８５１ａと第２の部分８５１ｂとを含んでいる。第１および第２の部分８５１ａ，８５１ｂの各々は、互いに反対側に位置する第１端と第２端を有している。第１の部分８５１ａの第１端と第２の部分８５１ｂの第１端は、互いに接続されている。図１８（ａ）では、第１の部分８５１ａと第２の部分８５１ｂの境界を点線で示している。
【0113】
また、誘電体層８５には、スルーホール８５Ｔ１，８５Ｔ２，８５Ｔ５が形成されている。誘電体層８４に形成されたスルーホール８４Ｔ１と、スルーホール８５Ｔ１は、第１の部分８５１ａの第２端の近傍部分に接続されている。誘電体層８４に形成されたスルーホール８４Ｔ２と、スルーホール８５Ｔ２は、第２の部分８５１ｂの第２端の近傍部分に接続されている。誘電体層８４に形成されたスルーホール８４Ｔ５と、スルーホール８５Ｔ５は、第１の部分８５１ａと第２の部分８５１ｂの境界およびその近傍において、第１の部分８５１ａと第２の部分８５１ｂに接続されている。
【0114】
図１８（ｂ）は、１６層目の誘電体層８６のパターン形成面を示している。誘電体層８６のパターン形成面には、第１のインダクタ用導体層８６１が形成されている。第１のインダクタ用導体層８６１は、第１の部分８６１ａと第２の部分８６１ｂとを含んでいる。第１および第２の部分８６１ａ，８６１ｂの各々は、互いに反対側に位置する第１端と第２端を有している。第１の部分８６１ａの第２端と第２の部分８６１ｂの第２端は、互いに接続されている。図１８（ｂ）では、第１の部分８６１ａと第２の部分８６１ｂの境界を点線で示している。
【0115】
誘電体層８５に形成されたスルーホール８５Ｔ１は、第１の部分８６１ａの第２端の近傍部分に接続されている。誘電体層８５に形成されたスルーホール８５Ｔ２は、第２の部分８６１ｂの第２端の近傍部分に接続されている。誘電体層８５に形成されたスルーホール８５Ｔ５は、第１の部分８６１ａと第２の部分８６１ｂの境界およびその近傍において、第１の部分８６１ａと第２の部分８６１ｂに接続されている。
【0116】
図１８（ｃ）は、１７層目の誘電体層８７のパターン形成面を示している。誘電体層８７のパターン形成面には、導体層よりなるマーク８７１が形成されている。
【0117】
本実施の形態における積層体５０（図２参照）は、１層目の誘電体層７１のパターン形成面が積層体５０の底面５０Ａになり、１７層目の誘電体層８７のパターン形成面とは反対側の面が積層体５０の上面５０Ｂになるように、１層目ないし１７層目の誘電体層７１～８７が積層されて構成される。
【0118】
図１９は、１層目ないし１７層目の誘電体層７１～８７が積層されて構成された積層体５０の内部を示している。図１９に示したように、積層体５０の内部では、図１５ないし図１８に示した複数の導体層と複数のスルーホールが積層されている。なお、図１９では、マーク８７１を省略している。また、図２０は、図１９に示した積層体５０の内部の一部を示している。具体的には、図２０は、第１のインダクタ用導体層８５１、第２のインダクタ用導体層７５１およびキャパシタ用導体層７３１と、これらの導体層を接続するスルーホールとを示している。
【0119】
以下、図１に示したローパスフィルタ１の回路の構成要素と、図１５ないし図１８に示した積層体５０の内部の構成要素との対応関係について説明する。第１のインダクタＬ１は、図１８（ａ）に示した第１のインダクタ用導体層８５１の第１の部分８５１ａと、図１８（ｂ）に示した第１のインダクタ用導体層８６１の第１の部分８６１ａと、スルーホール８５Ｔ１，８５Ｔ５とによって構成されている。
【0120】
第２のインダクタＬ２は、図１８（ａ）に示した第１のインダクタ用導体層８５１の第２の部分８５１ｂと、図１８（ｂ）に示した第１のインダクタ用導体層８６１の第２の部分８６１ｂと、スルーホール８５Ｔ２，８５Ｔ５とによって構成されている。
【0121】
第３のインダクタＬ３の第１のインダクタ部分Ｌ３１は、図１６（ｂ）に示した導体層７５１の第１の部分７５１ａによって構成されている。第３のインダクタＬ３の第２のインダクタ部分Ｌ３２は、図１６（ｂ）に示した導体層７５１の第２の部分７５１ｂによって構成されている。第３のインダクタＬ３の第３のインダクタ部分Ｌ３３は、図１６（ｂ）ないし図１７（ｃ）に示したスルーホール７５Ｔ５，７６Ｔ５，８２Ｔ５，８３Ｔ５，８４Ｔ５によって構成されている。
【0122】
インダクタＬ４は、図１７（ａ）および図１７（ｂ）に示したインダクタ用導体層８２１，８３１と、スルーホール８２Ｔ１とによって構成されている。インダクタＬ５は、図１７（ａ）および図１７（ｂ）に示したインダクタ用導体層８２２，８３２と、スルーホール８２Ｔ２とによって構成されている。
【0123】
インダクタＬ６は、図１５（ｃ）に示した導体層７３２と、図１５（ｂ）に示したスルーホール７２Ｔ１とによって構成されている。インダクタＬ７は、図１５（ｃ）に示した導体層７３３と、図１５（ｂ）に示したスルーホール７２Ｔ２とによって構成されている。インダクタＬ８は、図１５（ｃ）に示した導体層７３４と、図１５（ｂ）に示したスルーホール７２Ｔ３とによって構成されている。インダクタＬ９は、図１５（ｃ）に示した導体層７３５と、図１５（ｂ）に示したスルーホール７２Ｔ４とによって構成されている。
【0124】
【0125】
キャパシタＣ２は、図１５（ｃ）および図１６（ａ）に示したキャパシタ用導体層７３１，７４１と、これらの導体層の間の誘電体層７３とによって構成されている。キャパシタＣ３は、図１５（ｃ）および図１６（ａ）に示したキャパシタ用導体層７３１，７４２と、これらの導体層の間の誘電体層７３とによって構成されている。
【0126】
キャパシタＣ４は、図１５（ｂ）および図１６（ａ）に示したキャパシタ用導体層７２１，７４１と、これらの導体層の間の誘電体層７２，７３とによって構成されている。キャパシタＣ５は、図１５（ｂ）および図１６（ａ）に示したキャパシタ用導体層７２１，７４２と、これらの導体層の間の誘電体層７２，７３とによって構成されている。
【0127】
【0128】
次に、図１５ないし図２０を参照して、本実施の形態に係るローパスフィルタ１の構造上の特徴について説明する。積層体５０の複数の導体層は、積層方向Ｔにおいて互いに異なる位置に配置された第１のインダクタ用導体層８５１、第２のインダクタ用導体層７５１およびキャパシタ用導体層７３１を含んでいる。第１のインダクタ用導体層８５１は、第１のインダクタＬ１と第２のインダクタＬ２の各々の少なくとも一部を構成する。第２のインダクタ用導体層７５１は、第１のインダクタ部分Ｌ３１の一部を構成する第１の部分７５１ａと、第２のインダクタ部分Ｌ３２の一部を構成する第２の部分７５１ｂとを含んでいる。キャパシタ用導体層７３１は、キャパシタＣ１～Ｃ３の各々の一部を構成する。
【0129】
第１のインダクタ用導体層８５１と第２のインダクタ用導体層７５１は、直列に接続されたスルーホール７５Ｔ５，７６Ｔ５，８２Ｔ５，８３Ｔ５，８４Ｔ５（第１のスルーホール）によって構成されたスルーホール列Ｔ２５によって接続されている。第１の部分７５１ａとキャパシタ用導体層７３１は、直列に接続されたスルーホール７３Ｔ６，７４Ｔ６（第２のスルーホール）によって構成されたスルーホール列Ｔ２６によって接続されている。第２の部分７５１ｂとキャパシタ用導体層７３１は、直列に接続されたスルーホール７３Ｔ７，７４Ｔ７（第３のスルーホール）によって構成されたスルーホール列Ｔ２７によって接続されている。
【0130】
第２のインダクタ用導体層７５１は、積層方向Ｔに平行な一方向（例えばＺ方向）から見て、第２のインダクタ用導体層７５１とスルーホール７５Ｔ５との接続部分を通り積層方向Ｔに平行な中心軸を中心として１８０°回転させたときに、自身と一致する形状を有している。また、第１の部分７５１ａと第２の部分７５１ｂは、Ｚ方向から見て、上記中心軸を中心として１８０°回転させたときに、互いに一致する形状を有している。スルーホール列Ｔ２６とスルーホール列Ｔ２７は、上記接続部分を中心として対称な位置に配置されている。
【0131】
第１のインダクタ用導体層８５１は、Ｚ方向から見て、スルーホール８４Ｔ５と第１のインダクタ用導体層８５１との接続部分を通り積層方向Ｔに平行な中心軸を中心として１８０°回転させたときに、自身と一致する形状を有している。また、第１の部分８５１ａと第２の部分８５１ｂは、Ｚ方向から見て、上記中心軸を中心として１８０°回転させたときに、互いに一致する形状を有している。
【0132】
第１のインダクタ用導体層８６１の形状は、第１のインダクタ用導体層８５１の形状と同じである。従って、第１のインダクタ用導体層８６１は、第１のインダクタ用導体層８５１と同様の回転対称形状を有している。
【0133】
図１９において、記号Ｃを付した直線は、スルーホール７５Ｔ５，７６Ｔ５，８２Ｔ５，８３Ｔ５，８４Ｔ５（第１のスルーホール）と交差し積層方向Ｔに平行な中心軸を示している。Ｚ方向から見たときに、中心軸Ｃは、誘電体層７１～８７の各々の重心と一致する。第１のインダクタ用導体層８５１，８６１および第２のインダクタ用導体層７５１に限らず、積層体５０に含まれる複数の導体層の各々は、Ｚ方向から見て、中心軸Ｃを中心として１８０°回転させたときに、自身と一致する形状または他の導体層と一致する形状を有している。また、積層体５０に含まれる複数のスルーホールの各々は、Ｚ方向から見て、中心軸Ｃを中心として１８０°回転させたときに、自身と一致する位置または他のスルーホールと一致する位置に配置されている。
【0134】
図１５（ｃ）ないし図１６（ｂ）に示したように、第２のインダクタ用導体層７５１とキャパシタ用導体層７３１との間には、キャパシタ用導体層７４１，７４２が介在している。Ｚ方向から見て、第２のインダクタ用導体層７５１は、キャパシタ用導体層７４１，７４２の各々の一部と重なっている。
【0135】
本実施の形態におけるその他の構成、作用および効果は、第１の実施の形態と同様である。
【0136】
［シミュレーション］
次に、シミュレーションによって求めた第１の実施の形態に係るローパスフィルタ１と第２の実施の形態に係るローパスフィルタ１の各々特性の一例について説明する。シミュレーションでは、第１のモデルと第２のモデルを用いた。第１のモデルは、第１の実施の形態に係るローパスフィルタ１に対応するモデルである。第２のモデルは、第２の実施の形態に係るローパスフィルタ１に対応するモデルである。
次に、シミュレーションによって求めた第１の実施の形態に係るローパスフィルタ１と第２の実施の形態に係るローパスフィルタ１の各々特性の一例について説明する。シミュレーションでは、第１のモデルと第２のモデルを用いた。第１のモデルは、第１の実施の形態に係るローパスフィルタ１に対応するモデルである。第２のモデルは、第２の実施の形態に係るローパスフィルタ１に対応するモデルである。
【0137】
図２１は、第１および第２のモデルの各々の通過減衰特性を示す特性図である。図２２は、第１および第２のモデルの各々の挿入損失を示す特性図である。図２３は、第１および第２のモデルの各々の第１の入出力ポート２（図１参照）の反射損失を示す特性図である。図２４は、第１および第２のモデルの各々の第２の入出力ポート３（図１参照）の反射損失を示す特性図である。図２１ないし図２４において、横軸は周波数を示している。図２１の縦軸は減衰量を示している。図２２の縦軸は挿入損失を示している。図２３および図２４の各々の縦軸は反射損失を示している。
【0138】
図２１において、符号９１を付した曲線は、第１のモデルの通過減衰特性を示し、符号９２を付した曲線は、第２のモデルの通過減衰特性を示している。図２２において、符号９３を付した曲線は、第１のモデルの挿入損失を示し、符号９４を付した曲線は、第２のモデルの挿入損失を示している。図２３において、符号９５を付した曲線は、第１のモデルの反射損失を示し、符号９６を付した曲線は、第２のモデルの反射損失を示している。図２４において、符号９７を付した曲線は、第１のモデルの反射損失を示し、符号９８を付した曲線は、第２のモデルの反射損失を示している。
【0139】
図２１に示したように、第１のモデルと第２のモデルの各々において、遮断周波数近傍の阻止帯域に、２つの減衰極が表れている。この２つの減衰極の周波数は、主に、第３のインダクタＬ３によって調整される。第１のモデルと第２のモデルでは、第３のインダクタＬ３の第１および第２のインダクタ部分Ｌ３１，Ｌ３２を構成する第２のインダクタ用導体層の形状が、互いに異なっている。シミュレーションの結果から、第２のインダクタ用導体層の形状を調整することによって、減衰極を調整できると共に、阻止帯域における挿入損失を調整することができることが分かる。
【0140】
なお、本発明は、上記各実施の形態に限定されず、種々の変更が可能である。例えば、請求の範囲の要件を満たす限り、本発明の積層型ローパスフィルタの構成、ならびに、インダクタ用導体層およびキャパシタ用導体層の形状は、各実施の形態に示した例に限られず、任意である。
【符号の説明】
【0141】
１…ローパスフィルタ、２…第１の入出力ポート、３…第２の入出力ポート、５０…積層体、５０Ａ…底面、５０Ｂ…上面、５０Ｃ～５０Ｆ…側面、５１～６８…誘電体層、５３１…キャパシタ用導体層、５５１…第２のインダクタ用導体層、５５１ａ…第１の部分、５５１ｂ…第２の部分、６６１，６７１…第１のインダクタ用導体層、Ｃ１～Ｃ６…キャパシタ、Ｌ１…第１のインダクタ、Ｌ２…第２のインダクタ、Ｌ３…第３のインダクタ、Ｌ３１…第１のインダクタ部分、Ｌ３２…第２のインダクタ部分、Ｌ３３…第３のインダクタ部分、Ｌ４～Ｌ９…インダクタ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】