(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022148841
(43)【公開日】2022-10-06
(54)【発明の名称】撮像素子及び撮像装置
(51)【国際特許分類】
H01L 27/146 20060101AFI20220929BHJP
H04N 5/369 20110101ALI20220929BHJP
【ＦＩ】
H01L27/146 A
H04N5/369
【審査請求】未請求
【請求項の数】23
【出願形態】ＯＬ
(21)【出願番号】P 2021050667
(22)【出願日】2021-03-24
(71)【出願人】
【識別番号】316005926
【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】高橋 洋
(72)【発明者】
【氏名】池原 成拓
(72)【発明者】
【氏名】飯島 匡
【テーマコード（参考）】
4M118
5C024
【Ｆターム（参考）】
4M118AA10
4M118AB01
4M118AB03
4M118BA14
4M118CA03
4M118CA22
4M118DD04
4M118EA01
4M118EA14
4M118FA06
4M118FA24
4M118FA26
4M118FA28
4M118FA29
4M118FA38
4M118GA02
4M118GB03
4M118GB07
4M118GC08
4M118GD03
4M118GD04
4M118GD07
5C024CX03
5C024CX32
5C024CY47
5C024EX12
5C024GX14
5C024GY31
(57)【要約】
【課題】画素に配置される複数の光電変換部同士を分離する。
【解決手段】本開示の撮像素子は、画素と、オーバーフローパスと、画素分離部と、画素分離電極と、画素内分離部と、画素内分離電極とを有する。画素は、表面側に配線領域が配置される半導体基板に形成されて被写体からの入射光の光電変換を行って電荷を生成する複数の光電変換部を備える。オーバーフローパスは、複数の光電変換部同士において電荷を相互に転送する。画素分離部は、画素の境界に配置される。画素分離電極は、画素分離部に配置されて第１のバイアス電圧が印加される。画素内分離部は、複数の光電変換部を分離する。画素内分離電極は、画素内分離部に配置されて第２のバイアス電圧が印加される。
【選択図】図３
【解決手段】本開示の撮像素子は、画素と、オーバーフローパスと、画素分離部と、画素分離電極と、画素内分離部と、画素内分離電極とを有する。画素は、表面側に配線領域が配置される半導体基板に形成されて被写体からの入射光の光電変換を行って電荷を生成する複数の光電変換部を備える。オーバーフローパスは、複数の光電変換部同士において電荷を相互に転送する。画素分離部は、画素の境界に配置される。画素分離電極は、画素分離部に配置されて第１のバイアス電圧が印加される。画素内分離部は、複数の光電変換部を分離する。画素内分離電極は、画素内分離部に配置されて第２のバイアス電圧が印加される。
【選択図】図３
【特許請求の範囲】
【請求項1】
表面側に配線領域が配置される半導体基板に形成されて被写体からの入射光の光電変換を行って電荷を生成する複数の光電変換部を備える画素と、
前記複数の光電変換部同士において電荷を相互に転送するオーバーフローパスと、
前記画素の境界に配置される画素分離部と、
前記画素分離部に配置されて第１のバイアス電圧が印加される画素分離電極と、
前記複数の光電変換部を分離する画素内分離部と、
前記画素内分離部に配置されて第２のバイアス電圧が印加される画素内分離電極と、
前記生成された電荷を保持する電荷保持部と、
前記複数の光電変換部毎に配置されて前記光電変換部により生成される電荷を前記電荷保持部に転送して保持させる複数の電荷転送部と、
前記保持された電荷に基づいて画像信号を生成する画像信号生成部と
を有する撮像素子。
前記複数の光電変換部同士において電荷を相互に転送するオーバーフローパスと、
前記画素の境界に配置される画素分離部と、
前記画素分離部に配置されて第１のバイアス電圧が印加される画素分離電極と、
前記複数の光電変換部を分離する画素内分離部と、
前記画素内分離部に配置されて第２のバイアス電圧が印加される画素内分離電極と、
前記生成された電荷を保持する電荷保持部と、
前記複数の光電変換部毎に配置されて前記光電変換部により生成される電荷を前記電荷保持部に転送して保持させる複数の電荷転送部と、
前記保持された電荷に基づいて画像信号を生成する画像信号生成部と
を有する撮像素子。
【請求項2】
前記画素内分離電極は、前記オーバーフローパスの電位障壁を調整するための前記第２のバイアス電圧が印加される請求項１に記載の撮像素子。
【請求項3】
前記複数の電荷転送部は、前記複数の光電変換部によりそれぞれ生成される電荷を前記電荷保持部に共通に転送して前記電荷保持部に前記複数の光電変換部により生成される電荷を同時にまとめて保持させるまとめ転送と前記複数の光電変換部によりそれぞれ生成される電荷を前記電荷保持部に個別に転送する個別転送とを行い、
前記画像信号生成部は、前記まとめ転送により前記電荷保持部にまとめて保持された電荷に基づいて前記画像信号を生成するとともに前記個別転送により前記電荷保持部に個別に保持されたそれぞれの電荷に基づいて前記被写体を瞳分割して像面位相差を検出するための複数の位相差信号を生成する
請求項１に記載の撮像素子。
前記画像信号生成部は、前記まとめ転送により前記電荷保持部にまとめて保持された電荷に基づいて前記画像信号を生成するとともに前記個別転送により前記電荷保持部に個別に保持されたそれぞれの電荷に基づいて前記被写体を瞳分割して像面位相差を検出するための複数の位相差信号を生成する
請求項１に記載の撮像素子。
【請求項4】
前記オーバーフローパスは、前記画素内分離部及び前記画素分離部の間に配置される請求項１に記載の撮像素子。
【請求項5】
前記画素は、複数の前記画素内分離部を備え、
前記オーバーフローパスは、複数の前記画素内分離部の間に配置される
請求項１に記載の撮像素子。
前記オーバーフローパスは、複数の前記画素内分離部の間に配置される
請求項１に記載の撮像素子。
【請求項6】
前記画素内分離電極は、前記まとめ転送により転送される電荷が生成される際と前記個別転送により転送される電荷が生成される際とにおいて異なる前記第２のバイアス電圧が印加される請求項３に記載の撮像素子。
【請求項7】
前記画素内分離電極は、前記光電変換部における前記電荷の蓄積容量を調整するための前記第２のバイアス電圧が印加される請求項１に記載の撮像素子。
【請求項8】
前記画素内分離部は、前記半導体基板の裏面側に配置される請求項１に記載の撮像素子。
【請求項9】
前記画素における前記半導体基板の表面側に配置されて前記複数の光電変換部を分離する半導体領域である画素内分離領域を更に有する請求項８に記載の撮像素子。
【請求項10】
前記半導体基板の表面側に配置される前記画素内分離部である第２の画素内分離部と、
前記第２の画素内分離部に配置される前記画素内分離電極である第２の画素内分離電極と
を更に有する請求項８に記載の撮像素子。
前記第２の画素内分離部に配置される前記画素内分離電極である第２の画素内分離電極と
を更に有する請求項８に記載の撮像素子。
【請求項11】
前記第２の画素内分離電極は、前記画素内分離電極とは異なる前記第２のバイアス電圧が印加される請求項１０に記載の撮像素子。
【請求項12】
前記半導体基板の裏面側に配置されて前記画素内分離電極に前記第２のバイアス電圧を印加する画素内分離部配線を更に有する請求項８に記載の撮像素子。
【請求項13】
前記画素内分離部配線は、透明な部材により構成される請求項１２に記載の撮像素子。
【請求項14】
前記画素内分離部配線は、前記複数の光電変換部を覆う形状に構成される請求項１３に記載の撮像素子。
【請求項15】
前記画素内分離部及び前記画素内分離電極は、前記半導体基板を貫通する形状に構成される請求項１に記載の撮像素子。
【請求項16】
前記画素分離電極は、前記光電変換部における前記電荷の蓄積容量を調整するための前記第１のバイアス電圧が印加される請求項１に記載の撮像素子。
【請求項17】
前記画素分離部は、前記半導体基板の裏面側に配置される請求項１に記載の撮像素子。
【請求項18】
前記半導体基板の表面側に配置される前記画素分離部である第２の画素分離部と、
前記第２の画素分離部に配置される前記画素分離電極である第２の画素分離電極と
を更に有する請求項１７に記載の撮像素子。
前記第２の画素分離部に配置される前記画素分離電極である第２の画素分離電極と
を更に有する請求項１７に記載の撮像素子。
【請求項19】
前記半導体基板の裏面側に配置されて前記画素分離部に前記第１のバイアス電圧を伝達する画素分離部配線を更に有する請求項１７に記載の撮像素子。
【請求項20】
前記画素分離部及び前記画素分離電極は、前記半導体基板を貫通する形状に構成される請求項１に記載の撮像素子。
【請求項21】
前記画素内分離電極は、透明な部材により構成される請求項１に記載の撮像素子。
【請求項22】
前記画素分離電極は、透明な部材により構成される請求項１に記載の撮像素子。
【請求項23】
表面側に配線領域が配置される半導体基板に形成されて被写体からの入射光の光電変換を行って電荷を生成する複数の光電変換部を備える画素と、
前記複数の光電変換部同士において電荷を相互に転送するオーバーフローパスと、
前記画素の境界に配置される画素分離部と、
前記画素分離部に配置されて第１のバイアス電圧が印加される画素分離電極と、
前記複数の光電変換部を分離する画素内分離部と、
前記画素内分離部に配置されて第２のバイアス電圧が印加される画素内分離電極と、
前記生成された電荷を保持する電荷保持部と、
前記複数の光電変換部毎に配置されて前記光電変換部により生成される電荷を前記電荷保持部に転送して保持させる複数の電荷転送部と、
前記保持された電荷に基づいて画像信号を生成する画像信号生成部と、
前記生成された画像信号を処理する処理回路と
を有する撮像装置。
前記複数の光電変換部同士において電荷を相互に転送するオーバーフローパスと、
前記画素の境界に配置される画素分離部と、
前記画素分離部に配置されて第１のバイアス電圧が印加される画素分離電極と、
前記複数の光電変換部を分離する画素内分離部と、
前記画素内分離部に配置されて第２のバイアス電圧が印加される画素内分離電極と、
前記生成された電荷を保持する電荷保持部と、
前記複数の光電変換部毎に配置されて前記光電変換部により生成される電荷を前記電荷保持部に転送して保持させる複数の電荷転送部と、
前記保持された電荷に基づいて画像信号を生成する画像信号生成部と、
前記生成された画像信号を処理する処理回路と
を有する撮像装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、撮像素子及び撮像装置に関する。
【背景技術】
【0002】
入射光の光電変換を行う光電変換部を有する画素が２次元行列状に配置される撮像素子が使用されている。この撮像素子の画素は、光電変換により生成された電荷に基づいて画像信号を生成する。この撮像素子における画素同士の間には分離領域が配置され、画素間の電荷の移動が抑制される。これにより、画像信号のノイズを低減することができる。この分離領域は、光電変換部が配置される半導体基板に形成され、隣接する画素の光電変換部同士を分離する。しかし、分離領域と接する半導体基板の界面には、界面準位が形成される。この界面準位に補足された電荷（電子）が界面準位から解放されて拡散すると暗電流を生じる。この暗電流は光電変換によらない電荷による信号電流であるため、暗電流が光電変換部の生成電荷に重畳すると、画像信号に誤差を生じる。
【0003】
そこで、分離領域を導電性の部材により構成して負極性のバイアス電圧を印加する撮像素子が提案されている（例えば、特許文献１参照）。負極性のバイアス電圧を印加することにより、分離領域に接する半導体基板の界面の近傍に正孔が蓄積する。この蓄積した正孔により界面準位からの電荷の移動が阻止され、暗電流を低減することができる。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】米国特許出願公開第２０１７／０１７０２２９号明細書
【発明の概要】
【発明が解決しようとする課題】
【0005】
撮像レンズの焦点位置を検出してオートフォーカスを行う撮像素子では、被写体像の像面位相差を検出する画素である位相差画素が配置される。この位相差画素のうち、複数の光電変換部が１つの画素に配置される形式の位相差画素では、光電変換部同士を分離する分離部を画素内に配置する必要がある。しかしながら、上記の従来技術では、画素内の光電変換部同士を分離できないという問題がある。
【0006】
そこで、本開示では、画素に配置される複数の光電変換部同士を分離する撮像素子及び撮像装置を提案する。
【課題を解決するための手段】
【0007】
本開示に係る撮像素子は、画素と、オーバーフローパスと、画素分離部と、画素分離電極と、画素内分離部と、画素内分離電極と、電荷保持部と、複数の電荷転送部と、画像信号生成部とを有する。上記画素は、表面側に配線領域が配置される半導体基板に形成されて被写体からの入射光の光電変換を行って電荷を生成する複数の光電変換部を備える。上記オーバーフローパスは、上記複数の光電変換部同士において電荷を相互に転送する。上記画素分離部は、上記画素の境界に配置される。上記画素分離電極は、上記画素分離部に配置されて第１のバイアス電圧が印加される。上記画素内分離部は、上記複数の光電変換部を分離する。上記画素内分離電極は、上記画素内分離部に配置されて第２のバイアス電圧が印加される。上記電荷保持部は、上記生成された電荷を保持する。上記複数の電荷転送部は、上記複数の光電変換部毎に配置されて上記光電変換部により生成される電荷を上記電荷保持部に転送して保持させる。上記画像信号生成部は、上記保持された電荷に基づいて画像信号を生成する。
【図面の簡単な説明】
【0008】
【図1】本開示の実施形態に係る撮像装置の構成例を示す図である。
【図2】本開示の実施形態に係る画素の構成例を示す図である。
【図3】本開示の第１の実施形態に係る画素の構成例を示す図である。
【図4】本開示の第１の実施形態に係る画素の構成例を示す断面図である。
【図5A】本開示の第１の実施形態に係る裏面側配線の構成例を示す図である。
【図5B】本開示の第１の実施形態に係る裏面側配線の構成例を示す図である。
【図5C】本開示の第１の実施形態に係る裏面側配線の構成例を示す図である。
【図6】本開示の実施形態に係る画像信号及び位相差信号の生成の一例を示す図である。
【図7A】本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。
【図7B】本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。
【図7C】本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。
【図7D】本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。
【図7E】本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。
【図7F】本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。
【図7G】本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。
【図7H】本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。
【図7I】本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。
【図7J】本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。
【図7K】本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。
【図7L】本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。
【図7M】本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。
【図7N】本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。
【図7O】本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。
【図7P】本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。
【図7Q】本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。
【図7R】本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。
【図7S】本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。
【図8】本開示の第２の実施形態に係る画素の構成例を示す断面図である。
【図9】本開示の第３の実施形態に係る画素の構成例を示す断面図である。
【図10A】本開示の第４の実施形態に係る裏面側配線の構成例を示す図である。
【図10B】本開示の第４の実施形態に係る裏面側配線の構成例を示す図である。
【図11A】本開示の第４の実施形態に係る裏面側配線の他の構成例を示す図である。
【図11B】本開示の第４の実施形態に係る裏面側配線の他の構成例を示す図である。
【図11C】本開示の第４の実施形態に係る画素１００の構成の変形例を示す図である。
【図11D】本開示の第４の実施形態に係る画素１００の構成の変形例を示す図である。
【図12】本開示の第５の実施形態に係る画素の構成例を示す断面図である。
【図13A】本開示の第５の実施形態に係る撮像素子の製造方法の一例を示す図である。
【図13B】本開示の第５の実施形態に係る撮像素子の製造方法の一例を示す図である。
【図13C】本開示の第５の実施形態に係る撮像素子の製造方法の一例を示す図である。
【図13D】本開示の第５の実施形態に係る撮像素子の製造方法の一例を示す図である。
【図13E】本開示の第５の実施形態に係る撮像素子の製造方法の一例を示す図である。
【図14】本開示の第６の実施形態に係る画素の構成例を示す断面図である。
【図15A】本開示の第６の実施形態に係る撮像素子の製造方法の一例を示す図である。
【図15B】本開示の第６の実施形態に係る撮像素子の製造方法の一例を示す図である。
【図15C】本開示の第６の実施形態に係る撮像素子の製造方法の一例を示す図である。
【図15D】本開示の第６の実施形態に係る撮像素子の製造方法の一例を示す図である。
【図16A】本開示の第６の実施形態に係る撮像素子の製造方法の他の例を示す図である。
【図16B】本開示の第６の実施形態に係る撮像素子の製造方法の他の例を示す図である。
【図16C】本開示の第６の実施形態に係る撮像素子の製造方法の他の例を示す図である。
【図16D】本開示の第６の実施形態に係る撮像素子の製造方法の他の例を示す図である。
【図16E】本開示の第６の実施形態に係る撮像素子の製造方法の他の例を示す図である。
【図16F】本開示の第６の実施形態に係る撮像素子の製造方法の他の例を示す図である。
【図16G】本開示の第６の実施形態に係る撮像素子の製造方法の他の例を示す図である。
【図16H】本開示の第６の実施形態に係る撮像素子の製造方法の他の例を示す図である。
【図17】本開示の第６の実施形態の第１の変形例に係る画素の構成例を示す断面図である。
【図18A】本開示の第６の実施形態の第２の変形例に係る画素の構成例を示す断面図である。
【図18B】本開示の第６の実施形態の第２の変形例に係る画素の構成例を示す断面図である。
【図19A】本開示の第６の実施形態の第２の変形例に係る画素の他の構成例を示す断面図である。
【図19B】本開示の第６の実施形態の第２の変形例に係る画素の他の構成例を示す断面図である。
【図20A】本開示の変形例に係る画素の構成例を示す図である。
【図20B】本開示の変形例に係る画素の構成例を示す図である。
【図20C】本開示の変形例に係る画素の構成例を示す図である。
【図21A】本開示の変形例に係る画素の他の構成例を示す図である。
【図21B】本開示の変形例に係る画素の他の構成例を示す図である。
【図22】電子機器に搭載される撮像装置の構成例を示すブロック図である。
【発明を実施するための形態】
【0009】
以下に、本開示の実施形態について図面に基づいて詳細に説明する。説明は、以下の順に行う。なお、以下の各実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
１．第１の実施形態
２．第２の実施形態
３．第３の実施形態
４．第４の実施形態
５．第５の実施形態
６．第６の実施形態
７．変形例
８．撮像装置の構成例
１．第１の実施形態
２．第２の実施形態
３．第３の実施形態
４．第４の実施形態
５．第５の実施形態
６．第６の実施形態
７．変形例
８．撮像装置の構成例
【0010】
（１．第１の実施形態）
［撮像素子の構成］
図１は、本開示の実施形態に係る撮像素子の構成例を示す図である。本例の撮像素子１は、図１に示すように、半導体基板１１例えばシリコン基板に複数の光電変換素子を含む画素１００が規則的に２次元的に配列された画素領域（いわゆる撮像領域）３と、周辺回路部とを有して構成される。画素１００は、光電変換素子、例えば、フォトダイオードと、複数の画素トランジスタ（いわゆるＭＯＳトランジスタ）を有して成る。複数の画素トランジスタは、例えば転送トランジスタ（後述する電荷転送部）、リセットトランジスタ及び増幅トランジスタの３つのトランジスタで構成することができる。その他、選択トランジスタを追加して４つのトランジスタで構成することもできる。画素１００は、共有画素構造とすることもできる。この画素共有構造は、複数のフォトダイオードと、複数の転送トランジスタと、共有する１つの浮遊拡散領域と、共有する１つずつの他の画素トランジスタとから構成される。
［撮像素子の構成］
図１は、本開示の実施形態に係る撮像素子の構成例を示す図である。本例の撮像素子１は、図１に示すように、半導体基板１１例えばシリコン基板に複数の光電変換素子を含む画素１００が規則的に２次元的に配列された画素領域（いわゆる撮像領域）３と、周辺回路部とを有して構成される。画素１００は、光電変換素子、例えば、フォトダイオードと、複数の画素トランジスタ（いわゆるＭＯＳトランジスタ）を有して成る。複数の画素トランジスタは、例えば転送トランジスタ（後述する電荷転送部）、リセットトランジスタ及び増幅トランジスタの３つのトランジスタで構成することができる。その他、選択トランジスタを追加して４つのトランジスタで構成することもできる。画素１００は、共有画素構造とすることもできる。この画素共有構造は、複数のフォトダイオードと、複数の転送トランジスタと、共有する１つの浮遊拡散領域と、共有する１つずつの他の画素トランジスタとから構成される。
【0011】
周辺回路部は、垂直駆動回路４と、カラム信号処理回路５と、水平駆動回路６と、出力回路７と、制御回路８などを有して構成される。
【0012】
制御回路８は、入力クロックと、動作モードなどを指令するデータを受け取り、また撮像素子の内部情報などのデータを出力する。すなわち、制御回路８では、垂直同期信号、水平同期信号及びマスタクロックに基づいて、垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６などの動作の基準となるクロック信号や制御信号を生成する。そして、これらの信号を垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６等に入力する。
【0013】
垂直駆動回路４は、例えばシフトレジスタによって構成され、画素駆動配線１３を選択し、選択された画素駆動配線に画素を駆動するためのパルスを供給し、行単位で画素を駆動する。すなわち、垂直駆動回路４は、画素領域３の各画素１００を行単位で順次垂直方向に選択走査し、垂直信号線９を通して各画素１００の光電変換素子となる例えばフォトダイオードにおいて受光量に応じて生成した信号電荷に基づく画素信号をカラム信号処理回路５に供給する。
【0014】
カラム信号処理回路５は、画素１００の例えば列ごとに配置されており、１行分の画素１００から出力される信号を画素列ごとにノイズ除去などの信号処理を行う。すなわちカラム信号処理回路５は、画素１００固有の固定パターンノイズを除去するためのＣＤＳ（Correlated Double Sampling）や、信号増幅、ＡＤ変換等の信号処理を行う。カラム信号処理回路５の出力段には水平選択スイッチ（図示せず）が水平信号線１０との間に接続されて設けられる。
【0015】
水平駆動回路６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から画素信号を水平信号線１０に出力させる。
【0016】
出力回路７は、カラム信号処理回路５の各々から水平信号線１０を通して順次に供給される信号に対し、信号処理を行って出力する。例えば、バファリングだけする場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理などが行われる場合もある。入出力端子１２は、外部と信号のやりとりをする。
【0017】
［撮像素子の構成］
図２は、本開示の実施形態に係る画素の構成例を示す図である。同図は、画素１００の構成例を表す回路図である。画素１００は、光電変換部１０１及び１０２と、電荷保持部１０３及び１０４と、電荷転送部１０５及び１０６と、リセットトランジスタ１１１と、増幅トランジスタ１１２と、選択トランジスタ１１３と、オーバーフローパス１０７と、画素内分離電極１０８と、画素分離電極１０９とを備える。なお、リセットトランジスタ１１１、増幅トランジスタ１１２及び選択トランジスタ１１３により構成される回路は、画像信号生成部１１０を構成する。
図２は、本開示の実施形態に係る画素の構成例を示す図である。同図は、画素１００の構成例を表す回路図である。画素１００は、光電変換部１０１及び１０２と、電荷保持部１０３及び１０４と、電荷転送部１０５及び１０６と、リセットトランジスタ１１１と、増幅トランジスタ１１２と、選択トランジスタ１１３と、オーバーフローパス１０７と、画素内分離電極１０８と、画素分離電極１０９とを備える。なお、リセットトランジスタ１１１、増幅トランジスタ１１２及び選択トランジスタ１１３により構成される回路は、画像信号生成部１１０を構成する。
【0018】
光電変換部１０１及び１０２は、フォトダイオードにより構成することができる。また、電荷転送部１０５及び１０６、リセットトランジスタ１１１、増幅トランジスタ１１２及び選択トランジスタ１１３は、ｎチャネルＭＯＳトランジスタにより構成することができる。このｎチャネルＭＯＳトランジスタでは、ゲート－ソース間電圧Ｖｇｓの閾値を超える電圧をゲートに印加することにより、ドレイン－ソース間を導通させることができる。以下、このゲート－ソース間電圧Ｖｇｓの閾値を超える電圧をオン電圧と称する。また、このオン電圧を含む制御信号をオン信号と称する。制御信号は、後述する信号線ＴＲＧ１等により伝達される。
【0019】
前述のように、画素１００には、画素駆動配線１３及び垂直信号線９が配線される。同図の画素駆動配線１３には、信号線Ｖｂ１、信号線Ｖｂ２、信号線ＴＲＧ１、信号線ＴＲＧ２、信号線ＲＳＴ、信号線ＳＥＬが含まれる。また、垂直信号線９には、信号線ＶＯが含まれる。この他、画素１００には、電源線Ｖｄｄが配線される。この電源線Ｖｄｄは、画素１００に電源を供給する配線である。
【0020】
光電変換部１０１のアノードは接地され、カソードは電荷転送部１０５のソースに接続される。光電変換部１０２のアノードは接地され、カソードは電荷転送部１０６のソースに接続される。電荷転送部１０５のドレインは、リセットトランジスタ１１１のソース、増幅トランジスタ１１２のゲート、電荷転送部１０６のドレイン、電荷保持部１０３の一端及び電荷保持部１０４の一端に接続される。電荷保持部１０３の他の一端及び１０４の他の一端は接地される。リセットトランジスタ１１１のドレインは、電源線Ｖｄｄに接続される。増幅トランジスタ１１２のドレインは電源線Ｖｄｄに接続され、ソースは選択トランジスタ１１３のドレインに接続される。選択トランジスタ１１３のソースは、信号線ＶＯに接続される。
【0021】
オーバーフローパス１０７は、光電変換部１０１のカソード及び光電変換部１０２のカソードの間に接続される。画素内分離電極１０８は、信号線Ｖｂ２に接続される。画素分離電極１０９は、信号線Ｖｂ１に接続される。電荷転送部１０５のゲート及び電荷転送部１０６のゲートには、それぞれ信号線ＴＲＧ１及び信号線ＴＲＧ２が接続される。リセットトランジスタ１１１のゲート及び選択トランジスタ１１３のゲートには、それぞれ信号線ＲＳＴ及び信号線ＳＥＬが接続される。
【0022】
光電変換部１０１及び１０２は、入射光の光電変換を行うものである。この光電変換部１０１及び１０２は、後述する半導体基板１２０に形成されるフォトダイオードにより構成することができる。光電変換部１０１及び１０２は、露光期間において入射光の光電変換を行うとともに光電変換により生成される電荷を保持する。
【0023】
電荷保持部１０３及び１０４は、光電変換部１０１及び１０２により生成される電荷を保持するものである。同図の電荷保持部１０３及び１０４は、並列に接続される場合の例を表したものである。電荷保持部１０３及び１０４は、半導体基板１２０に形成される半導体領域である浮遊拡散領域（ＦＤ：Floating Diffusion）により構成することができる。
【0024】
電荷転送部１０５及び１０６は、電荷を転送するものである。電荷転送部１０５は光電変換部１０１の光電変換により生成される電荷を電荷保持部１０３及び１０４に転送し、電荷転送部１０６は光電変換部１０２の光電変換により生成される電荷を電荷保持部１０３及び１０４に転送する。この電荷転送部１０５及び１０６は、光電変換部１０１及び１０２と電荷保持部１０３及び１０４との間をそれぞれ導通させることにより、電荷を転送する。電荷転送部１０５及び１０６の制御信号は、信号線ＴＲＧ１及びＴＲＧ２によりそれぞれ伝達される。
【0025】
画像信号生成部１１０は、電荷保持部１０３及び１０４に保持される電荷に基づいて画像信号を生成するものである。前述のように、画像信号生成部１１０は、リセットトランジスタ１１１、増幅トランジスタ１１２及び選択トランジスタ１１３により構成される。
【0026】
リセットトランジスタ１１１は、電荷保持部１０３及び１０４をリセットするものである。このリセットは、電荷保持部１０３及び１０４と電源線Ｖｄｄとの間を導通して電荷保持部１０３及び１０４の電荷を排出することにより行うことができる。リセットトランジスタ１１１の制御信号は、信号線ＲＳＴにより伝達される。
【0027】
増幅トランジスタ１１２は、電荷保持部１０３及び１０４の電圧を増幅するものである。増幅トランジスタ１１２のゲートは、電荷保持部１０３及び１０４に接続されている。このため、増幅トランジスタ１１２のソースには、電荷保持部１０３及び１０４に保持された電荷に応じた電圧の画像信号が生成される。また、選択トランジスタ１１３を導通させることにより、この画像信号を信号線ＶＯに出力させることができる。選択トランジスタ１１３の制御信号は、信号線ＳＥＬにより伝達される。
【0028】
オーバーフローパス１０７は、光電変換部１０１及び１０２の間において電荷を相互に転送するものである。このオーバーフローパス１０７は、光電変換部１０１及び１０２の間に配置される半導体領域により構成することができる。
【0029】
画素内分離電極１０８は、後述する画素内分離部１５０に配置される電極である。この画素内分離電極１０８には、信号線Ｖｂ２を介して第２のバイアス電圧が印加される。後述するように、画素内分離電極１０８は、光電変換部１０１及び１０２の間に配置される。
【0030】
画素分離電極１０９は、後述する画素分離部１６０に配置される電極である。この画素分離電極１０９には、信号線Ｖｂ１を介して第１のバイアス電圧が印加される。後述するように、画素分離電極１０９は、光電変換部１０１及び１０２を含む画素１００を囲繞する形状に構成される。
【0031】
画素１００において位相差信号を生成する際には、電荷転送部１０５及び１０６が光電変換部１０１及び１０２により生成される電荷を電荷保持部１０３及び１０４に個別に転送する。この電荷の転送を個別転送と称する。その後、電荷保持部１０３及び１０４に個別に転送された電荷に基づいて画像信号生成部１１０により位相差信号がそれぞれ生成される。以下、位相差信号を生成するモードを位相差信号モードと称する。
【0032】
一方、画素１００において画像信号を生成する際には、電荷転送部１０５及び１０６が光電変換部１０１及び１０２により生成される電荷を電荷保持部１０３及び１０４に共通に転送する。この場合、電荷保持部１０３及び１０４は、光電変換部１０１及び１０２により生成される電荷を同時にまとめて保持する。この電荷の転送をまとめ転送と称する。また、この画像信号を生成するモードを画像信号モードと称する。
【0033】
［撮像素子の平面の構成］
図３は、本開示の第１の実施形態に係る画素の構成例を示す図である。同図は、画素１００の構成例を表す平面図である。同図は、半導体基板１２０の裏面側からみた画素１００の構成を模式的に表した図である。同図の点線の矩形が画素１００の領域を表す。また、白抜きの矩形は、半導体基板１２０に形成された半導体領域及びゲート電極を表す。画素１００には光電変換部１０１及び１０２をそれぞれ構成する半導体領域１２１及び１２２が配置され、半導体領域１２１及び１２２に隣接して電荷転送部１０５及び１０６が配置される。同図には、電荷転送部１０５及び１０６のゲート電極１３４及び１３５を記載した。電荷転送部１０５及び１０６に隣接して電荷保持部１０３及び１０４を構成する半導体領域１２３及び１２４が配置される。なお、ゲート電極１３４及び１３５並びに半導体領域１２３及び１２４は、半導体基板１２０の表面側に配置される。
図３は、本開示の第１の実施形態に係る画素の構成例を示す図である。同図は、画素１００の構成例を表す平面図である。同図は、半導体基板１２０の裏面側からみた画素１００の構成を模式的に表した図である。同図の点線の矩形が画素１００の領域を表す。また、白抜きの矩形は、半導体基板１２０に形成された半導体領域及びゲート電極を表す。画素１００には光電変換部１０１及び１０２をそれぞれ構成する半導体領域１２１及び１２２が配置され、半導体領域１２１及び１２２に隣接して電荷転送部１０５及び１０６が配置される。同図には、電荷転送部１０５及び１０６のゲート電極１３４及び１３５を記載した。電荷転送部１０５及び１０６に隣接して電荷保持部１０３及び１０４を構成する半導体領域１２３及び１２４が配置される。なお、ゲート電極１３４及び１３５並びに半導体領域１２３及び１２４は、半導体基板１２０の表面側に配置される。
【0034】
後述する画素分離部１６０と画素内分離部１５０との間の半導体基板１２０には、オーバーフローパス１０７が配置される。同図の画素１００は、２つのオーバーフローパス１０７ａ及び１０７ｂが配置される例を表したものである。オーバーフローパス１０７ａ及び１０７ｂは、それぞれ半導体領域１２５及び１２６により構成される。
【0035】
光電変換部１０１及び１０２の間には、画素内分離部１５０が配置される。この画素内分離部１５０は、光電変換部１０１及び１０２を分離するものである。この画素内分離部１５０には、前述の画素内分離電極１０８を構成する電極１５２が配置される。また、画素１００の境界には、画素分離部１６０が配置される。この画素分離部１６０は、画素１００を囲繞する形状に構成されて隣接する画素１００同士を分離する。この画素分離部１６０には、前述の画素分離電極１０９を構成する電極１６２が配置される。
【0036】
なお、同図には、画像信号生成部１１０を更に記載した。同図は、画像信号生成部１１０が画素１００以外の領域に配置される例を表したものである。同図の画素１００は、信号線１１９により電荷保持部１０３及び１０４と接続される。
【0037】
［撮像素子の断面の構成］
図４は、本開示の第１の実施形態に係る画素の構成例を示す断面図である。同図は、画素１００の構成例を表す断面図である。同図の画素１００は、半導体基板１２０と、絶縁膜１３３及び１９１と、配線領域１４０と、画素内分離部１５０と、画素分離部１６０と、画素内分離部配線１８１と、画素分離部配線１８２と、カラーフィルタ１９２と、遮光壁１９３と、平坦化膜１９４と、オンチップレンズ１９５とを備える。
図４は、本開示の第１の実施形態に係る画素の構成例を示す断面図である。同図は、画素１００の構成例を表す断面図である。同図の画素１００は、半導体基板１２０と、絶縁膜１３３及び１９１と、配線領域１４０と、画素内分離部１５０と、画素分離部１６０と、画素内分離部配線１８１と、画素分離部配線１８２と、カラーフィルタ１９２と、遮光壁１９３と、平坦化膜１９４と、オンチップレンズ１９５とを備える。
【0038】
半導体基板１２０は、画素１００の素子の拡散層が配置される半導体の基板である。この半導体基板１２０は、例えば、シリコン（Ｓｉ）により構成することができる。光電変換部１０１等の素子は、半導体基板１２０に形成されたウェル領域に配置することができる。便宜上、同図の半導体基板１２０は、ｐ型のウェル領域に構成されるものと想定する。このウェル領域にｎ型又はｐ型の半導体領域を配置することにより、素子の拡散層を形成することができる。同図には、光電変換部１０１及び１０２、電荷転送部１０５及び１０６、電荷保持部１０３及び１０４並びにオーバーフローパス１０７を記載した。
【0039】
光電変換部１０１は、ｎ型の半導体領域１２１により構成される。具体的には、ｎ型の半導体領域１２１及び周囲のｐ型のウェル領域の界面のｐｎ接合によるフォトダイオードが光電変換部１０１に該当する。同様に、光電変換部１０２は、ｎ型の半導体領域１２２により構成される。露光期間に光電変換部１０１及び１０２の光電変換により生成される電荷は、ｎ型の半導体領域１２１及び１２２にそれぞれ蓄積される。この蓄積された電荷が、露光期間の経過後に電荷転送部１０５及び１０６により電荷保持部１０３及び１０４に転送されて保持される。なお、同図の半導体領域１２１及び１２２は、一部が半導体基板１２０の表面側に展延される。この展延された領域は、後述する電荷転送部１０５及び１０６のソース領域を構成する。
【0040】
また、半導体基板１２０の表面側に電荷保持部１０３及び１０４を構成するｎ型の半導体領域１２３及び１２４が配置される。これらｎ型の半導体領域１２３及び１２４は、比較的高い不純物濃度の半導体領域であり、前述のＦＤを構成する。
【0041】
また、光電変換部１０１及び１０２をそれぞれ構成するｎ型の半導体領域１２１及び１２２の間にオーバーフローパス１０７を構成する半導体領域１２５が配置される。この半導体領域１２５は、半導体領域１２１及び１２２と同じ導電型に構成され、半導体領域１２１及び１２２に隣接して配置される。半導体領域１２５と半導体領域１２１及び１２２との間には、電位障壁が形成される。この電位障壁を低くすることにより、半導体領域１２１及び１２２の間において電荷を移動させることができる。
【0042】
光電変換部１０１及び１０２の間には、画素内分離部１５０が配置される。この画素内分離部１５０は、絶縁部材により構成され、光電変換部１０１及び１０２を電気的に分離する。同図の画素内分離部１５０は、半導体基板１２０の裏面側に配置される例を表したものであり、半導体基板１２０の裏面側から形成された溝部１５１に酸化シリコン（ＳｉＯ２）等の絶縁部材を埋め込むことにより構成することができる。
【0043】
画素内分離部１５０には、画素内分離電極１０８が配置される。この画素内分離電極１０８は、半導体基板１２０に形成された溝部１５１の中央部に電極１５２を配置することにより形成することができる。電極１５２は、例えば、タングステンにより構成することができる。
【0044】
また、半導体基板１２０の表面側の光電変換部１０１及び１０２の間には、画素内分離領域１２７が配置される。この画素内分離領域１２７は、光電変換部１０１及び１０２の間の電荷の移動を防止する。画素内分離領域１２７は、ウェル領域と同じ導電型の比較的高い不純物濃度に構成される半導体領域により構成することができる。
【0045】
また、画素１００の境界の半導体基板１２０には、画素分離部１６０が配置される。この画素分離部１６０は、絶縁部材により構成され、画素１００同士を電気的に分離する。同図の画素分離部１６０は、半導体基板１２０の裏面側に配置される例を表したものである。また、同図の画素分離部１６０は、半導体基板１２０の表面側から形成された溝部１６１にＳｉＯ２等の絶縁部材を埋め込むことにより構成することができる。
【0046】
画素分離部１６０には、画素分離電極１０９が配置される。この画素分離電極１０９は、半導体基板１２０に形成された溝部１６１の中央部に電極１６２を配置することにより形成することができる。電極１６２は、例えば、タングステンにより構成することができる。
【0047】
また、画素１００の境界の半導体基板１２０の表面側には、分離部１３１が配置される。この分離部１３１は、半導体基板１２０の表面側に形成された比較的浅い溝部１３２に絶縁部材を埋め込むことにより構成することができる。この分離部１３１は、ＳＴＩ（Shallow Trench Isolation）と称される。分離部１３１は、画素分離部１６０に重なる位置に配置することができる。
【0048】
絶縁膜１３３は、半導体基板１２０の表面側を絶縁する膜である。この絶縁膜１３３は、ＳｉＯ２や窒化シリコン（ＳｉＮ）により構成することができる。
【0049】
半導体基板１２０の表面側には、ゲート電極１３４及び１３５が配置される。ゲート電極１３４及び１３５は、それぞれ電荷転送部１０５及び１０６のゲートを構成する。ゲート電極１３４及び１３５は、多結晶シリコンにより構成することができる。なお、ゲート電極１３４及び１３５の下層の絶縁膜１３３は、ゲート絶縁膜を構成する。電荷転送部１０５は、半導体領域１２１及び半導体領域１２３をそれぞれソース領域及びドレイン領域とするＭＯＳトランジスタにより構成される。同様に、電荷転送部１０６は、半導体領域１２２及び半導体領域１２４をそれぞれソース領域及びドレイン領域とするＭＯＳトランジスタにより構成される。
【0050】
配線領域１４０は、半導体基板１２０の表面側に配置され、画素１００の配線が配置される領域である。この配線領域１４０は、配線１４２及び絶縁層１４１を備える。配線１４２は、画素１００の素子の信号等を伝達するものである。この配線１４２は、銅（Ｃｕ）やタングステン等の導体により構成することができる。絶縁層１４１は、配線１４２等を絶縁するものである。この絶縁層１４１は、例えば、ＳｉＯ２により構成することができる。また、半導体基板１２０の半導体領域やゲート電極１３４と配線１４２との間には、コンタクトプラグ１４３が配置される。このコンタクトプラグ１４３は、柱状の金属により構成することができる。
【0051】
絶縁膜１９１は、半導体基板１２０の裏面側を絶縁するものである。この絶縁膜１９１は、例えば、ＳｉＯ２により構成することができる。
【0052】
画素内分離部配線１８１及び画素分離部配線１８２は、半導体基板１２０の裏面側に配置されて画素内分離電極１０８及び画素分離電極１０９と接続される配線である。画素内分離部配線１８１は画素内分離電極１０８に接続され、画素分離部配線１８２は画素分離電極１０９に接続される。画素内分離部配線１８１及び画素分離部配線１８２は、絶縁膜１９１に形成された開口部１８９を介して画素内分離電極１０８及び画素分離電極１０９と接続される。画素内分離部配線１８１及び画素分離部配線１８２は、タングステン等の金属により構成することができる。
【0053】
カラーフィルタ１９２は、入射光のうちの所定の波長の光を透過する光学的なフィルタである。カラーフィルタ１９２には、例えば、赤色光、緑色光及び青色光を透過するカラーフィルタを使用することができる。
【0054】
遮光壁１９３は、画素１００の境界のカラーフィルタ１９２の領域に配置されて隣接する画素１００からの入射光を遮光するものである。また、平坦化膜１９４は、カラーフィルタ１９２の表面を平坦化する膜である。
【0055】
オンチップレンズ１９５は、入射光を集光するレンズである。このオンチップレンズ１９５は、半球形状に構成され、入射光を光電変換部１０１及び１０２に集光する。
【0056】
同図の画素１００は、半導体基板１２０の裏面側に照射された入射光により撮像を行う。このような画素１００を備える撮像素子１は、裏面照射型の撮像素子と称される。
【0057】
画素内分離部１５０及び画素分離部１６０は、半導体基板１２０に埋め込まれて構成される。この画素内分離部１５０及び画素分離部１６０と接する半導体基板１２０の界面には、前述のように界面準位が形成され、暗電流の原因となる。そこで、この半導体基板１２０の界面の近傍に正孔が蓄積された電荷蓄積領域を形成し、暗電流の影響を低減する。この電荷蓄積領域は、画素内分離電極１０８及び画素分離電極１０９に負のバイアス電圧を印加することにより形成することができる。このバイアス電圧の絶対値を高くすることにより、電荷蓄積領域の幅を増加させることができる。界面準位の影響をより低減することができる。
【0058】
一方、バイアス電圧の絶対値を高くして電荷蓄積領域を増加させると、光電変換部１０１及び１０２の飽和電荷量が低下する。電荷を蓄積可能な半導体領域が減少するためである。画素分離部１６０は、画素１００を囲繞する形状に構成されるため、画素分離電極１０９のバイアス電圧の変化に対する飽和電荷量への影響が大きくなる。この画素分離電極１０９のバイアス電圧は、例えば、半導体基板１２０を構成するＳｉのバンドギャップに相当する電圧、例えば、－１．４Ｖにすることができる。また、画素分離電極１０９に印加するバイアス電圧は、光電変換部１０１及び１０２に対する所望の電荷の蓄積容量（後述する飽和電荷量）や画素分離部１６０を構成する絶縁部材の厚さに応じて調整し、Ｓｉのバンドギャップに相当する電圧とは異なる電圧、例えば、－１．２Ｖにすることもできる。また、画素分離部１６０等に電荷蓄積領域が形成された後にバイアス電圧の絶対値を低くすることもできる。
【0059】
なお、画素内分離電極１０８のバイアス電圧は、画素分離電極１０９のバイアス電圧と同じ電圧にすることができる。また、画素内分離電極１０８のバイアス電圧を画素分離電極１０９のバイアス電圧と異なる電圧にすることもできる。以下、画素分離電極１０９及び画素内分離電極１０８のバイアス電圧をそれぞれ第１のバイアス電圧及び第２のバイアス電圧と称する。
【0060】
前述のように、光電変換部１０１及び１０２は、露光期間に光電変換を行って電荷を生成し、自身の半導体領域１２１及び１２２にそれぞれ蓄積する。この半導体領域１２１等に蓄積可能な電荷量は、飽和電荷量と称される。この飽和電荷量を超えて生成される電荷は、半導体領域１２１及び１２２から溢れて電荷保持部１０３及び１０４に移動する。この電荷保持部１０３及び１０４に移動した電荷は、リセットにより排出される。
【0061】
光電変換部１０１及び１０２の生成電荷量が異なる場合、半導体領域１２１及び１２２にそれぞれ蓄積される電荷量も異なる値となる。例えば、製造工程におけるばらつきにより、オンチップレンズ１９５が光電変換部１０１の方にずれて配置された場合には、光電変換部１０１において多くの電荷が生成されて蓄積される。露光期間中にこの蓄積電荷量が飽和電荷量に達すると、光電変換部１０１において電荷溢れを生じる。一方、光電変換部１０２は、蓄積電荷量が飽和電荷量に達していないため、電荷の蓄積が継続される。この状況は、前述のまとめ転送を行う画像信号モードにおいて問題となる。まとめ転送では、光電変換部１０１及び１０２により生成された電荷が加算されるため、光電変換部１０１の電荷溢れを生じた時点において加算後の電荷量の増加が鈍化してしまい、画像信号の直線性が損なわれるためである。
【0062】
そこで、オーバーフローパス１０７を配置し、光電変換部１０１の蓄積電荷量が飽和電荷量に達する前に光電変換部１０２に電荷を移動させる。これにより、画像信号の直線性を維持することができる。画素内分離電極１０８に負極性の第２のバイアス電圧を印加することによりオーバーフローパス１０７の電位障壁を調整することができる。例えば、画素内分離電極１０８に－０．５Ｖの第２のバイアス電圧を印加することにより、オーバーフローパス１０７の電位障壁を低くすることができる。光電変換部１０１及び１０２との間において電荷を相互に転送することが可能となる。
【0063】
一方、個別転送を行う位相差信号モードにおいては、オーバーフローパス１０７の電位障壁を高くして光電変換部１０１及び１０２の間の電荷の移動を制限する。これにより、光電変換部１０１及び１０２の飽和電荷量が増加する。位相差信号の振幅を高くすることができ、像面位相差の検出範囲を広くすることができる。位相差信号モードにおける第２のバイアス電圧は、例えば、－２Ｖにすることができる。
【0064】
［裏面側配線の構成］
図５Ａ－５Ｃは、本開示の第１の実施形態に係る裏面側配線の構成例を示す図である。同図は、画素内分離部配線１８１及び画素分離部配線１８２の構成例を表す図である。
図５Ａ－５Ｃは、本開示の第１の実施形態に係る裏面側配線の構成例を示す図である。同図は、画素内分離部配線１８１及び画素分離部配線１８２の構成例を表す図である。
【0065】
図５Ａは、画素内分離部配線１８１及び画素分離部配線１８２が、画素内分離電極１０８と同じ向きに配置される例を表した図である。
【0066】
図５Ｂは、画素内分離部配線１８１及び画素分離部配線１８２が、画素内分離電極１０８と異なる向きに配置される例を表した図である。
【0067】
図５Ｃは、画素１００の境界における画素内分離部配線１８１及び画素分離部配線１８２の断面の構成を表した図である。画素１００の境界には、遮光壁１９３が配置される。この遮光壁１９３は、画素内分離部配線１８１及び画素分離部配線１８２を覆う形状に構成される。また、遮光壁１９３は、画素内分離部配線１８１及び画素分離部配線１８２の配置有無に応じて厚さが調整される。これにより、遮光壁１９３の表面を平坦にすることができる。
【0068】
なお、同図の画素内分離部配線１８１及び画素分離部配線１８２は、半導体基板１２０を貫通する貫通ビアにより配線領域１４０の配線１４２と接続することができる。この貫通ビアは、図１において説明した画素領域３の外側の領域に配置することができる。
【0069】
［画像信号及び位相差信号の生成］
図６は、本開示の実施形態に係る画像信号及び位相差信号の生成の一例を示す図である。同図は、画素１００における画像信号及び位相差信号の生成の一例を表すタイミング図である。
図６は、本開示の実施形態に係る画像信号及び位相差信号の生成の一例を示す図である。同図は、画素１００における画像信号及び位相差信号の生成の一例を表すタイミング図である。
【0070】
同図の「ＲＳＴ」、「ＳＥＬ」、「ＴＲＧ１」及び「ＴＲＧ２」は、それぞれ信号線ＲＳＴ、信号線ＳＥＬ、信号線ＴＲＧ１及び信号線ＴＲＧ２の信号を表す。これらは、２値化された制御信号の波形を表し、値「１」の部分がオン信号の伝達される領域を表す。また、「Ｖｂ１」は、信号線Ｖｂ１により伝達される第１のバイアス電圧を表す。また、「Ｖｂ２」は、信号線Ｖｂ２により伝達される第２のバイアス電圧を表す。また、破線は、０Ｖのレベルを表す。また、「ＶＯ」は、信号線ＶＯの出力を表す。同図の前半は位相差信号モードの手順を表し、後半は画像信号モードの手順を表す。
【0071】
位相差信号モードの初期状態において、信号線ＲＳＴ、信号線ＳＥＬ、信号線ＴＲＧ１及び信号線ＴＲＧ２には、値「０」が印加される。また、信号線Ｖｂ２には、－２Ｖのバイアス電圧を印加する。なお、位相差信号モードの全期間において、信号線Ｖｂ１には－１．２Ｖのバイアス電圧が印加される。
【0072】
Ｔ１において、信号線ＲＳＴ、ＴＲＧ１及びＴＲＧ２にオン信号を印加する。これにより、リセットトランジスタ１１１、電荷転送部１０５及び１０６が導通し、光電変換部１０１及び１０２並びに電荷保持部１０３及び１０４がリセットされる。また、信号線Ｖｂ２に０Ｖのバイアス電圧が印加される。オーバーフローパス１０７の電位障壁が低くなり、電荷が排出される。
【0073】
Ｔ２において、信号線ＲＳＴ、ＴＲＧ１及びＴＲＧ２へのオン信号の印加が停止される。これにより、露光期間が開始され、光電変換部１０１及び１０２に光電変換により生成された電荷が蓄積される。また、信号線Ｖｂ２のバイアス電圧は、－２Ｖに戻る。
【0074】
Ｔ３において、信号線ＳＥＬにオン信号が印加される。信号線ＳＥＬへのオン信号の印加は、画素部３の１行分の画素１００の位相差信号の出力まで継続する。
【0075】
Ｔ４において、信号線ＲＳＴにオン信号が印加され、電荷保持部１０３及び１０４がリセットされる。また、信号線Ｖｂ２に０Ｖのバイアス電圧が印加される。Ｔ６において、露光期間が終了する。
【0076】
Ｔ５において、信号線ＲＳＴへのオン信号の印加が停止される。また、信号線Ｖｂ２のバイアス電圧は、－２Ｖに戻る。次のＴ６までの期間においてリセット時の画像信号ａが信号線ＶＯから出力される。
【0077】
Ｔ６において、信号線ＴＲＧ１にオン信号が印加される。電荷転送部１０５が導通し、光電変換部１０１に蓄積された電荷が電荷保持部１０３及び１０４に転送される。
【0078】
Ｔ７において、信号線ＴＲＧ１へのオン信号の印加が停止される。次のＴ８までの期間において、光電変換部１０１の電荷に応じた画像信号ｂが信号線ＶＯから出力される。画像信号ａ及び画像信号ｂにより前述のＣＤＳが実行され、位相差信号が生成される。
【0079】
Ｔ８において、信号線ＲＳＴにオン信号が印加され、電荷保持部１０３及び１０４がリセットされる。また、信号線Ｖｂ２に０Ｖのバイアス電圧が印加される。
【0080】
Ｔ９において、信号線ＲＳＴへのオン信号の印加が停止される。また、信号線Ｖｂ２のバイアス電圧は、－２Ｖに戻る。
【0081】
Ｔ１０において、信号線ＴＲＧ２にオン信号が印加される。電荷転送部１０６が導通し、光電変換部１０２に蓄積された電荷が電荷保持部１０３及び１０４に転送される。
【0082】
Ｔ１１において、信号線ＴＲＧ２へのオン信号の印加が停止される。その後、光電変換部１０２の電荷に応じた画像信号ｃが信号線ＶＯから出力される。上述の画像信号ａ及び画像信号ｃによりＣＤＳが実行され、２つ目の位相差信号が生成される。
【0083】
このように、位相差信号モードにおいて２つの位相差信号を生成することができる。次に、画像信号モードを説明する。
【0084】
画像信号モードの初期状態において、信号線ＲＳＴ、信号線ＳＥＬ、信号線ＴＲＧ１及び信号線ＴＲＧ２には、値「０」が印加される。また、信号線Ｖｂ２には、－０．３Ｖのバイアス電圧を印加する。なお、画像信号モードの全期間において、信号線Ｖｂ１には－１．４Ｖのバイアス電圧が印加される。
【0085】
Ｔ１２において、信号線ＲＳＴ、ＴＲＧ１及びＴＲＧ２にオン信号を印加する。これにより、リセットトランジスタ１１１、電荷転送部１０５及び１０６が導通し、光電変換部１０１及び１０２並びに電荷保持部１０３及び１０４がリセットされる。また、信号線Ｖｂ２に０Ｖのバイアス電圧が印加される。
【0086】
Ｔ１３において、信号線ＲＳＴ、ＴＲＧ１及びＴＲＧ２へのオン信号の印加が停止される。また、信号線Ｖｂ２のバイアス電圧は、－０．３Ｖに戻る。これにより、露光期間が開始され、光電変換部１０１及び１０２に光電変換により生成された電荷が蓄積される。
【0087】
Ｔ１４において、信号線ＳＥＬにオン信号が印加される。信号線ＳＥＬへのオン信号の印加は、画素部３の１行分の画素１００の画像信号の出力まで継続する。
【0088】
Ｔ１５において、信号線ＲＳＴにオン信号が印加され、電荷保持部１０３及び１０４がリセットされる。また、信号線Ｖｂ２に０Ｖのバイアス電圧が印加される。Ｔ１５において、露光期間が終了する。
【0089】
Ｔ１６において、信号線ＲＳＴへのオン信号の印加が停止される。また、信号線Ｖｂ２のバイアス電圧は、－０．３Ｖに戻る。次のＴ１７までの期間においてリセット時の画像信号ｄが信号線ＶＯから出力される。
【0090】
Ｔ１７において、信号線ＴＲＧ１及びＴＲＧ２にオン信号が印加される。電荷転送部１０５及び１０６が導通し、光電変換部１０１及び１０２に蓄積された電荷が電荷保持部１０３及び１０４に転送される。
【0091】
Ｔ１８において、信号線ＴＲＧ１及びＴＲＧ２へのオン信号の印加が停止される。その後、光電変換部１０１及び１０２の電荷に応じた画像信号ｅが信号線ＶＯから出力される。画像信号ｄ及び画像信号ｅによりＣＤＳが実行され、画像信号が生成される。
【0092】
以上の手順により、位相差信号及び画像信号を生成することができる。なお、上述の信号線Ｖｂ１及びＶｂ２のバイアス電圧は、例として記載したものであり、他の電圧のバイアス電圧を適用することもできる。
【0093】
［撮像素子の製造方法］
図７Ａ－７Ｓは、本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。同図は、撮像素子１の製造工程の一例を表す図である。
図７Ａ－７Ｓは、本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。同図は、撮像素子１の製造工程の一例を表す図である。
【0094】
まず、半導体基板１２０にウェル領域を形成し、半導体領域１２１（不図示）等を形成する（図７Ａ）。
【0095】
次に、半導体基板１２０の表面側の分離部１３１を配置する領域に溝部１３２を形成する。これは、ドライエッチングにより行うことができる。次に、溝部１３２に絶縁膜５０９を配置する（図７Ｂ）。これは、ＣＶＤ（Chemical Vapor Deposition）等を使用してＳｉＯ２等の絶縁部材を溝部１３２に埋め込み、表面を平坦化することにより行うことができる。
【0096】
次に、半導体基板１２０の表面側の画素分離部１６０を配置する領域に溝部１６１を形成する（図７Ｃ）。これは、ドライエッチングにより行うことができる。
【0097】
次に、溝部１６１の壁面に絶縁部材を配置して画素分離部１６０を形成する（図７Ｄ）。これは、ＣＶＤ等を使用してＳｉＯ２等の膜を成膜することにより行うことができる。
【0098】
次に、溝部１６１に電極１６２を配置して画素分離電極１０９を形成する（図７Ｅ）。これは、ＣＶＤ等を使用してタングステン等の膜を成膜することにより行うことができる。
【0099】
次に、画素分離電極１０９の表面側をエッチングにより除去し、開口部５０１を形成する（図７Ｆ）。
【0100】
次に、開口部５０１に絶縁部材を配置して分離部１３１を形成する（図７Ｇ）。これは、ＣＶＤ等を使用してＳｉＯ２等の膜を成膜することにより行うことができる。
【0101】
次に、半導体基板１２０の表面側に、画素内分離領域１２７を形成する（図７Ｈ）。これは、イオン注入により行うことができる。
【0102】
次に、半導体基板１２０の表面側に絶縁膜１３３（不図示）やゲート電極１３４及び１３５（不図示）を形成する。次に、配線領域１４０を形成する（図７Ｉ）。
【0103】
次に、半導体基板１２０の天地を反転して裏面側を研削し、薄肉化する。半導体基板１２０の研削は、ＣＭＰ（Chemical Mechanical Polishing）により行うことができる。これにより、画素分離部１６０及び画素分離電極１０９が半導体基板１２０の裏面側に露出する形状になる（図７Ｊ）。
【0104】
次に、半導体基板１２０の裏面側の画素内分離部１５０を配置する領域に溝部１５１を形成する（図７Ｋ）。これは、ドライエッチングにより行うことができる。
【0105】
次に、溝部１５１の壁面に絶縁部材を配置して画素内分離部１５０を形成する（図７Ｌ）。これは、ＣＶＤ等を使用してＳｉＯ２等の膜を成膜することにより行うことができる。
【0106】
次に、溝部１５１に電極１５２を配置して画素内分離電極１０８を形成する（図７Ｍ）。これは、ＣＶＤ等を使用してタングステン等の膜を成膜することにより行うことができる。
【0107】
次に、半導体基板１２０の裏面側に絶縁膜１９１を配置する（図７Ｎ）。これは、ＣＶＤ等を使用してＳｉＯ２等の膜を成膜することにより行うことができる。
【0108】
次に、画素内分離電極１０８及び画素分離電極１０９に隣接する絶縁膜１９１に開口部１９９を形成する（図７Ｏ）。
【0109】
次に、開口部１９９を含む半導体基板１２０の裏面側に、画素内分離部配線１８１等の材料膜５０２を配置する（図７Ｐ）。これは、ＣＶＤ等を使用してタングステンの膜を成膜することにより行うことができる。
【0110】
次に、材料膜５０２をエッチングして画素内分離部配線１８１及び画素分離部配線１８２を形成する（図７Ｑ）。
【0111】
次に、半導体基板１２０の裏面側の画素１００の境界に遮光壁１９３を配置する（図７Ｒ）。
【0112】
次に、半導体基板１２０の裏面側に、カラーフィルタ１９２を形成する（図７Ｓ）。その後、平坦化膜１９４及びオンチップレンズ１９５を配置する。以上の工程により、撮像素子１を製造することができる。
【0113】
このように、本開示の第１の実施形態の撮像素子１は、画素１００に画素内分離部１５０を配置して画素１００に配置される光電変換部１０１及び１０２を分離することができる。この画素内分離部１５０に画素内分離電極１０８を配置してバイアス電圧を印加することにより、電荷蓄積領域を形成し、暗電流を低減することができる。
【0114】
（２．第２の実施形態）
上述の第１の実施形態の撮像素子１は、画素１００の境界に画素分離部１６０が配置されていた。これに対し、本開示の第２の実施形態の撮像素子１は、画素１００の半導体基板１２０を貫通する形状の画素分離部１６０が配置される点で、上述の第１の実施形態と異なる。
上述の第１の実施形態の撮像素子１は、画素１００の境界に画素分離部１６０が配置されていた。これに対し、本開示の第２の実施形態の撮像素子１は、画素１００の半導体基板１２０を貫通する形状の画素分離部１６０が配置される点で、上述の第１の実施形態と異なる。
【0115】
［撮像素子の断面の構成］
図８は、本開示の第２の実施形態に係る画素の構成例を示す断面図である。同図は、図４と同様に、画素１００の構成例を表す断面図である。同図の画素１００は、半導体基板１２０を貫通する形状の画素分離部１６０を備える点で、図４の画素１００と異なる。
図８は、本開示の第２の実施形態に係る画素の構成例を示す断面図である。同図は、図４と同様に、画素１００の構成例を表す断面図である。同図の画素１００は、半導体基板１２０を貫通する形状の画素分離部１６０を備える点で、図４の画素１００と異なる。
【0116】
同図の画素分離部１６０及び画素分離電極１０９は、半導体基板１２０を貫通する形状に構成される。なお、分離部１３１は、画素分離部１６０の一部を構成する。画素分離電極１０９が半導体基板１２０を貫通する形状のため、画素１００の境界の電荷蓄積領域の範囲を広くすることができる。なお、同図の画素分離電極１０９は、図７Ｆ及び７Ｇの工程を省略することにより形成することができる。
【0117】
これ以外の撮像素子１の構成は本開示の第１の実施形態における撮像素子１の構成と同様であるため、説明を省略する。
【0118】
このように、本開示の第２の実施形態の撮像素子１は、半導体基板１２０を貫通する形状の画素分離部１６０及び画素分離電極１０９を備える。これにより、画素１００の境界の電荷蓄積領域を広くすることができ、暗電流を更に低減することができる。
【0119】
（３．第３の実施形態）
上述の第２の実施形態の撮像素子１は、半導体基板１２０の裏面側に画素分離電極１０９の配線が配置されていた。これに対し、本開示の第３の実施形態の撮像素子１は、画素分離電極１０９の配線が半導体基板１２０の表面側に配置される点で、上述の第２の実施形態と異なる。
上述の第２の実施形態の撮像素子１は、半導体基板１２０の裏面側に画素分離電極１０９の配線が配置されていた。これに対し、本開示の第３の実施形態の撮像素子１は、画素分離電極１０９の配線が半導体基板１２０の表面側に配置される点で、上述の第２の実施形態と異なる。
【0120】
［撮像素子の断面の構成］
図９は、本開示の第３の実施形態に係る画素の構成例を示す断面図である。同図は、図８と同様に、画素１００の構成例を表す断面図である。同図の画素１００は、画素分離部配線１８２の代わりにコンタクトプラグ１４３及び配線１４２が画素分離電極１０９に接続される点で、図８の画素１００と異なる。
図９は、本開示の第３の実施形態に係る画素の構成例を示す断面図である。同図は、図８と同様に、画素１００の構成例を表す断面図である。同図の画素１００は、画素分離部配線１８２の代わりにコンタクトプラグ１４３及び配線１４２が画素分離電極１０９に接続される点で、図８の画素１００と異なる。
【0121】
画素分離電極１０９は、半導体基板１２０を貫通する形状に構成される。このため、画素分離電極１０９に隣接する絶縁膜１３３に開口部を形成してコンタクトプラグ１４３を配置し、配線１４２と接続することができる。同図の画素分離電極１０９は、配線領域１４０の配線１４２を介して第１のバイア電圧が印加される。同図の画素１００は、画素分離部配線１８２を省略することができる。
【0122】
これ以外の撮像素子１の構成は本開示の第２の実施形態における撮像素子１の構成と同様であるため、説明を省略する。
【0123】
このように、本開示の第３の実施形態の撮像素子１は、配線領域１４０のコンタクトプラグ１４３及び配線１４２を使用して画素分離電極１０９に第１のバイア電圧を印加する。画素分離部配線１８２を省略することができ、画素１００の構成を簡略化することができる。
【0124】
（４．第４の実施形態）
上述の第１の実施形態の撮像素子１は、タングステン等の金属により構成される画素内分離部配線１８１及び画素分離部配線１８２を使用していた。これに対し、本開示の第４の実施形態の撮像素子１は、透明な部材により構成される裏面側配線を使用する点で、上述の第１の実施形態と異なる。
上述の第１の実施形態の撮像素子１は、タングステン等の金属により構成される画素内分離部配線１８１及び画素分離部配線１８２を使用していた。これに対し、本開示の第４の実施形態の撮像素子１は、透明な部材により構成される裏面側配線を使用する点で、上述の第１の実施形態と異なる。
【0125】
［裏面側配線の構成］
図１０Ａ及び１０Ｂは、本開示の第４の実施形態に係る裏面側配線の構成例を示す図である。同図は、図５Ａ及び５Ｂと同様に、裏面側配線の構成例を表す平面図である。同図の画素１００は、画素内分離部配線１８１及び画素分離部配線１８２の代わりに画素内分離部配線１８３及び画素分離部配線１８４を備える点で、図５Ａ及び５Ｂと異なる。
図１０Ａ及び１０Ｂは、本開示の第４の実施形態に係る裏面側配線の構成例を示す図である。同図は、図５Ａ及び５Ｂと同様に、裏面側配線の構成例を表す平面図である。同図の画素１００は、画素内分離部配線１８１及び画素分離部配線１８２の代わりに画素内分離部配線１８３及び画素分離部配線１８４を備える点で、図５Ａ及び５Ｂと異なる。
【0126】
画素内分離部配線１８３及び画素分離部配線１８４は、透明導電膜等の透明な部材により構成される配線である。画素内分離部配線１８３は画素内分離電極１０８に接続され、画素分離部配線１８４は画素分離電極１０９に接続される。画素内分離部配線１８３及び画素分離部配線１８４は、例えば、ＩＴＯ(Indium Tin Oxide)、Ｉｎ２Ｏ３、ＺｎＯ(Zinc Oxide)、ＩＺＯ(Indium Zinc Oxide)及びＩＧＺＯ(In-Ga-Zn-O)により構成することができる。
【0127】
図１０Ａは画素内分離部配線１８３及び画素分離部配線１８４が、画素内分離電極１０８と同じ向きに配置される例を表し、図１０Ｂは画素内分離部配線１８３及び画素分離部配線１８４が、画素内分離電極１０８と異なる向きに配置される例を表す。
【0128】
［裏面側配線の他の構成］
図１１Ａ及び１１Ｂは、本開示の第４の実施形態に係る裏面側配線の他の構成例を示す図である。同図は、図１０Ａ及び１０Ｂと同様に、裏面側配線の構成例を表す平面図である。同図の画素内分離部配線１８３は、画素分離部配線１８４と異なる幅に構成される点で、図１０Ａ及び１０Ｂの画素内分離部配線１８３と異なる。
図１１Ａ及び１１Ｂは、本開示の第４の実施形態に係る裏面側配線の他の構成例を示す図である。同図は、図１０Ａ及び１０Ｂと同様に、裏面側配線の構成例を表す平面図である。同図の画素内分離部配線１８３は、画素分離部配線１８４と異なる幅に構成される点で、図１０Ａ及び１０Ｂの画素内分離部配線１８３と異なる。
【0129】
同図の画素内分離部配線１８３は、画素１００の裏側の広い範囲を覆う形状に構成される。通常、透明導電膜は、金属膜と比較して導電率が低くなる。このため、画素内分離部配線１８３は、金属膜により構成される画素内分離部配線１８１より高い抵抗値となる。図６に表したように、第２のバイアス電圧は、頻繁に電圧が変化する。この第２のバイアス電圧を伝達する画素内分離部配線１８３の抵抗値が高い場合、遅延時間が増加するとともに、画素１００毎の第２のバイアス電圧に差異を生じる。このため、画像信号にムラを生じることとなる。
【0130】
そこで、図１１Ａ及び１１Ｂに表したように、画素内分離部配線１８３を幅広に構成する。これにより、画素内分離部配線１８３を低抵抗化することができ、第２のバイアス電圧の伝達の遅延時間を短縮することができる。
【0131】
［変形例］
図１１Ｃ及び１１Ｄは、本開示の第４の実施形態に係る画素１００の構成の変形例を示す図である。同図の画素内分離電極１０８は、画素内分離領域１２７とは異なる方向に配置され、光電変換部１０１及び１０２の境界と垂直な方向に配置される例を表したものである。この画素内分離電極１０８により入射光を光電変換部１０１等の領域に反射することができる。画素１００の変換効率を向上させることができる。
図１１Ｃ及び１１Ｄは、本開示の第４の実施形態に係る画素１００の構成の変形例を示す図である。同図の画素内分離電極１０８は、画素内分離領域１２７とは異なる方向に配置され、光電変換部１０１及び１０２の境界と垂直な方向に配置される例を表したものである。この画素内分離電極１０８により入射光を光電変換部１０１等の領域に反射することができる。画素１００の変換効率を向上させることができる。
【0132】
これ以外の撮像素子１の構成は本開示の第１の実施形態における撮像素子１の構成と同様であるため、説明を省略する。
【0133】
このように、本開示の第４の実施形態の撮像素子１は、画素１００に透明な部材により構成される画素内分離部配線１８３及び画素分離部配線１８４を備える。これにより、光電変換部１０１への入射光量を増加させることができる。画素１００の感度を向上させることができる。
【0134】
（５．第５の実施形態）
上述の第１の実施形態の撮像素子１は、半導体基板１２０の裏面側に配置される画素内分離部１５０及び画素分離部１６０を備えていた。これに対し、本開示の第５の実施形態の撮像素子１は、半導体基板１２０の両面に画素内分離部及び画素分離部を備える点で、上述の第１の実施形態と異なる。
上述の第１の実施形態の撮像素子１は、半導体基板１２０の裏面側に配置される画素内分離部１５０及び画素分離部１６０を備えていた。これに対し、本開示の第５の実施形態の撮像素子１は、半導体基板１２０の両面に画素内分離部及び画素分離部を備える点で、上述の第１の実施形態と異なる。
【0135】
［撮像素子の断面の構成］
図１２は、本開示の第５の実施形態に係る画素の構成例を示す断面図である。同図は、図４と同様に、画素１００の構成例を表す断面図である。同図の画素１００は、画素内分離領域１２７の代わりに画素内分離部１５４が配置され、画素分離部１６４が更に配置される点で、図４の画素１００と異なる。
図１２は、本開示の第５の実施形態に係る画素の構成例を示す断面図である。同図は、図４と同様に、画素１００の構成例を表す断面図である。同図の画素１００は、画素内分離領域１２７の代わりに画素内分離部１５４が配置され、画素分離部１６４が更に配置される点で、図４の画素１００と異なる。
【0136】
画素内分離部１５４は、半導体基板１２０の表面側に配置される画素内分離部である。この画素内分離部１５４は、半導体基板１２０の表面側から形成された溝部１５５に絶縁部材を埋め込むことにより形成することができる。また、画素内分離部１５４には、画素内分離電極１０８を更に配置することができる。なお、画素内分離部１５０及び画素内分離部１５４にそれぞれ配置される画素内分離電極１０８を符号「ａ」及び「ｂ」を付記して区別する。画素内分離電極１０８ｂは、溝部１５５の中央部に配置された電極１５６により構成することができる。
【0137】
また、同図の画素分離部１６０は、半導体基板１２０の表面側に配置される。半導体基板１２０の裏面側の画素１００の境界には、画素分離部１６４が配置される。この画素分離部１６４は、半導体基板１２０の裏面側から形成された溝部１６５に絶縁部材を埋め込むことにより形成することができる。また、画素分離部１６４には、画素分離電極１０９を更に配置することができる。なお、画素分離部１６０及び画素分離部１６４にそれぞれ配置される画素分離電極１０９を符号「ａ」及び「ｂ」を付記して区別する。画素分離電極１０９ｂは、溝部１６５の中央部に配置された電極１６６により構成することができる。
【0138】
また、同図の画素１００は、オーバーフローパス１０７ａ及び１０７ｂを備える。オーバーフローパス１０７ａは、画素内分離部１５０と画素分離部１６４との間に配置される半導体領域１２５により構成されるオーバーフローパスである。オーバーフローパス１０７ｂは、画素内分離部１５０及び１５４の間に配置される半導体領域１２８により構成されるオーバーフローパスである。なお、オーバーフローパス１０７ａ及び１０７ｂは、何れか一方を配置する構成にすることもできる。
【0139】
画素内分離電極１０８ｂには、画素内分離電極１０８ａと同じ第２のバイアス電圧を印加することができる。また、画素内分離電極１０８ｂに、画素内分離電極１０８ａとは異なる第２のバイアス電圧を印加することもできる。
【0140】
画素分離電極１０９ａには画素分離部配線１８４が接続される。一方、画素分離電極１０９ｂには、配線領域１４０のコンタクトプラグ１４３及び配線１４２を接続することができる。画素分離電極１０９ｂには、画素分離電極１０９ａと同じ第１のバイアス電圧を印加することができる。また、画素分離電極１０９ｂに、画素分離電極１０９ａとは異なる第１のバイアス電圧を印加することもできる。
【0141】
同図の画素１００は、半導体基板１２０の両面に画素内分離電極１０８ａ及び１０８ｂ並びに画素分離電極１０９ａ及び１０９ｂを備える。これらに印加するバイアス電圧をそれぞれ調整することにより、光電変換部１０１及び１０２の飽和電荷量及び暗電流の調整を半導体基板１２０の両面のそれぞれにおいて行うことができる。
【0142】
なお、画素内分離部１５４は、特許請求の範囲に記載の第２の画素内分離部の一例である。画素内分離電極１０８ｂは、特許請求の範囲に記載の第２の画素内分離電極の一例である。同図の画素分離部１６０は、特許請求の範囲に記載の第２の画素分離部の一例である。同図の画素分離電極１０９ｂは、特許請求の範囲に記載の第２の画素分離電極の一例である。
【0143】
［撮像素子の製造方法］
図１３Ａ－１３Ｅは、本開示の第５の実施形態に係る撮像素子の製造方法の一例を示す図である。同図は、本開示の第５の実施形態に係る撮像素子１の製造工程のうちの画素内分離部１５０及び１５４並びに画素分離部１６０及び１６４の部分の製造工程の一例を表す図である。
図１３Ａ－１３Ｅは、本開示の第５の実施形態に係る撮像素子の製造方法の一例を示す図である。同図は、本開示の第５の実施形態に係る撮像素子１の製造工程のうちの画素内分離部１５０及び１５４並びに画素分離部１６０及び１６４の部分の製造工程の一例を表す図である。
【0144】
まず、半導体基板１２０の表面側に溝部１６１及び１５５を形成する。次に、溝部１６１及び１５５の壁面に絶縁部材を配置して画素内分離部１５４及び画素分離部１６０を形成する。次に、溝部１６１及び１５５に導電部材を配置して電極１５６及び１６２を形成する（図１３Ａ）。
【0145】
次に、半導体基板１２０の表面側に配線領域１４０を形成する。次に、半導体基板１２０の天地を反転し、半導体基板１２０の裏面側を研削する（図１３Ｂ）。
【0146】
次に、半導体基板１２０の裏面側に溝部１５１及び１６５を形成する（図１３Ｃ）。
【0147】
次に、溝部１５１及び１６５の壁面に絶縁部材を配置して画素内分離部１５０及び画素分離部１６４を形成する（図１３Ｄ）。
【0148】
次に、溝部１５１及び１６５に導電部材を配置して電極１５６及び１６２を形成する（図１３Ｅ）。
【0149】
これ以外の撮像素子１の構成は本開示の第１の実施形態における撮像素子１の構成と同様であるため、説明を省略する。
【0150】
このように、本開示の第５の実施形態の撮像素子１は、半導体基板１２０の両面に画素内分離電極１０８ａ及び１０８ｂ並びに画素分離電極１０９ａ及び１０９ｂを備える。これらに印加するバイアス電圧をそれぞれ調整することが可能となり、印加するバイアス電圧を最適化することができる。
【0151】
（６．第６の実施形態）
上述の第１の実施形態の撮像素子１は、金属の電極１５２及び１６２により構成される画素内分離電極１０８及び画素分離電極１０９を使用していた。これに対し、本開示の第６の実施形態の撮像素子１は、透明導電膜の電極により構成される画素内分離電極１０８及び画素分離電極１０９を使用する点で、上述の第１の実施形態と異なる。
上述の第１の実施形態の撮像素子１は、金属の電極１５２及び１６２により構成される画素内分離電極１０８及び画素分離電極１０９を使用していた。これに対し、本開示の第６の実施形態の撮像素子１は、透明導電膜の電極により構成される画素内分離電極１０８及び画素分離電極１０９を使用する点で、上述の第１の実施形態と異なる。
【0152】
［撮像素子の断面の構成］
図１４は、本開示の第６の実施形態に係る画素の構成例を示す断面図である。同図は、図４と同様に、画素１００の構成例を表す断面図である。同図の画素１００は、電極１５２の代わりに電極１５７が配置され、電極１６２の代わりに電極１６７が配置される点で、図４の画素１００と異なる。
図１４は、本開示の第６の実施形態に係る画素の構成例を示す断面図である。同図は、図４と同様に、画素１００の構成例を表す断面図である。同図の画素１００は、電極１５２の代わりに電極１５７が配置され、電極１６２の代わりに電極１６７が配置される点で、図４の画素１００と異なる。
【0153】
同図の画素内分離電極１０８は、電極１５７により構成される。また、同図の画素分離電極１０９は、電極１６７により構成される。これらの電極１５７及び１６７は、透明導電膜等の透明な部材により構成される。この透明導電膜には、図１０Ａにおいて説明した部材を適用することができる。
【0154】
なお、撮像素子１の構成は、この例に限定されない。例えば、画素内分離部配線１８１及び画素分離部配線１８２の代わりに図１０Ａにおいて説明した画素内分離部配線１８３及び画素分離部配線１８４を配置することもできる。
【0155】
［撮像素子の製造方法］
図１５Ａ－１５Ｄは、本開示の第６の実施形態に係る撮像素子の製造方法の一例を示す図である。同図は、本開示の第６の実施形態に係る撮像素子１の製造工程のうちの画素内分離部１５０及び画素分離部１６０の部分の製造工程の一例を表す図である。
図１５Ａ－１５Ｄは、本開示の第６の実施形態に係る撮像素子の製造方法の一例を示す図である。同図は、本開示の第６の実施形態に係る撮像素子１の製造工程のうちの画素内分離部１５０及び画素分離部１６０の部分の製造工程の一例を表す図である。
【0156】
まず、半導体基板１２０の表面側に溝部１６１を形成する。次に、溝部１６１の壁面に絶縁部材を配置して画素分離部１６０を形成する（図１５Ａ）。
【0157】
次に、溝部１６１に透明導電膜を配置して電極１６７を形成する（図１５Ｂ）。次に、半導体基板１２０に画素内分離領域１２７を形成し、半導体基板１２０の表面側に配線領域１４０を形成する。次に、半導体基板１２０の天地を反転し、半導体基板１２０の裏面側を研削する。次に、半導体基板１２０の裏面側に溝部１５１を形成する（図１５Ｃ）。
【0158】
次に、溝部１５１の壁面に絶縁部材を配置して画素内分離部１５０を形成する。次に溝部１５１に透明導電膜を配置して電極１５７を形成する（図１５Ｄ）。
【0159】
以上の工程では、図１５Ｂに表したように、半導体基板１２０の表面側に形成された溝部１５１に透明導電膜の電極１６７が配置される。このため、以降の工程に低温プロセスを適用する必要がる。透明導電膜は、耐熱性が低いためである。
【0160】
［撮像素子の他の製造方法］
図１６Ａ－１６Ｈは、本開示の第６の実施形態に係る撮像素子の製造方法の他の例を示す図である。同図は、本開示の第６の実施形態に係る撮像素子１の製造工程のうちの画素内分離部１５０及び画素分離部１６０の部分の製造工程の他の例を表す図である。
図１６Ａ－１６Ｈは、本開示の第６の実施形態に係る撮像素子の製造方法の他の例を示す図である。同図は、本開示の第６の実施形態に係る撮像素子１の製造工程のうちの画素内分離部１５０及び画素分離部１６０の部分の製造工程の他の例を表す図である。
【0161】
まず、半導体基板１２０の表面側に溝部１６１を形成する。次に、溝部１６１の壁面に絶縁部材を配置して画素分離部１６０を形成する。次に、溝部１６１に仮電極５１０を配置する。この仮電極５１０は、例えば、多結晶シリコンにより構成することができる（図１６Ａ）。
【0162】
次に、半導体基板１２０に画素内分離領域１２７を形成し、半導体基板１２０の表面側に配線領域１４０を形成する。次に、半導体基板１２０の天地を反転し、半導体基板１２０の裏面側を研削する。（図１６Ｂ）。
【0163】
【0164】
【0165】
【0166】
図１６Ａ－１６Ｈに表した製造工程では、図１６Ａに表したように、半導体基板１２０の表面側に形成された溝部１６１に仮電極５１０が配置される。この仮電極５１０は、多結晶シリコンにより構成される。この多結晶シリコンは、高い耐熱性を有する部材である。このため、以降の工程に高温プロセス、例えば、半導体基板１２０の熱酸化による絶縁膜の形成のプロセスを適用することができる。
【0167】
［第１の変形例］
図１２において説明した撮像素子１は、金属により構成される電極１５２及び１５６並びに電極１６２及び１６６を使用していたが、透明導電膜による電極を使用することもできる。
図１２において説明した撮像素子１は、金属により構成される電極１５２及び１５６並びに電極１６２及び１６６を使用していたが、透明導電膜による電極を使用することもできる。
【0168】
［撮像素子の断面の構成］
図１７は、本開示の第６の実施形態の第１の変形例に係る画素の構成例を示す断面図である。同図は、図１２と同様に、画素１００の構成例を表す図である。同図の画素１００は、電極１５２及び１５６の代わりに電極１５７及び１５８が配置され、電極１６２及び１６６の代わりに電極１６７及び１６８が配置される点で、図１２の画素１００と異なる。電極１５７及び１５８並びに電極１６７及び１６８は、透明導電膜による電極である。
図１７は、本開示の第６の実施形態の第１の変形例に係る画素の構成例を示す断面図である。同図は、図１２と同様に、画素１００の構成例を表す図である。同図の画素１００は、電極１５２及び１５６の代わりに電極１５７及び１５８が配置され、電極１６２及び１６６の代わりに電極１６７及び１６８が配置される点で、図１２の画素１００と異なる。電極１５７及び１５８並びに電極１６７及び１６８は、透明導電膜による電極である。
【0169】
［第２の変形例］
図１７において説明した撮像素子１は、電極１５７及び１５８並びに電極１６７及び１６８に、透明導電膜による電極を使用していたが、一部の電極のみを透明導電膜により構成することもできる。
図１７において説明した撮像素子１は、電極１５７及び１５８並びに電極１６７及び１６８に、透明導電膜による電極を使用していたが、一部の電極のみを透明導電膜により構成することもできる。
【0170】
［撮像素子の断面の構成］
図１８Ａ及び１８Ｂは、本開示の第６の実施形態の第２の変形例に係る画素の構成例を示す断面図である。同図は、簡略化した画素１００の構成例を表す図である。図１８Ａの画素１００は、半導体基板１２０の裏面側に透明導電膜による電極１５７及び１６８が配置される例を表した図である。また、図１８Ｂは、半導体基板１２０の表面側に透明導電膜による電極１５８及び１６７が配置される例を表した図である。
図１８Ａ及び１８Ｂは、本開示の第６の実施形態の第２の変形例に係る画素の構成例を示す断面図である。同図は、簡略化した画素１００の構成例を表す図である。図１８Ａの画素１００は、半導体基板１２０の裏面側に透明導電膜による電極１５７及び１６８が配置される例を表した図である。また、図１８Ｂは、半導体基板１２０の表面側に透明導電膜による電極１５８及び１６７が配置される例を表した図である。
【0171】
［撮像素子の断面の他の構成］
図１９Ａ及び１９Ｂは、本開示の第６の実施形態の第２の変形例に係る画素の他の構成例を示す断面図である。同図は、図１８Ａ及び１８Ｂと同様に、簡略化した画素１００の構成例を表す図である。図１９Ａの画素１００は、画素内分離電極１０８ａ及び１０８ｂに透明導電膜による電極１５７及び１５８が配置される例を表したものである。また、図１９Ｂは、画素分離電極１０９ａ及び１０９ｂに透明導電膜による電極１６７及び１６８が配置される例を表した図である。
図１９Ａ及び１９Ｂは、本開示の第６の実施形態の第２の変形例に係る画素の他の構成例を示す断面図である。同図は、図１８Ａ及び１８Ｂと同様に、簡略化した画素１００の構成例を表す図である。図１９Ａの画素１００は、画素内分離電極１０８ａ及び１０８ｂに透明導電膜による電極１５７及び１５８が配置される例を表したものである。また、図１９Ｂは、画素分離電極１０９ａ及び１０９ｂに透明導電膜による電極１６７及び１６８が配置される例を表した図である。
【0172】
これ以外の撮像素子１の構成は本開示の第１の実施形態における撮像素子１の構成と同様であるため、説明を省略する。
【0173】
このように、本開示の第６の実施形態の撮像素子１は、透明な部材により構成された画素内分離電極１０８及び画素分離電極１０９にバイアス電圧を印加する。
【0174】
（７．変形例）
上述の第１の実施形態の撮像素子１は、画素内分離電極１０８及び画素分離電極１０９を使用していたが、これらと異なる形状の画素内分離電極１０８及び画素分離電極１０９を使用することもできる。
上述の第１の実施形態の撮像素子１は、画素内分離電極１０８及び画素分離電極１０９を使用していたが、これらと異なる形状の画素内分離電極１０８及び画素分離電極１０９を使用することもできる。
【0175】
［画素内分離電極及び画素分離電極の構成］
図２０Ａ－２０Ｃは、本開示の変形例に係る画素の構成例を示す図である。同図は、画素１００における画素内分離電極１０８及び画素分離電極１０９の構成例を表す図である。
図２０Ａ－２０Ｃは、本開示の変形例に係る画素の構成例を示す図である。同図は、画素１００における画素内分離電極１０８及び画素分離電極１０９の構成例を表す図である。
【0176】
図２０Ａは、半導体基板１２０の平面視において２つに分割された電極１５２により構成される画素内分離電極１０８を表す図である。２つの電極１５２の間にオーバーフローパス１０７を配置することができる。同図の画素１００においては、半導体基板１２０を貫通する形状の画素内分離電極１０８及び画素分離電極１０９を配置することができる。また、図１２に表した、半導体基板１２０の表面側及び裏面側に分割された画素内分離電極１０８及び画素分離電極１０９を配置することもできる。
【0177】
図２０Ｂは、半導体基板１２０の平面視において２以上に分割された電極１５２により構成される画素内分離電極１０８を表した図である。これら複数の電極１５２の間にオーバーフローパス１０７を配置することができる。また、電極１５２と画素分離電極１０９を構成する電極１５２の間にオーバーフローパス１０７を配置することもできる。同図の画素１００においては、半導体基板１２０を貫通する形状の画素内分離電極１０８及び画素分離電極１０９を配置することができる。また、図１２に表した、半導体基板１２０の表面側及び裏面側に分割された画素内分離電極１０８及び画素分離電極１０９を配置することもできる。
【0178】
図２０Ｃは、半導体基板１２０の平面視において画素分離電極１０９を構成する電極１６２に当接する形状の電極１５２により構成される画素内分離電極１０８を表した図である。同図の画素１００においては、半導体基板１２０を貫通する形状の画素分離電極１０９や半導体基板１２０の表面側及び裏面側に分割された画素分離電極１０９を配置することができる。一方、同図の画素１００においては、半導体基板１２０の表面側及び裏面側に分割された画素内分離電極１０８を配置する。この場合、オーバーフローパス１０７は、表面側及び裏面側に分割された画素内分離電極１０８の間に配置する。
【0179】
［画素分離電極の構成］
図２１Ａ及び２２Ｂは、本開示の変形例に係る画素の他の構成例を示す図である。同図は、画素１００における画素分離電極１０９の構成例を表す図である。
図２１Ａ及び２２Ｂは、本開示の変形例に係る画素の他の構成例を示す図である。同図は、画素１００における画素分離電極１０９の構成例を表す図である。
【0180】
図２１Ａは、半導体基板１２０の平面視において八角形の形状の電極１６２により構成される画素分離電極１０９の例を表した図である。電極１６２を八角形にすることにより、電極１６２に第１のバイア電圧を印加した際の画素１００の隅部への電界の集中を軽減することができる。なお、画素１００の隅部には、貫通ビア１７１を配置することができる。この貫通ビア１７１は、半導体基板１２０を貫通する形状のビアプラグであり、配線領域１４０の配線１４２に接続されるビアプラグである。この貫通ビア１７１を画素内分離部配線１８１及び画素分離部配線１８２に接続することにより、貫通ビア１７１を介して第１のバイア電圧及び第２のバイアス電圧を供給することができる。
【0181】
図２１Ｂは、半導体基板１２０の平面視において角部を丸めた形状の電極１６２により構成される画素分離電極１０９の例を表した図である。図２１Ａの電極１６２と同様に、第１のバイア電圧を印加した際の画素１００の隅部への電界の集中を軽減することができる。
【0182】
これ以外の撮像素子１の構成は本開示の第１の実施形態における撮像素子１の構成と同様であるため、説明を省略する。
【0183】
（８．撮像装置の構成例）
上述したような撮像素子１は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
上述したような撮像素子１は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
【0184】
図２２は、電子機器に搭載される撮像装置の構成例を示すブロック図である。図２２に示すように、撮像装置７０１は、光学系７０２、撮像素子７０３、ＤＳＰ（Digital Signal Processor）７０４を備えており、バス７０７を介して、ＤＳＰ７０４、表示装置７０５、操作系７０６、メモリ７０８、記録装置７０９、および電源系７１０が接続されて構成され、静止画像および動画像を撮像可能である。
【0185】
光学系７０２は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）を撮像素子７０３に導き、撮像素子７０３の受光面（センサ部）に結像させる。
【0186】
撮像素子７０３としては、上述したいずれかの構成例の撮像素子１が適用される。撮像素子７０３には、光学系７０２を介して受光面に結像される像に応じて、一定期間、電子が蓄積される。そして、撮像素子７０３に蓄積された電子に応じた信号がＤＳＰ７０４に入力される。
【0187】
ＤＳＰ７０４は、撮像素子７０３からの信号に対して各種の信号処理を施して画像を取得し、その画像のデータを、メモリ７０８に一時的に記憶させる。メモリ７０８に記憶された画像のデータは、記録装置７０９に記録されたり、表示装置７０５に供給されて画像が表示されたりする。また、操作系７０６は、ユーザによる各種の操作を受け付けて撮像装置７０１の各ブロックに操作信号を供給し、電源系７１０は、撮像装置７０１の各ブロックの駆動に必要な電力を供給する。
【0188】
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
【0189】
なお、本技術は以下のような構成も取ることができる。
（１）
表面側に配線領域が配置される半導体基板に形成されて被写体からの入射光の光電変換を行って電荷を生成する複数の光電変換部を備える画素と、
前記複数の光電変換部同士において電荷を相互に転送するオーバーフローパスと、
前記画素の境界に配置される画素分離部と、
前記画素分離部に配置されて第１のバイアス電圧が印加される画素分離電極と、
前記複数の光電変換部を分離する画素内分離部と、
前記画素内分離部に配置されて第２のバイアス電圧が印加される画素内分離電極と、
前記生成された電荷を保持する電荷保持部と、
前記複数の光電変換部毎に配置されて前記光電変換部により生成される電荷を前記電荷保持部に転送して保持させる複数の電荷転送部と、
前記保持された電荷に基づいて画像信号を生成する画像信号生成部と
を有する撮像素子。
（２）
前記画素内分離電極は、前記オーバーフローパスの電位障壁を調整するための前記第２のバイアス電圧が印加される前記（１）に記載の撮像素子。
（３）
前記複数の電荷転送部は、前記複数の光電変換部によりそれぞれ生成される電荷を前記電荷保持部に共通に転送して前記電荷保持部に前記複数の光電変換部により生成される電荷を同時にまとめて保持させるまとめ転送と前記複数の光電変換部によりそれぞれ生成される電荷を前記電荷保持部に個別に転送する個別転送とを行い。
前記画像信号生成部は、前記まとめ転送により前記電荷保持部にまとめて保持された電荷に基づいて前記画像信号を生成するとともに前記個別転送により前記電荷保持部に個別に保持されたそれぞれの電荷に基づいて前記被写体を瞳分割して像面位相差を検出するための複数の位相差信号を生成する
前記（１）又は（２）に記載の撮像素子。
（４）
前記オーバーフローパスは、前記画素内分離部及び前記画素分離部の間に配置される前記（１）から（３）の何れかに記載の撮像素子。
（５）
前記画素は、複数の前記画素内分離部を備え、
前記オーバーフローパスは、複数の前記画素内分離部の間に配置される
前記（１）から（４）の何れかに記載の撮像素子。
（６）
前記画素内分離電極は、前記まとめ転送により転送される電荷が生成される際と前記個別転送により転送される電荷が生成される際とにおいて異なる前記第２のバイアス電圧が印加される前記（３）に記載の撮像素子。
（７）
前記画素内分離電極は、前記光電変換部における前記電荷の蓄積容量を調整するための前記第２のバイアス電圧が印加される前記（１）から（６）の何れかに記載の撮像素子。
（８）
前記画素内分離部は、前記半導体基板の裏面側に配置される前記（１）から（７）の何れかに記載の撮像素子。
（９）
前記画素における前記半導体基板の表面側に配置されて前記複数の光電変換部を分離する半導体領域である画素内分離領域を更に有する前記（８）に記載の撮像素子。
（１０）
前記半導体基板の表面側に配置される前記画素内分離部である第２の画素内分離部と、
前記第２の画素内分離部に配置される前記画素内分離電極である第２の画素内分離電極と
を更に有する前記（８）に記載の撮像素子。
（１１）
前記第２の画素内分離電極は、前記画素内分離電極とは異なる前記第２のバイアス電圧が印加される前記（１０）に記載の撮像素子。
（１２）
前記半導体基板の裏面側に配置されて前記画素内分離電極に前記第２のバイアス電圧を印加する画素内分離部配線を更に有する前記（８）に記載の撮像素子。
（１３）
前記画素内分離部配線は、透明な部材により構成される前記（１２）に記載の撮像素子。
（１４）
前記画素内分離部配線は、前記複数の光電変換部を覆う形状に構成される前記（１３）に記載の撮像素子。
（１５）
前記画素内分離部及び前記画素内分離電極は、前記半導体基板を貫通する形状に構成される前記（１）から（１４）の何れかに記載の撮像素子。
（１６）
前記画素分離電極は、前記光電変換部における前記電荷の蓄積容量を調整するための前記第１のバイアス電圧が印加される前記（１）から（１５）の何れかに記載の撮像素子。
（１７）
前記画素分離部は、前記半導体基板の裏面側に配置される前記（１）から（１６）の何れかに記載の撮像素子。
（１８）
前記半導体基板の表面側に配置される前記画素分離部である第２の画素分離部と、
前記第２の画素分離部に配置される前記画素分離電極である第２の画素分離電極と
を更に有する前記（１７）に記載の撮像素子。
（１９）
前記半導体基板の裏面側に配置されて前記画素分離部に前記第１のバイアス電圧を伝達する画素分離部配線を更に有する前記（１７）に記載の撮像素子。
（２０）
前記画素分離部及び前記画素分離電極は、前記半導体基板を貫通する形状に構成される前記（１）から（１９）の何れかに記載の撮像素子。
（２１）
前記画素内分離電極は、透明な部材により構成される前記（１）から（２０）の何れかに記載の撮像素子。
（２２）
前記画素分離電極は、透明な部材により構成される前記（１）から（２１）の何れかに記載の撮像素子。
（２３）
表面側に配線領域が配置される半導体基板に形成されて被写体からの入射光の光電変換を行って電荷を生成する複数の光電変換部を備える画素と、
前記複数の光電変換部同士において電荷を相互に転送するオーバーフローパスと、
前記画素の境界に配置される画素分離部と、
前記画素分離部に配置されて第１のバイアス電圧が印加される画素分離電極と、
前記複数の光電変換部を分離する画素内分離部と、
前記画素内分離部に配置されて第２のバイアス電圧が印加される画素内分離電極と、
前記生成された電荷を保持する電荷保持部と、
前記複数の光電変換部毎に配置されて前記光電変換部により生成される電荷を前記電荷保持部に転送して保持させる複数の電荷転送部と、
前記保持された電荷に基づいて画像信号を生成する画像信号生成部と、
前記生成された画像信号を処理する処理回路と
を有する撮像装置。
（１）
表面側に配線領域が配置される半導体基板に形成されて被写体からの入射光の光電変換を行って電荷を生成する複数の光電変換部を備える画素と、
前記複数の光電変換部同士において電荷を相互に転送するオーバーフローパスと、
前記画素の境界に配置される画素分離部と、
前記画素分離部に配置されて第１のバイアス電圧が印加される画素分離電極と、
前記複数の光電変換部を分離する画素内分離部と、
前記画素内分離部に配置されて第２のバイアス電圧が印加される画素内分離電極と、
前記生成された電荷を保持する電荷保持部と、
前記複数の光電変換部毎に配置されて前記光電変換部により生成される電荷を前記電荷保持部に転送して保持させる複数の電荷転送部と、
前記保持された電荷に基づいて画像信号を生成する画像信号生成部と
を有する撮像素子。
（２）
前記画素内分離電極は、前記オーバーフローパスの電位障壁を調整するための前記第２のバイアス電圧が印加される前記（１）に記載の撮像素子。
（３）
前記複数の電荷転送部は、前記複数の光電変換部によりそれぞれ生成される電荷を前記電荷保持部に共通に転送して前記電荷保持部に前記複数の光電変換部により生成される電荷を同時にまとめて保持させるまとめ転送と前記複数の光電変換部によりそれぞれ生成される電荷を前記電荷保持部に個別に転送する個別転送とを行い。
前記画像信号生成部は、前記まとめ転送により前記電荷保持部にまとめて保持された電荷に基づいて前記画像信号を生成するとともに前記個別転送により前記電荷保持部に個別に保持されたそれぞれの電荷に基づいて前記被写体を瞳分割して像面位相差を検出するための複数の位相差信号を生成する
前記（１）又は（２）に記載の撮像素子。
（４）
前記オーバーフローパスは、前記画素内分離部及び前記画素分離部の間に配置される前記（１）から（３）の何れかに記載の撮像素子。
（５）
前記画素は、複数の前記画素内分離部を備え、
前記オーバーフローパスは、複数の前記画素内分離部の間に配置される
前記（１）から（４）の何れかに記載の撮像素子。
（６）
前記画素内分離電極は、前記まとめ転送により転送される電荷が生成される際と前記個別転送により転送される電荷が生成される際とにおいて異なる前記第２のバイアス電圧が印加される前記（３）に記載の撮像素子。
（７）
前記画素内分離電極は、前記光電変換部における前記電荷の蓄積容量を調整するための前記第２のバイアス電圧が印加される前記（１）から（６）の何れかに記載の撮像素子。
（８）
前記画素内分離部は、前記半導体基板の裏面側に配置される前記（１）から（７）の何れかに記載の撮像素子。
（９）
前記画素における前記半導体基板の表面側に配置されて前記複数の光電変換部を分離する半導体領域である画素内分離領域を更に有する前記（８）に記載の撮像素子。
（１０）
前記半導体基板の表面側に配置される前記画素内分離部である第２の画素内分離部と、
前記第２の画素内分離部に配置される前記画素内分離電極である第２の画素内分離電極と
を更に有する前記（８）に記載の撮像素子。
（１１）
前記第２の画素内分離電極は、前記画素内分離電極とは異なる前記第２のバイアス電圧が印加される前記（１０）に記載の撮像素子。
（１２）
前記半導体基板の裏面側に配置されて前記画素内分離電極に前記第２のバイアス電圧を印加する画素内分離部配線を更に有する前記（８）に記載の撮像素子。
（１３）
前記画素内分離部配線は、透明な部材により構成される前記（１２）に記載の撮像素子。
（１４）
前記画素内分離部配線は、前記複数の光電変換部を覆う形状に構成される前記（１３）に記載の撮像素子。
（１５）
前記画素内分離部及び前記画素内分離電極は、前記半導体基板を貫通する形状に構成される前記（１）から（１４）の何れかに記載の撮像素子。
（１６）
前記画素分離電極は、前記光電変換部における前記電荷の蓄積容量を調整するための前記第１のバイアス電圧が印加される前記（１）から（１５）の何れかに記載の撮像素子。
（１７）
前記画素分離部は、前記半導体基板の裏面側に配置される前記（１）から（１６）の何れかに記載の撮像素子。
（１８）
前記半導体基板の表面側に配置される前記画素分離部である第２の画素分離部と、
前記第２の画素分離部に配置される前記画素分離電極である第２の画素分離電極と
を更に有する前記（１７）に記載の撮像素子。
（１９）
前記半導体基板の裏面側に配置されて前記画素分離部に前記第１のバイアス電圧を伝達する画素分離部配線を更に有する前記（１７）に記載の撮像素子。
（２０）
前記画素分離部及び前記画素分離電極は、前記半導体基板を貫通する形状に構成される前記（１）から（１９）の何れかに記載の撮像素子。
（２１）
前記画素内分離電極は、透明な部材により構成される前記（１）から（２０）の何れかに記載の撮像素子。
（２２）
前記画素分離電極は、透明な部材により構成される前記（１）から（２１）の何れかに記載の撮像素子。
（２３）
表面側に配線領域が配置される半導体基板に形成されて被写体からの入射光の光電変換を行って電荷を生成する複数の光電変換部を備える画素と、
前記複数の光電変換部同士において電荷を相互に転送するオーバーフローパスと、
前記画素の境界に配置される画素分離部と、
前記画素分離部に配置されて第１のバイアス電圧が印加される画素分離電極と、
前記複数の光電変換部を分離する画素内分離部と、
前記画素内分離部に配置されて第２のバイアス電圧が印加される画素内分離電極と、
前記生成された電荷を保持する電荷保持部と、
前記複数の光電変換部毎に配置されて前記光電変換部により生成される電荷を前記電荷保持部に転送して保持させる複数の電荷転送部と、
前記保持された電荷に基づいて画像信号を生成する画像信号生成部と、
前記生成された画像信号を処理する処理回路と
を有する撮像装置。
【符号の説明】
【0190】
１、７０３ 撮像素子
５ カラム信号処理回路
１００ 画素
１０１、１０２ 光電変換部
１０３、１０４ 電荷保持部
１０５、１０６ 電荷転送部
１０７、１０７ａ、１０７ｂ オーバーフローパス
１０８、１０８ａ、１０８ｂ 画素内分離電極
１０９、１０９ａ、１０９ｂ 画素分離電極
１１０ 画像信号生成部
１２０ 半導体基板
１２７ 画素内分離領域
１３１ 分離部
１５０、１５４ 画素内分離部
１５２、１５６～１５８、１６２、１６６、１６７ 電極
１６０、１６４ 画素分離部
１８１、１８３ 画素内分離部配線
１８２、１８４ 画素分離部配線
７０１ 撮像装置
５ カラム信号処理回路
１００ 画素
１０１、１０２ 光電変換部
１０３、１０４ 電荷保持部
１０５、１０６ 電荷転送部
１０７、１０７ａ、１０７ｂ オーバーフローパス
１０８、１０８ａ、１０８ｂ 画素内分離電極
１０９、１０９ａ、１０９ｂ 画素分離電極
１１０ 画像信号生成部
１２０ 半導体基板
１２７ 画素内分離領域
１３１ 分離部
１５０、１５４ 画素内分離部
１５２、１５６～１５８、１６２、１６６、１６７ 電極
１６０、１６４ 画素分離部
１８１、１８３ 画素内分離部配線
１８２、１８４ 画素分離部配線
７０１ 撮像装置
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図5C】
【図6】
【図7A】
【図7B】
【図7C】
【図7D】
【図7E】
【図7F】
【図7G】
【図7H】
【図7I】
【図7J】
【図7K】
【図7L】
【図7M】
【図7N】
【図7O】
【図7P】
【図7Q】
【図7R】
【図7S】
【図8】
【図9】
【図10A】
【図10B】
【図11A】
【図11B】
【図11C】
【図11D】
【図12】
【図13A】
【図13B】
【図13C】
【図13D】
【図13E】
【図14】
【図15A】
【図15B】
【図15C】
【図15D】
【図16A】
【図16B】
【図16C】
【図16D】
【図16E】
【図16F】
【図16G】
【図16H】
【図17】
【図18A】
【図18B】
【図19A】
【図19B】
【図20A】
【図20B】
【図20C】
【図21A】
【図21B】
【図22】