特開 2022-148858 半導体記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022148858

(43)【公開日】2022-10-06

(54)【発明の名称】半導体記憶装置

(51)【国際特許分類】

   G11C 11/4091 20060101AFI20220929BHJP

   G11C 11/405 20060101ALI20220929BHJP

   G11C 7/06 20060101ALI20220929BHJP

   G11C 7/12 20060101ALI20220929BHJP

   H01L 21/8242 20060101ALN20220929BHJP

【ＦＩ】

G11C11/4091 160

G11C11/405

G11C7/06 120

G11C7/12

H01L27/108 601

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2021050690

(22)【出願日】2021-03-24

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100108855

【弁理士】

【氏名又は名称】蔵田 昌俊

(74)【代理人】

【識別番号】100103034

【弁理士】

【氏名又は名称】野河 信久

(74)【代理人】

【識別番号】100075672

【弁理士】

【氏名又は名称】峰 隆司

(74)【代理人】

【識別番号】100153051

【弁理士】

【氏名又は名称】河野 直樹

(74)【代理人】

【識別番号】100162570

【弁理士】

【氏名又は名称】金子 早苗

(72)【発明者】

【氏名】和田 政春

【テーマコード（参考）】

5F083

5M024

【Ｆターム（参考）】

5F083AD01

5F083AD11

5F083GA11

5F083JA60

5F083LA03

5F083LA12

5F083LA16

5F083LA19

5M024AA37

5M024BB15

5M024CC63

5M024CC66

5M024FF08

5M024PP01

5M024PP03

5M024PP07

(57)【要約】

【課題】 誤動作を抑制された半導体記憶装置を提供する。
【解決手段】 一実施形態による半導体記憶装置は、メモリセルと、ビット線と、センスアンプと、電位生成回路と、を含む。メモリセルは、第１端及び第２端を有するキャパシタと、第１トランジスタと、を含む。第１トランジスタは、第３端及び第４端を有し、第４端において第１端と接続され、酸化物半導体を含む。ビット線は、第３端と接続されている。センスアンプは、ビット線と接続され、第１電位の第１ノード及び第１電位より低い第２電位の第２ノードとの間に接続されている。電位生成回路は、第１電位と第２電位の差の中間の大きさの第３電位と異なる第４電位を第２端に供給するように構成されている。
【選択図】 図６

【特許請求の範囲】

【請求項1】

第１端及び第２端を有するキャパシタと、
第３端及び第４端を有し、前記第４端において前記第１端と接続され、酸化物半導体を含んだ第１トランジスタと、
を含むメモリセルと、
前記第３端と接続されたビット線と、
前記ビット線と接続され、第１電位の第１ノード及び前記第１電位より低い第２電位の第２ノードとの間に接続されたセンスアンプと、
前記第１電位と前記第２電位の差の中間の大きさの第３電位と異なる第４電位を前記第２端に供給するように構成された電位生成回路と、
を備える半導体記憶装置。

【請求項2】

前記第４電位は、前記第３電位より低い、
請求項１に記載の半導体記憶装置。

【請求項3】

前記センスアンプは、前記メモリセルに対するデータ読出しの間に前記ビット線を前記第３電位にするようにさらに構成されており、
前記データ読出しの間で前記第１トランジスタがオフである間に前記ビット線は前記第３電位から低下し、
前記第４電位は、前記ビット線の前記第３電位からの前記低下の量に基づく、
請求項２に記載の半導体記憶装置。

【請求項4】

前記センスアンプは、前記メモリセルに対するデータ読出しの間に前記ビット線を前記第３電位にするようにさらに構成されており、
前記データ読出しの間で前記第１トランジスタがオフである間に前記ビット線は前記第３電位から前記第４電位に低下する、
請求項２に記載の半導体記憶装置。

【請求項5】

前記センスアンプは、
前記第１ノードと第３ノードとの間の第１導電型の第２トランジスタと、
前記第３ノードと前記第２ノードとの間の第２導電型の第３トランジスタと、
前記第３ノードと前記第３トランジスタのゲートとの間の第４トランジスタと、
前記第１ノードと第４ノードとの間の前記第１導電型の第５トランジスタと、
前記第４ノードと前記第２ノードとの間の前記第２導電型の第６トランジスタと、
前記第４ノードと前記第６トランジスタのゲートとの間の第７トランジスタと、
を含む、
請求項１に記載の半導体記憶装置。

【請求項6】

前記第２トランジスタは、第１オン抵抗を有し、
前記第３トランジスタは、第２オン抵抗を有し、
前記第１電位と前記第２電位は、第１電位差を有し、
前記第４電位は、前記第１電位差と、前記第１オン抵抗と前記第２オン抵抗の和に対する前記第２オン抵抗の割合との積に等しい、
請求項５に記載の半導体記憶装置。

【請求項7】

前記第２トランジスタは、第１オン抵抗を有し、
前記第３トランジスタは、第２オン抵抗を有し、
前記電位生成回路は、
前記第２トランジスタのオン抵抗と実質的に同じ大きさの第１抵抗と、
前記第１抵抗と接続された第５端を有し、前記第３トランジスタのオン抵抗と実質的に同じ大きさの第２抵抗と、
前記第５端と接続された非反転入力端子、及び前記第２端と接続された反転入力端子並びに出力端子を有する演算増幅回路と、
を備える、
請求項５に記載の半導体記憶装置。

【請求項8】

前記第１抵抗は、前記第１導電型の第８トランジスタを含み、
前記第２抵抗は、前記第２導電型の第９トランジスタを含む、
請求項７に記載の半導体記憶装置。

【請求項9】

前記第２端と前記ビット線との間の第１０トランジスタをさらに備える、
請求項１に記載の半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

実施形態は、概して半導体記憶装置に関する。

【背景技術】

【0002】

記憶装置として、ＤＲＡＭ（Dynamic Random Access Memory）が知られている。ＤＲＡＭのメモリセルは、キャパシタとトランジスタを含む。メモリセルは、キャパシタに蓄積されている電荷に基づいて、データを保持する。データ読出しの対象のメモリセルのデータに基づく電位がセンスアンプによって増幅され、これによって、記憶されているデータが判断される。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許第９，０９３，１７５号明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

誤動作を抑制された半導体記憶装置を提供しようとするものである。

【課題を解決するための手段】

【0005】

一実施形態による半導体記憶装置は、メモリセルと、ビット線と、センスアンプと、電位生成回路と、を含む。上記メモリセルは、第１端及び第２端を有するキャパシタと、第１トランジスタと、を含む。上記第１トランジスタは、第３端及び第４端を有し、上記第４端において上記第１端と接続され、酸化物半導体を含む。上記ビット線は、上記第３端と接続されている。上記センスアンプは、上記ビット線と接続され、第１電位の第１ノード及び上記第１電位より低い第２電位の第２ノードとの間に接続されている。上記電位生成回路は、上記第１電位と上記第２電位の差の中間の大きさの第３電位と異なる第４電位を上記第２端に供給するように構成されている。

【図面の簡単な説明】

【0006】

【図1】図１は、第１実施形態の半導体記憶装置の機能ブロック及び関連する構成要素を示す。

【図2】図２は、第１実施形態のメモリセルの構成要素及び構成要素の接続を示す。

【図3】図３は、第１実施形態のメモリセル及び参考用のメモリセルでのリーク電流を示す。

【図4】図４は、第１実施形態のセンスアンプの一部の構成要素及び構成要素の接続を示す。

【図5】図５は、第１実施形態のビット線の電位の一部及び電位生成回路から出力される電位を示す。

【図6】図６は、第１実施形態の半導体記憶装置のいくつかの要素のデータ読出しの間の電位を時間に沿って示す。

【図7】図７は、参考用の半導体記憶装置のいくつかの要素の電位を時間に沿って示す。

【図8】図８は、第２実施形態のセンスアンプの一部の構成要素及び構成要素の接続並びに関連する構成要素を示す。

【図9】図９は、第２実施形態の電位生成回路の構成要素及び構成要素の接続、並びに関連する構成要素を示す。

【図10】図１０は、第２実施形態の半導体記憶装置のいくつかの要素のデータ読出しの間の電位を時間に沿って示す。

【図11】図１１は、参考用の半導体記憶装置のいくつかの要素の電位を時間に沿って示す。

【図12】図１２は、第２実施形態の変形例の電位生成回路の構成要素及び構成要素の接続、並びに関連する構成要素を示す。

【図13】図１３は、第３実施形態の電位生成回路の構成要素及び構成要素の接続、並びに関連する構成要素を示す。

【発明を実施するための形態】

【0007】

以下に実施形態が図面を参照して記述される。以下の記述において、略同一の機能及び構成を有する構成要素は同一の参照符号を付され、繰返しの説明は省略される場合がある。略同一の機能及び構成を有する複数の構成要素が相互に区別されるために、参照符号の末尾にさらなる数字又は文字が付される場合がある。

【0008】

或る実施形態についての記述は全て、明示的に又は自明的に排除されない限り、別の実施形態の記述としても当てはまる。

【0009】

各機能ブロックが、以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。

【0010】

本明細書及び特許請求の範囲において、或る第１要素が別の第２要素に「接続されている」とは、第１要素が直接的又は常時或いは選択的に導電性となる要素を介して第２要素に接続されていることを含む。

【0011】

１．第１実施形態
１．１．構造（構成）
図１は、第１実施形態の半導体記憶装置の機能ブロックを示す。図１に示されるように、半導体記憶装置１は、メモリコントローラ２により制御される。半導体記憶装置１は、メモリセルアレイ１１、入出力回路１２、制御回路１３、ロウ選択回路１４、カラム選択回路１５、書込み回路１６、読出し回路１７、電位生成回路１８、及びセンスアンプ１９を含む。

【0012】

メモリセルアレイ１１は、複数のメモリセルＭＣ、複数のワード線ＷＬ、複数のビット線ＢＬ、及びプレート線ＰＬを含む。各メモリセルＭＣは、１ビットのデータを記憶することができる。各メモリセルＭＣは、１つのビット線ＢＬとプレート線ＰＬの間に接続されており、また、１つのワード線ＷＬと接続されている。ワード線ＷＬは行（ロウ）と関連付けられている。ビット線ＢＬは列（カラム）と関連付けられている。１つの行の選択及び１つの列の選択により、１つのメモリセルＭＣが特定される。

【0013】

入出力回路１２は、メモリコントローラ２から、制御信号ＣＮＴ、コマンドＣＭＤ、アドレス信号ＡＤＤ、及びデータＤＡＴを受け取る。入出力回路１２は、メモリコントローラ２にデータＤＡＴを送信する。データＤＡＴは、半導体記憶装置１でのデータ書込みの場合は、書込みデータである。データＤＡＴは、半導体記憶装置１からのデータ読出しの場合は、読出しデータである。

【0014】

制御回路１３は、入出力回路１２から制御信号ＣＮＴ及びコマンドＣＭＤを受け取る。制御回路１３は、制御信号ＣＮＴによって指示される制御及びコマンドＣＭＤに基づいて、書込み回路１６及び読出し回路１７を制御する。

【0015】

電位生成回路１８は、制御回路１３の制御に基づいて、相違する大きさの複数の電位を生成する。電位生成回路１８は、生成される電位を、メモリセルアレイ１１、書込み回路１６、及び読出し回路１７に供給する。

【0016】

書込み回路１６は、メモリセルＭＣへのデータの書込みのための処理及び制御を行う。書込み回路１６は、入出力回路１２から書込みデータＤｗを受け取る。書込みデータＤｗは、データ書込み対象のメモリセルＭＣに書き込まれるデータである。書込み回路１６は、電位生成回路１８から、データ書込みにおいて使用される１又は複数の電位を受け取る。書込み回路１６は、制御回路１３の制御及び書込みデータＤｗに基づいて、データ書込みに使用される１又は複数の電位をカラム選択回路１５に供給する。

【0017】

読出し回路１７は、メモリセルＭＣからのデータの読出しのための処理及び制御を行う。
読出し回路１７は、電位生成回路１８から、データ読出しにおいて使用される１又は複数の電位を受け取る。読出し回路１７は、制御回路１３の制御に基づいて、データ読み出しに使用される電位を使用して、メモリセルＭＣに記憶されているデータを割り出す。割り出されたデータは、読出しデータＤｒとして、入出力回路１２に供給される。

【0018】

ロウ選択回路１４は、入出力回路１２からアドレス信号ＡＤＤを受け取る。ロウ選択回路１４は、電位生成回路１８から受け取られた電位をメモリセルアレイ１１に供給することにより、受け取られたアドレス信号ＡＤＤにより特定される行と関連付けられた１つのワード線ＷＬを選択された状態にする。

【0019】

カラム選択回路１５は、入出力回路１２からアドレス信号ＡＤＤを受け取る。カラム選択回路１５は、電位生成回路１８から受け取られた電位をメモリセルアレイ１１に供給することにより、受け取られたアドレス信号ＡＤＤにより特定される列と関連付けられたビット線ＢＬを選択された状態にする。

【0020】

センスアンプ１９は、複数のセンスアンプ回路ＳＡＣ（図示せず）を含む。センスアンプ１９は、電位生成回路１８から複数の電位を受け取り、受け取られた電位を使用して動作する。センスアンプ１９は、データ読出しの間、データ読出し対象のメモリセルＭＣに記憶されているデータの割出しのために、ビット線ＢＬ上の電位を増幅する。

【0021】

１．１．１．メモリセル
図２は、第１実施形態のメモリセルの構成要素及び構成要素の接続を示す。図２に示されるように、各メモリセルＭＣは、セルキャパシタＣＣ及びｎ型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）ＣＴを含む。セルキャパシタＣＣは、一端においてプレート線ＰＬと接続されており、他端においてトランジスタＣＴの一端と接続されている。セルキャパシタＣＣは、トランジスタＣＴと接続されるノードにおいて蓄積される電荷を使用して、データを記憶する。セルキャパシタＣＣのトランジスタＣＴと接続されるノードは、以下、ストレージノードＳＮと称される場合がある。ストレージノードが電荷を蓄積しているか否かの状態が、メモリセルＭＣが“１”データを記憶している状態及び“０”データを記憶している状態に対応付けられる。以下、例として、ストレージノードＳＮが電荷を蓄積している状態は、メモリセルＭＣが“１”データを記憶している状態として扱われ、ストレージノードＳＮが電荷を蓄積していない状態は、メモリセルＭＣが“０”データを記憶している状態として扱われる。

【0022】

トランジスタＣＴは、他端において１つのビット線ＢＬと接続されており、ゲートにおいて１つのワード線ＷＬと接続されている。トランジスタＣＴの一部を構成する半導体は、少なくとも、チャネルが形成される領域（チャネル領域）を提供する。半導体の材料は、酸化物半導体を含むか、酸化物半導体から実質的に構成される。本明細書及び特許請求の範囲において「実質的に構成される」は、「実質的に構成される」要素が、意図されない不純物を含むことを許容することを意味する。酸化物半導体は、半導体の特性を有する酸化物を指す。酸化物半導体の例は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、亜鉛（Ｚｎ）、及び錫（Ｓｎ）のうち１以上を含む酸化物である。酸化物半導体は、より具体的には、例えば、Ｉｎ、Ｇａ、Ｚｎ、及びＯから構成されるものであってもよいし、Ｉｎ、Ａｌ、Ｚｎ、及びＯから構成されるものであってもよい。

【0023】

一般に、酸化物半導体のバンドギャップは、シリコンのバンドギャップより広い。このため、電圧を印加されていない状態での酸化物半導体の導電率は、電圧を印加されていない状態でのシリコンの導電率より低い。よって、酸化物半導体を含んだトランジスタは、シリコンを含んだトランジスタのカットオフ特性よりも高いカットオフ特性を有する。以下、酸化物半導体を含んだトランジスタは酸化物半導体トランジスタと称される場合があり、シリコンを含んだトランジスタはシリコントランジスタと称される場合がある。酸化物半導体トランジスタのカットオフ特性が、シリコントランジスタのカットオフ特性より高いため、酸化物半導体トランジスタでのオフしている間のリーク電流は、シリコントランジスタでのオフしている間のリーク電流より低い。このため、メモリセルＭＣでは、ストレージノードＳＮからトランジスタＣＴに向かうリーク電流は少ない。よって、メモリセルＭＣは、シリコントランジスタを含む場合よりも、高いデータ保持能力（リテンション特性）を有する。

【0024】

一方、酸化物半導体を含んだトランジスタＣＴを含んだメモリセルＭＣでは、以下の現象が生じ得る。図３は、第１実施形態のメモリセルでのリーク電流、及び参考用のメモリセルでのリーク電流を示す。図３は、左側において参考用のメモリセルＭＣＲについて示し、右側において第１実施形態のメモリセルＭＣについて示す。

【0025】

メモリセルＭＣＲは、メモリセルＭＣでのトランジスタＣＴに代えて、トランジスタＣＴＲを含む。トランジスタＣＴＲは、シリコントランジスタからなる。セルキャパシタＣＣは、ストレージノードＳＮとプレート線ＰＬとの間で、電流のリークを生じ得る。図３を参照して記述されるように、一般に、トランジスタは、ソース又はドレインからバックゲートに向かうリーク電流を生じ得る。半導体の材料の違いに基づいてトランジスタＣＴＲは、トランジスタＣＴよりも高いリーク電流を生じる。トランジスタＣＴＲでのリーク電流は、セルキャパシタＣＣを介するリーク電流より大きい。このため、トランジスタＣＴＲでは、ストレージノードＳＮからの電荷の流出は、トランジスタＣＴＲを介しバックゲートに向かうものが支配的である。

【0026】

一方、トランジスタＣＴでのリーク電流は小さく、セルキャパシタＣＣを介するリーク電流より小さい。このため、トランジスタＣＴでは、ストレージノードＳＮからの電荷の流出は、プレート線ＰＬに向かうものが支配的である。

【0027】

１．１．２．センスアンプ
図４は、第１実施形態のセンスアンプ１９の一部の構成要素及び構成要素の接続を示す。上記のように、センスアンプ１９は、複数のセンスアンプ回路ＳＡＣを含む。図４は、１つのセンスアンプ回路ＳＡＣを示す。図４はまた、センスアンプ回路ＳＡＣに関連する構成要素及び構成要素の接続を示す。

【0028】

図４に示されるように、センスアンプ回路ＳＡＣは、ｐ型のＭＯＳＦＥＴ ＴＰ１及びＴＰ２、並びにｎ型のＭＯＳＦＥＴ ＴＮ１、ＴＮ２、ＴＮ３、及びＴＮ４を含む。センスアンプ１９は、さらに、トランジスタＴＮ５及びＴＮ６を含む。トランジスタＴＰ１は、ノードＳＡＰとノードＮ１との間に接続されている。ノードＳＡＰは、例えば、電位生成回路１８から電位を供給される。ノードＳＡＰは、電源電位Ｖｄｄｓａ及び電位Ｖｄｄｓａ／２のうちの動的に切り替わる一方を供給される。電源電位Ｖｄｄｓａは、半導体記憶装置１で使用される電源電位Ｖｄｄと同じ大きさを有していてもよいし、電源電位Ｖｄｄと異なる大きさを有していてもよい。トランジスタＴＰ１は、ゲートにおいて、ノードＮ２と接続されている。トランジスタＴＰ１は、オンしている間、或る大きさの抵抗（オン抵抗）Ｒｐを有する。

【0029】

トランジスタＴＮ１は、ノードＮ１とノードＳＡＮとの間に接続されている。ノードＳＡＮは、例えば、電位生成回路１８から電位を供給される。ノードＳＡＮは、電位Ｖｄｄｓａ／２及び接地電位（共通電位）Ｖｓｓ（例えば０Ｖ）のうちの動的に切り替わる一方を供給される。トランジスタＴＮ１は、ゲートにおいて、１つのビット線ＢＬと接続されている。トランジスタＴＮ１は、オン抵抗Ｒｎを有する。

【0030】

トランジスタＴＰ２は、ノードＳＡＰとノードＮ２との間に接続されている。トランジスタＴＰ２は、ゲートにおいて、ノードＮ１と接続されている。トランジスタＴＰ２は、オン抵抗Ｒｐと実質的に同じ大きさのオン抵抗を有する。本明細書において、或る２つの構成要素の或る特性が「実質的に同じ」であることは、同じであることを目指して２つの構成要素が形成されるものの、これらの構成要素の製造のための技術の限界等の不可避な理由に起因して完全に同じではないケースを許容することを意味する。

【0031】

トランジスタＴＮ２は、ノードＮ２とノードＳＡＮとの間に接続されている。トランジスタＴＮ２は、オン抵抗Ｒｎと実質的に同じ大きさのオン抵抗を有する。トランジスタＴＮ２のゲートは、ノード￣ＢＬとして機能する。ノード￣ＢＬは、以下、相補ビット線￣ＢＬと称される場合がある。相補ビット線￣ＢＬは、参照電位（又は基準電位）を有するノードとして機能する。参照電位は、データ読出しの開始のときに、データ読出し対象のメモリセルＭＣに記憶されているデータに基づいてビット線ＢＬに現れる電位の割出しのために使用される。以下、データ読出し対象のメモリセルＭＣは、選択メモリセルＭＣと称される場合がある。

【0032】

トランジスタＴＮ３は、ノードＮ１と相補ビット線￣ＢＬとの間に接続されている。トランジスタＴＮ３は、ゲートにおいて信号ＩＳＯを受け取る。信号ＩＳＯは、例えば、読出し回路１７中のセンスアンプ回路ＳＡＣとは別の構成要素から供給される。

【0033】

トランジスタＴＮ４は、ノードＮ２とビット線ＢＬとの間に接続されている。トランジスタＴＮ４は、ゲートにおいて信号ＩＳＯを受け取る。信号ＩＳＯは、例えば、読出し回路１７中のセンスアンプ回路ＳＡＣとは別の構成要素から供給される。

【0034】

トランジスタＴＮ５は、少なくとも１つのビット線ＢＬとノードＮＢＰとの間に接続されている。ノードＮＢＰは、電位生成回路１８から、プリチャージ電位Ｖｐｃを受け取る。プリチャージ電位Ｖｐｃは、Ｖｄｄｓａ／２であり、参照電位としても機能する。以下、プリチャージ電位Ｖｐｃは、プリチャージ電位（Ｖｄｄｓａ／２）と称される場合がある。トランジスタＴＮ５は、ゲートにおいて、信号ＥＱを受け取る。信号ＥＱは、例えば、読出し回路１７中のセンスアンプ回路ＳＡＣとは異なる構成要素から供給される。

【0035】

トランジスタＴＮ６は、少なくとも１つの相補ビット線￣ＢＬとノードＮＢＰとの間に接続されている。トランジスタＴＮ６は、ゲートにおいて、信号ＥＱを受け取る。

【0036】

トランジスタＴＰ１及びＴＮ１は、第１インバータ回路を構成し、トランジスタＴＰ２及びＴＮ２は第２インバータを構成する。トランジスタＴＮ３及びＴＮ４がオンしている間は、第１インバータ回路は、第２インバータ回路といわゆるクロス接続されている。すなわち、第１インバータ回路の入力ノード及び出力ノードは、第２インバータ回路の出力ノード及び入力ノードとそれぞれ接続されている。

【0037】

１．１．３．電位生成回路
電位生成回路１８は、或る大きさの電位Ｖｐｌを生成し、電位Ｖｐｌはプレート線ＰＬに供給される。電位Ｖｐｌは、データ読出しの間に選択メモリセルＭＣと接続されたビット線ＢＬの電位が種々の要因で変動することに対処するために、変動に基づいて決定される大きさを有する。以下、選択メモリセルＭＣと接続されたビット線ＢＬは、選択ビット線ＢＬと称される場合がある。

【0038】

具体的には、電位Ｖｐｌは、以下のように決定されることが可能である。図５の上側の部分に示されるとともに図６を参照して後に記述されるように、選択ビット線ＢＬは、電源電位Ｖｄｄｓａと、接地電位Ｖｓｓとの間の大きさ、すなわち、Ｖｄｄｓａ／２の大きさのプリチャージ電位Ｖｐｃにプリチャージされ、プリチャージの終了後、選択メモリセルＭＣに記憶されているデータに基づく電位を付加される。プリチャージされることを終了した選択ビット線ＢＬの電位は、種々の要因で、選択メモリセルＭＣに記憶されているデータに基づく電位の付加の前に、Ｖｄｄｓａ／２から変動し得る。電位Ｖｐｌは、この変動の量に基づいて決定されることが可能である。より具体的な例は、以下の通りである。

【0039】

図３を参照して記述されるように、トランジスタＣＴでは、プレート線ＰＬに向かって電荷が流出する。このため、選択メモリセルＭＣに記憶されているデータに基づいて選択ビット線ＢＬに現れる電位は、プレート線ＰＬに電荷が流出しない場合での電位より低い。よって、プリチャージが終了すると、選択ビット線ＢＬの電位は、Ｖｄｄｓａ／２から、或る正の大きさΔＶだけ低下し得る。このことに基づいて、図５の下側の部分に示されるように、プレート線ＰＬの電位Ｖｐｌの大きさは、Ｖｄｄｓａ／２－ΔＶとされることが可能である。

【0040】

１．２．動作
図６は、第１実施形態の半導体記憶装置のいくつかの要素のデータ読出しの間の電位を時間に沿って示す。電位を示される要素のうち、ワード線ＷＬは、選択メモリセルＭＣと接続されたワード線ＷＬであり、以下、選択ワード線ＷＬと称される場合がある。また、選択ビット線ＢＬと接続されているセンスアンプ回路ＳＡＣと接続されている相補ビット線￣ＢＬは、以下、選択相補ビット線￣ＢＬと称される場合がある。

【0041】

図６に示されるように、プレート線ＰＬの電位は、電位Ｖｐｌに維持される。

【0042】

図６の期間の開始の時点で各要素の電位は、以下の通りである。選択ワード線ＷＬは、アサートされており、すなわち、電源電位Ｖｄｄを有する。このため、選択メモリセルＭＣのトランジスタＣＴはオンしており、選択メモリセルＭＣのセルキャパシタＣＣは選択ビット線ＢＬと接続されている。

【0043】

信号ＥＱは、ネゲートされており、すなわち、接地電位Ｖｓｓを有する。このため、トランジスタＴＮ５及びＴＮ６はオフしており、選択ビット線ＢＬ及び選択相補ビット線￣ＢＬはいずれも、プリチャージ電位ＶｐｃのノードＮＢＰと接続されていない。すなわち、選択ビット線ＢＬ及び選択相補ビット線￣ＢＬはプリチャージされていない。

【0044】

信号ＩＳＯは、アサートされており、すなわち、電源電位Ｖｄｄを有する。このため、トランジスタＴＮ３及びＴＮ４はオンしており、選択ビット線ＢＬ及び選択相補ビット線￣ＢＬは、それぞれノードＮ２及びＮ１と接続されている。

【0045】

ノードＳＡＰは、電源電位Ｖｄｄｓａを有し、ノードＳＡＮは、接地電位Ｖｓｓを有する。このため、センスアンプ回路ＳＡＣは、電源の供給を受けて、オンしている、すなわち、動作できる状態にある。

【0046】

以上のような電位の状態に基づいて、選択ビット線ＢＬ及び選択相補ビット線￣ＢＬのうちの一方は、電源電位Ｖｄｄｓａを有しており、他方は、接地電位Ｖｓｓを有している。選択ビット線ＢＬ及び選択相補ビット線￣ＢＬのいずれが電源電位Ｖｄｄｓａを有しているかは、選択メモリセルＭＣが“０”データを記憶しているか、“１”データを記憶しているかに依存する。選択メモリセルＭＣが“０”データを記憶している場合、選択ビット線ＢＬは、接地電位Ｖｓｓを有する。また、このことに基づいて、ストレージノードＳＮは、接地電位Ｖｓｓを有する。一方、選択メモリセルＭＣが“１”データを記憶している場合、選択ビット線ＢＬは、電源電位Ｖｄｄｓａを有する。また、このことに基づいて、ストレージノードＳＮは、電源電位Ｖｄｄｓａを有する。以下、選択メモリセルＭＣが“０”データを記憶している場合は、“０”データ記憶ケースと称される場合があり、選択メモリセルＭＣが“１”データを記憶している場合は、“１”データ記憶ケースと称される場合がある。

【0047】

データ読出しの開始に伴い、時刻ｔ０において、選択ワード線ＷＬはネゲートされ、すなわち、選択ワード線ＷＬの電位は接地電位Ｖｓｓとされる。このため、選択メモリセルＭＣのトランジスタＣＴはオフし、選択メモリセルＭＣのセルキャパシタＣＣは選択ビット線ＢＬから切断される。選択ワード線ＷＬの電位は、時刻ｔ３まで継続する。

【0048】

時刻ｔ１から時刻ｔ２は、イコライズの期間である。時刻ｔ１において、ノードＳＡＰの電位が電位Ｖｄｄｓａ／２とされるとともに、ノードＳＡＮの電位が電位Ｖｄｄｓａ／２とされる。このため、センスアンプ回路ＳＡＣは、電源の供給を受けず、電位を増幅する機能をオフする。ノードＳＡＰの電位及びノードＳＡＮの電位は、時刻ｔ４まで継続する。

【0049】

また、時刻ｔ１において、信号ＥＱがアサートされ、すなわち、信号ＥＱの電位は電源電位Ｖｄｄとされる。これにより、トランジスタＴＮ５及びＴＮ６がオンし、選択ビット線ＢＬ及び選択相補ビット線￣ＢＬがノードＮＢＰに接続される。この結果、選択ビット線ＢＬ及び選択相補ビット線￣ＢＬはともに、同じ電位へとイコライズされる。具体的には、選択ビット線ＢＬ及び選択相補ビット線￣ＢＬはともに、プリチャージ電位Ｖｐｃ、すなわち電位Ｖｄｄｓａ／２にプリチャージされる。

【0050】

時刻ｔ２において、信号ＥＱがネゲートされる。これにより、選択ビット線ＢＬ及び選択相補ビット線￣ＢＬのプリチャージは終了する。また、信号ＩＳＯはネゲートされ、すなわち、信号ＩＳＯの電位は接地電位Ｖｓｓとされる。これにより、トランジスタＴＮ３及びＴＮ４はオフし、選択ビット線ＢＬ及び選択相補ビット線￣ＢＬは、それぞれセンスアンプ回路ＳＡＣのノードＮ２及びＮ１から切断され、すなわちアイソレーションされる。

【0051】

時刻ｔ２でのプリチャージの終了及びアイソレーションの開始により、選択ビット線ＢＬ及び選択相補ビット線￣ＢＬの電位は、電位Ｖｄｄｓａ／２から変動し、具体的には、Ｖｄｄｓａ／２－ΔＶとなる。

【0052】

時刻ｔ３から時刻ｔ４は、チャージシェアの期間である。時刻ｔ３において、選択ワード線ＷＬがアサートされる。この結果、チャージシェアが開始する。チャージシェアにより、選択ビット線ＢＬに蓄積されている電荷と、選択メモリセルＭＣのストレージノードＳＮに蓄積されている電荷が共有される。この結果、選択ビット線ＢＬの電位は、選択メモリセルＭＣに記憶されているデータに基づいて、上昇又は下降する。“０”データ記憶ケースでは、ストレージノードＳＮの電位がプレート線ＰＬの電位Ｖｐｌに向かって上昇するとともに、選択ビット線ＢＬの電位が下降する。ストレージノードＳＮ及び選択ビット線ＢＬは、上昇しているストレージノードＳＮの電位と、下降している選択ビット線ＢＬの電位が等しくなったときの大きさの電位ＶＢ０を有する状態になる。選択相補ビット線￣ＢＬの電位は維持される。

【0053】

一方、“１”データ記憶ケースでは、ストレージノードＳＮの電位がプレート線ＰＬの電位Ｖｐｌに向かって下降するとともに、選択ビット線ＢＬの電位が上昇する。ストレージノードＳＮ及び選択ビット線ＢＬは、下降しているストレージノードＳＮの電位と、上昇している選択ビット線ＢＬの電位が等しくなったときの大きさの電位ＶＢ１を有する状態になる。選択相補ビット線￣ＢＬの電位は維持される。

【0054】

時刻ｔ４から時刻ｔ５はプリセンスの期間である。時刻ｔ４において、ノードＳＡＰの電位が電源電位Ｖｄｄｓａとされるとともに、ノードＳＡＮの電位が接地電位Ｖｓｓとされる。この結果、選択ビット線ＢＬの電位は、選択メモリセルＭＣに記憶されているデータに基づいて、上昇又は下降する。“０”データ記憶ケースでは、選択ビット線ＢＬの電位は、接地電位Ｖｓｓに向かって下降する。一方、“１”データ記憶ケースでは、選択ビット線ＢＬの電位は、電源電位Ｖｄｄｓａに向かって上昇する。

【0055】

時刻ｔ５以降は、センス及びリストアの期間である。時刻ｔ５において、信号ＩＳＯがアサートされる。これにより、トランジスタＴＮ３及びＴＮ４がオンし、センスアンプ回路ＳＡＣは、ノードＮ１及びＮ２の一方の電位を電源電位Ｖｄｄｓａに、他方の電位を接地電位Ｖｓｓに増幅する。センスアンプ回路ＳＡＣによる増幅により、“０”データ記憶ケースでは、選択ビット線ＢＬの電位が接地電位Ｖｓｓまで下げられるとともに、選択相補ビット線￣ＢＬの電位が電源電位Ｖｄｄｓａまで上げられる。一方、“１”データ記憶ケースでは、選択ビット線ＢＬの電位が電源電位Ｖｄｄｓａまで上げられるとともに、選択相補ビット線￣ＢＬの電位が接地電位Ｖｓｓまで下げられる。

【0056】

図中の参照符号Ｍ０及びＭ１については、後述される。

【0057】

１．３．利点（効果）
第１実施形態によれば、以下に記述されるように、誤動作を抑制された半導体記憶装置が提供されることが可能である。

【0058】

まず、比較のために図７を参照して、参考用の半導体記憶装置１００が記述される。図７は、参考用の半導体記憶装置１００のいくつかの要素の電位を時間に沿って示す。図７に示されるように、半導体記憶装置１００では、プレート線ＰＬの電位は、電位Ｖｐｌｒに維持される。電位Ｖｐｌｒは、Ｖｄｄｓａ／２の大きさを有する。図７の時刻ｔ１０、ｔ１１、ｔ１２、ｔ１３、及びｔ１５において、それぞれ、第１実施形態の図６の時刻ｔ０、ｔ１、ｔ２、ｔ３、及びｔ５での動作に相当する動作が起こる。

【0059】

半導体記憶装置１００の場合、理想的なケースとしてプリチャージ終了後の選択ビット線ＢＬ及び選択相補ビット線￣ＢＬの電位がＶｄｄｓａ／２を維持していれば、チャージシェアによる選択ビット線ＢＬ及び選択相補ビット線￣ＢＬの電位の変動は、電位Ｖｄｄｓａ／２から開始する。しかしながら、図５を参照して記述されるように、プリチャージ終了後、すなわち、チャージシェアの開始のときの選択ビット線ＢＬ及び選択相補ビット線￣ＢＬの電位がＶｄｄｓａ／２から低下し得る。このことに起因して、以下の現象が生じ得る。

【0060】

すなわち、“１”データ記憶ケースでは、選択相補ビット線￣ＢＬ上の参照電位は、Ｖｄｄｓａ／２－ΔＶの大きさを有しており、選択ビット線ＢＬは、或る大きさの電位ＶＢ１ｒを有している。選択相補ビット線￣ＢＬ上の参照電位と選択ビット線ＢＬ上の電位の差は、或る大きさのＭ１ｒであり、これは、“１”データ記憶ケースでのマージンとして機能し、“１”データ記憶ケースマージンＭ１ｒと称される場合がある。“１”データ記憶ケースマージンＭ１ｒは、理想的なケース（チャージシェア開始のときに選択ビット線ＢＬ及び選択相補ビット線￣ＢＬが電位Ｖｄｄｓａ／２を有するケース）での“１”データ記憶ケースマージンより大きい。このため、チャージシェアの開始のときに選択ビット線ＢＬ及び選択相補ビット線￣ＢＬの電位がＶｄｄｓａ／２から低下することは、“１”データ記憶ケースマージンＭ１ｒの増加につながる。

【0061】

一方、“０”データ記憶ケースでは、選択相補ビット線￣ＢＬ上の参照電位は、Ｖｄｄｓａ／２－ΔＶの大きさを有しており、選択ビット線ＢＬ上は、或る大きさの電位ＶＢ０ｒを有している。選択相補ビット線￣ＢＬ上の参照電位と選択ビット線ＢＬ上の電位の差は、或る大きさのＭ０ｒであり、これは、“０”データ記憶ケースでのマージンとして機能し、以下、“０”データ記憶ケースマージンＭ０ｒと称される場合がある。“０”データ記憶ケースマージンＭ０ｒは、理想的なケース（チャージシェア開始のときに選択ビット線ＢＬ及び選択相補ビット線￣ＢＬが電位Ｖｄｄｓａ／２を有するケース）での“０”データ記憶ケースマージンより小さい。このため、チャージシェアの開始のときに選択ビット線ＢＬ及び選択相補ビット線￣ＢＬの電位がＶｄｄｓａ／２から低下することは、“０”データ記憶ケースマージンＭ０ｒの減少につながる。

【0062】

選択相補ビット線￣ＢＬ上の参照電位と選択ビット線ＢＬ上の電位の差、すなわち、マージンは、センスアンプ回路ＳＡＣの正確なデータの割出しに寄与する。よって、“０”データ記憶ケースでは、小さなマージンＭ０ｒによって、センスアンプ回路ＳＡＣの誤動作に繋がり得る。

【0063】

トランジスタＣＴが酸化物半導体トランジスタであるため、図３を参照して記述されるように、ストレージノードＳＮとプレート線ＰＬとの間にリーク電流が生じ得る。このため、ストレージノードＳＮの電位の低下又は上昇が生じ、これにより選択ビット線ＢＬ上の電位を低下又は上昇させる。“０”データ記憶ケースのチャージシェアにおける選択ビット線ＢＬの電位は、リーク電流が生じない場合よりも高い。このため、オフセットキャンセルによって選択相補ビット線￣ＢＬの電位が下がった場合、“０”データ記憶ケースのプリチャージ終了後の選択ビット線ＢＬの電位は、リーク電流が生じない場合よりも低い。このため、“０”データ記憶ケースマージンＭ０ｒはさらに小さくなり得る。

【0064】

第１実施形態によれば、プレート線ＰＬの電位Ｖｐｌは、プリチャージ終了後の選択ビット線ＢＬ及び選択相補ビット線￣ＢＬの電位に基づく大きさを有し、プリチャージ電位Ｖｐｃより低い。特に、電位Ｖｐｌは、プリチャージ終了後に選択ビット線ＢＬ及び選択相補ビット線￣ＢＬの電位の低下の大きさΔＶと実質的に同じ大きさだけ、プリチャージ電位（Ｖｄｄｓａ／２）より低い。このため、電位Ｖｐｌは参考用の半導体記憶装置１００でのプレート線ＰＬの電位Ｖｐｌｒ（＝Ｖｄｄｓａ／２）より低い。そして、チャージシェアによって、ストレージノードＳＮの電位は電位Ｖｐｌに向かって上昇又は下降し、ストレージノードＳＮ及び選択ビット線ＢＬが有する電位は実質的に同じ大きさを有する状態になる。選択ビット線ＢＬは、“０”データ記憶ケースでは、或る大きさの電位ＶＢ０を有し、“１”データ記憶ケースでは、或る大きさの電位ＶＢ１を有する。“０”データ記憶ケースマージンはＭ０であり、“１”データ記憶ケースマージンはＭ１である。プレート線ＰＬの電位Ｖｐｌがプリチャージ電位（Ｖｄｄｓａ／２）より低いことにより、チャージシェア後の選択ビット線ＢＬの電位ＶＢ０及びＶＢ１は、半導体記憶装置１００での電位ＶＢ０ｒ及びＶＢ１ｒよりそれぞれ低い。このため、第１実施形態での“０”データ記憶ケースマージンＭ０は、半導体記憶装置１００での“０”データ記憶ケースマージンＭ０ｒより大きい。よって、“０”データ記憶ケースでのセンスアンプ回路ＳＡＣの誤動作が抑制されることが可能である。

【0065】

２．第２実施形態
第２実施形態は、センスアンプ回路ＳＡＣ及び電位生成回路１８の構成の点、及びこれに関連する点において、第１実施形態と異なる。以下、第１実施形態と異なる特徴が主に記述される。

【0066】

２．１．構成
第２実施形態のセンスアンプ回路ＳＡＣ及び電位生成回路１８は、第１実施形態のセンスアンプ回路ＳＡＣ及び電位生成回路１８とそれぞれ異なる。以下、第２実施形態のセンスアンプ回路ＳＡＣ及び電位生成回路１８は、第１実施形態のセンスアンプ回路ＳＡＣ及び電位生成回路１８との区別のために、それぞれセンスアンプ回路ＳＡＣｂ及び電位生成回路１８ｂと称される場合がある。また、第２実施形態の半導体記憶装置１、及び読出し回路１７は、第１実施形態の半導体記憶装置１、読出し回路１７、及びセンスアンプ１９との区別のために、それぞれ、半導体記憶装置１ｂ、読出し回路１７ｂ、及びセンスアンプ１９ｂと称される場合がある。

【0067】

２．１．２．センスアンプ
図８は、第２実施形態のセンスアンプ１９ｂの一部の構成要素及び構成要素の接続を示す。図８は、１つのセンスアンプ回路ＳＡＣｂを示す。図８はまた、センスアンプ回路ＳＡＣｂに関連する構成要素及び構成要素の接続を示す。

【0068】

図８に示されるように、センスアンプ回路ＳＡＣｂは、第１実施形態のセンスアンプ回路ＳＡＣに含まれる構成要素に加えて、ｎ型のＭＯＳＦＥＴ ＴＮ１１及びＴＮ１２を含む。

【0069】

トランジスタＴＮ１１は、ノードＮ１と、トランジスタＴＮ１のゲートとの間に接続されている。トランジスタＴＮ１１は、ゲートにおいて、信号ＯＣを受け取る。信号ＯＣは、例えば、読出し回路１７ｂ中のセンスアンプ回路ＳＡＣｂとは異なる構成要素から供給される。

【0070】

トランジスタＴＮ１２は、ノードＮ２と、トランジスタＴＮ１２のゲートとの間に接続されている。トランジスタＴＮ１２は、ゲートにおいて、信号ＯＣを受け取る。

【0071】

２．１．３．電位生成回路
図９は、第２実施形態の電位生成回路の構成要素及び構成要素の接続、並びに関連する構成要素を示す。図９に示されるように、電位生成回路１８ｂは、抵抗Ｒ１及びＲ２、並びにオペアンプＯＰを含む。抵抗Ｒ１は、トランジスタＴＰ１（又はＴＰ２）のオン抵抗Ｒｐと実質的に同じ大きさの抵抗を有する。抵抗Ｒ１は、電源電位Ｖｄｄｓａを受けるノードとノードＮ１１との間に接続されている。抵抗Ｒ１は、例えば、半導体中の不純物拡散領域、及び（又は）ポリシリコン又は金属の配線により実現されることが可能である。

【0072】

抵抗Ｒ２は、トランジスタＴＮ１（又はＴＮ２）のオン抵抗Ｒｎと実質的に同じ大きさの抵抗を有する。抵抗Ｒ２は、ノードＮ１１と、接地電位Ｖｓｓを受けるノードとの間に接続されている。抵抗Ｒ２は、例えば、半導体中の不純物拡散領域、及び（又は）ポリシリコン又は金属の配線により実現されることが可能である。

【0073】

オペアンプＯＰは、非反転入力端子において、ノードＮ１１と接続されている。オペアンプＯＰは、出力端子において、プレート線ＰＬ及び自身の反転入力端子と接続されている。オペアンプＯＰの動作により、プレート線ＰＬの電位Ｖｐｌｂは、ノードＮ１１の電位に維持される。ノードＮ１１の電位は、電源電位Ｖｄｄｓａと接地電位Ｖｓｓの電位差Ｖｄｄｓａの抵抗Ｒ１及びＲ２による分圧に等しい。すなわち、ノードＮ１１の電位は、電位差Ｖｄｄｓａと、抵抗Ｒ１及びＲ２の和に対する抵抗Ｒ２の割合と、の積の大きさに等しい。よって、プレート線ＰＬの電位Ｖｐｌｂは、電位差Ｖｄｄｓａのオン抵抗Ｒｐ及びＲｎの比による分圧に等しい大きさに維持される。より具体的には、プレート線ＰＬの電位Ｖｐｌｂは、Ｖｄｄｓａ／２－（ΔＶ１＋ΔＶ２）／２の大きさを有する。ΔＶ１は、後述のように、プリチャージ後の選択ビット線ＢＬ及び選択相補ビット線￣ＢＬの一方の電位の低下の量であり、ΔＶ２は、後述のように、プリチャージ後の選択ビット線ＢＬ及び選択相補ビット線￣ＢＬの一方の電位の低下の量である。

【0074】

２．２．動作
図１０は、第２実施形態の半導体記憶装置のいくつかの要素のデータ読出しの間の電位を時間に沿って示す。

【0075】

図９を参照して記述されるとともに図１０に示されるように、プレート線ＰＬの電位は、電位Ｖｐｌｂに維持される。

【0076】

図１０は、信号ＯＣの付加、及び選択ビット線ＢＬ並びに選択相補ビット線￣ＢＬの電位の点で、第１実施形態の図６と異なる。

【0077】

図１０の期間の開始の時点で、信号ＯＣはネゲートされており、すなわち、接地電位Ｖｓｓを有する。このため、センスアンプ回路ＳＡＣｂのトランジスタＴＮ１１及びＴＮ１２はオフしている。よって、トランジスタＴＮ１のゲートがノードＮ１から切断されているとともに、トランジスタＴＮ２のゲートがノードＮ２から切断されている。

【0078】

時刻ｔ１において、信号ＯＣがアサートされ、すなわち、信号ＯＣの電位は電源電位Ｖｄｄとされる。これにより、トランジスタＴＮ１１及びＴＮ１２がオンし、トランジスタＴＮ１はダイオード接続され、トランジスタＴＮ２はダイオード接続される。また、ノードＮ１は、トランジスタＴＮ１１を介して選択ビット線ＢＬと接続される。さらに、ノードＮ２は、トランジスタＴＮ１２を介して選択相補ビット線￣ＢＬと接続される。信号ＯＣの電位は、時刻ｔ３まで維持される。

【0079】

時刻ｔ２から時刻ｔ３はオフセットキャンセルの期間である。時刻ｔ２におけるアイソレーションにより、トランジスタＴＮ３を介したノードＮ１と選択相補ビット線￣ＢＬの接続及びトランジスタＴＮ４を介したノードＮ２と選択ビット線ＢＬの接続は解除される。一方、上記のように、トランジスタＴＮ１１及びＴＮ１２により、ノードＮ１及びＮ２は、それぞれ選択ビット線ＢＬ及び相補選択ビット線￣ＢＬと接続されている。よって、ノードＮ１及びＮ２の電位が、それぞれ、選択ビット線ＢＬ及び選択相補ビット線￣ＢＬに転送されている。

【0080】

時刻ｔ２において、ノードＳＡＰの電位が電源電位Ｖｄｄｓａとされるとともに、ノードＳＡＮの電位が接地電位Ｖｓｓとされる。この結果、センスアンプ回路ＳＡＣは電位を増幅できる状態になる。また、時刻ｔ２でのプリチャージの終了及びアイソレーションの開始により、選択ビット線ＢＬ及び選択相補ビット線￣ＢＬの電位は、プリチャージ電位（Ｖｄｄｓａ／２）から変動する。この変動のとき、オンしているトランジスタＴＮ１１及びＴＮ１２の働きにより、オフセットキャンセルが行われる。すなわち、トランジスタＴＮ１１によりトランジスタＴＮ１はオンしており、よって、ノードＮ１とノードＳＡＮとの間に、トランジスＴＮ１のオン抵抗が形成される。同様に、トランジスタＴＮ１２により、トランジスタＴＮ２はオンしており、よって、ノードＮ２とノードＳＡＮとの間に、トランジスタＴＮ２のオン抵抗が形成される。このため、ノードＮ１にトランジスタＴＰ１のオン抵抗とトランジスタＴＮ１のオン抵抗の比に基づく電位が生じ、ノードＮ２にトランジスタＴＰ２のオン抵抗とトランジスタＴＮ２のオン抵抗の比に基づく電位が生じる。一般に、ｐ型のＭＯＳＦＥＴとｎ型のＭＯＳＦＥＴは、相違するオン抵抗を有し、ｎ型のＭＯＳＦＥＴのオン抵抗は、ｐ型のＭＯＳＦＥＴのオン抵抗より低い。このため、ノードＮ１の電位及びノードＮ２の電位は、いずれも、ノードＳＡＰとノードＳＡＮの電位差の中間の値ではなく、中間値より低い。オフセットキャンセルによるノードＮ１及びノードＮ２の電位の変化により、選択ビット線ＢＬ及び選択相補ビット線￣ＢＬの一方の電位は、Ｖｄｄｓａ／２から、或る正の大きさΔＶ１だけ低下し、他方の電位はＶｄｄｓａ／２から或る正の大きさのΔＶ２だけ低下する。ΔＶ２はΔＶ１より大きい。

【0081】

ΔＶ１とΔＶ２の差は、トランジスタＴＰ１（又はＴＰ２）とトランジスタＴＮ１（又はＴＮ２）のオン抵抗の差に基づく。このため、チャージシェアの開始の時点でノードＮ１及びＮ２は、トランジスタＴＰ１（又はＴＰ２）のオン抵抗Ｒｐ及びトランジスタＴＮ１（又はＴＮ２）のオン抵抗Ｒｎの差に基づく電位差を有する。そして、そのような電位差を有するノードＮ１及びＮ２を反映して選択ビット線ＢＬ及び選択相補ビット線￣ＢＬが充電される。このような電位に充電された選択ビット線ＢＬ及び選択相補ビット線￣ＢＬの電位に基づいてセンスが行われる。よって、オフセットキャンセルにより、トランジスタＴＰ１のオン抵抗ＲｐとＴＮ１のオン抵抗Ｒｎの差が等価的にキャンセル（補償）される。この結果、オフセットキャンセルの間、選択ビット線ＢＬが高い方の電位を有する場合の選択ビット線ＢＬの電位と参照電位との差（マージン）と、選択ビット線ＢＬが低電位を有する場合の選択ビット線ＢＬの電位と参照電位との差のアンバランスが改善される。

【0082】

時刻ｔ３において、ノードＳＡＰの電位が電位Ｖｄｄｓａ／２とされるとともに、ノードＳＡＮの電位が電位Ｖｄｄｓａ／２とされる。この結果、センスアンプ回路ＳＡＣは電位を増幅できない状態になる。時刻ｔ３からのチャージシェアにより、“０”データ記憶ケースでは、選択ビット線ＢＬは、或る大きさの電位ＶＢ０ｂを有する状態になる。選択相補ビット線￣ＢＬの電位は維持される。一方、“１”データ記憶ケースでは、選択ビット線ＢＬの電位は、或る大きさの電位ＶＢ１ｂを有する状態になる。選択相補ビット線￣ＢＬの電位は維持される。

【0083】

図中の参照符号Ｍ０ｂ及びＭ１ｂについては、後述される。

【0084】

２．３．利点
第２実施形態によれば、第１実施形態と同じく、プレート線ＰＬの電位Ｖｐｌは、プリチャージ終了後の選択ビット線ＢＬ及び選択相補ビット線￣ＢＬの電位に基づく大きさを有し、プリチャージ電位Ｖｐｃより低い。このため、第１実施形態の利点と同じ利点を得られる。

【0085】

また、第２実施形態によれば、オフセットキャンセルの適用により、以下に記述されるように、“０”データ記憶ケースマージンと“１”データ記憶ケースマージンのアンバランスが抑制される。

【0086】

図１１は、参考用の半導体記憶装置２００のいくつかの要素の電位を時間に沿って示す。半導体記憶装置２００では、半導体記憶装置１００と同じく、プレート線ＰＬの電位Ｖｐｌは、Ｖｄｄｓａ／２の大きさを有する。時刻ｔ１２からオフセットキャンセルが行われ、時刻ｔ１３からチャージシェアが行われる。オフセットキャンセルにより、チャージシェア後の選択ビット線ＢＬの電位は低い。このため、選択ビット線ＢＬは、“０”データ記憶ケースでは、或る大きさの電位ＶＢ０ｂｒを有し、“１”データ記憶ケースでは、或る大きさの電位ＶＢ１ｂｒを有する。よって、“１”データ記憶ケースマージンＭ１ｒｂは、オフセットキャンセル無しの場合のマージンＭ１ｒ（図７を参照）より小さく、“０”データ記憶ケースマージンＭ０ｒｂは、オフセットキャンセル無しの場合のマージンＭ０ｒより大きい。すなわち、“０”データ記憶ケースマージンＭ０ｒｂと“１”データ記憶ケースマージンＭ１ｒｂのアンバランス、すなわち差は、図７のケースよりは小さい。しかしながら、“０”データ記憶ケースマージンＭ０ｒｂと“１”データ記憶ケースマージンＭ１ｒｂの差は依然大きい。

【0087】

第２実施形態によれば、オフセットキャンセルの適用により、“０”データ記憶ケースマージンＭ０ｂと“１”データ記憶ケースマージンＭ１ｂのアンバランスが抑制されることが可能である。

【0088】

第２実施形態によれば、電位生成回路１８ｂを含み、電位生成回路１８ｂは、プレート線ＰＬの電位Ｖｐｌｂを、電位差Ｖｄｄｓａのオン抵抗Ｒｐ及びＲｎの比による分圧に等しい大きさに維持する。オン抵抗Ｒｐ及びＲｎの相違に起因して、オフセットキャンセルによる選択ビット線ＢＬ及び相補選択ビット線￣ＢＬの電位の低下の量ΔＶ１及びΔＶ２も相違する。しかしながら、電位Ｖｐｌｂは、ちょうど、プリチャージ後の選択ビット線ＢＬの電位と相補選択ビット線￣ＢＬの電位の間の大きさを有する。このため、プレート線ＰＬの電位に向かって上昇又は下降した結果として生じる“０”データ記憶ケースマージンＭ０ｒｂと“１”データ記憶ケースマージンＭ１ｒｂの差のアンバランスの抑制は、オン抵抗Ｒｐ及びＲｎの相違に依存する。すなわち、オン抵抗Ｒｐ及びＲｎの違いが反映された形での、“０”データ記憶ケースマージンＭ０ｒｂと“１”データ記憶ケースマージンＭ１ｒｂの差のアンバランスの抑制が可能である。

【0089】

２．４．変形例
図１２は、第２実施形態の変形例の電位生成回路の構成要素及び構成要素の接続を示す。図１２に示されるように、変形例の電位生成回路１８ｂ２は、電位生成回路１８ｂでの抵抗Ｒ１及びＲ２に代えて、それぞれ、ｐ型のＭＯＳＦＥＴ ＴＰ２１、及びｎ型のＭＯＳＦＥＴ ＴＮ２１並びにＴＮ２２を含む。

【0090】

トランジスタＴＰ２１は、トランジスタＴＰ１（及び（又は）ＴＰ２）と実質的に同じオン抵抗Ｒｐを有する。そのために、例として、トランジスタＴＰ２１は、トランジスタＴＰ１のゲート長及びゲート幅と実質的に同じゲート長及びゲート幅を有するとともに、トランジスタＴＰ１のチャネル領域の不純物濃度と実質的に同じ不純物濃度を有することが可能である。

【0091】

トランジスタＴＰ２１は、電源電位ＶｄｄｓａのノードとノードＮ１１との間に接続されている。トランジスタＴＰ２１は、ゲートにおいて、ノードＮ１１と接続されており、ダイオード接続されている。

【0092】

トランジスタＴＮ２１は、トランジスタＴＮ１（及び（又は）ＴＮ２）と実質的に同じオン抵抗Ｒｎを有する。そのために、例として、トランジスタＴＮ２１は、トランジスタＴＮ１のゲート長及びゲート幅と実質的に同じゲート長及びゲート幅を有するとともに、トランジスタＴＮ１のチャネル領域の不純物濃度と実質的に同じ不純物濃度を有することが可能である。トランジスタＴＮ２１は、ノードＮ１１と接地電位Ｖｓｓのノードとの間に接続されている。

【0093】

トランジスタＴＮ２２は、ノードＮ１１と、トランジスタＴＮ２１のゲートの間に接続されている。トランジスタＴＮ２２は、ゲートにおいて、信号ＯＣを受け取る。信号ＯＣがアサートされている間、トランジスタＴＮ２２がオンすることにより、トランジスタＴＮ２１はダイオード接続されている。

【0094】

変形例によれば、オフセットキャンセルの間、ノードＮ１１の電位は、トランジスタＴＰ２１のオン抵抗とトランジスタＴＮ２１のオン抵抗に基づく大きさを有し、トランジスタＴＰ２１のオン抵抗及びＴＮ２１のオン抵抗は、それぞれ、トランジスタＴＰ１のオン抵抗Ｒｐ及びトランジスタＴＮ１のオン抵抗Ｒｎと実質的に同じである。よって、オフセットキャンセルの間、プレート線ＰＬの電位Ｖｐｌｂは、ビット線ＢＬの電位と実質的に同じ大きさに維持される。この維持の精度は、ノードＮ１１の電位を定めるトランジスタＴＰ２１及びＴＮ２１のそれぞれのオン抵抗が、ビット線ＢＬの電位を定めるトランジスタＴＰ１及びＴＮ１のそれぞれのオン抵抗Ｒｐ及びＲｎと実質的に同じであるため、高い。

【0095】

３．第３実施形態
第３実施形態は、第１及び第２実施形態に基づき、電位生成回路１８の点で、第１及び第２実施形態と異なる。以下、第１及び第２実施形態と異なる特徴が主に記述される。

【0096】

第３実施形態の電位生成回路１８は、他の実施形態の電位生成回路１８と異なる。以下、第３実施形態の電位生成回路１８は、他の実施形態の電位生成回路１８との区別のために、電位生成回路１８ｃと称される場合がある。

【0097】

第３実施形態は、第１実施形態及び第２実施形態のいずれにも適用されることが可能である。第３実施形態は、第２実施形態の変形例に適用されてもよい。

【0098】

図１３は、第３実施形態の電位生成回路の構成要素及び構成要素の接続、並びに関連する構成要素を示す。図１３に示されるように、電位生成回路１８ｃは、第１実施形態の電位生成回路１８の構成及び第２実施形態の電位生成回路１８ｂの構成に加えて、ｎ型のＭＯＳＦＥＴ ＴＮ３１を含む。図１３は、例として、第２実施形態がベースとして使用される場合の第３実施形態について示す。トランジスタＴＮ３１は、プレート線ＰＬとビット線ＢＬとの間に接続されている。トランジスタＴＮ３１は、ゲートにおいて、信号ＢＬＥＱを受け取る。信号ＢＬＥＱは、読出し回路１７中の構成要素から供給される。信号ＢＬＥＱは、例えば、信号ＯＣと同じ論理レベルを有する。よって、オフセットキャンセルの間、トランジスタＴＮ３１によって、プレート線ＰＬと選択ビット線ＢＬが接続される。

【0099】

第３実施形態によれば、第１実施形態と同じく、プレート線ＰＬの電位Ｖｐｌは、プリチャージ終了後の選択ビット線ＢＬ及び選択相補ビット線￣ＢＬの電位に基づく大きさを有し、プリチャージ電位Ｖｐｃより低い。このため、第１実施形態の利点と同じ利点を得られる。

【0100】

また、第３実施形態によれば、電位生成回路１８ｃは、プレート線ＰＬとビット線ＢＬとの間のトランジスタＴＮ３１を含み、トランジスタＴＮ３１はオフセットキャンセルの間、オンされる。よって、オフセットキャンセルの間、プレート線ＰＬとビット線ＢＬは接続される。このため、プレート線ＰＬの電位Ｖｐｌをビット線ＢＬの電位と実質的に同じ大きさにする機能は、第１及び第２実施形態での機能より高い。よって、第１及び第２実施形態よりも、高い精度で、“０”データ記憶ケースマージンＭ０と“１”データ記憶ケースマージンＭ１のアンバランスが抑制されることが可能である。

【0101】

さらに、第３実施形態が第２実施形態をベースとすることにより、第２実施形態と同じく、オフセットキャンセルのための構成が設けられる。このため、第２実施形態と同じ利点を得られる。

【0102】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

【符号の説明】

【0103】

１…半導体記憶装置、２…メモリコントローラ、１１…メモリセルアレイ、１２…入出力回路、１３…制御回路、１４…ロウ選択回路、１５…カラム選択回路、１６…書込み回路、１７…読出し回路、１８…電位生成回路、１９…センスアンプ、ＭＣ…メモリセル、ＷＬ…ワード線、ＢＬ…ビット線、ＰＬ…プレート線、￣ＢＬ…相補ビット線、Ｖｐｃ…プリチャージ電位、ＣＴ…トランジスタ、ＣＣ…セルキャパシタ、ＭＣＲ…メモリセル、ＣＴＲ…トランジスタ、ＳＮ…ストレージノード、ＳＡＣ…センスアンプ回路、ＳＡＰ…ノード、ＳＡＮ…ノード、Ｖｄｄ…電源電位、Ｖｄｄｓａ…電源電位、Ｖｓｓ…接地電位、Ｖｐｌ…電位

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】