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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022149664
(43)【公開日】2022-10-07
(54)【発明の名称】表示装置
(51)【国際特許分類】
G09G 3/36 20060101AFI20220929BHJP
G09G 3/20 20060101ALI20220929BHJP
G11C 19/28 20060101ALI20220929BHJP
G02F 1/133 20060101ALI20220929BHJP
【ＦＩ】
G09G3/36
G09G3/20 621E
G09G3/20 621M
G09G3/20 612R
G09G3/20 611A
G09G3/20 680G
G09G3/20 621A
G09G3/20 622K
G09G3/20 622D
G09G3/20 622E
G11C19/28 230
G02F1/133 550
【審査請求】未請求
【請求項の数】12
【出願形態】ＯＬ
(21)【出願番号】P 2021051923
(22)【出願日】2021-03-25
(71)【出願人】
【識別番号】000003193
【氏名又は名称】凸版印刷株式会社
(74)【代理人】
【識別番号】100108855
【弁理士】
【氏名又は名称】蔵田 昌俊
(74)【代理人】
【識別番号】100103034
【弁理士】
【氏名又は名称】野河 信久
(74)【代理人】
【識別番号】100179062
【弁理士】
【氏名又は名称】井上 正
(74)【代理人】
【識別番号】100153051
【弁理士】
【氏名又は名称】河野 直樹
(74)【代理人】
【識別番号】100199565
【弁理士】
【氏名又は名称】飯野 茂
(74)【代理人】
【識別番号】100162570
【弁理士】
【氏名又は名称】金子 早苗
(72)【発明者】
【氏名】小倉 潤
【テーマコード（参考）】
2H193
5B074
5C006
5C080
【Ｆターム（参考）】
2H193ZA04
2H193ZA07
2H193ZA19
2H193ZA32
2H193ZA33
2H193ZA34
2H193ZC25
2H193ZC27
2H193ZC32
2H193ZC35
2H193ZF22
2H193ZF23
2H193ZF43
2H193ZF44
2H193ZF46
5B074AA05
5B074CA01
5B074DA01
5C006AC22
5C006AF72
5C006BB14
5C006BB16
5C006BC02
5C006BC03
5C006BC11
5C006BC20
5C006BF03
5C006BF16
5C006BF27
5C006BF31
5C006BF37
5C006BF41
5C006FA05
5C006FA47
5C080AA06
5C080AA10
5C080BB05
5C080DD26
5C080FF11
5C080FF12
5C080FF13
5C080JJ02
5C080JJ03
5C080JJ04
(57)【要約】
【課題】 消費電力を低減することが可能な表示装置を提供する。
【解決手段】 表示装置は、行列状に配置された複数の分割領域を有する表示領域４と、複数の分割領域にそれぞれ配置された複数のサブアレイを有し、複数のサブアレイの各々は、複数の画素を有する、画素アレイ１０と、複数のサブアレイの各々に設けられ、第１方向に延びる複数の走査線と、各列のサブアレイ群に共通接続されるようにして画素アレイ１０に設けられ、第２方向に延びる複数の信号線と、複数の分割領域にそれぞれ配置され、各々が複数の走査線に接続された複数のゲートドライバＧＤと、複数の信号線に接続されたソースドライバ１２と、複数のゲートドライバＧＤ及びソースドライバ１２を制御し、複数のサブアレイを個別に駆動することが可能な制御回路１５とを含む。
【選択図】 図２
【解決手段】 表示装置は、行列状に配置された複数の分割領域を有する表示領域４と、複数の分割領域にそれぞれ配置された複数のサブアレイを有し、複数のサブアレイの各々は、複数の画素を有する、画素アレイ１０と、複数のサブアレイの各々に設けられ、第１方向に延びる複数の走査線と、各列のサブアレイ群に共通接続されるようにして画素アレイ１０に設けられ、第２方向に延びる複数の信号線と、複数の分割領域にそれぞれ配置され、各々が複数の走査線に接続された複数のゲートドライバＧＤと、複数の信号線に接続されたソースドライバ１２と、複数のゲートドライバＧＤ及びソースドライバ１２を制御し、複数のサブアレイを個別に駆動することが可能な制御回路１５とを含む。
【選択図】 図２
【特許請求の範囲】
【請求項1】
行列状に配置された複数の分割領域を有する表示領域と、
前記複数の分割領域にそれぞれ配置された複数のサブアレイを有し、前記複数のサブアレイの各々は、複数の画素を有する、画素アレイと、
前記複数のサブアレイの各々に設けられ、第１方向に延びる複数の走査線と、
各列のサブアレイ群に共通接続されるようにして前記画素アレイに設けられ、前記第１方向に交差する第２方向に延びる複数の信号線と、
前記複数の分割領域にそれぞれ配置され、各々が前記複数の走査線に接続された複数のゲートドライバと、
前記複数の信号線に接続されたソースドライバと、
前記複数のゲートドライバ及び前記ソースドライバを制御し、前記複数のサブアレイを個別に駆動することが可能な制御回路と、
を具備する表示装置。
前記複数の分割領域にそれぞれ配置された複数のサブアレイを有し、前記複数のサブアレイの各々は、複数の画素を有する、画素アレイと、
前記複数のサブアレイの各々に設けられ、第１方向に延びる複数の走査線と、
各列のサブアレイ群に共通接続されるようにして前記画素アレイに設けられ、前記第１方向に交差する第２方向に延びる複数の信号線と、
前記複数の分割領域にそれぞれ配置され、各々が前記複数の走査線に接続された複数のゲートドライバと、
前記複数の信号線に接続されたソースドライバと、
前記複数のゲートドライバ及び前記ソースドライバを制御し、前記複数のサブアレイを個別に駆動することが可能な制御回路と、
を具備する表示装置。
【請求項2】
行列状に配置された複数の分割領域を有する表示領域と、
前記複数の分割領域のうち少なくとも１つの分割領域に設けられ、画素が配置されない非表示領域と、
残りの分割領域にそれぞれ配置された複数のサブアレイを有し、前記複数のサブアレイの各々は、複数の画素を有する、画素アレイと、
前記複数のサブアレイの各々に設けられ、第１方向に延びる複数の走査線と、
各列のサブアレイ群に共通接続されるようにして前記画素アレイに設けられ、前記第１方向に交差する第２方向に延びる複数の信号線と、
前記残りの分割領域にそれぞれ配置され、各々が前記複数の走査線に接続された複数のゲートドライバと、
前記複数の信号線に接続されたソースドライバと、
前記複数のゲートドライバ及び前記ソースドライバを制御し、前記複数のサブアレイを個別に駆動することが可能な制御回路と、
を具備する表示装置。
前記複数の分割領域のうち少なくとも１つの分割領域に設けられ、画素が配置されない非表示領域と、
残りの分割領域にそれぞれ配置された複数のサブアレイを有し、前記複数のサブアレイの各々は、複数の画素を有する、画素アレイと、
前記複数のサブアレイの各々に設けられ、第１方向に延びる複数の走査線と、
各列のサブアレイ群に共通接続されるようにして前記画素アレイに設けられ、前記第１方向に交差する第２方向に延びる複数の信号線と、
前記残りの分割領域にそれぞれ配置され、各々が前記複数の走査線に接続された複数のゲートドライバと、
前記複数の信号線に接続されたソースドライバと、
前記複数のゲートドライバ及び前記ソースドライバを制御し、前記複数のサブアレイを個別に駆動することが可能な制御回路と、
を具備する表示装置。
【請求項3】
前記制御回路は、列方向に配置されたサブアレイ群を順に駆動する
請求項１又は２に記載の表示装置。
請求項１又は２に記載の表示装置。
【請求項4】
前記制御回路は、行方向に配置されたサブアレイ群を同時に駆動する
請求項１乃至３の何れか１項に記載の表示装置。
請求項１乃至３の何れか１項に記載の表示装置。
【請求項5】
走査を開始するためのスタート信号は、各行のゲートドライバ群に共通に入力される
請求項１乃至４の何れか１項に記載の表示装置。
請求項１乃至４の何れか１項に記載の表示装置。
【請求項6】
クロック信号は、各行のゲートドライバ群に共通に入力される
請求項１乃至５の何れか１項に記載の表示装置。
請求項１乃至５の何れか１項に記載の表示装置。
【請求項7】
クロック信号は、各列のゲートドライバ群に共通に入力される
請求項１乃至５の何れか１項に記載の表示装置。
請求項１乃至５の何れか１項に記載の表示装置。
【請求項8】
走査を停止するためのクリア信号は、前記複数のゲートドライバごとに入力される
請求項５に記載の表示装置。
請求項５に記載の表示装置。
【請求項9】
前記制御回路は、第１ゲートドライバに前記スタート信号を入力した直後に前記クリア信号を入力し、前記第１ゲートドライバに接続されたサブアレイへのデータの書き換えを停止する
請求項８に記載の表示装置。
請求項８に記載の表示装置。
【請求項10】
前記複数のゲートドライバの各々は、縦続接続された複数のコア回路を有するシフトレジスタを含み、
前記複数のコア回路の各々は、
前段のコア回路の出力信号に対応する入力信号を第１ノードに転送する入力部と、
第１フレーム信号により有効化され、前記第１ノードの反転信号を第２ノードで保持する第１インバータ回路と、
前記第１フレーム信号と相補である第２フレーム信号により有効化され、前記第１ノードの反転信号を第３ノードで保持する第２インバータ回路とを含む
請求項１乃至９の何れか１項に記載の表示装置。
前記複数のコア回路の各々は、
前段のコア回路の出力信号に対応する入力信号を第１ノードに転送する入力部と、
第１フレーム信号により有効化され、前記第１ノードの反転信号を第２ノードで保持する第１インバータ回路と、
前記第１フレーム信号と相補である第２フレーム信号により有効化され、前記第１ノードの反転信号を第３ノードで保持する第２インバータ回路とを含む
請求項１乃至９の何れか１項に記載の表示装置。
【請求項11】
前記コア回路は、出力部を含み、
前記出力部は、出力トランジスタと、キャパシタとを含み、
前記出力トランジスタは、前記第１ノードに接続されたゲートと、クロック信号を受ける第１端子と、走査線に接続された第２端子とを有し、
前記キャパシタは、前記第１ノードに接続された第１電極と、前記走査線に接続された第２電極とを有する
請求項１０に記載の表示装置。
前記出力部は、出力トランジスタと、キャパシタとを含み、
前記出力トランジスタは、前記第１ノードに接続されたゲートと、クロック信号を受ける第１端子と、走査線に接続された第２端子とを有し、
前記キャパシタは、前記第１ノードに接続された第１電極と、前記走査線に接続された第２電極とを有する
請求項１０に記載の表示装置。
【請求項12】
奇数番目のコア回路は、第１クロック信号を受け、
偶数番目のコア回路は、前記第１クロック信号と相補である第２クロック信号を受ける
請求項１１に記載の表示装置。
偶数番目のコア回路は、前記第１クロック信号と相補である第２クロック信号を受ける
請求項１１に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、表示装置に関する。
【背景技術】
【0002】
薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）をアクティブ素子として使用するアクティブマトリクス型の液晶表示装置、或いは有機ＥＬ（electroluminescence）表示装置は、ＴＦＴをマトリクス状に配置した基板（ＴＦＴ基板と呼ぶ）を備えている。ＴＦＴ基板は、カラム方向にそれぞれが延びかつ画像信号が入力される複数の信号線と、ロウ方向にそれぞれが延びる複数の走査線とを有している。
【0003】
近年、走査線を駆動するゲートドライバをＴＦＴ基板上に形成し、ドライバＩＣのコスト削減および表示パネルの狭額縁化が図られている。また、ＴＦＴ基板上にゲートドライバを形成することで、走査線の引き回し配線の制約がなくなるため、車載向けなどで要求が高い異形表示パネルに対しても有用な技術となってきている。このような技術は、ＧＩＰ（Gate driver in panel）、或いはＧＯＡ（Gate driver on array）と呼ばれる。
【0004】
ＧＩＰ或いはＧＯＡは、狭額縁及び自由形状の表示パネルを低コストで実現するうえで極めて重要な技術である。しかし、額縁に回路配置する構成では、回路の配置領域が必要であるため狭額縁化にも限界がある。また、信頼性の問題（特に光リーク）を考慮すると、ある程度の額縁を許容せざるを得ない。
【0005】
このような状況下で、ゲートドライバを表示領域内に搭載する技術が提案されている。この技術は、狭額縁化によってマルチパネルでパネルをつなぐ目的や、Foldable(折りたためる)ディスプレイ構造を形成するための技術として開発されている。当該技術は、狭額縁（Narrow Bezel）やそれに伴う異形ディスプレイに適用する技術として注目されている。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特許第６０７７７０４号公報
【特許文献2】特開２０１９－９１５１６号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
本発明は、消費電力を低減することが可能な表示装置を提供する。
【課題を解決するための手段】
【0008】
本発明の第１態様によると、行列状に配置された複数の分割領域を有する表示領域と、前記複数の分割領域にそれぞれ配置された複数のサブアレイを有し、前記複数のサブアレイの各々は、複数の画素を有する、画素アレイと、前記複数のサブアレイの各々に設けられ、第１方向に延びる複数の走査線と、各列のサブアレイ群に共通接続されるようにして前記画素アレイに設けられ、前記第１方向に交差する第２方向に延びる複数の信号線と、前記複数の分割領域にそれぞれ配置され、各々が前記複数の走査線に接続された複数のゲートドライバと、前記複数の信号線に接続されたソースドライバと、前記複数のゲートドライバ及び前記ソースドライバを制御し、前記複数のサブアレイを個別に駆動することが可能な制御回路とを具備する表示装置が提供される。
【0009】
本発明の第２態様によると、行列状に配置された複数の分割領域を有する表示領域と、前記複数の分割領域のうち少なくとも１つの分割領域に設けられ、画素が配置されない非表示領域と、残りの分割領域にそれぞれ配置された複数のサブアレイを有し、前記複数のサブアレイの各々は、複数の画素を有する、画素アレイと、前記複数のサブアレイの各々に設けられ、第１方向に延びる複数の走査線と、各列のサブアレイ群に共通接続されるようにして前記画素アレイに設けられ、前記第１方向に交差する第２方向に延びる複数の信号線と、前記残りの分割領域にそれぞれ配置され、各々が前記複数の走査線に接続された複数のゲートドライバと、前記複数の信号線に接続されたソースドライバと、前記複数のゲートドライバ及び前記ソースドライバを制御し、前記複数のサブアレイを個別に駆動することが可能な制御回路とを具備する表示装置が提供される。
【0010】
本発明の第３態様によると、前記制御回路は、列方向に配置されたサブアレイ群を順に駆動する、第１又は２態様に係る表示装置が提供される。
【0011】
本発明の第４態様によると、前記制御回路は、行方向に配置されたサブアレイ群を同時に駆動する、第１乃至３態様の何れかに係る表示装置が提供される。
【0012】
本発明の第５態様によると、走査を開始するためのスタート信号は、各行のゲートドライバ群に共通に入力される、第１乃至４態様の何れかに係る表示装置が提供される。
【0013】
本発明の第６態様によると、クロック信号は、各行のゲートドライバ群に共通に入力される、第１乃至５態様の何れかに係る表示装置が提供される。
【0014】
本発明の第７態様によると、クロック信号は、各列のゲートドライバ群に共通に入力される、第１乃至５態様の何れかに係る表示装置が提供される。
【0015】
本発明の第８態様によると、走査を停止するためのクリア信号は、前記複数のゲートドライバごとに入力される、第５態様に係る表示装置が提供される。
【0016】
本発明の第９態様によると、前記制御回路は、第１ゲートドライバに前記スタート信号を入力した直後に前記クリア信号を入力し、前記第１ゲートドライバに接続されたサブアレイへのデータの書き換えを停止する、第８態様に係る表示装置が提供される。
【0017】
本発明の第１０態様によると、前記複数のゲートドライバの各々は、縦続接続された複数のコア回路を有するシフトレジスタを含み、前記複数のコア回路の各々は、前段のコア回路の出力信号に対応する入力信号を第１ノードに転送する入力部と、第１フレーム信号により有効化され、前記第１ノードの反転信号を第２ノードで保持する第１インバータ回路と、前記第１フレーム信号と相補である第２フレーム信号により有効化され、前記第１ノードの反転信号を第３ノードで保持する第２インバータ回路とを含む、第１乃至９態様の何れかに係る表示装置が提供される。
【0018】
本発明の第１１態様によると、前記コア回路は、出力部を含み、前記出力部は、出力トランジスタと、キャパシタとを含み、前記出力トランジスタは、前記第１ノードに接続されたゲートと、クロック信号を受ける第１端子と、走査線に接続された第２端子とを有し、
前記キャパシタは、前記第１ノードに接続された第１電極と、前記走査線に接続された第２電極とを有する、第１０態様に係る表示装置が提供される。
前記キャパシタは、前記第１ノードに接続された第１電極と、前記走査線に接続された第２電極とを有する、第１０態様に係る表示装置が提供される。
【0019】
本発明の第１２態様によると、奇数番目のコア回路は、第１クロック信号を受け、偶数番目のコア回路は、前記第１クロック信号と相補である第２クロック信号を受ける、第１１態様に係る表示装置が提供される。
【発明の効果】
【0020】
本発明によれば、消費電力を低減することが可能な表示装置を提供することができる。
【図面の簡単な説明】
【0021】
【発明を実施するための形態】
【0022】
以下、実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率等は必ずしも現実のものと同一とは限らない。また、図面の相互間で同じ部分を表す場合においても、互いの寸法の関係や比率が異なって表される場合もある。特に、以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置等によって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については同一符号を付し、重複する説明は省略する。
【0023】
本実施形態では、表示装置として、液晶表示装置を例に挙げて説明する。本実施形態の液晶表示装置は、表示領域内にゲートドライバを配置する構成を有する。
【0024】
［１］ 第１実施形態
［１－１］ 液晶表示装置１の構成
図１は、本発明の第１実施形態に係る液晶表示装置１の模式的なレイアウト図である。図１において、Ｘ方向は、走査線ＧＬが延びるロウ方向であり、Ｙ方向は、信号線ＳＬが延びるカラム方向である。液晶表示装置１は、ＴＦＴ基板２、集積回路（ＩＣ：integrated circuit）３、画素アレイ１０、及びゲートドライバ群１１を備える。
［１－１］ 液晶表示装置１の構成
図１は、本発明の第１実施形態に係る液晶表示装置１の模式的なレイアウト図である。図１において、Ｘ方向は、走査線ＧＬが延びるロウ方向であり、Ｙ方向は、信号線ＳＬが延びるカラム方向である。液晶表示装置１は、ＴＦＴ基板２、集積回路（ＩＣ：integrated circuit）３、画素アレイ１０、及びゲートドライバ群１１を備える。
【0025】
ＴＦＴ基板２は、透明な絶縁基板で構成され、例えば、ガラス基板又はプラスチック基板などで構成される。ＴＦＴ基板２上には、画素アレイ１０、ゲートドライバ群１１、及び集積回路３が設けられる。ＴＦＴ基板２の上方には対向基板（図示せず）が配置され、ＴＦＴ基板２及び対向基板間には液晶層（図示せず）が配置される。
【0026】
画素アレイ１０には、それぞれがＸ方向に延びる複数の走査線ＧＬと、それぞれがＹ方向に延びる複数の信号線ＳＬとが配設される。画素アレイ１０が配置される領域は、表示領域に対応する。
【0027】
ゲートドライバ群１１は、表示領域内に配置される。なお、ゲートドライバ群１１の一部は、表示領域の周辺の周辺領域に配置される。周辺領域は、額縁に対応する。ゲートドライバ群１１は、複数の走査線ＧＬに接続される。
【0028】
集積回路３は、複数の信号線ＳＬに接続される。また、集積回路３は、ゲートドライバ群１１に接続される。集積回路３は、ＩＣチップで構成される。
【0029】
図２は、液晶表示装置１のブロック図である。液晶表示装置１は、画素アレイ１０、ゲートドライバ群１１、ソースドライバ１２、共通電極ドライバ１３、電圧発生回路１４、及び制御回路１５を備える。図１に示した集積回路３は、図２に示したソースドライバ１２、共通電極ドライバ１３、電圧発生回路１４、及び制御回路１５を含む。
【0030】
画素アレイ１０は、マトリクス状に配置された複数の画素を備える。画素アレイ１０は、マトリクス状に配置された複数のサブアレイを備える。サブアレイの具体的な構成については後述する。画素アレイ１０には、それぞれがＸ方向に延びる複数の走査線ＧＬと、それぞれがＹ方向に延びる複数の信号線ＳＬとが配設される。走査線ＧＬと信号線ＳＬとの交差領域には、画素が配置される。
【0031】
ゲートドライバ群１１は、複数の走査線ＧＬに電気的に接続される。ゲートドライバ群１１は、前述した複数のサブアレイに対応して設けられた複数のゲートドライバを備える。ゲートドライバの具体的な構成については後述する。ゲートドライバ群１１は、制御回路１５から送られる制御信号に基づいて、画素に含まれるスイッチング素子をオン／オフするための走査信号を画素アレイ１０に送る。
【0032】
ソースドライバ１２は、複数の信号線ＳＬに電気的に接続される。ソースドライバ１２は、制御回路１５から制御信号、及び表示データを受ける。ソースドライバ１２は、制御信号に基づいて、表示データに対応する階調信号（駆動電圧）を画素アレイ１０に送る。
【0033】
共通電極ドライバ１３は、共通電圧Ｖｃｏｍを生成し、この共通電圧Ｖｃｏｍを画素アレイ１０内の共通電極に供給する。共通電極は、複数の画素ごとに設けられた複数の画素電極に液晶層を介して対向するように設けられる電極である。
【0034】
電圧発生回路１４は、液晶表示装置１の動作に必要な各種電圧を生成し、これら電圧を対応する回路に供給する。
【0035】
制御回路１５は、液晶表示装置１の動作を統括的に制御する。制御回路１５は、外部から画像データＤＴ及び制御信号ＣＮＴを受ける。制御回路１５は、画像データＤＴに基づいて、各種制御信号を生成し、これら制御信号を、対応する回路に送る。
【0036】
［１－１－１］ 表示領域４の構成
ＴＦＴ基板２のうち画素アレイ１０が設けられる領域は、表示領域４を構成する。図３は、表示領域４の模式図である。
ＴＦＴ基板２のうち画素アレイ１０が設けられる領域は、表示領域４を構成する。図３は、表示領域４の模式図である。
【0037】
表示領域４は、マトリクス状（ｍ行×ｎ列）の配置された複数の分割領域ＤＩ_（１，１）～ＤＩ_（ｍ，ｎ）を備える。“ｍ”及び“ｎ”はそれぞれ、２以上の整数である。表示領域４が備える分割領域ＤＩの数は任意に設定可能である。本実施形態では、添え字（ｍ，ｎ）を省略した参照符号ＤＩの説明は、複数の分割領域に共通に適用される。他の添え字付きの参照符号についても同様である。
【0038】
各分割領域ＤＩには、サブアレイＳＡ、及びゲートドライバＧＤが設けられる。
【0039】
図４は、図２に示した画素アレイ１０の模式図である。画素アレイ１０は、マトリクス状（ｍ行×ｎ列）の配置された複数のサブアレイＳＡ_（１，１）～ＳＡ_（ｍ，ｎ）を備える。複数のサブアレイＳＡ_（１，１）～ＳＡ_（ｍ，ｎ）はそれぞれ、分割領域ＤＩ_（１，１）～ＤＩ_（ｍ，ｎ）に設けられる。
【0040】
各サブアレイＳＡは、マトリクス状に配置された複数の画素ＰＸを備える。１個のサブアレイＳＡには、複数の走査線ＧＬが配設される。すなわち、複数のサブアレイＳＡは、個別に走査が可能である。各列に含まれる複数のサブアレイＳＡ（すなわち、列方向に並んだ複数のサブアレイＳＡ）は、共通の信号線ＳＬに接続される。
【0041】
図５は、図２に示したゲートドライバ群１１の模式図である。ゲートドライバ群１１は、マトリクス状（ｍ行×ｎ列）の配置された複数のゲートドライバＧＤ_（１，１）～ＧＤ_（ｍ，ｎ）を備える。ゲートドライバＧＤ_（１，１）～ＧＤ_（ｍ，ｎ）はそれぞれ、分割領域ＤＩ_（１，１）～ＤＩ_（ｍ，ｎ）に設けられる。各ゲートドライバＧＤは、対応するサブアレイＳＡに配設された複数の走査線ＧＬに接続され、この複数の走査線ＧＬを走査する。図５では、ゲートドライバＧＤを構成する複数の回路素子が分割領域ＤＩ内に分散して配置される様子を模式的に示している。
【0042】
【0043】
画素ＰＸは、スイッチング素子（アクティブ素子）１６、液晶容量（液晶素子）Ｃｌｃ、及び蓄積容量Ｃｓを備える。スイッチング素子１６としては、例えばＴＦＴ（Thin Film Transistor）が用いられ、またｎチャネルＴＦＴが用いられる。なお、トランジスタのソース及びドレインは、トランジスタに流れる電流の向きによって変化するが、以下の説明では、トランジスタの接続状態の一例を説明する。しかし、ソース及びドレインが名称通りに固定されるものでないことは勿論である。
【0044】
ＴＦＴ１６のソースは、信号線ＳＬに接続され、そのゲートは、走査線ＧＬに接続され、そのドレインは、液晶容量Ｃｌｃの一方の電極に接続される。液晶素子としての液晶容量Ｃｌｃは、画素電極と、共通電極と、これらに挟まれた液晶層とにより構成される。液晶容量Ｃｌｃの他方の電極には、共通電極ドライバ１３により共通電圧Ｖｃｏｍが印加される。
【0045】
蓄積容量Ｃｓの一方の電極は、液晶容量Ｃｌｃの一方の電極に接続される。蓄積容量Ｃｓの他方の電極は、蓄積容量線（蓄積電極ともいう）ＣｓＬに接続される。蓄積容量Ｃｓは、画素電極に生じる電位変動を抑制するとともに、画素電極に印加された駆動電圧を次の信号に対応する駆動電圧が印加されるまでの間保持する機能を有する。蓄積容量Ｃｓは、画素電極と、蓄積容量線ＣｓＬと、これらに挟まれた絶縁膜とにより構成される。蓄積容量線ＣｓＬには、電圧発生回路１４により蓄積容量電圧Ｖｃｓが印加される。蓄積容量電圧Ｖｃｓは、例えば共通電圧Ｖｃｏｍと同じ電圧に設定される。
【0046】
［１－１－２］ ゲートドライバＧＤの構成
次に、ゲートドライバＧＤの構成について説明する。ゲートドライバＧＤは、シフトレジスタＳＲを備える。図７は、ゲートドライバＧＤに含まれるシフトレジスタＳＲのブロック図である。
次に、ゲートドライバＧＤの構成について説明する。ゲートドライバＧＤは、シフトレジスタＳＲを備える。図７は、ゲートドライバＧＤに含まれるシフトレジスタＳＲのブロック図である。
【0047】
シフトレジスタＳＲは、複数のコア回路ＲＧ１～ＲＧｉを備える。コア回路ＲＧ１～ＲＧｉはそれぞれ、走査線ＧＬ１～ＧＬｉに対応して設けられる。
【0048】
複数のコア回路ＲＧ１～ＲＧｉは、縦続接続される。各コア回路ＲＧは、入力データを一時的に記憶するレジスタとして機能する。シフトレジスタＳＲは、クロック信号に同期して動作し、入力データ（パルス信号）を順次シフトするように動作する。
【0049】
各コア回路ＲＧは、自身に入力される複数の信号の条件に応じて、パルス信号を出力するように構成される。各コア回路ＲＧは、入力端子Ｖ_ＩＮ、出力端子ＯＵＴ、フレーム端子Ｆｒ_ｏ、フレーム端子Ｆｒ_ｅ、クロック端子ＣＬＫ、クリア端子ＣＲ、及びリセット端子ＲＳＴ_ＩＮを備える。
【0050】
複数のコア回路ＲＧ１～ＲＧｉは、任意のコア回路ＲＧの出力端子ＯＵＴが、後段のコア回路ＲＧの入力端子Ｖ_ＩＮに接続されるようにして、縦続接続される。なお、１段目のコア回路ＲＧ１の入力端子Ｖ_ＩＮには、スタート信号ＳＴが入力される。
【0051】
コア回路ＲＧ１～ＲＧｉのフレーム端子Ｆｒ_ｏには、フレーム信号Ｆｒａｍｅ_ｏが入力される。コア回路ＲＧ１～ＲＧｉのフレーム端子Ｆｒ_ｅには、フレーム信号Ｆｒａｍｅ_ｅが入力される。コア回路ＲＧ１～ＲＧｉのクリア端子ＣＲには、クリア信号ＣＬＲが入力される。
【0052】
奇数番目のコア回路ＲＧ１、ＲＧ３、・・・のクロック端子ＣＬＫには、クロック信号ＣｌｋＡが入力される。偶数番目のコア回路ＲＧ２、ＲＧ４、・・・のクロック端子ＣＬＫには、クロック信号ＣｌｋＢが入力される。クロック信号ＣｌｋＡとクロック信号ＣｌｋＢとは、相補的な位相関係を有する。
【0053】
任意のコア回路ＲＧの出力端子ＯＵＴは、前段のコア回路ＲＧのリセット端子ＲＳＴ_ＩＮに接続される。最終段のコア回路ＲＧｉのリセット端子ＲＳＴ_ＩＮには、クリア信号ＣＬＲが入力される。
【0054】
複数のコア回路ＲＧ１～ＲＧｉの出力端子ＯＵＴはそれぞれ、走査線ＧＬ１～ＧＬｉに接続される。図７の各走査線ＧＬに接続されたキャパシタは、走査線に接続された画素の容量を簡略化して表している。
【0055】
制御回路１５は、前述したフレーム信号Ｆｒａｍｅ_ｏ、フレーム信号Ｆｒａｍｅ_ｅ、クロック信号ＣｌｋＡ、クロック信号ＣｌｋＢ、及びクリア信号ＣＬＲを生成し、これらの信号をシフトレジスタＳＲに供給する。
【0056】
［１－１－３］ コア回路ＲＧの具体的な構成
次に、コア回路ＲＧの具体的な構成について説明する。図８は、図７に示したコア回路ＲＧの回路図である。コア回路ＲＧは、入力部２０、レジスタ部２１、出力部２２、プルダウン部２３、及びクリア部２４を備える。コア回路ＲＧは、ＮチャネルＴＦＴで構成される。以下、ＴＦＴを単にトランジスタと呼ぶ場合もある。本明細書では、トランジスタのソース及びドレインの一方を第１端子、他方を第２端子と呼ぶ場合もある。
次に、コア回路ＲＧの具体的な構成について説明する。図８は、図７に示したコア回路ＲＧの回路図である。コア回路ＲＧは、入力部２０、レジスタ部２１、出力部２２、プルダウン部２３、及びクリア部２４を備える。コア回路ＲＧは、ＮチャネルＴＦＴで構成される。以下、ＴＦＴを単にトランジスタと呼ぶ場合もある。本明細書では、トランジスタのソース及びドレインの一方を第１端子、他方を第２端子と呼ぶ場合もある。
【0057】
入力部２０は、入力信号ＶＩＮを受けるための回路である。入力部２０は、２個のトランジスタＭ２、Ｍ５を備える。トランジスタＭ２のゲートには、入力端子Ｖ_ＩＮを介して、入力信号ＶＩＮが入力される。入力信号ＶＩＮは、前段のコア回路ＲＧの出力信号に対応する。トランジスタＭ２のドレインは、自身のゲートに接続される。すなわち、トランジスタＭ２は、ダイオード接続される。トランジスタＭ２のソースは、ノードＡｎに接続される。トランジスタＭ２は、入力信号ＶＩＮがハイレベルの場合に、入力信号ＶＩＮをノードＡｎに転送し、入力信号ＶＩＮがローレベルの場合にオフする。
【0058】
トランジスタ（リセットトランジスタともいう）Ｍ５のゲートには、リセット端子ＲＳＴ_ＩＮを介して、リセット信号ＲＳＴが入力される。リセット信号ＲＳＴは、後段のコア回路ＲＧの出力信号に対応する。トランジスタＭ５のドレインは、ノードＡｎに接続される。トランジスタＭ５のソースは、電圧Ｖｇｌが供給される電源端子に接続される。電圧Ｖｇｌは、信号をローレベルに設定するための基準電圧であり、信号のハイレベル電圧より低い電圧である。電圧Ｖｇｌは、例えば、接地電圧ＧＮＤより低い負電圧であり、－１０Ｖ～－２０Ｖの範囲に設定される。
【0059】
レジスタ部２１は、選択状態および非選択状態においてキャパシタＣｂにかかる電圧を保持するための回路である。レジスタ部２１は、２個のインバータ回路２１ｏ、２１ｅと、トランジスタＭ１ｂとを備える。
【0060】
インバータ回路２１ｏは、３個のトランジスタＭ１ｏ、Ｍ６ｏ、Ｍ７ｏを備える。トランジスタＭ１ｏのゲートには、フレーム端子Ｆｒ_ｏを介して、フレーム信号Ｆｒａｍｅ_ｏが入力される。トランジスタＭ１ｏのドレインは、自身のゲートに接続される。トランジスタＭ１ｏのソースは、ノードＢｎｏに接続される。トランジスタＭ１ｏは、フレーム信号Ｆｒａｍｅ_ｏがハイレベルの場合に、フレーム信号Ｆｒａｍｅ_ｏをノードＢｎｏに転送し、フレーム信号Ｆｒａｍｅ_ｏがローレベルの場合にオフする。すなわち、インバータ回路２１ｏは、フレーム信号Ｆｒａｍｅ_ｏがハイレベルの場合に有効化される。
【0061】
トランジスタＭ６ｏのゲートは、ノードＢｎｏに接続される。トランジスタＭ６ｏのドレインは、ノードＡｎに接続される。トランジスタＭ６ｏのソースは、電圧Ｖｇｌが供給される電源端子に接続される。トランジスタＭ６ｏは、ノードＡｎの電位をプルダウンする機能を有する。
【0062】
トランジスタＭ７ｏのゲートは、ノードＡｎに接続される。トランジスタＭ７ｏのドレインは、ノードＢｎｏに接続される。トランジスタＭ７ｏのソースは、電圧Ｖｇｌが供給される電源端子に接続される。トランジスタＭ７ｏは、ノードＢｎｏの電位をプルダウンする機能を有する。
【0063】
インバータ回路２１ｅは、３個のトランジスタＭ１ｅ、Ｍ６ｅ、Ｍ７ｅを備える。トランジスタＭ１ｅのゲートには、フレーム端子Ｆｒ_ｅを介して、フレーム信号Ｆｒａｍｅ_ｅが入力される。トランジスタＭ１ｅのドレインは、自身のゲートに接続される。トランジスタＭ１ｅのソースは、ノードＢｎｅに接続される。トランジスタＭ１ｅは、フレーム信号Ｆｒａｍｅ_ｅがハイレベルの場合に、フレーム信号Ｆｒａｍｅ_ｅをノードＢｎｅに転送し、フレーム信号Ｆｒａｍｅ_ｅがローレベルの場合にオフする。すなわち、インバータ回路２１ｅは、フレーム信号Ｆｒａｍｅ_ｅがハイレベルの場合に有効化される。
【0064】
トランジスタＭ６ｅのゲートは、ノードＢｎｅに接続される。トランジスタＭ６ｅのドレインは、ノードＡｎに接続される。トランジスタＭ６ｅのソースは、電圧Ｖｇｌが供給される電源端子に接続される。トランジスタＭ６ｅは、ノードＡｎの電位をプルダウンする機能を有する。
【0065】
トランジスタＭ７ｅのゲートは、ノードＡｎに接続される。トランジスタＭ７ｅのドレインは、ノードＢｎｅに接続される。トランジスタＭ７ｅのソースは、電圧Ｖｇｌが供給される電源端子に接続される。トランジスタＭ７ｅは、ノードＢｎｅの電位をプルダウンする機能を有する。
【0066】
トランジスタＭ１ｂのゲートは、ノードＡｎに接続される。トランジスタＭ１ｂの電流経路の一端は、ノードＢｎｏに接続される。トランジスタＭ１ｂの電流経路の他端は、ノードＢｎｅに接続される。トランジスタＭ１ｂは、ノードＡｎがハイレベルの場合に、ノードＢｎｏとノードＢｎｅとを接続する。
【0067】
出力部２２は、出力信号を走査線ＧＬに出力するための回路である。出力部２２は、トランジスタ（出力トランジスタともいう）Ｍ３と、キャパシタＣｂとを備える。トランジスタＭ３のゲートは、ノードＡｎに接続される。トランジスタＭ３のドレインには、クロック信号Ｃｌｋが入力される。クロック信号Ｃｌｋは、クロック信号ＣｌｋＡ、ＣｌｋＢのいずれかであり、奇数番目のコア回路ＲＧの場合はクロック信号ＣｌｋＡであり、偶数番目のコア回路ＲＧの場合はクロック信号ＣｌｋＢである。トランジスタＭ３のソースは、ノードＱｎに接続される。
【0068】
キャパシタＣｂの一方の電極は、ノードＡｎに接続され、キャパシタＣｂの他方の電極は、ノードＱｎに接続される。ノードＱｎは、対応する走査線ＧＬに接続される。
【0069】
プルダウン部２３は、ノードＱｎの電位をプルダウンするための回路である。プルダウン部２３は、２個のトランジスタ（プルダウントランジスタともいう）Ｍ４ｏ、Ｍ４ｅを備える。トランジスタＭ４ｏのゲートは、ノードＢｎｏに接続される。トランジスタＭ４ｏのドレインは、ノードＱｎに接続される。トランジスタＭ４ｏのソースは、電圧Ｖｇｌが供給される電源端子に接続される。
【0070】
トランジスタＭ４ｅのゲートは、ノードＢｎｅに接続される。トランジスタＭ４ｅのドレインは、ノードＱｎに接続される。トランジスタＭ４ｅのソースは、電圧Ｖｇｌが供給される電源端子に接続される。
【0071】
クリア部２４は、ノードＡｎ、及びノードＱｎをクリアするための回路である。クリア部２４は、２個のトランジスタＭ８、Ｍ９を備える。トランジスタＭ８のゲートには、クリア端子ＣＲを介して、クリア信号ＣＬＲが入力される。トランジスタＭ８のドレインは、ノードＱｎに接続される。トランジスタＭ８のソースは、電圧Ｖｇｌが供給される電源端子に接続される。
【0072】
トランジスタＭ９のゲートには、クリア端子ＣＲを介してクリア信号ＣＬＲが入力される。トランジスタＭ９のドレインは、ノードＡｎに接続される。トランジスタＭ９のソースは、電圧Ｖｇｌが供給される電源端子に接続される。
【0073】
［１－２］ ゲートドライバＧＤの配置
次に、ゲートドライバＧＤの配置について説明する。図９は、ゲートドライバＧＤの配置領域ＧＡを説明する模式図である。
次に、ゲートドライバＧＤの配置について説明する。図９は、ゲートドライバＧＤの配置領域ＧＡを説明する模式図である。
【0074】
Ｘ方向に隣接する画素ＰＸの間の領域、及びＹ方向に隣接する画素ＰＸの間の領域は、ゲートドライバ配置領域ＧＡとして用いられる。
【0075】
ゲートドライバＧＤは、複数の回路素子（アクティブ素子）ＡＥを備える。回路素子ＡＥは、トランジスタ（ＴＦＴ）及びキャパシタで構成される。回路素子ＡＥは、ゲートドライバ配置領域ＧＡに配置される。
【0076】
図９の例では、ゲートドライバ配置領域ＧＡには、ノードＡｎを構成する配線（Ａｎ線という）、及び電圧Ｖｇｌを供給するための電源線（Ｖｇｌ線という）が配設されている。
【0077】
以下に、コア回路ＲＧに含まれるレジスタ部２１、出力部２２、クリア部２４、入力部２０、プルダウン部２３の配置についてこの順に説明する。
【0078】
【0079】
ゲートドライバ配置領域ＧＡには、レジスタ部２１を構成するトランジスタＭ１ｂ、Ｍ１ｅ、Ｍ１ｏ、Ｍ６ｅ、Ｍ６ｏ、Ｍ７ｅ、Ｍ７ｏが配置される。また、ゲートドライバ配置領域ＧＡには、Ａｎ線、Ｖｇｌ線、ノードＢｎｅを構成する配線（Ｂｎｅ線という）、ノードＢｎｏを構成する配線（Ｂｎｏ線という）、フレーム信号Ｆｒａｍｅ_ｅを供給する配線（Ｆｒａｍｅ_ｅ線という）、及びフレーム信号Ｆｒａｍｅ_ｏを供給する配線（Ｆｒａｍｅ_ｏ線という）が配設される。レジスタ部２１を構成する複数のトランジスタの接続関係は、図８と同じである。
【0080】
なお、ゲートドライバ配置領域ＧＡの幅には限りがある。よって、１つの機能を有するトランジスタを、複数のトランジスタを並列接続させて構成する。このようにして、個々のトランジスタがゲートドライバ配置領域ＧＡに収まるように、トランジスタのサイズが設計される。
【0081】
［１－２－２］ 出力部２２及びクリア部２４の配置
図１１は、出力部２２及びクリア部２４のレイアウト図である。図１１には、２本の走査線ＧＬに接続された１０個の画素ＰＸと、２行分のゲートドライバ配置領域ＧＡとを示している。
図１１は、出力部２２及びクリア部２４のレイアウト図である。図１１には、２本の走査線ＧＬに接続された１０個の画素ＰＸと、２行分のゲートドライバ配置領域ＧＡとを示している。
【0082】
ゲートドライバ配置領域ＧＡには、出力部２２を構成するトランジスタＭ３、及びキャパシタＣｂと、クリア部２４を構成するトランジスタＭ８、Ｍ９とが配置される。また、ゲートドライバ配置領域ＧＡには、Ａｎ線、Ｖｇｌ線、クロックＣｌｋＡを供給する配線（ＣｌｋＡ線という）、クロックＣｌｋＢを供給する配線（ＣｌｋＢ線という）、及びクリア信号ＣＬＲを供給する配線（ＣＬＲ線という）が配設される。出力部２２及びクリア部２４を構成する複数の素子の接続関係は、図８と同じである。
【0083】
キャパシタＣｂは、サイズが大きいため、複数のキャパシタを並列接続させて構成する。図示は省略するが、出力用のトランジスタＭ３もサイズが大きいため、複数のトランジスタを並列接続させて構成する。
【0084】
クロックＣｌｋＡとクロックＣｌｋＢとは、複数のコア回路ＲＧに交互に供給される。図１１では、クロックＣｌｋＡが供給される出力部２２と、クロックＣｌｋＢが供給される出力部２２とを示している。
【0085】
【0086】
ゲートドライバ配置領域ＧＡには、入力部２０を構成するトランジスタＭ２、Ｍ５が配置される。また、ゲートドライバ配置領域ＧＡには、Ａｎ線、Ｖｇｌ線、入力信号ＶＩＮを供給するための配線（ＶＩＮ線という）、及びリセット信号ＲＳＴを供給するための配線（ＲＳＴ線という）が配設される。入力部２０を構成する複数のトランジスタの接続関係は、図８と同じである。
【0087】
任意の走査線ＧＬは、後段の入力部２０に含まれるトランジスタＭ２にＶＩＮ線を用いて接続される。任意の走査線ＧＬは、前段の入力部２０に含まれるトランジスタＭ５にＲＳＴ線を用いて接続される。
【0088】
【0089】
ゲートドライバ配置領域ＧＡには、プルダウン部２３を構成するトランジスタＭ４ｅが配置される。また、ゲートドライバ配置領域ＧＡには、Ａｎ線、及びＶｇｌ線が配設される。プルダウン部２３を構成するトランジスタＭ４ｏについても、トランジスタＭ４ｅと同様に、ゲートドライバ配置領域ＧＡに配置される。プルダウン部２３を構成する複数のトランジスタの接続関係は、図８と同じである。
【0090】
［１－３］ 複数の分割領域ＤＩの配線
次に、複数の分割領域ＤＩの配線について説明する。
次に、複数の分割領域ＤＩの配線について説明する。
【0091】
図１４は、複数の分割領域ＤＩの配線を説明する図である。以下では、表示領域４が９（＝３×３）個の分割領域ＤＩ_（１，１）～ＤＩ_（３，３）で構成される場合を例に挙げて説明する。
【0092】
複数の分割領域ＤＩへの配線は、以下のように行う。
・ゲートドライバＧＤは、分割領域ＤＩごとに配置する。
・電源配線は、Ｖｇｌ線のみ配線する。
・Ｆｒａｍｅ_ｅ線、及びＦｒａｍｅ_ｏ線は、全画面共通信号として配線する。
・ＣＬＲ線は、分割領域ＤＩごとに配線する。
・ＳＴ線（スタート信号ＳＴを供給するための配線）、ＣｌｋＡ線、及びＣｌｋＢ線は、走査線方向（Ｘ方向）の分割領域ＤＩ毎に配線する。
・ゲートドライバＧＤは、分割領域ＤＩごとに配置する。
・電源配線は、Ｖｇｌ線のみ配線する。
・Ｆｒａｍｅ_ｅ線、及びＦｒａｍｅ_ｏ線は、全画面共通信号として配線する。
・ＣＬＲ線は、分割領域ＤＩごとに配線する。
・ＳＴ線（スタート信号ＳＴを供給するための配線）、ＣｌｋＡ線、及びＣｌｋＢ線は、走査線方向（Ｘ方向）の分割領域ＤＩ毎に配線する。
【0093】
スタート信号ＳＴは、３個のスタート信号ＳＴ１～ＳＴ３で構成される。スタート信号ＳＴ１～ＳＴ３はそれぞれ、３本のＳＴ１線～ＳＴ３線を用いて供給される。
【0094】
クロック信号ＣｌｋＡは、３個のクロック信号ＣｌｋＡ１～ＣｌｋＡ３で構成される。クロック信号ＣｌｋＡ１～ＣｌｋＡ３はそれぞれ、３本のＣｌｋＡ１線～ＣｌｋＡ３線を用いて供給される。
【0095】
クロック信号ＣｌｋＢは、３個のクロック信号ＣｌｋＢ１～ＣｌｋＢ３で構成される。クロック信号ＣｌｋＢ１～ＣｌｋＢ３はそれぞれ、３本のＣｌｋＢ１線～ＣｌｋＢ３線を用いて供給される。
【0096】
クリア信号ＣＬＲは、９個のクリア信号ＣＬＲ１１～ＣＬＲ３３で構成される。クリア信号ＣＬＲ１１～ＣＬＲ３３は、９本のＣＬＲ１１線～ＣＬＲ３３線を用いて供給される。
【0097】
スタート信号ＳＴ１は、１行目の分割領域ＤＩ_（１，１）、ＤＩ_（１，２）、ＤＩ_（１，３）に入力される。スタート信号ＳＴ２は、２行目の分割領域ＤＩ_（２，１）、ＤＩ_（２，２）、ＤＩ_（２，３）に入力される。スタート信号ＳＴ３は、３行目の分割領域ＤＩ_（３，１）、ＤＩ_（３，２）、ＤＩ_（３，３）に入力される。９個の分割領域ＤＩ_（１，１）～ＤＩ_（３，３）は、行単位で、スタート制御を行うことが可能である。
【0098】
クロック信号ＣｌｋＡ１、ＣｌｋＢ１は、１行目の分割領域ＤＩ_（１，１）、ＤＩ_（１，２）、ＤＩ_（１，３）に入力される。クロック信号ＣｌｋＡ２、ＣｌｋＢ２は、２行目の分割領域ＤＩ_（２，１）、ＤＩ_（２，２）、ＤＩ_（２，３）に入力される。クロック信号ＣｌｋＡ３、ＣｌｋＢ３は、３行目の分割領域ＤＩ_（３，１）、ＤＩ_（３，２）、ＤＩ_（３，３）に入力される。９個の分割領域ＤＩ_（１，１）～ＤＩ_（３，３）は、行単位で、クロック制御を行うことが可能である。
【0099】
９個のクリア信号ＣＬＲ１１～ＣＬＲ３３はそれぞれ、９個の分割領域ＤＩ_（１，１）～ＤＩ_（３，３）に入力される。９個の分割領域ＤＩ_（１，１）～ＤＩ_（３，３）は、９個のクリア信号ＣＬＲ１１～ＣＬＲ３３を用いて、個別に走査を停止し、データの書き換えを行わないようにする（表示を保持する）ことが可能である。
【0100】
フレーム信号Ｆｒａｍｅ_ｅは、全ての分割領域ＤＩに入力される。フレーム信号Ｆｒａｍｅ_ｏは、全ての分割領域ＤＩに入力される。Ｖｇｌ線は、全ての分割領域ＤＩに配線される。
【0101】
［１－４］ 表示領域４の実施例
次に、表示領域４の実施例について説明する。図１５は、表示領域４の実施例を説明する模式図である。分割領域ＤＩの行番号ｍ、分割領域ＤＩの列番号ｎ、分割領域ＤＩ内の走査線番号ｉとする。
次に、表示領域４の実施例について説明する。図１５は、表示領域４の実施例を説明する模式図である。分割領域ＤＩの行番号ｍ、分割領域ＤＩの列番号ｎ、分割領域ＤＩ内の走査線番号ｉとする。
【0102】
表示領域４は、例えば、（４８０×６４０）ピクセルを有する。表示領域４は、９個の分割領域ＤＩ_（１，１）～ＤＩ_（３，３）を有する。
【0103】
各分割領域ＤＩの走査線の数は、１６０本である。１列目の分割領域ＤＩの列数は、２１３である。２列目の分割領域ＤＩの列数は、２１４である。３列目の分割領域ＤＩの列数は、２１３である。分割領域ＤＩの列数は、ソース線ＳＬの数に対応する。
【0104】
［１－５］ 動作
上記のように構成された液晶表示装置１の動作について説明する。
上記のように構成された液晶表示装置１の動作について説明する。
【0105】
［１－５－１］ 表示領域４の走査動作
まず、１個の分割領域ＤＩの走査動作について説明する。図１６は、分割領域ＤＩの走査動作を説明するタイミング図である。
まず、１個の分割領域ＤＩの走査動作について説明する。図１６は、分割領域ＤＩの走査動作を説明するタイミング図である。
【0106】
制御回路１５は、外部から信号Ｖｓｙｎｃを受ける。信号Ｖｓｙｎｃが一旦ローレベルになってから、再度ローレベルになるまでの期間（又は、信号Ｖｓｙｎｃがハイレベルの期間）が１フレームである。１フレームとは、サブアレイＳＡに含まれる全ての走査線を１回走査する期間であり、また、分割領域ＤＩに１つの画像を表示する期間である。
【0107】
任意の分割領域ＤＩ_（ｍ，ｎ）には、クロック信号ＣｌｋＡｍ、ＣｌｋＢｍ、スタート信号ＳＴｍ、及びクリア信号ＣＬＲｍｎが入力される。
【0108】
信号Ｖｓｙｎｃのローレベルに応答して、制御回路１５は、分割領域ＤＩ_（ｍ，ｎ）に、スタート信号ＳＴｍを入力する。スタート信号ＳＴｍに応答して、ゲートドライバＧＤ_（ｍ，ｎ）は、スキャン動作を開始する。
【0109】
制御回路１５は、分割領域ＤＩ_（ｍ，ｎ）に、クロック信号ＣｌｋＡｍ、ＣｌｋＢｍを入力する。クロック信号ＣｌｋＡｍとクロック信号ＣｌｋＢｍとは、相補的な位相関係を有する。クロック信号ＣｌｋＡｍ、ＣｌｋＢｍに応答して、ゲートドライバＧＤ_（ｍ，ｎ）は、スキャン動作を実行、すなわち複数の走査線ＧＬを順にハイレベルにする。
【0110】
最後の走査線ＧＬｉがハイレベルになった後、制御回路１５は、クリア信号ＣＬＲｍｎをハイレベルにする。これにより、ゲートドライバＧＤ_（ｍ，ｎ）のシフトレジスタＳＲがクリア、すなわちシフトレジスタＳＲの出力がローレベルになる。このようにして、分割領域ＤＩ_（ｍ，ｎ）のデータが書き換えられる。
【0111】
次に、１個の分割領域ＤＩの走査停止動作について説明する。図１７は、分割領域ＤＩの走査停止動作を説明するタイミング図である。図１７は、スタート信号ＳＴｍが入力された同一行の分割領域のうちデータの書き換えを行わない分割領域の動作である。
【0112】
信号Ｖｓｙｎｃのローレベルに応答して、制御回路１５は、分割領域ＤＩ_（ｍ，ｎ）に、スタート信号ＳＴｍを入力する。続いて、制御回路１５は、スタート信号ＳＴｍの直後に、分割領域ＤＩ_（ｍ，ｎ）にクリア信号ＣＬＲｍｎを入力する。これにより、実質的にスタート信号ＳＴｍを無効化できる。その後、走査線ＧＬにパルスが入力されない。この場合、分割領域ＤＩ_（ｍ，ｎ）は、走査が実行されず、表示が保持される。
【0113】
［１－５－２］ 駆動パターン
次に、液晶表示装置１の駆動パターンについて説明する。以下では、一例として、ｍ＝３、ｎ＝３、すなわち、９個の分割領域ＤＩ_（１，１）～ＤＩ_（３，３）の動作について説明する。
次に、液晶表示装置１の駆動パターンについて説明する。以下では、一例として、ｍ＝３、ｎ＝３、すなわち、９個の分割領域ＤＩ_（１，１）～ＤＩ_（３，３）の動作について説明する。
【0114】
図１８は、液晶表示装置１の駆動パターン１を説明する模式図である。制御回路１５は、第１フレームにおいて、スタート信号ＳＴ１を有効化（ハイレベル）する。制御回路１５は、第１フレームが終了する時刻において、クリア信号ＣＬＲ１１、ＣＬＲ１２、ＣＬＲ１３を有効化（ハイレベル）する。これにより、１行目の分割領域ＤＩ_（１，１）～ＤＩ_（１，３）の走査動作が実行される。
【0115】
制御回路１５は、第１フレームに続く第２フレームにおいて、スタート信号ＳＴ２を有効化する。制御回路１５は、第２フレームが終了する時刻において、クリア信号ＣＬＲ２１、ＣＬＲ２２、ＣＬＲ２３を有効化する。これにより、２行目の分割領域ＤＩ_（２，１）～ＤＩ_（２，３）の走査動作が実行される。
【0116】
制御回路１５は、第２フレームに続く第３フレームにおいて、スタート信号ＳＴ３を有効化する。制御回路１５は、第３フレームが終了する時刻において、クリア信号ＣＬＲ３１、ＣＬＲ３２、ＣＬＲ３３を有効化する。これにより、３行目の分割領域ＤＩ_（３，１）～ＤＩ_（３，３）の走査動作が実行される。
【0117】
図１９は、液晶表示装置１の駆動パターン２を説明する模式図である。制御回路１５は、第１フレームにおいて、スタート信号ＳＴ１を有効化する。制御回路１５は、スタート信号ＳＴ１の直後に、クリア信号ＣＬＲ１２、ＣＬＲ１３を有効化する。これにより、分割領域ＤＩ_（１，２）、ＤＩ_（１，３）の走査が停止される。制御回路１５は、第１フレームが終了する時刻において、クリア信号ＣＬＲ１１を有効化する。このようにして、分割領域ＤＩ_（１，１）の走査動作が実行され、分割領域ＤＩ_（１，１）のデータが書き換えられる。また、分割領域ＤＩ_（１，２）、ＤＩ_（１，３）は、表示を保持する。
【0118】
制御回路１５は、第１フレームに続く第２フレームにおいて、スタート信号ＳＴ２を有効化する。制御回路１５は、スタート信号ＳＴ２の直後に、クリア信号ＣＬＲ２２、ＣＬＲ２３を有効化する。これにより、分割領域ＤＩ_（２，２）、ＤＩ_（２，３）の走査が停止される。制御回路１５は、第２フレームが終了する時刻において、クリア信号ＣＬＲ２１を有効化する。このようにして、分割領域ＤＩ_（２，１）の走査動作が実行され、分割領域ＤＩ_（２，１）のデータが書き換えられる。また、分割領域ＤＩ_（２，２）、ＤＩ_（２，３）は、表示を保持する。
【0119】
以下同様に、スタート信号ＳＴｍが有効化され、ｍ行に含まれる任意の分割領域ＤＩが走査動作を実行する。また、ｍ行に含まれる残りの分割領域ＤＩに対応するクリア信号ＣＬＲが有効化され、当該残りの分割領域ＤＩの走査が停止される。
【0120】
これにより、第１乃至第９フレームが順に駆動され、分割領域ＤＩ_（１，１）～ＤＩ_（３，３）のデータが書き換えられる。
【0121】
なお、図１８及び図１９では、全ての分割領域ＤＩのデータを書き換える例を示している。スタート信号ＳＴ及びクリア信号ＣＬＲを制御することにより、任意の分割領域ＤＩの走査を飛ばすようにして、表示領域４に画像を表示することも可能である。
【0122】
［１－５－３］ シフトレジスタＳＲの動作
次に、シフトレジスタＳＲの動作について説明する。図２０は、シフトレジスタＳＲの動作を説明するタイミング図である。図７に示すように、シフトレジスタＳＲには、フレーム信号Ｆｒａｍｅ_ｏ、Ｆｒａｍｅ_ｅが入力される。
次に、シフトレジスタＳＲの動作について説明する。図２０は、シフトレジスタＳＲの動作を説明するタイミング図である。図７に示すように、シフトレジスタＳＲには、フレーム信号Ｆｒａｍｅ_ｏ、Ｆｒａｍｅ_ｅが入力される。
【0123】
フレーム信号Ｆｒａｍｅ_ｏ、Ｆｒａｍｅ_ｅは、最少単位を１フレームとして、任意のフレームごとに交互に有効化（ハイレベル）される。フレーム信号Ｆｒａｍｅ_ｏ、Ｆｒａｍｅ_ｅに応じて、２個のインバータ回路２１ｏ、２１ｅは、交互に動作する。制御回路１５は、信号Ｖｓｙｎｃがローレベルの期間に、フレーム信号Ｆｒａｍｅ_ｏ、Ｆｒａｍｅ_ｅの状態を切り替える。
【0124】
一例として、フレーム信号Ｆｒａｍｅ_ｏが有効化（ハイレベル）されるものとする。フレーム信号Ｆｒａｍｅ_ｅは、ローレベルである。フレーム信号Ｆｒａｍｅ_ｏがハイレベルになると、インバータ回路２１ｏのトランジスタＭ１ｏがオンし、インバータ回路２１ｏが有効化される。インバータ回路２１ｅのトランジスタＭ１ｅはオフし、インバータ回路２１ｏは無効化される。
【0125】
フレーム信号Ｆｒａｍｅ_ｏがハイレベルになった後、スタート信号ＳＴがハイレベルにされる。これにより、１段目のコア回路ＲＧ１の入力信号ＶＩＮがハイレベルになる。すると、入力部２０のトランジスタＭ２がオンし、ノードＡｎがハイレベルになる。
【0126】
ノードＡｎがハイレベルになると、インバータ回路２１ｏのトランジスタＭ７ｏがオンし、ノードＢｎｏがローレベルになる。すなわち、インバータ回路２１ｏは、ノードＢｎｏにおいてノードＡｎの反転データを保持する。これにより、プルダウン部２３のトランジスタＭ４ｏがオフし、ノードＱｎのプルダウン動作が停止する。
【0127】
また、ノードＡｎがハイレベルになると、出力部２２のトランジスタＭ３がオンする。続いて、クロック信号ＣｌｋＡがハイレベルになる。すると、走査線ＧＬ１がハイレベルになる。
【0128】
２段目のコア回路ＲＧ２は、入力信号ＶＩＮとして前段のコア回路ＲＧ１から出力信号を受ける。続いて、クロック信号ＣｌｋＢがハイレベルになる。すると、コア回路ＲＧ２は、走査線ＧＬ２をハイレベルにする。
【0129】
１段目のコア回路ＲＧ１は、２段目のコア回路ＲＧ２の出力信号をリセット信号ＲＳＴとして受ける。リセット信号ＲＳＴは、入力部２０のトランジスタＭ５のゲートに入力される。すると、トランジスタＭ５がオンし、ノードＡｎがローレベルになる。
【0130】
ノードＡｎがローレベルになると、インバータ回路２１ｏのトランジスタＭ７ｏがオフし、ノードＢｎｏがハイレベルになる。すなわち、インバータ回路２１ｏは、ノードＢｎｏにおいてノードＡｎの反転データを保持する。ノードＢｎｏがハイレベルになると、トランジスタＭ６ｏがオンし、ノードＡｎは、ローレベルに保持される。これにより、プルダウン部２３のトランジスタＭ４ｏがオンし、ノードＱｎがローレベルになる。
【0131】
また、ノードＡｎがローレベルになると、出力部２２のトランジスタＭ３がオフする。これにより、走査線ＧＬ１がローレベルになる。
【0132】
なお、詳細な設計として、隣接するコア回路ＲＧが同時に動作しないようにする。このため、クロック信号ＣｌｋＡのパルスとクロック信号ＣｌｋＢのパルスとが重ならないように、互いのエッジに間隔を空けている。
【0133】
以下同様に、コア回路ＲＧ３～ＲＧｉは、順にパルス信号を出力する。
【0134】
最終段のコア回路ＲＧｉがパルス信号を出力した後、クリア信号ＣＬＲがハイレベルにされる。クリア信号ＣＬＲがハイレベルになると、クリア部２４のトランジスタＭ８、Ｍ９がオンする。すると、ノードＱｎ、及びノードＡｎがローレベルになる。これにより、コア回路ＲＧｉは、走査線ＧＬｉをローレベルにする。
【0135】
その後、フレーム信号Ｆｒａｍｅ_ｅがハイレベル、フレーム信号Ｆｒａｍｅ_ｏがローレベルにされる。すると、コア回路ＲＧのインバータ回路２１ｅが有効化される。その後、シフトレジスタＳＲによる走査動作が繰り返される。
【0136】
このような動作により、コア回路ＲＧにおいて、正バイアスが印加され続けるトランジスタをなくすことができる。これにより、コア回路ＲＧを構成するトランジスタの特性が劣化するのを抑制できる。特に、トランジスタとしてＴＦＴを用いた場合、正バイアスが印加され続けると、閾値電圧Ｖｔｈがシフトしてしまう。しかし、本実施形態では、ＴＦＴの特性が劣化するのを抑制できる。
【0137】
［１－５－４］ コア回路ＲＧの動作
次に、シフトレジスタＳＲに含まれるコア回路ＲＧの動作について説明する。選択期間は、走査線が選択された期間であり、走査線がパルス信号を出力する期間である。非選択期間は、選択期間以外の期間であり、走査線がパルス信号を出力しない期間である。
次に、シフトレジスタＳＲに含まれるコア回路ＲＧの動作について説明する。選択期間は、走査線が選択された期間であり、走査線がパルス信号を出力する期間である。非選択期間は、選択期間以外の期間であり、走査線がパルス信号を出力しない期間である。
【0138】
図２１は、選択期間におけるコア回路ＲＧのインバータ動作を説明する模式図である。一例として、フレーム信号Ｆｒａｍｅ_ｏが有効化（ハイレベル（図２１の“Ｈｉ”））され、インバータ回路２１ｏがインバータ動作を行うものとする。フレーム信号Ｆｒａｍｅ_ｅは、ローレベル（図２１の“Ｌｏ”）である。
【0139】
【0140】
トランジスタＭ１ｏのゲートには、ハイレベルのフレーム信号Ｆｒａｍｅ_ｏが入力される。よって、トランジスタＭ１ｏがオンし、インバータ回路２１ｏは、有効化される。
【0141】
ノードＡｎがハイレベルであるため、トランジスタＭ７ｏがオンし、ノードＢｎｏは、プルダウンされる。図２１の矢印が電流を意味している。
【0142】
さらに、選択期間におけるインバータ動作には、インバータ回路２１ｅのトランジスタＭ７ｅも動作させることができる。すなわち、ノードＡｎがハイレベルであるため、トランジスタＭ１ｂ、Ｍ７ｅがオンしている。よって、ノードＢｎｏは、トランジスタＭ１ｂ、ノードＢｎｅ、及びトランジスタＭ７ｅの経路でもプルダウンされる。これにより、ノードＢｎｏを確実にローレベルに設定できる。
【0143】
トランジスタＭ６ｏの駆動能力は、トランジスタＭ７ｏの駆動能力より大きく設定される。非選択期間では、トランジスタＭ６ｏによりノードＡｎがプルダウンされ、ノードＡｎを確実にローレベルに設定できる。
【0144】
上記インバータ動作を実現するための条件として、トランジスタＭ６、Ｍ７は、以下の条件を満たすように設定される。トランジスタＭ６は、トランジスタＭ６ｏ、Ｍ６ｅそれぞれを意味し、トランジスタＭ７は、トランジスタＭ７ｏ、Ｍ７ｅそれぞれを意味する。トランジスタＭ６、Ｍ７のチャネル幅をそれぞれＷ６、Ｗ７と表記する。チャネル幅は、ゲート幅とも呼ばれる。
【0145】
Ｗ７≦Ｗ６≦２×Ｗ７
“Ｗ６≦２×Ｗ７”とすることで、トランジスタＭ７ｏ、Ｍ７ｅを合わせた駆動能力がトランジスタＭ６ｏ（又はトランジスタＭ６ｅ）の駆動能力より大きくなる。これにより、選択期間において、ノードＢｎｏを確実にローレベルに設定できる。
“Ｗ６≦２×Ｗ７”とすることで、トランジスタＭ７ｏ、Ｍ７ｅを合わせた駆動能力がトランジスタＭ６ｏ（又はトランジスタＭ６ｅ）の駆動能力より大きくなる。これにより、選択期間において、ノードＢｎｏを確実にローレベルに設定できる。
【0146】
“Ｗ７≦Ｗ６”とすることで、トランジスタＭ６の駆動能力がトランジスタＭ７の駆動能力より大きくなる。これにより、非選択期間において、ノードＡｎを確実にローレベルに設定できる。
【0147】
最終段に近いコア回路ＲＧに含まれるインバータ回路に着目する。インバータ回路２１ｏ、２１ｅのうち無効化されたインバータ回路（例えば、インバータ回路２１ｅとする）のノードＢｎｅの電位は、トランジスタＭ１ｅのリーク電流により低下していく。そのため、最終段に近いコア回路ＲＧでは、選択期間においてトランジスタＭ１ｂがオンすることで、有効化された側のノードＢｎｏが、ノードＢｎｅと導通することで、より着実にローレベルに設定できる仕組みになっている。
【0148】
［１－６］ 第１実施形態の効果
第１実施形態では、表示領域４を、マトリクス状に配置された複数の分割領域ＤＩに分割して構成する。複数の分割領域ＤＩの各々には、サブアレイＳＡ及びゲートドライバＧＤが配置される。これにより、狭額縁化が可能な液晶表示装置１を実現できる。また、表示領域４を分割領域ＤＩごとに分割駆動させることができる。また、分割領域ＤＩごとに自由に走査を行うことができる。
第１実施形態では、表示領域４を、マトリクス状に配置された複数の分割領域ＤＩに分割して構成する。複数の分割領域ＤＩの各々には、サブアレイＳＡ及びゲートドライバＧＤが配置される。これにより、狭額縁化が可能な液晶表示装置１を実現できる。また、表示領域４を分割領域ＤＩごとに分割駆動させることができる。また、分割領域ＤＩごとに自由に走査を行うことができる。
【0149】
また、分割領域ＤＩごとに走査することで、全画面を１フレームとして走査する場合に比べて、フレーム周波数を下げることができる。これにより、クロック信号による充放電による消費電力が下がる。さらに、画素にデータ（駆動電圧）を書き込む書き込み時間を延ばすことができるので、画素に含まれるＴＦＴを駆動する電流を小さくすることができ、またＴＦＴのサイズを小さくすることもできる。この結果として、走査線ＧＬ及び信号線ＳＬに供給する電流を小さくすることもできるため、消費電力を低減することができる。
【0150】
また、クロック信号ＣｌｋＡ、ＣｌｋＢを分割領域ＤＩごとに時間分割による駆動が可能になる。これにより、全画面にクロック信号を供給する場合に比べて、消費電力を低減することができる。
【0151】
また、各コア回路ＲＧが２個のインバータ回路２１ｏ、２１ｅを備え、フレーム信号Ｆｒａｍｅ_ｏ、Ｆｒａｍｅ_ｅに応じて、インバータ回路２１ｏ、２１ｅが交互に有効化される。よって、シフトレジスタＳＲを構成するトランジスタ（例えばＴＦＴ）に電圧が印加され続けるのを防ぐことができる。これにより、高耐圧なゲートドライバＧＤを実現できる。
【0152】
［２］ 第２実施形態
第２実施形態は、表示領域４の配線に関する他の実施例である。第２実施形態は、複数の分割領域ＤＩの列ごとに異なるクロック信号を配線するようにしている。
第２実施形態は、表示領域４の配線に関する他の実施例である。第２実施形態は、複数の分割領域ＤＩの列ごとに異なるクロック信号を配線するようにしている。
【0153】
［２－１］ 複数の分割領域ＤＩの配線
図２２は、第２実施形態に係る複数の分割領域ＤＩの配線を説明する図である。以下では、表示領域４が９（＝３×３）個の分割領域ＤＩ_（１，１）～ＤＩ_（３，３）で構成される場合を例に挙げて説明する。
図２２は、第２実施形態に係る複数の分割領域ＤＩの配線を説明する図である。以下では、表示領域４が９（＝３×３）個の分割領域ＤＩ_（１，１）～ＤＩ_（３，３）で構成される場合を例に挙げて説明する。
【0154】
複数の分割領域ＤＩへの配線は、以下のように行う。
・ゲートドライバＧＤは、分割領域ＤＩごとに配置する。
・電源配線は、Ｖｇｌ線のみ配線する。
・Ｆｒａｍｅ_ｅ線、及びＦｒａｍｅ_ｏ線は、全画面共通信号として配線する。
・ＣＬＲ線は、分割領域ＤＩごとに配線する。
・ＳＴ線は、走査線方向（Ｘ方向）の分割領域ＤＩ毎に配線する。
・ＣｌｋＡ線、及びＣｌｋＢ線は、信号線方向（Ｙ方向）の分割領域ＤＩ毎に配線する。
・ゲートドライバＧＤは、分割領域ＤＩごとに配置する。
・電源配線は、Ｖｇｌ線のみ配線する。
・Ｆｒａｍｅ_ｅ線、及びＦｒａｍｅ_ｏ線は、全画面共通信号として配線する。
・ＣＬＲ線は、分割領域ＤＩごとに配線する。
・ＳＴ線は、走査線方向（Ｘ方向）の分割領域ＤＩ毎に配線する。
・ＣｌｋＡ線、及びＣｌｋＢ線は、信号線方向（Ｙ方向）の分割領域ＤＩ毎に配線する。
【0155】
スタート信号ＳＴは、３個のスタート信号ＳＴ１～ＳＴ３で構成される。スタート信号ＳＴ１～ＳＴ３はそれぞれ、３本のＳＴ１線～ＳＴ３線を用いて供給される。
【0156】
クロック信号ＣｌｋＡは、３個のクロック信号ＣｌｋＡ１～ＣｌｋＡ３で構成される。クロック信号ＣｌｋＡ１～ＣｌｋＡ３はそれぞれ、３本のＣｌｋＡ１線～ＣｌｋＡ３線を用いて供給される。
【0157】
クロック信号ＣｌｋＢは、３個のクロック信号ＣｌｋＢ１～ＣｌｋＢ３で構成される。クロック信号ＣｌｋＢ１～ＣｌｋＢ３はそれぞれ、３本のＣｌｋＢ１線～ＣｌｋＢ３線を用いて供給される。
【0158】
クリア信号ＣＬＲは、９個のクリア信号ＣＬＲ１１～ＣＬＲ３３で構成される。クリア信号ＣＬＲ１１～ＣＬＲ３３は、９本のＣＬＲ１１線～ＣＬＲ３３線を用いて供給される。
【0159】
スタート信号ＳＴ１は、１行目の分割領域ＤＩ_（１，１）、ＤＩ_（１，２）、ＤＩ_（１，３）に入力される。スタート信号ＳＴ２は、２行目の分割領域ＤＩ_（２，１）、ＤＩ_（２，２）、ＤＩ_（２，３）に入力される。スタート信号ＳＴ３は、３行目の分割領域ＤＩ_（３，１）、ＤＩ_（３，２）、ＤＩ_（３，３）に入力される。９個の分割領域ＤＩ_（１，１）～ＤＩ_（３，３）は、行単位で、スタート制御を行うことが可能である。
【0160】
クロック信号ＣｌｋＡ１、ＣｌｋＢ１は、１列目の分割領域ＤＩ_（１，１）、ＤＩ_（２，１）、ＤＩ_（３，１）に入力される。クロック信号ＣｌｋＡ２、ＣｌｋＢ２は、２列目の分割領域ＤＩ_（１，２）、ＤＩ_（２，２）、ＤＩ_（３，２）に入力される。クロック信号ＣｌｋＡ３、ＣｌｋＢ３は、３列目の分割領域ＤＩ_（１，３）、ＤＩ_（２，３）、ＤＩ_（３，３）に入力される。９個の分割領域ＤＩ_（１，１）～ＤＩ_（３，３）は、列単位で、クロック制御を行うことが可能である。
【0161】
９個のクリア信号ＣＬＲ１１～ＣＬＲ３３はそれぞれ、９個の分割領域ＤＩ_（１，１）～ＤＩ_（３，３）に入力される。９個の分割領域ＤＩ_（１，１）～ＤＩ_（３，３）は、９個のクリア信号ＣＬＲ１１～ＣＬＲ３３を用いて、個別に走査を停止し、データの書き換えを行わないようにする（表示を保持する）ことが可能である。
【0162】
フレーム信号Ｆｒａｍｅ_ｅは、全ての分割領域ＤＩに入力される。フレーム信号Ｆｒａｍｅ_ｏは、全ての分割領域ＤＩに入力される。Ｖｇｌ線は、全ての分割領域ＤＩに配線される。
【0163】
［２－２］ 表示領域４の走査動作
次に、１個の分割領域ＤＩの走査動作について説明する。図２３は、分割領域ＤＩの走査動作を説明するタイミング図である。
次に、１個の分割領域ＤＩの走査動作について説明する。図２３は、分割領域ＤＩの走査動作を説明するタイミング図である。
【0164】
制御回路１５は、外部から信号Ｖｓｙｎｃを受ける。任意の分割領域ＤＩ_（ｍ，ｎ）には、クロック信号ＣｌｋＡｍ、ＣｌｋＢｍ、スタート信号ＳＴｍ、クリア信号ＣＬＲｍｎが入力される。分割領域ＤＩの走査動作は、第１実施形態の図１６と同じである。
【0165】
次に、１個の分割領域ＤＩの走査停止動作について説明する。図２４は、分割領域ＤＩの走査停止動作を説明するタイミング図である。図２４は、スタート信号ＳＴｍが入力された同一行の分割領域のうちデータの書き換えを行わない分割領域の動作である。
【0166】
信号Ｖｓｙｎｃのローレベルに応答して、制御回路１５は、分割領域ＤＩ_（ｍ，ｎ）に、スタート信号ＳＴｍを入力する。続いて、制御回路１５は、スタート信号ＳＴｍの直後に、分割領域ＤＩ_（ｍ，ｎ）にクリア信号ＣＬＲｍｎを入力する。これにより、実質的にスタート信号ＳＴｍを無効化できる。その後、走査線ＧＬにパルスが入力されない。この場合、分割領域ＤＩ_（ｍ，ｎ）は、走査が実行されず、表示が保持される。
【0167】
行方向に隣接する分割領域ＤＩは、異なるクロック信号ＣｌｋＡ（及び異なるクロック信号ＣｌｋＢ）で動作する。図２４に示すように、行方向に隣接する分割領域のうちデータの書き換えを行わない分割領域では、クロック信号が入力されない。
【0168】
第２実施形態に係る液晶表示装置１においても、第１実施形態で説明した駆動パターンを実行できる。第２実施形態の効果も第１実施形態と同じである。
【0169】
［３］ 第３実施形態
第３実施形態は、表示領域４を分割した複数の分割領域のうち一部の分割領域を、画像を表示しない非表示領域で構成するようにしている。
第３実施形態は、表示領域４を分割した複数の分割領域のうち一部の分割領域を、画像を表示しない非表示領域で構成するようにしている。
【0170】
【0171】
表示領域４は、１個又は複数の非表示領域ＮＤを備える。図２５では、表示領域４が３個の非表示領域ＮＤを備える場合を一例として示している。非表示領域ＮＤには、画素、及びゲートドライバが設けられない。
【0172】
表示領域４は、６個の分割領域ＤＩ_（２，１）、ＤＩ_（３，１）、ＤＩ_（１，２）、ＤＩ_（３，２）、ＤＩ_（１，３）、ＤＩ_（２，３）を備える。分割領域ＤＩには、サブアレイＳＡ及びゲートドライバＧＤが配置される。
【0173】
【0174】
制御回路１５は、第１フレームにおいて、スタート信号ＳＴ１を有効化（ハイレベル）する。制御回路１５は、第１フレームが終了する時刻において、クリア信号ＣＬＲ１２、ＣＬＲ１３を有効化（ハイレベル）する。これにより、１行目の分割領域ＤＩ_（１，２）、ＤＩ_（１，３）の走査動作が実行される。
【0175】
制御回路１５は、第１フレームに続く第２フレームにおいて、スタート信号ＳＴ２を有効化する。制御回路１５は、第２フレームが終了する時刻において、クリア信号ＣＬＲ２１、ＣＬＲ２３を有効化する。これにより、２行目の分割領域ＤＩ_（２，１）、ＤＩ_（２，３）の走査動作が実行される。
【0176】
制御回路１５は、第２フレームに続く第３フレームにおいて、スタート信号ＳＴ３を有効化する。制御回路１５は、第３フレームが終了する時刻において、クリア信号ＣＬＲ３１、ＣＬＲ３２を有効化する。これにより、３行目の分割領域ＤＩ_（３，１）、ＤＩ_（３，２）の走査動作が実行される。
【0177】
【0178】
制御回路１５は、第１フレームにおいて、スタート信号ＳＴ２を有効化する。制御回路１５は、スタート信号ＳＴ２の直後に、クリア信号ＣＬＲ２３を有効化する。これにより、分割領域ＤＩ_（２，３）の走査が停止される。制御回路１５は、第１フレームが終了する時刻において、クリア信号ＣＬＲ２１を有効化する。このようにして、分割領域ＤＩ_（２，１）の走査動作が実行され、分割領域ＤＩ_（２，１）のデータが書き換えられる。また、分割領域ＤＩ_（２，３）は、表示を保持する。
【0179】
制御回路１５は、第１フレームに続く第２フレームにおいて、スタート信号ＳＴ３を有効化する。制御回路１５は、スタート信号ＳＴ３の直後に、クリア信号ＣＬＲ３２を有効化する。これにより、分割領域ＤＩ_（３，２）の走査が停止される。制御回路１５は、第２フレームが終了する時刻において、クリア信号ＣＬＲ３１を有効化する。このようにして、分割領域ＤＩ_（３，１）の走査動作が実行され、分割領域ＤＩ_（３，１）のデータが書き換えられる。また、分割領域ＤＩ_（３，２）は、表示を保持する。
【0180】
以下同様に、スタート信号ＳＴｍが有効化され、ｍ行に含まれる任意の分割領域ＤＩが走査動作を実行する。また、ｍ行に含まれる残りの分割領域ＤＩに対応するクリア信号ＣＬＲが有効化され、当該残りの分割領域ＤＩの走査が停止される。
【0181】
これにより、６個の分割領域ＤＩ_（２，１）、ＤＩ_（３，１）、ＤＩ_（１，２）、ＤＩ_（３，２）、ＤＩ_（１，３）、ＤＩ_（２，３）が順に駆動され、分割領域ＤＩ_（２，１）、ＤＩ_（３，１）、ＤＩ_（１，２）、ＤＩ_（３，２）、ＤＩ_（１，３）、ＤＩ_（２，３）のデータが書き換えられる。
【0182】
非表示領域ＮＤは、例えば常時黒表示である。また、非表示領域ＮＤに所望の色のカラーフィルタを配置することで、非表示領域ＮＤを黒以外のカラーで表示させてもよい。
【0183】
第３実施形態では、分割領域ＤＩごとにゲートドライバＧＤが配置される。よって、列方向において、分割領域ＤＩ間に非表示領域ＮＤが設けられた場合でも、全ての分割領域ＤＩを、ゲートドライバＧＤを用いて走査することができる。
【0184】
また、第３実施形態では、四角形ではない異形ディスプレイを実現できる。また、異形ディスプレイを最適に駆動することができる。
【0185】
なお、上記各実施形態では、トランジスタを全てＮ型トランジスタで構成する場合について説明している。しかし、これに限定されず、電源電圧、及びクロック信号の極性を反転させることで、全てのトランジスタをＰ型トランジスタで構成することも可能である。
【0186】
また、ゲートドライバＧＤに含まれるシフトレジスタＳＲは、上記各実施形態で説明した構成に限定されるものではない。複数の走査線ＧＬに順にパルスを出力することが可能な他の種類のシフトレジスタを用いることも可能である。
【0187】
また、上記各実施形態では、表示装置として液晶表示装置を例に挙げて説明している。しかし、これに限定されず、有機ＥＬ表示装置などの他の表示装置に適用することも可能である。
【0188】
本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、各実施形態は適宜組み合わせて実施してもよく、その場合組み合わせた効果が得られる。更に、上記実施形態には種々の発明が含まれており、開示される複数の構成要件から選択された組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、課題が解決でき、効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【0189】
１…液晶表示装置、２…ＴＦＴ基板、３…集積回路、４…表示領域、１０…画素アレイ、１１…ゲートドライバ群、１２…ソースドライバ、１３…共通電極ドライバ、１４…電圧発生回路、１５…制御回路、１６…スイッチング素子、２０…入力部、２１…レジスタ部、２１ｅ，２１ｏ…インバータ回路、２２…出力部、２３…プルダウン部、２４…クリア部、ＳＲ…シフトレジスタ、ＲＧ…コア回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
