特開 2022-150998 半導体記憶装置及び半導体記憶装置の制御方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022150998

(43)【公開日】2022-10-07

(54)【発明の名称】半導体記憶装置及び半導体記憶装置の制御方法

(51)【国際特許分類】

   G11C 11/22 20060101AFI20220929BHJP

   G11C 29/24 20060101ALI20220929BHJP

【ＦＩ】

G11C11/22 270

G11C11/22 240

G11C29/24

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2021053855

(22)【出願日】2021-03-26

(71)【出願人】

【識別番号】520233375

【氏名又は名称】富士通セミコンダクターメモリソリューション株式会社

(74)【代理人】

【識別番号】110002918

【氏名又は名称】特許業務法人扶桑国際特許事務所

(72)【発明者】

【氏名】山根 和章

【テーマコード（参考）】

5L206

【Ｆターム（参考）】

5L206AA28

5L206DD11

5L206DD25

5L206DD33

5L206DD45

5L206DD50

5L206FF08

5L206HH11

(57)【要約】

【課題】強誘電体メモリセルを用いた半導体記憶装置の製品寿命を長寿命化する。
【解決手段】半導体記憶装置１０が起動するたび、処理回路１２は、第２メモリ領域１１ａ２と、第３メモリ領域１１ａ３からデータの読み出しを行い不良が発生しているか否かを判定するとともに、第３メモリ領域１１ａ３に、第１メモリ領域１１ａ１及び第２メモリ領域１１ａ２に対する書き込み強度よりも低い書き込み強度で書き戻しを行う、起動時処理を行い、起動時処理の後、第１メモリ領域１１ａ１に対するアクセスが発生するたびに第２メモリ領域１１ａ２にデータを書き込み、書き込み強度調整回路１３は、第２メモリ領域１１ａ２で不良が発生していると判定された場合、第１メモリ領域１１ａ１に対する書き込み強度を下げ、第３メモリ領域１１ａ３で不良が発生していると判定された場合、第１メモリ領域１１ａ１に対する書き込み強度を上げる。
【選択図】図１

【特許請求の範囲】

【請求項1】

強誘電体を用いた半導体記憶装置において、
複数の第１の強誘電体メモリセルを含む第１のメモリ領域と、
第２の強誘電体メモリセルを含む第２のメモリ領域と、
第３の強誘電体メモリセルを含む第３のメモリ領域と、
前記半導体記憶装置が起動するたびに、前記第２のメモリ領域から第１のデータの読み出しを行い第１の不良が発生しているか否かを判定し、前記第３のメモリ領域から第２のデータの読み出しを行い第２の不良が発生しているか否かを判定し、前記第３のメモリ領域に、前記第１のメモリ領域及び前記第２のメモリ領域に対する書き込み強度よりも低い書き込み強度で前記第２のデータを書き戻す、起動時処理を行い、前記起動時処理の後、前記第１のメモリ領域に対するアクセスが発生するたびに前記第２のメモリ領域に前記第１のデータを書き込む処理回路と、
前記処理回路が前記第１の不良が発生していると判定した場合、前記第１のメモリ領域に対する書き込み強度を下げ、前記処理回路が前記第２の不良が発生していると判定した場合、前記第１のメモリ領域に対する書き込み強度を上げる書き込み強度調整回路と、
を有する半導体記憶装置。

【請求項2】

前記処理回路は、前記半導体記憶装置が起動するたびに、前記第１のデータの読み出しを行う前に、前記第２のメモリ領域に対して前記第１のデータの書き込みを所定回数行う、請求項１に記載の半導体記憶装置。

【請求項3】

前記処理回路によって、前記第１の不良と前記第２の不良の一方が発生していると判定された後、前記第１の不良と前記第２の不良の他方が発生したと判定された場合、前記書き込み強度調整回路は、前記他方に対応した書き込み強度の調整を行う、請求項１または２に記載の半導体記憶装置。

【請求項4】

前記処理回路に前記起動時処理を実行させるクロック信号を発生するクロック信号発生回路を、さらに有し、
前記クロック信号発生回路は、前記半導体記憶装置の電源がオンした場合と、前記クロック信号発生回路に外部制御信号が入力された場合に、前記クロック信号を発生する、
請求項１乃至３の何れか一項に記載の半導体記憶装置。

【請求項5】

前記第２のメモリ領域または前記第３のメモリ領域は、前記第２の強誘電体メモリセルまたは前記第３の強誘電体メモリセルを含む複数の強誘電体メモリセルを有し、
前記処理回路は、前記複数の強誘電体メモリセルのうち、前記第１のデータまたは前記第２のデータが正しく読み出されなかった強誘電体メモリセルの数が、前記第１のデータまたは前記第２のデータが正しく読み出された強誘電体メモリセルの数より多い場合に、前記第１の不良または前記第２の不良が発生していると判定する、
請求項１乃至４の何れか一項に記載の半導体記憶装置。

【請求項6】

前記処理回路によって前記第１の不良または前記第２の不良が発生していると判定された回数を記憶する第４のメモリ領域を有し、
前記書き込み強度調整回路は、前記第１の不良が発生していると判定された前記回数が多いほど前記第１のメモリ領域に対する書き込み強度を低くし、前記第２の不良が発生していると判定された前記回数が多いほど前記第１のメモリ領域に対する書き込み強度を高くする、
請求項１乃至５の何れか一項に記載の半導体記憶装置。

【請求項7】

劣化を検知する処理を行うか否かの設定を記憶する第５のメモリ領域を有し、
前記第５のメモリ領域に記憶されている前記設定が、前記劣化を検知する処理を行わないことを示す場合、前記処理回路は、前記起動時処理を行わない、
請求項１乃至６の何れか一項に記載の半導体記憶装置。

【請求項8】

強誘電体を用いた半導体記憶装置の制御方法において、
複数の第１の強誘電体メモリセルを含む第１のメモリ領域と、第２の強誘電体メモリセルを含む第２のメモリ領域と、第３の強誘電体メモリセルを含む第３のメモリ領域と、を含む前記半導体記憶装置が起動するたびに、処理回路が、前記第２のメモリ領域から第１のデータの読み出しを行い第１の不良が発生しているか否かを判定し、前記第３のメモリ領域から第２のデータの読み出しを行い第２の不良が発生しているか否かを判定し、前記第３のメモリ領域に、前記第１のメモリ領域及び前記第２のメモリ領域に対する書き込み強度よりも低い書き込み強度で前記第２のデータを書き戻す、起動時処理を行い、前記起動時処理の後、前記第１のメモリ領域に対するアクセスが発生するたびに前記第２のメモリ領域に前記第１のデータを書き込み、
書き込み強度調整回路が、前記処理回路が前記第１の不良が発生していると判定した場合、前記第１のメモリ領域に対する書き込み強度を下げ、前記処理回路が前記第２の不良が発生していると判定した場合、前記第１のメモリ領域に対する書き込み強度を上げる、
半導体記憶装置の制御方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体記憶装置及び半導体記憶装置の制御方法に関する。

【背景技術】

【0002】

強誘電体を用いた半導体記憶装置において、強誘電体キャパシタを含むメモリセルである強誘電体メモリセルは、強誘電体の分極状態によって“１”または“０”のデータを記憶する。

【0003】

強誘電体を用いた半導体記憶装置では、エンデュランス性能（書き換えに対する耐性）がよいことが望ましい。書き換え回数が多くなると、ファティーグ劣化により、強誘電体メモリセルに含まれる強誘電体のヒステリシス・ループ特性において分極量が減少し、“１”と“０”の読み出しマージンが減少し、半導体記憶装置の動作不良が発生する可能性があるためである。

【0004】

また、強誘電体を用いた半導体記憶装置では、リテンション性能（データ保持性能）がよいことが望ましい。強誘電体メモリセルにおいて同じデータを長期間保持したままの場合、インプリント劣化により、ヒステリシス・ループ特性がシフトし、上記の場合と同様に動作不良が発生する可能性があるためである。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２００１－３５１３７３号公報

【特許文献2】特開２０１２－２５２７５８号公報

【特許文献3】特開２００１－２２９６９８号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

上記のように、半導体記憶装置では、ファティーグ劣化によるエンデュランス性能の低下やインプリント劣化によるリテンション性能の低下によって製品寿命が短くなる可能性があった。

【0007】

半導体記憶装置の使い方は様々であり、頻繁に書き換える場合や、長時間書き換えない場合などがあり、エンデュランス性能とリテンション性能のどちらが重要となるかは使い方によって異なる。

【0008】

そこで、半導体記憶装置が両性能の何れを重視する用途で用いられるのかに応じて品種分けし、その用途に適した半導体記憶装置を設計することが考えられるが、幅広い用途で使用される汎用向けの半導体記憶装置の場合、各用途を想定して設計することは困難である。また、半導体記憶装置の出荷時のオプション切替や、バージョン分けのような細分化手段ではコストも増加してしまう。

【0009】

１つの側面では、本発明は、強誘電体メモリセルを用いた半導体記憶装置の製品寿命の長寿命化が可能な半導体記憶装置及び半導体記憶装置の制御方法を提供することを目的とする。

【課題を解決するための手段】

【0010】

１つの実施態様では、強誘電体を用いた半導体記憶装置において、複数の第１の強誘電体メモリセルを含む第１のメモリ領域と、第２の強誘電体メモリセルを含む第２のメモリ領域と、第３の強誘電体メモリセルを含む第３のメモリ領域と、前記半導体記憶装置が起動するたびに、前記第２のメモリ領域から第１のデータの読み出しを行い第１の不良が発生しているか否かを判定し、前記第３のメモリ領域から第２のデータの読み出しを行い第２の不良が発生しているか否かを判定し、前記第３のメモリ領域に、前記第１のメモリ領域及び前記第２のメモリ領域に対する書き込み強度よりも低い書き込み強度で前記第２のデータを書き戻す、起動時処理を行い、前記起動時処理の後、前記第１のメモリ領域に対するアクセスが発生するたびに前記第２のメモリ領域に前記第１のデータを書き込む処理回路と、前記処理回路が前記第１の不良が発生していると判定した場合、前記第１のメモリ領域に対する書き込み強度を下げ、前記処理回路が前記第２の不良が発生していると判定した場合、前記第１のメモリ領域に対する書き込み強度を上げる書き込み強度調整回路と、を有する半導体記憶装置が提供される。

【0011】

また、１つの実施態様では、半導体記憶装置の制御方法が提供される。

【発明の効果】

【0012】

１つの側面では、本発明は、強誘電体メモリセルを用いた半導体記憶装置の製品寿命の長寿命化が可能となる。

【図面の簡単な説明】

【0013】

【図1】第１の実施の形態の半導体記憶装置及びその制御方法の一例を示す図である。

【図2】２種類の劣化の例を示す図である。

【図3】第２の実施の形態の半導体記憶装置の一例を示す図である。

【図4】強誘電体メモリセルアレイの一例を示す図である。

【図5】クロック信号発生回路の一例を示す図である。

【図6】電圧調整回路の一例を示す図である。

【図7】タイミング回路に含まれる回路例を示す図である。

【図8】第２の実施の形態の半導体記憶装置の制御方法の一例の流れを示すフローチャートである。

【図9】起動時処理とメインメモリ動作の処理期間の例を示すタイミングチャートである。

【図10】書き込み強度の調整結果の例を示す図である（その１）。

【図11】書き込み強度の調整結果の例を示す図である（その２）。

【図12】書き込み強度の調整結果の例を示す図である（その３）。

【図13】書き込み強度の調整結果の例を示す図である（その４）。

【図14】第３の実施の形態の半導体記憶装置の一例を示す図である。

【図15】第４の実施の形態の半導体記憶装置の一例を示す図である。

【発明を実施するための形態】

【0014】

以下、発明を実施するための形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態の半導体記憶装置及びその制御方法の一例を示す図である。

【0015】

半導体記憶装置１０は、メモリ領域部１１、処理回路１２、書き込み強度調整回路１３を有する。
メモリ領域部１１は、強誘電体メモリセルアレイ１１ａを有し、強誘電体メモリセルアレイ１１ａは、第１メモリ領域１１ａ１、第２メモリ領域１１ａ２、第３メモリ領域１１ａ３を含む。

【0016】

第１メモリ領域１１ａ１は、複数の強誘電体メモリセルを含んでおり、半導体記憶装置１０のユーザが外部からアクセス可能なユーザ領域として機能する。
第２メモリ領域１１ａ２は、１または複数の強誘電体メモリセルを含む。第２メモリ領域１１ａ２は、後述のように、ファティーグ劣化が検知されやすくなるように多数回の書き込みが行われる領域である。つまり、第２メモリ領域１１ａ２は、ファティーグ劣化を検知するためのモニタ（以下ファティーグモニタという）として機能する。

【0017】

第３メモリ領域１１ａ３は、１または複数の強誘電体メモリセルを含む。第３メモリ領域１１ａ３は、後述のように、インプリント劣化が検知されやすくなるように、読み出しが行われた後に、第１メモリ領域１１ａ１及び第２メモリ領域１１ａ２に対する書込み強度よりも低い書き込み強度で所定のデータが書き戻される領域である。つまり、第３メモリ領域１１ａ３は、インプリント劣化を検知するためのモニタ（以下インプリントモニタという）として機能する。

【0018】

強誘電体メモリセルアレイ１１ａに含まれる各強誘電体メモリセルは、後述のようにワード線、ビット線及びプレート線に接続されている（図４参照）。
なお、図示が省略されているが、メモリ領域部１１は、入力されるアドレス、コマンドまたはライトデータに応じて、ワード線、ビット線またはプレート線を選択して所定の電圧を印加する構成（デコーダやドライバなど）や、センスアンプなどを含む。

【0019】

処理回路１２は、半導体記憶装置１０の電源がオンになり、半導体記憶装置１０が起動するたびに、以下に示すような起動時処理を行う。なお、処理回路１２は、起動時処理中における第１メモリ領域１１ａ１への外部からのアクセスを制限する（たとえば、アクセスできないようにする、または待機させる）ようにしてもよい。

【0020】

処理回路１２は、起動時処理において、第２メモリ領域１１ａ２からデータの読み出しを行い不良が発生しているか否かを判定する。データは予め第２メモリ領域１１ａ２に記憶されている。

【0021】

なお、処理回路１２は、第２メモリ領域１１ａ２のファティーグ劣化を加速させるために、所定のデータを所定回数書き込んだ後に上記の読み出しを行ってもよい。たとえば、処理回路１２は、第２メモリ領域１１ａ２の強誘電体メモリセルに、“１”を、１００回書き込む。そして、処理回路１２は、書き込みを行った強誘電体メモリセルの読み出しを行い、読み出したデータが“１”であるか否かを判定することにより不良が発生しているか否かを判定する。処理回路１２は、読み出したデータが“１”の場合、不良が発生していないと判定し、読み出したデータが“０”の場合、不良が発生していると判定する。

【0022】

また、処理回路１２は、起動時処理において、第３メモリ領域１１ａ３に予め記憶されているデータの読み出しを行い不良が発生しているか否かを判定する。なお、強誘電体メモリセルからの読み出しは、データ破壊読み出しと呼ばれ、記憶されていたデータが失われるため、読み出し後に書き戻しが行われる。ここで、処理回路１２は、第３メモリ領域１１ａ３に、インプリント劣化を加速させるために第１メモリ領域１１ａ１及び第２メモリ領域１１ａ２に対する書き込み強度よりも低い書き込み強度で、同じデータの書き込み（書き戻し）を行う。

【0023】

たとえば、第３メモリ領域１１ａ３のある強誘電体メモリセルに予め“１”が記憶されている場合、処理回路１２は、その強誘電体メモリセルに対する読み出しを行う。そして、処理回路１２は、読み出したデータが“１”であるか否かを判定することにより不良が発生しているか否かを判定する。処理回路１２は、読み出したデータが“１”の場合、不良が発生していないと判定し、読み出したデータが“０”の場合、不良が発生していると判定する。また、処理回路１２は、読み出しを行った強誘電体メモリセルに対して、第１メモリ領域１１ａ１及び第２メモリ領域１１ａ２に対する書き込み強度よりも低い書き込み強度で、“１”を書き戻す。

【0024】

処理回路１２は、第２メモリ領域１１ａ２、第３メモリ領域１１ａ３のそれぞれについての不良が発生しているか否かの判定結果を示す信号を書き込み強度調整回路１３に供給する。

【0025】

なお、第２メモリ領域１１ａ２や第３メモリ領域１１ａ３に書き込まれるデータは、１ビットのデータではなく、２ビット以上のデータであってもよい。
起動時処理の後、処理回路１２は、第１メモリ領域１１ａ１へのアクセスを制限している場合にはその制限を解除する。そして、処理回路１２は、ライトアクセスやリードアクセスなど、第１メモリ領域１１ａ１へのアクセスが発生するたびに、そのアクセスに同期して、第２メモリ領域１１ａ２に上記と同じデータ（上記の例では“１”）を書き込む。これにより、第２メモリ領域１１ａ２におけるファティーグ劣化を加速させることができる。

【0026】

以上のような処理回路１２は、たとえば、セレクタと、上記不良が発生しているか否かを判定する論理回路などによって実現できる。たとえば、セレクタは、外部から供給されるアドレス信号やコマンド信号をメモリ領域部１１に供給するか否かを選択することで、起動時処理を行うか、第１メモリ領域１１ａ１に対する動作（通常メモリ動作）を行うかを切り替える。

【0027】

書き込み強度調整回路１３は、起動時処理において処理回路１２が、第２メモリ領域１１ａ２において不良が発生していると判定した場合、第１メモリ領域１１ａ１に対する書き込み強度を下げる。また、書き込み強度調整回路１３は、起動時処理において処理回路１２が、第３メモリ領域１１ａ３において不良が発生していると判定した場合、第１メモリ領域１１ａ１に対する書き込み強度を上げる。

【0028】

書き込み強度調整回路１３は、たとえば、書き込み電圧を調整すること、また書き込み時間を調整すること、またはこれらの両方を調整することで書き込み強度を調整する。書き込み電圧を大きくする、または書き込み時間を長くすることで書き込み強度は上がり、書き込み電圧を小さくする、または書き込み時間を短くすることで書き込み強度は下がる。

【0029】

なお、書き込み強度調整回路１３は、第１メモリ領域１１ａ１、第２メモリ領域１１ａ２、第３メモリ領域１１ａ３のそれぞれに対する書き込み強度を表すパラメータを別々に保持するレジスタなどを有していてもよい。ただし、第１メモリ領域１１ａ１と第２メモリ領域１１ａ２に対する書き込み強度は同じであってもよい。その場合、保持されるパラメータは共通でよい。

【0030】

書き込み強度調整回路１３は、たとえば、電圧調整回路（たとえば、降圧回路）や、各種のタイミング信号を発生させるタイミング回路により実現できる。
なお、半導体記憶装置１０は、上記の要素の他に、半導体記憶装置１０の電源がオンしたことを検知する回路として、パワーオンリセット回路を有していてもよい。また、半導体記憶装置１０は、処理回路１２が上記の起動時処理を実行するために用いるクロック信号を発生するクロック信号発生回路を有していてもよい。なお、このクロック信号発生回路は処理回路１２内にあってもよい。

【0031】

図１には、半導体記憶装置１０の制御方法の一例の流れを示すフローチャートが示されている。
半導体記憶装置１０の電源がオンになると、起動時処理が行われる。

【0032】

起動時処理において、処理回路１２は、第２メモリ領域１１ａ２に対して所定のデータを所定回数書き込む（ステップＳ１）。
そして、処理回路１２は、第２メモリ領域１１ａ２と第３メモリ領域１１ａ３からデータの読み出しを行う（ステップＳ２）。このとき、第３メモリ領域１１ａ３に対しては、第１メモリ領域１１ａ１及び第２メモリ領域１１ａ２に対する書き込み強度よりも低い書き込み強度で書き戻しが行われる。なお、ステップＳ２の処理では、第２メモリ領域１１ａ２と第３メモリ領域１１ａ３の何れの読み出しを先に行ってもよい。

【0033】

処理回路１２は、読み出し結果に基づいて、第２メモリ領域１１ａ２、第３メモリ領域１１ａ３の何れかにおいて不良が発生しているか否かを判定する（ステップＳ３）。
第２メモリ領域１１ａ２、第３メモリ領域１１ａ３の何れかにおいて不良が発生していると判定された場合、書き込み強度調整回路１３は、第１メモリ領域１１ａ１に対する書き込み強度を変更する（ステップＳ４）。ステップＳ４の処理では、第２メモリ領域１１ａ２において不良が発生していると判定された場合、書き込み強度調整回路１３は、第１メモリ領域１１ａ１に対する書き込み強度を下げる。第３メモリ領域１１ａ３において不良が発生していると判定された場合、書き込み強度調整回路１３は、第１メモリ領域１１ａ１に対する書き込み強度を上げる。

【0034】

処理回路１２は、ステップＳ３の処理において、不良が発生していないと判定した場合、またはステップＳ４の処理後、起動時処理を終える。その後、処理回路１２は、ユーザによる第１メモリ領域１１ａ１へのアクセス（ライトアクセスやリードアクセス）が発生するたびに、第２メモリ領域１１ａ２へ書き込みを行う（ステップＳ５）。ステップＳ５の処理では、処理回路１２は、ステップＳ１の処理において書き込んだデータと同じデータを、ステップＳ１の処理において書き込みを行った強誘電体メモリセルに書き込む。なお、処理回路１２は、第１メモリ領域１１ａ１へのアクセスが発生するたびに、ファティーグ劣化がより加速するように第２メモリ領域１１ａ２へ複数回の書き込みを行うようにしてもよい。

【0035】

半導体記憶装置１０は、上記のような処理を、電源がオンして起動するたびに行う。
なお、一度、第２メモリ領域１１ａ２、第３メモリ領域１１ａ３の何れかにおいて不良が発生していると判定された場合、上記の起動時処理や第１メモリ領域１１ａ１へのアクセスが発生するたびに、第２メモリ領域１１ａ２へ書き込みを行わなくてもよい。

【0036】

ただし、初めに第２メモリ領域１１ａ２、第３メモリ領域１１ａ３の一方において不良が発生し、その後、半導体記憶装置１０の使用状況が変化するなどして、第２メモリ領域１１ａ２、第３メモリ領域１１ａ３の他方において不良が発生する場合がある。このような場合にも、上記の制御方法によれば、現在の使用状況に応じて書き込み強度が調整される。

【0037】

以上のような半導体記憶装置１０及びその制御方法によれば、半導体記憶装置１０の使用状況が反映された書き込み強度の調整が可能になり、製品寿命を長くすることができる。

【0038】

図２は、２種類の劣化の例を示す図である。
図２には、強誘電体メモリに含まれる強誘電体キャパシタのヒステリシス・ループ特性が示されている。横軸は電圧、縦軸は分極量を表す。図２に示すように、強誘電体キャパシタは、電圧が印加されていない場合に分極量が異なる２つの安定点をもち、正側の安定点が“０”、負側の安定点が“１”に対応する。

【0039】

書き込みが多数回繰り返されるような使用状況では、ファティーグ劣化により、図２に示すように分極量が減少し、“１”と“０”の読み出しマージンが減少する。
たとえば、半導体記憶装置１０を、頻繁に読み書きが行われるキャッシュメモリなどとして用いる場合、このような使用状況となる。

【0040】

一方、同じデータを長期間保持するような使用状況では、インプリント劣化により、図２に示すようにヒステリシス・ループ特性がシフトし、同様に“１”と“０”の読み出しマージンが減少する。

【0041】

たとえば、半導体記憶装置１０を、あまり読み書きが行われないＢＩＯＳ（Basic Input/Output System）メモリなどとして用いる場合、このような使用状況となる。
書き込みが多数回繰り返される（ファティーグ劣化が起きやすい）使用状況では、半導体記憶装置１０の第２メモリ領域１１ａ２において不良が発生する可能性が高くなる。前述のように第２メモリ領域１１ａ２において不良が発生したと判定された場合、書き込み強度調整回路１３は、第１メモリ領域１１ａ１に対する書き込み強度を下げるため、第１メモリ領域１１ａ１では、ファティーグ劣化に対する耐性が上がる。これにより、エンデュランス性能が向上し、半導体記憶装置１０がこの性能を重視するような製品に適用される場合に、製品寿命を長くすることができる。

【0042】

同じデータを長期間保持するような（インプリント劣化が起きやすい）使用状況では、半導体記憶装置１０の第３メモリ領域１１ａ３において不良が発生する可能性が高くなる。前述のように第３メモリ領域１１ａ３において不良が発生したと判定された場合、書き込み強度調整回路１３は、第１メモリ領域１１ａ１に対する書き込み強度を上げるため、第１メモリ領域１１ａ１では、インプリント劣化に対する耐性が上がる。これにより、リテンション性能が向上し、半導体記憶装置１０がこの性能を重視するような製品に適用される場合に、製品寿命を長くすることができる。

【0043】

（第２の実施の形態）
図３は、第２の実施の形態の半導体記憶装置の一例を示す図である。
半導体記憶装置２０は、メモリ領域部２１、パワーオンリセット回路２２、処理回路２３，クロック信号発生回路２４、電圧調整回路２５を有する。

【0044】

メモリ領域部２１は、強誘電体メモリセルアレイ２１ａ、アドレスバッファ２１ｂ、コマンドバッファ２１ｃ、ロウデコーダ２１ｄ、タイミング回路２１ｅ、コラムデコーダ２１ｆ、ドライバ回路部２１ｇを有する。さらにメモリ領域部２１は、コラムスイッチ２１ｈ、センスアンプ２１ｉ、入出力回路２１ｊを有する。

【0045】

強誘電体メモリセルアレイ２１ａは、マトリクス状に配置された複数のメモリセルと、複数のビット線、複数のワード線及び複数のプレート線を有する（後述の図４参照）。強誘電体メモリセルアレイ２１ａは、図１の第１メモリ領域１１ａ１に対応するユーザ領域２１ａ１、図１の第２メモリ領域１１ａ２に対応するファティーグモニタ２１ａ２、図１の第３メモリ領域１１ａ３に対応するインプリントモニタ２１ａ３を含む。

【0046】

アドレスバッファ２１ｂは、処理回路２３からアドレス信号を受信し、受信したアドレス信号を、ロウデコーダ２１ｄ及びコラムデコーダ２１ｆに供給する。
コマンドバッファ２１ｃは、処理回路２３からコマンド信号（チップセレクト信号、ライトイネーブル信号、出力イネーブル信号など）を受信する。そして、コマンドバッファ２１ｃは、受信したコマンド信号を、タイミング回路２１ｅに供給する。

【0047】

ロウデコーダ２１ｄは、アドレス信号に含まれるロウアドレス（たとえば、アドレス信号の上位側のビット）をデコードすることでロウデコード信号を生成し、生成したロウデコード信号をドライバ回路部２１ｇに供給する。

【0048】

タイミング回路２１ｅは、コマンド信号が示す動作モードをデコードする。そして、タイミング回路２１ｅは、そのデコード結果に基づいて、ドライバ回路部２１ｇ、センスアンプ２１ｉなどを動作させる各種のタイミング信号を生成し、各部に供給する。

【0049】

なお、タイミング回路２１ｅは、図１の書き込み強度調整回路１３としても機能し、処理回路２３からの信号に基づいて、書き込み時間の調整を行う。
コラムデコーダ２１ｆは、アドレス信号に含まれるコラムアドレス（たとえば、アドレス信号の下位側のビット）をデコードすることでコラムデコード信号を生成し、生成したコラムデコード信号をコラムスイッチ２１ｈに供給する。

【0050】

ドライバ回路部２１ｇは、複数のプレート線（図３では図示が省略されている）のうち、ロウデコード信号により指定されるプレート線に、タイミング信号に基づいたタイミングで、所定期間、所定の電圧を印加する。また、ドライバ回路部２１ｇは、複数のワード線（図３では図示が省略されている）のうち、ロウデコード信号により指定されるワード線に、タイミング信号に基づいたタイミングで、所定期間、所定の電圧を印加する。

【0051】

コラムスイッチ２１ｈは、コラムデコード信号に基づいて、強誘電体メモリセルアレイ２１ａの複数のビット線のうち、センスアンプ２１ｉと入出力回路２１ｊに接続するビット線を選択する。

【0052】

センスアンプ２１ｉは、タイミング回路２１ｅから供給される複数のタイミング信号に基づいたタイミングで、強誘電体メモリセルアレイ２１ａからのデータの読み出しを行う。

【0053】

入出力回路２１ｊは、たとえば、処理回路２３から供給されるライトデータを保持するライトバッファを含む。ライトバッファは、書き戻しのため、センスアンプ２１ｉが読み出したデータを保持する機能も有する。

【0054】

また、入出力回路２１ｊは、センスアンプ２１ｉにより強誘電体メモリセルアレイ２１ａから読み出されたリードデータを保持する。リードデータは、たとえば、処理回路２３に供給される。

【0055】

パワーオンリセット回路２２は、半導体記憶装置２０の電源がオンした場合（半導体記憶装置２０に電源電圧ＶＤＤ１が供給された場合）に、パワーオンリセット信号を出力する。

【0056】

処理回路２３は、図１の処理回路１２と同様の機能を有する。すなわち、処理回路２３は、半導体記憶装置２０の電源がオンし、半導体記憶装置２０が起動するたびに、以下に示すような起動時処理を行う。

【0057】

なお、処理回路２３は、パワーオンリセット回路２２が出力するパワーオンリセット信号によって、半導体記憶装置２０の電源がオンしたことを検知する。また、処理回路２３は、起動時処理中は、ユーザ領域２１ａ１へのユーザアクセスを制限する。たとえば、処理回路２３は、半導体記憶装置２０の図示しない外部端子を介して入力されたアドレス信号やコマンド信号が、アドレスバッファ２１ｂやコマンドバッファ２１ｃに供給されないようにする。

【0058】

処理回路２３は、起動時処理において、ファティーグモニタ２１ａ２に対して所定のデータを所定回数書き込む。この処理のため、処理回路２３は、ファティーグモニタ２１ａ２においてデータを書き込む強誘電体メモリセルを指定するアドレス信号をアドレスバッファ２１ｂに送信するとともに、書き込みを実行するためのコマンド信号をコマンドバッファ２１ｃに送信する。また、処理回路２３は、ファティーグモニタ２１ａ２に書き込むデータ（ライトデータ）を、入出力回路２１ｊに供給する。

【0059】

そして、処理回路２３は、上記の書き込み後、ファティーグモニタ２１ａ２においてデータを書き込んだ強誘電体メモリセルを指定するアドレス信号をアドレスバッファ２１ｂに送信するとともに、読み出しを実行するためのコマンド信号をコマンドバッファ２１ｃに送信する。また、処理回路２３は、ファティーグモニタ２１ａ２から読み出されたデータ（リードデータ）を、入出力回路２１ｊから取得する。

【0060】

そして、処理回路２３は、リードデータがファティーグモニタ２１ａ２に対するライトデータと一致しているか否かを判定することで、不良が発生しているか否かを判定する。
不良が発生していると判定した場合、処理回路２３は、電圧調整回路２５にメモリ領域部２１に供給する電源電圧ＶＤＤ２を降圧させる、またはタイミング回路２１ｅに書き込み時間を短くさせる、またはこれらの両方を実行させる。これにより、起動時処理後のユーザ領域２１ａ１に対する書き込み強度が下がる。

【0061】

また、処理回路２３は、インプリントモニタ２１ａ３に予め記憶されているデータの読み出しを行う。この処理のため、処理回路２３は、インプリントモニタ２１ａ３においてデータが記憶されている強誘電体メモリセルを指定するアドレス信号をアドレスバッファ２１ｂに送信するとともに、読み出しを実行するためのコマンド信号をコマンドバッファ２１ｃに送信する。また、処理回路２３は、インプリントモニタ２１ａ３から読み出されたデータ（リードデータ）を、入出力回路２１ｊから取得する。

【0062】

また、処理回路２３は、インプリントモニタ２１ａ３に対して、インプリント劣化を加速させるためにユーザ領域２１ａ１及びファティーグモニタ２１ａ２に対する書き込み強度よりも低い書き込み強度で、同じデータの書き戻しを行う。この処理のため、処理回路２３は、書き込みを実行するためのコマンド信号をコマンドバッファ２１ｃに送信する。さらに、処理回路２３は、電圧調整回路２５にメモリ領域部２１に供給する電源電圧ＶＤＤ２を降圧させる、またはタイミング回路２１ｅに書き込み時間を短くさせる、またはこれらの両方を実行させることで書き込み強度の調整が行われる。

【0063】

そして、処理回路２３は、リードデータがインプリントモニタ２１ａ３に予め記憶されているデータ（期待されているデータ）と一致しているか否かを判定することで、不良が発生しているか否かを判定する。

【0064】

不良が発生していると判定した場合、処理回路２３は、電圧調整回路２５にメモリ領域部２１に供給する電源電圧ＶＤＤ２を昇圧させる、またはタイミング回路２１ｅに書き込み時間を長くさせる、またはこれらの両方を実行させる。これにより、起動時処理後のユーザ領域２１ａ１に対する書き込み強度が上がる。

【0065】

起動時処理の後、処理回路２３は、ユーザ領域２１ａ１へのユーザアクセスの制限を解除する。そして、処理回路２３は、ライトアクセスやリードアクセスなど、ユーザ領域２１ａ１へのアクセスが発生するたびに、そのアクセスに同期して、ファティーグモニタ２１ａ２へ書き込みを行う。この書き込みは、起動時処理時に書き込みが行われたファティーグモニタ２１ａ２の強誘電体メモリセルに対し、起動時処理において書き込まれたデータと同じデータを書き込むことで行われる。

【0066】

処理回路２３は、たとえば、外部端子を介して入力されたアドレス信号やコマンド信号を、アドレスバッファ２１ｂやコマンドバッファ２１ｃに供給するか否かを選択するセレクタや、上記の不良が発生しているか否かを判定する論理回路などによって実現できる。

【0067】

クロック信号発生回路２４は、半導体記憶装置２０の電源がオンした場合に、処理回路２３に起動時処理を実行させるクロック信号を発生する。なお、図３のように、クロック信号発生回路２４は、半導体記憶装置２０の外部から外部制御信号が入力された場合にクロック信号を発生するようにしてもよい。これにより、半導体記憶装置２０の起動時以外のとき、たとえば、スタンバイ状態のときにも、起動時処理と同様の処理を行うことができる。

【0068】

電圧調整回路２５は、処理回路２３の制御のもと、半導体記憶装置２０の外部から供給される電源電圧ＶＤＤ１を調整して、メモリ領域部２１に供給する電源電圧ＶＤＤ２を出力する。メモリ領域部２１に供給する電源電圧ＶＤＤ２は、書き込み電圧に反映されるため、電源電圧ＶＤＤ２が小さくなると、書き込み電圧も小さくなり、電源電圧ＶＤＤ２が大きくなると、書き込み電圧も大きくなる。

【0069】

図４は、強誘電体メモリセルアレイの一例を示す図である。
図４において、ＢＬ１，ＢＬ２，ＢＬ３，…，ＢＬｎはビット線を表し、ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，ＷＬ５，…，ＷＬｍはワード線を表し、ＰＬ１，ＰＬ２，ＰＬ３，ＰＬ４，ＰＬ５，…，ＰＬｍはプレート線を表す。

【0070】

強誘電体メモリセルアレイ２１ａに含まれる各強誘電体メモリセルは、ＢＬ１～ＢＬｎの何れかと、ＷＬ１～ＷＬｍの何れかと、ＰＬ１～ＰＬｍの何れかに接続されている。
たとえば、強誘電体メモリセル３０ａは、ＢＬ１、ＷＬｍ、ＰＬｍに接続されており、強誘電体メモリセル３０ｂは、ＢＬ２、ＷＬｍ、ＰＬｍに接続されている。

【0071】

各強誘電体メモリセルは、ｎチャネル型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor ）（アクセストランジスタ、またはアクセスゲートなどと呼ばれる場合もある）と、強誘電体キャパシタを有する。

【0072】

たとえば、強誘電体メモリセル３０ａは、ｎチャネル型ＭＯＳＦＥＴ３１と、強誘電体キャパシタ３２を有する。ｎチャネル型ＭＯＳＦＥＴ３１のゲートはＷＬｍに接続され、ドレイン及びソースの一方はＢＬ１に接続され、ドレイン及びソースの他方は強誘電体キャパシタ３２の一端に接続されている。強誘電体キャパシタ３２の他端は、ＰＬｍに接続されている。他の強誘電体メモリセルも同様の回路構成である。

【0073】

上記のような強誘電体メモリセルアレイ２１ａにおいて、たとえば、ＷＬ３～ＷＬｍ、ＰＬ３～ＰＬｍにより選択される複数の強誘電体メモリセルからなる領域が、ユーザ領域２１ａ１である。また、たとえば、ＷＬ２、ＰＬ２により選択される複数の強誘電体メモリセルからなる領域が、ファティーグモニタ２１ａ２であり、たとえば、ＷＬ１、ＰＬ１により選択される複数の強誘電体メモリセルからなる領域が、インプリントモニタ２１ａ３である。

【0074】

ユーザ領域２１ａ１、ファティーグモニタ２１ａ２及びインプリントモニタ２１ａ３に含まれる強誘電体メモリセルから読み出されるリードデータは、ＢＬ１～ＢＬｎの電位に基づいて、センスアンプ２１ｉによって判定される。

【0075】

図４に示すように、ファティーグモニタ２１ａ２及びインプリントモニタ２１ａ３は、ユーザ領域２１ａ１の構造と変わらず、ユーザ領域２１ａ１のアレイを延長することで実現可能である。

【0076】

図５は、クロック信号発生回路の一例を示す図である。
クロック信号発生回路２４は、ＮＡＮＤ（否定論理積）回路２４ａと、ＮＡＮＤ回路２４ａの出力端子に直列に接続されたインバータ回路２４ｂ，２４ｃ，２４ｄを有する。

【0077】

ＮＡＮＤ回路２４ａの２つの入力端子のうち一方には、処理回路２３から供給される信号が入力され、他方には、インバータ回路２４ｃの出力信号が入力される。インバータ回路２４ｄの出力端子は、処理回路２３に接続されている。

【0078】

このようなクロック信号発生回路２４では、処理回路２３から供給される信号が論理値“０”の場合、ＮＡＮＤ回路２４ａの出力信号は論理値“１”で固定であるため、最後段のインバータ回路２４ｄの出力信号は論理値“０”で固定される。このため、クロック信号は発生しない。一方、処理回路２３から供給される信号が論理値“１”の場合、ＮＡＮＤ回路２４ａの出力信号はインバータ回路２４ｃの出力信号に応じて決まり、インバータ回路２４ｄからクロック信号が発生し、処理回路２３に供給される。

【0079】

なお、図３に示したように、クロック信号発生回路２４に外部制御信号が入力される場合、処理回路２３から供給される信号と、外部制御信号との論理和が、ＮＡＮＤ回路２４ａの一方の入力端子に入力されるようにすればよい。

【0080】

図６は、電圧調整回路の一例を示す図である。
電圧調整回路２５は、比較器２５ａと、比較器２５ａの出力端子に一端が接続された抵抗素子２５ｂと、抵抗素子２５ｂの他端に一端が接続され他端が接地された可変抵抗素子２５ｃを有する。

【0081】

比較器２５ａの電源端子には電源電圧ＶＤＤ１が供給され、＋入力端子は基準電位Ｖｂｇｒとなっている。比較器２５ａの－入力端子は、抵抗素子２５ｂと可変抵抗素子２５ｃとを接続するノードに接続されている。

【0082】

このような電圧調整回路２５では、処理回路２３から供給される信号によって可変抵抗素子２５ｃの抵抗値が調整されることで、比較器２５ａの出力信号である電源電圧ＶＤＤ２の大きさが調整される。

【0083】

図７は、タイミング回路に含まれる回路例を示す図である。
タイミング回路２１ｅは、インバータ回路２１ｅ１，２１ｅ２，２１ｅ３，２１ｅ４、セレクタ２１ｅ５を有する。

【0084】

たとえば、書き込み動作の終了タイミングを決定するタイミング信号ｔｓ１が、遅延素子として機能するインバータ回路２１ｅ１～２１ｅ４を介してセレクタ２１ｅ５の一方の入力端子に入力される。セレクタ２１ｅ５の他方の入力端子には、タイミング信号ｔｓ１が直接入力される。

【0085】

セレクタ２１ｅ５は、処理回路２３から供給される選択信号に応じて、タイミング信号ｔｓ１かタイミング信号ｔｓ１を遅延させた信号の一方を選択して、タイミング信号ｔｓ２として出力する。

【0086】

なお、セレクタ２１ｅ５に、選択信号が入力される端子以外に、３つ以上の入力端子を設け、タイミング信号ｔｓ１を遅延させる遅延素子の段数が異なる３以上のパスをそれらの入力端子に接続し、遅延時間を３通り以上、選択できるようにしてもよい。

【0087】

次に、第２の実施の形態の半導体記憶装置２０の制御方法の一例を示す。
図８は、第２の実施の形態の半導体記憶装置の制御方法の一例の流れを示すフローチャートである。

【0088】

処理回路２３は、パワーオンリセット回路２２から供給されるパワーオンリセット信号を検知したか否かを判定する（ステップＳ１０）。処理回路２３は、パワーオンリセット信号を検知していないと判定した場合、ステップＳ１０の処理を繰り返す。

【0089】

処理回路２３は、パワーオンリセット信号を検知したと判定した場合、クロック信号発生回路２４にクロック信号を発生させ、そのクロック信号を用いて起動時処理を行う。また、電圧調整回路２５も動作を開始する。また、処理回路２３は、起動時処理中は、ユーザ領域２１ａ１へのユーザアクセスを制限する。

【0090】

起動時処理において、処理回路２３は、ファティーグモニタ２１ａ２に対して所定のデータを所定回数書き込む（ステップＳ１１）。
たとえば、処理回路２３は、ファティーグモニタ２１ａ２に、＃５５というデータを１００回書き込む。

【0091】

処理回路２３は、ファティーグモニタ２１ａ２とインプリントモニタ２１ａ３からデータの読み出しを行う（ステップＳ１２）。このとき、インプリントモニタ２１ａ３に対しては、ユーザ領域２１ａ１及びファティーグモニタ２１ａ２に対する書き込み強度よりも低い書き込み強度で書き戻しが行われる。たとえば、インプリントモニタ２１ａ３にも＃５５というデータが予め書き込まれている場合、そのデータが書き戻される。

【0092】

なお、ファティーグモニタ２１ａ２とインプリントモニタ２１ａ３からのデータの読み出しは、何れを先に行ってもよい。
処理回路２３は、読み出し結果に基づいて、ファティーグモニタ２１ａ２とインプリントモニタ２１ａ３の何れかにおいて不良が発生しているか否かを判定する（ステップＳ１３）。

【0093】

たとえば、読み出し結果として＃５５というデータが期待されている場合、そのデータが読み出されなかった場合に、不良が発生していると判定される。
なお、処理回路２３は、ファティーグモニタ２１ａ２またはインプリントモニタ２１ａ３の複数の強誘電体メモリセルにデータが書き込まれている場合、期待された値が読み出されなかったセル数と、期待された値が読み出されたセル数とを比較してもよい。そして、処理回路２３は、期待された値が正しく読み出されなかったセル数が、期待された値が正しく読み出されたセル数よりも多い場合に不良が発生したと判定してもよい。これにより、判定精度が向上する。

【0094】

ファティーグモニタ２１ａ２とインプリントモニタ２１ａ３の何れかにおいて不良が発生していると判定された場合、電圧調整回路２５またはタイミング回路２１ｅによって、ユーザ領域２１ａ１に対する書き込み強度の調整が行われる（ステップＳ１４）。

【0095】

ステップＳ１４の処理では、ファティーグモニタ２１ａ２において不良が発生していると判定された場合、書き込み強度が下がるように調整が行われる。処理回路２３は、電圧調整回路２５にメモリ領域部２１に供給する電源電圧ＶＤＤ２を降圧させる、またはタイミング回路２１ｅに書き込み時間を短くさせる、またはこれらの両方を実行させる。これにより、起動時処理後のユーザ領域２１ａ１に対する書き込み強度が下がる。

【0096】

また、ステップＳ１４の処理では、インプリントモニタ２１ａ３において不良が発生していると判定された場合、書き込み強度が上がるように調整が行われる。処理回路２３は、電圧調整回路２５にメモリ領域部２１に供給する電源電圧ＶＤＤ２を昇圧させる、またはタイミング回路２１ｅに書き込み時間を長くさせる、またはこれらの両方を実行させる。これにより、起動時処理後のユーザ領域２１ａ１に対する書き込み強度が上がる。

【0097】

なお、ファティーグモニタ２１ａ２またはインプリントモニタ２１ａ３の複数の強誘電体メモリセルにデータが書き込まれている場合、処理回路２３は、期待したデータが読み出されなかったセル数に応じて、書き込み強度の調整量を変えるようにしてもよい。

【0098】

たとえば、ファティーグモニタ２１ａ２において、期待したデータが読み出されなかったセル数が１つの場合には、処理回路２３は、電圧調整回路２５に電圧ＶＤＤ２を０．１Ｖ下げさせる。ファティーグモニタ２１ａ２において、期待したデータが読み出されなかったセル数が２つの場合には、処理回路２３は、電圧調整回路２５に電圧ＶＤＤ２を０．２Ｖ下げさせる。

【0099】

また、たとえば、インプリントモニタ２１ａ３において、期待したデータが読み出されなかったセル数が１つの場合には、処理回路２３は、電圧調整回路２５に電圧ＶＤＤ２を０．１Ｖ上げさせる。インプリントモニタ２１ａ３において、期待したデータが読み出されなかったセル数が２つの場合には、処理回路２３は、電圧調整回路２５に電圧ＶＤＤ２を０．２Ｖ上げさせる。

【0100】

処理回路２３は、ステップＳ１３の処理において、不良が発生していないと判定した場合、またはステップＳ１４の処理後、起動時処理を終える。
その後、処理回路２３は、ユーザ領域２１ａ１へのアクセスの制限を解除することで以下のような動作（メインメモリ動作と呼ぶ）が行われる。

【0101】

ユーザ領域２１ａ１へのアクセスが発生した場合（ステップＳ１５：ＹＥＳ）、ユーザ領域２１ａ１に対する動作（読み出しまたは書き込み）が実行される（ステップＳ１６）。

【0102】

また、この動作に同期して、処理回路２３は、ファティーグモニタ２１ａ２に書き込みを行う（ステップＳ１７）。ステップＳ１７の処理では、処理回路２３は、ステップＳ１１の処理において書き込んだデータと同じデータを、ステップＳ１１の処理において書き込みを行った強誘電体メモリセルに書き込む。

【0103】

ステップＳ１７の処理後、またはユーザ領域にアクセスが発生していない場合（ステップＳ１５：ＮＯ）、半導体記憶装置２０の電源がオフになると（ステップＳ１８：ＹＥＳ）、処理が終了する。電源がオンの場合（ステップＳ１８：ＮＯ）、ステップＳ１５からの処理が繰り返される。

【0104】

上記のような処理は、電源がオンし、半導体記憶装置２０が起動するたびに行われる。
図９は、起動時処理とメインメモリ動作の処理期間の例を示すタイミングチャートである。

【0105】

電源電圧ＶＤＤ１が０Ｖから所定の値であるＶＤＤに立ち上がると（タイミングｔ１）、起動時処理が開始し、起動時処理が終了すると（タイミングｔ２）、メインメモリ動作が開始する。

【0106】

起動時処理は、たとえば、数ｍｓｅｃの期間で行われる。前述のステップＳ１１の処理であるファティーグモニタ２１ａ２への書き込みが多数回行われても、同じアドレス（強誘電体メモリセル）に対して行われるため、比較的短時間で実行可能である。

【0107】

図１０、図１１、図１２、図１３は、書き込み強度の調整結果の例を示す図である。
図１０～図１３には、図４に示した、ユーザ領域２１ａ１の強誘電体メモリセル３０ａ，３０ｂにデータを書き込む場合のＷＬｍ、ＰＬｍ、ＢＬ１、ＢＬ２の電圧の時間変化が示されている。また、図１０～図１３には、強誘電体メモリセル３０ａに“０”を書き込み、強誘電体メモリセル３０ｂに“１”を書き込む例が示されている。また、図１０～１３において、点線の電圧波形は、書き込み強度の調整前（デフォルト状態（工場出荷時））の電圧波形を表している。

【0108】

図１０、図１１には、電源電圧ＶＤＤ２を調整することで書き込み強度を調整した例が示されている。
タイミングｔ１０において、ＷＬｍとＰＬｍに所定の電圧が印加され、ＢＬ１、ＢＬ２が、たとえば、０Ｖのままの場合、強誘電体メモリセル３０ａに“０”が書き込まれる。

【0109】

その後、ＰＬｍの電圧が、たとえば、０Ｖに立ち下がり（タイミングｔ１１）、ＷＬｍにさらに高い電圧が印加されるとともに、ＢＬ２に“１”を書き込むための電圧が印加されると、強誘電体メモリセル３０ｂに“１”が書き込まれる。ＷＬｍとＢＬ２の電圧が立ち下がると、“１”の書き込みが終了する（タイミングｔ１２）。

【0110】

メモリ領域部２１に供給される電源電圧ＶＤＤ２が下がると（たとえば、－０．１Ｖ）、図１０に示すように、書き込み時のＷＬｍ、ＰＬｍ、ＢＬ２の電圧も下がる。このため、書き込み強度が下がる。

【0111】

これに対して、メモリ領域部２１に供給される電源電圧ＶＤＤ２が上がると（たとえば、＋０．１Ｖ）、図１１に示すように、書き込み時のＷＬｍ、ＰＬｍ、ＢＬ２の電圧も上がる。このため、書き込み強度が上がる。

【0112】

図１２、図１３には、書き込み時間を調整することで書き込み強度を調整した例が示されている。
タイミングｔ１０において、ＷＬｍとＰＬｍに所定の電圧が印加され、ＢＬ１、ＢＬ２が、たとえば、０Ｖのままの場合、強誘電体メモリセル３０ａに“０”が書き込まれる。

【0113】

その後、ＰＬｍの電圧が、たとえば、０Ｖに立ち下がり（タイミングｔ１１ａ，ｔ１１ｂ）、ＷＬｍにさらに高い電圧が印加されるとともに、ＢＬ２に“１”を書き込むための電圧が印加されると、強誘電体メモリセル３０ｂに“１”が書き込まれる。ＷＬｍとＢＬ２の電圧が立ち下がると、“１”の書き込みが終了する（タイミングｔ１２ａ，ｔ１２ｂ）。

【0114】

図１２に示すように、書き込み時間（タイミングｔ１０～タイミングｔ１１ａの期間及びタイミングｔ１１ａ～タイミングｔ１２ａの期間）を短くした場合（たとえば、－５０ｎｓ）、書き込み強度が下がる。これに対して、図１３に示すように、書き込み時間（タイミングｔ１０～タイミングｔ１１ｂの期間及びタイミングｔ１１ｂ～タイミングｔ１２ｂの期間）を長くした場合（たとえば、＋５０ｎｓ）、書き込み強度が上がる。

【0115】

以上のような半導体記憶装置２０及びその制御方法によれば、半導体記憶装置２０の使用状況が反映された書き込み強度の調整が可能になり、製品寿命を長くすることができる。

【0116】

ところで、ファティーグ劣化が起きやすい使用状況のために、図８に示したステップＳ１３の処理で、最初にファティーグモニタ２１ａ２において不良が発生したと判定された場合、ユーザ領域２１ａ１に対する書き込み強度が下がる。その後、使用状況が変化し、インプリント劣化が起きやすい使用状況となった場合、インプリントモニタ２１ａ３においても不良が発生したと判定される可能性がある。

【0117】

このような状況が発生した場合、ファティーグモニタ２１ａ２において不良が発生したと判定されていないとき（ファティーグモニタ２１ａ２における不良が解消しているとき）は、書き込み強度を上げるように調整が行われるようにすればよい。

【0118】

また、特に書き込みが多数回行われ、ファティーグ劣化がひどく進んだ状況では、ファティーグモニタ２１ａ２とインプリントモニタ２１ａ３の双方で不良が発生する可能性がある。このような劣化モードに対する耐性は、リテンションアフターファティーグ性能と呼ばれている。このような状況では、処理回路２３は、書き込み強度が上がるように調整を行うことが望ましい。

【0119】

（第３の実施の形態）
図１４は、第３の実施の形態の半導体記憶装置の一例を示す図である。図１４において、図３に示した要素と同じ要素については同じ符号が付されている。

【0120】

第３の実施の形態の半導体記憶装置２０ａの強誘電体メモリセルアレイ２１ａは、不良検知回数メモリ領域２１ａ４を有する。
不良検知回数メモリ領域２１ａ４は、ファティーグモニタ２１ａ２及びインプリントモニタ２１ａ３において、処理回路２３ａによって不良が発生したと判定された回数（不良検知回数）を記憶する。

【0121】

不良検知回数メモリ領域２１ａ４は、たとえば、ファティーグモニタ２１ａ２やインプリントモニタ２１ａ３において、不良判定のためのデータが書き込まれる領域とは別の領域に設けられるが、これに限定されるわけではない。不良検知回数メモリ領域２１ａ４は、ユーザが参照できるようにユーザ領域２１ａ１に含まれていてもよいし、ユーザ領域２１ａ１、ファティーグモニタ２１ａ２、インプリントモニタ２１ａ３とは別の領域に設けられていてもよい。

【0122】

処理回路２３ａは、図３に示した処理回路２３とほぼ同様の処理を行うが、図８に示したステップＳ１２の読み出し処理を行う際に、不良検知回数メモリ領域２１ａ４からファティーグモニタ２１ａ２及びインプリントモニタ２１ａ３の不良検知回数を読み出す。

【0123】

そして、処理回路２３ａは、ファティーグモニタ２１ａ２とインプリントモニタ２１ａ３のうち、不良が発生したと判定したモニタについての不良検知回数を＋１して、不良検知回数メモリ領域２１ａ４に書き戻す。

【0124】

また、処理回路２３ａは、図８に示したステップＳ１４の処理において、不良検知回数に応じて、書き込み強度の調整を行う。たとえば、不良検知回数メモリ領域２１ａ４において、ファティーグモニタ２１ａ２及びインプリントモニタ２１ａ３の不良検知回数を記憶する領域がそれぞれ３ビットであるとする。その場合、不良検知回数の計数値は、３’ｂ０００から始まり、計数値が３’ｂ００１になると、処理回路２３ａは、たとえば、電圧調整回路２５に電圧ＶＤＤ２を＋０．１Ｖまたは－０．１Ｖ変化させる。そして、計数値が３’ｂ０１１になると、処理回路２３ａは、たとえば、電圧調整回路２５に電圧ＶＤＤ２を＋０．２Ｖまたは－０．２Ｖ変化させる。計数値が３’ｂ１１になると、処理回路２３ａは、たとえば、電圧調整回路２５に電圧ＶＤＤ２を＋０．３Ｖまたは－０．３Ｖ変化させる。

【0125】

以上のような第３の実施の形態の半導体記憶装置２０ａによれば、劣化の度合いに応じた書き込み強度の調整が可能になる。
（第４の実施の形態）
図１５は、第４の実施の形態の半導体記憶装置の一例を示す図である。図１４において、図３に示した要素と同じ要素については同じ符号が付されている。

【0126】

第４の実施の形態の半導体記憶装置２０ｂの強誘電体メモリセルアレイ２１ａは、劣化検知可否設定領域２１ａ５を有する。
劣化検知可否設定領域２１ａ５は、ファティーグモニタ２１ａ２及びインプリントモニタ２１ａ３に対する書き込み、読み出し及び不良の発生を判定する処理（劣化を検知する処理）を行うか否かの設定を記憶する。劣化検知可否設定領域２１ａ５は、たとえば、劣化を検知する処理が行われる場合、“１”を記憶し、劣化を検知する処理が行われない場合、“０”を記憶する。

【0127】

劣化検知可否設定領域２１ａ５は、たとえば、ファティーグモニタ２１ａ２やインプリントモニタ２１ａ３において、不良判定のためのデータが書き込まれる領域とは別の領域に設けられるが、これに限定されるわけではない。劣化検知可否設定領域２１ａ５は、ユーザが設定できるようにユーザ領域２１ａ１に含まれていてもよいし、ユーザ領域２１ａ１、ファティーグモニタ２１ａ２、インプリントモニタ２１ａ３とは別の領域に設けられていてもよい。

【0128】

処理回路２３ｂは、図３に示した処理回路２３とほぼ同様の処理を行うが、図８に示した起動時処理を行う前に、劣化検知可否設定領域２１ａ５の設定値を読み出す。
そして、処理回路２３ｂは、設定値が劣化を検知する処理を行うことを示す値である場合、図９に示した起動時処理を行わず、メインメモリ動作を開始する。なお、この場合、ステップＳ１７のファティーグモニタ２１ａ２への書き込みを行わなくてもよい。

【0129】

処理回路２３ｂは、たとえば、ユーザによる書き込み強度の調整用のパラメータの入力を受け付けてもよい。その場合、処理回路２３ｂは、入力されたパラメータに基づいて、電圧調整回路２５やタイミング回路２１ｅに書き込み強度を調整させてもよい。

【0130】

第４の実施の形態の半導体記憶装置２０ｂによれば、ファティーグ劣化が起きやすい使用状況となるか、インプリント劣化が起きやすい使用状況となるかが予めわかっている場合などにおいて、書き込み強度を適した強度に固定しておくことができる。

【0131】

なお、上記の第３の実施の形態の半導体記憶装置２０ａと第４の実施の形態の半導体記憶装置２０ｂとを組み合わせることも可能である。
以上、実施の形態に基づき、本発明の半導体記憶装置及び半導体記憶装置の制御方法の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。

【符号の説明】

【0132】

１０ 半導体記憶装置
１１ メモリ領域部
１１ａ 強誘電体メモリセルアレイ
１１ａ１ 第１メモリ領域（ユーザ領域）
１１ａ２ 第２メモリ領域（ファティーグモニタ）
１１ａ３ 第３メモリ領域（インプリントモニタ）
１２ 処理回路
１３ 書き込み強度調整回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】