(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022151861
(43)【公開日】2022-10-07
(54)【発明の名称】イメージセンサー
(51)【国際特許分類】
H01L 27/146 20060101AFI20220929BHJP
【ＦＩ】
H01L27/146 D
H01L27/146 F
H01L27/146 A
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2022050432
(22)【出願日】2022-03-25
(31)【優先権主張番号】10-2021-0039457
(32)【優先日】2021-03-26
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100135079
【弁理士】
【氏名又は名称】宮崎 修
(72)【発明者】
【氏名】金 局泰
(72)【発明者】
【氏名】朴 美善
(72)【発明者】
【氏名】許 在成
【テーマコード（参考）】
4M118
【Ｆターム（参考）】
4M118AA05
4M118AB01
4M118BA14
4M118BA19
4M118CA03
4M118CA33
4M118CA34
4M118CA35
4M118DD04
4M118DD12
4M118EA01
4M118EA14
4M118EA16
4M118EA18
4M118FA06
4M118FA26
4M118FA27
4M118FA28
4M118FA29
4M118FA33
4M118GA02
4M118GB07
4M118GB09
4M118GB11
4M118GB13
4M118GB15
4M118GB17
4M118GC08
4M118GC11
4M118GD04
4M118GD07
4M118HA22
4M118HA30
4M118HA33
(57)【要約】
【課題】電気的及び光学的特性が向上されたイメージセンサーを提供する。
【解決手段】イメージセンサーが提供される。イメージセンサーは、互いに対向する第１面及び第２面を有する半導体基板と、半導体基板の前記第１面から垂直に延長され、複数のピクセル領域を定義する第１トレンチ内に提供される第１ピクセル分離構造体と、半導体基板の第２面から垂直に延長される第２トレンチ内に提供され、第１ピクセル分離構造体と重畳される第２ピクセル分離構造体と、を含み、第１ピクセル分離構造体は、第１トレンチ内にギャップ領域を定義するライナー半導体パターンであって、側壁部及び側壁部を連結する底部を含む前記ライナー半導体パターンと、ライナー半導体パターンと半導体基板との間に配置されたライナー絶縁パターン、及びライナー半導体パターンのギャップ領域内に提供されたキャッピング絶縁パターンを含むことができる。
【選択図】図２
【解決手段】イメージセンサーが提供される。イメージセンサーは、互いに対向する第１面及び第２面を有する半導体基板と、半導体基板の前記第１面から垂直に延長され、複数のピクセル領域を定義する第１トレンチ内に提供される第１ピクセル分離構造体と、半導体基板の第２面から垂直に延長される第２トレンチ内に提供され、第１ピクセル分離構造体と重畳される第２ピクセル分離構造体と、を含み、第１ピクセル分離構造体は、第１トレンチ内にギャップ領域を定義するライナー半導体パターンであって、側壁部及び側壁部を連結する底部を含む前記ライナー半導体パターンと、ライナー半導体パターンと半導体基板との間に配置されたライナー絶縁パターン、及びライナー半導体パターンのギャップ領域内に提供されたキャッピング絶縁パターンを含むことができる。
【選択図】図２
【特許請求の範囲】
【請求項1】
互いに対向する第１面及び第２面を有する半導体基板と、
前記半導体基板の前記第１面から垂直に延長され、複数のピクセル領域を定義する第１トレンチ内に提供される第１ピクセル分離構造体と、
前記半導体基板の前記第２面から垂直に延長される第２トレンチ内に提供され、前記第１ピクセル分離構造体と重畳される第２ピクセル分離構造体と、を含み、
前記第１ピクセル分離構造体は、
前記第１トレンチ内にギャップ領域を定義するライナー半導体パターンであって、側壁部及び前記側壁部を連結する底部を含む前記ライナー半導体パターンと、
前記ライナー半導体パターンと前記半導体基板との間に配置されたライナー絶縁パターンと、
前記ライナー半導体パターンの前記ギャップ領域内に提供されたキャッピング絶縁パターンと、を含むイメージセンサー。
前記半導体基板の前記第１面から垂直に延長され、複数のピクセル領域を定義する第１トレンチ内に提供される第１ピクセル分離構造体と、
前記半導体基板の前記第２面から垂直に延長される第２トレンチ内に提供され、前記第１ピクセル分離構造体と重畳される第２ピクセル分離構造体と、を含み、
前記第１ピクセル分離構造体は、
前記第１トレンチ内にギャップ領域を定義するライナー半導体パターンであって、側壁部及び前記側壁部を連結する底部を含む前記ライナー半導体パターンと、
前記ライナー半導体パターンと前記半導体基板との間に配置されたライナー絶縁パターンと、
前記ライナー半導体パターンの前記ギャップ領域内に提供されたキャッピング絶縁パターンと、を含むイメージセンサー。
【請求項2】
前記第１ピクセル分離構造体は、前記キャッピング絶縁パターンによって前記ギャップ領域内に定義されるエアギャップをさらに含む請求項１に記載のイメージセンサー。
【請求項3】
前記第１ピクセル分離構造体は、第１方向に沿って延長される複数の第１部分及び前記第１部分と交差し、第２方向に沿って延長される複数の第２部分を含み、
前記ライナー半導体パターンは、前記第１方向及び前記第２方向に沿って連続的に延長される請求項１又は２に記載のイメージセンサー。
前記ライナー半導体パターンは、前記第１方向及び前記第２方向に沿って連続的に延長される請求項１又は２に記載のイメージセンサー。
【請求項4】
前記ライナー半導体パターンの前記底部の厚さは、前記側壁部の厚さと実質的に同一であるか、或いは大きい請求項１乃至３のいずれか一項に記載のイメージセンサー。
【請求項5】
前記ライナー半導体パターンの前記底部は、前記第２ピクセル分離構造体と隣接し、
前記ライナー半導体パターンの前記側壁部の上部部分は、前記第１面に隣接するほど、減少する厚さを有する請求項１乃至４のいずれか一項に記載のイメージセンサー。
前記ライナー半導体パターンの前記側壁部の上部部分は、前記第１面に隣接するほど、減少する厚さを有する請求項１乃至４のいずれか一項に記載のイメージセンサー。
【請求項6】
前記ピクセル領域の各々で前記半導体基板の前記第１面に隣接する素子分離膜をさらに含み、
前記ライナー半導体パターンの前記側壁部の上面は、前記素子分離膜の底面と前記第２ピクセル分離構造体との間のレベルに位置する請求項１乃至５のいずれか一項に記載のイメージセンサー。
前記ライナー半導体パターンの前記側壁部の上面は、前記素子分離膜の底面と前記第２ピクセル分離構造体との間のレベルに位置する請求項１乃至５のいずれか一項に記載のイメージセンサー。
【請求項7】
前記ピクセル領域の各々で前記半導体基板の前記第１面に隣接する素子分離膜をさらに含み、
前記ライナー半導体パターンの前記側壁部の上面は、前記素子分離膜の底面と前記半導体基板の前記第１面との間のレベルに位置する請求項１乃至５のいずれか一項に記載のイメージセンサー。
前記ライナー半導体パターンの前記側壁部の上面は、前記素子分離膜の底面と前記半導体基板の前記第１面との間のレベルに位置する請求項１乃至５のいずれか一項に記載のイメージセンサー。
【請求項8】
前記ライナー半導体パターンは、前記半導体基板と同一な第１導電型の不純物を含む請求項１乃至７のいずれか一項に記載のイメージセンサー。
【請求項9】
前記ピクセル領域の各々に提供され、第２導電型の不純物を含む光電変換領域をさらに含み、
前記ライナー半導体パターンの前記側壁部は、平面視において前記光電変換領域の各々を囲む請求項１乃至８のいずれか一項に記載のイメージセンサー。
前記ライナー半導体パターンの前記側壁部は、平面視において前記光電変換領域の各々を囲む請求項１乃至８のいずれか一項に記載のイメージセンサー。
【請求項10】
前記ライナー半導体パターンの前記底部は、前記第２ピクセル分離構造体と隣接し、
前記第２ピクセル分離構造体の一部を貫通して前記ライナー半導体パターンと連結される背面コンタクトプラグをさらに含む請求項１乃至９のいずれか一項に記載のイメージセンサー。
前記第２ピクセル分離構造体の一部を貫通して前記ライナー半導体パターンと連結される背面コンタクトプラグをさらに含む請求項１乃至９のいずれか一項に記載のイメージセンサー。
【請求項11】
前記ライナー絶縁パターンの一部は、前記第２ピクセル分離構造体と前記ライナー半導体パターンの前記底部との間に配置される請求項１乃至１０のいずれか一項に記載のイメージセンサー。
【請求項12】
前記第１ピクセル分離構造体は、前記半導体基板の前記第１面で最大幅を有し、
前記第２ピクセル分離構造体は、前記半導体基板の前記第２面で最大幅を有する請求項１乃至１１のいずれか一項に記載のイメージセンサー。
前記第２ピクセル分離構造体は、前記半導体基板の前記第２面で最大幅を有する請求項１乃至１１のいずれか一項に記載のイメージセンサー。
【請求項13】
前記第１ピクセル分離構造体の第１垂直長さは前記第２ピクセル分離構造体の第２垂直長さより大きいか、或いは実質的に同一である請求項１乃至１２のいずれか一項に記載のイメージセンサー。
【請求項14】
互いに対向する第１面及び第２面を有する半導体基板と、
前記半導体基板の前記第１面から垂直に延長されてピクセル領域の各々を囲む第１ピクセル分離構造体であって、側壁部及び前記側壁部を連結する底部を含むライナー半導体パターンを含む前記第１ピクセル分離構造体と、
前記半導体基板の前記第２面から垂直に延長され、前記第１ピクセル分離構造体と重畳される第２ピクセル分離構造体と、
前記第２ピクセル分離構造体の一部を貫通して前記第１ピクセル分離構造体の前記ライナー半導体パターンと連結される背面コンタクトプラグと、を含むイメージセンサー。
前記半導体基板の前記第１面から垂直に延長されてピクセル領域の各々を囲む第１ピクセル分離構造体であって、側壁部及び前記側壁部を連結する底部を含むライナー半導体パターンを含む前記第１ピクセル分離構造体と、
前記半導体基板の前記第２面から垂直に延長され、前記第１ピクセル分離構造体と重畳される第２ピクセル分離構造体と、
前記第２ピクセル分離構造体の一部を貫通して前記第１ピクセル分離構造体の前記ライナー半導体パターンと連結される背面コンタクトプラグと、を含むイメージセンサー。
【請求項15】
前記背面コンタクトプラグは、前記ライナー半導体パターンの前記側壁部と接触する請求項１４に記載のイメージセンサー。
【請求項16】
前記コンタクトプラグは、前記第２ピクセル分離構造体の最大幅より大きい幅を有する請求項１４又は１５に記載のイメージセンサー。
【請求項17】
前記第１ピクセル分離構造体は、前記ライナー半導体パターンと前記半導体基板との間に提供されるライナー絶縁パターン及び前記ライナー半導体パターンの前記底部及び前記側壁部によって定義されるギャップ領域を満たすキャッピング絶縁パターンをさらに含み、
前記ライナー絶縁パターンの一部は、前記第２ピクセル分離構造体と前記ライナー半導体パターンの前記底部との間に配置される請求項１４乃至１６のいずれか一項に記載のイメージセンサー。
前記ライナー絶縁パターンの一部は、前記第２ピクセル分離構造体と前記ライナー半導体パターンの前記底部との間に配置される請求項１４乃至１６のいずれか一項に記載のイメージセンサー。
【請求項18】
前記ピクセル領域の各々で前記半導体基板の前記第１面に隣接する素子分離膜をさらに含み、
前記ライナー半導体パターンの前記側壁部の上面は、前記素子分離膜の底面と垂直に離隔される請求項１４乃至１７のいずれか一項に記載のイメージセンサー。
前記ライナー半導体パターンの前記側壁部の上面は、前記素子分離膜の底面と垂直に離隔される請求項１４乃至１７のいずれか一項に記載のイメージセンサー。
【請求項19】
前記第１ピクセル分離構造体は、第１方向に沿って延長される複数の第１部分及び前記第１部分と交差し、第２方向に沿って延長される複数の第２部分を含み、
前記ライナー半導体パターンは、前記第１方向及び前記第２方向に沿って連続的に延長される請求項１４乃至１８のいずれか一項に記載のイメージセンサー。
前記ライナー半導体パターンは、前記第１方向及び前記第２方向に沿って連続的に延長される請求項１４乃至１８のいずれか一項に記載のイメージセンサー。
【請求項20】
互いに対向する第１面及び第２面を有する第１導電型の半導体基板と、
前記半導体基板の前記第１面から垂直に延長されてピクセル領域の各々を囲む第１ピクセル分離構造体であって、側壁部及び前記側壁部を連結する底部を含むライナー半導体パターン、前記半導体基板と前記ライナー半導体パターンとの間のライナー絶縁パターン、及び前記ライナー半導体パターン上のキャッピング絶縁パターンを含む前記第１ピクセル分離構造体と、
前記半導体基板の前記第２面から垂直に延長され、前記第１ピクセル分離構造体と重畳される第２ピクセル分離構造体と、
前記ピクセル領域の各々の前記半導体基板内に提供され、第２導電型の不純物を含む光電変換領域と、
前記ピクセル領域の各々で前記半導体基板の前記第１面に活性部を定義し、前記半導体基板の前記第１面に隣接する素子分離膜と、
前記ピクセル領域の各々の前記活性部に配置されたトランスファーゲート電極と、
前記第２ピクセル分離構造体の一部を貫通して前記第１ピクセル分離構造体の前記ライナー半導体パターンと連結される背面コンタクトプラグと、
前記半導体基板の前記第２面上で前記ピクセル領域に対応されるカラーフィルターと、
前記カラーフィルターの間に配置され、前記第２ピクセル分離構造体と重畳される格子構造体と、
前記カラーフィルター上のマイクロレンズと、を含むイメージセンサー。
前記半導体基板の前記第１面から垂直に延長されてピクセル領域の各々を囲む第１ピクセル分離構造体であって、側壁部及び前記側壁部を連結する底部を含むライナー半導体パターン、前記半導体基板と前記ライナー半導体パターンとの間のライナー絶縁パターン、及び前記ライナー半導体パターン上のキャッピング絶縁パターンを含む前記第１ピクセル分離構造体と、
前記半導体基板の前記第２面から垂直に延長され、前記第１ピクセル分離構造体と重畳される第２ピクセル分離構造体と、
前記ピクセル領域の各々の前記半導体基板内に提供され、第２導電型の不純物を含む光電変換領域と、
前記ピクセル領域の各々で前記半導体基板の前記第１面に活性部を定義し、前記半導体基板の前記第１面に隣接する素子分離膜と、
前記ピクセル領域の各々の前記活性部に配置されたトランスファーゲート電極と、
前記第２ピクセル分離構造体の一部を貫通して前記第１ピクセル分離構造体の前記ライナー半導体パターンと連結される背面コンタクトプラグと、
前記半導体基板の前記第２面上で前記ピクセル領域に対応されるカラーフィルターと、
前記カラーフィルターの間に配置され、前記第２ピクセル分離構造体と重畳される格子構造体と、
前記カラーフィルター上のマイクロレンズと、を含むイメージセンサー。
【発明の詳細な説明】
【技術分野】
【0001】
本発明はイメージセンサーに関し、より詳細には電気的及び光学的特性がより向上されたイメージセンサーに関する。
【背景技術】
【0002】
イメージセンサーは光学映像を電気信号に変換させる。最近になって、コンピュータ産業と通信産業の発達につれてデジタルカメラ、ビデオカメラ、ＰＣＳ（Ｐｅｒｓｏｎａｌ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｓｙｓｔｅｍ）、ゲーム機器、警備用カメラ、医療用マイクロカメラ等の様々な分野で性能が向上されたイメージセンサーの需要が増大している。
【0003】
イメージセンサーとしては電荷結合素子（ＣＣＤ：Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）及びＣＭＯＳイメージセンサーがある。この中で、ＣＭＯＳイメージセンサーは駆動方式が簡単であり、信号処理回路を単一チップに集積することができるので、製品の小型化が可能である。ＣＭＯＳイメージセンサーは電力消耗もまた非常に低いので、バッテリー容量が制限的である製品に適用が容易である。また、ＣＭＯＳイメージセンサーはＣＭＯＳ工程技術を互換して使用することができるので、製造単価を下げることができる。したがって、ＣＭＯＳイメージセンサーは技術開発と共に高解像度が具現化可能にされるにつれ、その使用が急激に増えている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】米国特許第１０，０７９，２５９号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本願発明が解決しようとする課題はより電気的及び光学的特性が向上されたイメージセンサーを提供することにある。
【0006】
本発明が解決しようとする課題は以上で言及した課題に制限されなく、言及されないその他の課題は下の記載から当業者に明確に理解されるべきである。
【課題を解決するための手段】
【0007】
前記解決しようとする課題を達成するために本発明の一実施形態によるイメージセンサーは互いに対向する第１面及び第２面を有する半導体基板と、前記半導体基板の前記第１面から垂直に延長され、複数のピクセル領域を定義する第１トレンチ内に提供される第１ピクセル分離構造体と、前記半導体基板の前記第２面から垂直に延長される第２トレンチ内に提供され、前記第１ピクセル分離構造体と重畳される第２ピクセル分離構造体と、を含み、前記第１ピクセル分離構造体は、前記第１トレンチ内にギャップ領域を定義するライナー半導体パターンであって、側壁部及び前記側壁部を連結する底部を含む前記ライナー半導体パターン、前記ライナー半導体パターンと前記半導体基板との間に配置されたライナー絶縁パターン、及び前記ライナー半導体パターンの前記ギャップ領域内に提供されたキャッピング絶縁パターンを含むことができる。
【0008】
前記解決しようとする課題を達成するために本発明の一実施形態によるイメージセンサーは互いに対向する第１面及び第２面を有する半導体基板と、前記半導体基板の前記第１面から垂直に延長されてピクセル領域の各々を囲む第１ピクセル分離構造体であって、側壁部及び前記側壁部を連結する底部を含むライナー半導体パターンを含む前記第１ピクセル分離構造体と、前記半導体基板の前記第２面から垂直に延長され、前記第１ピクセル分離構造体と重畳される第２ピクセル分離構造体と、前記第２ピクセル分離構造体の一部を貫通して前記第１ピクセル分離構造体の前記ライナー半導体パターンと連結される背面コンタクトプラグとを含むことができる。
【0009】
前記解決しようとする課題を達成するために本発明の一実施形態によるイメージセンサーは互いに対向する第１面及び第２面を有する第１導電型の半導体基板と、前記半導体基板の前記第１面から垂直に延長されてピクセル領域の各々を囲む第１ピクセル分離構造体であって、側壁部及び前記側壁部を連結する底部を含むライナー半導体パターン、前記半導体基板と前記ライナー半導体パターンとの間のライナー絶縁パターン、及び前記ライナー半導体パターン上のキャッピング絶縁パターンを含む前記第１ピクセル分離構造体と、前記半導体基板の前記第２面から垂直に延長され、前記第１ピクセル分離構造体と重畳される第２ピクセル分離構造体と、前記ピクセル領域の各々の前記半導体基板内に提供され、第２導電型の不純物を含む光電変換領域と、前記ピクセル領域の各々で前記半導体基板の前記第１面に活性部を定義し、前記半導体基板の前記第１面に隣接する素子分離膜と、前記ピクセル領域の各々の前記活性部に配置されたトランスファーゲート電極と、前記第２ピクセル分離構造体の一部を貫通して前記第１ピクセル分離構造体の前記ライナー半導体パターンと連結される背面コンタクトプラグと、前記半導体基板の前記第２面上で前記ピクセル領域に対応されるカラーフィルターと、前記カラーフィルターの間に配置され、前記第２ピクセル分離構造体と重畳される格子構造体と、前記カラーフィルター上のマイクロレンズと、を含むことができる。
【発明の効果】
【0010】
本発明の実施形態によれば、ピクセル分離構造体で光吸収率が高い導電性半導体物質の量を最小化することができる。したがって、ピクセル分離構造体の半導体物質に入射光が吸収されることを低下させることができ、ピクセル分離構造体の半導体物質に陰（負）の電圧を印加して半導体基板とピクセル分離構造体との間の界面での欠陥による暗電流を低下させることができる。したがって、イメージセンサーの電気的及び光学的特性を同時に向上させることができる。
【図面の簡単な説明】
【0011】
【発明を実施するための形態】
【0012】
以下、図面を参照して本発明の実施形態によるイメージセンサー及びその製造方法に関して詳細に説明する。
【0013】
図１は本発明の実施形態によるイメージセンサーの一部を示す平面図である。図２は本発明の実施形態によるイメージセンサーの断面図であって、図１のＩ－Ｉ’線に沿って切断した断面を示す。図３Ａ乃至図３Ｉは本発明の様々な実施形態によるイメージセンサーの一部を拡大した図面であって、図２のＰ１部分を拡大した図面である。図４は本発明の様々な実施形態によるイメージセンサーの一部を拡大した図面であって、図２のＰ２部分を拡大した図面である。
【0014】
【0015】
光電変換層１０は、垂直方向の観点から、読出し回路層２０と光透過層３０との間に配置されることができる。外部から入射された光は光電変換領域ＰＤで電気的信号に変換されることができる。光電変換層１０は半導体基板１０１、第１及び第２ピクセル分離構造体ＰＩＳ１、ＰＩＳ２、及び光電変換領域ＰＤを含むことができる。
【0016】
詳細には、半導体基板１０１は互いに対向する第１面１００ａ（又は前面）及び第２面１００ｂ（又は背面）を有することができる。半導体基板１０１は第１導電型（例えば、ｐ型）バルク（ｂｕｌｋ）シリコン基板上に第１導電型エピタキシャル層が形成された基板であり、イメージセンサーの製造工程上、バルクシリコン基板が除去されてｐ型エピタキシャル層のみが残留する基板であり得る。これとは異なり、半導体基板１０１は第１導電型のウェル（ｗｅｌｌ）を含むバルク半導体基板１０１であってもよい。
【0017】
半導体基板１０１は中心領域ＣＲ及び中心領域ＣＲの周辺のエッジ領域ＥＲを含むことができる。中心領域は第１及び第２ピクセル分離構造体ＰＩＳ１、ＰＩＳ２によって定義される複数のピクセル領域ＰＲを含むことができ、エッジ領域は第１及び第２ピクセル分離構造体ＰＩＳ１、ＰＩＳ２によって定義される複数のダミーピクセル領域ＤＰＲを含むことができる。
【0018】
素子分離膜１０５がピクセル領域ＰＲの各々で半導体基板１０１の第１面１００ａに隣接するように配置されることができる。素子分離膜１０５は半導体基板１０１の第１面１００ａをリセスして形成された第１トレンチＴ１内に提供されることができる。素子分離膜１０５は絶縁物質で構成されることができる。一例として、素子分離膜１０５は第１トレンチＴ１の表面をコンフォーマル（conformal）に覆うライナー酸化膜及びライナー窒化膜と、ライナー酸化膜及びライナー窒化膜が形成された第１トレンチＴ１を満たす埋め込み酸化膜を含むことができる。素子分離膜１０５は半導体基板１０１の第１面１００ａに活性部を定義することができる。
【0019】
第１ピクセル分離構造体ＰＩＳ１が半導体基板１０１の第１面１００ａ対して垂直方向（即ち、第３方向Ｄ３）に延長されて半導体基板１０１内に提供されることができる。第１ピクセル分離構造体ＰＩＳ１は半導体基板１０１の第１面１００ａからリセスされる第２トレンチＴ２内に提供されることができる。
【0020】
第１ピクセル分離構造体ＰＩＳ１は素子分離膜１０５の一部を貫通することができる。第１ピクセル分離構造体ＰＩＳ１は中心領域ＣＲで複数のピクセル領域ＰＲを定義することができ、エッジ領域ＥＲで複数のダミーピクセル領域ＤＰＲを定義することができる。ここで、第１ピクセル分離構造体ＰＩＳ１は第１方向Ｄ１に沿って互いに並んで延長される第１部分及び第１部分を横切って第２方向Ｄ２に沿って互いに並んで延長される第２部分を含むことができる。第１ピクセル分離構造体ＰＩＳ１は中心領域ＣＲからエッジ領域ＥＲに第１方向及び第２方向に沿って連続的に延長されることができる。
【0021】
第１ピクセル分離構造体ＰＩＳ１は、平面視において、ピクセル領域ＰＲの各々及びダミーピクセル領域ＤＰＲの各々を囲むことができる。ピクセル領域ＰＲは中心領域ＣＲで第１及び第２ピクセル分離構造体ＰＩＳ１、ＰＩＳ２によって第１方向Ｄ１及び第２方向Ｄ２に互いに分離されることができる。ダミーピクセル領域ＤＰＲはエッジ領域ＥＲで第１及び第２ピクセル分離構造体ＰＩＳ１、ＰＩＳ２によって第１方向Ｄ１及び第２方向Ｄ２に互いに分離されることができる。即ち、ピクセル領域ＰＲ及びダミーピクセル領域ＤＰＲは第１方向Ｄ１及び第２方向Ｄ２に沿って２次元的に配列されることができる。
【0022】
第１ピクセル分離構造体ＰＩＳ１の上面は半導体基板１０１の第１面１００ａと実質的に共面（ｃｏｐｌａｎａｒ）をなすことができる。第１ピクセル分離構造体ＰＩＳ１の上面は素子分離膜１０５の上面と実質的に共面をなすことができる。
【0023】
第１ピクセル分離構造体ＰＩＳ１は半導体基板１０１の第１面１００ａと第２面１００ｂとの間で底面を有することができる。第１ピクセル分離構造体ＰＩＳ１は半導体基板１０１の第２面１００ｂと離隔されることができる。第１ピクセル分離構造体ＰＩＳ１は半導体基板１０１の第１面１００ａで第１上部幅を有することができ、その底面で第１下部幅を有することができる。第１下部幅は第１上部幅より小さいか、或いは実質的に同一であることができる。一例として、第１ピクセル分離構造体ＰＩＳ１の幅は半導体基板１０１の第１面１００ａから第２面１００ｂに行くほど、だんだん減少することができる。第１ピクセル分離構造体ＰＩＳ１は半導体基板１０１の表面に対して垂直になる方向（即ち、第３方向Ｄ３）に第１長さを有することができる。
【0024】
実施形態によれば、第１ピクセル分離構造体ＰＩＳ１はライナー絶縁パターン１１１、ライナー半導体パターン１１３、及びキャッピング絶縁パターン１１５を含むことができる。
【0025】
詳細に、図３Ａを参照すれば、ライナー絶縁パターン１１１は半導体基板１０１の第１面１００ａからリセスされる第２トレンチＴ２の内壁をコンフォーマルに覆うことができる。ライナー絶縁パターン１１１はライナー半導体パターン１１３と半導体基板１０１との間に提供されることができる。ライナー絶縁パターン１１１は半導体基板１０１と直接接触することができる。ライナー絶縁パターン１１１の底面は第２ピクセル分離構造体ＰＩＳ２と接触することができる。ライナー絶縁パターン１１１の底面は第２ピクセル分離構造体ＰＩＳ２の一部と接触してもよい。
【0026】
ライナー絶縁パターン１１１は半導体基板１０１より低い屈折率を有する物質を含むことができる。ライナー絶縁パターン１１１は、例えばシリコン系絶縁物質（例えば、シリコン窒化物、シリコン酸化物、及び／又はシリコン酸化窒化物）及び／又は高誘電物質（例えば、ハフニウム酸化物及び／又はアルミニウム酸化物）を含むことができる。他の例として、ライナー絶縁パターン１１１は複数の層を含み、前記層は互いに他の物質を含むことができる。
【0027】
ライナー半導体パターン１１３はライナー絶縁パターン１１１が提供された第２トレンチＴ２の一部を満たすことができる。ライナー半導体パターン１１３はライナー絶縁パターン１１１の一部をコンフォーマルに覆うことができる。即ち、ライナー半導体パターン１１３はライナー絶縁パターン１１１の上部側壁上に提供されなくともよい。
【0028】
ライナー半導体パターン１１３は側壁部及び側壁部を連結する底部を含むことができ、側壁部及び底部によって第２トレンチＴ２内にギャップ領域が定義されることができる。ライナー半導体パターン１１３の底部は半導体基板１０１の第２面１００ｂに隣接することができる。ライナー半導体パターン１１３の側壁部の上面は半導体基板１０１の第１面１００ａと垂直に離隔されることができる。一例として、図３Ａに図示されたように、半導体基板１０１の第１面１００ａを基準に、ライナー半導体パターン１１３の側壁部の上面が素子分離膜１０５の底面より低いレベルに位置することができる。他の例として、図３Ｈ及び図３Ｉに図示されたように、半導体基板１０１の第１面１００ａを基準に、ライナー半導体パターン１１３の側壁部の上面が素子分離膜１０５の底面より高いレベルに位置することができる。
【0029】
実施形態によれば、ライナー半導体パターン１１３の側壁部はライナー絶縁パターン１１１上で第１厚さＤ１を有することができる。さらに、ライナー半導体パターン１１３の側壁部の上部部分は半導体基板１０１の第１面１００ａに行くほど、減少する厚さを有することができる。即ち、ライナー半導体パターン１１３の側壁部の上部は鋭いスペーサー形状を有することができる。
【0030】
ライナー半導体パターン１１３の底部はライナー絶縁パターン１１１上で第２厚さＤ２を有することができる。ここで、第２厚さＤ２は第１厚さＤ１と実質的に同一であるか、或いは小さくすることができる。一方、図３Ｂに図示された実施形態によれば、ライナー半導体パターン１１３の底部は側壁部の第１厚さＤ１より大きい第２厚さＤ２を有することができる。
【0031】
ライナー半導体パターン１１３の底部はライナー絶縁パターン１１１と接触することができる。即ち、ライナー絶縁パターン１１１の一部はライナー半導体パターン１１３の底部と第２ピクセル分離構造体ＰＩＳ２との間に配置されることができる。これとは異なり、図３Ｃを参照すれば、ライナー半導体パターン１１３の底部は第２ピクセル分離構造体ＰＩＳ２と接触してもよい。
【0032】
その他の例として、図３Ｅに図示された実施形態によれば、第１ピクセル分離構造体ＰＩＳ１は第２ピクセル分離構造体ＰＩＳ２と垂直に離隔されることができる。したがって、ライナー絶縁パターン１１１の底部分は半導体基板１０１と接触することができる。即ち、ライナー絶縁パターン１１１の底面と第２ピクセル分離構造体ＰＩＳ２との間に半導体基板１０１の一部が存在することができる。
【0033】
ライナー半導体パターン１１３はアンドープされたポリシリコン膜又は不純物がドープされたポリシリコン膜を含むことができる。ライナー半導体パターン１１３内の不純物は半導体基板１０１の導電型と同一な導電型を有することができる。ライナー半導体パターン１１３内の不純物は、例えばボロン（Ｂ）、リンＰ、ヒ素（Ａｓ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、アンチモン（Ｓｂ）、及びアルミニウム（Ａｌ）の中で少なくとも１つを含むことができる。
【0034】
ライナー半導体パターン１１３はライナー絶縁パターン１１１によって半導体基板１０１と離隔されることができる。したがって、イメージセンサーが動作する時、ライナー半導体パターン１１３が半導体基板１０１と電気的に分離されることができる。
【0035】
ライナー半導体パターン１１３はピクセルアレイ領域の全体に提供される１つのボディー（ｓｉｎｇｌｅ ｂｏｄｙ：単一ボディ）を有することができる。即ち、ライナー半導体パターン１１３は中心領域及びエッジ領域に共通に提供される１つのボディー（ｓｉｎｇｌｅ ｂｏｄｙ）を有することができる。
【0036】
ライナー半導体パターン１１３はエッジ領域ＥＲで、背面コンタクトプラグＰＬＧと連結されることができる。コンタクトパターンＣＴ及び背面コンタクトプラグＰＬＧを通じてライナー半導体パターン１１３にネガティブ（ｎｅｇａｔｉｖｅ）バイアスが印加されることができる。したがって、第１ピクセル分離構造体ＰＩＳ１と半導体基板１０１の境界で発生する暗電流を低下させることができる。
【0037】
キャッピング絶縁パターン１１５はライナー半導体パターン１１３によって定義されるギャップ領域内に配置されることができる。キャッピング絶縁パターン１１５はライナー半導体パターン１１３を覆うことができ、ライナー絶縁パターン１１１の上部側壁を覆うことができる。キャッピング絶縁パターン１１５は素子分離膜１０５の上面と実質的に同一なレベルに上面を有することができる。キャッピング絶縁パターン１１５はシリコン酸化膜、シリコン酸化窒化膜、及びシリコン窒化膜の中で少なくとも１つを含むことができる。
【0038】
これに加えて、第２導電型の不純物を含むポテンシャルバリアー領域ＰＢＲが第１ピクセル分離構造体ＰＩＳ１の側壁と隣接する半導体基板１０１内に提供されることができる。ポテンシャルバリアー領域ＰＢＲは半導体基板１０１と同一な導電型（例えば、ｐ型）の不純物を含むことができる。ポテンシャルバリアー領域ＰＢＲにドーピングされた不純物の濃度は半導体基板１０１で不純物の濃度より高くすることができる。ポテンシャルバリアー領域ＰＢＲは第２トレンチＴ２を形成する時、第２トレンチＴ２の表面欠陥によって生成された電子－正孔対（ＥＨＰ：Ｅｌｅｃｔｒｏｎ－Ｈｏｌｅ Ｐａｉｒ）によって暗電流が発生することを低下させることができる。
【0039】
図３Ｆ、図３Ｇ、及び図３Ｉに図示された実施形態によれば、第１ピクセル分離構造体ＰＩＳ１はライナー半導体パターン１１３のギャップ領域内に定義されるエア（ａｉｒ）ギャップＡＧ又はボイド（ｖｏｉｄ）をさらに含むことができる。
【0040】
詳細に、図３Ｆを参照すれば、キャッピング絶縁パターン１１５の底面がライナー半導体パターン１１３の底部と垂直に離隔されてライナー半導体パターン１１３のギャップ領域内にエアギャップＡＧを定義することができる。即ち、ライナー半導体パターン１１３の側壁部の一部及び底部がエアギャップＡＧを定義することができる。キャッピング絶縁パターン１１５の底面は、半導体基板１０１の第１面１００ａを基準に、ライナー半導体パターン１１３の側壁部の上面より低いレベルに位置するか、又は高いレベルに位置することができる。また、キャッピング絶縁パターン１１５の底面はラウンドになる（round：丸みを帯びる）ことができる。
【0041】
図３Ｇを参照すれば、キャッピング絶縁パターン１１５が不均一な厚さでライナー半導体パターン１１３を覆うことができ、ライナー半導体パターン１１３のギャップ領域内にキャッピング絶縁パターン１１５によって囲まれたエアギャップＡＧが定義されることができる。
【0042】
再び、図１及び図２を参照すれば、第２ピクセル分離構造体ＰＩＳ２が半導体基板１０１の第２面１００ｂから垂直方向Ｄ３に延長されて半導体基板１０１内に提供されることができる。第２ピクセル分離構造体ＰＩＳ２は半導体基板１０１の第２面１００ｂからリセスされる第３トレンチＴ３内に提供されることができる。
【0043】
第２ピクセル分離構造体ＰＩＳ２は半導体基板１０１の第１面１００ａと第２面１００ｂとの間で底面を有することができる。即ち、第２ピクセル分離構造体ＰＩＳ２は半導体基板１０１の第１面１００ａと離隔されることができる。第２ピクセル分離構造体ＰＩＳ２は第１ピクセル分離構造体ＰＩＳ１と接触することができる。
【0044】
第２ピクセル分離構造体ＰＩＳ２は半導体基板１０１の第２面１００ｂで第２上部幅を有することができ、その底面で第２下部幅を有することができる。第２下部幅は第２上部幅より小さいか、或いは実質的に同一であることができる。第２ピクセル分離構造体ＰＩＳ２の幅は半導体基板１０１の第２面１００ｂから第１面１００ａに行くほど、だんだん減少することができる。
【0045】
第２ピクセル分離構造体ＰＩＳ２は第１ピクセル分離構造体ＰＩＳ１と実質的に同一な平面構造を有することができる。第２ピクセル分離構造体ＰＩＳ２は、平面視において第１ピクセル分離構造体ＰＩＳ１と重畳されることができる。即ち、第２ピクセル分離構造体ＰＩＳ２は第１方向Ｄ１に延長される第１部分及び第１部分と交差し、第２方向Ｄ２に沿って延長される第２部分を含むことができる。
【0046】
第２ピクセル分離構造体ＰＩＳ２は垂直方向Ｄ３に第２長さを有することができ、第２長さは第１ピクセル分離構造体ＰＩＳ１の第１長さと異なることができる。一例では、第２ピクセル分離構造体ＰＩＳ２の第２長さは第１長さより小さいか、或いは実質的に同一であることができる。
【0047】
第２ピクセル分離構造体ＰＩＳ２はシリコン酸化膜より高い誘電常数を有する少なくとも１つ以上の高誘電膜で構成されることができる。一例として、第２ピクセル分離構造体ＰＩＳ２は表面誘電膜１２１及びギャップフィル誘電膜１２３を含むことができる。
【0048】
表面誘電膜１２１は第３トレンチＴ３の内壁及び半導体基板１０１の第２面１００ｂを均一な厚さに覆うことができる。ギャップフィル絶縁膜１２３は表面誘電膜１２１が形成された第３トレンチＴ３を満たすことができ、半導体基板１０１の第２面上で実質的に平坦な上面を有することができる。表面及びギャップフィル誘電膜１２１、１２３はハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、タンタル（Ｔａ）、チタニウム（Ｔｉ）、イットリウム（Ｙ）、及びランタノイド（Ｌａ）で構成されたグループから選択される少なくとも１つの金属を含む金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）又は金属フッ化物（ｍｅｔａｌ ｆｌｕｏｒｉｄｅ）を含むことができる。例えば、表面誘電膜１２１はアルミニウム酸化膜を含むことができ、ギャップフィル誘電膜１２３はハフニウム酸化膜を含むことができる。
【0049】
【0050】
図３Ｃを参照すれば、第２ピクセル分離構造体ＰＩＳ２の表面誘電膜１２１は第１ピクセル分離構造体ＰＩＳ１のライナー半導体パターン１１３の底部と接触してもよい。
【0051】
図３Ｄを参照すれば、第２ピクセル分離構造体ＰＩＳ２は第１ピクセル分離構造体ＰＩＳ１とずれて配置されることができる。このような場合、第２ピクセル分離構造体ＰＩＳ２が第１ピクセル分離構造体ＰＩＳ１の底面一部と接触することができる。
【0052】
図３Ｅを参照すれば、第２ピクセル分離構造体ＰＩＳ２は第１ピクセル分離構造体ＰＩＳ１と重畳され、垂直に離隔されることができる。即ち、第１ピクセル分離構造体ＰＩＳ１と第２ピクセル分離構造体ＰＩＳ２との間に半導体基板１０１の一部が存在することができる。
【0053】
再び、図１及び図２を参照すれば、光電変換領域ＰＤが各々のピクセル領域ＰＲの半導体基板１０１内に提供されることができる。光電変換領域ＰＤは入射光の強さに比例して光電荷を生成する。光電変換領域ＰＤは半導体基板１０１と反対の第２導電型を有する不純物を半導体基板１０１内にイオン注入して形成されることができる。第１導電型の半導体基板１０１と第２導電型の光電変換領域の接合（ｊｕｎｃｔｉｏｎ）によってフォトダイオードが形成されることができる。
【0054】
一部の実施形態によれば、光電変換領域ＰＤは半導体基板１０１の第１面１００ａと第２面１００ｂとの間にポテンシャル勾配を有するように、第１面１００ａに隣接する領域と第２面１００ｂに隣接する領域との間に不純物濃度差を有してもよい。例えば、光電変換領域ＰＤは垂直に積層された複数の不純物領域を含んでもよい。
【0055】
各々のピクセル領域ＰＲ及びダミーピクセル領域ＤＰＲで、半導体基板１０１の第１面１００ａ上にトランスファーゲート電極ＴＧが配置されることができる。トランスファーゲート電極ＴＧは、平面視において各ピクセル領域ＰＲの中心部分に位置することができる。トランスファーゲート電極ＴＧの一部は半導体基板１０１内に配置されることができ、トランスファーゲート電極ＴＧと半導体基板１０１との間にはゲート絶縁膜ＧＩＬが介在されることができる。
【0056】
フローティング拡散領域ＦＤがトランスファーゲート電極ＴＧの一側の半導体基板１０１内に提供されることができる。フローティング拡散領域ＦＤは半導体基板１０１と反対の不純物をイオン注入して形成されることができる。例えば、フローティング拡散領域ＦＤはｎ型不純物領域であり得る。
【0057】
読出し回路層２０が半導体基板１０１の第１面１００ａ上に配置されることができる。読出し回路層２０は光電変換層１０と連結される読出し回路を含むことができる。光電変換層１０で変換された電気的信号は読出し回路層２０で信号処理されることができる。
【0058】
詳細には、読出し回路層２０はＭＯＳトランジスタ（例えば、リセットトランジスタ、ソースフォロワートランジスタ、及び選択トランジスタ）を含むことができる。
【0059】
層間絶縁膜２１０が半導体基板１０１の第１面１００ａ上に積層されることができ、層間絶縁膜２１０は読出し回路を構成するＭＯＳトランジスタ及びトランスファーゲート電極ＴＧを覆うことができる。層間絶縁膜２１０は、例えばシリコン酸化物、シリコン窒化物、及び／又はシリコン酸窒化物を含むことができる。
【0060】
層間絶縁膜２１０内に読出し回路と連結される配線構造体２２１、２２２が配置されることができる。配線構造体２２１、２２２は金属配線２２２及びこれらを連結するコンタクトプラグ２２１を含むことができる。
【0061】
光透過層３０が半導体基板１０１の第２面１００ｂ上に配置されることができる。光透過層３０は中心領域ＣＲで格子構造体３１０、保護膜３２０、カラーフィルター３３０、マイクロレンズ３４０、及びパッシベーション膜３５０を含むことができる。光透過層３０はエッジ領域ＥＲで遮光パターンＯＢＰ、背面コンタクトプラグＰＬＧ、及びコンタクトパターンＣＴ、有機膜３４５、及びパッシベーション膜３５０を含むことができる。
【0062】
詳細には、中心領域ＣＲで、格子構造体３１０がギャップフィル絶縁膜１２３の上面上に配置されることができる。格子構造体３１０は第１及び第２ピクセル分離構造体ＰＩＳ１、ＰＩＳ２と同様に、平面視において格子形状を有することができる。格子構造体３１０は、平面視において第１及び第２ピクセル分離構造体ＰＩＳ１、ＰＩＳ２と重畳されることができる。即ち、格子構造体３１０は第１方向Ｄ１に延長される第１部分及び第１部分を横切って第２方向Ｄ２に延長される第２部分を含むことができる。格子構造体３１０の幅は第１及び第２ピクセル分離構造体ＰＩＳ１、ＰＩＳ２の最小幅と実質的に同一であるか、或いは小さくすることができる。
【0063】
格子構造体３１０は導電パターン及び／又は低屈折パターンを含むことができる。導電パターンは、例えばチタニウム、タンタル、又はタングステンのような金属物質を含むことができる。低屈折パターンは導電パターンより低い屈折率を有する物質で構成されることができる。低屈折パターンは有機物質で構成されることができ、約１．１乃至１．３の屈折率を有することができる。例えば、格子構造体はシリカナノパーティクルが含まれたポリマー層であり得る。
【0064】
中心領域ＣＲで、保護膜３２０がギャップフィル絶縁膜１２３の上面上で格子構造体３２０の表面を実質的に均一な厚さに覆うことができる。保護膜３２０は、例えばアルミニウム酸化膜とシリコン炭化酸化膜の中で少なくとも１つの単一膜又は多重膜を含むことができる。
【0065】
中心領域ＣＲでカラーフィルター３３０は保護膜３２０上にピクセル領域ＰＲの各々に対応して提供されることができる。カラーフィルター３３０は青色、赤色、及び緑色カラーフィルターを含むことができる。他の例として、カラーフィルター３３０はマゼンタ、シアン、及びイエローカラーフィルターを含んでもよい。その他の、例として、カラーフィルター３３０の中で一部はホワイトカラーフィルター又は赤外線フィルターを含んでもよい。
【0066】
マイクロレンズ３４０がピクセル領域ＰＲの各々に対応してカラーフィルター３３０上に配置されることができる。他の例として、マイクロレンズ３４０の中で少なくとも１つは少なくとも２つのカラーフィルター上に配置されることができる。
【0067】
マイクロレンズ３４０は互いに交差する第１及び第２方向Ｄ１、Ｄ２に沿って２次元的に配列されることができる。マイクロレンズ３４０は上に膨らんでいる形状を有し、所定の曲率半径を有することができる。マイクロレンズ３４０はイメージセンサーに入射する光の経路を変更させて光を集光させることができる。マイクロレンズ３４０は光透過性樹脂で形成されることができる。
【0068】
パッシベーション膜３５０がマイクロレンズ３４０の上面をコンフォーマルに覆うことができる。パッシベーション膜３５０は、例えば無機酸化物で形成されることができる。
【0069】
エッジ領域ＥＲで、背面コンタクトプラグＰＬＧが第２ピクセル分離構造体ＰＩＳ２の一部及び半導体基板１０１の一部を貫通して第１ピクセル分離構造体ＰＩＳ１のライナー半導体パターン１１３と連結されることができる。イメージセンサーが動作する時、背面コンタクトプラグＰＬＧに陰のバイアス電圧が印加されることができる。
【0070】
背面コンタクトプラグＰＬＧは第２ピクセル分離構造体ＰＩＳ２の幅より大きい幅を有することができる。背面コンタクトプラグＰＬＧは第２ピクセル分離構造体ＰＩＳ２の互いに交差する第１部分の一部及び第２部分の一部を貫通することができる。背面コンタクトプラグＰＬＧの底面は半導体基板１０１の第２面１００ｂから第２ピクセル分離構造体ＰＩＳ２の底面より遠く離隔されることができる。即ち、半導体基板１０１の第２面１００ｂを基準に、背面コンタクトプラグＰＬＧの底面は第２ピクセル分離構造体ＰＩＳ２の底面より低いレベルに位置することができる。
【0071】
背面コンタクトプラグＰＬＧは金属及び／又は金属窒化物を含むことができる。例えば、背面コンタクトプラグはチタニウム及び／又はチタニウム窒化物を含むことができる。
【0072】
より詳細には、図４を参照すれば、背面コンタクトプラグＰＬＧは半導体基板１０１の第２面１００ｂをリセスして形成されたコンタクトホールの内壁をコンフォーマルに覆うことができる。背面コンタクトプラグＰＬＧはライナー半導体パターン１１３の側壁部と接触することができる。また、第１ピクセル分離構造体ＰＩＳ１がエアギャップＡＧを含む場合、背面コンタクトプラグＰＬＧの一部がライナー半導体パターンのギャップ領域の一部に挿入されることができる。したがって、ライナー半導体パターン１１３の側壁部の内壁の一部と接触することができる。
【0073】
コンタクトパターンＣＴは背面コンタクトプラグＰＬＧが形成されたコンタクトホール内に埋め込まれることができる。コンタクトパターンＣＴは背面コンタクトプラグＰＬＧと異なる物質を含むことができる。例えば、コンタクトパターンＣＴはアルミニウム（Ａｌ）を含むことができる。
【0074】
コンタクトパターンＣＴは第１ピクセル分離構造体ＰＩＳ１のライナー半導体パターン１１３と電気的に連結されることができる。コンタクトパターンＣＴを通じて第１ピクセル分離構造体ＰＩＳ１の半導体パターンにネガティブ（ｎｅｇａｔｉｖｅ）バイアスが印加されることができ、ネガティブバイアスがエッジ領域ＥＲで中心領域ＣＲに伝達されることができる。
【0075】
エッジ領域ＥＲで、遮光パターンＯＢＰが背面コンタクトプラグＰＬＧから連続的に延長されて第２ピクセル分離構造体ＰＩＳ２のギャップフィル絶縁膜１２３の上面に配置されることができる。即ち、遮光パターンＯＢＰは背面コンタクトプラグＰＬＧと同一な物質を含むことができる。遮光パターンＯＢＰは金属及び／又は金属窒化物を含むことができる。例えば、遮光パターンＯＢＰはチタニウム及び／又はチタニウム窒化物を含むことができる。遮光パターンＯＢＰはピクセルアレイの中心領域ＥＲに延長されなくともよい。
【0076】
保護膜３２０が遮光パターンＯＢＰの上面及びコンタクトパターンＣＴの上面を覆うことができる。
【0077】
有機膜３４５及びパッシベーション膜がエッジ領域ＥＲで保護膜３２０上に提供されることができる。有機膜３４５はマイクロレンズ３４０と同一な物質を含むことができる。
【0078】
【0079】
図１及び図５を参照すれば、第１導電型（例えば、ｐ型）の半導体基板１０１が提供されることができる。半導体基板１０１は互いに対向する第１面１００ａ及び第２面１００ｂを有することができる。半導体基板１０１は第１導電型バルク（ｂｕｌｋ）シリコン基板１００上に形成された第１導電型エピタキシャル層を含むことができる。これとは異なり、半導体基板１０１は第１導電型のウェルを含むバルク半導体基板であり得る。他の例として、半導体基板１０１はシリコン－オン－インシュレータ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ：ＳＯＩ）基板、ゲルマニウム基板、ゲルマニウム－オン－インシュレータ（ｇｅｒｍａｎｉｕｍｏｎ ｉｎｓｕｌａｔｏｒ：ＧＯＩ）基板、又はシリコン－ゲルマニウム基板であってもよい。
【0080】
半導体基板１０１、即ちエピタキシャル層はバルクシリコン基板１００をシードとして利用する選択的エピタキシャル成長（ｓｅｌｅｃｔｉｖｅ ｅｐｉｔａｘｉａｌ ｇｒｏｗｔｈ：ＳＥＧ）を遂行して形成されることができ、エピタキシャル成長工程の間に第１導電型の不純物がドーピングされることができる。例えば、エピタキシャル層はｐ型不純物を含むことができる。
【0081】
半導体基板１０１の第１面１００ａをパターニングして第１トレンチＴ１が形成されることができる。第１トレンチＴ１は各々のピクセル領域ＰＲ及びダミーピクセル領域ＤＰＲに活性部を定義することができる。
【0082】
第１トレンチＴ１は半導体基板１０１の第１面１００ａ上にバッファ膜ＢＦＬ及び第１マスクパターンＭＰ１を形成し、第１マスクパターンＭＰ１を蝕刻マスクとして利用して半導体基板１０１を異方性蝕刻して形成されることができる。
【0083】
バッファ膜ＢＦＬは半導体基板１０１の第１面１００ａに蒸着工程又は熱酸化工程を遂行して形成されることができる。バッファ膜ＢＦＬはシリコン酸化膜を含むことができる。第１マスクパターンＭＰ１はシリコン窒化膜又はシリコン酸窒化膜を含むことができる。第１トレンチＴ１の底面は第１不純物領域１１０ａから離隔されることができる。
【0084】
続いて、第１トレンチＴ１を満たす埋め込み絶縁膜１０３が形成されることができる。埋め込み絶縁膜１０３は第１トレンチＴ１が形成された半導体基板１０１上に絶縁材料を厚く蒸着して形成されることができる。埋め込み絶縁膜１０３は第１トレンチＴ１を満たし第１マスクパターンＭＰ１を覆うことができる。
【0085】
図１及び図６を参照すれば、ピクセル領域ＰＲ及びダミーピクセル領域ＤＰＲを定義する第２トレンチＴ２が形成されることができる。第２トレンチＴ２は埋め込み絶縁膜１０３及び半導体基板１０１の第１面１００ａをパターニングして形成されることができる。
【0086】
詳細には、埋め込み絶縁膜１０３上に第２マスクパターンＭＰ２を形成し、第２マスクパターンＭＰ２を蝕刻マスクとして利用して半導体基板１０１を異方性蝕刻することによって、第２トレンチＴ２が形成されることができる。
【0087】
第２トレンチＴ２は半導体基板１０１の第１面１００ａで第２面１００ｂに垂直に延長されてエピタキシャル層の側壁を露出させることができる。第２トレンチＴ２は第１トレンチＴ１より深く形成されることができ、第１トレンチＴ１の一部を貫通することができる。
【0088】
第２トレンチＴ２は、平面視において第１方向Ｄ１に延長され、均一な幅を有する複数の第１領域及び第１方向Ｄ１と交差する第２方向Ｄ２に延長され、均一な幅を有する複数の第２領域を含むことができる。
【0089】
異方性蝕刻工程を遂行して第２トレンチＴ２を形成することによって、第２トレンチＴ２の幅は半導体基板１０１の第１面１００ａで第２面１００ｂに行くほど、だんだん減少することができる。即ち、第２トレンチＴ２は傾いた側壁を有することができる。第２トレンチＴ２の底面は半導体基板１０１の第２面１００ｂから離隔されることができる。
【0090】
第２トレンチＴ２を形成した後に、第２マスクパターンＭＰ２は除去されることができる。これに加えて、第２トレンチＴ２を形成した後、第２トレンチＴ２の内壁に沿って第１導電型の不純物を含むポテンシャルバリアー領域（図３ＡのＰＢＲ参照）が形成されることができる。一例として、ポテンシャルバリアー領域はｐ型不純物を含むことができる。
【0091】
図１及び図７を参照すれば、第２トレンチＴ２の内壁をコンフォーマルに覆うライナー絶縁膜１１０が形成されることができる。ライナー絶縁膜１１０は埋め込み絶縁膜１０３の上面をコンフォーマルに覆うことができる。ライナー絶縁膜１１０はステップカバレッジ特性が優れた蒸着方法を利用して蒸着されることができる。ライナー絶縁膜１１０は、例えばシリコン酸化物、シリコン窒化物、及び／又はシリコン酸窒化物を含むことができる。
【0092】
図１及び図８を参照すれば、ライナー絶縁膜１１０上にライナー半導体パターン１１３が形成されることができる。ライナー半導体パターン１１３を形成することはライナー半導体膜の蒸着工程及びライナー半導体膜の蝕刻工程をインシッツ（ｉｎ－ｓｉｔｕ）に進行することを含むことができる。
【0093】
ライナー半導体膜は低圧化学気相蒸着（ＬＰ－ＣＶＤ）、プラズマ強化化学気相蒸着（ＰＥ－ＣＶＤ）又は原子層蒸着（ＡＬＤ）技術の中で少なくとも１つを利用して形成されることができる。
【0094】
実施形態によれば、ライナー半導体膜の蒸着工程の時、第１導電型の不純物を含むソースガスが利用されることができる。ソースガスはシラン（ｓｉｌａｎｅ）系化合物を含む第１ガス及び前記不純物、例えば、ボロン（Ｂ）を含む化合物を含む第２ガスを含むことができる。第１ガス及び第２ガスが化学的に反応して、ライナー半導体膜が形成されることができる。このように形成されたライナー半導体膜は位置に関わらず、均一な不純物濃度を有することができる。ライナー半導体膜は第１導電型の不純物を含む多結晶シリコン又は非晶質シリコンを含むことができる。
【0095】
一例として、ライナー半導体膜の蒸着工程の時、ＳｉＨ４（又はＳｉ２Ｈ６）及びＢＣｌ３（又はＢ２Ｈ６）が使用されることができ、約３００～５３０℃の低温で蒸着工程が遂行されることができる。
【0096】
ライナー半導体膜の蝕刻工程の時、塩素を含むエッチャントガスが利用されることができる。ライナー半導体膜の蝕刻工程の時、蝕刻速度は第２トレンチＴ２の内壁でより半導体基板１０１の第１面１００ａ上で速くすることができる。したがって、半導体基板１０１の第１面１００ａ上でライナー半導体膜が蝕刻されてライナー絶縁膜１１０が露出されることができ、第２トレンチＴ２内にライナー半導体膜が残留することができる。
【0097】
ライナー半導体膜の蒸着及び蝕刻工程はライナー半導体パターン１１３の上面が第１トレンチＴ１の底面より低いレベルに上面が位置する時まで反復遂行されることができる。これとは異なり、ライナー半導体膜の蒸着及び蝕刻工程はライナー半導体パターン１１３の上面が半導体基板１０１の第１面１００ａより低く、第１トレンチＴ１の底面より高いレベルに位置するように反復遂行されることができる。
【0098】
このように形成されたライナー半導体パターン１１３は第２トレンチＴ２の内側壁上の側壁部及び第２トレンチＴ２の底面上の底部を含むことができる。また、ライナー半導体パターン１１３の側壁部は半導体基板１０１の第１面１００ａに行くほど、鋭いスペーサー形状を有することができる。
【0099】
【0100】
キャッピング絶縁膜１１４は半導体基板１０１の第１面１００ａ上でライナー絶縁膜１１０を覆うことができる。キャッピング絶縁膜１１４は、例えばシリコン酸化物、シリコン窒化物、及び／又はシリコン酸窒化物を含むことができる。
【0101】
キャッピング絶縁膜１１４は化学気相蒸着（ＣＶＤ）又は原子層蒸着（ＡＬＤ）等のような段差塗布性（ａｐｒｏｐｅｒｔｙ ｏｆ ｓｔｅｐ ｃｏｖｅｒａｇｅ）が優れた膜－形成技術を使用して形成されることができる。このような場合、キャッピング絶縁膜１１４は第２トレンチＴ２内でライナー半導体パターン１１３の側壁部及び底部を覆うことができる。
【0102】
これとは異なり、段差塗布性が乏しい（ｐｏｏｒ）蒸着方法を利用して形成されることができる。例えば、キャッピング絶縁膜１１４は物理学気相蒸着（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）方法を利用して形成されることができる。このような場合、キャッピング絶縁膜１１４は図３Ｆ及び図３Ｇに図示されたように、第２トレンチＴ２内でライナー半導体パターン１１３の底部と離隔されて第２トレンチＴ２内にエアギャップを形成してもよい。段差塗布性が乏しい蒸着工程を利用することによって、図３Ｆに図示されたように、エアギャップにライナー半導体パターン１１３の底部及び側壁部の一部が露出されることができる。
【0103】
続いて、第１マスクパターンＭＰ１の上面が露出されるようにライナー絶縁膜１１０及びキャッピング絶縁膜１１４を平坦化して、図１０に図示されたように、第２トレンチＴ２内にライナー絶縁パターン１１１、ライナー半導体パターン１１３、及びキャッピング絶縁パターン１１５が形成されることができる。したがって、第２トレンチＴ２内に第１ピクセル分離構造体ＰＩＳ１が形成されることができる。
【0104】
第１ピクセル分離構造体ＰＩＳ１を形成した後、第１マスクパターンＭＰ１が除去されることができ、半導体基板１０１の第１面１００ａが露出されるように埋め込み絶縁膜１０３を平坦化することによって、第１トレンチＴ１内に素子分離膜１０５が形成されることができる。半導体基板１０１の第１面１００ａを露出させる平坦化工程によって第１ピクセル分離構造体ＰＩＳ１の上面と素子分離膜１０５の上面は実質的に共面をなすことができる。
【0105】
続いて、図１０を参照すれば、半導体基板１０１の第１面１００ａ上に読出し回路を構成するＭＯＳトランジスタが形成されることができる。
【0106】
詳細に、トランスファーゲート電極ＴＧがピクセル領域ＰＲ及びダミーピクセル領域ＤＰＲに各々形成されることができる。トランスファーゲート電極ＴＧを形成することは、半導体基板１０１をパターニングしてピクセル領域ＰＲ及びダミーピクセル領域ＤＰＲの各々にゲートリセス領域を形成すること、ゲートリセス領域内壁をコンフォーマルに覆うゲート絶縁膜を形成すること、及びゲートリセス領域を満たすゲート導電膜を形成すること、及びゲート導電膜をパターニングすることを含む。
【0107】
さらに、ゲート導電膜をパターニングしてトランスファーゲート電極ＴＧを形成する時、ピクセル領域ＰＲの各々に読出しトランジスタのゲート電極が共に形成されることができる。
【0108】
トランスファーゲート電極ＴＧを形成した後、トランスファーゲート電極ＴＧ一側の半導体基板１０１内にフローティング拡散領域ＦＤが形成されることができる。フローティング拡散領域ＦＤは第２導電型の不純物をイオン注入して形成されることができる。さらに、フローティング拡散領域ＦＤを形成する時、読出しトランジスタのソース／ドレーン不純物領域が形成されることができる。
【0109】
半導体基板１０１の第１面１００ａ上に層間絶縁膜２１０、コンタクトプラグ２２１、及び連結配線２２３が形成されることができる。
【0110】
層間絶縁膜２１０はトランスファーゲート電極ＴＧ及び半導体基板１０１の第１面１００ａを覆うことができる。層間絶縁膜２１０はギャップフィル（ｇａｐ ｆｉｌｌ）特性が優れた物質で形成され、上部が平坦化されるように形成される。例えば、層間絶縁膜２１０はＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）、ＴＯＳＺ（Ｔｏｎｅｎ ＳｉｌａＺｅｎｅ）、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）、ＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａ Ｇｌａｓｓ）等が使用されることができる。
【0111】
層間絶縁膜２１０内にフローティング拡散領域ＦＤ又は読出しトランジスタと連結されるコンタクトプラグ２２１が形成されることができる。層間絶縁膜２１０同士の間に連結配線２２３が形成されることができる。読出しトランジスタの電気的連結のための配線は、位置の制約なしで、配置されることができる。コンタクトプラグ２２１及び連結配線２２３は、例えば銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタニウム（Ｔｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）チタニウム窒化膜（ＴｉＮ）、タンタル窒化膜（ＴａＮ）、ジルコニウム窒化膜（ＺｒＮ）、タングステン窒化膜（ＷＮ）、及びこれらの組み合わせで構成された合金等に形成されることができる。
【0112】
図１及び図１１を参照すれば、半導体基板１０１の一部を除去する薄膜化工程を遂行して、半導体基板１０１の垂直方向の厚さを減少させることができる。薄膜化工程は半導体基板１０１の第２面１００ｂをグラインディング（ｇｒｉｎｄｉｎｇ）又は研磨（ｐｏｌｉｓｈｉｎｇ）すること及び異方性及び等方性蝕刻することを含む。半導体基板１０１を薄膜化するために半導体基板１０１の上下が反転されることができる。グラインディング（ｇｒｉｎｄｉｎｇ）又は研磨（ｐｏｌｉｓｈｉｎｇ）工程によって半導体基板１０１の一部が除去されることができ、続いて、異方性又は等方性蝕刻工程を遂行して残留する半導体基板１０１の表面欠陥が除去されることができる。
【0113】
一例として、半導体基板１０１に対する薄膜化工程を遂行することによって、バルクシリコン基板１００が除去され、ｐ型エピタキシャル層が残留することができる。実施形態で、薄膜化工程によって残留する半導体基板１０１の厚さは約８μｍ乃至１５μｍであり得る。
【0114】
続いて、半導体基板１０１の第２面１００ｂをパターニングして第３トレンチＴ３が形成されることができる。
【0115】
第３トレンチＴ３は半導体基板１０１の第２面１００ｂ上にバッファ膜ＢＦＬ及び第３マスクパターンＭＰ３を形成し、第３マスクパターンＭＰ３を蝕刻マスクとして利用して半導体基板１０１を異方性蝕刻して形成されることができる。
【0116】
バッファ膜ＢＦＬは半導体基板１０１の第３面３００ａに蒸着工程又は熱酸化工程を遂行して形成されることができる。バッファ膜ＢＦＬはシリコン酸化膜を含むことができる。第３マスクパターンＭＰ３はシリコン窒化膜又はシリコン酸窒化膜を含むことができる。
【0117】
第３トレンチＴ３は第１ピクセル分離構造体ＰＩＳ１を露出させることができる。第３トレンチＴ３は第１ピクセル分離構造体ＰＩＳ１のライナー絶縁膜１１０又はライナー半導体パターン１１３を露出させることができる。
【0118】
図１及び図１２を参照すれば、第３トレンチＴ３内に表面誘電膜１２１及びギャップフィル誘電膜１２３が順に積層されることができる。表面誘電膜１２１及びギャップフィル誘電膜１２３を形成することによって、第３トレンチＴ３内に第２ピクセル分離構造体ＰＩＳ２が形成されることができる。
【0119】
表面誘電膜１２１は第３トレンチＴ３の表面及び半導体基板１０１の第２面１００ｂ上にコンフォーマルに蒸着されることができる。表面誘電膜及びギャップフィル誘電膜１２１、１２３は原子層蒸着（ＡＬＤ）工程を遂行して形成されることができる。ギャップフィル誘電膜１２３は表面誘電膜１２１が形成された第３トレンチＴ３を満たすことができ、半導体基板１０１の第２面１００ｂ上で実質的に平坦な上面を有することができる。表面及びギャップフィル誘電膜１２１、１２３はアルミニウム酸化物及び／又はハフニウム酸化物のような金属酸化物を含むことができる。さらに、パッド領域Ｒ２で、表面及びギャップフィル誘電膜１２１、１２３はパッドトレンチＰＴの内壁をコンフォーマルに覆うことができる。
【0120】
図１及び図１３を参照すれば、エッジ領域ＥＲで、半導体基板１０１の一部及び第２ピクセル分離構造体の一部を貫通して第１ピクセル分離構造体ＰＩＳ１の半導体パターンの一部を露出させるコンタクトホールが形成されることができる。
【0121】
コンタクトホールの内壁及びギャップフィル誘電膜１２３の上面上に導電膜が蒸着されることができる。導電膜を蒸着した後、導電膜に対するパターニング工程を遂行して中心領域ＣＲで導電膜が除去されることができる。したがって、エッジ領域ＥＲに遮光パターンＯＢＰ及び背面コンタクトプラグＰＬＧが形成されることができる。導電膜は、例えば銅、タングステン、アルミニウム、チタニウム、タンタル、又はこれらの合金のような金属を含むことができる。
【0122】
続いて、背面コンタクトプラグＰＬＧが形成されたコンタクトホール内にコンタクトパターンＣＴが満たされることができる。コンタクトパターンＣＴは背面コンタクトプラグＰＬＧと異なる導電物質を含むことができる。例えば、コンタクトパターンＣＴはアルミニウムを含むことができる。
【0123】
図１及び図１４を参照すれば、ギャップフィル誘電膜１２３の上面上に格子構造体３１０が形成されることができる。格子構造体３１０は第１方向Ｄ１及び第２方向Ｄ２に延長され、格子形状を有することができる。格子構造体３１０は導電膜及び低屈折膜を順に蒸着し、パターニングして形成されることができる。格子構造体３１０は導電パターン及び／又は低屈折パターンを含むことができる。導電パターンは、例えばチタニウム、タンタル、又はタングステンのような金属物質を含むことができる。低屈折パターンは導電パターンより低い屈折率を有する物質で構成されることができる。
【0124】
保護膜３２０がギャップフィル誘電膜１２３の上面上で格子構造体３１０の表面を実質的に均一な厚さに覆うように形成されることができる。保護膜３２０は中心領域ＣＲからエッジ領域ＥＲに延長されることができ、エッジ領域ＥＲで遮光パターンＯＢＰの上面及びコンタクトパターンＣＴの上面を覆うことができる。保護膜３２０は、例えばアルミニウム酸化膜とシリコン炭化酸化膜の中で少なくとも１つの単一膜又は多重膜を含むことができる。
【0125】
保護膜３２０を形成した後、ピクセル領域ＰＲの各々に対応してカラーフィルター３４０が形成されることができる。カラーフィルター３４０は青色、赤色、及び緑色カラーフィルターを含むことができる。
【0126】
続いて、再び図２を参照すれば、カラーフィルター３３０上にマイクロレンズ３４０が各々形成されることができる。マイクロレンズ３４０は膨らんでいる形状を有し、所定の曲率半径を有することができる。マイクロレンズ３４０は光透過性樹脂で形成されることができる。
【0127】
マイクロレンズ３４０を形成した後、マイクロレンズ３４０の上面をコンフォーマルに覆うパッシベーション膜３５０が形成されることができる。パッシベーション膜３５０は、例えば無機酸化物で形成されることができる。
【0128】
【0129】
【0130】
ピクセルアレイ領域Ｒ１は互いに交差する第１方向Ｄ１及び第２方向Ｄ２に沿って２次元的に配列された複数の単位ピクセルＰを含むことができる。単位ピクセルＰの各々は光電変換素子及び読出し素子を含むことができる。ピクセルアレイ領域Ｒ１の単位ピクセルＰの各々で入射光（ｉｎｃｉｄｅｎｔ ｌｉｇｈｔ）によって発生された電気的信号が出力されることができる。
【0131】
ピクセルアレイ領域Ｒ１は受光領域ＡＲ及び遮光領域ＯＢを含むことができる。遮光領域ＯＢは、平面視において受光領域ＡＲを囲むことができる。言い換えれば、遮光領域ＯＢが、平面視において受光領域ＡＲの上下及び左右に配置されることができる。遮光領域ＯＢには光が入射されない基準ピクセルが提供され、基準ピクセルＰで発生する基準電荷量を基準に受光領域ＡＲの単位ピクセルＰでセンシングされる電荷量を比較することによって、単位ピクセルＰで感知される電気的信号サイズを算出することができる。
【0132】
パッド領域Ｒ２に制御信号及び光電信号等を入出力するのに利用される複数の導電パッドＣＰが配置されることができる。パッド領域Ｒ２は外部素子との電気的接続が容易になるように、平面視においてピクセルアレイ領域Ｒ１を囲むことができる。導電パッドＣＰは単位ピクセルＰで発生した電気的信号を外部装置に入出力することができる。
【0133】
センサーチップ１は、先に説明したように、垂直方向に、読出し回路層２０と光透過層３０との間の光電変換層１０を含むことができる。
【0134】
センサーチップ１の光電変換層１０は、先に説明したように、半導体基板１０１、ピクセル領域を定義する第１及び第２ピクセル分離構造体ＰＩＳ１、ＰＩＳ２、及びピクセル領域内に提供された光電変換領域ＰＤを含むことができる。ここで、半導体基板１０１は先に説明した実施形態のエピタキシャル層に該当することができる。
【0135】
受光領域ＡＲでセンサーチップ１は先に説明されたイメージセンサーと同一な技術的特徴を含むことができる。
【0136】
第１及び第２ピクセル分離構造体ＰＩＳ１、ＰＩＳ２が遮光領域ＯＢの半導体基板１０１内に配置されることができる。第１ピクセル分離構造体ＰＩＳ１の中で一部は遮光領域ＯＢでコンタクトプラグＰＬＧと連結されることができる。
【0137】
ギャップフィル誘電膜１２３は受光領域ＡＲで遮光領域ＯＢ及びパッド領域Ｒ２に延長されることができる。
【0138】
遮光領域ＯＢで、遮光パターンＯＢＰがギャップフィル誘電膜１２３上に配置されることができる。遮光パターンＯＢＰは遮光領域ＯＢに提供された光電変換領域ＰＤに光が入射されることを遮断することができる。遮光領域ＯＢの基準ピクセル領域で光電変換領域ＰＤは光電信号を出力せず、ノイズ信号を出力することができる。前記ノイズ信号は熱発生又は暗電流等によって生成される電子によって発生することができる。遮光パターンＯＢＰは、例えばタングステン、銅、アルミニウム、又はこれらの合金のような金属を含むことができる。
【0139】
保護膜３２０はアクティブピクセルセンサーアレイ領域Ｒ１でパッド領域Ｒ２に延長されることができる。保護膜３２０は遮光パターンＯＢＰの上面を覆うことができる。
【0140】
フィルタリング膜ＦＬが遮光領域ＯＢで保護膜３２０を覆うことができる。フィルタリング膜ＦＬはカラーフィルター３３０と異なる波長の光を遮断することができる。例えば、フィルタリング膜ＦＬは赤外線を遮断することができる。フィルタリング膜ＦＬはブルーカラーフィルターを含むことができるが、これに制約されない。
【0141】
遮光領域ＯＢで、第１貫通導電パターン５１０が半導体基板１０１を貫通して読出し回路層２０の金属配線２２１及びロジックチップ２の配線構造体１１１１と電気的に連結されることができる。第１貫通導電パターン５１０は互いに異なるレベルに位置する第１底面及び第２底面を有することができる。第１埋め込みパターン５１１が第１貫通導電パターン５１０の内部に提供されることができる。第１埋め込みパターン５１１は低屈折物質を含み、絶縁特性を有することができる。
【0142】
パッド領域Ｒ２で、半導体基板１０１の第２面１００ｂに導電パッドＣＰが提供されることができる。導電パッドＣＰは半導体基板１０１の第２面１００ｂ内に埋め込まれることができる。一例として、導電パッドＣＰはパッド領域Ｒ２で半導体基板１０１の第２面１００ｂに形成されたパッドトレンチ内に提供されることができる。導電パッドＣＰはアルミニウム、銅、タングステン、チタニウム、タンタル、又はこれらの合金のような金属を含むことができる。イメージセンサーの実装工程で、ボンディングワイヤが導電パッドＣＰにボンディングされることができる。導電パッドＣＰはボンディングワイヤを通じて外部装置と電気的に連結されることができる。
【0143】
パッド領域Ｒ２で、第２貫通導電パターン５２０が半導体基板１０１を貫通してロジックチップ２の配線構造体１１１１と電気的に連結されることができる。第２貫通導電パターン５２０は半導体基板１０１の第２面１００ｂ上に延長されて導電パッドＣＰと電気的に連結されることができる。第２貫通導電パターン５２０の一部が導電パッドＣＰの底面及び側壁を覆うことができる。第２埋め込みパターン５２１が第２貫通導電パターン５２０の内部に提供されることができる。第２埋め込みパターン５２１は低屈折物質を含み、絶縁特性を有することができる。パッド領域Ｒ２で、第１及び第２ピクセル分離構造体ＰＩＳ１、ＰＩＳ２が第２貫通導電パターン５２０の周囲に提供されることができる。
【0144】
ロジックチップ２はロジック半導体基板１０００、ロジック回路ＴＲ、ロジック回路と連結される配線構造体１１１１、及びロジック層間絶縁膜１１００を含むことができる。ロジック層間絶縁膜１１００の中で最上層膜はセンサーチップ１の読出し回路層２０と接合されることができる。ロジックチップ２は第１貫通導電パターン５１０及び第２貫通導電パターン５２０を通じてセンサーチップ１と電気的に連結されることができる。
【0145】
一例では、センサーチップ１とロジックチップ２は第１及び第２貫通導電パターンを通じて互いに電気的に連結されることと説明したが、本発明はこれに制限されない。
【0146】
図１７に図示された実施形態によれば、図１６に図示された第１及び第２貫通導電パターンは省略されることができ、センサーチップとロジックチップの最上部メタル層に提供されるボンディングパッドを互いに直接接合させることによって、センサーチップとロジックチップが電気的に連結されてもよい。
【0147】
詳細に、イメージセンサーのセンサーチップ１は読出し回路層２０の最上部メタル層に提供された第１ボンディングパッドＢＰ１を含むことができ、ロジックチップ２は配線構造体１１１の最上層メタル層に提供された第２ボンディングパッドＢＰ２を含むことができる。第１及び第２ボンディングパッドＢＰ１、ＢＰ２は、例えばタングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン窒化物（ＷＮ）、タンタル窒化物（ＴａＮ）、及びチタニウム窒化物（ＴｉＮ）の中で少なくとも１つを含むことができる。
【0148】
センサーチップ１の第１ボンディングパッドＢＰ１とロジックチップ２の第２ボンディングパッドＢＰ２はハイブリッドボンディング（ｈｙｂｒｉｄ ｂｏｎｄｉｎｇ）方式に互いに直接電気的に連結されることができる。ハイブリッドボンディングとは同種物質を含む２つの構成物がそれらの界面で融合するボンディングを意味する。例えば、第１及び第２ボンディングパッドＢＰ１、ＢＰ２が銅（Ｃｕ）で構成された場合、銅（Ｃｕ）－銅（Ｃｕ）ボンディングによって物理学及び電気的に連結されることができる。また、センサーチップ１の絶縁膜表面とロジックチップ２の絶縁膜表面が誘電体－誘電体ボンディングによって接合されることができる。
【0149】
以上、添付された図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者は本発明がその技術的思想や必須の特徴を変更しなくとも他の具体的な形態に実施されることができることを理解することができる。したがって、以上で記述した実施形態はすべての面で例示的なものであり、限定的ではないことと理解しなければならない。
【符号の説明】
【0150】
１０ 光電変換層
２０ 読出し回路層
３０ 光透過層
１０１ 半導体基板
１０５ 素子分離膜
３１０ 格子構造体
３２０ 保護膜
３３０ カラーフィルター
３４０ マイクロレンズ
３５０ パッシベーション膜３５０
ＡＧ エアギャップ
ＣＲ 中心領域
ＤＰＲ ダミーピクセル領域
ＥＲ エッジ領域
ＦＤ フローティング拡散領域
ＧＩＬ ゲート絶縁膜
ＰＤ 光電変換領域
ＰＩＳ１、ＰＩＳ２ ピクセル分離構造体
ＰＲ ピクセル領域
ＴＧ トランスファーゲート電極
２０ 読出し回路層
３０ 光透過層
１０１ 半導体基板
１０５ 素子分離膜
３１０ 格子構造体
３２０ 保護膜
３３０ カラーフィルター
３４０ マイクロレンズ
３５０ パッシベーション膜３５０
ＡＧ エアギャップ
ＣＲ 中心領域
ＤＰＲ ダミーピクセル領域
ＥＲ エッジ領域
ＦＤ フローティング拡散領域
ＧＩＬ ゲート絶縁膜
ＰＤ 光電変換領域
ＰＩＳ１、ＰＩＳ２ ピクセル分離構造体
ＰＲ ピクセル領域
ＴＧ トランスファーゲート電極
【図1】
【図2】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図3F】
【図3G】
【図3H】
【図3I】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】