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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022015197
(43)【公開日】2022-01-21
(54)【発明の名称】デバッグ用インサーキットエミュレータ装置
(51)【国際特許分類】
G06F 11/36 20060101AFI20220114BHJP
【ＦＩ】
G06F11/36 152
【審査請求】未請求
【請求項の数】5
【出願形態】ＯＬ
(21)【出願番号】P 2020117882
(22)【出願日】2020-07-08
(71)【出願人】
【識別番号】591107481
【氏名又は名称】株式会社エルイーテック
(74)【代理人】
【識別番号】100094569
【弁理士】
【氏名又は名称】田中 伸一郎
(74)【代理人】
【識別番号】100103610
【弁理士】
【氏名又は名称】▲吉▼田 和彦
(74)【代理人】
【識別番号】100109070
【弁理士】
【氏名又は名称】須田 洋之
(74)【代理人】
【識別番号】100067013
【弁理士】
【氏名又は名称】大塚 文昭
(74)【代理人】
【識別番号】100086771
【弁理士】
【氏名又は名称】西島 孝喜
(74)【代理人】
【識別番号】100109335
【弁理士】
【氏名又は名称】上杉 浩
(74)【代理人】
【識別番号】100120525
【弁理士】
【氏名又は名称】近藤 直樹
(74)【代理人】
【識別番号】100139712
【弁理士】
【氏名又は名称】那須 威夫
(74)【代理人】
【識別番号】100158551
【弁理士】
【氏名又は名称】山崎 貴明
(72)【発明者】
【氏名】井之川 晋一
【テーマコード（参考）】
5B042
【Ｆターム（参考）】
5B042GA33
5B042HH03
5B042HH30
5B042JJ43
5B042MA10
5B042MB04
5B042MC03
5B042MC05
5B042MC35
5B042NN13
5B042NN14
5B042NN16
(57)【要約】
【課題】ＩＣＥがＣＰＵ動作時の詳細なプロセッサのステート情報を提供することにより、プロセッサを用いたプログラムデバッグをより確実かつ迅速に行うことが求められている。
【解決手段】プロセッサに接続されたインサーキットエミュレータ装置は、コンピュータプログラムを動作させるためのワークメモリーの領域を少なくとも有する第１の記録装置と、前記コンピュータプログラムに基づいて動作する前記プロセッサのステート及び前記ステートに関連するアドレスを受信するプロセッサアクセス検出部と、前記ステート及び前記アドレスを記憶する第２の記録装置と、を備え、前記ステートは、前記プロセッサのスタックメモリーがリード及びライトされたことを示す情報を少なくとも含むことができる。
【選択図】図１
【解決手段】プロセッサに接続されたインサーキットエミュレータ装置は、コンピュータプログラムを動作させるためのワークメモリーの領域を少なくとも有する第１の記録装置と、前記コンピュータプログラムに基づいて動作する前記プロセッサのステート及び前記ステートに関連するアドレスを受信するプロセッサアクセス検出部と、前記ステート及び前記アドレスを記憶する第２の記録装置と、を備え、前記ステートは、前記プロセッサのスタックメモリーがリード及びライトされたことを示す情報を少なくとも含むことができる。
【選択図】図１
【特許請求の範囲】
【請求項1】
プロセッサに接続されたインサーキットエミュレータ装置であって、
コンピュータプログラムを動作させるためのワークメモリーの領域を少なくとも有する第１の記録装置と、
前記コンピュータプログラムに基づいて動作する前記プロセッサのステート及び前記ステートに関連するアドレスを受信するプロセッサアクセス検出部と、
前記ステート及び前記アドレスを記憶する第２の記録装置と、
を備え、
前記ステートは、前記プロセッサのスタックメモリーがリード及びライトされたことを示す情報を少なくとも含む、装置。
コンピュータプログラムを動作させるためのワークメモリーの領域を少なくとも有する第１の記録装置と、
前記コンピュータプログラムに基づいて動作する前記プロセッサのステート及び前記ステートに関連するアドレスを受信するプロセッサアクセス検出部と、
前記ステート及び前記アドレスを記憶する第２の記録装置と、
を備え、
前記ステートは、前記プロセッサのスタックメモリーがリード及びライトされたことを示す情報を少なくとも含む、装置。
【請求項2】
前記第２の記録装置は、前記ステート及び前記アドレスに関連する時間情報をさらに記憶する、請求項１に記載の装置。
【請求項3】
前記第１の記録装置及び前記第２の記録装置のメモリーマップが同じである、請求項１に記載の装置。
【請求項4】
前記第２の記録装置は、前記ステート及び前記アドレスに関連するデータをさらに記憶する、請求項１又は２に記載の装置。
【請求項5】
請求項１～４に何れか一つに記載の装置から前記ステートに関する情報を受信し、表示するコンピュータ装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、デバッグ用インサーキットエミュレータ装置に関する。
【背景技術】
【0002】
マイクロコンピュータシステムの開発において、プロセッサ（中央処理装置（ＣＰＵ）とも称される）またはプロセッサを内蔵したチップのインサーキットエミュレータ（ＩＣＥ）を用いてプログラムのデバッグ作業が行われている。従来、ＩＣＥでは、プログラムデバッグのために、プロセッサのレジスタ内容表示やアクセスするメモリーの内容を表示する機能が知られている。さらに、特許文献１には、メモリーへのリード及びライトなどのプロセッサのステートを提供する機能が開示されている（図２）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２００５－１８２５７３号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
従来のＩＣＥは、ＣＰＵのバスを用いてメモリーに対する命令のフェッチ、並びに、リード及びライトに関するステートを取得できた。しかしながら、従来技術において、より詳細な情報、特に、メモリーにアクセスするＣＰＵに関するプロセッサのステート（内部動作状態）が提供されないことから、デバッグ作業の内容によっては、従来のＩＣＥで提供される情報はデバッグ作業を行うために十分に詳細な情報では無かった。特に、スタックメモリーに関するプロセッサのステータスが取得できなかったことから、従来、スタックによる領域への書き換えの暴走、不正プログラムによるメモリーアクセスは検出が難しかった。
【0005】
ＩＣＥがＣＰＵ動作時の詳細なプロセッサのステート情報を提供することにより、プロセッサを用いたプログラムデバッグをより確実かつ迅速に行うことが求められている。
【課題を解決するための手段】
【0006】
本発明の実施例による、プロセッサに接続されたインサーキットエミュレータ装置は、コンピュータプログラムを動作させるためのワークメモリーの領域を少なくとも有する第１の記録装置と、前記コンピュータプログラムに基づいて動作する前記プロセッサのステート及び前記ステートに関連するアドレスを受信するプロセッサアクセス検出部と、前記ステート及び前記アドレスを記憶する第２の記録装置と、を備え、前記ステートは、前記プロセッサのスタックメモリーがリード及びライトされたことを示す情報を少なくとも含むことができる。
【0007】
本発明の実施例によるインサーキットエミュレータ装置において、前記第２の記録装置は、前記ステート及び前記アドレスに関連する時間情報をさらに記憶する。
【0008】
本発明の実施例によるインサーキットエミュレータ装置において、前記第１の記録装置及び前記第２の記録装置のメモリーマップが同じである。
【0009】
本発明の実施例によるインサーキットエミュレータ装置において、前記第２の記録装置は、前記ステート及び前記アドレスに関連するデータをさらに記憶する。
【図面の簡単な説明】
【0010】
【図1】インサーキットエミュレータ、開発基板、及びホストコンピュータ装置を含むインサーキットエミュレータシステムを示す。
【図2】プロセッサの状態（ステート）とその遷移を示す。
【図3a】プロセッサの状態を実際の命令に基づいて示す。
【図3b】プロセッサの状態を実際の命令に基づいて示す。
【図3c】プロセッサの状態を実際の命令に基づいて示す。
【図3d】プロセッサの状態を実際の命令に基づいて示す。
【図3e】プロセッサの状態を実際の命令に基づいて示す。
【図4】セキュリティ機能を実現するＩＣＥにおける周辺ロジックの詳細を示す。
【図5】ＩＣＥのリセットの処理フローを示す。
【図6】記憶装置及び周辺ロジックのメモリー空間のメモリーマップの例を示す。
【図7】プロセッサのレジスタバンクにおけるレジスタを示す。
【図8】ホストコンピュータ装置において、レジスタバンクの情報を表示及び更新するためのユーザインタフェースを示す。
【発明を実施するための形態】
【0011】
インサーキットエミュレータの構成
図１は、インサーキットエミュレータ１１５、開発基板１１０、及びホストコンピュータ装置１２０を含むインサーキットエミュレータを用いたシステム１００を示す。インサーキットエミュレータを用いたシステム１００は、開発基板１１０、インサーキットエミュレータ（ＩＣＥ、Ｉｎ－Ｃｉｒｃｕｉｔ Ｅｍｕｌａｔｏｒ）１１５、及びホストコンピュータ装置１２０を備える。インサーキットエミュレータ１１５は、プロセッサ１０５、インサーキットエミュレータ制御ユニット１８０、周辺ロジック２５、記憶装置２４、外部バスインタフェース２６、カバレッジ記録用メモリー１９、トレース記録用メモリー２０、リアルタイムモニタ用メモリー１８、及びホストコンピュータ装置用インタフェース２１を含む。
図１は、インサーキットエミュレータ１１５、開発基板１１０、及びホストコンピュータ装置１２０を含むインサーキットエミュレータを用いたシステム１００を示す。インサーキットエミュレータを用いたシステム１００は、開発基板１１０、インサーキットエミュレータ（ＩＣＥ、Ｉｎ－Ｃｉｒｃｕｉｔ Ｅｍｕｌａｔｏｒ）１１５、及びホストコンピュータ装置１２０を備える。インサーキットエミュレータ１１５は、プロセッサ１０５、インサーキットエミュレータ制御ユニット１８０、周辺ロジック２５、記憶装置２４、外部バスインタフェース２６、カバレッジ記録用メモリー１９、トレース記録用メモリー２０、リアルタイムモニタ用メモリー１８、及びホストコンピュータ装置用インタフェース２１を含む。
【0012】
インサーキットエミュレータを用いたシステム１００において、ＩＣＥ１１５は、ホストコンピュータ装置用インタフェース２１を介してホストコンピュータ装置１２０に接続される。ホストコンピュータ装置用インタフェース２１は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）や、ＵＡＲＴ （Ｕｎｉｖｅｒｓａｌ Ａｓｙｎｃｈｒｏｎｏｕｓ Ｒｅｃｅｉｖｅｒ／Ｔｒａｎｓｍｉｔｔｅｒ）、及びＳＰＩ（Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ）などを用いて実現される。
【0013】
ＩＣＥ１１５は、さらに、接続ケーブル２７を介して開発ターゲットとなる基板１１０に接続される。接続ケーブル２７は、周辺ロジック２５の外部バスインタフェース２６に接続されており、接続ケーブル２７の基板１１０に接続される端部（周辺ロジック２５側端部の反対側の端部）は、コネクタ（図示せず）を有する。接続ケーブル２７のコネクタは、基板１１０のプロセッサまたはプロセッサを内蔵したチップが有するソケット（図示せず）を受け入れる。プログラム開発者は、開発基板１１０のソケットにおけるチップ挿入部をＩＣＥ１１５のコネクタに差し込むことによって、プロセッサ１０５またはプロセッサを含むチップで動作するプログラムのデバッグを行うことが可能となる。
【0014】
プロセッサ１０５は、バスコントローラ４、状態遷移制御部５、複数のレジスタ群を内蔵するレジスタバンク８、及びレジスタバンク制御部２９を有する。状態遷移制御部５は、後述するプロセッサ１０５の内部状態遷移を管理し、プロセッサ１０５の動作状態を決定するとともに、制御ユニット及び命令デコーダ（図示せず）、並びに、バスコントローラ４の動作指示を行う。レジスタバンク制御部２９は、実行時に用いられるレジスタバンク８におけるレジスタ群の一つを選択及び特定する。プロセッサ１０５は、レジスタバンク８を有することから、第１のレジスタ群に対する処理１と第２のレジスタ群に対する処理２の独立性が維持され、第１の処理と第２の処理の切替が迅速に行われる。
【0015】
状態遷移制御部５は、さらに、命令のフェッチや、メモリーのリード及びライトなどの状態を含むプロセッサステート（状態）６、及び、当該命令の最終サイクル（Ｌａｓｔ Ｉｎｓｔｒｕｃｔｉｏｎ Ｃｙｃｌｅ、ＬＩＣ）を示す情報７をプロセッサアクセス検出部９に出力する。
【0016】
バスコントローラ４は、アドレスデータ、バスデータ、及びリード／ライト制御信号を、ＩＣＥ１１５のバス（アドレスバス１、データバス２、及びリード／ライト制御信号バス３）とバスセレクタ２３とを介して記憶装置２４及び周辺ロジック２５に送信する。さらに、プロセッサ１０５のバスコントローラ４からのアドレスデータ及びバスデータは、ＩＣＥ制御ユニット１８０のプロセッサアクセス検出部９に送信される。
【0017】
ＩＣＥ制御ユニット１８０は、プロセッサ１０５のレジスタバンク８の情報を入出力することができる。具体的には、プロセッサ１０５のレジスタバンク８は、ＩＣＥ制御ユニット１８０のプロセッサレジスタアクセス制御部１０からレジスタバンクアドレス信号（Ｒｅｇｉｓｔｅｒ Ｂａｎｋ Ａｄｄｒｅｓｓ，ｒｂ＿ａｄｒ）、レジスタバンクリード／ライト信号（Ｒｅｇｉｓｔｅｒ Ｂａｎｋ Ｒｅａｄ／Ｗｒｉｔｅ，ｒｂ＿ｒｗ）を、プロセッサレジスタアクセス制御部１０からの制御によりレジスタバンクデータ出力信号（Ｒｅｇｉｓｔｅｒ Ｂａｎｋ Ｄａｔａ Ｏｕｔ，ｒｂ＿ｄｏ）とレジスタバンクデータ入力信号（Ｒｅｇｉｓｔｅｒ Ｂａｎｋ Ｄａｔａ Ｉｎ，ｒｂ＿ｄｉ）を介してプロセッサレジスタアクセス制御部１０よりアクセスができる。
【0018】
レジスタバンクリード／ライト信号（ｒｂ＿ｒｗ）がライト信号の場合、レジスタバンク８は、レジスタバンクアドレス信号（ｒｂ＿ａｄｒ）のアドレスにライトすべきレジスタバンクのデータを、レジスタバンクデータ入力信号（ｒｂ＿ｄｉ）を介してプロセッサレジスタアクセス制御部１０から受信する。レジスタバンクリード／ライト信号（ｒｂ＿ｒｗ）がリード信号の場合、レジスタバンク８は、レジスタバンクアドレス信号（ｒｂ＿ａｄｒ）のアドレスにリードすべきレジスタバンクのデータを、レジスタバンクデータ出力信号（ｒｂ＿ｄｏ）を介してプロセッサレジスタアクセス制御部１０に送信する。プロセッサレジスタアクセス制御部１０によりアクセスされるレジスタバンク８の情報は、ＩＣＥ制御ユニット１８０の内部バスを介してホストコンピュータ装置用インタフェース２１経由でホストコンピュータ装置１２０に提供され、ホストコンピュータ装置１２０は、レジスタバンク８の情報を表示更新する。レジスタバンクデータのアクセスは１バイトのレジスタ単位に行うが複数のレジスタ単位で行っても良い。プロセッサ１０５のレジスタバンク８のレジスタへのリード／ライトタイミングはレジスタバンクリード／ライト信号（ｒｂ＿ｒｗ）の立上りまたは立下りであっても良いし、プロセッサ１０５内の別クロックであっても良い。
【0019】
開発基板１１０は、ＩＣＥ１１５から接続ケーブル２７のコネクタ（図示せず）を受けるソケット（図示せず）を有する。ＩＣＥ１１５のコネクタを開発基板１１０のソケットに差し込むことによって、ＩＣＥ１１５は、外部バスインタフェース２６に接続された接続ケーブル２７を介して、開発基板１１０に接続される。これにより、ＩＣＥ１１５の内部のプロセッサ１０５、ＩＣＥ制御ユニット１８０、周辺ロジック２５、及び記憶装置２４は、開発基板に実装されたプロセッサまたはプロセッサを含むチップをエミュレートすることができる。他の実施例において、開発基板１１０及びＩＣＥ１１５が、それぞれ、コネクタ及びソケットを有していてもよい。
【0020】
ＩＣＥ１１５は、バスセレクタ２３、記憶装置２４、及び、接続ケーブル２７に接続されている周辺ロジック２５を有する。記憶装置２４、及び周辺ロジック２５は、バスセレクタ２３を介してプロセッサ１０５及びＩＣＥ制御ユニット１８０に接続されている。
【0021】
記憶装置２４は、ＩＣＥ１１５がエミュレーションを実行している時にプロセッサ１０５がアクセスするメモリーを含む。記憶装置２４において、エミュレートされるチップに内蔵される又は開発基板１１０に実装されるＲｅａｄ Ｏｎｌｙ Ｍｅｍｏｙ（ＲＯＭ）及び／又はＲａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（ＲＡＭ）がエミュレーションされる。ＲＯＭがプロセッサ１０５からアクセスされる場合、ＲＯＭは、プロセッサ１０５を動作させるためのコンピュータプログラムを記憶し、ＲＡＭは、コンピュータプログラムを動作させるためにワークメモリーとして用いられる。ＲＯＭがＩＣＥ制御ユニット１８０からアクセスされる場合、ＲＯＭは、書き込み可能であり、ホストコンピュータ装置１２０から送られたデバッグ対象の実行プログラムを書き込むことができる。記憶装置２４及び周辺ロジック２５は、アドレスバス１、データバス２、及びリード／ライト制御信号バス３を含むバス、並びに、バスセレクタ２３を介して、プロセッサ１０５に接続される。
【0022】
バスセレクタ２３は、プロセッサ１０５、記憶装置２４、周辺ロジック２５及びＩＣＥ制御ユニット１８０のアドレスバス、データバス、制御信号を選択して接続する。ＩＣＥ１１５は、ホストコンピュータ装置１２０の操作又は外部入力１８５の信号により、プロセッサ１０５を実行中から停止中（ブレイク中）の状態又はその逆の状態にすることができ、さらに、ブレイク条件を検出すると、プロセッサ１０５を実行中から停止中の状態にする。ＩＣＥ制御ユニット１８０のブレイク検出部１１は、外部入力１８５の信号、及びブレイク条件が満たされたことのいずれか一つを検出したことに応じて、プロセッサ１０５の状態を変化させるための信号であるＢｒｅａｋ＿ａｃｔ信号を、プロセッサ１０５とバスセレクタ２３に送信する。例えば、Ｂｒｅａｋ＿ａｃｔ信号が‘ＬＯＷ’信号出力中は実行中とし、Ｂｒｅａｋ＿ａｃｔ信号が‘ＨＩＧＨ’信号を出力されている間を停止中とすることができる。
【0023】
実行中おいて、バスセレクタ２３が、プロセッサ１０５、記憶装置２４、及び周辺ロジック２５のアドレスバス、データバス、及び制御信号を選択し接続することにより、プロセッサ１０５は、記憶装置２４及び周辺ロジック２５を制御する。一方、停止中において、バスセレクタ２３が、ＩＣＥ制御ユニット１８０、記憶装置２４、及び周辺ロジック２５のアドレスバス、データバス、及び制御信号を選択し接続することにより、ＩＣＥ制御ユニット１８０は、記憶装置２４及び周辺ロジック２５を制御する。
【0024】
したがって、バスセレクタ２３は、実行中において、プロセッサ１０５に接続されたアドレスバス１、データバス２、及び制御信号バス３を記憶装置２４、及び周辺ロジック２５に接続し、停止中において、制御ユニット１８０に接続されたアドレスバス３１、データバス３２、及び制御信号バス３３を記憶装置２４、及び周辺ロジック２５に接続する。これにより、停止中において、ホストコンピュータ装置１２０は、その操作により、記憶装置２４、及び周辺ロジック２５の内容を表示更新することができる。停止中のプロセッサ１０５は、バスセレクタにより、記憶装置２４、及び周辺ロジック２５から切り離されている（プロセッサ１０５及びＩＣＥ制御ユニット１８０はバスセレクタ２３を介して接続されていない）が、レジスタバンク８はバスを介さずアクセスできる、すなわち、ＩＣＥ制御ユニット１８０のプロセッサレジスタアクセス制御部１０が、プロセッサ１０５のレジスタバンク８にアクセスするため、ホストコンピュータ装置１２０は、その操作により、レジスタバンク８の内容を表示更新することができる。
【0025】
ＩＣＥ１１５は、さらに、ＩＣＥ制御ユニット１８０、カバレッジ記録用メモリー１９、トレース記録用メモリー２０、リアルタイムモニタ用メモリー１８、ホストコンピュータ装置用インタフェース２１及びＩＣＥバス（アドレスバス３１、データバス３２、及びリード／ライト制御信号バス３３）を有する。カバレッジ記録用メモリー１９は、記憶装置２４などのメモリーにどのようなアクセスが実行されたかについての履歴の情報を格納する。トレース記録用メモリー２０は、ＩＣＥ１１５が実行するプロセッサ１０５の動作トレースなどの機能に必要な情報を格納するために用いられる。例えば、トレース記録用メモリー２０は、トレース履歴、タイミング、及びトレースの結果を記憶する。リアルタイムモニタ用メモリー１８は、記憶装置２４及び周辺ロジック２５のメモリーと同じメモリー空間（同じアドレスマッピング）を有し、プロセッサが実行中であるときの記憶装置２４及び周辺ロジック２５のメモリーのアクセス内容を記録する。具体的には、メモリーアクセスバス制御部１２は、プロセッサが実行中であるとき、プロセッサアクセス検出部９がアドレスバス１、データバス２、及びプロセッサステート６を介して取得した情報をリアルタイムモニタ用メモリー１８に記録する。これにより、ホストコンピュータ装置２１は、実行中において、記憶装置２４のＲＡＭ及び周辺回路２５のレジスタに記録されるべき内容をリアルタイムで読み取ることができる。ホストコンピュータ装置用インタフェース２１は、ホストコンピュータ装置１２０をＩＣＥ１１５に接続させ、ホストコンピュータ装置１２０及びＩＣＥ１１５間における操作コマンドの送受信を行う。ホストコンピュータ装置用インタフェース２１は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）や、ＵＡＲＴ （Ｕｎｉｖｅｒｓａｌ Ａｓｙｎｃｈｒｏｎｏｕｓ Ｒｅｃｅｉｖｅｒ／Ｔｒａｎｓｍｉｔｔｅｒ）、及びＳＰＩ（Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ）などを用いて実現される。
【0026】
図６は、記憶装置２４及び周辺ロジック２５のメモリー空間のメモリーマップの例を示す。メモリーマップにおいて、アドレス「００００」から「ｘｘｘ１」はコンピュータプログラムを記録するための領域であるユーザＲＯＭ領域であり、「ｘｘｘ２」から「ｘｘｘ３」は未使用領域であり、「ｘｘｘ４」から「ｘｘｘ５」はワークメモリーとして機能するユーザＲＡＭ領域であり、「ｘｘｘ６」から「ｘｘｘ７」は周辺ロジック２５が用いるレジスタとして機能する周辺機能設定・制御レジスタ領域であり、「ｘｘｘ７」から「ＦＦＦＦ」はアドレスを基板１１０のチップセレクトに変換するのに必要な情報の領域である。カバレッジ記録用メモリー１９及びリアルタイムモニタ用メモリー１８それぞれのメモリーマップは、図６で示されるメモリーマップと同様とすることができる。プロセッサアクセス検出部９の機能として、メモリーマップ上のアドレス領域に未使用、ＲＯ（ＲｅａｄＯｎｌｙ）、ＲＷ（Ｒｅａｄ／Ｗｒｉｔｅ可）等の属性を割り振ることができる。プロセッサアクセス検出部９は、アドレス「００００」から「ｘｘｘ１」はＲＯ、「ｘｘｘ２」から「ｘｘｘ３」は未使用、「ｘｘｘ４」から「ｘｘｘ５」はＲＷ、「ｘｘｘ６」から「ｘｘｘ７」はＲＷ、「ｘｘｘ７」から「ＦＦＦＦ」はＲＷに割り振り設定を行い、属性以外のアクセスを行ったらメモリーアクセス違反（メモリーバイオレーション）として検出することもできる。
【0027】
ＩＣＥ制御ユニット１８０は、プロセッサアクセス検出部９、プロセッサレジスタアクセス制御部１０、ブレイク検出部１１、メモリーアクセスバス制御部１２、カバレッジ解析部１３、トレース記録用メモリー制御部１６、トレースデータ収集部１４、時間測定部１５、及び、操作制御部２８を有する。各回路は、ＩＣＥ制御ユニット１８０内において、バスを介して接続されている。各回路の機能については、以下に、ＩＣＥの機能とともに説明する。
【0028】
ホストコンピュータ装置１２０は、デバッグに関する情報を、ホストコンピュータ装置用インタフェース２１を介してＩＣＥ１１５に送受信する。例えば、カバレッジ機能に関する情報及びトレースに関する情報が、ホストコンピュータ装置１２０とＩＣＥ１１５との間で送信される。カバレッジ機能に関する情報は、少なくとも、カバレッジ測定の開始／終了や、カバレッジの表示対象とするメモリーの範囲などを示す情報を含む。トレースに関する情報は、例えば、トレース測定の開始／終了、トレースに使用するためのメモリーのサイズ、トレースモード、トレースのサンプリング条件、及びトレースポイントなどを示す情報を含む。ＩＣＥ１１５は、ホストコンピュータ装置１２０から受信したカバレッジ機能に関する情報及びトレースに関する情報に基づいて動作する。
【0029】
ＩＣＥの基本動作
ユーザは、まず、ホストコンピュータ装置１２０及び基板１１０をＩＣＥ１１５に接続する。これにより、ホストコンピュータ装置１２０は、基板１１０及びプロセッサ１０５を動作させるためのコンピュータプログラムを、記憶装置２４のＲＯＭにロードすることができる。
ユーザは、まず、ホストコンピュータ装置１２０及び基板１１０をＩＣＥ１１５に接続する。これにより、ホストコンピュータ装置１２０は、基板１１０及びプロセッサ１０５を動作させるためのコンピュータプログラムを、記憶装置２４のＲＯＭにロードすることができる。
【0030】
ホストコンピュータ装置１２０は、コンピュータプログラムをデバッグするための条件を設定することができる。例えば、コンピュータプログラムの実行を停止する（デバッグを停止する）条件であるブレイク条件や、トレースの範囲を定義するトレース範囲条件が設定される。
【0031】
ホストコンピュータ装置１２０は、デバッグの条件を定めた後、デバッグを開始することができる。ホストコンピュータ装置１２０は、所定のコンピュータプログラムを指定し、当該コンピュータプログラムを実行又はステップ実行する。ステップ実行において、コンピュータプログラムは、１バイト又は２バイト以上の所定の１命令として実行される。コンピュータプログラムのステップ実行の場合、コンピュータプログラムは、所定の命令ごとに停止（ブレイク）する。ブレイクの後、さらにステップ実行を行い、ステップ実行を繰り返すことにより、コンピュータプログラムの実行を確認することができる。この場合、プログラム実行の確認は、実行後のプロセッサ１０５におけるレジスタバンク８のレジスタ内容、フラグレジスタ内容、記憶装置２４内のメモリー内容、周辺ロジック２５内の周辺ロジックのレジスタ内容を用いて行われる。ユーザは、これらの内容が、期待とおりの内容となっているかを確認することによって、コンピュータプログラムのバグを発見することができる。
【0032】
コンピュータプログラムの実行は、ホストコンピュータ装置１２０により設定されたブレイク条件となるまで行われる。ブレイク条件の例は、所定アドレスの命令が実行されることや、所定アドレスのメモリーにアクセスされたことなどとすることができる。ブレイクの後、さらに実行を行い、コンピュータプログラムの実行を確認することができる。
【0033】
ブレイク検出部１１は、ステップ実行、ブレイク条件、及びブレイク信号を監視し、ブレイクを行うか否かを検出する。ブレイクを行うことが検出されると、ブレイク検出部１１は、Ｂｒｅａｋ＿ａｃｔ信号をプロセッサ１０５及びバスセレクタ２３に送信する。
【0034】
ＩＣＥ１１５のプロセッサアクセス検出部９は、実行中、アドレスバス１や、データバス２、プロセッサステート６などの情報を取得し、プロセッサレジスタアクセス制御部１０は、レジスタバンク８などの情報を取得する。リアルタイムモニタ用メモリー１８、カバレッジ記録用メモリー１９、及び／又は、トレース記録用メモリー２０の少なくとも一つは、プロセッサアクセス検出部９及びプロセッサレジスタアクセス制御部１０が取得したプロセッサの内部情報を記録する。これにより、ホストコンピュータ装置１２０は、ＩＣＥ１１５からプロセッサの内部情報を取得し、プロセッサ１０５の動作履歴や実行内容を表示することができる。
【0035】
ＩＣＥ１１５のバスセレクタ２３は、ブレイク中において、バスコントローラ４から記憶装置２４と周辺ロジック２５へのバス接続を、メモリーアクセスバス制御部１２から記憶装置２４と周辺ロジック２５へのバス接続に切り替えることから、ホストコンピュータ装置１２０は、記憶装置２４と周辺ロジック２５の情報も表示することができる。また、ホストコンピュータ装置１２０は、レジスタバンク８の情報を表示してもよい。さらに、ブレイク中において、ホストコンピュータ装置１２０は、記憶装置２４、周辺ロジック２５及び／又はレジスタバンク８の情報を更新することができる。
【0036】
以下において、特に説明がない場合、本実施例のプロセッサ１０５を８ビットプロセッサ、特に、インテル社の８０系プロセッサとして説明する。当業者であれば理解されるように、本実施例は、変更すべき点を変更することによって、他のビット数のプロセッサに適用することが可能である。なお、遊技機において、８ビットプロセッサが広く用いられていることから、本発明の実施例によるＩＣＥ１１５は、遊技機で用いられるプロセッサ１０５において、特に有用である。
【0037】
バスラインの監視とＩＣＥの表示内容
本発明の実施例によるＩＣＥは、従来のＩＣＥと同様に、バスラインの監視を行い、ブレイク条件の監視、メモリーカバレッジ、及びトレースといった処理もバスラインの監視で行っている。本発明の実施例によるＩＣＥは、さらに、プロセッサの内部ステートの監視も行っている。したがって、本発明の実施例によるＩＣＥは、リード（ＲＤ）、ライト（ＷＲ）、ＦＴ（命令フェッチ）だけであるバスラインのステートをプロセッサの内部ステートと組み合わせることにより、プロセッサバスアクセスの状態をより詳しく読み取ることができる。
本発明の実施例によるＩＣＥは、従来のＩＣＥと同様に、バスラインの監視を行い、ブレイク条件の監視、メモリーカバレッジ、及びトレースといった処理もバスラインの監視で行っている。本発明の実施例によるＩＣＥは、さらに、プロセッサの内部ステートの監視も行っている。したがって、本発明の実施例によるＩＣＥは、リード（ＲＤ）、ライト（ＷＲ）、ＦＴ（命令フェッチ）だけであるバスラインのステートをプロセッサの内部ステートと組み合わせることにより、プロセッサバスアクセスの状態をより詳しく読み取ることができる。
【0038】
プロセッサステートの遷移
図２は、プロセッサ１０５の状態（ステート）とその遷移を示す。リセット、命令（オペコード）フェッチ、メモリーリード（ＯＰＲ，ＤＳＰＲ，ＭＲ）、メモリーライト（ＭＷ）、スタックリード（ＳＲ）、スタックライト（ＳＷ）、割込み認識サイクル、及びＨＡＬＴは、プロセッサがバスを制御することによって実行される処理である。命令最終サイクル判定、命令デコード、レジスタリード、レジスタライト、及び実行（演算処理）は、プロセッサがバスを制御しないプロセッサ内部の処理である。したがって、バスの制御により実行される処理は、バスの監視により検知されるが、プロセッサ内部の処理は、バスラインには表れないため、バスを監視しても、検知されない。なお、メモリーリード（ＯＰＲ，ＤＳＰＲ，ＭＲ）は、ＯＰＲがオペランド、ＤＳＰがディスプレイスメント、ＭＲがメモリーリードを示す。図２において、プロセッサ１０５の状態遷移制御部５は、プロセッサの動作状態を決定し、プロセッサ１０５の動作を制御する。プロセッサ１０５の状態は、始めに、リセットされた後、命令最終サイクル判定ステートに遷移する（１）。このステートは、各命令サイクルの最後のステートであり、次の命令フェッチに遷移するかの判定と、割込みが発生しているかの判定とが行われる。次に、新たに命令がフェッチされるサイクルに遷移し（２）、命令フェッチ（ＦＴ）サイクルとなり命令のフェッチを行う。フェッチした命令が２バイト以上である場合、命令フェッチサイクル（ＦＴ）は２回以上繰り返される（例えば、命令が３バイトの場合、命令フェッチサイクル（ＦＴ）は３回繰り返される）。命令フェッチ（ＦＴ）サイクルが終わると、次に、命令デコードサイクルへ遷移する（３）。命令デコードサイクルでデコードされた命令に基づいて、各命令ごとに、下記の状態（ステート）に遷移し、命令が順次実行される。
図２は、プロセッサ１０５の状態（ステート）とその遷移を示す。リセット、命令（オペコード）フェッチ、メモリーリード（ＯＰＲ，ＤＳＰＲ，ＭＲ）、メモリーライト（ＭＷ）、スタックリード（ＳＲ）、スタックライト（ＳＷ）、割込み認識サイクル、及びＨＡＬＴは、プロセッサがバスを制御することによって実行される処理である。命令最終サイクル判定、命令デコード、レジスタリード、レジスタライト、及び実行（演算処理）は、プロセッサがバスを制御しないプロセッサ内部の処理である。したがって、バスの制御により実行される処理は、バスの監視により検知されるが、プロセッサ内部の処理は、バスラインには表れないため、バスを監視しても、検知されない。なお、メモリーリード（ＯＰＲ，ＤＳＰＲ，ＭＲ）は、ＯＰＲがオペランド、ＤＳＰがディスプレイスメント、ＭＲがメモリーリードを示す。図２において、プロセッサ１０５の状態遷移制御部５は、プロセッサの動作状態を決定し、プロセッサ１０５の動作を制御する。プロセッサ１０５の状態は、始めに、リセットされた後、命令最終サイクル判定ステートに遷移する（１）。このステートは、各命令サイクルの最後のステートであり、次の命令フェッチに遷移するかの判定と、割込みが発生しているかの判定とが行われる。次に、新たに命令がフェッチされるサイクルに遷移し（２）、命令フェッチ（ＦＴ）サイクルとなり命令のフェッチを行う。フェッチした命令が２バイト以上である場合、命令フェッチサイクル（ＦＴ）は２回以上繰り返される（例えば、命令が３バイトの場合、命令フェッチサイクル（ＦＴ）は３回繰り返される）。命令フェッチ（ＦＴ）サイクルが終わると、次に、命令デコードサイクルへ遷移する（３）。命令デコードサイクルでデコードされた命令に基づいて、各命令ごとに、下記の状態（ステート）に遷移し、命令が順次実行される。
【0039】
－レジスタリードステート
レジスタ内容を読み出す。読み出したデータは実行される次のステートで使われる。
レジスタ内容を読み出す。読み出したデータは実行される次のステートで使われる。
【0040】
－メモリーリード（ＯＰＲ，ＤＳＰＲ，ＭＲ）ステート
メモリーリード（ＯＰＲ，ＤＳＰＲ，ＭＲ）ステートは、メモリーリードステートの３つの状態のオペランドリード（ＯＰＲ）、ディスプレースメントリード（ＤＳＰＲ）及びメモリーリード（ＭＲ）を１つとして表す。メモリーリード（ＯＰＲ，ＤＳＰＲ，ＭＲ）が行われると、メモリーよりデータがリードされ、リードされたデータは、次のステートで使われる。リードすべきデータが２バイト以上である場合、メモリーリード（ＯＰＲ，ＤＳＰＲ，ＭＲ）ステートは２回以上繰り返される。メモリーリードステートにおいて、オペランドリード（ＯＰＲ）、ディスプレースメントリード（ＤＳＰＲ）及びメモリーリード（ＭＲ）の少なくとも一つが行われるが、フェッチした命令に応じて、ＯＰＲ，ＤＳＰＲ，ＭＲの少なくとも二以上の状態が交互に繰り返すこともある。
メモリーリード（ＯＰＲ，ＤＳＰＲ，ＭＲ）ステートは、メモリーリードステートの３つの状態のオペランドリード（ＯＰＲ）、ディスプレースメントリード（ＤＳＰＲ）及びメモリーリード（ＭＲ）を１つとして表す。メモリーリード（ＯＰＲ，ＤＳＰＲ，ＭＲ）が行われると、メモリーよりデータがリードされ、リードされたデータは、次のステートで使われる。リードすべきデータが２バイト以上である場合、メモリーリード（ＯＰＲ，ＤＳＰＲ，ＭＲ）ステートは２回以上繰り返される。メモリーリードステートにおいて、オペランドリード（ＯＰＲ）、ディスプレースメントリード（ＤＳＰＲ）及びメモリーリード（ＭＲ）の少なくとも一つが行われるが、フェッチした命令に応じて、ＯＰＲ，ＤＳＰＲ，ＭＲの少なくとも二以上の状態が交互に繰り返すこともある。
【0041】
－スタックリード（ＳＲ）ステート
スタックリードが行われると、スタックメモリーのデータがリードされる。フェッチした命令により、複数バイトのスタックメモリーがリードされる場合、このサイクルは、複数回繰り返される。リードしたデータは、次のステートで使われる。
スタックリードが行われると、スタックメモリーのデータがリードされる。フェッチした命令により、複数バイトのスタックメモリーがリードされる場合、このサイクルは、複数回繰り返される。リードしたデータは、次のステートで使われる。
【0042】
－ＨＡＬＴステート
ＨＡＬＴ命令実行中のサイクルにおいて、プロセッサ１０５は、ＨＡＬＴ状態となりＨＡＬＴサイクルを繰り返す。ＨＡＬＴサイクルには、割込み禁止状態ＤＩ（Ｄｉｓａｂｌｅ Ｉｎｔｅｒｒｕｐｔ）でのＨＡＬＴサイクルと、割込み許可状態ＥＩ（Ｅｎａｂｌｅ Ｉｎｔｅｒｒｕｐｔ）でのＨＡＬＴサイクルがある。ＤＩ状態のＨＡＬＴサイクルで割込みが入ると、命令フェッチサイクルに遷移し（２１）、次の命令フェッチを開始する（２２）。ＥＩ状態のＨＡＬＴサイクルで割込みが入ると、認識サイクルへ遷移し（２５）、割込み処理を開始する。
ＨＡＬＴ命令実行中のサイクルにおいて、プロセッサ１０５は、ＨＡＬＴ状態となりＨＡＬＴサイクルを繰り返す。ＨＡＬＴサイクルには、割込み禁止状態ＤＩ（Ｄｉｓａｂｌｅ Ｉｎｔｅｒｒｕｐｔ）でのＨＡＬＴサイクルと、割込み許可状態ＥＩ（Ｅｎａｂｌｅ Ｉｎｔｅｒｒｕｐｔ）でのＨＡＬＴサイクルがある。ＤＩ状態のＨＡＬＴサイクルで割込みが入ると、命令フェッチサイクルに遷移し（２１）、次の命令フェッチを開始する（２２）。ＥＩ状態のＨＡＬＴサイクルで割込みが入ると、認識サイクルへ遷移し（２５）、割込み処理を開始する。
【0043】
－メモリーライト（ＭＷ）ステート
データをメモリーにライトする。ライトするデータが２バイト以上の場合、メモリーライトは繰り返して実行される（図３において、メモリーライトのステートにおけるボックスの左側の矢印が繰り返しを示す）。
データをメモリーにライトする。ライトするデータが２バイト以上の場合、メモリーライトは繰り返して実行される（図３において、メモリーライトのステートにおけるボックスの左側の矢印が繰り返しを示す）。
【0044】
－スタックライト（ＳＷ）ステート
データをスタックメモリーへライトする。スタックライトにおいて、ライトするデータが２バイト以上の場合、スタックライトを２回以上繰り返す。
データをスタックメモリーへライトする。スタックライトにおいて、ライトするデータが２バイト以上の場合、スタックライトを２回以上繰り返す。
【0045】
－演算処理の実行ステート
フェッチした命令により演算レジスタに対し各種演算処理（加減乗除、論理演算等）が実行され演算結果レジスタに格納される、演算結果レジスタは次のステートで使われる。演算には何もしない演算（ＮＯＰ、（Ｎｏ Ｏｐｅｒａｔｉｏｎ））が存在する。例えば、ＮＯＰである転送命令は、リードされたデータを演算用レジスタに書き込んだ後、何もしないで次のステートで演算結果レジスタを使用する。また、演算処理は８ビット演算と１６ビット演算があり、演算レジスタ、演算結果レジスタ共に８ビットと１６ビットがある。
フェッチした命令により演算レジスタに対し各種演算処理（加減乗除、論理演算等）が実行され演算結果レジスタに格納される、演算結果レジスタは次のステートで使われる。演算には何もしない演算（ＮＯＰ、（Ｎｏ Ｏｐｅｒａｔｉｏｎ））が存在する。例えば、ＮＯＰである転送命令は、リードされたデータを演算用レジスタに書き込んだ後、何もしないで次のステートで演算結果レジスタを使用する。また、演算処理は８ビット演算と１６ビット演算があり、演算レジスタ、演算結果レジスタ共に８ビットと１６ビットがある。
【0046】
－レジスタライトステート
データをレジスタにライトする。データが２バイト以上の場合、レジスタライトを複数回繰り返す。
データをレジスタにライトする。データが２バイト以上の場合、レジスタライトを複数回繰り返す。
【0047】
－命令サイクルの終了判定（ＬＩＣ）ステート
命令サイクルが終了サイクルであるか否かを判定し、終了サイクルである場合、次の命令フェッチに遷移する（２）。また、このステートで割込みが発生していることを検出した場合、割り込み認識サイクルステートに遷移する（２４）。
このステートの時、プロセッサ１０５の状態遷移制御部５は最終サイクル信号ｌｉｃ７を出力する。この信号は１命令毎に実行するステップ動作のブレイク検出に使われる。
命令サイクルが終了サイクルであるか否かを判定し、終了サイクルである場合、次の命令フェッチに遷移する（２）。また、このステートで割込みが発生していることを検出した場合、割り込み認識サイクルステートに遷移する（２４）。
このステートの時、プロセッサ１０５の状態遷移制御部５は最終サイクル信号ｌｉｃ７を出力する。この信号は１命令毎に実行するステップ動作のブレイク検出に使われる。
【0048】
－割り込み認識サイクルステート
プロセッサ１０５が割込みを検出すると割込み認識サイクルステートとなり、割込み認識サイクルが終了すると命令サイクルの終了判定に遷移し（２５）、割込み処理プログラムを開始する。
プロセッサ１０５が割込みを検出すると割込み認識サイクルステートとなり、割込み認識サイクルが終了すると命令サイクルの終了判定に遷移し（２５）、割込み処理プログラムを開始する。
【0049】
【0050】
【0051】
この命令は、Ｂレジスタの内容をＡレジスタにロードする命令である。当該命令において、状態遷移制御部５は、プロセッサの状態を、以下の順序で遷移させる。
１．フェッチ（ＦＴ０、エフティーゼロ）から、命令のデコードへの遷移（３）、
２．命令のデコードから、Ｂレジスタをリードへの遷移（４）、
３．Ｂレジスタを演算レジスタへリードから、演算処理の実行への遷移（７）
４．ＮＯＰ演算処理の実行から、Ａレジスタへ演算結果レジスタのライトに遷移（１３）
Ｂレジスタの内容がＡレジスタに書き込まれる。
５．レジスタへのライトから、次の命令フェッチへの遷移（１４）
１．フェッチ（ＦＴ０、エフティーゼロ）から、命令のデコードへの遷移（３）、
２．命令のデコードから、Ｂレジスタをリードへの遷移（４）、
３．Ｂレジスタを演算レジスタへリードから、演算処理の実行への遷移（７）
４．ＮＯＰ演算処理の実行から、Ａレジスタへ演算結果レジスタのライトに遷移（１３）
Ｂレジスタの内容がＡレジスタに書き込まれる。
５．レジスタへのライトから、次の命令フェッチへの遷移（１４）
【0052】
図３ａの下部に示されるタイミングチャートは、ＬＤ命令において、クロックサイクルの１サイクル目にフェッチが実行されることを示している。
【0053】
【0054】
この命令は、アドレスｍｎが示すメモリーの８ビットデータをＡレジスタにロードする命令である。当該命令において、状態遷移制御部５は、プロセッサの状態を、以下の順序で遷移させる。
１．命令のフェッチ（ＦＴ０、エフティーゼロ）から、命令のデコードへの遷移（３）
２．命令のデコードから、オペランドリード（ＯＰＲ）への遷移、及びオペランドリードから、メモリーリード（ＭＲ）への遷移（５）
オペランドリードにより、ｍ及びｎそれぞれをリードするため、オペランドリードは２回行われる。メモリーリードにより、ｍｎ番地のアドレスにあるメモリーのデータを演算レジスタへリードする。
３．メモリーリード（ＭＲ）から、演算処理の実行への遷移（１１）
４．ＮＯＰ演算処理の実行から、レジスタライトへの遷移（１３）
演算結果レジスタをＡレジスタに書き込むことにより、メモリーからリードした内容（ｍｎ番地のアドレスにあるメモリーのデータ）がＡレジスタに書き込まれる。
５．レジスタへのライトから、次の命令のフェッチへの遷移（１４）
１．命令のフェッチ（ＦＴ０、エフティーゼロ）から、命令のデコードへの遷移（３）
２．命令のデコードから、オペランドリード（ＯＰＲ）への遷移、及びオペランドリードから、メモリーリード（ＭＲ）への遷移（５）
オペランドリードにより、ｍ及びｎそれぞれをリードするため、オペランドリードは２回行われる。メモリーリードにより、ｍｎ番地のアドレスにあるメモリーのデータを演算レジスタへリードする。
３．メモリーリード（ＭＲ）から、演算処理の実行への遷移（１１）
４．ＮＯＰ演算処理の実行から、レジスタライトへの遷移（１３）
演算結果レジスタをＡレジスタに書き込むことにより、メモリーからリードした内容（ｍｎ番地のアドレスにあるメモリーのデータ）がＡレジスタに書き込まれる。
５．レジスタへのライトから、次の命令のフェッチへの遷移（１４）
【0055】
図３ｂの下部に示されるタイミングチャートは、命令において、クロックサイクルの１サイクル目にフェッチ、２、３サイクル目にオペランドリード、及び４サイクル目にメモリーリードが実行されることを示している。
【0056】
図３ｃは、状態遷移として、ディスプレースメントリード、オペランドリード、メモリーリード、及びメモリーライトを伴う２バイト命令の例を示す。図３ｃでは、例として、命令ＬＤＱ （ＨＬ＋ｄ），（ｋ）を用いて説明する。
【0057】
この命令は、Ｑレジスタの内容（８ビット）及びｋ（８ビット）をそれぞれ上位及び下位アドレスとして表されるアドレス（１６ビット）が示すメモリーのデータをリードし、ＨＬレジスタ１６ビットに８ビットのｄを足し合わせた値（ＨＬ＋ｄ）が示す１６ビットアドレスのメモリーにライトする命令である。
当該命令において、状態遷移制御部５は、プロセッサの状態を、以下の順序で遷移させる。
１．命令のフェッチ（ＦＴ０、エフティーゼロ、及びＦＴ１、エフティーイチ）から、命令のデコードへの遷移（３）
当該命令は２バイト命令であることから、フェッチは２回行われる。
２．命令のデコードから、ディスプレースメントリードへ（ＤＳＰＲ）及びオペランドリード（ＯＰＲ）への遷移（５）
ディスプレースメントリードにより、「ｄ」の値を取得し、オペランドリードにより、「ｋ」の値を取得する。
３．オペランドリードから、メモリーリード（ＭＲ）への遷移（１１）
Ｑレジスタの内容を上位バイト及びｋが示す値を下位バイトとして示される２バイトアドレスで示すメモリーの値を演算レジスタへリードする。
４．メモリーリード（ＭＲ）から、演算処理の実行への遷移（１１）
５．演算処理でＮＯＰ演算を実行し演算レジスタ内容を演算結果レジスタへ格納し、メモリータライト（ＭＲ）への遷移（１２）
演算結果レジスタの内容をＨＬレジスタ（１６ビット）の内容にｄ（８ビット）を足した値（ＨＬ＋ｄ）のアドレスで指定されるメモリーにライトされる。
６．メモリーへのライトから、次の命令のフェッチへの遷移（２０）
当該命令において、状態遷移制御部５は、プロセッサの状態を、以下の順序で遷移させる。
１．命令のフェッチ（ＦＴ０、エフティーゼロ、及びＦＴ１、エフティーイチ）から、命令のデコードへの遷移（３）
当該命令は２バイト命令であることから、フェッチは２回行われる。
２．命令のデコードから、ディスプレースメントリードへ（ＤＳＰＲ）及びオペランドリード（ＯＰＲ）への遷移（５）
ディスプレースメントリードにより、「ｄ」の値を取得し、オペランドリードにより、「ｋ」の値を取得する。
３．オペランドリードから、メモリーリード（ＭＲ）への遷移（１１）
Ｑレジスタの内容を上位バイト及びｋが示す値を下位バイトとして示される２バイトアドレスで示すメモリーの値を演算レジスタへリードする。
４．メモリーリード（ＭＲ）から、演算処理の実行への遷移（１１）
５．演算処理でＮＯＰ演算を実行し演算レジスタ内容を演算結果レジスタへ格納し、メモリータライト（ＭＲ）への遷移（１２）
演算結果レジスタの内容をＨＬレジスタ（１６ビット）の内容にｄ（８ビット）を足した値（ＨＬ＋ｄ）のアドレスで指定されるメモリーにライトされる。
６．メモリーへのライトから、次の命令のフェッチへの遷移（２０）
【0058】
図３ｃの下部に示されるタイミングチャートは、命令において、クロックサイクルの１、２サイクル目にフェッチ、３サイクル目にディスプレースメントリード、４サイクル目にオペランドリード、５サイクル目にメモリーリード、及び６サイクル目にメモリーライトが実行されることを示している。
【0059】
【0060】
この命令は、コール命令であり、ｍｎで表される１６ビットのアドレスとして、コールされる命令のアドレスをプログラムカウンタ（ＰＣ）に格納する命令である。
当該命令において、状態遷移制御部５は、プロセッサの状態を、以下の順序で遷移させる。
１．命令のフェッチ（ＦＴ０、エフティーゼロ）から、命令のデコードへの遷移（３）
２．命令のデコードから、オペランドリード（ＯＰＲ）への遷移（５）
３．オペランドｍ及びｎそれぞれをリードするため、オペランドリードは２回行われ、ｍｎは１６ビット演算レジスタへリードされ、演算処理の実行への遷移（１１）
４．演算処理で１６ビットのＮＯＰ演算の実行から、レジスタライトへの遷移（１３）
演算結果アドレスｍｎの値を２バイトの一時レジスタにライトする。
５．レジスタライトから、レジスタリードへの遷移（１５）
プログラムカウンタの上位８ビットの値を１バイトの一時レジスタにリードする
６．レジスタリードから、スタックライト（ＳＷ）への遷移（９）
１バイトの一時レジスタ（プログラムカウンタの上位８ビット）の値が、スタックポインタのアドレスから１差し引いた値のアドレスに対応するスタックにライトされる。
７．スタックライトから、レジスタリードへの遷移（１０）
プログラムカウンタの下位８ビットの値を１バイトの一時レジスタへリードする
８．レジスタリードから、スタックライト（ＳＷ）への遷移（９）
１バイトの一時レジスタ（プログラムカウンタの下位８ビット）の値が、スタックポインタのアドレスから２差し引いた値のアドレスに対応するスタックにライトされる。
９．スタックライトから、レジスタリードへの遷移（１０）
２バイトの一時レジスタの内容（アドレスｍｎ）を１６ビット演算レジスタへリードする
１０．レジスタリードから、演算処理の実行への遷移（７）
１１．１６ビットのＮＯＰ演算処理の実行から、レジスタライトへの遷移（１３）
１６ビット演算結果レジスタ（リードした一時レジスタの内容（アドレスｍｎ））をプログラムカウンタにライトする
５．レジスタライトから、次の命令のフェッチへの遷移（１４）
当該命令において、状態遷移制御部５は、プロセッサの状態を、以下の順序で遷移させる。
１．命令のフェッチ（ＦＴ０、エフティーゼロ）から、命令のデコードへの遷移（３）
２．命令のデコードから、オペランドリード（ＯＰＲ）への遷移（５）
３．オペランドｍ及びｎそれぞれをリードするため、オペランドリードは２回行われ、ｍｎは１６ビット演算レジスタへリードされ、演算処理の実行への遷移（１１）
４．演算処理で１６ビットのＮＯＰ演算の実行から、レジスタライトへの遷移（１３）
演算結果アドレスｍｎの値を２バイトの一時レジスタにライトする。
５．レジスタライトから、レジスタリードへの遷移（１５）
プログラムカウンタの上位８ビットの値を１バイトの一時レジスタにリードする
６．レジスタリードから、スタックライト（ＳＷ）への遷移（９）
１バイトの一時レジスタ（プログラムカウンタの上位８ビット）の値が、スタックポインタのアドレスから１差し引いた値のアドレスに対応するスタックにライトされる。
７．スタックライトから、レジスタリードへの遷移（１０）
プログラムカウンタの下位８ビットの値を１バイトの一時レジスタへリードする
８．レジスタリードから、スタックライト（ＳＷ）への遷移（９）
１バイトの一時レジスタ（プログラムカウンタの下位８ビット）の値が、スタックポインタのアドレスから２差し引いた値のアドレスに対応するスタックにライトされる。
９．スタックライトから、レジスタリードへの遷移（１０）
２バイトの一時レジスタの内容（アドレスｍｎ）を１６ビット演算レジスタへリードする
１０．レジスタリードから、演算処理の実行への遷移（７）
１１．１６ビットのＮＯＰ演算処理の実行から、レジスタライトへの遷移（１３）
１６ビット演算結果レジスタ（リードした一時レジスタの内容（アドレスｍｎ））をプログラムカウンタにライトする
５．レジスタライトから、次の命令のフェッチへの遷移（１４）
【0061】
図３ｄの下部に示されるタイミングチャートは、命令において、クロックサイクルの１サイクル目にフェッチ、２、３サイクル目にオペランドリード、及び４、５サイクル目にスタックライトが実行されることを示している。
【0062】
【0063】
この命令は、リターン命令であり、スタックに退避していたアドレス情報をプログラムカウンタに復帰させる命令である。
当該命令において、状態遷移制御部５は、プロセッサの状態を、以下の順序で遷移させる。
１．命令のフェッチ（ＦＴ０、エフティーゼロ）から、命令のデコードへの遷移（３）
２．命令のデコードから、スタックドリード（ＳＲ）への遷移（６）
スタックポインタが示すアドレスに退避された情報をリードし、一時レジスタにライトする。
３．スタックリードから、レジスタライトへの遷移（１７）
一時レジスタの情報をプログラムカウンタの下位８ビットにライトする。
４．レジスタライトから、スタックリード（ＳＲ）への遷移（１６）
スタックポインタのアドレスに１足した値のアドレスに退避された情報をリードし、一時レジスタにライトする。
５．スタックリードから、レジスタライトへの遷移（１７）
一時レジスタの情報をプログラムカウンタの上位８ビットにライトする。
６．レジスタライトから、次の命令のフェッチへの遷移（１４）
当該命令において、状態遷移制御部５は、プロセッサの状態を、以下の順序で遷移させる。
１．命令のフェッチ（ＦＴ０、エフティーゼロ）から、命令のデコードへの遷移（３）
２．命令のデコードから、スタックドリード（ＳＲ）への遷移（６）
スタックポインタが示すアドレスに退避された情報をリードし、一時レジスタにライトする。
３．スタックリードから、レジスタライトへの遷移（１７）
一時レジスタの情報をプログラムカウンタの下位８ビットにライトする。
４．レジスタライトから、スタックリード（ＳＲ）への遷移（１６）
スタックポインタのアドレスに１足した値のアドレスに退避された情報をリードし、一時レジスタにライトする。
５．スタックリードから、レジスタライトへの遷移（１７）
一時レジスタの情報をプログラムカウンタの上位８ビットにライトする。
６．レジスタライトから、次の命令のフェッチへの遷移（１４）
【0064】
図３ｅの下部に示されるタイミングチャートは、命令において、クロックサイクルの１サイクル目にフェッチ、及び２、３サイクル目にスタックリードが実行されることを示している。
【0065】
【0066】
ＩＣＥの機能
１．カバレッジ機能
ＩＣＥ１１５は、カバレッジ機能を提供する。カバレッジ機能は、プロセッサ１０５が記憶装置２４に記憶されたプログラムを実行したことにより、記憶装置２４及び周辺ロジック２５がどのようにアクセスされたかを示す情報を、ブレイクが検出されるまで取得する。例えば、ＩＣＥ１１５は、記憶装置２４と周辺ロジック２５に関し、所定のアドレスへのオペコードフェッチ、オペランドリード、メモリーリード、メモリーライト、スタックリード、及びスタックライトの一つが実行されたことの情報を、プロセッサステートとして取得及び記憶する。したがって、ＩＣＥ１１５は、メモリーリード／ライトだけでなく、スタックリード／ライトなどの情報も取得することから、より詳細にデバッグを行うための情報をユーザに提供し、デバッグを正確かつ迅速に行うことを可能にする。
１．カバレッジ機能
ＩＣＥ１１５は、カバレッジ機能を提供する。カバレッジ機能は、プロセッサ１０５が記憶装置２４に記憶されたプログラムを実行したことにより、記憶装置２４及び周辺ロジック２５がどのようにアクセスされたかを示す情報を、ブレイクが検出されるまで取得する。例えば、ＩＣＥ１１５は、記憶装置２４と周辺ロジック２５に関し、所定のアドレスへのオペコードフェッチ、オペランドリード、メモリーリード、メモリーライト、スタックリード、及びスタックライトの一つが実行されたことの情報を、プロセッサステートとして取得及び記憶する。したがって、ＩＣＥ１１５は、メモリーリード／ライトだけでなく、スタックリード／ライトなどの情報も取得することから、より詳細にデバッグを行うための情報をユーザに提供し、デバッグを正確かつ迅速に行うことを可能にする。
【0067】
記憶装置２４と周辺ロジック２５は、コンピュータプログラムを記録するＲＯＭ領域と、コンピュータプログラムを動作させるために必要なワーク領域であるＲＡＭ領域と周辺ロジックを有することから、ＩＣＥ１１５は、オペコードフェッチ、及びオペランドリードをＲＯＭ領域メモリーと対応付けし、メモリーリード、メモリーライト、スタックリード、及びスタックライトをＲＡＭ領域のアドレスと対応付けした情報を、カバレッジの情報としてカバレッジ記録用メモリー１９に記録することができる。さらに、ＩＣＥ１１５は、ディスプレースメントリード、ノンマスカブル割り込み時のダミーフェッチサイクル、及びマスカブル割込みのベクターフェッチサイクルの少なくとも一つ以上も、プロセッサステートとして取得してもよい。
【0068】
ＩＣＥ１１５のプロセッサアクセス検出部９は、プロセッサ１０５のバスコントローラ４からのバス情報（バスコントローラ４からアドレスバス１を介して送信されるアドレス情報、及び、データバスを介して送信される、当該アドレス情報に対応するデータ）を取得し、記憶装置２４と周辺ロジック２５に関するアクセス情報を受信する。また、プロセッサアクセス検出部９は、状態遷移制御部５からのプロセッサステート６を受信する。カバレッジ解析部１３は、受信した情報を解析し、プロセッサステートがフェッチ、オペランドリード、メモリーリード、メモリーライト、スタックリード及びスタックライトの何れか一つであるかを特定する。プロセッサステートがこれらの内の一つである場合、カバレッジ記録用メモリー１９は、当該プロセッサステートと、当該プロセッサステートに対応するアドレスとを記録する。これにより、ＩＣＥ１１５は、カバレッジ記録用メモリー１９に記録された情報に基づいて、カバレッジ情報を、ホストコンピュータ装置用インタフェース２１を介してホストコンピュータ装置１２０に提供することができる。
【0069】
一実施例において、カバレッジ記録用メモリー１９は、記憶装置２４及び周辺ロジック２５と同じメモリー空間を有し、これにより、ＩＣＥ１１５は、アクセスされた記憶装置２４及び周辺ロジック２５のアドレスに対応するプロセッサステートの情報を、当該記憶装置２４及び周辺ロジック２５のアドレスと同じ値であるカバレッジ記録用メモリー１９におけるアドレスにおいて記録することができる。したがって、カバレッジ情報が取得された後、ＩＣＥ１１５は、記憶装置２４と周辺ロジック２５のアドレス、及び当該アドレスに対応するプロセッサステートの情報を、カバレッジ記録用メモリー１９から取得することができる。
【0070】
一実施例において、カバレッジ記録用メモリー１９は、プロセッサコア１０５がアクセスできるすべてのメモリー空間（００００ｈ－ＦＦＦＦｈ）と同じ空間を有し、全てのメモリー空間に対するアクセスに対応するプロセッサステートの情報を、当該メモリー空間におけるアドレスに対応するカバレッジ記録用メモリー１９におけるアドレスにおいて記録することができる。このことにより記憶装置２４及び周辺ロジック２５が実装されているメモリー空間と記憶装置２４及び周辺ロジック２５が実装されていないメモリー空間へのアクセスが起こったことを記録、発見できる。例えば、所定のプロセッサステートを所定の値に対応させ、所定のプロセッサステートに対応するカバレッジ記録用メモリー１９のアドレスに、所定の値を記憶することによって、プロセッサステートに関する情報が記録される。
【0071】
ホストコンピュータ装置１２０は、そのディスプレイ装置において、カバレッジ情報を表示する。ホストコンピュータ装置１２０は、所定のアドレスにおいて、プロセッサステートがフェッチ、オペランドリード、メモリーリード、メモリーライト、スタックリード及びスタックライトの何れか一つであったことを表示する。例えば、アドレスごとに、プロセッサステートが表示される。また、プロセッサステートごとに色分けされてもよい、これにより、視認性が向上する。
【0072】
ホストコンピュータ装置１２０は、ＩＣＥ１１５のオペレーション操作による実行、停止、一時停止、ステップ実行の他に、カバレッジ機能を制御するためのビジュアルユーザインタフェースを有していてもよい。ホストコンピュータ装置１２０は、カバレッジを行う記憶装置２４と周辺ロジック２５のアドレス範囲の指定や、カバレッジ結果のクリア、コンピュータプログラムの実行を停止する条件（ブレイク条件）の提供、ブレイク後のコンピュータプログラムの再実行の指示などの機能を有することができる。ブレイクは、割り込み処理の検出や、所定のメモリーアドレスへのアクセス、所定の時間間隔の経過、所定のアドレスのデータがリード／ライトされたこと、所定の命令が実行されたことなどのブレイク条件が満たされたこと、又は、ＩＣＥ１１５へのブレイク信号が外部入力（図２の外部入力１８５）から入力があったことなどによって、プロセッサ１０５を停止し、ＩＣＥ１１５を停止状態とする。これにより、ホストコンピュータ装置１２０は、コンピュータプログラムが実行されてからブレイクまでのカバレッジ情報をユーザに提供することができる。
【0073】
２．トレース機能
ＩＣＥ１１５は、トレース機能を提供する。トレース機能は、プロセッサ１０５が実行する処理を記録し、実行された処理の情報を時系列で示す。例えば、ＩＣＥ１１５は、記憶装置２４に関し、所定のアドレスへのフェッチ、ディスプレースメントリード、オペランドリード、メモリーリード、メモリーライト、スタックリード、スタックライト、ノンマスカブル割り込み時のダミーフェッチサイクル、及びマスカブル割込みのベクターフェッチサイクルの一つが実行されたことの情報を、プロセッサステートとして取得及び記憶する。ＩＣＥ１１５は、トレース機能を提供することにより、コンピュータプログラムを実行したとき、記憶装置２４と周辺ロジック２５がどのようにアクセスされたかを確認するための機能をユーザに提供し、デバッグを正確かつ迅速に行うことを可能にする。
ＩＣＥ１１５は、トレース機能を提供する。トレース機能は、プロセッサ１０５が実行する処理を記録し、実行された処理の情報を時系列で示す。例えば、ＩＣＥ１１５は、記憶装置２４に関し、所定のアドレスへのフェッチ、ディスプレースメントリード、オペランドリード、メモリーリード、メモリーライト、スタックリード、スタックライト、ノンマスカブル割り込み時のダミーフェッチサイクル、及びマスカブル割込みのベクターフェッチサイクルの一つが実行されたことの情報を、プロセッサステートとして取得及び記憶する。ＩＣＥ１１５は、トレース機能を提供することにより、コンピュータプログラムを実行したとき、記憶装置２４と周辺ロジック２５がどのようにアクセスされたかを確認するための機能をユーザに提供し、デバッグを正確かつ迅速に行うことを可能にする。
【0074】
トレースデータ収集部１４は、プロセッサ１０５におけるプロセッサステートなどのプロセッサ１０５の情報をＩＣＥ１１５のプロセッサアクセス検出部９を介して収集し、トレース記録用メモリー制御部１６１は、トレース条件に基づいて設定されたトレースポイントで収集したトレース情報をトレース記録用メモリー２０に記憶する。トレース情報はトレース記録用メモリー２０が一杯になるか、指定されたサイズが一杯になるまで実行される。トレース記録用メモリー２０は、アクセスされた記憶装置２４と周辺ロジック２５のアドレス、並びに、当該アドレスに対応するデータ及びプロセッサステートを少なくとも記憶する。トレース記録用メモリー２０は、さらに、記憶したアドレス情報、データ情報、及びプロセッサステートに関する時間情報（プロセッサステートが行われた時刻又はその時刻に関連する時間の情報）を記憶してもよい。時間情報は、トレースポイントからの相対時間、すなわち、トレースポイントからの所定時間と関連付けすることもできる。
【0075】
一実施例において、トレース記録用メモリー２０は、プロセッサコア１０５がアクセスできるすべてのメモリー空間（００００ｈ－ＦＦＦＦｈ）アドレスに対応するデータ及びプロセッサステートを少なくとも記憶する。このことにより、記憶装置２４及び周辺ロジック２５が実装されているメモリー空間と記憶装置２４及び周辺ロジック２５が実装されていないメモリー空間へのアクセスが起こったことを記録、発見できる。
【0076】
ＩＣＥ１１５は、トレース記録用メモリー２０に記録された情報に基づいて、トレース情報を、ホストコンピュータ装置用インタフェース２１を介してホストコンピュータ装置１２０に提供することができる。
【0077】
ホストコンピュータ装置１２０は、そのディスプレイ装置において、トレース情報を表示する。ホストコンピュータ装置１２０は、所定のアドレス、さらに、所定のアドレスにおけるデータ及びプロセッサステートを少なくとも表示する。
【0078】
ホストコンピュータ装置１２０は、ＩＣＥ１１５のトレース機能を制御するトレース条件のためのビジュアルユーザインタフェースを有していてもよい。トレース条件は、トレースを開始する条件及びトレースを行う範囲を少なくとも特定する。トレースを開始する条件は、トレースポイントとも称され、割り込み処理の検出や、所定のメモリーアドレス又はアドレスの範囲へのアクセス、所定の時間間隔の経過、所定のアドレスのデータがリード／ライトされたこと、所定の命令が実行されたこと、所定のアドレスの値が予め定めた値と一致又は不一致であること、所定の処理時間が予め定めた時間と一致又は不一致であること、ＩＣＥ１１５へ外部入力（図２の外部入力１８５）から入力があったことなどとすることができる。トレースを行う範囲は、トレースポイント前の所定の時間や、トレースポイント後の所定の時間、トレースポイントの時間前後の所定の時間などとすることができる。
【0079】
３．情報更新機能
ホストコンピュータ装置１２０は、ブレイク条件を満たしたときや、ブレイク信号の入力があったとき、ステップ実行おけるコンピュータプグラム実行の中断などによって発生したブレイク中に、プロセッサ１０５のレジスタバンク８、記憶装置２４、及び周辺ロジック２５の情報を、ＩＣＥ制御ユニット１８０のホストコンピュータ装置用インターフェース２１を介して参照及び更新することができる。バスセレクタ２３は、ブレイク中、バスコントローラ４から記憶装置２４と周辺ロジック２５へのバス接続を、メモリーアクセスバス制御部１２から記憶装置２４と周辺ロジック２５へのバス接続に切り替えることから、ＩＣＥ１１５のメモリーアクセスバス制御部１２は、ホストコンピュータ装置用インターフェース２１が受け取るホストコンピュータ装置１２０からの指示に基づいて、記憶装置２４と周辺ロジック２５の情報を参照及び／又は更新することができる。また、プロセッサレジスタアクセス制御部１０は、ホストコンピュータ装置用インターフェース２１が受け取るホストコンピュータ装置１２０からの指示に基づいて、レジスタ８の情報を参照及び／又は更新することができる。
ホストコンピュータ装置１２０は、ブレイク条件を満たしたときや、ブレイク信号の入力があったとき、ステップ実行おけるコンピュータプグラム実行の中断などによって発生したブレイク中に、プロセッサ１０５のレジスタバンク８、記憶装置２４、及び周辺ロジック２５の情報を、ＩＣＥ制御ユニット１８０のホストコンピュータ装置用インターフェース２１を介して参照及び更新することができる。バスセレクタ２３は、ブレイク中、バスコントローラ４から記憶装置２４と周辺ロジック２５へのバス接続を、メモリーアクセスバス制御部１２から記憶装置２４と周辺ロジック２５へのバス接続に切り替えることから、ＩＣＥ１１５のメモリーアクセスバス制御部１２は、ホストコンピュータ装置用インターフェース２１が受け取るホストコンピュータ装置１２０からの指示に基づいて、記憶装置２４と周辺ロジック２５の情報を参照及び／又は更新することができる。また、プロセッサレジスタアクセス制御部１０は、ホストコンピュータ装置用インターフェース２１が受け取るホストコンピュータ装置１２０からの指示に基づいて、レジスタ８の情報を参照及び／又は更新することができる。
【0080】
４．リアルタイムモニタ
ＩＣＥ１１５は、リアルタイムモニタ用メモリー１８を用いて、実行中の記憶装置２４及び周辺ロジック２５のＲＡＭ領域、及び周辺ロジックのアクセス情報をホストコンピュータ装置１２０に提供すことができる。リアルタイムモニタ用メモリー１８のメモリー空間は、記憶装置２４及び周辺ロジック２５のメモリー空間と同じである。これにより、メモリーアクセスバス制御部１２は、プロセッサアクセス検出部９が取得したアドレス、データ、プロセッサステータスの情報により、記憶装置２４及び周辺ロジック２５のメモリー空間と同じ空間として、リアルタイムモニタ用メモリー１８にプロセッサ１０５が書き込んだデータと同じデータを記憶する。一実施例において、リアルタイムモニタ用メモリー１８に書き込まれるデータは、記憶装置２４と及び周辺ロジック２５のメモリー空間と同じメモリー空間以外のメモリーマップに実装されていないメモリー空間を含んでも良い。
ＩＣＥ１１５は、リアルタイムモニタ用メモリー１８を用いて、実行中の記憶装置２４及び周辺ロジック２５のＲＡＭ領域、及び周辺ロジックのアクセス情報をホストコンピュータ装置１２０に提供すことができる。リアルタイムモニタ用メモリー１８のメモリー空間は、記憶装置２４及び周辺ロジック２５のメモリー空間と同じである。これにより、メモリーアクセスバス制御部１２は、プロセッサアクセス検出部９が取得したアドレス、データ、プロセッサステータスの情報により、記憶装置２４及び周辺ロジック２５のメモリー空間と同じ空間として、リアルタイムモニタ用メモリー１８にプロセッサ１０５が書き込んだデータと同じデータを記憶する。一実施例において、リアルタイムモニタ用メモリー１８に書き込まれるデータは、記憶装置２４と及び周辺ロジック２５のメモリー空間と同じメモリー空間以外のメモリーマップに実装されていないメモリー空間を含んでも良い。
【0081】
５．セキュリティ機能を有するプロセッサにおいて用いられるＩＣＥ
概要
遊技機などで用いられるプロセッサ内蔵のチップ（セキュリティチップと称される）において、プロセッサは、セキュリティ機能を有する。セキュリティ機能において、セキュリティチップは、セキュリティモード及びユーザモードを有する。セキュリティチップは、セキュリティモードのセキュリティ処理を実行することによって、セキュリティチップが実行するコンピュータプログラムの改ざんなどを検知することにより、セキュリティ性能を向上させることができる。
概要
遊技機などで用いられるプロセッサ内蔵のチップ（セキュリティチップと称される）において、プロセッサは、セキュリティ機能を有する。セキュリティ機能において、セキュリティチップは、セキュリティモード及びユーザモードを有する。セキュリティチップは、セキュリティモードのセキュリティ処理を実行することによって、セキュリティチップが実行するコンピュータプログラムの改ざんなどを検知することにより、セキュリティ性能を向上させることができる。
【0082】
ＩＣＥ１１５は、セキュリティチップをエミュレーションすることができ、セキュリティモードからユーザモードへの切り替えを実現するセキュリティ機能を疑似的に実行する。
【0083】
セキュリティチップは、電源投入、又はリセット端子からシステムリセット信号が入力されると、セキュリティモードで動作する。セキュリティモードにおいて、セキュリティチップでは、セキュリティチェックを行うが、ＩＣＥ１１５は、セキュリティチェックをエミュレートする。
【0084】
構成
図４は、セキュリティ機能を実現するＩＣＥにおける周辺ロジック２５の詳細を示す。図４において、周辺ロジック２５は、プロセッサ１０５、バスセレクタ２３、及び開発基板１１０に接続されている。周辺ロジック２５は、外部バスインタフェース回路２６、初期値設定回路４０５、セキュリティ時間調整回路４１０、リセット回路４１５、指定エリア外走行禁止回路（ＩｌｌｅｇａｌＡｄｄｒｅｓｓＴｒａｐ、ＩＡＴ）４２０、及びウオッチドッグタイマ回路（Ｗａｔｃｈ Ｄｏｇ Ｔｉｍｅｒ、ＷＤＴ）４２５を有する。
図４は、セキュリティ機能を実現するＩＣＥにおける周辺ロジック２５の詳細を示す。図４において、周辺ロジック２５は、プロセッサ１０５、バスセレクタ２３、及び開発基板１１０に接続されている。周辺ロジック２５は、外部バスインタフェース回路２６、初期値設定回路４０５、セキュリティ時間調整回路４１０、リセット回路４１５、指定エリア外走行禁止回路（ＩｌｌｅｇａｌＡｄｄｒｅｓｓＴｒａｐ、ＩＡＴ）４２０、及びウオッチドッグタイマ回路（Ｗａｔｃｈ Ｄｏｇ Ｔｉｍｅｒ、ＷＤＴ）４２５を有する。
【0085】
図５は、ＩＣＥ１１５のリセットの処理フローを示す。セキュリティチップは、リセットとして、システムリセット及びユーザリセット機能を有する。ユーザリセットは、通常のチップセットで実行されるリセットに対応しており、通常のチップセットは、システムリセットを有していない。ＩＣＥ１１５は、システムリセット及びユーザリセットを実行することができる。システムリセットでは、周辺回路２５とプロセッサ１０５をリセットでき、ユーザリセットでは、プロセッサ１０５をリセットすることができる。
【0086】
はじめに、ＩＣＥ１１５は、システムリセットの命令を受け、リセット回路４１５は、システリセットを行う（ステップ５０５）。システムリセットのトリガーは、一例として、外部端電源端子からの周辺回路２５の電源回路（不図示）への電源投入、外部端子からのリセット、及びホストコンピュータ装置１２０からのシステムリセット信号の発生操作などとすることができる。
【0087】
外部端子からのリセットの例としては、リセット回路４１５は、外部バスインターフェース回路２６を介して接続ケーブル２７に接続されたコネクタの外部端子であるＸＳＲＳＴ信号を受信したことにより、リセットを検知する。ホストコンピュータ装置１２０からのシステムリセット信号の例としては、ＩＣＥ１１５において、操作制御部２８がホストコンピュータ装置用インターフェース２１を介してホストコンピュータ装置１２０からのシステムリセット操作を検知すると、システムリセット操作信号（ＳＲＳＲ＿ｉ）を周辺ロジック２５に送信する。周辺ロジック２５において、リセット回路４１５は、システムリセット操作信号（ＳＲＳＲ＿ｉ）を受信し、システムリセットを検知する。ＩＣＥ１１５は、他の手段を用いて、システムリセットを検知するように構成されていてもよい。
【0088】
システムリセットが検知されると、初期値設定回路４０５は、記憶装置２４のユーザＲＯＭ領域に記録されている情報に基づいて、周辺ロジック２５内の各回路が参照する情報の初期値を設定する（ステップ５５０）。例えば、初期値設定回路４０５は、記憶装置２４のユーザＲＯＭ領域に予め設定されている値を、初期値として、ＩＡＴ４２０及びＷＤＴ４２５に設定する。例えば、ＩＡＴ４２０には、プログラムがアクセスできるメモリー空間のアドレスが設定され、ＷＤＴ４２５には、監視サイクル時間が設定される。
【0089】
一実施例において、初期値設定回路４０５は、初期値の範囲に不備が有るか否か、設定した値が既定の値以外であるか等を判定する。不備が有る場合、初期値設定回路４０５は、初期値設定の処理にエラーが発生したことを示す信号を、ＩＮＩＴ＿ｉ信号として操作制御部２８に送信してもよい、または、不備が有った場合、予め設定されたデフォルト値を初期値として用いてもよい。不備が無い場合は、初期値設定回路４０５は、初期値設定の処理が正常に終了したことを示す信号を、ＩＮＩＴ＿ｉ信号として操作制御部２８に送信し、不備がありデフォルト値が初期値として用いられた場合、初期値設定回路４０５は、初期値設定の処理が異常に終了したことを示す信号を、ＩＮＩＴ＿ｉ信号として操作制御部２８に送信してもよい。これにより、操作制御部２８は、初期値設定値に異常があったか否かを判定することができる。操作制御部２８は、初期値設定の結果をホストコンピュータ装置１２０に送信し、ホストコンピュータ装置１２０は、初期値設定の結果を表示することができる。初期値設定結果の信号（ＩＮＩＴ＿ｉ）は、初期値が正常に設定されたこと、正常に設定されなかったこと、及び正常に設定されなかったことの理由に関する情報（例えば、エラーコード）のいずれか一つを含むことができる。ホストコンピュータ装置１２０は、初期値設定が正常に設定されなかったことに加え、その理由も表示することができる。他の実施例において、初期値設定は、プログラム管理エリアに対して行われることから、初期値設定結果は、プログラム管理エリアステータスと称してもよい。
【0090】
操作制御部２８は、セキュリティ時間を遅延させるか否かを判定情報に基づいて判定する（ステップ５２５）。セキュリティ時間の遅延を行う、すなわち、セキュリティ時間遅延が有効の場合、セキュリティ時間調整回路４１０は、クロックに基づいて、セキュリティチェックに要する所定の時間になるまで、処理を中断する（ステップ５２０）。これにより、ＩＣＥ１１５は、セキュリティチェックの処理自体は行わないが、ＩＣＥ１１５の外部への回路などに対して、セキュリティチェック処理を行ったように見せかけることができる。
【0091】
セキュリティ時間の遅延を行わない、すなわち、判定情報が、セキュリティ時間遅延が無効であることを示す場合、処理は、ステップ５３０に進み、記憶装置２４に格納されたユーザＲＯＭ領域のプログラムの処理の実行が開始される。
【0092】
ホストコンピュータ装置１２０は、セキュリティ時間を遅延させるか否か（セキュリティ時間が有効であるか無効であるか）を決定するための判定情報をＩＣＥ１１５に設定できるように構成されていてもよい。また、判定情報はホストコンピュータ装置１２０により設定するように構成されていてもよい。セキュリティ時間及び／又は延長時間は、予め記憶装置２４のユーザＲＯＭ領域に登録されていて、初期値設定回路４０５により設定されてもよい、又は、ホストコンピュータ装置１２０によって登録されてもよい。また、キュリティ時間及び／又は延長時間は、所定の時間、又は、ランダムな時間であってもよい。ＩＣＥ１１５がホストコンピュータ装置１２０から判定情報及び／又はセキュリティ時間に関する情報を受信すると、操作制御部２８は、判定情報及び／又はセキュリティ時間に関する情報を、セキュリティ時間遅延設定（ＳＤＲＳＴ＿ｉ）信号により、セキュリティ時間調整回路４１０に送信する。セキュリティ時間調整回路４１０は、ＳＤＲＳＴ＿ｉ信号に基づいて、セキュリティ時間調整の有無や、セキュリティ時間の延長を制御する。
【0093】
ＩＣＥ１１５は、ユーザリセットの命令を受け、リセット回路４１５は、ユーザリセットを行う（ステップ５２５）。ユーザリセットのトリガーは、一例として、ＩＡＴ４２０の指定エリア外へのアクセス、ＷＤＴ４２５のタイムアップによるプロセッサの暴走などの検出、及びホストコンピュータ装置１２０からのユーザリセット信号の受信などとすることができる。
【0094】
記憶装置２４の指定エリア外へのアクセスは、ＩＡＴ４２０が、記憶装置２４のユーザーＲＯＭにおいて、アクセスが許可されていない所定のアドレス又は所定のアドレスの範囲にアクセスが有るか否かを監視する。ＩＡＴ４２０は、アクセスが許可されていないメモリーへのアクセスを検出すると、ＩＡＴ４２０は、ＩＡＴＯ信号をユーザリセットとしてリセット回路４１５に送信する。プログラムの暴走などの検出は、ウォッチドッグタイマー（ＷＤＴ４２５）が、プログラムにより一定周期でクリアされることによりプログラムに暴走が発生しているか否かを監視する。ＷＤＴ４２５は、一定周期でクリアされないとプログラムに暴走が発生していると判定し、ＷＤＴ４２５は、ＷＤＴＯ信号をユーザリセットとしてリセット回路４１５に送信する。ホストコンピュータ装置１２０からのユーザリセット信号は、ホストコンピュータ装置１２０がユーザリセット信号をＩＣＥ１１５に送信すると、操作制御部２８は、ユーザリセット操作（ＵＲＳＴ＿ｉ）信号をリセット回路４１５に送信する。
【0095】
リセット回路４１５は、ＩＡＴ４２０、ＷＤＴ４２５及び操作制御部２８の何れか一つからユーザリセットに関する信号を受信すると、ユーザリセットを行う。
【0096】
システムリセット又はユーザリセットにより、プロセッサ１０５はリセットされ、記憶装置２４のユーザＲＯＭ領域におけるリセットされたアドレス（例えば、００００ｈ番地）からコンピュータプログラムを実行する（ステップ５３０）。なお、ユーザリセットでは、プロセッサ１０５のみがリセットされるのに対し、システムリセットでは、プロセッサ１０５及びその周辺ロジック２５もリセットされる。
【0097】
６．メモリーアクセスに基づくブレイク検出
ＩＣＥ制御ユニット１８０のブレイク検出部１１は、プロセッサアクセス検出部９により検出されたプロセッサのバス（１及び２）とプロセッサステート６を監視して、プロセッサ１０５によるアクセスが行われるアドレス空間に、リード及びライトの少なくとも一方があったことを検出することができる。上記のようなメモリーのアドレスへのアクセスが検出されると、ブレイク検出部１１は、ブレイク（Ｂｒｅａｋ＿ａｃｔ）信号をプロセッサ１０５とバスセレクタ２３に送る。これにより、プロセッサ１０５はブレイク状態になる。ブレイク状態において、ユーザは、ホストコンピュータ装置１２０を介して、記憶装置２４及び周辺ロジック２５に、どのようなアクセスが有ったかを確認することができる。又、プロセッサによるアクセスが許可されてないメモリーのアドレスへのアクセスは、コンピュータプログラムの暴走や、入出力回路の異常値入出力、ハードウエアの誤動作などのエラーが原因で発生することが知られている。このようなエラーは、通常のテストで発見することが難しいことから、デバッグの対象とすることは有用である。
ＩＣＥ制御ユニット１８０のブレイク検出部１１は、プロセッサアクセス検出部９により検出されたプロセッサのバス（１及び２）とプロセッサステート６を監視して、プロセッサ１０５によるアクセスが行われるアドレス空間に、リード及びライトの少なくとも一方があったことを検出することができる。上記のようなメモリーのアドレスへのアクセスが検出されると、ブレイク検出部１１は、ブレイク（Ｂｒｅａｋ＿ａｃｔ）信号をプロセッサ１０５とバスセレクタ２３に送る。これにより、プロセッサ１０５はブレイク状態になる。ブレイク状態において、ユーザは、ホストコンピュータ装置１２０を介して、記憶装置２４及び周辺ロジック２５に、どのようなアクセスが有ったかを確認することができる。又、プロセッサによるアクセスが許可されてないメモリーのアドレスへのアクセスは、コンピュータプログラムの暴走や、入出力回路の異常値入出力、ハードウエアの誤動作などのエラーが原因で発生することが知られている。このようなエラーは、通常のテストで発見することが難しいことから、デバッグの対象とすることは有用である。
【0098】
ブレイク検出部１１は独立した複数のブレイク条件を設定でき、ブレイク条件のいずれかがブレイクを検出したとき、ブレイク（Ｂｒｅａｋ＿ａｃｔ）信号をプロセッサ１０５とバスセレクタ２３に送る。複数のブレイク条件は、ホス装置用トインターフェース２１を介してホストコンピュータ装置１２０から設定、変更ができる。
プロセッサのメモリーアクセス条件を検出するとブレーク条件としては
指定したアドレスに対し命令フェッチ、
メモリーリード（指定データ一致を検出）、
メモリーライト（指定データ一致を検出）、
メモリーアクセス（リードまたはライト）（指定データ一致を検出）、
メモリーＥＸリード（指定データ以外のリードを検出）、
メモリーＥＸライト（指定データ以外のライトを検出）、
メモリーＥＸアクセス（リードまたはライト）（指定データ以外のアクセスを検出）
プロセッサのメモリーアクセス条件を検出するとブレーク条件としては
指定したアドレスに対し命令フェッチ、
メモリーリード（指定データ一致を検出）、
メモリーライト（指定データ一致を検出）、
メモリーアクセス（リードまたはライト）（指定データ一致を検出）、
メモリーＥＸリード（指定データ以外のリードを検出）、
メモリーＥＸライト（指定データ以外のライトを検出）、
メモリーＥＸアクセス（リードまたはライト）（指定データ以外のアクセスを検出）
【0099】
ブレークのタイミングは、命令フェッチ条件は、実行前ブレーク、それ以外の条件は検出後の直近の命令に対して実行前ブレークとなる。命令フェッチの実行前ブレイクを行うには命令フェッチの最終サイクル判定時にプロセッサ１０５のバスコントローラ４が次にフェッチする命令のアドレス（ＰＣ）アドレスバスに出力する構造とすればよい。指定アドレスおよび指定データは各々にマスクビットを設定でき指定アドレスおよび指定データにマスクビットを論理積（ＡＮＤ演算）したアドレスおよびデータを指定できる。設定したブレイク条件にブレイク検出の検出回数を設定することができる。検出回数は同じブレイク条件が何回成立したか（そのブレイクポイントを何回実行したか）によってブレイクとするかを決定する。
【0100】
その他のブレイク条件としてはブレーク検出部が
・外部トリガ入力１８５、
・プロセッサステータスのＩＮＴ割込み、ＮＭＩ割込み、
・プロセッサアクセス検出部によるＩＣＥ設定アドレス範囲外のアクセス（メモリーバイオレーション）、
・時間測定部からの計測時間の終了
・トレースデータ収取部によるトレースの開始、トレースの終了
等がある。
・外部トリガ入力１８５、
・プロセッサステータスのＩＮＴ割込み、ＮＭＩ割込み、
・プロセッサアクセス検出部によるＩＣＥ設定アドレス範囲外のアクセス（メモリーバイオレーション）、
・時間測定部からの計測時間の終了
・トレースデータ収取部によるトレースの開始、トレースの終了
等がある。
【0101】
７．プロセッサレジスタの表示更新機能
図７は、プロセッサ１０５のレジスタバンク８におけるレジスタを示す。レジスタバンク８は、アドレス「００ｈ」から「３Ｅｈ」において、各レジスタを有する。レジスタバンク８は、少なくともバンク０（アドレス「０５ｈ」から「２１ｈ」）及びバンク１（アドレス「２２ｈ」から「３１ｈ」）を有する。バンク０及びバンク１は、それぞれ、メインレジスタとサブレジスタを有する。アドレス「００ｈ」から「０４ｈ」のアドレスは、バンク０及びバンク１の両方で共通に利用されるレジスタである。
図７は、プロセッサ１０５のレジスタバンク８におけるレジスタを示す。レジスタバンク８は、アドレス「００ｈ」から「３Ｅｈ」において、各レジスタを有する。レジスタバンク８は、少なくともバンク０（アドレス「０５ｈ」から「２１ｈ」）及びバンク１（アドレス「２２ｈ」から「３１ｈ」）を有する。バンク０及びバンク１は、それぞれ、メインレジスタとサブレジスタを有する。アドレス「００ｈ」から「０４ｈ」のアドレスは、バンク０及びバンク１の両方で共通に利用されるレジスタである。
【0102】
プロセッサ１０５は、バンク０及びバンク１の一方のレジスタを用いてプログラムを実行する。バンクの切り替えは、プログラム命令により、レジスタバンク制御部２９が行う。使用されているレジスタバンク情報は、Ｆレジスタ（バンク０ではアドレス「０９ｈ」及びバンク１ではアドレス「２６ｈ」のレジスタ）における３ビット目の情報をＲＢ（Ｒｅｇｉｓｔｅｒ Ｂａｎｋ）フラグとして得ることができる。バンク０を用いる場合、レジスタバンク制御部２９は、ＲＢフラグを「０」とし、バンク１を用いる場合、ＲＢフラグを「１」とする。したがって、バンク０及びバンク１の一方のＲＢフラグを参照することによって、利用されているレジスタバンクが特定される。
【0103】
ホストコンピュータ装置１２０は、ＩＣＥ制御ユニット１８０のプロセッサレジスタアクセス制御部１０を介して、レジスタバンクの情報の表示及び更新を行う。図８は、ホストコンピュータ装置１２０において、レジスタバンクの情報を表示及び更新するためのユーザインタフェースを示す。ホストコンピュータ装置１２０は、全てのレジスタの情報を表示することができ、さらに、ユーザはレジスタの値を変更し、ホストコンピュータ装置用インターフェース２１、プロセッサレジスタアクセス制御部１０を介してレジスタの内容を更新することができる。
【0104】
ホストコンピュータ装置１２０は、バンク毎にレジスタの内容を表示する。本実施例では、バンク毎に列を形成し、２つのバンクを２列（縦並び）で表示している。他の実施例において、２つのバンクを２行（横並び）で表示してもよい。本実施例では、メインレジスタ及びサブレジスタを並べて表示しているが、メインレジスタ及びサブレジスタを連続して（すなわち、メインのＩＹレジスタの後にサブのＵレジスタ以降並べて）表示してもよい。
【0105】
本実施例において、共通のレジスタ（ＰＣ、Ｉ、Ｒ、ＩＦＦ）８１０をバンク０及びバンク１それぞれで同じ内容を表示しているが、これらは、同じ内容なので、共通のレジスタをどちらか一方のバンクでのみ表示してもよい。例えば、利用中のバンクのみに共通のレジスタが関連付けられて表示されてもよい。
【0106】
本実施例において、利用中のバンクには、「※」印８０５が付される。これは、例示であり、利用中のバンクに関する表示の一部又は全部に色を付加する、利用中のバンクを点滅させる、共通のレジスタを利用中のバンクのみに表示するなどの他の手段によって、利用中のバンクが特定されるようにしてもよい。他の手段は、利用中のバンクの文字を太字にする、色を変更する、利用中のバンクのバックカラー、枠の色又は太さを変更するなど、様々な方法が考えられる。
【0107】
８．ステータス表示機能
ＩＣＥ１１５は、利用中のバンクを示す情報及びプログラム管理エリアステータスを、ＩＣＥ１１５の状態が変化した場合、又は、繰り返しで、ホストコンピュータ装置１２０に送信することができる。繰り返しは、所定の周期で行われてもよく、ＩＣＥ１１５の状態の変化は、利用中のバンクを示す情報及びプログラム管理エリアステータスの少なくとも一方が変化したことを含むことができる。ホストコンピュータ装置１２０は、利用中のバンクを示す情報及びプログラム管理エリアステータスを表示することができる。また、ホストコンピュータ装置１２０は、利用中のバンクを示す情報及びプログラム管理エリアステータスを常に表示するユーザインタフェースを有していてもよい。
ＩＣＥ１１５は、利用中のバンクを示す情報及びプログラム管理エリアステータスを、ＩＣＥ１１５の状態が変化した場合、又は、繰り返しで、ホストコンピュータ装置１２０に送信することができる。繰り返しは、所定の周期で行われてもよく、ＩＣＥ１１５の状態の変化は、利用中のバンクを示す情報及びプログラム管理エリアステータスの少なくとも一方が変化したことを含むことができる。ホストコンピュータ装置１２０は、利用中のバンクを示す情報及びプログラム管理エリアステータスを表示することができる。また、ホストコンピュータ装置１２０は、利用中のバンクを示す情報及びプログラム管理エリアステータスを常に表示するユーザインタフェースを有していてもよい。
【0108】
その他
上記の実施例において、ハードウエアで実現するよう説明されたいくつかの要素の一部又は全ては、ソフトウエアで実現することができ、そして、ソフトウエアで実現するよう説明されたいくつかの要素の一部又は全ては、ハードウエアで実現することができることは理解されるであろう。
上記の実施例において、ハードウエアで実現するよう説明されたいくつかの要素の一部又は全ては、ソフトウエアで実現することができ、そして、ソフトウエアで実現するよう説明されたいくつかの要素の一部又は全ては、ハードウエアで実現することができることは理解されるであろう。
【0109】
以上に説明した処理又は処理順序において、ある処理において、その処理ではまだ利用することができないはずのデータを利用しているなどの処理又は処理順序上の矛盾が生じない限りにおいて、処理又は処理順序を自由に変更することができる。
【0110】
以上に説明してきた各実施例に関し、各実施例の一部又は全部を組み合わせて一つの実施例として実現されてもよい。
【0111】
以上に説明してきた各実施例は、本発明を説明するための例示であり、本発明はこれらの実施例に限定されるものではない。本発明は、その要旨を逸脱しない限り、種々の形態で実施することができる。
【0112】
特許請求の範囲の記載「第２の記録装置」は、例えば、上記の実施例におけるカバレッジ記録用メモリー１９又はトレース記録用メモリー２０とすることができる。特許請求の範囲の記載「前記ステート及び前記アドレスに関連するデータ」は、例えば、このアドレスからリードされたデータ、又は、このアドレスにライトするデータとすることができる。
【符号の説明】
【0113】
１ ：アドレスバス
２ ：データバス
３ ：リード／ライト制御信号バス
４ ：バスコントローラ
５ ：状態遷移制御部
６ ：プロセッサステート
７ ：情報
８ ：レジスタバンク
９ ：プロセッサアクセス検出部
１０ ：プロセッサレジスタアクセス制御部
１１ ：ブレイク検出部
１２ ：メモリーアクセスバス制御部
１３ ：カバレッジ解析部
１４ ：トレースデータ収集部
１５ ：時間測定部
１６ ：トレース記録用メモリー制御部
１８ ：リアルタイムモニタ用メモリー
１９ ：カバレッジ記録用メモリー
２０ ：トレース記録用メモリー
２１ ：ホストコンピュータ装置用インターフェース
２３ ：バスセレクタ
２４ ：記憶装置
２５ ：周辺ロジック
２６ ：外部バスインタフェース
２７ ：接続ケーブル
２８ ：操作制御部
２９ ：レジスタバンク制御部
３１ ：アドレスバス
３２ ：データバス
３３ ：リード／ライト制御信号バス
１００ ：インサーキットエミュレータを用いたシステム
１０５ ：プロセッサ
１１０ ：開発基板
１１５ ：インサーキットエミュレータ
１２０ ：ホストコンピュータ装置
１６１ ：トレース記録用メモリー制御部
１８０ ：インサーキットエミュレータ制御ユニット
１８５ ：外部入力
４０５ ：初期値設定回路
４１０ ：セキュリティ時間調整回路
４１５ ：リセット回路
２ ：データバス
３ ：リード／ライト制御信号バス
４ ：バスコントローラ
５ ：状態遷移制御部
６ ：プロセッサステート
７ ：情報
８ ：レジスタバンク
９ ：プロセッサアクセス検出部
１０ ：プロセッサレジスタアクセス制御部
１１ ：ブレイク検出部
１２ ：メモリーアクセスバス制御部
１３ ：カバレッジ解析部
１４ ：トレースデータ収集部
１５ ：時間測定部
１６ ：トレース記録用メモリー制御部
１８ ：リアルタイムモニタ用メモリー
１９ ：カバレッジ記録用メモリー
２０ ：トレース記録用メモリー
２１ ：ホストコンピュータ装置用インターフェース
２３ ：バスセレクタ
２４ ：記憶装置
２５ ：周辺ロジック
２６ ：外部バスインタフェース
２７ ：接続ケーブル
２８ ：操作制御部
２９ ：レジスタバンク制御部
３１ ：アドレスバス
３２ ：データバス
３３ ：リード／ライト制御信号バス
１００ ：インサーキットエミュレータを用いたシステム
１０５ ：プロセッサ
１１０ ：開発基板
１１５ ：インサーキットエミュレータ
１２０ ：ホストコンピュータ装置
１６１ ：トレース記録用メモリー制御部
１８０ ：インサーキットエミュレータ制御ユニット
１８５ ：外部入力
４０５ ：初期値設定回路
４１０ ：セキュリティ時間調整回路
４１５ ：リセット回路
【図1】
【図2】
【図3a】
【図3b】
【図3c】
【図3d】
【図3e】
【図4】
【図5】
【図6】
【図7】
【図8】
