特開 2022-152643 半導体装置及び半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022152643

(43)【公開日】2022-10-12

(54)【発明の名称】半導体装置及び半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/338 20060101AFI20221004BHJP

   H01L 29/41 20060101ALI20221004BHJP

   H01L 21/283 20060101ALI20221004BHJP

   H01L 21/768 20060101ALI20221004BHJP

【ＦＩ】

H01L29/80 H

H01L29/44 Y

H01L21/283 B

H01L21/283 C

H01L21/90 N

H01L21/90 K

【審査請求】未請求

【請求項の数】11

【出願形態】ＯＬ

(21)【出願番号】P 2021055491

(22)【出願日】2021-03-29

(71)【出願人】

【識別番号】000154325

【氏名又は名称】住友電工デバイス・イノベーション株式会社

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(72)【発明者】

【氏名】渡邊 整

(72)【発明者】

【氏名】野瀬 幸則

【テーマコード（参考）】

4M104

5F033

5F102

【Ｆターム（参考）】

4M104BB02

4M104BB05

4M104BB09

4M104BB14

4M104CC01

4M104CC03

4M104DD34

4M104DD68

4M104EE06

4M104EE12

4M104EE17

4M104EE20

4M104FF10

5F033GG02

5F033HH13

5F033KK07

5F033KK08

5F033KK18

5F033QQ09

5F033QQ13

5F033QQ41

5F033RR06

5F033RR29

5F033SS15

5F033XX31

5F102GB01

5F102GC01

5F102GD01

5F102GJ02

5F102GL04

5F102GL07

5F102GM04

5F102GM08

5F102GQ01

5F102GR01

5F102GR12

5F102GS01

5F102GT03

5F102GV06

5F102GV08

5F102HC01

5F102HC16

5F102HC19

(57)【要約】

【課題】ソースフィールドプレートとドレイン電極との間の保護膜の絶縁破壊を抑制できる半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体装置は、基板の第１主面に平行な第１方向に並ぶソース電極及びドレイン電極と、前記ソース電極と前記ドレイン電極との間に位置するゲート電極と、前記ソース電極、前記ドレイン電極及び前記ゲート電極を覆う第１保護膜と、前記第１保護膜上に形成され、前記ソース電極に電気的に接続され、前記第１主面に垂直な方向からの平面視で前記ゲート電極と前記ドレイン電極との間に位置するソースフィールドプレートと、前記第１主面に平行、かつ前記第１方向に垂直な第２方向からの断面視で、前記ソースフィールドプレートの前記ドレイン電極側の端と、前記ドレイン電極の前記ソースフィールドプレート側の端との間に位置する部分を備え、前記第１保護膜の絶縁破壊を抑制する絶縁破壊抑制部と、を有する。
【選択図】図１

【特許請求の範囲】

【請求項1】

基板と、
前記基板上に形成された窒化物半導体層と、
前記窒化物半導体層内に形成され、前記基板の第１主面に平行な第１方向に並ぶソース電極及びドレイン電極と、
前記窒化物半導体層上に形成され、前記ソース電極と前記ドレイン電極との間に位置するゲート電極と、
前記窒化物半導体層上に形成され、前記ソース電極、前記ドレイン電極及び前記ゲート電極を覆う第１保護膜と、
前記第１保護膜上に形成され、前記ソース電極に電気的に接続され、前記第１主面に垂直な方向からの平面視で前記ゲート電極と前記ドレイン電極との間に位置するソースフィールドプレートと、
前記第１主面に平行、かつ前記第１方向に垂直な第２方向からの断面視で、前記ソースフィールドプレートの前記ドレイン電極側の端と、前記ドレイン電極の前記ソースフィールドプレート側の端との間に位置する部分を備え、前記第１保護膜の絶縁破壊を抑制する絶縁破壊抑制部と、
を有する半導体装置。

【請求項2】

前記絶縁破壊抑制部は、前記第１保護膜中に形成された空隙を含む請求項１に記載の半導体装置。

【請求項3】

前記絶縁破壊抑制部は、膜密度が前記第１保護膜の膜密度よりも高い第２保護膜を含む請求項１に記載の半導体装置。

【請求項4】

前記第１保護膜はＳｉ窒化膜であり、前記第２保護膜はＡｌ酸化膜である請求項３に記載の半導体装置。

【請求項5】

前記第２保護膜は、前記第１保護膜中に埋め込まれている請求項３または請求項４に記載の半導体装置。

【請求項6】

前記絶縁破壊抑制部は、前記断面視で、前記ソースフィールドプレート内の点と、前記ドレイン電極内の点とを結ぶ線分のうちで最も短い線分上に位置する部分を備える請求項１から請求項５のいずれか１項に記載の半導体装置。

【請求項7】

前記断面視で、
前記ドレイン電極は、前記ソースフィールドプレート側に位置し、前記第１保護膜に接触し、前記第１方向に垂直な第１辺を有し、
前記絶縁破壊抑制部は、前記ソースフィールドプレート内の点のうちで最も前記ドレイン電極に近い点と、前記第１辺との間の領域を横切るように配置されている請求項１から請求項６のいずれか１項に記載の半導体装置。

【請求項8】

前記絶縁破壊抑制部の前記第１方向の寸法及び前記第１主面に垂直な方向の寸法は１０ｎｍ以上である請求項１から請求項７のいずれか１項に記載の半導体装置。

【請求項9】

基板と、
前記基板上に形成された窒化物半導体層と、
前記窒化物半導体層内に形成され、前記基板の第１主面に平行な第１方向に並ぶソース電極及びドレイン電極と、
前記窒化物半導体層上に形成され、前記ソース電極と前記ドレイン電極との間に位置するゲート電極と、
前記窒化物半導体層上に形成され、前記ソース電極、前記ドレイン電極及び前記ゲート電極を覆うＳｉ窒化膜と、
前記Ｓｉ窒化膜上に形成され、前記ソース電極に電気的に接続され、前記第１主面に垂直な方向からの平面視で前記ゲート電極と前記ドレイン電極との間に位置するソースフィールドプレートと、
前記第１保護膜中に形成され、前記第１主面に平行、かつ前記第１方向に垂直な第２方向からの断面視で、前記ソースフィールドプレートの前記ドレイン電極側の端と、前記ドレイン電極の前記ソースフィールドプレート側の端との間に位置する部分を備えた空隙と、
を有し、
前記空隙の前記第１方向の寸法は５０ｎｍ以上であり、前記第１主面に垂直な方向の寸法は１００ｎｍ以上である半導体装置。

【請求項10】

基板上に窒化物半導体層を形成する工程と、
前記窒化物半導体層内に、前記基板の第１主面に平行な第１方向に並ぶソース電極及びドレイン電極を形成する工程と、
前記窒化物半導体層上に、前記ソース電極と前記ドレイン電極との間に位置するゲート電極を形成する工程と、
前記窒化物半導体層上に、前記ソース電極、前記ドレイン電極及び前記ゲート電極を覆う第１保護膜を形成する工程と、
前記第１保護膜上に、前記ソース電極に電気的に接続され、前記第１主面に垂直な方向からの平面視で前記ゲート電極と前記ドレイン電極との間に位置するソースフィールドプレートを形成する工程と、
前記第１主面に平行、かつ前記第１方向に垂直な第２方向からの断面視で、前記ソースフィールドプレートの前記ドレイン電極側の端と、前記ドレイン電極の前記ソースフィールドプレート側の端との間に位置する部分を備え、前記第１保護膜の絶縁破壊を抑制する絶縁破壊抑制部を形成する工程と、
を有する半導体装置の製造方法。

【請求項11】

前記絶縁破壊抑制部を形成する工程は、
前記第１保護膜を形成する工程において、
前記ソース電極、前記ドレイン電極及び前記ゲート電極を覆う第１絶縁膜を形成する工程と、
前記第１絶縁膜に、前記断面視で、前記ソースフィールドプレートの前記ドレイン電極側の端と、前記ドレイン電極の前記ソースフィールドプレート側の端との間に位置する部分を備える凹部を形成する工程と、
前記凹部の少なくとも一部が空隙として残るように前記第１絶縁膜上に第２絶縁膜を形成する工程と、
を有する請求項１０に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置及び半導体装置の製造方法に関する。

【背景技術】

【0002】

従来、ソース電極に接続されたソースフィールドプレートを備えた半導体装置が提案されている（特許文献１）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特表２０１９－５１６２４４号公報

【特許文献2】特開２０１９－１６９５５２号公報

【特許文献3】特表２０１９－５３７２８４号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

従来のソースフィールドプレートを備えた半導体装置では、ゲート電極とドレイン電極との距離を短縮すると、ソースフィールドプレートとドレイン電極との間の保護膜に絶縁破壊が生じるおそれがある。

【0005】

本開示は、ソースフィールドプレートとドレイン電極との間の保護膜の絶縁破壊を抑制できる半導体装置及び半導体装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0006】

本開示の半導体装置は、基板と、前記基板上に形成された窒化物半導体層と、前記窒化物半導体層内に形成され、前記基板の第１主面に平行な第１方向に並ぶソース電極及びドレイン電極と、前記窒化物半導体層上に形成され、前記ソース電極と前記ドレイン電極との間に位置するゲート電極と、前記窒化物半導体層上に形成され、前記ソース電極、前記ドレイン電極及び前記ゲート電極を覆う第１保護膜と、前記第１保護膜上に形成され、前記ソース電極に電気的に接続され、前記第１主面に垂直な方向からの平面視で前記ゲート電極と前記ドレイン電極との間に位置するソースフィールドプレートと、前記第１主面に平行、かつ前記第１方向に垂直な第２方向からの断面視で、前記ソースフィールドプレートの前記ドレイン電極側の端と、前記ドレイン電極の前記ソースフィールドプレート側の端との間に位置する部分を備え、前記第１保護膜の絶縁破壊を抑制する絶縁破壊抑制部と、を有する。

【発明の効果】

【0007】

本開示によれば、ソースフィールドプレートとドレイン電極との間の保護膜の絶縁破壊を抑制できる。

【図面の簡単な説明】

【0008】

【図1】図１は、第１実施形態に係る半導体装置を示す断面図である。

【図2】図２は、第１実施形態に係る半導体装置の効果を示す断面図（その１）である。

【図3】図３は、第１実施形態に係る半導体装置の効果を示す断面図（その２）である。

【図4】図４は、第１実施形態に係る半導体装置の製造方法を示す断面図（その１）である。

【図5】図５は、第１実施形態に係る半導体装置の製造方法を示す断面図（その２）である。

【図6】図６は、第１実施形態に係る半導体装置の製造方法を示す断面図（その３）である。

【図7】図７は、第１実施形態に係る半導体装置の製造方法を示す断面図（その４）である。

【図8】図８は、第１実施形態に係る半導体装置の製造方法を示す断面図（その５）である。

【図9】図９は、第１実施形態に係る半導体装置の製造方法を示す断面図（その６）である。

【図10】図１０は、第１実施形態に係る半導体装置の製造方法を示す断面図（その７）である。

【図11】図１１は、絶縁膜及び空隙の形成方法を示す断面図（その１）である。

【図12】図１２は、絶縁膜及び空隙の形成方法を示す断面図（その２）である。

【図13】図１３は、絶縁膜及び空隙の形成方法を示す断面図（その３）である。

【図14】図１４は、絶縁膜及び空隙の形成方法を示す断面図（その４）である。

【図15】図１５は、第２実施形態に係る半導体装置を示す断面図である。

【図16】図１６は、絶縁膜及び第２保護膜の形成方法を示す断面図（その１）である。

【図17】図１７は、絶縁膜及び第２保護膜の形成方法を示す断面図（その２）である。

【図18】図１８は、第３実施形態に係る半導体装置を示す断面図である。

【図19】図１９は、Ｉ－Ｖ特性を示す図である。

【発明を実施するための形態】

【0009】

実施するための形態について、以下に説明する。

【0010】

［本開示の実施形態の説明］
最初に本開示の実施態様を列記して説明する。

【0011】

〔１〕 本開示の一態様に係る半導体装置は、基板と、前記基板上に形成された窒化物半導体層と、前記窒化物半導体層内に形成され、前記基板の第１主面に平行な第１方向に並ぶソース電極及びドレイン電極と、前記窒化物半導体層上に形成され、前記ソース電極と前記ドレイン電極との間に位置するゲート電極と、前記窒化物半導体層上に形成され、前記ソース電極、前記ドレイン電極及び前記ゲート電極を覆う第１保護膜と、前記第１保護膜上に形成され、前記ソース電極に電気的に接続され、前記第１主面に垂直な方向からの平面視で前記ゲート電極と前記ドレイン電極との間に位置するソースフィールドプレートと、前記第１主面に平行、かつ前記第１方向に垂直な第２方向からの断面視で、前記ソースフィールドプレートの前記ドレイン電極側の端と、前記ドレイン電極の前記ソースフィールドプレート側の端との間に位置する部分を備え、前記第１保護膜の絶縁破壊を抑制する絶縁破壊抑制部と、を有する。

【0012】

半導体装置が動作すると、ソースフィールドプレートとドレイン電極との間に電界が生じ、時間の経過に連れて、第１保護膜中に複数の欠陥が発生する。動作時間が長くなると、欠陥同士が繋がるようになる。しかし、絶縁破壊抑制部が設けられているため、ソースフィールドプレートとドレイン電極との間での欠陥の連続が妨げられる。このため、ソースフィールドプレートとドレイン電極とを繋ぐリークパスの生成が抑制され、第１保護膜の絶縁破壊が抑制される。

【0013】

〔２〕 〔１〕において、前記絶縁破壊抑制部は、前記第１保護膜中に形成された空隙を含んでもよい。この場合、空隙にはリークパスとなるような欠陥が生じないため、絶縁破壊をより抑制しやすい。

【0014】

〔３〕 〔１〕において、前記絶縁破壊抑制部は、膜密度が前記第１保護膜の膜密度よりも高い第２保護膜を含んでもよい。この場合、第２保護膜には第１保護膜よりも欠陥が生じにくいため、絶縁破壊を抑制できる。

【0015】

〔４〕 〔３〕において、第１保護膜はＳｉ窒化膜であり、前記第２保護膜はＡｌ酸化膜であってもよい。この場合、既存の装置を用いてＳｉ窒化膜及びＡｌ酸化膜は形成しやすい。

【0016】

〔５〕 〔３〕又は〔４〕において、第２保護膜は、前記第１保護膜中に埋め込まれていてもよい。この場合、第２保護膜をソースフィールドプレートとドレイン電極との間に配置しやすい。

【0017】

〔６〕 〔１〕～〔５〕において、前記絶縁破壊抑制部は、前記断面視で、前記ソースフィールドプレート内の点と、前記ドレイン電極内の点とを結ぶ線分のうちで最も短い線分上に位置する部分を備えてもよい。この場合、リークパスが生じやすい線分上に絶縁破壊抑制部が位置するため、絶縁破壊を抑制しやすい。

【0018】

〔７〕 〔１〕～〔６〕において、前記断面視で、前記ドレイン電極は、前記ソースフィールドプレート側に位置し、前記第１保護膜に接触し、前記第１方向に垂直な第１辺を有し、前記絶縁破壊抑制部は、前記ソースフィールドプレート内の点のうちで最も前記ドレイン電極に近い点と、前記第１辺との間の領域を横切るように配置されていてもよい。この場合、広範囲にわたって絶縁破壊を抑制しやすい。

【0019】

〔８〕 〔１〕～〔７〕において、前記絶縁破壊抑制部の前記第１方向の寸法及び前記第１主面に垂直な方向の寸法は１０ｎｍ以上であってもよい。この場合、欠陥の大きさは概ね１０ｎｍ未満であるため、効果的に絶縁破壊を抑制できる。

【0020】

〔９〕 本開示の他の一態様に係る半導体装置は、基板と、前記基板上に形成された窒化物半導体層と、前記窒化物半導体層内に形成され、前記基板の第１主面に平行な第１方向に並ぶソース電極及びドレイン電極と、前記窒化物半導体層上に形成され、前記ソース電極と前記ドレイン電極との間に位置するゲート電極と、前記窒化物半導体層上に形成され、前記ソース電極、前記ドレイン電極及び前記ゲート電極を覆うＳｉ窒化膜と、前記Ｓｉ窒化膜上に形成され、前記ソース電極に電気的に接続され、前記第１主面に垂直な方向からの平面視で前記ゲート電極と前記ドレイン電極との間に位置するソースフィールドプレートと、前記第１保護膜中に形成され、前記第１主面に平行、かつ前記第１方向に垂直な第２方向からの断面視で、前記ソースフィールドプレートの前記ドレイン電極側の端と、前記ドレイン電極の前記ソースフィールドプレート側の端との間に位置する部分を備えた空隙と、を有し、前記空隙の前記第１方向の寸法は５０ｎｍ以上であり、前記第１主面に垂直な方向の寸法は１００ｎｍ以上である。

【0021】

〔１０〕 本開示の他の一態様に係る半導体装置の製造方法は、基板上に窒化物半導体層を形成する工程と、前記窒化物半導体層内に、前記基板の第１主面に平行な第１方向に並ぶソース電極及びドレイン電極を形成する工程と、前記窒化物半導体層上に、前記ソース電極と前記ドレイン電極との間に位置するゲート電極を形成する工程と、前記窒化物半導体層上に、前記ソース電極、前記ドレイン電極及び前記ゲート電極を覆う第１保護膜を形成する工程と、前記第１保護膜上に、前記ソース電極に電気的に接続され、前記第１主面に垂直な方向からの平面視で前記ゲート電極と前記ドレイン電極との間に位置するソースフィールドプレートを形成する工程と、前記第１主面に平行、かつ前記第１方向に垂直な第２方向からの断面視で、前記ソースフィールドプレートの前記ドレイン電極側の端と、前記ドレイン電極の前記ソースフィールドプレート側の端との間に位置する部分を備え、前記第１保護膜の絶縁破壊を抑制する絶縁破壊抑制部を形成する工程と、を有する。

【0022】

〔１１〕 〔１０〕において、前記絶縁破壊抑制部を形成する工程は、前記第１保護膜を形成する工程において、前記ソース電極、前記ドレイン電極及び前記ゲート電極を覆う第１絶縁膜を形成する工程と、前記第１絶縁膜に、前記断面視で、前記ソースフィールドプレートの前記ドレイン電極側の端と、前記ドレイン電極の前記ソースフィールドプレート側の端との間に位置する部分を備える凹部を形成する工程と、前記凹部の少なくとも一部が空隙として残るように前記第１絶縁膜上に第２絶縁膜を形成する工程と、を有してもよい。この場合、絶縁破壊抑制部として空隙を形成しやすい。

【0023】

［本開示の実施形態の詳細］
以下、本開示の実施形態について詳細に説明するが、本開示はこれらに限定されるものではない。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。

【0024】

（第１実施形態）
まず、第１実施形態について説明する。第１実施形態は、窒化物半導体を主構成材料とするＧａＮ－ＨＥＭＴを含む半導体装置に関する。図１は、第１実施形態に係る半導体装置を示す断面図である。図１は、ゲート幅方向に垂直な断面を示す。

【0025】

第１実施形態に係る半導体装置１００は、図１に示すように、第１主面１１を備えた基板１０と、基板１０の第１主面１１の上に形成された複数の窒化物半導体層の積層構造２０とを有する。基板１０は、例えば（０００１）主面を有するＳｉＣ基板であり、積層構造２０の積層方向は例えば［０００１］方向である。積層構造２０は、基板１０側から順に形成される電子走行層１２と、電子供給層１４と、キャップ層１６とを含む。電子走行層１２は、例えば厚さが１０００ｎｍ程度のアンドープＧａＮ層である。電子供給層１４は、例えば厚さ２０ｎｍ程度のｎ型ＡｌＧａＮ層である。キャップ層１６は、例えば厚さ５ｎｍ程度のｎ型ＧａＮ層である。積層構造２０は窒化物半導体層の一例である。

【0026】

積層構造２０の上に絶縁膜２２が形成されている。絶縁膜２２は、例えばＳｉ窒化膜である。絶縁膜２２及び積層構造２０に、ソース電極用の開口３１と、ドレイン電極用の開口３２とが形成されている。積層構造２０にオーミックコンタクトするソース電極４１が開口３１内に形成され、積層構造２０にオーミックコンタクトするドレイン電極４２が開口３２内に形成されている。ソース電極４１及びドレイン電極４２は、基板１０の第１主面１１に平行な方向に並ぶ。本開示では、ソース電極４１及びドレイン電極４２が並ぶ方向を第１方向といい、第１主面１１に平行、かつ第１方向に垂直な方向を第２方向といい、第１主面１１に垂直な方向を第３方向という。また、平面視とは第３方向からの平面視をいい、断面視とは第２方向からの断面視をいう。ソース電極４１及びドレイン電極４２は、例えば、Ｔｉ膜と、このＴｉ膜の上に形成されたＡｌ膜とを有する。絶縁膜２２、ソース電極４１及びドレイン電極４２の上に絶縁膜２４が形成されている。絶縁膜２４は、例えばＳｉ窒化膜である。

【0027】

ソース電極４１とドレイン電極４２との間において、絶縁膜２２及び２４に、ゲート電極用の開口３５が形成されている。積層構造２０にショットキーコンタクトするゲート電極４３が開口３５内に形成されている。ゲート電極４３の一部が絶縁膜２４上にあってもよい。ゲート電極４３は、例えば、Ｎｉ膜と、このＮｉ膜上に形成されたＡｕ膜とを有する。

【0028】

絶縁膜２４に、ソース配線用の開口３３と、ドレイン配線用の開口３４とが形成されている。ソース電極４１に接続されるソース配線４５が開口３３内に形成され、ドレイン電極４２に接続されるドレイン配線４６が開口３４内に形成されている。ソース配線４５及びドレイン配線４６は、例えば、Ａｕ膜を有する。絶縁膜２４、ソース配線４５、ゲート電極４３及びドレイン配線４６の上に絶縁膜２６が形成されている。絶縁膜２６は、例えばＳｉ窒化膜である。絶縁膜２２、２４及び２６が第１保護膜２８に含まれる。

【0029】

絶縁膜２６上にソースフィールドプレート４４が形成されている。ソースフィールドプレート４４は、図１の断面図には現れない経路を通じてソース電極４１に電気的に接続されている。ソースフィールドプレート４４は、平面視でゲート電極４３とドレイン電極４２との間に位置する。ソースフィールドプレート４４は、例えば、Ｔｉ膜と、このＴｉ膜の上に形成されたＮｉ膜とを有する。ソースフィールドプレート４４が、図１に示す断面図に現れる経路を通じて、すなわちゲート電極４３を絶縁膜２６の上から覆うようにしてソース電極４１に接続されていてもよい。

【0030】

絶縁膜２６中に空隙５１が形成されている。空隙５１は、断面視でソースフィールドプレート４４のドレイン電極４２側の端と、ドレイン電極４２のソースフィールドプレート４４側の端との間に位置する。空隙５１は、断面視で、ソースフィールドプレート４４内の点と、ドレイン電極４２内の点とを結ぶ線分のうちで最も短い線分５９上に位置する部分を備えることが好ましい。例えば、空隙５１の第１方向の寸法は５０ｎｍ程度であり、第３方向の寸法は１００ｎｍ程度である。空隙５１は絶縁破壊抑制部の一例である。

【0031】

ここで、第１実施形態に係る半導体装置１００の効果について説明する。図２及び図３は、第１実施形態に係る半導体装置１００の効果を示す断面図である。

【0032】

半導体装置１００が動作すると、ソースフィールドプレート４４とドレイン電極４２との間に電界が生じ、時間の経過に連れて、図２に示すように、第１保護膜２８中に複数の欠陥７１が発生する。各欠陥７１の大きさは概ね１０ｎｍ未満である。

【0033】

動作時間が長くなると、図３に示すように、欠陥７１同士が繋がるようになる。そして、複数の欠陥７１がソースフィールドプレート４４とドレイン電極４２との間で繋がると、繋がった欠陥７１がリークパスとなり得る。これに対し、第１実施形態では、空隙５１が第１保護膜２８中に形成されている。空隙５１よりもソースフィールドプレート４４側で複数の欠陥７１が繋がり、かつ空隙５１よりもドレイン電極４２側で複数の欠陥７１が繋がったとしても、空隙５１中にはリークパスとなるような欠陥は生じないため、ソースフィールドプレート４４とドレイン電極４２とを繋ぐリークパスの生成が抑制される。

【0034】

従って、ゲート電極４３とドレイン電極４２との間の距離を小さくし、ソースフィールドプレート４４とドレイン電極４２との間の距離を小さくしても、第１保護膜２８の絶縁破壊を抑制することができる。ゲート電極４３とドレイン電極４２との間の距離を小さくすることで、ゲート電極４３とドレイン電極４２との間でのチャネルの抵抗を低減できる。また、ゲート電極４３とドレイン電極４２との間の距離を小さくすることで、半導体装置１００を小型化し、１枚の半導体ウェハから製造できる半導体装置１００の数を増やし、半導体装置１００の材料コストを低減できる。

【0035】

平面視でゲート電極４３とドレイン電極４２との間の距離は、好ましくは２．０μｍ以下であり、より好ましくは１．５μｍ以下であり、更に好ましくは１．０μｍ以下である。上記のように、ゲート電極４３とドレイン電極４２との間の距離が小さくても、第１保護膜２８の絶縁破壊は生じにくく、この距離が小さいほどチャネルの抵抗を低減したり、材料コストを低減したりできる。

【0036】

また、平面視でソースフィールドプレート４４とドレイン電極４２との間の距離は、好ましくは１．０μｍ以下であり、より好ましくは０．７μｍ以下であり、更に好ましくは０．５μｍ以下である。上記のように、ソースフィールドプレート４４とドレイン電極４２との間の距離が小さくても、第１保護膜２８の絶縁破壊は生じにくく、この距離が小さいほどゲート電極４３とドレイン電極４２との間の距離を小さくしやすい。

【0037】

また、空隙５１が形成されていない場合、距離が最も短い線分５９及びその近傍で欠陥７１が繋がりやすいが、第１実施形態では、空隙５１が線分５９上の部分を含んでいるため、ソースフィールドプレート４４とドレイン電極４２との間の欠陥７１の繋がりを抑制しやすい。

【0038】

断面視で、空隙５１は、ドレイン電極４２の第１辺４２Ａとソースフィールドプレート４４内の点のうちで最もドレイン電極４２に近い点との間の領域を横切るように配置されていることが好ましい。ここで、第１辺４２Ａは、ソースフィールドプレート４４側に位置し、第１保護膜２８に接触し、第１方向に垂直な辺である。空隙５１がこのように配置されていることで、ソースフィールドプレート４４とドレイン電極４２との間の欠陥７１の繋がりを広範囲にわたって抑制できる。なお、第１辺４２Ａは、第１方向に完全に垂直でなくてもよく、例えば、エッチングの際に不可避的に傾斜した辺となっていてもよい。

【0039】

空隙５１の第１方向の寸法及び第３方向の寸法は１０ｎｍ以上であることが好ましい。上記のように、時間の経過に連れて発生する個々の欠陥７１の大きさは概ね１０ｎｍ未満である。従って、第１方向の寸法及び第３方向の寸法が１０ｎｍ以上であれば、欠陥７１の繋がりを抑制しやすい。第１方向の寸法は、好ましくは３０ｎｍ以上であり、より好ましくは５０ｎｍ以上である。また、第３方向の寸法は、好ましくは５０ｎｍ以上であり、より好ましくは１００ｎｍ以上である。

【0040】

次に、第１実施形態に係る半導体装置１００の製造方法について説明する。図４～図１０は、第１実施形態に係る半導体装置１００の製造方法を示す断面図である。

【0041】

まず、図４に示すように、基板１０上に、有機金属化学気相成長（metal organic chemical vapor deposition：ＭＯＣＶＤ）法を用いて、複数の窒化物半導体層を含む積層構造２０を成長する。次に、積層構造２０の上面に接する絶縁膜２２を、減圧（low pressure：ＬＰ）ＣＶＤ法を用いて成膜する。絶縁膜２２は、例えば厚さが４０ｎｍのＳｉ窒化膜である。電子走行層１２を形成する前に基板１０の上に核形成層を形成し、核形成層の上に電子走行層１２を形成してもよい。核形成層は、例えば厚さ数十ｎｍのＡｌＮ層である。

【0042】

次に、図５に示すように、絶縁膜２２及び積層構造２０にソース電極用の開口３１と、ドレイン電極用の開口３２とを形成し、開口３１内にソース電極４１を形成し、開口３２内にドレイン電極４２を形成する。

【0043】

開口３１及び３２の形成では、例えば、開口を備えたマスクを用いて絶縁膜２２及び積層構造２０の反応性イオンエッチング（reactive ion etching：ＲＩＥ）を行う。また、ソース電極４１及びドレイン電極４２の形成では、例えば、開口３１及び３２の形成に用いたマスクを成長マスクとして用いた蒸着法による金属層の形成と、マスクの除去（リフトオフ）と、熱処理による金属層の合金化とを行う。

【0044】

次に、図６に示すように、絶縁膜２２、ソース電極４１及びドレイン電極４２の上に、絶縁膜２４を、プラズマ（plasma enhanced：ＰＥ）ＣＶＤ法を用いて成膜する。絶縁膜２４は、例えば厚さが２０ｎｍのＳｉ窒化膜である。

【0045】

次に、図７に示すように、ソース電極４１とドレイン電極４２との間において、絶縁膜２４及び２２にゲート電極用の開口３５を形成し、開口３５内にゲート電極４３を形成する。ゲート電極４３の一部が絶縁膜２４上に形成されてもよい。

【0046】

開口３５の形成では、例えば、開口を備えたマスクを用いて絶縁膜２４及び絶縁膜２２のＲＩＥを行う。また、ゲート電極４３の形成では、例えば、開口を備えた別のマスクを成長マスクとして用いた蒸着法による金属層の形成と、マスクの除去（リフトオフ）とを行う。

【0047】

次に、図８に示すように、絶縁膜２４にソース配線用の開口３３と、ドレイン配線用の開口３４とを形成し、開口３３内にソース配線４５を形成し、開口３４内にドレイン配線４６を形成する。

【0048】

開口３３及び３４の形成では、例えば、開口を備えたマスクを用いて絶縁膜２４のＲＩＥを行う。また、ソース配線４５及びドレイン配線４６は、例えば、めっき法により形成できる。

【0049】

次に、図９に示すように、絶縁膜２４、ソース配線４５、ゲート電極４３及びドレイン配線４６の上に、絶縁膜２６及び空隙５１を形成する。絶縁膜２６は、例えば厚さが４００ｎｍのＳｉ窒化膜である。絶縁膜２２、２４及び２６が第１保護膜２８に含まれる。絶縁膜２６及び空隙５１の形成方法については後述する。

【0050】

次に、図１０に示すように、絶縁膜２６上にソースフィールドプレート４４を形成する。ソースフィールドプレート４４は、図１の断面図には現れない経路を通じてソース電極４１に電気的に接続されている。ソースフィールドプレート４４は、平面視でゲート電極４３とドレイン電極４２との間に位置する。ソースフィールドプレート４４の形成では、例えば、開口を備えたマスクを成長マスクとして用いた蒸着法による金属層の形成と、マスクの除去（リフトオフ）とを行う。

【0051】

その後、必要に応じて配線等を形成する。このようにして、ＧａＮ－ＨＥＭＴを含む半導体装置１００を製造することができる。

【0052】

ここで、絶縁膜２６及び空隙５１の形成方法について説明する。図１１～図１４は、絶縁膜２６及び空隙５１の形成方法を示す断面図である。図１１～図１４には、平面視でソースフィールドプレート４４とドレイン電極４２との間の領域を示す。

【0053】

まず、図１１に示すように、絶縁膜２４、ソース配線４５、ゲート電極４３及びドレイン配線４６の上に第１絶縁膜２６Ａを形成する。第１絶縁膜２６ＡはＳｉ窒化膜である。第１絶縁膜２６Ａの厚さは絶縁膜２６の厚さよりも小さく、例えば３００ｎｍである。第１絶縁膜２６Ａは、例えばプラズマＣＶＤ法により形成できる。

【0054】

次に、図１２に示すように、第１絶縁膜２６Ａの上にｉ線レジスト６１を塗布し、フォトリソグラフィにより、ｉ線レジスト６１に開口６１Ｘを形成する。開口６１Ｘを通じて第１絶縁膜２６Ａが露出する。例えば、ｉ線レジスト６１の厚さは６５０ｎｍとし、開口６１Ｘの寸法（開口幅）は３００ｎｍとする。

【0055】

次に、図１３に示すように、ｉ線レジスト６１をマスクとし、エッチングガスとしてＣＨＦ_３及びＯ_２の混合ガスを用いて、第１絶縁膜２６ＡのＲＩＥを行う。ＣＨＦ_３及びＯ_２の混合ガスを用いた場合、第１絶縁膜２６Ａのエッチングで発生した反応生成物６２が開口６１Ｘの側壁面に付着しやすい。このため、深部ほど狭い凹部２６Ｘが第１絶縁膜２６Ａに形成される。例えば、凹部２６Ｘの断面視において、互いに対向する反応生成物６２同士の最短距離Ｗに対する凹部２６Ｘの深さＤの比は、２．０以上とする。

【0056】

次に、図１４に示すように、ｉ線レジスト６１を除去する。次に、第１絶縁膜２６Ａの上に第２絶縁膜２６Ｂを形成する。第２絶縁膜２６ＢはＳｉ窒化膜である。第２絶縁膜２６Ｂの厚さは絶縁膜２６の厚さよりも小さく、例えば１００ｎｍである。第２絶縁膜２６Ｂは、例えば減圧ＣＶＤ法により形成できる。この時、第２絶縁膜２６Ｂは、凹部２６Ｘを埋めることができず、空隙５１が形成される。

【0057】

このようにして、第１絶縁膜２６Ａ及び第２絶縁膜２６Ｂからなる絶縁膜２６と、空隙５１とを形成できる。

【0058】

このような方法によれば、絶縁破壊抑制部として作用する空隙５１を備えた半導体装置１００を安定して製造できる。

【0059】

（第２実施形態）
次に、第２実施形態について説明する。第２実施形態は、絶縁破壊抑制部の構成の点で第１実施形態と相違する。図１５は、第２実施形態に係る半導体装置を示す断面図である。

【0060】

第２実施形態に係る半導体装置２００では、図１５に示すように、絶縁膜２６中に空隙５１に代わって第２保護膜５２が形成されている。つまり、第２保護膜５２が第１保護膜２８中に埋め込まれている。第２保護膜５２は、第１保護膜２８の膜密度よりも膜密度が高い材料からなる。例えば、第１保護膜２８はＳｉ窒化膜であり、第１保護膜２８の膜密度は３．２ｇ／ｃｍ^３程度であるのに対し、第２保護膜５２はＡｌ酸化膜であり、第２保護膜５２の膜密度は３．９ｇ／ｃｍ^３程度である。第２保護膜５２は絶縁破壊抑制部の一例である。膜密度とは、当該膜の単位体積当たりの質量であり、例えばＸ線反射率法により測定できる。

【0061】

他の構成は第１実施形態と同様である。

【0062】

なお、図１５では省略しているが、後述の絶縁膜２６の形成方法の説明からもわかるように、第２保護膜５２が、第１実施形態における空隙５１の位置だけでなく、全面に広がるように形成されていてもよい。

【0063】

第２実施形態に係る半導体装置２００においても、動作時間が長くなるにつれて、ソースフィールドプレート４４とドレイン電極４２との間で第１保護膜２８中に複数の欠陥７１が発生する。しかし、第２保護膜５２の膜密度が第１保護膜２８の膜密度よりも高いため、第２保護膜５２中には欠陥が生じにくい。従って、第２保護膜５２よりもソースフィールドプレート４４側で複数の欠陥７１が繋がり、かつ第２保護膜５２よりもドレイン電極４２側で複数の欠陥７１が繋がったとしても、第２保護膜５２中にはリークパスとなるような欠陥が生じにくいため、ソースフィールドプレート４４とドレイン電極４２とを繋ぐリークパスの生成が抑制される。

【0064】

従って、第１実施形態と同様に、ゲート電極４３とドレイン電極４２との間の距離を小さくすることで、ゲート電極４３とドレイン電極４２との間でのチャネルの抵抗を低減したり、半導体装置１００の材料コストを低減したりできる。

【0065】

第２保護膜５２の膜密度は第１保護膜２８の膜密度より高ければよいが、好ましくは３．４ｇ／ｃｍ^３以上であり、より好ましくは３．６ｇ／ｃｍ^３程以上であり、更に好ましくは３．８ｇ／ｃｍ^３程以上である。第１保護膜２８がＳｉ窒化膜であり、第２保護膜５２がＡｌ酸化膜であると、既存の装置を用いて成膜しやすい。

【0066】

次に、絶縁膜２６及び第２保護膜５２の形成方法について説明する。図１６～図１７は、絶縁膜２６及び第２保護膜５２の形成方法を示す断面図である。図１６～図１７には、平面視でソースフィールドプレート４４とドレイン電極４２との間の領域を示す。

【0067】

まず、図１６に示すように、第１実施形態と同様にして、凹部２６Ｘの形成までの処理を行う。次に、第１絶縁膜２６Ａの上に第２保護膜５２を形成する。第２保護膜５２はＡｌ酸化膜である。第２保護膜５２の厚さは、例えば平坦部で３５ｎｍである。ここでいう第２保護膜５２の厚さは、凹部２６Ｘの外側で第１絶縁膜２６Ａ上の部分の厚さである。第２保護膜５２は、原子層堆積（atomic layer deposition：ＡＬＤ）法によりできる。ＡＬＤ法により形成されるＡｌ酸化膜の被覆性（カバレッジ）は良好であり、凹部２６Ｘは第２保護膜５２により埋められる。

【0068】

次に、第２保護膜５２の上に第２絶縁膜２６Ｂを形成する。第２絶縁膜２６ＢはＳｉ窒化膜である。第２絶縁膜２６Ｂの厚さは絶縁膜２６の厚さよりも小さく、例えば１００ｎｍである。第２絶縁膜２６Ｂは、例えば減圧ＣＶＤ法により形成できる。

【0069】

このようにして、第１絶縁膜２６Ａ及び第２絶縁膜２６Ｂからなる絶縁膜２６と、第２保護膜５２とを形成できる。なお、第２絶縁膜２６Ｂの形成の前に、凹部２６Ｘ内の部分を除き第２保護膜５２を除去してもよい。

【0070】

（第３実施形態）
次に、第３実施形態について説明する。第３実施形態は、絶縁破壊抑制部の構成の点で第１、第２実施形態と相違する。図１８は、第３実施形態に係る半導体装置を示す断面図である。

【0071】

第３実施形態に係る半導体装置３００では、図１８に示すように、絶縁膜２６中に空隙５１も第２保護膜５２も形成されておらず、絶縁膜２６上に第３保護膜５３が形成されている。第３保護膜５３は、第１保護膜２８の膜密度よりも膜密度が高い材料からなる。例えば、第１保護膜２８はＳｉ窒化膜であり、第１保護膜２８の膜密度は３．２ｇ／ｃｍ^３程度であるのに対し、第３保護膜５３はＡｌ酸化膜であり、第３保護膜５３の膜密度は３．９ｇ／ｃｍ^３程度である。ソースフィールドプレート４４は第３保護膜５３上に形成されている。第３保護膜５３は絶縁破壊抑制部の一例である。

【0072】

他の構成は第１実施形態と同様である。

【0073】

第３実施形態に係る半導体装置３００においても、動作時間が長くなるにつれて、ソースフィールドプレート４４とドレイン電極４２との間で第１保護膜２８中に複数の欠陥７１が発生する。しかし、第３保護膜５３の膜密度が第１保護膜２８の膜密度よりも高いため、第３保護膜５３中には欠陥が生じにくい。従って、第３保護膜５３よりもドレイン電極４２側で複数の欠陥７１が繋がったとしても、第３保護膜５３中にはリークパスとなるような欠陥が生じにくいため、ソースフィールドプレート４４とドレイン電極４２とを繋ぐリークパスの生成が抑制される。

【0074】

従って、第１実施形態と同様に、ゲート電極４３とドレイン電極４２との間の距離を小さくすることで、ゲート電極４３とドレイン電極４２との間でのチャネルの抵抗を低減したり、半導体装置１００の材料コストを低減したりできる。

【0075】

第３保護膜５３の膜密度は第１保護膜２８の膜密度より高ければよいが、好ましくは３．４ｇ／ｃｍ^３以上であり、より好ましくは３．６ｇ／ｃｍ^３程以上であり、更に好ましくは３．８ｇ／ｃｍ^３程以上である。

【0076】

次に、本願発明者らが行った実験について説明する。この実験では、第１実施形態に倣って試料（試料Ｎｏ．１）を作製した。また、第１保護膜中に空隙が形成されていない試料（試料Ｎｏ．２）も作製した。試料Ｎｏ．１と試料Ｎｏ．２との間では、空隙の有無を除く構造は同一とした。なお、平面視でのソースフィールドプレートとドレイン電極との間の距離は１μｍとした。従来の半導体装置では、平面視でのソースフィールドプレートとドレイン電極との間の距離は短くても３μｍ程度であり、この１μｍという距離は極めて短い距離である。

【0077】

そして、試料Ｎｏ．１及びＮｏ．２について、ソースフィールドプレートとドレイン電極との間に印加する電圧と、ソースフィールドプレートとドレイン電極との間に流れる電流との関係（Ｉ－Ｖ特性）を調べた。この結果を図１９に示す。図１９は、Ｉ－Ｖ特性を示す図である。図１９中の横軸はソースフィールドプレートとドレイン電極との間の電圧を示し、縦軸はソースフィールドプレートとドレイン電極との間を流れる電流を示す。

【0078】

図１９に示すように、空隙が形成されていない試料Ｎｏ．２では、８０Ｖの電圧が印加されると、電流が急激に増加した。一方、空隙が形成されている試料Ｎｏ．１では、１００Ｖの電圧が印加されても、電流の増加は僅かであった。この結果から、試料Ｎｏ．２の絶縁耐圧は８０Ｖ以下であるのに対し、試料Ｎｏ．１の絶縁耐圧は１００Ｖ以上であることがわかる。つまり、試料Ｎｏ．１では、試料Ｎｏ．２よりも２５％以上高い絶縁耐圧が得られることがわかる。

【0079】

以上、実施形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。

【符号の説明】

【0080】

１０：基板
１１：第１主面
１２：電子走行層
１４：電子供給層
１６：キャップ層
２０：積層構造
２２、２４、２６：絶縁膜
２６Ａ：第１絶縁膜
２６Ｂ：第２絶縁膜
２６Ｘ：凹部
２８：第１保護膜
３１、３２、３３、３４、３５：開口
４１：ソース電極
４２：ドレイン電極
４２Ａ：第１辺
４３：ゲート電極
４４：ソースフィールドプレート
４５：ソース配線
４６：ドレイン配線
５１：空隙
５２：第２保護膜
５３：第３保護膜
５９：線分
６１：ｉ線レジスト
６１Ｘ：開口
６２：反応生成物
７１：欠陥
１００、２００、３００：半導体装置

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】