特開2022-152676半導体素子ユニット、半導体素子ユニット製造方法、半導体素子ユニット供給基板、半導体実装回路及び半導体実装回路製造方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022152676
(43)【公開日】2022-10-12
(54)【発明の名称】半導体素子ユニット、半導体素子ユニット製造方法、半導体素子ユニット供給基板、半導体実装回路及び半導体実装回路製造方法
(51)【国際特許分類】
H01L 33/38 20100101AFI20221004BHJP
H01L 33/62 20100101ALI20221004BHJP
H01L 31/02 20060101ALI20221004BHJP
H01L 31/10 20060101ALI20221004BHJP
【ＦＩ】
H01L33/38
H01L33/62
H01L31/02 B
H01L31/10 H
【審査請求】未請求
【請求項の数】19
【出願形態】ＯＬ
(21)【出願番号】P 2021055531
(22)【出願日】2021-03-29
(71)【出願人】
【識別番号】000000295
【氏名又は名称】沖電気工業株式会社
(74)【代理人】
【識別番号】100174104
【弁理士】
【氏名又は名称】奥田 康一
(72)【発明者】
【氏名】篠▲原▼ 悠貴
(72)【発明者】
【氏名】鈴木 貴人
(72)【発明者】
【氏名】谷川 兼一
(72)【発明者】
【氏名】古田 裕典
(72)【発明者】
【氏名】小酒 達
(72)【発明者】
【氏名】中井 佑亮
(72)【発明者】
【氏名】十文字 伸哉
(72)【発明者】
【氏名】松尾 元一郎
(72)【発明者】
【氏名】石川 琢磨
(72)【発明者】
【氏名】▲高▼橋 千優
(72)【発明者】
【氏名】川田 寛人
【テーマコード（参考）】
5F142
5F241
5F849
【Ｆターム（参考）】
5F142AA32
5F142AA56
5F142BA32
5F142CA11
5F142CB07
5F142CD02
5F142CD17
5F142CD32
5F142CG03
5F142CG07
5F142CG32
5F142DA13
5F142DB44
5F142DB54
5F142EA02
5F142EA18
5F142EA34
5F142FA30
5F142FA34
5F142GA02
5F241AA25
5F241CA73
5F241CA74
5F241CA77
5F241CA93
5F241CA98
5F241FF06
5F849BA25
5F849BA30
5F849CB11
5F849CB14
5F849CB15
5F849CB17
5F849CB20
5F849FA05
5F849FA11
5F849JA02
5F849JA06
5F849JA08
5F849JA11
5F849JA19
5F849JA20
5F849KA20
5F849XB02
5F849XB04
(57)【要約】
【課題】小型に構成しながら半導体と回路との良好な電気的接続を実現し得るようにする。
【解決手段】半導体素子ユニット１は、形成犠牲層４２上に第１電極３及び半導体素子２を重ねて載置した状態でアニール処理を行うことにより、半導体素子２及び第１電極３を共晶結合させ、且つ第１電極実装面３Ｂを極めて平坦な状態に維持する。これにより半導体素子ユニット１は、基板表面５１Ａが極めて平坦に形成された回路基板５１に実装される際、第１電極実装面３Ｂを第１パッド表面６１Ａに当接させるように転写されるだけで、両者の間で分子間力を作用させ、物理的及び電気的に接続させることができ、実装後にアニール処理を行わせる必要が無い。
【選択図】図５
【解決手段】半導体素子ユニット１は、形成犠牲層４２上に第１電極３及び半導体素子２を重ねて載置した状態でアニール処理を行うことにより、半導体素子２及び第１電極３を共晶結合させ、且つ第１電極実装面３Ｂを極めて平坦な状態に維持する。これにより半導体素子ユニット１は、基板表面５１Ａが極めて平坦に形成された回路基板５１に実装される際、第１電極実装面３Ｂを第１パッド表面６１Ａに当接させるように転写されるだけで、両者の間で分子間力を作用させ、物理的及び電気的に接続させることができ、実装後にアニール処理を行わせる必要が無い。
【選択図】図５
【特許請求の範囲】
【請求項1】
半導体素子と、
平坦な第１電極実装面を有し、当該第１電極実装面と異なる部分において前記半導体素子との間で共晶結合を形成する第１電極と
を具えることを特徴とする半導体素子ユニット。
平坦な第１電極実装面を有し、当該第１電極実装面と異なる部分において前記半導体素子との間で共晶結合を形成する第１電極と
を具えることを特徴とする半導体素子ユニット。
【請求項2】
前記第１電極実装面は、表面粗さが１０［ｎｍ］以下である
ことを特徴とする請求項１に記載の半導体素子ユニット。
ことを特徴とする請求項１に記載の半導体素子ユニット。
【請求項3】
前記半導体素子は、発光素子又はセンサ素子である
ことを特徴とする請求項１又は請求項２に記載の半導体素子ユニット。
ことを特徴とする請求項１又は請求項２に記載の半導体素子ユニット。
【請求項4】
前記半導体素子において前記第１電極との接合面と異なる面に設けられた直上電極と
を具えることを特徴とする請求項１乃至請求項３の何れかに記載の半導体素子ユニット。
を具えることを特徴とする請求項１乃至請求項３の何れかに記載の半導体素子ユニット。
【請求項5】
形成基板上に形成犠牲層を形成する形成犠牲層形成ステップと、
前記形成犠牲層上に第１電極を形成する第１電極形成ステップと、
前記第１電極上に半導体素子を転写する半導体素子転写ステップと、
アニール処理により前記半導体素子及び前記第１電極を共晶結合させるアニール処理ステップと
を有することを特徴とする半導体素子ユニット製造方法。
前記形成犠牲層上に第１電極を形成する第１電極形成ステップと、
前記第１電極上に半導体素子を転写する半導体素子転写ステップと、
アニール処理により前記半導体素子及び前記第１電極を共晶結合させるアニール処理ステップと
を有することを特徴とする半導体素子ユニット製造方法。
【請求項6】
成長基板上に成長犠牲層及び半導体機能層を積層する成長積層ステップと、
前記半導体機能層から不要な部分を除去して前記半導体素子を形成する半導体素子形成ステップと、
前記半導体素子を支持した状態で前記成長犠牲層を除去し、前記成長基板から該半導体素子を分離する分離ステップと
を有し、
前記半導体素子転写ステップは、前記分離ステップにおいて分離された前記半導体素子を前記第１電極上に転写する
ことを特徴とする請求項５に記載の半導体素子ユニット製造方法。
前記半導体機能層から不要な部分を除去して前記半導体素子を形成する半導体素子形成ステップと、
前記半導体素子を支持した状態で前記成長犠牲層を除去し、前記成長基板から該半導体素子を分離する分離ステップと
を有し、
前記半導体素子転写ステップは、前記分離ステップにおいて分離された前記半導体素子を前記第１電極上に転写する
ことを特徴とする請求項５に記載の半導体素子ユニット製造方法。
【請求項7】
請求項１乃至請求項４の何れかに記載された１個以上の半導体素子ユニットと、
平坦な基板表面を有する基板と
を具え、
１個以上の前記半導体素子ユニットは、前記基板表面に当接した状態で前記基板に貼り付けられている
ことを特徴とする半導体素子ユニット供給基板。
平坦な基板表面を有する基板と
を具え、
１個以上の前記半導体素子ユニットは、前記基板表面に当接した状態で前記基板に貼り付けられている
ことを特徴とする半導体素子ユニット供給基板。
【請求項8】
請求項１乃至請求項４の何れかに記載の半導体素子ユニットと、
基板表面が平坦に形成された回路基板と、
前記回路基板に設けられ、前記基板表面に露出した第１パッド表面を前記半導体素子ユニットの前記第１電極実装面に当接させた第１回路接続パッドと、
前記回路基板に設けられ、前記基板表面に露出した第２パッド表面を有する第２回路接続パッドと、
前記回路基板上において、前記半導体素子の一部と前記第２回路接続パッドの一部とにまたがって形成された絶縁部と、
前記絶縁部に重ねて形成され、前記半導体素子における前記絶縁部に覆われていない部分と、前記第２回路接続パッドとを電気的に接続する配線部と
を具えることを特徴とする半導体実装回路。
基板表面が平坦に形成された回路基板と、
前記回路基板に設けられ、前記基板表面に露出した第１パッド表面を前記半導体素子ユニットの前記第１電極実装面に当接させた第１回路接続パッドと、
前記回路基板に設けられ、前記基板表面に露出した第２パッド表面を有する第２回路接続パッドと、
前記回路基板上において、前記半導体素子の一部と前記第２回路接続パッドの一部とにまたがって形成された絶縁部と、
前記絶縁部に重ねて形成され、前記半導体素子における前記絶縁部に覆われていない部分と、前記第２回路接続パッドとを電気的に接続する配線部と
を具えることを特徴とする半導体実装回路。
【請求項9】
請求項１乃至請求項４の何れかに記載の半導体素子ユニットを回路基板の基板表面に転写し、当該回路基板に設けられ前記基板表面に露出した第１回路接続パッドの表面である第１パッド表面に前記第１電極実装面を当接させる転写ステップと、
前記回路基板上において、当該回路基板に設けられ前記基板表面に露出した第２回路接続パッドの表面である第２パッド表面の一部と前記半導体素子の一部とにまたがる範囲に第１絶縁部を形成する第１絶縁部形成ステップと、
前記半導体素子における前記第１絶縁部に覆われていない部分と、前記第２回路接続パッドにおける前記第１絶縁部に覆われていない部分とを電気的に接続する配線部を前記第１絶縁部に重ねて形成する配線部形成ステップと
を有することを特徴とする半導体実装回路製造方法。
前記回路基板上において、当該回路基板に設けられ前記基板表面に露出した第２回路接続パッドの表面である第２パッド表面の一部と前記半導体素子の一部とにまたがる範囲に第１絶縁部を形成する第１絶縁部形成ステップと、
前記半導体素子における前記第１絶縁部に覆われていない部分と、前記第２回路接続パッドにおける前記第１絶縁部に覆われていない部分とを電気的に接続する配線部を前記第１絶縁部に重ねて形成する配線部形成ステップと
を有することを特徴とする半導体実装回路製造方法。
【請求項10】
半導体素子と、
平坦な第１電極実装面を有し、当該第１電極実装面と異なる部分において前記半導体素子との間で共晶結合を形成する第１電極と、
前記半導体素子及び前記第１電極と当接しない位置に設けられ、平坦な第２電極実装面を有する第２電極と、
前記半導体素子の一部と前記第２電極の一部とにまたがって形成された第１絶縁部と、
前記第１絶縁部に重ねて形成され、前記半導体素子の当該第１絶縁部に覆われていない部分と、前記第２電極の当該第１絶縁部に覆われていない部分とを電気的に接続する配線部と、
少なくとも前記半導体素子、前記配線部、前記第１絶縁部及び前記第２電極を覆う第２絶縁部と
を具え、
前記第２電極実装面は、前記第１電極実装面と同一の平面であるユニット実装面上に位置する
ことを特徴とする半導体素子ユニット。
平坦な第１電極実装面を有し、当該第１電極実装面と異なる部分において前記半導体素子との間で共晶結合を形成する第１電極と、
前記半導体素子及び前記第１電極と当接しない位置に設けられ、平坦な第２電極実装面を有する第２電極と、
前記半導体素子の一部と前記第２電極の一部とにまたがって形成された第１絶縁部と、
前記第１絶縁部に重ねて形成され、前記半導体素子の当該第１絶縁部に覆われていない部分と、前記第２電極の当該第１絶縁部に覆われていない部分とを電気的に接続する配線部と、
少なくとも前記半導体素子、前記配線部、前記第１絶縁部及び前記第２電極を覆う第２絶縁部と
を具え、
前記第２電極実装面は、前記第１電極実装面と同一の平面であるユニット実装面上に位置する
ことを特徴とする半導体素子ユニット。
【請求項11】
前記第１絶縁部は、前記ユニット実装面上に位置する第１絶縁部実装面を有し、
前記第２絶縁部は、前記ユニット実装面上に位置する第２絶縁部実装面を有する
ことを特徴とする請求項１０に記載の半導体素子ユニット。
前記第２絶縁部は、前記ユニット実装面上に位置する第２絶縁部実装面を有する
ことを特徴とする請求項１０に記載の半導体素子ユニット。
【請求項12】
前記ユニット実装面は、異なる材料同士が隣接する箇所における段差の大きさが、当該ユニット実装面と平行な前記第２絶縁部の外形における最も短い辺の長さの１／１０００以下である
ことを特徴とする請求項１１に記載の半導体素子ユニット。
ことを特徴とする請求項１１に記載の半導体素子ユニット。
【請求項13】
前記ユニット実装面は、表面粗さが１０［ｎｍ］以下である
ことを特徴とする請求項１０乃至１２の何れかに記載の半導体素子ユニット。
ことを特徴とする請求項１０乃至１２の何れかに記載の半導体素子ユニット。
【請求項14】
前記第１絶縁部は、前記第１電極、前記第２電極及び前記半導体素子における前記ユニット実装面と平行で無い各側面を全て覆っている
ことを特徴とする請求項１０乃至１３の何れかに記載の半導体素子ユニット。
ことを特徴とする請求項１０乃至１３の何れかに記載の半導体素子ユニット。
【請求項15】
前記半導体素子における前記第１電極との接合面と異なる面に設けられた直上電極と
を具え、
前記第１絶縁部は、前記直上電極の少なくとも一部と前記第２電極の一部とにまたがって形成され、
前記配線部は、前記第１絶縁部に重畳され、前記直上電極の当該第１絶縁部に覆われていない部分と、前記第２電極の当該第１絶縁部に覆われていない部分とを電気的に接続する
ことを特徴とする請求項１０乃至１４の何れかに記載の半導体素子ユニット。
を具え、
前記第１絶縁部は、前記直上電極の少なくとも一部と前記第２電極の一部とにまたがって形成され、
前記配線部は、前記第１絶縁部に重畳され、前記直上電極の当該第１絶縁部に覆われていない部分と、前記第２電極の当該第１絶縁部に覆われていない部分とを電気的に接続する
ことを特徴とする請求項１０乃至１４の何れかに記載の半導体素子ユニット。
【請求項16】
少なくとも前記半導体素子を覆う蛍光部と
を具え、
前記第２絶縁部は、前記配線部、前記第１絶縁部及び前記第２電極及び前記蛍光部を覆う
ことを特徴とする請求項１０乃至１５の何れかに記載の半導体素子ユニット。
を具え、
前記第２絶縁部は、前記配線部、前記第１絶縁部及び前記第２電極及び前記蛍光部を覆う
ことを特徴とする請求項１０乃至１５の何れかに記載の半導体素子ユニット。
【請求項17】
形成基板上に形成犠牲層を形成する犠牲層形成ステップと、
前記形成犠牲層上に第１電極を形成する第１電極形成ステップと、
前記形成犠牲層上に第２電極を形成する第２電極形成ステップと、
前記第１電極上に半導体素子を転写する半導体素子転写ステップと、
アニール処理により前記半導体素子及び前記第１電極を共晶結合させるアニール処理ステップと、
前記半導体素子の一部と前記第２電極の一部とにまたがって第１絶縁部を形成する第１絶縁部形成ステップと、
前記半導体素子の当該第１絶縁部に覆われていない部分と、前記第２電極の当該第１絶縁部に覆われていない部分とを電気的に接続する配線部を、前記第１絶縁部に重ねて形成する配線部形成ステップと、
少なくとも前記半導体素子、前記配線部、前記第１絶縁部及び前記第２電極を覆う第２絶縁部を形成する第２絶縁部形成ステップと
を有することを特徴とする半導体素子ユニット製造方法。
前記形成犠牲層上に第１電極を形成する第１電極形成ステップと、
前記形成犠牲層上に第２電極を形成する第２電極形成ステップと、
前記第１電極上に半導体素子を転写する半導体素子転写ステップと、
アニール処理により前記半導体素子及び前記第１電極を共晶結合させるアニール処理ステップと、
前記半導体素子の一部と前記第２電極の一部とにまたがって第１絶縁部を形成する第１絶縁部形成ステップと、
前記半導体素子の当該第１絶縁部に覆われていない部分と、前記第２電極の当該第１絶縁部に覆われていない部分とを電気的に接続する配線部を、前記第１絶縁部に重ねて形成する配線部形成ステップと、
少なくとも前記半導体素子、前記配線部、前記第１絶縁部及び前記第２電極を覆う第２絶縁部を形成する第２絶縁部形成ステップと
を有することを特徴とする半導体素子ユニット製造方法。
【請求項18】
請求項１０乃至請求項１６の何れかに記載された１個以上の半導体素子ユニットと、
平坦な基板表面を有する基板と
を具え、
１個以上の前記半導体素子ユニットは、前記基板表面に当接した状態で前記基板に貼り付けられている
ことを特徴とする半導体素子ユニット供給基板。
平坦な基板表面を有する基板と
を具え、
１個以上の前記半導体素子ユニットは、前記基板表面に当接した状態で前記基板に貼り付けられている
ことを特徴とする半導体素子ユニット供給基板。
【請求項19】
請求項１０乃至請求項１６のいずれかに記載の半導体素子ユニットと、
基板表面が平坦に形成された回路基板と、
前記回路基板に設けられ、前記基板表面に露出した第１パッド表面を前記半導体素子ユニットの前記第１電極実装面に当接させた第１回路接続パッドと、
前記回路基板に設けられ、前記基板表面に露出した第２パッド表面を前記半導体素子ユニットの前記第２電極実装面に当接させた第２回路接続パッドと
を具えることを特徴とする半導体実装回路。
基板表面が平坦に形成された回路基板と、
前記回路基板に設けられ、前記基板表面に露出した第１パッド表面を前記半導体素子ユニットの前記第１電極実装面に当接させた第１回路接続パッドと、
前記回路基板に設けられ、前記基板表面に露出した第２パッド表面を前記半導体素子ユニットの前記第２電極実装面に当接させた第２回路接続パッドと
を具えることを特徴とする半導体実装回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体素子ユニット、半導体素子ユニット製造方法、半導体素子ユニット供給基板、半導体実装回路及び半導体実装回路製造方法に関し、例えば半導体素子を回路基板に実装した半導体装置に適用して好適なものである。
【背景技術】
【0002】
近年、半導体素子を実装した半導体装置としては、半導体素子を小型化及び高集積化するべく、該半導体素子の下面と回路基板との間に電気的な接続を図る（すなわち導通をとる）ようにした、いわゆる垂直構造型の半導体装置が提案されている。
【0003】
例えば、半導体装置として、半導体素子のカソード面を下方（回路基板側）に向けると共に露出させ、該カソード面を駆動回路基板上に設けられた端子部分に貼り付けるものが提案されている（例えば、特許文献１参照）。この半導体装置では、例えばアノード面を上方に露出させ、このアノード面と駆動回路との間で配線を行い、両者を電気的に接続させている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０１３－２１９３７４号公報（図３等）
【発明の概要】
【発明が解決しようとする課題】
【0005】
上述した半導体素子では、カソード面に電極を設け、この電極を駆動回路基板の端子部分に当接させることにより、半導体素子と駆動回路基板との間における電気的な接続を、確実且つ容易なものとすることが考えられる。またこの場合、電極の当接面と端子部分の当接面とを何れも極めて平滑に形成することにより、両者の間で電気的な接続（いわゆる導通）を良好に行うことも考えられる。
【0006】
ところで半導体素子では、該半導体素子を構成する材料と電極等を構成する材料とを当接させただけでは、両者の間でオーミック接触が形成されないため、良好に導通させることが難しい。そこで半導体装置では、例えば半導体素子に電極を取り付ける場合、両者を当接させた状態で高温（例えば約６００［℃］）の環境下に置く、いわゆるアニール処理を行うことが考えられる。このアニール処理が適切に行われた場合、半導体素子は、電極との間に共晶結合を形成し、いわゆるオーミック接触をした状態となるため、コンタクト性が高まり、該電極に対して良好に導通できる。
【0007】
しかし、仮に半導体素子に電極を当接させ、電極の当接面を露出させた状態でアニール処理を行った場合、熱の影響により当該当接面の平滑性が大幅に低下するため、駆動回路基板の端子部分との間における接触が悪化し、良好な導通を確保できなくなる可能性がある。また、仮に半導体素子と電極とを当接させ、さらに当該電極を駆動回路基板の端子部分と当接させた状態で、該半導体素子、該電極及び該駆動回路基板に対してアニール処理を行う場合、当接面の平滑性は維持できるものの、高温により該駆動回路基板を損傷させてしまう恐れがある。
【0008】
すなわち半導体素子は、電極に対してオーミック接触し、且つ当該電極の当接面を平坦とすることが容易では無い、という問題があった。
【0009】
本発明は以上の点を考慮してなされたもので、小型に構成しながら半導体と回路との良好な電気的接続を実現し得る半導体素子ユニット、半導体素子ユニット製造方法、半導体素子ユニット供給基板、半導体実装回路及び半導体実装回路製造方法を提案しようとするものである。
【課題を解決するための手段】
【0010】
かかる課題を解決するため本発明の半導体素子ユニットにおいては、半導体素子と、平坦な第１電極実装面を有し、当該第１電極実装面と異なる部分において半導体素子との間で共晶結合を形成する第１電極とを設けるようにした。
【0011】
また本発明の半導体素子ユニット製造方法においては、形成基板上に形成犠牲層を形成する形成犠牲層形成ステップと、犠牲層上に第１電極を形成する第１電極形成ステップと、第１電極上に半導体素子を転写する半導体素子転写ステップと、アニール処理により半導体素子及び第１電極を共晶結合させるアニール処理ステップとを有するようにした。
【0012】
さらに本発明の半導体素子ユニット供給基板においては、上述した１個以上の半導体素子ユニットと、平坦な基板表面を有する基板とを設け、１個以上の半導体素子ユニットは、基板表面に当接した状態で基板に貼り付けられているようにした。
【0013】
さらに本発明の半導体実装回路においては、上述した半導体素子ユニットと、基板表面が平坦に形成された回路基板と、回路基板に設けられ、基板表面に露出した第１パッド表面を半導体素子ユニットの第１電極実装面に当接させた第１回路接続パッドと、回路基板に設けられ、基板表面に露出した第２パッド表面を有する第２回路接続パッドと、回路基板上において、半導体素子の一部と第２回路接続パッドの一部とにまたがって形成された絶縁部と、絶縁部に重ねて形成され、半導体素子における絶縁部に覆われていない部分と、第２回路接続パッドとを電気的に接続する配線部とを設けるようにした。
【0014】
さらに本発明の半導体実装回路製造方法においては、上述した半導体素子ユニットを回路基板の基板表面に転写し、当該回路基板に設けられ基板表面に露出した第１回路接続パッドの表面に第１電極実装面を当接させる転写ステップと、回路基板上において、当該回路基板に設けられ基板表面に露出した第２回路接続パッドの表面である第２パッド表面の一部と半導体素子の一部とにまたがる範囲に第１絶縁部を形成する第１絶縁部形成ステップと、半導体素子における第１絶縁部に覆われていない部分と、第２回路接続パッドにおける第１絶縁部に覆われていない部分とを電気的に接続する配線部を第１絶縁部に重ねて形成する配線部形成ステップとを有するようにした。
【0015】
さらに本発明の半導体素子ユニットにおいては、半導体素子と、平坦な第１電極実装面を有し、当該第１電極実装面と異なる部分において半導体素子との間で共晶結合を形成する第１電極と、半導体素子及び第１電極と当接しない位置に設けられ、平坦な第２電極実装面を有する第２電極と、半導体素子の一部と第２電極の一部とにまたがって形成された第１絶縁部と、第１絶縁部に重ねて形成され、半導体素子の当該第１絶縁部に覆われていない部分と、第２電極の当該第１絶縁部に覆われていない部分とを電気的に接続する配線部と、少なくとも半導体素子、配線部、第１絶縁部及び第２電極を覆う第２絶縁部とを設け、第２電極実装面は、第１電極実装面と同一の平面であるユニット実装面上に位置するようにした。
【0016】
さらに本発明の半導体素子ユニット製造方法においては、形成基板上に形成犠牲層を形成する形成犠牲層形成ステップと、形成犠牲層上に第１電極を形成する第１電極形成ステップと、形成犠牲層上に第２電極を形成する第２電極形成ステップと、第１電極上に半導体素子を転写する半導体素子転写ステップと、アニール処理により半導体素子及び第１電極を共晶結合させるアニール処理ステップと、半導体素子の一部と第２電極の一部とにまたがって第１絶縁部を形成する第１絶縁部形成ステップと、半導体素子の当該第１絶縁部に覆われていない部分と、第２電極の当該第１絶縁部に覆われていない部分とを電気的に接続する配線部を、第１絶縁部に重ねて形成する配線部形成ステップと、少なくとも半導体素子、配線部、第１絶縁部及び第２電極を覆う第２絶縁部を形成する第２絶縁部形成ステップとを有するようにした。
【0017】
さらに本発明の半導体素子ユニット供給基板においては、上述した１個以上の半導体素子ユニットと、平坦な基板表面を有する基板とを設け、１個以上の半導体素子ユニットは、基板表面に当接した状態で基板に貼り付けられているようにした。
【0018】
さらに本発明の半導体実装回路においては、上述した半導体素子ユニットと、基板表面が平坦に形成された回路基板と、回路基板に設けられ、基板表面に露出した第１パッド表面を半導体素子ユニットの第１電極実装面に当接させた第１回路接続パッドと、回路基板に設けられ、基板表面に露出した第２パッド表面を半導体素子ユニットの第２電極実装面に当接させた第２回路接続パッドとを設けるようにした。
【0019】
本発明は、半導体素子と第１電極の間で共晶結合が形成されているため、半導体素子ユニットを回路基板に実装した後に改めてアニール処理を行う必要が無く、該回路基板上の駆動回路等を損傷させることが無い。また本発明は、第１電極実装面が平坦に形成されているため、回路基板の第１回路接続パッドが平坦であれば、当該回路基板の当該第１回路接続パッドに半導体素子ユニットを転写するだけで、分子間力により結合でき、且つ電気的に接続させることができる。
【発明の効果】
【0020】
本発明によれば、小型に構成しながら半導体と回路との良好な電気的接続を実現し得る半導体素子ユニット、半導体素子ユニット製造方法、半導体素子ユニット供給基板、半導体実装回路及び半導体実装回路製造方法を実現できる。
【図面の簡単な説明】
【0021】
【図1】第１の実施の形態による半導体素子ユニットの構成を示す略線図である。
【図2】第１の実施の形態による半導体素子ユニットの製造（１）を示す略線的断面である。
【図3】第１の実施の形態による半導体素子ユニットの製造（２）を示す略線的断面である。
【図4】供給基板の構成を示す略線図である。
【図5】第１の実施の形態による半導体実装回路の構成を示す略線的断面図である。
【図6】半導体実装回路の製造を示す略線的断面図である。
【図7】ＬＥＤディスプレイ装置の構成を示す略線的斜視図である。
【図8】第２の実施の形態による半導体素子ユニットの構成を示す略線図である。
【図9】第２の実施の形態による半導体素子ユニットの製造（１）を示す略線的断面である。
【図10】第２の実施の形態による半導体素子ユニットの製造（２）を示す略線的断面である。
【図11】第２の実施の形態による半導体素子ユニットの製造（３）を示す略線的断面である。
【図12】第２の実施の形態による半導体実装回路の構成を示す略線的断面図である。
【図13】製造処理手順を示すフローチャートである。
【図14】他の実施の形態による半導体素子ユニットの構成を示す略線図である。
【図15】他の実施の形態による半導体素子ユニットの構成を示す略線図である。
【図16】他の実施の形態による半導体素子ユニットの構成を示す略線図である。
【図17】他の実施の形態による半導体素子ユニットの構成を示す略線図である。
【図18】他の実施の形態による半導体素子ユニットの構成を示す略線図である。
【図19】他の実施の形態による半導体素子ユニットの構成を示す略線図である。
【図20】他の実施の形態による半導体素子ユニットの構成を示す略線図である。
【発明を実施するための形態】
【0022】
以下、発明を実施するための形態（以下実施の形態とする）について、図面を用いて説明する。
【0023】
［１．第１の実施の形態］
［１－１．半導体素子ユニットの構成］
図１（Ａ）に模式的な外観図を示すと共に、図１（Ｂ）に模式的な断面図を示すように、第１の実施の形態による半導体素子ユニット１は、直方体状に構成された半導体素子２と、薄板状に構成された第１電極３とにより構成されている。以下では図１（Ａ）において左から右へ向かう方向をＸ方向とし、上から下へ向かう方向をＹ方向とし、紙面の奥から手前へ向かう方向をＺ方向とする。因みに図１（Ｂ）は、図１（Ａ）におけるＡ１－Ａ２断面図である。
［１－１．半導体素子ユニットの構成］
図１（Ａ）に模式的な外観図を示すと共に、図１（Ｂ）に模式的な断面図を示すように、第１の実施の形態による半導体素子ユニット１は、直方体状に構成された半導体素子２と、薄板状に構成された第１電極３とにより構成されている。以下では図１（Ａ）において左から右へ向かう方向をＸ方向とし、上から下へ向かう方向をＹ方向とし、紙面の奥から手前へ向かう方向をＺ方向とする。因みに図１（Ｂ）は、図１（Ａ）におけるＡ１－Ａ２断面図である。
【0024】
半導体素子２は、例えばｐ型又はｎ型のクラッド層及び活性層を有する発光素子である。この半導体素子２は、例えばＺ方向側の面（すなわち上面）がアノードとなり、－Ｚ方向側の面（すなわち下面）がカソードとなっている。また半導体素子２は、例えばＸ方向に沿った長さ及びＹ方向に沿った長さのうち短い方が２００［μｍ］以下であり、またＺ方向に沿った長さ（厚さ）が２０［μｍ］以下である。
【0025】
第１電極３は、例えばＴｉ、Ｐｔ及びＡｕ等の導電性を有する金属材料、又はこれらの合金である。この第１電極３は、－Ｚ方向側の表面である第１電極実装面３Ｂが極めて平坦に形成されており、その表面粗さ（ラフネス）が１０［ｎｍ］以下となっている。また第１電極３は、扁平な直方体状に構成されており、半導体素子２と比較して、Ｘ方向及びＹ方向の長さが何れも長く、且つＺ方向の長さが短くなっている。
【0026】
この半導体素子ユニット１は、半導体素子２における－Ｚ方向側の面と、第１電極３におけるＺ方向側の面とが接合されており、両者の接合部分において、共晶結合が形成されている。すなわち半導体素子ユニット１では、半導体素子２及び第１電極３の間で、共晶結合によりオーミック接続が実現されており、両者の間における抵抗率が、例えば１．０×１０－２［Ω・ｃｍ２］以下となっている。以下では、半導体素子ユニット１における－Ｚ方向側の面、すなわち第１電極３の第１電極実装面３Ｂを、ユニット実装面１Ｂとも呼ぶ。
【0027】
［１－２．半導体素子ユニットの製造］
次に、半導体素子ユニット１の製造方法について、図２（Ａ）－（Ｄ）並びに図３（Ａ）－（Ｃ）を参照しながら説明する。因みに、図２及び図３は、何れもＺ方向を上方向に向けた状態を表す模式的な断面図となっている。説明の都合上、ここでは、Ｚ方向を上方向とも呼び、－Ｚ方向を下方向とも呼ぶ。
次に、半導体素子ユニット１の製造方法について、図２（Ａ）－（Ｄ）並びに図３（Ａ）－（Ｃ）を参照しながら説明する。因みに、図２及び図３は、何れもＺ方向を上方向に向けた状態を表す模式的な断面図となっている。説明の都合上、ここでは、Ｚ方向を上方向とも呼び、－Ｚ方向を下方向とも呼ぶ。
【0028】
半導体素子ユニット１は、所定の製造装置１００によって、半導体素子２を形成する前段の工程群と、該半導体素子２及び第１電極３を組み合わせる後段の工程群とが順次行われることにより、段階的に製造される。
【0029】
まず製造装置１００は、前段の工程群において、一般的な半導体を製造する場合と類似した種々の製造プロセスに従い、半導体素子２を形成する。具体的に製造装置１００では、図２（Ａ）に示すように、所定の成長基板３１の上側、すなわちＺ方向側に成長犠牲層３２を形成し、さらにその上側に半導体機能層３３を形成する工程を行う。
【0030】
このうち最下層となる成長基板３１は、例えばシリコンウェハである。この成長基板３１における上側（Ｚ方向側）の表面は、極めて平坦に形成されており、表面粗さが１０［ｎｍ］以下となっている。成長犠牲層３２は、例えばＳｉ（シリコン）でなる比較的薄い層である。この成長犠牲層３２は、後の工程において行われるウェットエッチングにより除去が可能な材料が選定されている。半導体機能層３３は、半導体素子２と同一の材料により構成されている。
【0031】
次に製造装置１００では、図２（Ｂ）に示すように、半導体機能層３３のうち不要な部分を除去することにより、成長犠牲層３２上に半導体素子２を形成する工程を行う。続いて製造装置１００では、図２（Ｃ）に示すように、半導体素子２のＺ方向側（上側）に、スタンプ１０１を貼り付ける工程を行う。このスタンプ１０１は、例えばジメチルポリシロキサン（Polydimethylsiloxane:PDMS）等の材料を所定形状に成形したものである。
【0032】
さらに製造装置１００では、図２（Ｄ）に示すように、リン酸等の溶液を用いたエッチング処理により、成長犠牲層３２を除去する工程を行う。これにより製造装置１００では、半導体素子２がスタンプ１０１の下側に貼り付けられ、且つ成長基板３１から分離された状態となる。因みに製造装置１００は、スタンプ１０１を所定の保管場所へ移動させることにより、該スタンプ１０１と共に半導体素子２を当該保管場所に保管する。
【0033】
続いて製造装置１００は、後段の工程群において、引き続き一般的な半導体を製造する場合と類似した種々の製造プロセスに従い、半導体素子２及び第１電極３を組み合わせた状態とする。具体的に製造装置１００は、まず図３（Ａ）に示すように、所定の形成基板４１の上側、すなわちＺ方向側に形成犠牲層４２を形成する工程を行う。
【0034】
このうち下層側の形成基板４１は、成長基板３１（図２）と同様に、例えばシリコンウェハである。また形成基板４１におけるＺ方向側（上側）の表面は、やはり成長基板３１の場合と同様、極めて平坦に形成されており、表面粗さが１０［ｎｍ］以下となっている。因みに製造装置１００は、先に使用した成長基板３１をそのまま形成基板４１として再利用しても良く、或いは成長基板３１とは異なる形成基板４１を別途用意しても良い。
【0035】
形成犠牲層４２は、例えばＡｌ２Ｏ３（アルミナ）でなる比較的薄い層である。この形成犠牲層４２は、成長犠牲層３２の場合と同様、後の工程において行われるウェットエッチングにより除去が可能な材料が選定されている。また、形成犠牲層４２におけるＺ方向側（上側）の表面は、形成基板４１の場合と同様、極めて平坦に形成されており、表面粗さが１０［ｎｍ］以下となっている。
【0036】
次に製造装置１００は、図３（Ｂ）に示すように、形成犠牲層４２のＺ方向側（上側）に薄膜状の第１電極３を形成する工程を行う。この第１電極３は、例えばＡｌやＴｉ等のような金属材料により構成されている。また第１電極３は、前段の工程群により製造した半導体素子２と比較して、Ｘ方向及びＹ方向の長さが何れも長くなっており、且つＺ方向の長さが短くなっている。さらに第１電極３における－Ｚ方向側（下側）の面である第１電極実装面３Ｂは、形成基板４１及び形成犠牲層４２におけるＺ方向側（上側）の表面の影響により、極めて平坦に形成されており、表面粗さが１０［ｎｍ］以下となっている。
【0037】
続いて製造装置１００では、図３（Ｃ）に示すように、第１電極３のＺ方向側（上側）に、前段の工程群により製造した半導体素子２を転写する工程を行う。具体的に製造装置１００は、例えば半導体素子２が貼り付けられたスタンプ１０１を所定の保管場所から第１電極３のＺ方向側（上側）に移動させ、該スタンプ１０１を－Ｚ方向側（下側）へ移動させることにより半導体素子２を第１電極３のＺ方向側（上側）の面上に転写する。その後、製造装置１００は、スタンプ１０１のみをＺ方向側（上側）へ移動させて半導体素子２から引き離した後、保管場所に戻す。
【0038】
次に製造装置１００は、図３（Ｃ）に示したように、第１電極３のＺ方向側（上側）に半導体素子２を当接させ、且つ第１電極実装面３Ｂを形成犠牲層４２の上面に当接させた状態のまま、これらを例えば約６００［℃］の環境下に置くことにより、アニール処理の工程を行う。
【0039】
これにより、半導体素子２及び第１電極３は、互いが接合する部分に共晶結合を形成し、その結果として半導体素子ユニット１が完成する。このとき第１電極実装面３Ｂは、形成犠牲層４２の上面に当接した状態であるため、アニール処理が行われた後も荒れること無く、極めて平坦な状態を維持している。
【0040】
説明の都合上、以下では、形成基板４１及び形成犠牲層４２の上に完成した半導体素子ユニット１が載置されている状態、すなわち第１電極実装面３Ｂを形成犠牲層４２の上面に当接させた状態となっているものを、供給基板４０又は半導体素子ユニット供給基板と呼ぶ。また以下では、形成基板４１及び形成犠牲層４２を単に基板とも呼び、当該基板の表面、すなわち形成犠牲層４２におけるＺ方向側の表面を基板表面とも呼ぶ。
【0041】
この供給基板４０は、例えば半導体素子ユニット１の製造者と該半導体素子ユニット１を所定の回路基板に実装する実装者とが異なり、該製造者から該実装者へ該半導体素子ユニット１を供給する必要がある場合等に、当該半導体素子ユニット１を安定的に搬送し得る形態となっている。
【0042】
ところで図２及び図３では、説明の都合上、製造装置１００が１個の半導体素子ユニット１を製造する様子、すなわち供給基板４０に１個の半導体素子ユニット１が含まれる状態を表した。しかし、実際の製造装置１００は、例えば図４（Ａ）及び（Ｂ）に模式図を示すように、一般的な半導体の製造プロセスと同様に、形成基板４１及び形成犠牲層４２の上に複数の半導体素子ユニット１を格子状に配置した状態で、すなわち１枚の供給基板４０に複数の半導体素子ユニット１が含まれる状態で、まとめて製造することができる。
【0043】
このように製造された供給基板４０は、後述する半導体実装回路を製造する際に、形成基板４１及び形成犠牲層４２の上から各半導体素子ユニット１が順次移動されていく。具体的には、まず図３（Ｄ）に示すように、製造装置１００により、スタンプ１０１を移動させ、その下面側に、半導体素子ユニット１における半導体素子２のＺ方向側（上側）の面を貼り付けさせる工程を行う。
【0044】
続いて製造装置１００は、図３（Ｅ）に示すように、リン酸等の溶液を用いたエッチング処理により、形成犠牲層４２を除去する工程を行う。これにより製造装置１００では、半導体素子ユニット１がスタンプ１０１の下側に貼り付けられ、且つ形成基板４１から分離された状態となる。この状態で製造装置１００は、スタンプ１０１を移動させることにより、半導体素子ユニット１を所望の位置へ移動させること、すなわち供給することができる。
【0045】
［１－３．半導体実装回路の構成及び製造］
次に、図５に示す半導体実装回路５０について説明する。半導体実装回路５０は、回路基板５１上に半導体素子ユニット１が実装され、さらに第１絶縁部５５及び配線部５６が設けられた構成となっている。
次に、図５に示す半導体実装回路５０について説明する。半導体実装回路５０は、回路基板５１上に半導体素子ユニット１が実装され、さらに第１絶縁部５５及び配線部５６が設けられた構成となっている。
【0046】
回路基板５１は、基材部６０、第１回路接続パッド６１及び第２回路接続パッド６２、並びに所定の内部配線材や駆動回路（図示せず）等を有している。基材部６０は、例えばいわゆるガラスエポキシ樹脂、すなわちガラス繊維にエポキシ樹脂を含浸させて熱硬化させた構成であり、十分な強度や絶縁性等を備えている。
【0047】
第１回路接続パッド６１は、導電性を有する材料でなり、Ｚ方向側の表面（以下これを第１パッド表面６１Ａと呼ぶ）に例えばＡｌを露出させている。この第１回路接続パッド６１は、回路基板５１におけるＺ方向側の面（以下これを基板表面５１Ａと呼ぶ）に第１パッド表面６１Ａを露出させており、また該回路基板５１の内部において所定の配線材（図示せず）と電気的に接続されている。また第１回路接続パッド６１におけるＸ方向及びＹ方向の長さは、半導体素子ユニット１（図１）の第１電極３におけるＸ方向及びＹ方向の長さよりも、それぞれ長くなっている。
【0048】
第２回路接続パッド６２は、第１回路接続パッド６１と同様に構成されており、Ｚ方向側の表面（以下これを第２パッド表面６２Ａと呼ぶ）を基板表面５１Ａに露出させている。
【0049】
さらに回路基板５１では、基板表面５１Ａが極めて平坦な平面状に形成されている。すなわち回路基板５１では、基材部６０の表面、第１パッド表面６１Ａ及び第２パッド表面６２Ａが何れも極めて平坦であり、且つそれぞれが互いに平行な平面となっており、さらにそれぞれのＺ方向に関する距離（すなわち段差）も極めて小さくなっている。
【0050】
具体的に回路基板５１では、基板表面５１Ａの表面粗さ、すなわち基材部６０、第１パッド表面６１Ａ及び第２パッド表面６２Ａにおける表面粗さ（ラフネス）が何れも１０［ｎｍ］以下となっている。また回路基板５１では、基材部６０の表面及び第１パッド表面６１Ａの間、並びに該基材部６０の表面及び第２パッド表面６２Ａの間における、Ｚ方向に関する距離（すなわち段差の高さ）が、半導体素子ユニット１（図１（Ａ））におけるＸ方向に沿った辺の長さ及びＹ方向に沿った辺の長さのうち短い方と比較して、１／１０００以下となっている。
【0051】
回路基板５１の基板表面５１Ａ上には、第１パッド表面６１ＡのＺ方向側に、半導体素子ユニット１が載置されている。この半導体素子ユニット１は、Ｚ方向から見た場合に第１回路接続パッド６１の範囲内に収まるように配置されており、且つ第１電極実装面３Ｂを第１パッド表面６１Ａと対向する状態で当接させている。
【0052】
第１絶縁部５５は、例えばポリイミド等の有機材料や、シリコン窒化膜等の無機材料によって構成され、絶縁性を有する薄膜となっている。この第１絶縁部５５は、Ｙ方向に関して、半導体素子２のＺ方向側の面（すなわち上面）における－Ｙ方向側の端部近傍から、第２パッド表面６２ＡにおけるＹ方向側の端部近傍までの範囲を覆うように設けられている。
【0053】
配線部５６は、例えばＡｕ、Ａｌ、Ｃｕ、Ｔｉ及びＰｔ等の金属や、ＩＴＯ（酸化インジウムスズ）等の化合物のような、導電性を有する材料により構成されている。この配線材は、第１絶縁部５５のＺ方向側（すなわち上側）に重なるように設けられており、半導体素子２におけるＺ方向側の面（すなわち上面）と第２パッド表面６２Ａにそれぞれ接触し、両者を電気的に接続している。
【0054】
すなわち半導体実装回路５０は、半導体素子ユニット１の半導体素子２のうち、－Ｚ方向側（すなわち下側）のカソードを第１回路接続パッド６１と電気的に接続させると共に、Ｚ方向側（すなわち上側）アノードを第２回路接続パッド６２と電気的に接続させている。
【0055】
このため半導体実装回路５０は、図示しない駆動回路から、第１回路接続パッド６１及び第２回路接続パッド６２の間に、所定の電圧を印加させると共に所定の電流を供給させることにより、発光素子である半導体素子２を発光させることができる。
【0056】
次に、半導体実装回路５０の製造方法について、図６（Ａ）－（Ｄ）を参照しながら説明する。因みに、図６（Ａ）－（Ｄ）は、図２及び図３と同様、何れもＺ方向を上方向に向けた状態を表す模式的な側面図若しくは断面図となっている。説明の都合上、Ｚ方向を上方向とも呼び、－Ｚ方向を下方向とも呼ぶ。
【0057】
半導体実装回路５０は、製造装置１００により、一般的な半導体を製造する場合と類似した種々の製造プロセスに従い、段階的に製造される。因みに、半導体実装回路５０を製造する製造装置１００は、半導体素子ユニット１を製造した製造装置１００と同一のものでも良く、また異なるものでも良い。
【0058】
まず製造装置１００は、図６（Ａ）に示すように、回路基板５１を製造し、基材部６０の表面に第１パッド表面６１Ａ及び第２パッド表面６２Ａをそれぞれ露出させた状態とする。因みに製造装置１００は、例えば化学機械研磨（Chemical Mechanical Polishing）等の処理を行うことにより、基板表面５１Ａが極めて平坦な、すなわち基材部６０、第１パッド表面６１Ａ及び第２パッド表面６２Ａがいずれも極めて平坦であり、且つそれぞれの段差が極めて小さく抑えられた回路基板５１を製造することができる。
【0059】
続いて製造装置１００は、図６（Ｂ）に示すように、半導体素子ユニット１を回路基板５１の第１回路接続パッド６１上に転写する工程を行う。具体的に製造装置１００は、半導体素子ユニット１が貼り付けられたスタンプ１０１（図３（Ｅ））を回路基板５１における第１回路接続パッド６１のＺ方向側（すなわち上側）に移動させ、さらに－Ｚ方向（下方向）へ移動させる。これにより半導体素子ユニット１は、第１電極実装面３Ｂを、第１パッド表面６１Ａと対向させ、且つ当接させた状態となる。
【0060】
次に製造装置１００は、図６（Ｃ）に示すように、回路基板５１上において、半導体素子２におけるＺ方向側（上側）の表面の一部から第２パッド表面６２Ａの一部に渡る範囲に第１絶縁部５５を形成する工程を行う。
【0061】
さらに製造装置１００は、図６（Ｄ）に示すように、回路基板５１上において、第１絶縁部５５のＺ方向側（上側）に重ねるようにして、配線部５６を形成する工程を行う。これにより配線部５６は、半導体素子２と第２回路接続パッド６２とを電気的に接続する。かくして製造装置１００は、半導体実装回路５０（図５）を製造することができる。
【0062】
［１－４．ＬＥＤディスプレイ装置の構成］
ところで、上述した半導体素子ユニット１は、ＬＥＤ（Light Emitting Diode）素子とも呼ばれており、例えば図７に示すＬＥＤディスプレイ装置７０に複数が組み込まれることにより、上述した半導体実装回路５０を複数形成するようになっている。
ところで、上述した半導体素子ユニット１は、ＬＥＤ（Light Emitting Diode）素子とも呼ばれており、例えば図７に示すＬＥＤディスプレイ装置７０に複数が組み込まれることにより、上述した半導体実装回路５０を複数形成するようになっている。
【0063】
ＬＥＤディスプレイ装置７０は、ＬＥＤディスプレイ表示部７１、フレーム７２、放熱部材７３、接続ケーブル７４、接続端子部７５及びディスプレイドライバ７６等を有している。因みにＬＥＤディスプレイ装置７０は、マイクロＬＥＤディスプレイとも呼ばれており、赤色、緑色及び青色でなる１組のＬＥＤ素子を１つの画素と対応させたディスプレイデバイスとなっている。
【0064】
ＬＥＤディスプレイ表示部７１は、平板状のディスプレイ回路基板７１ＤにおけるＺ方向側の表面に設定された表示領域内に、複数の半導体素子ユニット１（図１）が格子状に並ぶようにして実装された構成となっている。このディスプレイ回路基板７１Ｄは、例えば回路基板５１と同様のいわゆるガラスエポキシ基板であり、複数の回路基板５１を格子状に整列させたような構成となっている。フレーム７２は、例えば所定の鋼材等により長方形状の枠状に形成されており、ＬＥＤディスプレイ表示部７１のＺ方向側において、表示領域の外側を囲むように取り付けられている。
【0065】
放熱部材７３は、例えばアルミニウムのように比較的高い熱伝導性を有する金属材料により、全体として扁平な直方体状に構成されている。この放熱部材７３は、ＬＥＤディスプレイ表示部７１の－Ｚ方向側、すなわち画像等を表示する面の反対側において、該ＬＥＤディスプレイ表示部７１に当接するように設置されている。接続ケーブル７４は、接続端子部７５を介して所定の制御装置（図示せず）と電気的に接続されることにより、当該制御装置から供給される画像信号を伝送してディスプレイドライバ７６に供給する。
【0066】
駆動回路としてのディスプレイドライバ７６は、接続ケーブル７４及びＬＥＤディスプレイ表示部７１とそれぞれ電気的に接続されている。このディスプレイドライバ７６は、例えば接続ケーブル７４を介して供給される画像信号を基に赤色、緑色及び青色それぞれの駆動信号を生成し、これらの駆動信号に基づいた駆動電流をＬＥＤディスプレイ表示部７１に供給する。この結果、ＬＥＤディスプレイ装置７０は、ＬＥＤディスプレイ表示部７１の表示領域に、制御装置（図示せず）等から供給される画像信号に基づいた画像を表示することができる。
【0067】
［１－５．効果等］
以上の構成において、第１の実施の形態による半導体素子ユニット１は、半導体素子２の－Ｚ方向側の面と第１電極３のＺ方向側の面とを共晶結合させ、且つ該第１電極３の－Ｚ方向側の面である第１電極実装面３Ｂを極めて平坦な状態に維持するようにした（図１）。
以上の構成において、第１の実施の形態による半導体素子ユニット１は、半導体素子２の－Ｚ方向側の面と第１電極３のＺ方向側の面とを共晶結合させ、且つ該第１電極３の－Ｚ方向側の面である第１電極実装面３Ｂを極めて平坦な状態に維持するようにした（図１）。
【0068】
具体的に、半導体素子ユニット１を製造する製造装置１００は、形成基板４１上に形成犠牲層４２を形成した状態で、そのＺ方向側（上側）に薄膜状の第１電極３を形成し（図３（Ｂ））、別途製造した半導体素子２（図２）を転写し（図３（Ｃ））、この状態でアニール処理を行う。このとき製造装置１００は、第１電極実装面３Ｂを形成犠牲層４２に当接させた状態のままアニール処理を行うため、該第１電極実装面３Ｂを荒れさせること無く極めて平坦な状態を維持したまま、第１電極３と半導体素子２とを共晶結合させることができる。
【0069】
また第１の実施の形態では、回路基板５１の基板表面５１Ａを極めて平坦に形成し、且つ第１パッド表面６１Ａ及び第２パッド表面６２Ａとの段差も極めて小さく抑えるようにした（図５）。
【0070】
このため製造装置１００は、回路基板５１に半導体素子ユニット１を実装して半導体実装回路５０を製造する際に、第１電極実装面３Ｂを第１パッド表面６１Ａに当接させるように転写するだけで、両者の間で分子間力を作用させることができる。これにより半導体実装回路５０は、回路基板５１の第１回路接続パッド６１に対し、半導体素子ユニット１の第１電極３を物理的及び電気的に接続できる。
【0071】
すなわち半導体素子ユニット１は、第１電極実装面３Ｂを回路基板５１の第１パッド表面６１Ａと当接させるだけで、該回路基板５１の駆動回路（図示せず）と半導体素子２との間を、電気的に良好に接続させることができる。
【0072】
これを換言すれば、半導体素子ユニット１は、回路基板５１上に実装された後にアニール処理を行う必要無く、半導体素子２と駆動回路とを電気的に良好に接続できるので、アニール処理の熱が該駆動回路に加えられて損傷することを原理的に回避できる。
【0073】
以上の構成によれば、第１の実施の形態による半導体素子ユニット１は、形成犠牲層４２上に第１電極３及び半導体素子２を重ねて載置した状態でアニール処理を行うことにより、半導体素子２及び第１電極３を共晶結合させ、且つ第１電極実装面３Ｂを極めて平坦な状態に維持する。これにより半導体素子ユニット１は、基板表面５１Ａが極めて平坦に形成された回路基板５１に実装される際、第１電極実装面３Ｂを第１パッド表面６１Ａに当接させるように転写されるだけで、両者の間で分子間力を作用させ、物理的及び電気的に接続させることができ、実装後にアニール処理を行わせる必要が無い。
【0074】
［２．第２の実施の形態］
［２－１．半導体素子ユニットの構成］
図１（Ａ）及び（Ｂ）と対応する図８（Ａ）及び（Ｂ）に示すように、第２の実施の形態による半導体素子ユニット２０１は、半導体素子２０２、第１電極２０３、第２電極２０４、第１絶縁部２０５、配線部２０６及び第２絶縁部２０７により構成されている。この半導体素子ユニット２０１は、第１の実施の形態における半導体実装回路５０（図５）のうち回路基板５１上に設けられた部分と類似した構成となっている。
［２－１．半導体素子ユニットの構成］
図１（Ａ）及び（Ｂ）と対応する図８（Ａ）及び（Ｂ）に示すように、第２の実施の形態による半導体素子ユニット２０１は、半導体素子２０２、第１電極２０３、第２電極２０４、第１絶縁部２０５、配線部２０６及び第２絶縁部２０７により構成されている。この半導体素子ユニット２０１は、第１の実施の形態における半導体実装回路５０（図５）のうち回路基板５１上に設けられた部分と類似した構成となっている。
【0075】
半導体素子２０２は、第１の実施の形態による半導体素子２と同様に構成されている。すなわち半導体素子２０２は、直方体状であり、例えば発光素子として構成されている。第１電極２０３は、第１の実施の形態による第１電極３と同様に構成されており、全体として扁平な直方体状であり、導電性を有する金属材料、又はこれらの合金でなる。また第１電極２０３は、第１の実施の形態と同様、半導体素子２０２の－Ｚ方向側に当接しており、両者の接合部分に共晶結合が形成されている。さらに第１電極２０３における－Ｚ方向側の表面である第１電極実装面２０３Ｂは、第１の実施の形態による第１電極実装面３Ｂと同様、極めて平坦に形成されており、その表面粗さが１０［ｎｍ］以下となっている。
【0076】
第２電極２０４は、第１電極２０３と同様に、全体として扁平な直方体状に構成されており、例えばＡｕ、Ａｌ、Ｃｕ、Ｔｉ及びＰｔ等の導電性を有する金属材料、又はこれらの合金でなる。この第２電極２０４は、やはり第１電極２０３と同様、－Ｚ方向側の表面である第２電極実装面２０４Ｂが極めて平坦に形成されており、その表面粗さが１０［ｎｍ］以下となっている。
【0077】
第１絶縁部２０５は、第１の実施の形態における第１絶縁部５５（図５）と同様、例えばポリイミド等の有機材料や、シリコン窒化膜等の無機材料によって構成され、絶縁性を有する薄膜となっている。この第１絶縁部２０５は、Ｙ方向に関して、半導体素子２０２のＺ方向側の面（すなわち上面）における－Ｙ方向側の端部近傍から、第２電極２０４のＺ方向側の面（すなわち上面）におけるＹ方向側の端部近傍までの範囲を覆うように設けられている。
【0078】
配線部２０６は、第１の実施の形態における配線部５６（図５）と同様、例えばＡｕ、Ａｌ、Ｃｕ、Ｔｉ及びＰｔ等の金属や、ＩＴＯ（酸化インジウムスズ）等の化合物のような、導電性を有する材料により構成されている。この配線材は、第１絶縁部２０５のＺ方向側（すなわち上側）に重なるように設けられており、半導体素子２０２におけるＺ方向側の面（すなわち上面）と第２電極２０４におけるＺ方向側の面（すなわち上面）にそれぞれ接触し、両者を電気的に接続している。
【0079】
第２絶縁部２０７は、第１絶縁部２０５と同様、例えばポリイミド等の有機材料や、シリコン窒化膜等の無機材料によって構成され、絶縁性を有する薄膜となっている。この第２絶縁部２０７は、半導体素子２０２、第１電極２０３、第２電極２０４、第１絶縁部２０５及び配線部２０６をＺ方向側から覆い、且つＸ方向及びＹ方向に関してその周囲を取り囲むような広い範囲に設けられている。換言すれば、第２絶縁部２０７は、半導体素子２０２、第１電極２０３、第２電極２０４、第１絶縁部２０５及び配線部２０６における－Ｚ方向側（すなわち下側）以外の各方向を覆っている。
【0080】
以下では、第２電極２０４における－Ｚ方向側の面を第２電極実装面２０４Ｂと呼び、第１絶縁部２０５における－Ｚ方向側の面を第１絶縁部実装面２０５Ｂと呼ぶ。また以下では、半導体素子ユニット２０１における－Ｚ方向側の面、すなわち第１電極実装面２０３Ｂ、第２電極実装面２０４Ｂ、第１絶縁部実装面２０５Ｂ、及び第２絶縁部２０７における－Ｚ方向側の面をまとめたものを、ユニット実装面２０１Ｂとも呼ぶ。このユニット実装面２０１Ｂは、全体として極めて平坦に形成されており、その表面粗さが１０［ｎｍ］以下となっている。
【0081】
また半導体素子ユニット２０１では、ユニット実装面２０１Ｂにおいて異なる材料同士が隣接する箇所、例えば第１電極２０３及び第１絶縁部２０５が隣接する箇所における、段差の大きさ（すなわちＺ方向に沿った長さ）が、ユニット実装面２０１Ｂの外形を形成する各辺と比較して十分に小さい値となっている。具体的に半導体素子ユニット２０１では、当該段差の大きさが、Ｘ方向に沿った辺の長さＬＸ及びＹ方向に沿った辺の長さＬＹのうち短い方である長さＬＸの１／１０００以下となっている。
【0082】
［２－２．半導体素子ユニットの製造］
次に、半導体素子ユニット２０１の製造方法について、図２（Ａ）－（Ｄ）、図３（Ａ）－（Ｅ）並びに図６（Ａ）－（Ｄ）と対応する図９（Ａ）－（Ｄ）、図１０（Ａ）－（Ｇ）並びに図１１（Ａ）－（Ｂ）を参照しながら説明する。因みに、図９、図１０及び図１１は、第１の実施の形態と同様に、何れもＺ方向を上方向に向けた状態を表す模式的な側面図若しくは断面図となっている。説明の都合上、ここでは、Ｚ方向を上方向とも呼び、－Ｚ方向を下方向とも呼ぶ。
次に、半導体素子ユニット２０１の製造方法について、図２（Ａ）－（Ｄ）、図３（Ａ）－（Ｅ）並びに図６（Ａ）－（Ｄ）と対応する図９（Ａ）－（Ｄ）、図１０（Ａ）－（Ｇ）並びに図１１（Ａ）－（Ｂ）を参照しながら説明する。因みに、図９、図１０及び図１１は、第１の実施の形態と同様に、何れもＺ方向を上方向に向けた状態を表す模式的な側面図若しくは断面図となっている。説明の都合上、ここでは、Ｚ方向を上方向とも呼び、－Ｚ方向を下方向とも呼ぶ。
【0083】
半導体素子ユニット２０１は、第１の実施の形態と同様、所定の製造装置１００によって、半導体素子２０２を形成する前段の工程群と、該半導体素子２０２を第１電極２０３等と組み合わせる後段の工程群とが順次行われることにより、段階的に製造される。
【0084】
まず製造装置１００は、前段の工程群において、第１の実施の形態と同様、一般的な半導体を製造する場合と類似した種々の製造プロセスに従い、半導体素子２０２を形成する。具体的に製造装置１００では、図２（Ａ）と対応する図９（Ａ）に示すように、所定の成長基板２３１の上側、すなわちＺ方向側に成長犠牲層２３２を形成し、さらにその上側に半導体機能層２３３を形成する工程を行う。この成長基板２３１、成長犠牲層２３２及び半導体機能層２３３は、それぞれ第１の実施の形態における成長基板３１、成長犠牲層３２及び半導体機能層３３と同様に構成されている。
【0085】
その後、製造装置１００では、図２（Ｂ）－（Ｄ）とそれぞれ対応する図９（Ｂ）－（Ｄ）に示すように、不要な部分の除去やエッチング処理等の工程を順次経ることにより、スタンプ１０１の下側に半導体素子２０２を貼り付けた状態とする。
【0086】
次に製造装置１００は、後段の工程群において、引き続き一般的な半導体を製造する場合と類似した種々の製造プロセスに従い、半導体素子２０２及び第１電極２０３等を組み合わせた状態とする。具体的に製造装置１００は、まず図３（Ａ）と対応する図１０（Ａ）に示すように、所定の形成基板２４１の上側、すなわちＺ方向側に形成犠牲層２４２を形成する工程を行う。形成基板２４１及び形成犠牲層２４２は、第１の実施の形態における形成基板４１及び形成犠牲層４２と同様に構成されている。すなわち形成犠牲層２４２におけるＺ方向側（上側）の表面は、極めて平坦に形成されており、表面粗さが１０［ｎｍ］以下となっている。
【0087】
次に製造装置１００は、図３（Ｂ）と対応する図１０（Ｂ）に示すように、形成犠牲層４２のＺ方向側（上側）に薄膜状の第１電極２０３を形成する工程を行う。この第１電極３は、例えばＴｉやＰｔ等のような金属材料により構成されている。このとき第１電極実装面２０３Ｂは、形成犠牲層２４２におけるＺ方向側（上側）の表面の影響により、極めて平坦に形成されており、表面粗さが１０［ｎｍ］以下となっている。
【0088】
さらに製造装置１００は、図１０（Ｃ）に示すように、形成犠牲層４２のＺ方向側（上側）に薄膜状の第２電極２０４を形成する工程を行う。第２電極２０４は、例えばＡｕＧｅＮｉのような合金の材料により構成されている。このとき第２電極実装面２０４Ｂは、第１電極実装面２０３Ｂと同様、形成犠牲層２４２におけるＺ方向側（上側）の表面の影響により、極めて平坦に形成されており、表面粗さが１０［ｎｍ］以下となっている。
【0089】
続いて製造装置１００では、図３（Ｃ）と対応する図１０（Ｄ）に示すように、第１電極２０３のＺ方向側（上側）に、前段の工程群により製造した半導体素子２０２を転写する工程を行う。具体的に製造装置１００は、例えば半導体素子２０２が貼り付けられたスタンプ１０１（図９（Ｄ））を第１電極２０３のＺ方向側（上側）に移動させ、該スタンプ１０１を－Ｚ方向側（下側）へ移動させることにより半導体素子２０２を第１電極２０３のＺ方向側（上側）に転写する。
【0090】
次に製造装置１００は、図１０（Ｄ）に示したように、第１電極２０３のＺ方向側（上側）に半導体素子２０２を当接させ、且つ第１電極実装面２０３Ｂ及び第２電極実装面２０４Ｂを形成犠牲層２４２の上面に当接させた状態のまま、これらを例えば約６００［℃］の環境下に置くことにより、アニール処理の工程を行う。
【0091】
これにより、半導体素子２０２及び第１電極２０３は、互いが接合する部分に共晶結合を形成する。このとき第１電極実装面２０３Ｂ及び第２電極実装面２０４Ｂは、何れも形成犠牲層２４２の上面に当接した状態であるため、アニール処理が行われた後も荒れること無く、極めて平坦な状態を維持している。
【0092】
次に製造装置１００は、図６（Ｃ）と対応する図１０（Ｅ）に示すように、形成犠牲層２４２上において、半導体素子２０２におけるＺ方向側（上側）の表面の一部から第２電極２０４におけるＺ方向側（上側）の表面の一部に渡る範囲に、第１絶縁部２０５を形成する工程を行う。
【0093】
続いて製造装置１００は、図６（Ｄ）と対応する図１０（Ｆ）に示すように、形成犠牲層２４２上において、第１絶縁部２０５のＺ方向側（上側）に重ねるようにして、配線部２０６を形成する工程を行う。これにより配線部２０６は、半導体素子２０２におけるＺ方向側（上側）の面と第２電極２０４におけるＺ方向側（上側）の面とを電気的に接続する。
【0094】
さらに製造装置１００は、図１０（Ｇ）に示すように、形成犠牲層２４２上において、半導体素子２０２、第１絶縁部２０５及び配線部２０６等のＺ方向側（上側）に重ねるようにして、第２絶縁部２０７を形成する工程を行う。これにより第２絶縁部２０７は、半導体素子２０２、第１電極２０３、第２電極２０４、第１絶縁部２０５、配線部２０６のうち、Ｚ方向側や、Ｘ方向側及びその反対側、並びにＹ方向側及びその反対側を全て覆うことになる。この結果、製造装置１００は、半導体素子ユニット２０１を完成させることができる。
【0095】
説明の都合上、本実施の形態では、形成基板２４１及び形成犠牲層２４２の上に完成した半導体素子ユニット２０１が載置されている状態となっているものを、供給基板２４０又は半導体素子ユニット供給基板と呼ぶ。また本実施の形態では、形成基板２４１及び形成犠牲層２４２を単に基板とも呼び、当該基板の表面、すなわち形成犠牲層２４２におけるＺ方向側の表面を基板表面とも呼ぶ。
【0096】
また製造装置１００は、第１の実施の形態（図４）と同様に、形成基板２４１及び形成犠牲層２４２の上に複数の半導体素子ユニット２０１を配置した状態で、すなわち１枚の供給基板２４０に複数の半導体素子ユニット２０１が含まれる状態で、まとめて製造することができる。
【0097】
このように製造された供給基板２４０は、第１の実施の形態と同様、後述する半導体実装回路を製造する際に、形成基板２４１及び形成犠牲層２４２の上から各半導体素子ユニット２０１が順次移動されていく。具体的には、図３（Ｄ）と対応する図１１（Ａ）に示すように、製造装置１００により、スタンプ１０１の下面に半導体素子ユニット２０１における第２絶縁部２０７のＺ方向側（上側）の面を貼り付けさせる工程を行う。因みに、当該工程を行う製造装置１００は、半導体素子ユニット２０１を製造した製造装置１００と同一のものでも良く、また異なるものでも良い。
【0098】
続いて製造装置１００は、図３（Ｅ）と対応する図１１（Ｅ）に示すように、リン酸等の溶液を用いたエッチング処理により、形成犠牲層２４２を除去する工程を行う。これにより製造装置１００は、半導体素子ユニット２０１をスタンプ１０１の下側に貼り付けさせ、且つ形成基板２４１から分離させた状態とする。この状態で製造装置１００は、スタンプ１０１を移動させることにより、半導体素子ユニット２０１を所望の位置へ移動させること、すなわち供給することができる。
【0099】
［２－３．半導体実装回路の構成及び製造］
次に、図５と対応する図１２に示す半導体実装回路２５０について説明する。半導体実装回路２５０は、回路基板２５１上に半導体素子ユニット２０１が実装された構成となっている。
次に、図５と対応する図１２に示す半導体実装回路２５０について説明する。半導体実装回路２５０は、回路基板２５１上に半導体素子ユニット２０１が実装された構成となっている。
【0100】
回路基板２５１は、第１の実施の形態による回路基板５１（図５）と同様に構成されており、基材部６０、第１回路接続パッド６１及び第２回路接続パッド６２とそれぞれ対応する基材部２６０、第１回路接続パッド２６１及び第２回路接続パッド２６２を有している。以下では、第１回路接続パッド２６１及び第２回路接続パッド２６２におけるＺ方向側の表面を、それぞれ第１パッド表面２６１Ａ及び第２パッド表面２６２Ａと呼ぶ。
【0101】
また回路基板２５１は、第１の実施の形態と同様に、Ｚ方向側の表面である基板表面２５１Ａが極めて平坦な平面状に形成されている。すなわち回路基板２５１では、基材部２６０の表面、第１パッド表面２６１Ａ及び第２パッド表面２６２Ａが何れも極めて平坦であり、且つそれぞれが互いに平行な平面となっており、さらにそれぞれのＺ方向に関する距離（すなわち段差）も極めて小さくなっている。
【0102】
この半導体実装回路２５０は、例えば製造装置１００により、一般的な半導体を製造する場合と類似した種々の製造プロセスに従って製造される。因みに、この半導体実装回路２５０を製造する製造装置１００は、半導体素子ユニット２０１を製造した製造装置１００と同一のものでも良く、また異なるものでも良い。
【0103】
まず製造装置１００は、図６（Ａ）に示した場合と同様に、回路基板２５１を製造し、基材部２６０の表面に第１パッド表面２６１Ａ及び第２パッド表面２６２Ａをそれぞれ露出させた状態とする。因みに製造装置１００は、第１の実施の形態と同様に、例えば化学機械研磨等の処理を行うことにより、基板表面２５１Ａが極めて平坦な状態とする。
【0104】
具体的に回路基板２５１では、第１の実施の形態と同様、基板表面２５１Ａの表面粗さ、すなわち基材部２６０、第１パッド表面２６１Ａ及び第２パッド表面２６２Ａにおける表面粗さ（ラフネス）が何れも１０［ｎｍ］以下となっている。また回路基板２５１では、やはり第１の実施の形態と同様、基材部２６０の表面及び第１パッド表面２６１Ａの間、並びに該基材部２６０の表面及び第２パッド表面２６２Ａの間における、Ｚ方向に関する距離（すなわち段差の高さ）が、極めて小さくなっている。具体的に、この段差の高さは、半導体素子ユニット２０１（図８（Ａ））におけるＸ方向に沿った辺の長さ及びＹ方向に沿った辺の長さのうち短い方と比較して、１／１０００以下となっている。
【0105】
続いて製造装置１００は、図６（Ｂ）に示した場合と同様に、スタンプ１０１に貼り付けられた半導体素子ユニット２０１を回路基板２５１の基板表面２５１Ａ上に転写する工程を行う。
【0106】
具体的に製造装置１００は、まず１個の半導体素子ユニット２０１が貼り付けられたスタンプ１０１を、回路基板２５１において他の半導体素子ユニット２０１が未だに貼り付けられていない箇所のＺ方向側に移動させる。このとき製造装置１００は、スタンプ１０１のＸ方向及びＹ方向に関する位置調整を行い、半導体素子ユニット２０１における第１電極２０３の全範囲を第１パッド表面２６１Ａと対向させ、且つ第２電極２０４の全範囲を第２パッド表面２６２Ａと対向させるようにする。
【0107】
続いて製造装置１００は、スタンプ１０１を－Ｚ方向（下方向）へ移動させることにより、半導体素子ユニット２０１のユニット実装面２０１Ｂを回路基板５１の基板表面５１Ａに当接させる。具体的に半導体素子ユニット２０１は、第１電極実装面２０３Ｂを第１パッド表面２６１Ａに当接させ、第２電極実装面２０４Ｂを第２パッド表面２６２Ａに当接させ、第１絶縁部実装面２０５Ｂ及び第２絶縁部実装面２０７Ｂを基材部２６０の表面に当接させる。
【0108】
さらに製造装置１００は、スタンプ１０１から半導体素子ユニット２０１に対し、－Ｚ方向（すなわち下方向）に向けて所定の圧力を加える（加圧する）。これにより半導体素子ユニット２０１は、ユニット実装面２０１Ｂと基板表面２５１Ａとの間で分子間力を作用させ、回路基板２５１に対して分子間力により貼り付けられる。
【0109】
このとき第１電極実装面２０３Ｂは、第１パッド表面２６１Ａと分子間力によって結合することにより、電気的に接続される。また第２電極実装面２０４Ｂは、第２パッド表面２６２Ａと分子間力によって結合することにより、電気的に接続される。すなわち、第１電極２０３及び第２電極２０４は、第１回路接続パッド２６１及び第２回路接続パッド２６２とそれぞれ電気的に接続される。これにより半導体実装回路２５０では、回路基板２５１の駆動回路（図示せず）から、半導体素子ユニット２０１の半導体素子２０２に対して電流を供給でき、該半導体素子２０２を発光させることができる。
【0110】
また半導体実装回路２５０では、回路基板２５１に対して半導体素子ユニット２０１が分子間力によって結合されているものの、この分子間力よりも強い力が加えられると、この結合を解消し、該回路基板２５１から該半導体素子ユニット２０１を容易に引き剥がすことができる。
【0111】
例えば製造装置１００は、半導体実装回路２５０に対し、図示しない剥離ヘッドを近接させて所定の溶剤を吐出することにより、半導体素子ユニット２０１の結合力を低下させる。続いて製造装置１００は、スタンプ１０１を移動させて半導体素子ユニット２０１を吸着させ、さらに該スタンプ１０１を移動させることにより、回路基板２５１から該半導体素子ユニット２０１を引き剥がして取り除くことができる。このとき回路基板２５１は、ほとんど損傷することが無く、後に他の半導体素子ユニット２０１が転写されると、この半導体素子ユニット２０１との間で分子間力により結合することができる。
【0112】
ところで半導体実装回路２５０は、第１の実施の形態と同様、例えばＬＥＤディスプレイ装置７０（図７）の一部として製造されるようになっている。この場合、例えばＬＥＤディスプレイ表示部７１の一部であるディスプレイ回路基板７１Ｄが、複数の回路基板２５１を格子状に整列させたような構成となっている。このディスプレイ回路基板７１Ｄには、各回路基板２５１に相当する部分ごとに、第１回路接続パッド２６１及び第２回路接続パッド２６２がそれぞれ設けられており、また各半導体素子ユニット２０１を実装するべき箇所である実装箇所がそれぞれ設定されている。
【0113】
ＬＥＤディスプレイ装置７０を製造する場合、製造装置１００は、上述したディスプレイ回路基板７１Ｄに対し、複数の半導体素子ユニット２０１を順次実装することになる。このＬＥＤディスプレイ装置７０では、１個の半導体素子ユニット２０１が１個の画素に相当することになる。このためディスプレイ回路基板７１Ｄには、その解像度に応じて、例えば数百万個の半導体素子ユニット２０１が実装されることになる。
【0114】
しかしながら半導体素子ユニット２０１は、製造上の問題等により不良品が発生する可能性がある。そうすると、例えばＬＥＤディスプレイ装置７０に実装された半導体素子ユニット２０１の一部が不良品であった場合、当該ＬＥＤディスプレイ装置７０は、一部の画素を正常に表示できない等の不具合を有することになり、出荷前の検査等において不良と判定され、出荷されずに廃棄される可能性がある。
【0115】
そこで製造装置１００は、ディスプレイ回路基板７１Ｄに実装した半導体素子ユニット２０１が正常に動作するか否かを検査し、不良であった場合には、当該半導体素子ユニット２０１を新たな半導体素子ユニット２０１と交換するようになっている。
【0116】
具体的に製造装置１００は、ディスプレイ回路基板７１Ｄに複数の半導体素子ユニット２０１を実装する場合、図１３に示す製造処理手順ＲＴ１を行うようになっている。製造装置１００は、この製造処理手順ＲＴ１を開始すると、最初のステップＳＰ１に移り、ディスプレイ回路基板７１Ｄ上の各実装箇所に対し、スタンプ１０１（図１１）により各半導体素子ユニット２０１を順次転写させてから、次のステップＳＰ２に移る。これによりディスプレイ回路基板７１Ｄは、各実装箇所に対して半導体素子ユニット２０１が分子間力により結合し、各半導体素子ユニット２０１と電気的にも接続された状態となる。
【0117】
ステップＳＰ２において製造装置１００は、ディスプレイ回路基板７１Ｄに設けられた駆動回路に対して所定の信号を供給することにより、各実装箇所の各半導体素子ユニット２０１をそれぞれ発光させ、次のステップＳＰ３に移る。
【0118】
ステップＳＰ３において製造装置１００は、所定の撮像部により、各実装箇所における各半導体素子ユニット２０１の発光の状態を撮像し、さらに所定の画像処理を施すことにより検査画像を生成して、次のステップＳＰ４に移る。因みに製造装置１００は、撮像部における解像度等の制約により、ディスプレイ回路基板７１Ｄにおける全ての実装箇所を１枚の検査画像に収めきれない場合、該ディスプレイ回路基板７１Ｄを複数の領域に分割し、この領域ごとに検査画像を生成する。
【0119】
ステップＳＰ４において製造装置１００は、検査画像を基に、各実装箇所について、実装されている半導体素子ユニット２０１が正常に発光している正常箇所であるか、或いは正常に発光していない異常箇所であるかをそれぞれ判定し、次のステップＳＰ５に移る。すなわち製造装置１００は、検査画像を利用して、ディスプレイ回路基板７１Ｄに実装された各半導体素子ユニット２０１における発光の状態を検査する。
【0120】
ステップＳＰ５において製造装置１００は、ディスプレイ回路基板７１Ｄに異常箇所が１箇所以上あったか否かを判定する。ここで肯定結果が得られると、このことは、ディスプレイ回路基板７１Ｄに実装された複数の半導体素子ユニット２０１のうち１個以上が正常に発光していないため、当該ディスプレイ回路基板７１Ｄを使用しても正常なＬＥＤディスプレイ装置７０を製造できないことを表している。またこのことは、異常箇所であった実装箇所の半導体素子ユニット２０１を交換し、交換後の半導体素子ユニット２０１が正常に発光すれば、当該実装箇所を正常箇所に変更できることを表している。そこで製造装置１００は、次のステップＳＰ６に移る。
【0121】
ステップＳＰ６において製造装置１００は、図示しない剥離ヘッドから異常箇所に所定の溶剤を吐出し、該異常箇所の半導体素子ユニット２０１の結合力を低下させた上で、スタンプ１０１を用いて該半導体素子ユニット２０１を異常箇所から除去し、次のステップＳＰ７に移る。因みに製造装置１００は、異常箇所が複数あった場合、各異常箇所の半導体素子ユニット２０１を全て除去する。
【0122】
ステップＳＰ７において製造装置１００は、スタンプ１０１を用いて新たな半導体素子ユニット２０１を異常箇所に転写させることにより、ディスプレイ回路基板７１Ｄに対して分子間力により結合させる。その後、製造装置１００は再びステップＳＰ２に戻り、一連の処理を繰り返すことにより、異常であった実装箇所が正常に動作するようになったか否かを判定する。
【0123】
一方、ステップＳＰ５において否定結果が得られると、このことは、ディスプレイ回路基板７１Ｄにおける全ての実装箇所において、実装された半導体素子ユニット２０１が正常に動作していること、すなわち全ての画素が正常に動作するＬＥＤディスプレイ表示部７１が完成したことを表している。このとき製造装置１００は、次のステップＳＰ８に移り、製造処理手順ＲＴ１を終了する。
【0124】
［２－４．効果等］
以上の構成において、第２の実施の形態による半導体素子ユニット２０１は、半導体素子２０２の－Ｚ方向側の面と第１電極２０３のＺ方向側の面とを共晶結合させ、配線部２０６により該半導体素子２０２と第２電極２０４とを接続すると共に、ユニット実装面２０１Ｂを極めて平坦に構成した（図８）。
以上の構成において、第２の実施の形態による半導体素子ユニット２０１は、半導体素子２０２の－Ｚ方向側の面と第１電極２０３のＺ方向側の面とを共晶結合させ、配線部２０６により該半導体素子２０２と第２電極２０４とを接続すると共に、ユニット実装面２０１Ｂを極めて平坦に構成した（図８）。
【0125】
具体的に、半導体素子ユニット２０１を製造する製造装置１００は、第１の実施の形態と同様に、形成基板２４１上に形成犠牲層２４２を形成した状態で、そのＺ方向側（上側）に薄膜状の第１電極２０３及び第２電極２０４を形成する（図１０（Ｂ）及び（Ｃ））。続いて製造装置１００は、第１電極２０３のＺ方向側に、別途製造した半導体素子２０２（図９）を転写し（図１０（Ｄ））、この状態でアニール処理を行う。
【0126】
このとき製造装置１００は、第１電極実装面２０３Ｂ及び第２電極実装面２０４Ｂを形成犠牲層２４２に当接させた状態のままアニール処理を行うため、該第１電極実装面２０３Ｂ及び第２電極実装面２０４Ｂを荒れさせること無く極めて平坦な状態を維持したまま、第１電極２０３と半導体素子２０２とを共晶結合させることができる。
【0127】
また製造装置１００は、形成犠牲層２４２上で第１絶縁部２０５及び第２絶縁部２０７を形成する（図１０（Ｅ）及び（Ｇ））。このため製造装置１００は、第１絶縁部実装面２０５Ｂ及び第２絶縁部実装面２０７Ｂを、極めて平坦に形成でき、且つ第１電極実装面２０３Ｂ及び第２電極実装面２０４Ｂとの段差も極めて小さく抑えることができ、半導体素子ユニット２０１のユニット実装面２０１Ｂを全体的に極めて平坦に仕上げることができる。
【0128】
このように製造された半導体素子ユニット２０１は、ユニット実装面２０１Ｂを回路基板２５１（図１２）の基板表面２５１Ａに当接させるように転写されると、両者の間で分子間力を作用させ、十分な強度で結合することができる。また半導体素子ユニット２０１は、このとき第１電極２０３及び第２電極２０４を第１回路接続パッド２６１及び第２回路接続パッド２６２とそれぞれ電気的に接続させることができる。
【0129】
このため、例えば製造装置１００によりＬＥＤディスプレイ表示部７１（図７）を製造する場合、ディスプレイ回路基板７１Ｄに設けられた複数の実装箇所に対し、各半導体素子ユニット２０１を転写するだけで、物理的に接合させると共に、電気的に接続させること、すなわち実装することができる。
【0130】
これにより製造装置１００は、実装された半導体素子ユニット２０１にそれぞれ電流を供給して正常に発光するか否かを確認することができ、正常に発光しない異常箇所があった場合、ディスプレイ回路基板７１Ｄを殆ど損傷させること無く半導体素子ユニット２０１を容易に引き剥がして交換することができる。この結果、製造装置１００は、ＬＥＤディスプレイ表示部７１やＬＥＤディスプレイ装置７０における良品の割合、いわゆる歩留まりを格段に高めることができる。
【0131】
以上の構成によれば、第２の実施の形態による半導体素子ユニット２０１は、その製造時に、半導体素子２０２及び第１電極２０３を共晶結合させ、且つ第１電極実装面２０３Ｂ及び第２電極実装面２０４Ｂを含めたユニット実装面２０１Ｂを極めて平坦な状態に形成する。これにより半導体素子ユニット２０１は、半導体実装回路２５０の製造時に、回路基板２５１に転写されるだけで、ユニット実装面２０１Ｂと基板表面２５１Ａとを分子間力により結合させることができ、この状態で発光状態の検査を行うことができ、異常箇所における交換作業を容易に行わせることができる。
【0132】
［３．他の実施の形態］
なお上述した第１の実施の形態においては、半導体素子ユニット１（図１）の半導体素子２に第１電極３のみを接合させる場合について述べた。しかし本発明はこれに限らず、例えば図１と対応する図１４に示す半導体素子ユニット３０１のように、半導体素子２におけるＺ方向側の面、すなわち第１電極３との接合面と異なる面である上面に、直上電極３１１を設けても良い。この半導体素子ユニット３０１を製造する場合、製造装置１００は、例えば図３（Ｃ）のように第１電極３の上側に半導体素子２を転写した後に、該半導体素子２のＺ方向側（すなわち上側）に蒸着等の手法により直上電極３１１を形成し、その後にアニール処理を行う。これにより半導体素子ユニット３０１は、半導体素子２及び第１電極３の間に加えて、該半導体素子２及び直上電極３１１の間にも共晶結合を形成することができる。またこの場合、例えば直上電極３１１を光透過性の高い材料により構成し、いわゆる透明電極とすることにより、半導体素子２の発光により出射された光をＺ方向へ効率良く透過させることができる。
なお上述した第１の実施の形態においては、半導体素子ユニット１（図１）の半導体素子２に第１電極３のみを接合させる場合について述べた。しかし本発明はこれに限らず、例えば図１と対応する図１４に示す半導体素子ユニット３０１のように、半導体素子２におけるＺ方向側の面、すなわち第１電極３との接合面と異なる面である上面に、直上電極３１１を設けても良い。この半導体素子ユニット３０１を製造する場合、製造装置１００は、例えば図３（Ｃ）のように第１電極３の上側に半導体素子２を転写した後に、該半導体素子２のＺ方向側（すなわち上側）に蒸着等の手法により直上電極３１１を形成し、その後にアニール処理を行う。これにより半導体素子ユニット３０１は、半導体素子２及び第１電極３の間に加えて、該半導体素子２及び直上電極３１１の間にも共晶結合を形成することができる。またこの場合、例えば直上電極３１１を光透過性の高い材料により構成し、いわゆる透明電極とすることにより、半導体素子２の発光により出射された光をＺ方向へ効率良く透過させることができる。
【0133】
また上述した第１の実施の形態においては、半導体実装回路５０（図５）において、Ｘ方向及びＹ方向に関して、第１電極３よりも、第１回路接続パッド６１を大きく（長く）構成し、且つ第１電極実装面３Ｂを第１パッド表面６１Ａの範囲内で対向させる位置に実装する場合について述べた。しかし本発明はこれに限らず、例えばＸ方向及びＹ方向の少なくとも一方に関して、第１回路接続パッド６１よりも第１電極３を大きく（長く）構成し、第１電極実装面３Ｂの一部を第１パッド表面６１Ａの範囲からはみ出すように対向させた位置に実装しても良い。この場合、回路基板５１では、基板表面５１Ａが極力平坦であることが望ましく、具体的には、例えば基材部６０におけるＺ方向側の表面と、第１パッド表面６１Ａとの段差の大きさ、すなわちＺ方向に関する間隔が、半導体素子ユニット１におけるＸ方向及びＹ方向に沿った長さの１／１０００以下であることが望ましい。第２の実施の形態における第１電極２０３及び第２電極２０４についても同様である。
【0134】
さらに上述した実施の形態においては、図３（Ｃ）並びに図４（Ａ）及び（Ｂ）に示したように、形成基板４１及び形成犠牲層４２の上に半導体素子ユニット１が載置されている状態を供給基板４０とする場合について述べた。しかし本発明はこれに限らず、例えば図３（Ｅ）に示したように、スタンプ１０１の下面に半導体素子ユニット１を貼り付けたものを供給基板としても良く、或いは当該スタンプ１０１から所定の基板上に半導体素子ユニット１を転写させたものを供給基板としても良い。さらにこの場合、例えば複数の形成基板４１及び形成犠牲層４２において、互いに異なる種類の半導体素子２を用いて異なる種類の半導体素子ユニット１をそれぞれ製造した後、複数種類の半導体素子ユニット１を１枚の基板上に混在させるように転写したものを供給基板としても良い。第２の実施の形態についても同様である。
【0135】
さらに上述した実施の形態においては、供給基板４０に複数の半導体素子ユニット１を並べて製造する場合に、複数の第１電極３上に同一種類である複数の半導体素子２をそれぞれ転写する場合について述べた（図３（Ｃ）及び図４）。しかし本発明はこれに限らず、例えば複数の第１電極３上に、複数種類が混在した複数の半導体素子２をそれぞれ転写することにより、供給基板４０を構成しても良い。また、上述した場合と同様に、スタンプ１０１の下面に各半導体素子ユニット１（すなわち複数種類の半導体素子２が混在するもの）を貼り付けたものを供給基板としても良く、さらには所定の基板上に各半導体素子ユニット１を転写させたものを供給基板としても良い。第２の実施の形態についても同様である。
【0136】
さらに上述した第１の実施の形態においては、ＬＥＤディスプレイ装置７０（図７）を製造する際に、ＬＥＤディスプレイ表示部７１のディスプレイ回路基板７１Ｄに対し、１種類の半導体素子ユニット１を実装する場合について述べた。しかし本発明はこれに限らず、複数種類の半導体素子ユニット１を実装しても良い。具体的には、例えば赤色に発光する半導体素子２を用いた赤色の半導体素子ユニット１と、緑色に発光する半導体素子２を用いた緑色の半導体素子ユニット１と、青色に発光する半導体素子２を用いた青色の半導体素子ユニット１とが繰り返し並ぶように実装することにより、カラー表示を行い得るＬＥＤディスプレイ表示部７１を実現できる。第２の実施の形態についても同様である。
【0137】
さらに上述した第２の実施の形態においては、半導体素子ユニット２０１（図８）の半導体素子２０２に第１電極２０３のみを接合させる場合について述べた。しかし本発明はこれに限らず、例えば図８と対応する図１５に示す半導体素子ユニット４０１のように、半導体素子２０２におけるＺ方向側の面、すなわち第１電極２０３に接合される面と反対側の上面に、直上電極４１１を設けても良い。この半導体素子ユニット４０１を製造する場合、製造装置１００は、例えば図１０（Ｄ）のように第１電極２０３の上側に半導体素子２０２を転写した後に、該半導体素子２０２のＺ方向側（すなわち上側）に蒸着等の手法により直上電極４１１を形成し、その後にアニール処理を行う。これにより半導体素子ユニット４０１は、半導体素子２０２及び第１電極２０３の間に加えて、該半導体素子２０２及び直上電極４１１の間にも共晶結合を形成することができる。またこの場合、例えば直上電極４１１を光透過性の高い材料により構成し、いわゆる透明電極とすることにより、半導体素子２０２の発光により出射された光をＺ方向へ効率良く透過させることができる。
【0138】
さらに上述した第２の実施の形態においては、半導体素子ユニット２０１（図８）の第１絶縁部２０５を、Ｙ方向に関して半導体素子２０２におけるＺ方向側（上側）の表面の一部から第２電極２０４におけるＺ方向側（上側）の表面の一部に渡る範囲に設ける場合について述べた。しかし本発明はこれに限らず、例えば図８と対応する図１６に示す半導体素子ユニット５０１のように、Ｙ方向に関してより広い範囲、例えば半導体素子２０２よりもＹ方向側から、第２電極２０４よりも－Ｙ方向側までの範囲に、第１絶縁部５０５を設けても良い。この場合、半導体素子２０２におけるＺ方向側の面の一部と、第２電極２０４におけるＺ方向側の面の一部とを露出させておき、配線部２０６を両者と電気的に接続させ得るようにすれば良い。第１の実施の形態における半導体実装回路５０（図５）の第１絶縁部５５についても同様である。
【0139】
さらに上述した第２の実施の形態においては、半導体素子ユニット２０１（図８）における第１絶縁部２０５及び配線部２０６のＺ方向側（上側）に、第２絶縁部２０７を直接重ねるように設ける場合について述べた。しかし本発明はこれに限らず、例えば図８と対応する図１７に示す半導体素子ユニット６０１のように、第１絶縁部２０５及び配線部２０６のＺ方向側（上側）に、蛍光部６１２のような他の材料による膜や層を１つ以上設け、そのＺ方向側（上側）に第２絶縁部２０７を設けても良い。この半導体素子ユニット４０１を製造する場合、製造装置１００は、例えば図１０（Ｆ）のように第１絶縁部２０５に重ねて配線部２０６を設けた後に、蛍光部６１２を重ねるようにして設け、その後に図１０（Ｇ）のように第２絶縁部２０７を設ければ良い。なお蛍光部６１２は、少なくとも半導体素子２０２を覆っていれば良く、第１絶縁部２０５及び配線部２０６の一部を露出させていても良い。この半導体素子ユニット６０１は、半導体素子２０２を発光させる際に、出射された光の色を蛍光部６１２により他の色に変換することができる。第１の実施の形態における半導体実装回路５０についても同様である。
【0140】
さらに上述した第２の実施の形態においては、半導体素子ユニット２０１に半導体素子２０２、第１電極２０３、第２電極２０４、第１絶縁部２０５及び配線部２０６を１個ずつ設ける場合について述べた。しかし本発明はこれに限らず、１個の半導体素子ユニットに複数の半導体素子２０２等を設けても良く、例えば図８（Ａ）と対応する図１８に示す半導体素子ユニット７０１のように、３個の半導体素子ユニット７０１Ｒ、７０１Ｇ及び７０１ＢをＸ方向に沿って並べたように構成しても良い。この場合、例えば半導体素子２０２Ｒを赤色の発光素子とし、半導体素子２０２Ｇを緑色の発光素子とし、半導体素子２０２Ｂを青色の発光素子とすることにより、半導体素子ユニット７０１を、カラーのディスプレイ装置における各画素の表示素子として使用することができる。または、例えば図１８と対応する図１９に示す半導体素子ユニット８０１のように、各色の半導体素子ユニット８０１Ｒ、８０１Ｇ及び８０１Ｂにおける第１電極２０３に代えて、各第１電極２０３をＸ方向に沿って互いに連結させたような構成の共通第１電極８０３を設けても良い。或いは、例えば図１８及び図１９と対応する図２０に示す半導体素子ユニット９０１のように、各色の半導体素子ユニット９０１Ｒ、９０１Ｇ及び９０１Ｂにおける第２電極２０４に代えて、各第２電極２０４をＸ方向に沿って互いに連結させたような構成の共通第２電極９０４を設けても良い。
【0141】
さらに上述した第２の実施の形態においては、製造装置１００により半導体素子ユニット２０１を製造する際に、形成犠牲層２４２上に第１電極２０３を形成した後に第２電極２０４を形成する場合について述べた（図１０（Ｂ）及び（Ｃ））。しかし本発明はこれに限らず、例えば第２電極２０４を形成した後に第１電極２０３を形成しても良く、或いは第１電極２０３及び第２電極２０４を同一の材料とする場合に両者を同時に形成しても良い。若しくは、例えば第１電極２０３を形成し、その上側に半導体素子２０２を転写し、アニール処理を行った後に、第２電極２０４を形成しても良い。
【0142】
さらに上述した第２の実施の形態においては、製造処理手順ＲＴ１（図１３）のステップＳＰ５において否定結果が得られ、異常箇所が発見されなかった場合、ＬＥＤディスプレイ表示部７１が完成したものとして当該製造処理手順ＲＴ１を終了する場合について述べた。しかし本発明はこれに限らず、例えばステップＳＰ５において否定結果が得られた場合、製造装置１００により、各実装箇所において各半導体素子ユニット２０１が分子間力により結合しているディスプレイ回路基板７１Ｄに対し、所定の圧力及び所定の熱のうち少なくとも一方を加えるようにしても良い。これにより、第１電極２０３と第１回路接続パッド２６１との間、並びに第２電極２０４と第２回路接続パッド２６２との間において、それぞれ共晶結合させてオーミック接続を実現でき、両者の間における電気的な接続を安定させることができる。これを換言すれば、ＬＥＤディスプレイ表示部７１では、両者が分子間力のみにより接合された状態を、電気的に接続されると共に容易な張り替えが可能な程度の比較的小さい力で固定された「仮固定」の状態とし、また共晶結合が形成された状態を、容易に剥離しない程度の比較的大きい力で強力に固定された「本固定」の状態とすることができる。
【0143】
さらに上述した第２の実施の形態においては、製造処理手順ＲＴ１（図１３）のステップＳＰ６において、異常箇所に所定の溶剤を吐出して分子間力による結合を弱めてから、半導体素子ユニット２０１をディスプレイ回路基板７１Ｄから引き剥がす場合について述べた。しかし本発明はこれに限らず、例えば他の手法によって分子間力による結合を弱めてから、若しくは分子間力による結合を弱めることなく、半導体素子ユニット２０１をディスプレイ回路基板７１Ｄから引き剥がしても良い。
【0144】
さらに上述した第１の実施の形態においては、発光素子でなる半導体素子２を有する半導体素子ユニット１をガラスエポキシ基板でなるディスプレイ回路基板７１Ｄに実装することにより、ＬＥＤディスプレイ装置７０（図７）を構成する場合について述べた。しかし本発明はこれに限らず、例えばフレキシブル回路基板に複数の半導体素子ユニット１を実装してフレキシブルディスプレイを構成しても良い。また本発明は、発光素子以外の種々の素子、例えば各種物理量を検知するセンサ素子でなる半導体素子２を有する半導体素子ユニット１を、所定の回路基板上に実装しても良い。例えば、受光素子でなる半導体素子２を用いて半導体素子ユニット１を構成し、複数の該半導体素子ユニット１を所定の回路基板上に実装することにより光センサアレイを構成しても良い。また、例えば半導体素子２をｐｎ接合フォトダイオードとし、この半導体素子２を有する半導体素子ユニット１を所定の回路基板上に複数並べて実装することにより、イメージセンサを構成しても良い。要は、種々の機能を有する素子でなる半導体素子２を用いて半導体素子ユニット１を構成し、該半導体素子ユニット１を複数実装することにより、種々の電子デバイスを構成することができる。第２の実施の形態についても同様である。
【0145】
さらに本発明は、上述した各実施の形態及び他の実施の形態に限定されるものではない。すなわち本発明は、上述した各実施の形態と上述した他の実施の形態の一部又は全部を任意に組み合わせた実施の形態や、一部を抽出した実施の形態にもその適用範囲が及ぶものである。
【0146】
さらに上述した実施の形態においては、半導体素子としての半導体素子２と、第１電極としての第１電極３とによって半導体素子ユニットとしての半導体素子ユニット１を構成する場合について述べた。しかし本発明はこれに限らず、その他種々の構成でなる半導体素子と、第１電極とによって半導体素子ユニットを構成しても良い。
【産業上の利用可能性】
【0147】
本発明は、例えば複数のＬＥＤを配置してなるＬＥＤディスプレイで利用できる。
【符号の説明】
【0148】
１、２０１……半導体素子ユニット、１Ｂ、２０１Ｂ……ユニット実装面、２、２０２……半導体素子、３、２０３……第１電極、３Ｂ、２０３Ｂ……第１電極実装面、３１、２３１……成長基板、３２、２３２……成長犠牲層、３３、２３３……半導体機能層、４０、２４０……供給基板、４１、２４１……形成基板、４２、２４２……形成犠牲層、５０、２５０……半導体実装回路、５１、２５１……回路基板、５１Ａ、２５１Ａ……基板表面、５５……第１絶縁部、５６……配線部、６０、２６０……基材部、６１、２６１……第１回路接続パッド、６１Ａ、２６１Ａ……第１パッド表面、６２、２６２……第２回路接続パッド、６２Ａ、２６２Ａ……第２パッド表面、７０……ＬＥＤディスプレイ装置、７１……ＬＥＤディスプレイ表示部、７１Ｄ……ディスプレイ回路基板、２０４……第２電極、２０４Ｂ……第２電極実装面、２０５……第１絶縁部、２０５Ｂ……第１絶縁部実装面、２０６……配線部、２０７……第２絶縁部、２０７Ｂ……第２絶縁部実装面。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】