(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022153283
(43)【公開日】2022-10-12
(54)【発明の名称】デュアルモード平均電力追跡（ＡＰＴ）コントローラ
(51)【国際特許分類】
H03F 1/02 20060101AFI20221004BHJP
H04B 1/04 20060101ALI20221004BHJP
H03F 3/24 20060101ALI20221004BHJP
【ＦＩ】
H03F1/02 111
H04B1/04 E
H03F3/24
【審査請求】未請求
【請求項の数】19
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2022028202
(22)【出願日】2022-02-25
(31)【優先権主張番号】17/215,132
(32)【優先日】2021-03-29
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】517216431
【氏名又は名称】コルボ ユーエス インコーポレイテッド
(74)【代理人】
【識別番号】100145403
【弁理士】
【氏名又は名称】山尾 憲人
(74)【代理人】
【識別番号】100135703
【弁理士】
【氏名又は名称】岡部 英隆
(72)【発明者】
【氏名】クラ，ナディム
(72)【発明者】
【氏名】シロン，ジャン－フレデリク
(72)【発明者】
【氏名】メールケ，ロバート
【テーマコード（参考）】
5J500
5K060
【Ｆターム（参考）】
5J500AA01
5J500AA27
5J500AA41
5J500AA66
5J500AC36
5J500AC61
5J500AC81
5J500AF10
5J500AF12
5J500AF17
5J500AF18
5J500AH26
5J500AH29
5J500AH30
5J500AH33
5J500AH38
5J500AK26
5J500AK30
5J500AK42
5J500AK49
5J500AM13
5J500AM20
5J500AS14
5J500AT01
5J500LV08
5J500RG01
5J500WU04
5K060BB07
5K060CC04
5K060DD04
5K060LL01
5K060LL24
(57)【要約】
【課題】デュアルモード平均電力追跡（ＡＰＴ）コントローラを提供する。
【解決手段】デュアルモード平均電力追跡（ＡＰＴ）コントローラが第１のモードで動作して、リップル又はリンギングの懸念を伴わずに制御電圧を急速に動かす。この粗調整により制御電圧が目標の所望のマージン内になると、コントローラは第２のモードに切り替わることができ、ＡＰＴコントローラは目標に徐々に近付くが、リンギング又はリップルを低減している。ＡＰＴ回路内のループフィルタの抵抗値及びキャパシタンス値を変化させることによってモードを変化させる。さらなる態様では、パルス整形器回路が、制御電圧をより迅速に変化させるためのパルスを注入することができる。このようにモードを切り替えることによって、制御電圧は所望の目標に急速に到達し、その後、制御電圧が全体を通してクリーンであるように、送信タイムスロット中に第２のモードを維持することができる。
【選択図】図３
【解決手段】デュアルモード平均電力追跡（ＡＰＴ）コントローラが第１のモードで動作して、リップル又はリンギングの懸念を伴わずに制御電圧を急速に動かす。この粗調整により制御電圧が目標の所望のマージン内になると、コントローラは第２のモードに切り替わることができ、ＡＰＴコントローラは目標に徐々に近付くが、リンギング又はリップルを低減している。ＡＰＴ回路内のループフィルタの抵抗値及びキャパシタンス値を変化させることによってモードを変化させる。さらなる態様では、パルス整形器回路が、制御電圧をより迅速に変化させるためのパルスを注入することができる。このようにモードを切り替えることによって、制御電圧は所望の目標に急速に到達し、その後、制御電圧が全体を通してクリーンであるように、送信タイムスロット中に第２のモードを維持することができる。
【選択図】図３
【特許請求の範囲】
【請求項1】
平均電力追跡（ＡＰＴ）回路であって、
デジタルアナログ変換器（ＤＡＣ）であって、
変化信号出力、および
目標制御電圧信号出力を備える、ＤＡＣと、
前記変化信号出力に結合されており、モード信号を提供するように構成されたモード出力を備える、遷移管理回路と、
前記目標制御電圧信号出力および前記モード出力に結合されたループフィルタであって、前記モード信号の変化により、前記ループフィルタが第１のモードと第２のモードとの間で切り替わり、前記ループフィルタが、信号を提供するように構成されている、ループフィルタと、
前記ループフィルタからの前記信号に基づいて電圧制御信号を提供するように構成された出力回路機構と、
を備える、ＡＰＴ回路。
デジタルアナログ変換器（ＤＡＣ）であって、
変化信号出力、および
目標制御電圧信号出力を備える、ＤＡＣと、
前記変化信号出力に結合されており、モード信号を提供するように構成されたモード出力を備える、遷移管理回路と、
前記目標制御電圧信号出力および前記モード出力に結合されたループフィルタであって、前記モード信号の変化により、前記ループフィルタが第１のモードと第２のモードとの間で切り替わり、前記ループフィルタが、信号を提供するように構成されている、ループフィルタと、
前記ループフィルタからの前記信号に基づいて電圧制御信号を提供するように構成された出力回路機構と、
を備える、ＡＰＴ回路。
【請求項2】
前記出力回路機構が、
前記ループフィルタおよび前記遷移管理回路に結合されたスイッチ制御回路であって、前記スイッチ制御回路が、前記ループフィルタから前記信号を受信するように構成されている、スイッチ制御回路と、
前記スイッチ制御回路に結合された複数の電源供給スイッチを備えるスイッチアレイ回路であって、前記スイッチ制御回路が、前記複数の電源供給スイッチのうちの開放されているもの、および閉鎖されているものを、前記信号に基づいて制御するように構成されている、スイッチアレイ回路と、
を備える、請求項１に記載のＡＰＴ回路。
前記ループフィルタおよび前記遷移管理回路に結合されたスイッチ制御回路であって、前記スイッチ制御回路が、前記ループフィルタから前記信号を受信するように構成されている、スイッチ制御回路と、
前記スイッチ制御回路に結合された複数の電源供給スイッチを備えるスイッチアレイ回路であって、前記スイッチ制御回路が、前記複数の電源供給スイッチのうちの開放されているもの、および閉鎖されているものを、前記信号に基づいて制御するように構成されている、スイッチアレイ回路と、
を備える、請求項１に記載のＡＰＴ回路。
【請求項3】
前記ＤＡＣと前記ループフィルタとの間に配置された加算器回路と、
前記加算器回路に結合されたフィードバック回路と、
をさらに備える、請求項１に記載のＡＰＴ回路。
前記加算器回路に結合されたフィードバック回路と、
をさらに備える、請求項１に記載のＡＰＴ回路。
【請求項4】
前記遷移管理回路および前記目標制御電圧信号出力に結合されたパルス整形器回路をさらに備える、請求項１に記載のＡＰＴ回路。
【請求項5】
前記ループフィルタおよび前記パルス整形器回路に結合された第２の加算器回路をさらに備え、前記パルス整形器回路が、前記第２の加算器回路によって前記ループフィルタからの前記信号に加算されるパルス信号を提供するように構成されている、請求項４に記載のＡＰＴ回路。
【請求項6】
前記第１のモードが、高速モードを備え、前記第２のモードが、低速モードを備え、前記高速モードが、前記低速モードよりも高速で前記信号を変化させる、請求項１に記載のＡＰＴ回路。
【請求項7】
前記ループフィルタが、前記第１のモードで第１の抵抗を用いて、および前記第２のモードで第２の抵抗を用いて動作するように構成されており、前記第１の抵抗が、前記第２の抵抗とは等しくない、請求項１に記載のＡＰＴ回路。
【請求項8】
前記ループフィルタが、前記第１のモードで第１のキャパシタンスを用いて、および前記第２のモードで第２のキャパシタンスを用いて動作するように構成されており、前記第１のキャパシタンスが、前記第２のキャパシタンスとは等しくない、請求項１に記載のＡＰＴ回路。
【請求項9】
前記ループフィルタが、少なくとも１つの可変抵抗器を備える、請求項１に記載のＡＰＴ回路。
【請求項10】
前記ループフィルタが、少なくとも１つの可変キャパシタを備える、請求項１に記載のＡＰＴ回路。
【請求項11】
前記ループフィルタが、少なくとも２つの抵抗器と、前記信号に基づいて前記少なくとも２つの抵抗器のうちの一方または他方を接続するように構成されたスイッチと、を備える、請求項１に記載のＡＰＴ回路。
【請求項12】
前記ループフィルタが、少なくとも２つのキャパシタと、前記信号に基づいて前記少なくとも２つのキャパシタのうちの一方または他方を接続するように構成されたスイッチと、を備える、請求項１に記載のＡＰＴ。
【請求項13】
前記遷移管理回路が、前記第１のモードでおよそ１マイクロ秒（１μｓ）後に、前記第１のモードから前記第２のモードへの前記モード信号を用いてモードを変化させるように構成されている、請求項１に記載のＡＰＴ。
【請求項14】
前記遷移管理回路が、前記第１のモードでおよそ４マイクロ秒（４μｓ）前に、前記第１のモードから前記第２のモードへの前記モード信号を用いてモードを変化させるように構成されている、請求項１に記載のＡＰＴ。
【請求項15】
前記ＤＡＣが、デジタル目標電圧信号を受信するように構成された入力をさらに備え、前記ＤＡＣが、前記デジタル目標電圧信号が変化すると前記変化信号出力に変化信号を提供するように構成されている、請求項１に記載のＡＰＴ。
【請求項16】
前記ＤＡＣが、デジタル目標電圧信号を受信するように構成された入力をさらに備え、前記ＤＡＣが、前記デジタル目標電圧信号が事前定義された閾値を超えて変化すると前記変化信号出力に変化信号を提供するように構成されている、請求項１に記載のＡＰＴ。
【請求項17】
前記パルス整形器回路が、プログラム可能な持続期間を有するように構成されている、請求項４に記載のＡＰＴ回路。
【請求項18】
前記プログラム可能な持続期間が、電池電圧の関数である、請求項１７に記載のＡＰＴ回路。
【請求項19】
前記プログラム可能な持続期間が、電圧ステップ変化の関数である、請求項１７に記載のＡＰＴ回路。
【発明の詳細な説明】
【技術分野】
【0001】
本開示の技術は、概して、無線通信デバイスにおける平均電力追跡（ＡＰＴ）に関する。
【背景技術】
【0002】
モバイル通信デバイスは、現在の社会でますます一般的になっている。これらのモバイル通信デバイスの普及は、部分的には、そのようなデバイスで現在有効になっている多くの機能によって推進される。そのようなデバイスにおける処理能力の増加は、モバイル通信デバイスが、純粋な通信ツールであることから、強化されたユーザエクスペリエンスを可能にする洗練されたモバイルマルチメディアセンターに進化したことを意味する。
【0003】
再定義されたユーザエクスペリエンスは、Ｗｉ－Ｆｉ、ロングタームエボリューション（ＬＴＥ）、および第５世代新無線（５Ｇ－ＮＲ）などの無線通信技術によって提供されるより高いデータレートを必要とする。部分的には５Ｇ－ＮＲが動作する周波数を理由として、５Ｇ－ＮＲは、送信電力レベルの頻繁な変化を伴う厳格な電力制御スキームを実装している。送信電力レベルの頻繁な変化は、ひいては、電力増幅器アレイの出力を迅速に変化させる能力を必要とし、このことは、典型的には、何らかの形態のエンベロープ追跡（ＥＴ）または平均電力追跡（ＡＰＴ）を通じて行われる。ＥＴアプローチおよびＡＰＴアプローチでも、頻繁な電力レベル変化は、電力増幅器アレイに送られる制御信号を頻繁に変化させることを必然とする。
【発明の概要】
【発明が解決しようとする課題】
【0004】
ＥＴ回路およびＡＰＴ回路によって生成される制御信号の高速の変化に対する従来のアプローチは、制御回路内のキャパシタおよびインダクタのサイズを変化させること、具体的には制御回路内のキャパシタおよびインダクタのサイズを低減すること、を伴い、これにより、一般に、制御信号変化をより高速にする。しかしながら、キャパシタおよびインダクタのサイズを低減することにより、制御信号に不要なリップルが導入され得る。したがって、制御手法の改善が至当である。
【課題を解決するための手段】
【0005】
詳細な説明に開示される態様は、デュアルモード平均電力追跡（ＡＰＴ）コントローラを含む。第１のモードでは、ＡＰＴコントローラは、リップルまたはリンギングの懸念を伴わずに、制御電圧を急速に動かすように動作する。この粗調整により、制御電圧が目標の所望のマージン内になると、コントローラは、第２のモードに切り替わることができ、ＡＰＴコントローラは、目標に徐々に近付くが、リンギングまたはリップルを低減する。ＡＰＴ回路内のループフィルタの抵抗値およびキャパシタンス値を変化させることによって、モードを変化させる。さらなる態様では、パルス整形器回路は、制御電圧をより迅速に変化させるためのパルスを注入することができる。このようにモードを切り替えることによって、制御電圧は、所望の目標に急速に到達し、その後、制御電圧が全体を通してクリーンであるように、送信タイムスロット中に第２のモードを維持することができる。
【0006】
一態様では、ＡＰＴ回路を開示する。ＡＰＴ回路は、以下を備えるデジタルアナログ変換器（ＤＡＣ）を備える。ＤＡＣは、変化信号出力および目標制御電圧信号出力を備える。ＡＰＴ回路はまた、変化信号出力に結合され、かつモード信号を提供するように構成されたモード出力を備える、遷移管理回路を備える。ＡＰＴ回路はまた、目標制御電圧信号出力およびモード出力に結合されたループフィルタを備える。モード信号の変化により、ループフィルタは、第１のモードと第２のモードとの間で切り替わり、ループフィルタは、信号を提供するように構成されている。ＡＰＴ回路はまた、ループフィルタからの信号に基づいて電圧制御信号を提供するように構成された出力回路機構を備える。
【0007】
当業者は、本開示の範囲を認識し、添付の図面と関連して以下の詳細な説明を読んだ後、その追加の態様を了得するであろう。
【0008】
本明細書に組み込まれ、この一部を形成する添付の図面は、本開示のいくつかの態様を例示し、説明とともに、本開示の原理を説明する役割を果たす。
【図面の簡単な説明】
【0009】
【図1】従来の平均電力追跡（ＡＰＴ）回路のブロック図である。
【図2A】伝統的なＡＰＴ回路の制御信号および周波数応答を示す。
【図2B】加速された伝統的なＡＰＴ回路の制御信号および周波数応答を示す。
【図3】本開示の例示的な態様によるデュアルモードＡＰＴ回路のブロック図である。
【図5】デュアルモードＡＰＴ回路の制御信号を伝統的なＡＰＴ回路からの制御信号と比較した様相を示す信号対時間グラフである。
【図6】本開示の例示的な態様によって追加されたパルス整形器回路を有するデュアルモードＡＰＴ回路のブロック図である。
【図7A】本開示の例示的な態様によるモードに従って修正される可変抵抗およびキャパシタンスを有する例示的なループフィルタ回路の回路図である。
【図7B】本開示の例示的な態様によるモードに従って、複数の抵抗器およびキャパシタを、それらの間の選択を行うスイッチとともに有する、例示的なループフィルタの回路図である。
【発明を実施するための形態】
【0010】
以下に説明される実施形態は、当業者が実施形態を実施することを可能にするために必要な情報を表し、実施形態を実施するための最良のモードを例示する。添付の図面に照らして以下の説明を読むと、当業者は、本開示の概念を理解するであろうし、本明細書で特に扱われない、これらの概念の適用を認知するであろう。これらの概念および適用は、本開示および添付の特許請求の範囲の範囲内にあることを理解されたい。
【0011】
様々な要素を記載するために第１、第２などの用語が本明細書で使用され得るが、これらの要素は、これらの用語によって限定されるものではないことが理解されよう。これらの用語は、ある要素と別の要素を区別するためにのみ使用される。例えば、本開示の範囲から逸脱することなく、第１の要素を第２の要素と称することが可能であり、同様に、第２の要素を第１の要素と称することが可能である。本明細書で使用される場合、「および／または」という用語は、関連付けられた列挙項目のうちの１つ以上の任意のおよびすべての組み合わせを含む。
【0012】
層、領域、または基板などの要素が、別の要素の「上に（ｏｎ）」あるか、または「上に（ｏｎｔｏ）」延在すると称される場合、それは、他の要素の直接上にあるか、もしくは他の要素の直接上に延在することができ、または介在要素が存在する場合もあることが理解されよう。対照的に、要素が、別の要素の「直接上に（ｄｉｒｅｃｔｌｙ ｏｎ）」あるか、または「直接上に（ｄｉｒｅｃｔｌｙ ｏｎｔｏ）」延在すると称される場合、介在要素は存在しない。同じく、層、領域、または基板などの要素が、別の要素の「上に（ｏｖｅｒ）」あるか、または「上に（ｏｖｅｒ）」延在すると称される場合、それは、他の要素の直接上にあるか、もしくは他の要素の直接上に延在することができ、または介在要素が存在する場合もあることが理解されよう。対照的に、要素が、別の要素の「直接上に（ｄｉｒｅｃｔｌｙ ｏｖｅｒ）」あるか、または「直接上に（ｄｉｒｅｃｔｌｙ ｏｖｅｒ）」延在すると称される場合、介在要素は存在しない。要素が別の要素に「接続されて」いるか、または「結合されて」いると称される場合、他の要素に直接接続されているか、もしくは結合されていることができ、または介在要素が存在する場合があることも理解されよう。対照的に、要素が、別の要素に「直接接続されて」いるか、または「直接上結合されて」いると称される場合、介在要素は存在しない。
【0013】
「下方の」または「上方の」または「上側の」または「下側の」または「水平の」または「垂直の」などの相対的な用語が、図に例示されるように、ある要素、層、または領域と別の要素、層、または領域との関係を記載するために本明細書で使用される場合がある。これらの用語および上記で論じた用語は、図に描示された配向に加えて、デバイスの種々の配向を包含することが意図されていることが理解されよう。
【0014】
本明細書で使用される用語は、単に特定の実施形態を記載する目的でのものであり、本開示を限定することは意図されていない。本明細書で使用される場合、単数形「ａ」、「ａｎ」、および「ｔｈｅ」は、文脈が別途明確に示さない限り、複数形も含むことが意図されている。本明細書で使用される場合、「備える（ｃｏｍｐｒｉｓｅｓ）」、「備える（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」、および／または「含む（ｉｎｃｌｕｄｉｎｇ）」という用語は、述べられた特徴、整数、ステップ、動作、要素、および／または構成要素の存在を特定するが、１つ以上の他の特徴、整数、ステップ、動作、要素、構成要素、および／またはそれらのグループの存在もしくは追加を排除しないことがさらに理解されよう。
【0015】
別途定義されない限り、本明細書で使用されるすべての用語（専門用語および科学用語を含む）は、本開示が属する技術分野の当業者に一般に理解される意味と同じ意味を有する。本明細書で使用される用語は、本明細書および関連技術の文脈におけるそれらの意味と一致する意味を有するものとして解釈されるものであり、本明細書において明示的にそのように定義されない限り、理想化されたまたは過度に形式的な意味で解釈されないことがさらに理解されよう。
【0016】
詳細な説明に開示される態様は、デュアルモード平均電力追跡（ＡＰＴ）コントローラを含む。第１のモードでは、ＡＰＴコントローラは、リップルまたはリンギングの懸念を伴わずに、制御電圧を急速に動かすように動作する。この粗調整により、制御電圧が目標の所望のマージン内になると、コントローラは、第２のモードに切り替わることができ、ＡＰＴコントローラは、目標に徐々に近付くが、リンギングまたはリップルを低減する。ＡＰＴ回路内のループフィルタの抵抗値およびキャパシタンス値を変化させることによって、モードを変化させる。さらなる態様では、パルス整形器回路は、制御電圧をより迅速に変化させるためのパルスを注入することができる。このようにモードを切り替えることによって、制御電圧は、所望の目標に急速に到達し、その後、制御電圧が全体を通してクリーンであるように、送信タイムスロット中に第２のモードを維持することができる。
【0017】
これに関して、図１は、従来のＡＰＴ回路１０のブロック図を例示している。ＡＰＴ回路１０は、デジタルアナログ変換器（ＤＡＣ）１２を含む。ＤＡＣ１２は、エンベロープ追跡（ＥＴ）回路（図示せず）からデジタル信号１６を受信する入力１４（入力１４は、十分に理解されているようなピンまたはノードであり得る）を含む。ＤＡＣ１２は、デジタル信号１６をアナログ目標制御電圧信号１８に変換する。加算器２０は、目標制御電圧信号１８を反転（負）フィードバック信号２２に加算する。加算器２０は、ループフィルタ２４に結合されている。ループフィルタ２４はまた、コントローラ（図示せず）および／または誤差増幅器（図示せず）を含んでもよい。加算器２０からの信号２６は、ループフィルタ２４によってフィルタリングされて、信号２８を生成する。信号２８は、信号２８に基づいてスイッチアレイ回路３２のスイッチをターンオンおよびターンオフするスイッチ制御回路３０に提供される。スイッチ制御回路３０は、スイッチアレイ回路３２の様々な電源供給スイッチの閉鎖をシーケンス処理してスイッチアレイ回路３２の出力を制御する機能を表す。例示的な態様では、スイッチ制御回路３０は、パルス幅変調（ＰＷＭ）変調器であってもよい。スイッチアレイ回路３２の出力は、インダクタ３４およびキャパシタ３６によってフィルタリングされて、送信機（図示せず）内の電力増幅器を制御するために使用される電圧制御信号３８（Ｖｃｃとも称される）を提供する。電圧制御信号３８はまた、フィードバック回路４０に供給され、フィードバック回路４０は、フィードバック信号２２を加算器２０に提供する。
【0018】
５Ｇなどの新しい携帯電話規格は、特に以前の携帯電話規格と比較して、電力変化が頻繁になるように、ＲＦ出力電力制御スキームを変更した。例えば、５Ｇ－ＮＲは、１２０キロヘルツ（ｋＨｚ）のサブキャリア間隔（ＳＣＳ）で８．３マイクロ秒（μｓ）以内に電力変化を生じさせることができる。この結果、電力増幅器の電圧は、電力レベルの変化があるときに、極めて高速で整定しなければならない。ＡＰＴの場合、Ｖｃｃは、電源が変化するように要求されたときにのみ変化することになっており、そのような高速の遷移は、不変のスロット中に安定したＶｃｃを有しながらでは困難である。
【0019】
従来のシステムでは、所与の負荷に対して、スイッチアレイ回路３２のスイッチの「理想的な」制御を仮定すると、Ｖｃｃがどのくらい高速に変化することができるかの限界は、キャパシタ３６のキャパシタンスとキャパシタの充電のレート（すなわち、どのくらい急速に電流をキャパシタ３６に「流し込む」ことができるか）とを併せたものである。充電レートは、インダクタ３４の関数であり、インダクタ３４のインダクタンスが減少するにつれて、レートが増加する。さらに、インダクタ３４にかかる電圧が大きいほど、電流変化レートが高速になる。伝統的なシステムを使用すると、図２Ａに見られるように、低速の整定がもたらされる可能性があり、グラフ５０は、Ｖｃｃが、下側の閾値５２に達するための時間Ｔｓｅｔｔｌｅと最終目標レベル５４に達するためのさらに多くの時間とを必要とすることを示している。最終目標レベル５４への低速の接近は、スパー５６によって明示されるように、周波数領域に比較的低いリンギングをもたらす。
【0020】
高速のＡＰＴ遷移を得るための１つのアプローチは、インダクタ３４およびキャパシタ３６のインダクタンスおよびキャパシタンスを減少させることであるが、これらの値の低減は、高調波でのリップルまたはリンギングを増加させる。このアプローチを使用すると、図２Ｂに示されるグラフ６０がもたらされ、Ｖｃｃは、小さなＴｓｅｔｔｌｅによって示されるように比較的高速で、下側の閾値６２に到達するが、最終目標レベル６６に整定する前にリップル６４を有する。同じく、スパー６８によって示されるような顕著なリンギングがある。このリップルの存在により、スイッチング周波数を増加させてリップルを制限することが必要となる。このアプローチの正味の結果は、ノイズ性能および効率に悪影響を及すため、この解決策は、５Ｇ－ＮＲに対して商業的に実用的ではない。
【0021】
本開示の例示的な態様は、２モードアプローチを採用するものであって、第１の高速モードの、ただしリンギングまたはリップルを誘起しやすい回路を使用して、目標Ｖｃｃ値の事前定義された閾値以内の値にＶｃｃを急速に変化させる粗調整を行い、第２の低速モードを使用して、Ｖｃｃを最終目標Ｖｃｃ値に変化させ、所望の持続時間にわたって（例えば、「スロット」で）、Ｖｃｃをこの最終目標にクリーンに保持する、クリーンな非リンギング、ただし比較的低速の微調整をＶｃｃに提供する。モードを切り替えるために、ループフィルタ回路を変化させる。具体的に企図される態様では、ループフィルタ内の抵抗（複数可）および／またはキャパシタンス（複数可）を変化させる。さらなる態様では、パルス整形器回路を使用してハードパルス形態を注入して、スイッチ制御回路への入力を所望の目標値に変化させることを支援することができる。
【0022】
これに関して、図３は、ＤＡＣ８２を含むＡＰＴ回路８０を例示している。ＤＡＣ８２は、ＥＴ回路（図示せず）からデジタル信号８６を受信する入力８４（十分に理解されているようなピンまたはノードであり得る）を含む。ＤＡＣ８２は、デジタル信号８６を、目標制御電圧信号出力８９（ピンまたはノードであり得る）でのアナログ目標制御電圧信号８８に変換する。加算器９０（等価的には加算器回路）は、目標制御電圧信号８８を反転（負）フィードバック信号９２に加算する。加算器９０は、ループフィルタ９４に結合されており、したがって、ループフィルタ９４は、目標制御電圧信号出力８９に間接的に結合されている。ループフィルタ９４はまた、コントローラ（図示せず）および／または誤差増幅器（図示せず）を含んでもよい。加算器９０からの信号９６は、ループフィルタ９４によってフィルタリングされて、信号９８を生成する。信号９８は、信号９８に基づいてスイッチアレイ回路１０２のスイッチをターンオンおよびターンオフするスイッチ制御回路１００に提供される。スイッチ制御回路１００は、スイッチアレイ回路１０２の様々な電源供給スイッチの閉鎖をシーケンス処理してスイッチアレイ回路１０２の出力を制御する機能を表す。例示的な態様では、スイッチ制御回路１００は、ＰＷＭ変調器であってもよい。スイッチアレイ回路１０２の出力は、インダクタ１０４およびキャパシタ１０６によってフィルタリングされて、出力１０９（ピンまたはノードであってもよい）に電圧制御信号１０８（Ｖｃｃとも称される）を提供する。電圧制御信号１０８は、送信機（図示せず）の電力増幅器を制御するために使用される。電圧制御信号１０８はまた、フィードバック回路１１０に供給され、フィードバック回路１１０は、フィードバック信号９２を加算器９０に提供する。まとめて、スイッチ制御回路１００、スイッチアレイ回路１０２、ならびに、インダクタ１０４およびキャパシタ１０６によって形成されたフィルタを、出力１０９での信号９８に基づいて電圧制御信号１０８を提供するように構成されている出力回路機構と見なすことができる。出力回路機構の構成要素は、本開示の範囲から逸脱することなく様々であってもよい。
【0023】
図３を引き続き参照すると、ＤＡＣ８２はまた、ＤＡＣ８２の状態の変化を示す信号１１４を提供する変化信号出力１１２（ピンまたはノードでもあり得る）を含む。例示的な態様では、信号１１４は、ＤＡＣ８２の状態の変化があるたびに生成される。代わりに、信号１１４は、状態の変化が事前定義された閾値を超えたときにのみ生成されてもよい。信号１１４は、状態の変化の存在に関するだけでなく、変化の大きさおよび方向にも関する情報を含んでよい。ＤＡＣ８２の状態の変化は、電圧制御信号１０８の必要とされる変化を示し、したがって、電圧制御信号１０８に必要とされる小さな変化は、本開示の高速モードを実装することを必要としなくてもよい。
【0024】
遷移管理回路１１６は、信号１１４を受信するために変化信号出力１１２に結合されている。遷移管理回路１１６は、ループフィルタ９４にモード信号１１８を提供するように構成されている。モード信号１１８に基づいて、ループフィルタ９４は、第１のモード（すなわち、高速モード）と第２のモード（すなわち、低速モード）との間で変化し得る。図４は、モードの相違を例示している。具体的には、グラフ１３０は、Ｖｃｃが、閾値１３４に到達するまで第１のモード１３２で迅速に上昇することを示し、到達した時点で、モード信号１１８は、ループフィルタ９４に第２のモード１３６を変化させ、これにより、Ｖｃｃは、実効的にリップルを伴わず、かつスペクトルグラフ１４０によって明示されるようにほとんどまたは全く問題のリンギング１４２を伴わずに、目標値１３８に低速で整定することが可能になる。
【0025】
本開示のデュアルモードアプローチを従来のシステムと比較する例示的な試験結果が、図５のグラフ１５０に示されており、第１のモード１３２は、およそ６５．２５μｓ～６６μｓ（または約０．７５μｓ）持続し、その後、第２のモード１３６が始まる。Ｖｃｃ １５２は、従来のアプローチのＶｃｃベースライン１５４よりもはるかに高速に、目標Ｖｃｃ値に近いゾーンに到達する。ＤＡＣ８２の変化に対する遷移を示すために、ＤＡＣ８２からの信号１１４も含まれている。
【0026】
図６は、ＡＰＴ回路８０’にパルス整形器回路１６０が追加された代替態様を提供する。パルス整形器回路１６０は、ループフィルタ９４とスイッチ制御回路１００との間に配置された加算器１６２（等価的には、加算器回路または第２の加算器回路）に結合されている。パルス整形器回路１６０は、加算器１６２を通して電圧スパーまたは他のパルス信号１６４（正または負）を注入して、Ｖｃｃのより迅速な変化を容易にし得る。
【0027】
例示的な態様では、パルス整形器回路１６０は、遷移管理回路１１６によって制御され、プログラム可能な持続期間を有し得る。すなわち、注入されるパルスの高さおよび／または長さは、様々であり得る。プログラム可能な持続期間は、バッテリ電圧および／または電圧ステップ変化の関数であってもよい。例えば、１ボルト（１Ｖ）の比較的小さな電圧ステップ変化がある場合、３ボルト（３Ｖ）の比較的大きなステップ変化があるとした場合よりも小さい（大きさおよび／または持続時間）パルスが印加されてもよい。
【0028】
ループフィルタ９４は、例えばタイプＩ、ＩＩ、またはＩＩＩループフィルタを含む任意の数の形態をとることができるが、ほとんどのそのようなフィルタは、１つ以上の抵抗および１つ以上のキャパシタを含む。本開示の例示的な態様は、これらの抵抗およびキャパシタンスを第１のモードと第２のモードとの間で変化するように変化させる。第１の例示的な態様では、図７Ａに例示されるように、可変抵抗器が使用されている。第２の例示的な態様では、図７Ｂに示されるように、異なる値を有する抵抗器および／またはキャパシタを切り替えるために、スイッチが使用されている。
【0029】
これに関して、図７Ａは、可変キャパシタ１８０（１）～１８０（Ｎ）および可変抵抗器１８２（２）～１８２（Ｎ）を有するループフィルタ９４Ａを例示している。モード信号１１８は、可変素子の値を変化させる。
【0030】
同じく、図７Ｂは、異なるキャパシタンスおよび抵抗を切り替えるために使用され得るスイッチ１９０（１）～１９０（Ｎ）を有するループフィルタ９４Ｂを例示している。例示されるように、スイッチ１９０（Ｎ）は、抵抗だけを切り替えることを可能にする一方で、それらと関連付けられたキャパシタンスは不変であることに留意されたい。他の切り替え配置が可能である。ループフィルタ９４Ａと同様に、モード信号１１８は、第１のモードと第２のモードとを切り替えるように、スイッチ１９０（１）～１９０（Ｎ）を開閉する。
【0031】
当業者は、本開示の実施形態に対する改善および修正を認知するであろう。すべてのそのような改善および修正は、本明細書に開示される概念および以下の特許請求の範囲の範囲内で考慮される。
【図1】
【図2A】
【図2B】
【図3】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【外国語明細書】