特開 2022-154909 半導体装置、および半導体装置の制御方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022154909

(43)【公開日】2022-10-13

(54)【発明の名称】半導体装置、および半導体装置の制御方法

(51)【国際特許分類】

   H03K 19/0175 20060101AFI20221005BHJP

   H01L 21/822 20060101ALI20221005BHJP

   H01L 21/82 20060101ALI20221005BHJP

   H01L 21/8238 20060101ALI20221005BHJP

   H03K 5/134 20140101ALI20221005BHJP

【ＦＩ】

H03K19/0175 240

H01L27/04 F

H01L21/82 D

H01L27/092 L

H03K5/134

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2021058177

(22)【出願日】2021-03-30

(71)【出願人】

【識別番号】320012037

【氏名又は名称】ラピステクノロジー株式会社

(74)【代理人】

【識別番号】110001519

【氏名又は名称】特許業務法人太陽国際特許事務所

(72)【発明者】

【氏名】海士 航太

(72)【発明者】

【氏名】松井 克晃

【テーマコード（参考）】

5F038

5F048

5F064

5J001

5J056

【Ｆターム（参考）】

5F038BE07

5F038CD02

5F038CD08

5F038CD09

5F038DF05

5F048AB01

5F048AB04

5F048AB06

5F048AC03

5F048BD10

5F064BB07

5F064BB14

5F064BB27

5F064BB30

5F064CC12

5F064DD32

5F064EE47

5J001AA05

5J001BB12

5J001CC03

5J001DD04

5J056AA01

5J056CC05

5J056DD13

5J056DD29

5J056FF08

5J056KK01

(57)【要約】

【課題】異なる電源電圧の回路に跨って信号を伝送させる場合において、立ち上がりおよび立ち下りの入力信号に対する出力信号の遅延時間の差を抑制することが可能な半導体装置、および半導体装置の制御方法を提供すること。
【解決手段】第１の電源電圧で動作する、第１の極性のトランジスタおよび第１の極性とは異なる第２の極性のトランジスタを含む第１のインバータと、第１の極性のトランジスタのゲートに接続されるとともに予め定められた複数個のインバータが直列に接続され、かつ第１の電源電圧で動作する第１のインバータ列と、第２の極性のトランジスタのゲートに接続されるとともに予め定められた複数個のインバータが直列に接続された第２のインバータ列と、を含み、第２のインバータ列の初段のインバータが第１の電源電圧より高い第２の電源電圧で動作し、初段のインバータの後段のインバータが第１の電源電圧で動作する。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１の電源電圧で動作する、第１の極性のトランジスタおよび前記第１の極性とは異なる第２の極性のトランジスタを含む第１のインバータと、
前記第１の極性のトランジスタのゲートに接続されるとともに予め定められた複数個のインバータが直列に接続され、かつ前記第１の電源電圧で動作する第１のインバータ列と、
前記第２の極性のトランジスタのゲートに接続されるとともに前記予め定められた複数個のインバータが直列に接続された第２のインバータ列と、を含み、
前記第２のインバータ列の初段のインバータが前記第１の電源電圧より高い第２の電源電圧で動作し、前記初段のインバータの後段のインバータが前記第１の電源電圧で動作する
半導体装置。

【請求項2】

予め定められた信号を出力するとともに前記第２の電源電圧で動作する前段回路をさらに含み、
前記第１のインバータ列および前記第２のインバータ列の各々には、前記前段回路の２分岐された出力信号の各々が入力される
請求項１に記載の半導体装置。

【請求項3】

前記出力信号がデータ信号であり、
前記第１のインバータの出力に接続された遅延調整回路をさらに含み、
前記前段回路から入力されたデータ信号の遅延を調整する
請求項２に記載の半導体装置。

【請求項4】

前記第１の電源電圧で動作する場合の信号は、前記第１の電源電圧をハイレベルとし第１の電圧をロウレベルとする信号であり、
前記第２の電源電圧で動作する場合の信号は、前記第２の電源電圧をハイレベルとし前記第１の電圧をロウレベルとする信号である
請求項１から請求項３のいずれか１項に記載の半導体装置。

【請求項5】

前記予め定められた複数個が２個である
請求項１から請求項４のいずれか１項に記載の半導体装置。

【請求項6】

高い電源電圧の回路から低い電源電圧の回路へ信号を伝送させる場合において、立ち上がりおよび立ち下りの入力信号に対する出力信号の遅延時間の差を抑制する半導体装置の制御方法であって、
前記高い電源電圧で動作する高電圧インバータのハイレベルとロウレベルのレベル差を、前記低い電源電圧で動作する低電圧インバータのハイレベルとロウレベルのレベル差より大きくし、
前記高電圧インバータからの信号を前記低電圧インバータで受ける際の、前記高電圧インバータのハイレベルからロウレベルへの遷移における当該ハイレベルと前記低電圧インバータに含まれる第１の極性のトランジスタの閾値との差による遅延の発生を用いて前記遅延時間の差を抑制する
半導体装置の制御方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置、および半導体装置の制御方法に関する。

【背景技術】

【0002】

半導体装置においては、入力信号が半導体装置内の回路を伝送する場合において、該入力信号の立ち上がりと立ち下がりに起因する出力信号の遅延時間の差が問題となる場合がある。立ち上がりとは電気信号がロウレベル（以下、「Ｌ」）からハイレベル（以下、「Ｈ」）へ遷移する部分の波形をいい、立ち下がりとはＨからＬに遷移する部分の波形をいう。また、ＬからＨへの遷移の途中にある信号を「立ち上がり信号」、ＨからＬへの遷移の途中にある信号を「立ち下がり信号」という。上記問題に関連する技術を開示した文献として、例えば特許文献１が知られている。

【0003】

特許文献１に係る半導体回路は、相対的に利得の大きいＰＭＯＳトランジスタと相対的に利得の小さいＮＭＯＳトランジスタが直列に接続されてなる第１のＣＭＯＳインバータと、相対的に利得の小さいＰＭＯＳトランジスタと相対的に利得の大きいＮＭＯＳトランジスタが直列に接続されてなる、第１のＣＭＯＳインバータと共通の入力端子に接続された第２のＣＭＯＳインバータと、第１のＣＭＯＳインバータの出力の立ち上がりと第２のＣＭＯＳインバータの出力の立ち下がりを捉えて反転する信号合成回路とを備えている。
特許文献１では、上記構成の半導体回路によれば、入力信号の波形鈍りの大きさにかかわらず、入力信号の立ち上がりおよび立ち下がりに対する出力信号の遅延時間を一定に抑えることができるとしている。

【0004】

図６（ａ）は、従来技術に係るインバータ３０を示しており、図６（ｂ）は、立ち上がりと立ち下がりの入力信号に対する出力信号の遅延時間の差を抑制する回路（以下、「遅延整合回路」）の一例である比較例に係る遅延整合回路４０を示している。図６（ａ）の従来技術に係るインバータ３０は、Ｐ型ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）－ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：電界効果トランジスタ）（以下「ＰＭＯＳトランジスタ」）３１、Ｎ型ＭＯＳ－ＦＥＴ（以下、「ＮＭＯＳトランジスタ」）３２を含むインバータであり、入力ＩＮの端子である入力端子３３がＰＭＯＳトランジスタ３１とＮＭＯＳトランジスタ３２のゲートに接続され、出力ＯＵＴの端子である出力端子３４がＰＭＯＳトランジスタ３１のドレインとＮＭＯＳトランジスタ３２のドレインに接続されている。ＰＭＯＳトランジスタ３１のソースには電源ＶＰＥＲＩとして１．５Ｖの電源電圧が印加されており、ＮＭＯＳトランジスタ３２のソースには接地電位であるＧＮＤが印加されている。図６（ｂ）の遅延整合回路４０は、ＰＭＯＳトランジスタ４１、ＮＭＯＳトランジスタ４２を含むインバータである。遅延整合回路４０の基本構成は従来技術に係るインバータ３０と同様であるが、遅延整合回路４０では、ＮＭＯＳトランジスタ４２のＷ／Ｌ比に対してＰＭＯＳトランジスタ４１のＷ／Ｌ比を相対的に大きくしている。Ｗ／Ｌ比とは、ＭＯＳトランジスタのゲート幅Ｗとゲート長Ｌの比をいう。一般にＷ／Ｌが大きくなるほどドレイン電流が増加し、駆動能力が増す。

【0005】

図７は、遅延整合回路４０の各部波形を、従来技術に係るインバータ３０の各部波形と比較して示した図であり、図７（ａ）は従来技術に係るインバータ３０の各部波形を、図７（ｂ）は遅延整合回路４０の各部波形を、各々示している。図７（ａ）＜１＞は、従来技術に係るインバータ３０において、入力ＩＮに立ち上がりの入力信号を入力した場合の出力ＯＵＴから出力される立ち下がりの出力信号の波形を、図７（ａ）＜２＞は、入力ＩＮに立ち下がりの入力信号を入力した場合の出力ＯＵＴから出力される立ち上がりの出力信号の波形を、各々示している。図７（ａ）＜３＞は、＜１＞の出力信号の波形と＜２＞の出力信号の波形とを重ねて図示したものである。従来技術に係るインバータ３０のＮＭＯＳトランジスタ３２の閾値ＶＴＮ３２は、ＧＮＤの近くに位置し、ＰＭＯＳトランジスタ３１の閾値ＶＴＰ３１は、１．５Ｖから少し電位の下がったところに位置している。ここでは、入力信号が３．０／２Ｖに達してから、出力信号が１．５／２Ｖに達するまでの時間を遅延時間とする。図７（ａ）＜３＞に示すように、出力波形のクロスポイントが電圧軸（縦軸）方向の中央に位置していない。つまり、立ち上がりと立ち下がりの入力信号は、電圧軸方向の中央である３．０／２Ｖに達するタイミングは同じであるのに対し、立ち上がりの出力信号の方が立ち下がりの出力信号より電圧軸方向の中央である１．５／２Ｖに達するタイミングが遅れている。このように、従来技術に係るインバータ３０では、入力信号の立ち上がり、立ち下がりによって出力信号の遅延時間が異なる。これは、ＰＭＯＳトランジスタ３１を介した立ち上がりの出力より、ＮＭＯＳトランジスタ３２を介した立ち下がりの出力の方が遅延時間が小さいためである。

【0006】

図７（ｂ）も図７（ａ）と同様に、図７（ｂ）＜１＞が、遅延整合回路４０において、入力ＩＮに立ち上がりの入力信号を入力した場合の出力ＯＵＴから出力される立ち下がりの出力信号の波形を、図７（ｂ）＜２＞が、入力ＩＮに立ち下がりの入力信号を入力した場合の出力ＯＵＴから出力される立ち上がりの出力信号の波形を示し、図７（ｂ）＜３＞が、＜１＞の出力信号の波形と＜２＞の出力信号の波形とを重ねて図示している。遅延整合回路４０のＮＭＯＳトランジスタ４２の閾値ＶＴＮ４２は、ＧＮＤの近くに位置し、ＰＭＯＳトランジスタ４１の閾値ＶＴＰ４１は、１．５Ｖから少し電位の下がったところに位置している。図７（ｂ）＜１＞の出力信号の波形と、＜２＞の出力信号の波形とを比較して明らかなように、立ち上がりの出力信号における立ち上がり時間より立ち下がりの出力信号における立ち下がり時間の方が長くなっている。これは、ＮＭＯＳトランジスタ４２のＷ／Ｌ比がＰＭＯＳトランジスタ４１のＷ／Ｌ比より小さいためにＮＭＯＳトランジスタ４２の電流が絞られ、ＮＭＯＳトランジスタ４２の出力である立ち下がりの出力信号の方が鈍ることによる。しかしながら、図７（ｂ）＜３＞を参照すると立ち上がりの出力信号と立ち下がりの出力信号のクロスポイントが電圧軸の中央付近となっており、入力信号が立ち上がる場合と立ち下がる場合とにおいて、出力信号の遅延時間の差が抑制されていることがわかる。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】特開平１１－２７４３１７号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

ところで、半導体装置内に複数の機能の回路が混載されている場合、回路間で電源電圧が異なる場合がある。このような場合、電源電圧の異なる前段の回路から後段の回路に電気信号が伝送される場合であっても、遅延整合回路は立ち上がり、立ち下がりの入力信号に対する出力信号の遅延時間の差を抑制することが求められる。この点上記遅延整合回路４０は、ＭＯＳトランジスタのＷ／Ｌ比を変えて遅延時間の差を抑制しているので、前段回路の電源電圧に電位の変動が生じると、所望の特性を発揮できなくなる場合がある。また、上記特許文献１に係る半導体回路も、入力信号の立ち上がりおよび立ち下がりに対する出力信号の遅延時間を一定に抑えることを目的としているが、特許文献１では回路間の電源電圧の差は問題としていない。

【0009】

本発明は、上記の事情を踏まえ、異なる電源電圧の回路に跨って信号を伝送させる場合において、立ち上がりおよび立ち下がりの入力信号に対する出力信号の遅延時間の差を抑制することが可能な半導体装置、および半導体装置の制御方法を提供することを目的とする。

【課題を解決するための手段】

【0010】

上記課題を解決するため、本発明に係る半導体装置は、第１の電源電圧で動作する、第１の極性のトランジスタおよび前記第１の極性とは異なる第２の極性のトランジスタを含む第１のインバータと、前記第１の極性のトランジスタのゲートに接続されるとともに予め定められた複数個のインバータが直列に接続され、かつ前記第１の電源電圧で動作する第１のインバータ列と、前記第２の極性のトランジスタのゲートに接続されるとともに前記予め定められた複数個のインバータが直列に接続された第２のインバータ列と、を含み、前記第２のインバータ列の初段のインバータが前記第１の電源電圧より高い第２の電源電圧で動作し、前記初段のインバータの後段のインバータが前記第１の電源電圧で動作する。

【0011】

上記課題を解決するため、本発明に係る半導体装置の制御方法は、高い電源電圧の回路から低い電源電圧の回路へ信号を伝送させる場合において、立ち上がりおよび立ち下りの入力信号に対する出力信号の遅延時間の差を抑制する半導体装置の制御方法であって、前記高い電源電圧で動作する高電圧インバータのハイレベルとロウレベルのレベル差を、前記低い電源電圧で動作する低電圧インバータのハイレベルとロウレベルのレベル差より大きくし、前記高電圧インバータからの信号を前記低電圧インバータで受ける際の、前記高電圧インバータのハイレベルからロウレベルへの遷移における当該ハイレベルと前記低電圧インバータに含まれる第１の極性のトランジスタの閾値との差による遅延の発生を用いて前記遅延時間の差を抑制する。

【発明の効果】

【0012】

本発明によれば、異なる電源電圧の回路に跨って信号を伝送させる場合において、立ち上がりおよび立ち下りの入力信号に対する出力信号の遅延時間の差を抑制することが可能な半導体装置、および半導体装置の制御方法を提供することができる、という効果を奏する。

【図面の簡単な説明】

【0013】

【図1】実施の形態に係る入力インタフェースの構成の一例を示すブロック図である。

【図2】実施の形態に係るＤＲＡＭメモリの構成の一例を示すブロック図である。

【図3】実施の形態に係る入出力インタフェースの構成の一例を示すブロック図である。

【図4】実施の形態に係る遅延整合回路の、（ａ）はＰ経路の、（ｂ）はＮ経路の各部波形を示す図である。

【図5】実施の形態に係る遅延整合回路の動作をまとめた図である。

【図6】（ａ）は従来技術に係るインバータの回路図、（ｂ）は比較例に係る遅延整合回路の回路図である。

【図7】（ａ）は従来技術に係るインバータの各部波形を示す図、（ｂ）は比較例に係る遅延整合回路の各部波形を示す図である。

【図8】（ａ）は比較例に係る入力インタフェースの構成を示すブロック図、（ｂ）は比較例に係る入力インタフェースの動作をまとめた図である。

【発明を実施するための形態】

【0014】

以下、図面を参照し、本発明の実施の形態について詳細に説明する。以下に説明する実施の形態では、本発明に係る半導体装置を遅延整合回路を含む回路に適用した形態を例示して説明する。すなわち、本実施の形態に係る半導体装置は遅延整合回路単独の形態であってもよいし、周辺の回路を含む形態であってもよい。本実施の形態において遅延整合回路とは、上述したように、入力信号が立ち上がる場合と立ち下がる場合とで出力信号の遅延時間の差を抑制する回路である。

【0015】

図１は、本実施の形態に係る遅延整合回路１０を含む入力インタフェース６０を、前段回路の入力回路６１とともに示すブロック図である。入力インタフェース６０は、入力回路６１から送られた入力信号であるデータ信号のセットアップタイム、ホールドタイムの調整回路であり、クロック信号（図示省略）に対するデータ信号の相対的な時間的関係を調整する機能を有する。入力回路６１は、入力インタフェース６０にデータ信号を送信する部位である。遅延整合回路１０は、上記時間的関係の調整の前段階として、入力回路６１から送られた信号の立ち上がり、立ち下がりに対する遅延時間の差を抑制する機能を有する。ここで、本実施の形態では、前段回路の入力回路６１の電源ＶＰＥＲＦは３．０Ｖの電源電圧、入力インタフェース６０（後述する一部を除く）の電源ＶＰＥＲＩは１．５Ｖの電源電圧としている。すなわち、入力インタフェース６０の電源電圧は、前段回路の入力回路６１の電源電圧より低い電源電圧となっている。これは、入力インタフェース６０の出力が入力される回路が、例えば微細化されたプロセスの場合には耐圧の確保が必要のため、インタフェース６０によって高い電源電圧を低い電源電圧に変換している。本実施の形態に係る前段回路の入力回路６１は外部回路とのインタフェース部分に配置され、外部回路の電源電圧に合わせた高い電源電圧となっている。ただし、上記の電源電圧は一例であり、前段回路の入力回路６１の電源電圧の方が入力インタフェース６０の電源電圧より高い、という条件を充足する限り他の電源電圧としてもよい。また、本実施の形態ではデータ信号に対する入力インタフェースを例示して説明するが、これに限られず、クロック信号等他の信号であってもよい。

【0016】

図１に示すように、遅延整合回路１０は、インバータ１１、１２、１３、１４、ＰＭＯＳトランジスタ１５、およびＮＭＯＳトランジスタ１６を含んでいる。ＰＭＯＳトランジスタ１５およびＮＭＯＳトランジスタ１６は、それぞれのゲートに異なる信号を受けるインバータである。遅延整合回路１０は基本的に電源電圧が電源ＶＰＥＲＩの一例として１．５Ｖ(以下、１．５Ｖ系)であるが、インバータ１３のみ電源電圧が電源ＶＰＥＲＦの一例として３．０Ｖ(以下、３．０Ｖ系)となっている。

【0017】

入力インタフェース６０は、遅延整合回路１０、インバータ１７、バッファ１８、遅延調整回路１９、およびインバータ２０を含んでいる。入力インタフェース６０は、前段回路の入力回路６１から入力されたデータ信号に対して遅延整合回路１０により立ち上がり、立ち下がりの入力信号の遅延時間を揃え、遅延調整回路１９により遅延時間を調整する。遅延整合回路１０の出力はインバータ１７およびバッファ１８を介して遅延調整回路１９に送られ、遅延調整回路１９の出力はインバータ２０を介して出力ＯＵＴ＿Ｂの端子である出力端子２１から出力される。

【0018】

ここで、図２および図３を参照して、半導体装置内において入力インタフェース６０が適用される形態の一例について説明する。図２は、入力インタフェース６０を備えたＤＲＡＭメモリ５０の構成を示している。図２に示すように、ＤＲＡＭメモリ５０はメモリセルアレー５１、行デコーダ５２、列デコーダ５３、Ｉ／Ｏ制御回路５４、入出力インタフェース５５、パッド５６、およびクロック回路５７を含んでいる。本例では、入力インタフェース６０はパッド５６と、メモリセルアレー５１およびその付属回路とのインタフェース部分に設けられ、様々なデータ信号の受け渡しを行う。

【0019】

本例において、入出力インタフェース５５は、パッド５６からの書き込み、読み出しなどの要求に基づき、行デコーダ５２、列デコーダ５３に対して該当するアドレスの受け渡しを行う。Ｉ／Ｏ制御回路５４は、メモリセルアレー５１へのデータの書き込み、メモリセルアレー５１からのデータの読み出しを行う。クロック回路５７は、ＤＲＡＭメモリ５０の全体を同期制御するためのクロック信号を生成する。

【0020】

図３は、入出力インタフェース５５をより詳細に説明する図である。図３に示すように、入出力インタフェース５５には、パッド５６（ここでは、ＰＡＤと表記している）を介して外部から、データ、アドレス、コマンド、イネーブル、モード等の様々なデータ信号が入力される。入出力インタフェース５５は、入力回路６１、入力インタフェース６０および出力インタフェース６５を含む。本実施の形態では出力インタフェース６５については、詳細な説明を省略する。入力インタフェース６０は、遅延整合回路１０、遅延調整回路６３、およびバッファ６４を含んでいる。遅延整合回路１０は図１に示す遅延整合回路１０と同じ回路であり、遅延調整回路６３は図１に示す遅延調整回路１９にインバータ１７およびバッファ１８を付加した回路に対応し、バッファ６４はインバータ２０に対応する。また、入力回路６１は図１に示す入力回路６１に対応する。

【0021】

入力回路６１は、パッド５６から送られたデータ信号について、当該データを受け付けるか、次へ受け渡すかの判断を行う。具体的には、テストモードの選択、イネーブル信号類などの入力組合せの判定を行う。入力回路６１から受け渡された入力信号は遅延整合回路１０において、入力信号が立ち上がり信号の場合と、立ち下がり信号の場合の遅延時間の差が抑制される。遅延調整回路６３は図示しないクロック信号に対するデータ信号のセットアップタイム、ホールドタイムの調整を行う。遅延が調整された信号は、バッファ６４を介して出力される。

【0022】

ここで図１を再び参照し、遅延整合回路１０の構成、動作についてより詳細に説明する。上述したように、遅延整合回路１０は、インバータ１１、１２、１３、１４、ＰＭＯＳトランジスタ１５、およびＮＭＯＳトランジスタ１６を含み、インバータ１１とインバータ１２、インバータ１３とインバータ１４がそれぞれ直列接続されたインバータ列を構成している。インバータ１３の電源電圧のみ電源ＶＰＥＲＦとして３．０Ｖであり、他のインバータ１１、１２、１４、ＰＭＯＳトランジスタ１５及びＮＭＯＳトランジスタ１６で形成するインバータは電源ＶＰＥＲＩとして１．５Ｖとなっている。入力回路６１からの入力信号を２つに分岐し、一方を１．５Ｖ系のインバータ１１で受け、他方を３．０Ｖ系のインバータ１３で受ける。インバータ１１の出力はインバータ１２で受け、インバータ１３の出力はインバータ１４で受けるが、インバータ１２およびインバータ１４はともに１．５Ｖ系である。インバータ１２の出力はＰＭＯＳトランジスタ１５のゲートに入力してＰＭＯＳトランジスタ１５を駆動し、インバータ１４の出力はＮＭＯＳトランジスタ１６のゲートに入力してＮＭＯＳトランジスタ１６を駆動する。ＰＭＯＳトランジスタ１５とＮＭＯＳトランジスタ１６とで構成されるインバータの出力は、インバータ１７およびバッファ１８を介して遅延調整回路１９に伝達される。

【0023】

。
次に図４および図５を参照して、遅延整合回路１０の動作についてより詳細に説明する。図４（ａ）、（ｂ）は、遅延整合回路１０に立ち上がり信号、立ち下がり信号が入力された場合の各部波形を示している。図４（ａ）は入力回路６１からインバータ１１、１２を介してＰＭＯＳトランジスタ１５に至る経路（以下、「Ｐ経路」という場合がある）の各部波形、図４（ｂ）は入力回路６１からインバータ１３、１４を介してＮＭＯＳトランジスタ１６に至る経路（以下、「Ｎ経路」という場合がある）の各部波形、を各々示している。

【0024】

図４（ａ）、（ｂ）において符号Ｎが付された波形は、図１に示すノードＮの波形、すなわち遅延整合回路１０への入力信号の波形を示している。図４（ａ）において符号ａ、ｂが付された波形は各々図１に示すノードａ、ｂの出力信号の波形、すなわち各々インバータ１１、インバータ１２の出力信号の波形を示している。図４（ｂ）において符号ｃ、ｄが付された波形は各々図１に示すノードｃ、ｄの出力信号の波形、すなわち各々インバータ１３、インバータ１４の出力信号の波形を示している。ノードＮの波形では立ち上がりを実線、立ち下がりを破線で区別している。ノードａ、ｂ、ｃ、ｄの波形における実線、破線の区別は、ノードＮの入力信号の実線、破線に対応している。また、以下の説明においては、３．０Ｖ系の論理レベルはＨ＝３．０Ｖ、Ｌ＝ＧＮＤ（グランド）とし、１．５Ｖ系の論理レベルはＨ＝１．５Ｖ、Ｌ＝ＧＮＤとしている。ただし、論理レベルはこれらに限定されることはなく、前段回路の入力回路６１の論理レベルの方が入力インタフェース６０の論理レベルより幅が広いという条件を充足する限り、他の適切な論理レベルとしてもよい。

【0025】

まず図４（ａ）を参照してＰ経路について説明する。以下、ノードＮの立ち上がり信号を立ち上がり入力信号、立ち下がり信号を立ち下がり入力信号といい、ノードｂの立ち上がり信号を立ち上がり出力信号、立ち下がり信号を立ち下がり出力信号という。図４（ａ）のｂで示された波形を参照すると、立ち下がり入力信号に対応する立ち下がり出力信号の波形の方が、立ち上がり入力信号に対応する立ち上がり出力信号の波形より遅れている。すなわち、立ち下がり出力信号の波形の方が、立ち上がり出力信号の波形より遅延時間が大きい。これは以下の理由による。図４（ａ）のＮで示される入力信号に対する閾値はインバータ１１の閾値、すなわち１．５Ｖ系の閾値となる。立ち上がり入力信号を考えると、インバータ１１のＮＭＯＳトランジスタ（図示省略）の閾値ＶＴＮ１１は、Ｎに実線で示されるようにＧＮＤの近くなので、相対的に遅延が小さい状態でインバータ１１のＮＭＯＳトランジスタがオンとなり、インバータ１１の出力はａに実線で示す立ち下がりの波形となる。ａに実線で示されたインバータ１１の出力信号の波形に対する閾値はインバータ１２の閾値、すなわち１．５Ｖ系の閾値となる。従って、ａに実線で示すように、Ｈである１．５Ｖから少し電位の下がったところにインバータ１２のＰＭＯＳトランジスタ（図示省略）の閾値ＶＴＰ１２が位置するので、相対的に遅延が小さい状態でインバータ１２のＰＭＯＳトランジスタがオンとなり、インバータ１２の出力はｂに実線で示す立ち上がりの波形となる。立ち上がり入力信号に対する立ち上がり出力信号の遅延時間は図４（ａ）に示すように遅延時間ｔ１となる。

【0026】

次に、図４（ａ）のＮに破線で示された立ち下がり入力信号を考えると、インバータ１１のＰＭＯＳトランジスタの閾値ＶＴＰ１１は１．５Ｖの近くなので、立ち上がり入力信号の場合と比較し、Ｈである３．０Ｖから閾値ＶＴＰ１１に至るまでに時間がかかる。その結果、相対的に遅延が大きい状態でインバータ１１のＰＭＯＳトランジスタはオンとなり、インバータ１１の出力はａに破線で示す立ち上がりの波形となる。ａに破線で示されたインバータ１１の出力信号の波形に対する閾値はインバータ１２の閾値、すなわち１．５Ｖ系の閾値となる。従って、ａに実線で示すようにＬであるＧＮＤから少し電位の上がったところにインバータ１２のＮＭＯＳトランジスタの閾値ＶＴＮ１２が位置するので、相対的に遅延が小さい状態でインバータ１２のＮＭＯＳトランジスタがオンとなり、インバータ１２の出力はｂに破線で示す立ち下がりの波形となる。立ち下がり入力信号に対する立ち下がり出力信号の遅延時間は図４（ａ）に示すように遅延時間ｔ２となる。

【0027】

以上の説明から明らかなように、遅延時間ｔ２の方が遅延時間ｔ１より大きくなる。つまり、立ち下がり入力信号に対応する立ち下がり出力信号の波形の方が、立ち上がり入力信号に対応する立ち上がり出力信号の波形より遅れる。ここで、遅延時間が大きくなる理由は、図４（ａ）のＮに破線で示された３．０Ｖ系の立ち下がり入力信号に対する１．５Ｖ系のインバータ１１の閾値ＶＴＰ１１が、１．５Ｖより少し低い電位に位置することによる。図４（ａ）はＰ経路であるため、ノードｂに接続されているのはＰＭＯＳトランジスタ１５である。ＰＭＯＳトランジスタ１５は、１．５Ｖ系の閾値となり、Ｈである１．５Ｖから少し電位の下がったところにＰＭＯＳトランジスタ１５の閾値ＶＴＰ１５が位置する。従って、ＰＭＯＳトランジスタ１５は、遅延時間の小さいｂに実線で示す立ち上がり出力信号でオフとなり、遅延時間が大きいｂに破線で示す立ち下がり出力信号でオンとなる。

【0028】

次に図４（ｂ）を参照して、Ｎ経路について説明する。以下、ノードＮの立ち上がり信号を立ち上がり入力信号、立ち下がり信号を立ち下がり入力信号といい、ノードｄの立ち上がり信号を立ち上がり出力信号、立ち下がり信号を立ち下がり出力信号という。図４（ｂ）のｄで示された波形を参照すると、立ち上がり入力信号に対応する立ち上がり出力信号の波形の方が、立ち下がり入力信号に対応する立ち下がり出力信号の波形より遅れている。すなわち、立ち上がり出力信号の波形の方が立ち下がり出力信号の波形より遅延時間が大きい。これは以下の理由による。図４（ｂ）のＮで示される入力信号に対する閾値はインバータ１３の閾値、すなわち３．０Ｖ系の閾値となる。立ち上がり入力信号を考えると、インバータ１３のＮＭＯＳトランジスタ（図示省略）の閾値ＶＴＮ１３はＧＮＤの近くなので、相対的に遅延が小さい状態でインバータ１３のＮＭＯＳトランジスタがオンとなり、インバータ１３の出力はｃに実線で示す立ち下がりの波形となる。ｃに実線で示されたインバータ１３の出力信号の波形に対する閾値はインバータ１４の閾値、すなわち１．５Ｖ系の閾値となる。従って、ｃに実線で示すように、１．５Ｖから少し電位の下がったところにインバータ１４のＰＭＯＳトランジスタの閾値ＶＴＰ１４が位置するので、３．０Ｖから閾値ＶＴＰ１４に至るまでに時間がかかり、相対的に遅延が大きい状態でインバータ１４のＰＭＯＳトランジスタがオンとなり、インバータ１４の出力はｄに実線で示す立ち上がりの波形となる。立ち上がり入力信号に対する立ち上がり出力信号の遅延時間は図４（ｂ）に示すように遅延時間ｔ３となる。

【0029】

次に、図４（ｂ）のＮに破線で示された立ち下がり入力信号を考えると、インバータ１３のＰＭＯＳトランジスタの閾値ＶＴＰ１３は３．０Ｖの近くなので、相対的に遅延の小さい状態でインバータ１３のＰＭＯＳトランジスタがオンとなり、インバータ１３の出力信号の波形はｃに破線で示す波形となる。ｃに破線で示されたインバータ１３の出力信号の波形に対する閾値はインバータ１４の閾値、すなわち１．５Ｖ系の閾値となる。従って、ｃに破線で示すように、ＬであるＧＮＤから少し電位の上がったところにインバータ１４のＮＭＯＳトランジスタの閾値ＶＴＮ１４が位置するので、相対的に遅延が小さい状態でインバータ１４のＮＭＯＳトランジスタがオンとなり、インバータ１４の出力はｄに破線で示す立ち下がりの波形となる。立ち下がり入力信号に対する立ち下がり出力信号の遅延時間は図４（ｂ）に示すように遅延時間ｔ４となる。

【0030】

以上の説明から明らかなように、遅延時間ｔ３の方が遅延時間ｔ４より大きくなる。つまり、立ち上がり入力信号に対応する立ち上がり出力信号の波形の方が、立ち下がり入力信号に対応する立ち下がり出力信号の波形より遅れる。ここで、遅延時間が大きくなる理由は、図４（ｂ）のｃに実線で示された３．０Ｖ系の立ち下がり入力信号に対する１．５Ｖ系のインバータ１４のＰＭＯＳトランジスタの閾値ＶＴＰ１４が、１．５Ｖより少し低い電位に位置することによる。図４（ｂ）はＮ経路であるため、ノードｄに接続されているのはＮＭＯＳトランジスタ１６である。ＮＭＯＳトランジスタ１６は、ＬであるＧＮＤから少し電位の上がったところにＮＭＯＳトランジスタ１６の閾値ＶＴＮ１６が位置する。従って、ＮＭＯＳトランジスタ１６は、遅延時間の小さいｃに破線で示す立ち下がり出力信号でオフとなり、遅延時間が大きいｄに実線で示す立ち上がり出力信号でオンとなる。

【0031】

以上をまとめると、Ｐ経路においては、ＰＭＯＳトランジスタ１５は相対的に遅延の大きいインバータ１２の立ち下がり出力信号（図４（ａ）のｂに破線で示す信号）でオンとなり、Ｎ経路においては、ＮＭＯＳトランジスタ１６は相対的に遅延の大きいインバータ１４の立ち上がり出力信号（図４（ｂ）のｄに実線で示す信号）でオンとなる。すなわち、遅延整合回路１０では、ＰＭＯＳトランジスタ１５もＮＭＯＳトランジスタ１６も同様に遅延を大きくされた信号でオンとされるので、入力信号が立ち上がる場合と立ち下がる場合とにおける出力信号の遅延時間の差を抑制することができる。

【0032】

以上の説明を表にしたのが図５である。立ち上がり入力の行は、Ｐ経路においてＰＭＯＳトランジスタ１５がオフになり、Ｎ経路においてＮＭＯＳトランジスタ１６がオンになる動作を示している。遅延小は、遅延時間が相対的に小さいことを示しており、遅延大は、遅延時間が相対的に大きいことを示している。この場合は、インバータ１１、１２、１３の遅延時間は相対的に小さいが、インバータ１４の遅延時間が相対的に大きくなる。
このことにより、ＮＭＯＳトランジスタ１６がオンするタイミングが遅れる。立ち下がり入力の行は、Ｎ経路においてＮＭＯＳトランジスタ１６がオフになり、Ｐ経路においてＰＭＯＳトランジスタ１５がオンになる動作を示している。この場合は、インバータ１２、１３、１４の遅延時間は相対的に小さいが、インバータ１１の遅延時間が相対的に大きくなる。このことにより、ＰＭＯＳトランジスタ１５がオンするタイミングが遅れる。すなわち、ＰＭＯＳトランジスタ１５、およびＮＭＯＳトランジスタ１６が同じように相対的に遅延の大きい状態でオンとなるので、入力信号が立ち上がる場合と立ち下がる場合における出力信号の遅延時間の差を抑制することができる。

【0033】

ここで、図８を参照し、比較のために、比較例に係る入力インタフェース７０について説明する。図８（ａ）に示すように、入力インタフェース７０は、インバータ２２、１７、２０、バッファ１８、遅延調整回路１９を含んでいる。インバータ１７、２０、バッファ１８、および遅延調整回路１９は各々図１に示す、インバータ１７、２０、バッファ１８、および遅延調整回路１９と同じものである。すなわち、入力インタフェース６０と比較して入力インタフェース７０は、遅延整合回路１０がインバータ２２に置き換わっている点で異なる。入力インタフェース７０も入力インタフェース６０と同様、前段回路の入力回路６１からの入力信号が立ち上がる場合、立ち下がる場合の出力信号の遅延時間の差を抑制し、図示しないクロック信号に対する入力信号の遅延時間を調整してセットアップタイム、ホールドタイムの設定を行う。

【0034】

入力インタフェース７０では、インバータ２２が遅延整合回路の機能を有している。すなわち、インバータ２２は、例えば図６（ａ）に示す従来技術に係るインバータ３０で構成されている。前段回路の入力回路６１の電源電圧は電源ＶＰＥＲＦで３．０Ｖであり、入力インタフェース７０の電源電圧は電源ＶＰＥＲＩで１．５Ｖである。入力インタフェース７０のインバータ２２およびインバータ１７における遅延は、入力インタフェース６０の場合と同様に考えて以下のようになる。すなわち、入力インタフェース７０の入力信号、つまり入力回路６１の出力信号が立ち上がり信号の場合は、インバータ２２のＮＭＯＳトランジスタ（図示省略）の閾値ＶＴＮがＧＮＤより少し上の電位にあるので、入力信号がＧＮＤからＨである３．０Ｖまで立ち上がる場合であっても、インバータ２２は相対的に遅延時間の小さい状態でオンし、立ち下がり信号を出力する。インバータ１７のＰＭＯＳトランジスタ（図示省略）の閾値は１．５Ｖより少し下の電位にあるので、相対的に遅延時間の小さい状態でオンし、立ち上がり信号を出力する。

【0035】

一方、入力インタフェース７０の入力信号が立ち下がり信号の場合は、インバータ２２のＰＭＯＳトランジスタ（図示省略）の閾値ＶＴＰが１．５Ｖより少し下の電位にあるので、入力信号がＨである３．０Ｖから閾値ＶＴＰに到達するまでに時間がかかり、インバータ２２は相対的に遅延時間の大きい状態でオンし、立ち上がり信号を出力する。インバータ１７のＮＭＯＳトランジスタの閾値はＧＮＤより少し上の電位にあるので、インバータ１７は相対的に遅延時間の小さい状態でオンし、立ち下がり信号を出力する。

【0036】

図８（ｂ）は、入力インタフェース７０の以上の動作をまとめた表である。図８（ｂ）に示すように、立ち上がり入力の場合は、インバータ２２、インバータ１７とも遅延時間が相対的に小さいので、入力インタフェース７０の出力信号の遅延時間は相対的に小さくなる。一方、立ち下がり入力の場合は、インバータ１７の遅延時間は相対的に小さいが、インバータ２２の遅延時間が相対的に大きいことから、入力インタフェース７０の出力信号の遅延時間は相対的に大きくなる。このことから、比較例に係る入力インタフェース７０では、入力信号が立ち上がる場合と立ち下がる場合とで、出力信号の遅延時間の差を抑制することができない。

【0037】

また、図６（ｂ）に示す遅延整合回路３０を用いたとしても、前段回路である入力回路６１の電源電圧に電位の変動があると、入力信号が立ち上がる場合と立ち下がる場合とで、出力信号の遅延時間に差ができてしまう。これは、遅延整合回路３０のＰＭＯＳトランジスタ３１とＮＭＯＳトランジスタ３２のＷ／Ｌ比を、入力回路６１の決まったある電源電圧に対して、出力信号の遅延時間の差を抑制するように調整しているためである。

【0038】

本実施の形態に係る遅延整合回路１０は、前段回路である入力回路６１の電源電圧に電位の変動があったとしても、その電位の変動が、Ｐ経路の立ち下がり入力信号とＮ経路の立ち上がり入力信号の両方で起こるため、結果として出力信号の遅延時間の差は変わらない。

【0039】

なお、上記実施の形態では、遅延整合回路１０においてＰ経路、Ｎ経路の各々に２個ずつのインバータを接続する形態を例示して説明したが、これに限られず、駆動能力等を勘案して必要となる個数接続した形態としてもよい。また、入力インタフェース６０においても、インバータ、バッファ等の個数は論理、駆動能力等を勘案して必要となる個数接続してもよい。

【符号の説明】

【0040】

１０ 遅延整合回路
１１、１２、１３、１４ インバータ
１５ ＰＭＯＳトランジスタ
１６ ＮＭＯＳトランジスタ
１７ インバータ
１８ バッファ
１９ 遅延調整回路
２０ インバータ
２１ 出力端子
２２ インバータ
３０ 遅延整合回路
３１ ＰＭＯＳトランジスタ
３２ ＮＭＯＳトランジスタ
３３ 入力端子
３４ 出力端子
５０ ＤＲＡＭメモリ
５１ メモリセルアレー
５２ 行デコーダ
５３ 列デコーダ
５４ Ｉ／Ｏ制御回路
５５ 入出力インタフェース
５６ パッド
５７ クロック回路
６０ 入力インタフェース
６１ 入力回路
６３ 遅延調整回路
６４ バッファ
６５ 出力インタフェース
７０ 入力インタフェース
ＶＴＮ、ＶＴＰ 閾値

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】