(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022155740
(43)【公開日】2022-10-14
(54)【発明の名称】アナログ回路システム
(51)【国際特許分類】
H03K 17/22 20060101AFI20221006BHJP
G06F 1/26 20060101ALI20221006BHJP
【FI】
H03K17/22 Z
G06F1/26
【審査請求】未請求
【請求項の数】11
【出願形態】OL
(21)【出願番号】P 2021059114
(22)【出願日】2021-03-31
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110001933
【氏名又は名称】特許業務法人 佐野特許事務所
(72)【発明者】
【氏名】新山 賢一
【テーマコード(参考)】
5B011
5J055
【Fターム(参考)】
5B011DA00
5B011EA10
5B011KK00
5B011MB06
5J055AX44
5J055BX41
5J055DX12
5J055DX22
5J055EY01
5J055EY21
5J055EZ10
5J055GX01
(57)【要約】
【課題】アナログ回路の正常な起動をより確実に行う構成を効果的に実現できるアナログ回路システムを提供する。
【解決手段】第1アナログ回路と、第2アナログ回路と、検出部と、電源電圧の印加端に接続されるスイッチと、を有し、前記第2アナログ回路は、前記第1アナログ回路から出力される第1出力電流に基づいて第1電流を出力する第1カレントミラーと、前記第1電流を供給されて出力信号を出力する出力回路と、を有し、前記検出部は、前記第1電流が第1所定量を上回ったかを検出し、前記スイッチのオンオフの切り替えに応じて前記出力回路の有効/無効が切り替えられ、前記スイッチは、前記検出部の検出出力に応じて切り替えられる、アナログ回路システム。
【選択図】
図1
【特許請求の範囲】
【請求項1】
第1アナログ回路と、
第2アナログ回路と、
検出部と、
電源電圧の印加端に接続されるスイッチと、
を有し、
前記第2アナログ回路は、
前記第1アナログ回路から出力される第1出力電流に基づいて第1電流を出力する第1カレントミラーと、
前記第1電流を供給されて出力信号を出力する出力回路と、
を有し、
前記検出部は、前記第1電流が第1所定量を上回ったかを検出し、
前記スイッチのオンオフの切り替えに応じて前記出力回路の有効/無効が切り替えられ、
前記スイッチは、前記検出部の検出出力に応じて切り替えられる、アナログ回路システム。
【請求項2】
当該アナログ回路システムは、比較器をさらに有し、
前記第2アナログ回路は、前記第1出力電流に基づいて第2電流を出力する第2カレントミラーを有し、
前記検出部は、
前記第2カレントミラーと、
前記第2電流と第2所定量とを比較する前記比較器と、
を有する、請求項1に記載のアナログ回路システム。
【請求項3】
前記比較器は、
前記第2電流を入力される第3カレントミラーと、
前記第3カレントミラーの出力端に第1ノードにおいて接続される第1抵抗と、
前記第1ノードに接続される第1入力端と基準電圧の印加端に接続される第2入力端とを有する第1コンパレータと、
を有する、請求項2に記載のアナログ回路システム。
【請求項4】
前記第1アナログ回路から出力されて前記第1出力電流とは別の第2出力電流に基づいて第3電流を出力する第4カレントミラーと、
前記第3電流を第3所定量と比較する比較器と、
をさらに有し、
前記検出部は、前記第4カレントミラーと前記比較器とを有する、請求項1に記載のアナログ回路システム。
【請求項5】
前記第2アナログ回路および前記スイッチをそれぞれ複数有しており、
1つの前記比較器は、前記複数のスイッチを制御する、請求項4に記載のアナログ回路システム。
【請求項6】
前記比較器は、
前記第3電流を入力される第5カレントミラーと、
前記第5カレントミラーの出力端に第2ノードにおいて接続される第2抵抗と、
前記第2ノードに接続される第1入力端と基準電圧の印加端に接続される第2入力端とを有する第2コンパレータと、
を有する、請求項4または請求項5に記載のアナログ回路システム。
【請求項7】
前記第1カレントミラーにおける第1出力側トランジスタは、メモリ素子である、請求項1から請求項6のいずれか1項に記載のアナログ回路システム。
【請求項8】
前記第2アナログ回路は、前記第1出力電流に応じた電流が入力される第6カレントミラーを有し、
前記第6カレントミラーにおける第2出力側トランジスタは、メモリ素子であり、
前記出力回路は、
前記第1出力側トランジスタに接続される第1端と前記電源電圧に印加端に接続される第2端とを有する第3抵抗と、
前記第2出力側トランジスタに接続される第1端と前記電源電圧に印加端に接続される第2端とを有する第4抵抗と、
前記第1出力側トランジスタと前記第3抵抗とが接続される第3ノードに接続される第1入力端と、前記第2出力側トランジスタと前記第4抵抗とが接続される第4ノードに接続される第2入力端と、を有する第3コンパレータと、
を有し、
前記スイッチは、前記第3抵抗の両端間および前記第4抵抗の両端間の短絡・遮断を切り替える、請求項7に記載のアナログ回路システム。
【請求項9】
前記第2アナログ回路は、前記第1出力電流に応じた電流が入力される第7カレントミラーを有し、
前記第7カレントミラーにおける第3出力側トランジスタは、メモリ素子であり、
前記出力回路は、
前記第1出力側トランジスタに接続されるドレインと前記電源電圧に印加端に接続されるソースとを有する第1PMOSトランジスタと、
前記第3出力側トランジスタに接続されるドレインと前記電源電圧に印加端に接続されるソースとを有する第2PMOSトランジスタと、
を有し、
前記第1PMOSトランジスタのドレインと前記第1出力側トランジスタとが接続される第5ノードは、前記第2PMOSトランジスタのゲートに接続され、
前記第2PMOSトランジスタのドレインと前記第3出力側トランジスタとが接続される第6ノードは、前記第1PMOSトランジスタのゲートに接続され、
前記スイッチは、前記第1PMOSトランジスタおよび前記第2PMOSトランジスタのゲート・ソース間の短絡・遮断を切り替える、請求項7に記載のアナログ回路システム。
【請求項10】
前記第1カレントミラーの入力側トランジスタと、前記第7カレントミラーの入力側トランジスタは、別個の素子である、請求項9に記載のアナログ回路システム。
【請求項11】
前記第2アナログ回路は、
前記第1出力電流に基づいて第4電流を出力する第8カレントミラーと、
前記電源電圧の印加端と前記第8カレントミラーの出力側トランジスタとの間に接続される第5抵抗と、
を有し、
前記検出部は、前記第8カレントミラーと前記第5抵抗とを有し、
前記スイッチは、PMOSトランジスタで構成され、
前記スイッチのゲート・ソース間に前記第5抵抗が接続される、請求項1に記載のアナログ回路システム。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、アナログ回路システムに関する。
【背景技術】
【0002】
図9は、アナログ回路システムの構成の従来例を示す図である。
図9に示すアナログ回路システムAS10は、第1アナログ回路10と、第2アナログ回路20と、制御ロジック部30と、遅延回路35と、を有している。
【0003】
第1アナログ回路10は、スイッチSW10を介して第1電源電圧VCC1の印加端に接続される。第2アナログ回路20は、スイッチSW20を介して第1電源電圧VCC1の印加端に接続される。
【0004】
スイッチSW10のオンオフは、制御ロジック部30から出力されるデジタル信号DG1により制御される。スイッチSW20のオンオフは、制御ロジック部30から出力されるデジタル信号DG2を遅延回路35により遅延させたデジタル信号DG2’により制御される。
【0005】
このような構成により、まずデジタル信号DG1によりスイッチSW10が例えばオンに切り替えられ、第1アナログ回路10が起動する。そして、第1アナログ回路10から出力されて第2アナログ回路20に伝達されるアナログ信号AGにより第2アナログ回路20が動作可能状態になる。その後、遅延後のデジタル信号DG2’によりスイッチSW20が例えばオンに切り替えられ、第2アナログ回路20が起動され、第2アナログ回路20から出力信号OUTが出力される。
【0006】
なお、
図10に示すアナログ回路システムAS10’は、
図9の構成に対して、第1アナログ回路10の電源を、第1電源電圧VCC1と第2電源電圧VCC2の複数系統の電源とした構成である。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開2002-152026号公報
【特許文献2】特開平1-220470号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
上記
図9または
図10に示す構成では、遅延回路35を設けることで、第2アナログ回路20が動作可能状態となる前にスイッチSW20が切替えられて第2アナログ回路20が起動され、正しくない情報を含んだ出力信号OUTが出力されることを防いでいる。
【0009】
ここで、遅延回路35は、例えば、
図11に示すような多段のインバータを用いた回路により構成される。この場合は、インバータのCMOS構成におけるゲート容量による遅延を利用している。
【0010】
または、遅延回路35は、例えば
図12に示すようなインバータ段の途中にCR回路(時定数回路)を配置した回路により構成される。
【0011】
しかしながら、上記
図9または
図10に示すように遅延回路35を用いた構成では、遅延回路35による回路面積の増加が課題であった。
【0012】
また、遅延回路35にCR回路を用いる場合、キャパシタおよび抵抗といったインバータのCMOSとは異なるばらつき要因が加わることで、設計が複雑化する課題もあった。
【0013】
また、第2アナログ回路20が動作可能状態となっていることの保証が難しいといった課題もあった。
【0014】
上記状況に鑑み、本明細書中に開示されている発明は、アナログ回路の正常な起動をより確実に行う構成を効果的に実現できるアナログ回路システムを提供することを目的とする。
【課題を解決するための手段】
【0015】
本明細書中に開示されているアナログ回路システムは、
第1アナログ回路と、
第2アナログ回路と、
検出部と、
電源電圧の印加端に接続されるスイッチと、
を有し、
前記第2アナログ回路は、
前記第1アナログ回路から出力される第1出力電流に基づいて第1電流を出力する第1カレントミラーと、
前記第1電流を供給されて出力信号を出力する出力回路と、
を有し、
前記検出部は、前記第1電流が第1所定量を上回ったかを検出し、
前記スイッチのオンオフの切り替えに応じて前記出力回路の有効/無効が切り替えられ、
前記スイッチは、前記検出部の検出出力に応じて切り替えられる構成としている(第1の構成)。
【0016】
また、上記第1の構成において、当該アナログ回路システムは、比較器をさらに有し、
前記第2アナログ回路は、前記第1出力電流に基づいて第2電流を出力する第2カレントミラーを有し、
前記検出部は、
前記第2カレントミラーと、
前記第2電流と第2所定量とを比較する前記比較器と、
を有する構成としてもよい(第2の構成)。
【0017】
また、上記第2の構成において、前記比較器は、
前記第2電流を入力される第3カレントミラーと、
前記第3カレントミラーの出力端に第1ノードにおいて接続される第1抵抗と、
前記第1ノードに接続される第1入力端と基準電圧の印加端に接続される第2入力端とを有する第1コンパレータと、
を有する構成としてもよい(第3の構成)。
【0018】
また、上記第1の構成において、前記第1アナログ回路から出力されて前記第1出力電流とは別の第2出力電流に基づいて第3電流を出力する第4カレントミラーと、
前記第3電流を第3所定量と比較する比較器と、
をさらに有し、
前記検出部は、前記第4カレントミラーと前記比較器とを有する構成としてもよい(第4の構成)。
【0019】
また、上記第4の構成において、前記第2アナログ回路および前記スイッチをそれぞれ複数有しており、
1つの前記比較器は、前記複数のスイッチを制御する構成としてもよい(第5の構成)。
【0020】
また、上記第4または第5の構成において、前記比較器は、
前記第3電流を入力される第5カレントミラーと、
前記第5カレントミラーの出力端に第2ノードにおいて接続される第2抵抗と、
前記第2ノードに接続される第1入力端と基準電圧の印加端に接続される第2入力端とを有する第2コンパレータと、
を有する構成としてもよい(第6の構成)。
【0021】
また、上記第1から第6のいずれかの構成において、前記第1カレントミラーにおける第1出力側トランジスタは、メモリ素子である構成としてもよい(第7の構成)。
【0022】
また、上記第7の構成において、前記第2アナログ回路は、前記第1出力電流に応じた電流が入力される第6カレントミラーを有し、
前記第6カレントミラーにおける第2出力側トランジスタは、メモリ素子であり、
前記出力回路は、
前記第1出力側トランジスタに接続される第1端と前記電源電圧に印加端に接続される第2端とを有する第3抵抗と、
前記第2出力側トランジスタに接続される第1端と前記電源電圧に印加端に接続される第2端とを有する第4抵抗と、
前記第1出力側トランジスタと前記第3抵抗とが接続される第3ノードに接続される第1入力端と、前記第2出力側トランジスタと前記第4抵抗とが接続される第4ノードに接続される第2入力端と、を有する第3コンパレータと、
を有し、
前記スイッチは、前記第3抵抗の両端間および前記第4抵抗の両端間の短絡・遮断を切り替える構成としてもよい(第8の構成)。
【0023】
また、上記第7の構成において、前記第2アナログ回路は、前記第1出力電流に応じた電流が入力される第7カレントミラーを有し、
前記第7カレントミラーにおける第3出力側トランジスタは、メモリ素子であり、
前記出力回路は、
前記第1出力側トランジスタに接続されるドレインと前記電源電圧に印加端に接続されるソースとを有する第1PMOSトランジスタと、
前記第3出力側トランジスタに接続されるドレインと前記電源電圧に印加端に接続されるソースとを有する第2PMOSトランジスタと、
を有し、
前記第1PMOSトランジスタのドレインと前記第1出力側トランジスタとが接続される第5ノードは、前記第2PMOSトランジスタのゲートに接続され、
前記第2PMOSトランジスタのドレインと前記第3出力側トランジスタとが接続される第6ノードは、前記第1PMOSトランジスタのゲートに接続され、
前記スイッチは、前記第1PMOSトランジスタおよび前記第2PMOSトランジスタのゲート・ソース間の短絡・遮断を切り替える構成としてもよい(第9の構成)。
【0024】
また、上記第9の構成において、前記第1カレントミラーの入力側トランジスタと、前記第7カレントミラーの入力側トランジスタは、別個の素子である構成としてもよい(第10の構成)。
【0025】
また、上記第1の構成において、前記第2アナログ回路は、
前記第1出力電流に基づいて第4電流を出力する第8カレントミラーと、
前記電源電圧の印加端と前記第8カレントミラーの出力側トランジスタとの間に接続される第5抵抗と、
を有し、
前記検出部は、前記第8カレントミラーと前記第5抵抗とを有し、
前記スイッチは、PMOSトランジスタで構成され、
前記スイッチのゲート・ソース間に前記第5抵抗が接続される構成としてもよい。
【発明の効果】
【0026】
本明細書中に開示されている発明によれば、アナログ回路の正常な起動をより確実に行う構成を効果的に実現できる。
【図面の簡単な説明】
【0027】
【
図1】
図1は、本発明の第1実施形態に係るアナログ回路システムの構成を示す図である。
【
図2】
図2は、第1実施形態の第1具体例に係るアナログ回路システムの構成を示す図である。
【
図3】
図3は、第1実施形態の第2具体例に係るアナログ回路システムの構成を示す図である。
【
図4】
図4は、本発明の第2実施形態に係るアナログ回路システムの構成を示す図である。
【
図5】
図5は、第2実施形態の第1具体例に係るアナログ回路システムの構成を示す図である。
【
図6】
図6は、第2実施形態の第2具体例に係るアナログ回路システムの構成を示す図である。
【
図7】
図7は、第2実施形態の第3具体例に係るアナログ回路システムの構成を示す図である。
【
図8】
図8は、第3実施形態に係るアナログ回路システムの構成を示す図である。
【
図9】
図9は、アナログ回路システムの構成の従来例を示す図である。
【
図10】
図10は、アナログ回路システムの構成の別の従来例を示す図である。
【発明を実施するための形態】
【0028】
以下、本発明の例示的な実施形態について、図面を参照して説明する。
【0029】
<1.第1実施形態>
図1は、本発明の第1実施形態に係るアナログ回路システムの構成を示す図である。
図1に示すアナログ回路システムAS1は、第1アナログ回路1と、第2アナログ回路2と、比較器3と、スイッチSWと、を有している。
【0030】
第1アナログ回路1は、カレントミラー12を有している。カレントミラー12は、入力側のPMOSトランジスタ12Aと、出力側のPMOSトランジスタ12Bと、を有している。PMOSトランジスタ12Aのゲートとドレインは、短絡されている。PMOSトランジスタ12AのソースとPMOSトランジスタ12Bのソースは、第2電源電圧VCC2の印加端に接続される。PMOSトランジスタ12Aのゲートは、PMOSトランジスタ12Bのゲートに接続されている。
【0031】
第2アナログ回路2は、カレントミラー21と、カレントミラー22と、出力回路2Aと、を有している。
【0032】
カレントミラー21は、入力側のNMOSトランジスタ21Aと、出力側のNMOSトランジスタ21Bと、を有している。NMOSトランジスタ21Aのドレインは、信号線Ln1を介してPMOSトランジスタ12Bのドレインに接続される。信号線Ln1は、第1アナログ回路1と第2アナログ回路2との間に配置される。
【0033】
NMOSトランジスタ21Aのゲートとドレインは、短絡されている。NMOSトランジスタ21AのソースとNMOSトランジスタ21Bのソースは、グランドの印加端に接続される。NMOSトランジスタ21Aのゲートは、NMOSトランジスタ21Bのゲートに接続される。NMOSトランジスタ21Bのドレインは、比較器3に接続される。
【0034】
カレントミラー22は、入力側のNMOSトランジスタ21Aと、出力側のNMOSトランジスタ22Aと、を有している。すなわち、カレントミラー21,22で入力側のNMOSトランジスタ21Aは共通である。NMOSトランジスタ22Aのソースは、グランドの印加端に接続される。NMOSトランジスタ21Aのゲートは、NMOSトランジスタ22Aのゲートに接続される。NMOSトランジスタ22Aのドレインは、出力回路2Aに接続される。
【0035】
出力回路2Aは、出力信号OUTを出力する。出力信号OUTは、スイッチSWを介して第1電源電圧VCC1の印加端に接続される。スイッチSWは、比較器3から出力される比較信号CMPのレベルに基づきオンオフが切り替えられる。スイッチSWのオンオフの切り替えに応じて出力回路2Aの有効/無効が切り替えられる。なお、スイッチSWのオンの場合に出力回路2Aが有効であってもよいし、スイッチSWのオフの場合に出力回路2Aが有効であってもよい。
【0036】
第1アナログ回路1が起動されると、第1アナログ回路1におけるカレントミラー12から出力電流Ioutが出力される。出力電流Ioutは、信号線Ln1を介して第2アナログ回路2に伝達される。
【0037】
第2アナログ回路2においては、出力電流Ioutは、カレントミラー21によりミラーリングされて電流I21として出力されるとともに、カレントミラー22によりミラーリングされて電流I22として出力される。
【0038】
電流I22は、出力回路2Aを流れる。比較器3は、電流I21を所定量と比較して、比較結果として比較信号CMPを出力する。すなわち、比較器3は、電流I21が上記所定量を上回っているかを判定する。
【0039】
電流I21の所定量は、電流I22の所定量に対応する。すなわち、カレントミラー21と比較器3とから構成される検出部DETは、カレントミラー22から出力される電流I22が所定量を上回っているかを検出する回路である。なお、電流I21の所定量と電流I22の所定量とは、同じであっても、異なっていてもよい。
【0040】
比較器3により電流I21が所定量を上回っていることを判定されると、すなわち、検出部DETにより電流I22が所定量を上回っていることを検出されると、比較器3からその旨を示す検出信号として比較信号CMPがスイッチSWに出力される。すると、出力回路2Aを無効から有効に切り替えるべく、スイッチSWはオンオフを切り替えられる。例えば、スイッチSWがオフに切り替わることで、出力回路2Aが有効に切り替わる。
【0041】
このように、本実施形態のアナログ回路システムAS1では、起動時において、カレントミラー22から出力されて出力回路22Aに供給される電流I22が所定量を上回っているかを検出部DETにより検出する。電流I22が所定量を上回っている状態は、出力回路2Aの動作可能状態に相当するため、検出部DETにより出力回路2Aが動作可能状態になっているかを検出できる。そして、動作可能状態を検出してから、スイッチSWが切り替えられて、出力回路2Aが有効に切り替えられるため、正しくない情報を含む出力信号OUTが出力されることを防ぐことができる。従って、本実施形態では、第2アナログ回路2の正常な起動をより確実に行うことができる。
【0042】
また、本実施形態であれば、先述したような遅延回路が不要となるため、回路面積の増加を回避できるとともに、設計の複雑化を回避できる。
【0043】
<1-1.第1実施形態の第1具体例>
ここで、第1実施形態の第1具体例について述べる。
図2は、上記第1具体例に係るアナログ回路システムAS1の構成を示す図である。
【0044】
図2に示すアナログ回路システムAS1においては、第1アナログ回路1は、カレントミラー12(
図1)に加えて、カレントミラー11と、抵抗R1,R2と、を有している。
【0045】
カレントミラー11は、入力側のNMOSトランジスタ11Aと、出力側のNMOSトランジスタ11Bと、を有している。第1電源電圧VCC1の印加端は、抵抗R1の第1端に接続される。抵抗R2の第2端は、NMOSトランジスタ11Aのドレインに接続される。NMOSトランジスタ11Aのゲートとドレインは、短絡されている。NMOSトランジスタ11Aのソースは、グランドの印加端に接続される。
【0046】
NMOSトランジスタ11Aのゲートは、NMOSトランジスタ11Bのゲートに接続される。NMOSトランジスタ11Bのソースは、抵抗R2の第1端に接続される。抵抗R2の第2端は、グランドの印加端に接続される。NMOSトランジスタ11Bのドレインは、耐圧保護回路を介してPMOSトランジスタ12Aのドレインに接続される。
【0047】
図2に示すアナログ回路システムAS1においては、第2アナログ回路2は、OTP(One Time Programmable ROM)回路として構成される。
【0048】
図2に示す第2アナログ回路2においては、カレントミラー21を構成するNMOSトランジスタ21A,21Bは、メモリ素子として構成される。また、カレントミラー22を構成するNMOSトランジスタ22Aは、メモリ素子として構成される。
【0049】
また、第2アナログ回路2は、カレントミラー23を有している。カレントミラー23は、入力側のNMOSトランジスタ21Aと、出力側のNMOSトランジスタ23Aと、を有している。すなわち、カレントミラー21,23で入力側のNMOSトランジスタ21Aは共通である。
【0050】
なお、NMOSトランジスタ21Aは、耐圧保護回路を介してPMOSトランジスタ12Bのドレインに接続される。
【0051】
また、
図2に示す第2アナログ回路2においては、出力回路2Aは、抵抗R4,R5と、コンパレータCPと、を有している。抵抗R4の第1端は、耐圧保護回路を介してNMOSトランジスタ22Aのドレインに接続される。抵抗R4の第2端は、第1電源電圧VCC1の印加端に接続される。
【0052】
抵抗R5の第1端は、耐圧保護回路を介してNMOSトランジスタ23Aのドレインに接続される。抵抗R5の第2端は、第1電源電圧VCC1の印加端に接続される。
【0053】
抵抗R4の第1端とNMOSトランジスタ22のドレインとが接続されるノードNAは、コンパレータCPの非反転入力端(+)に接続される。抵抗R5の第1端とNMOSトランジスタ23のドレインとが接続されるノードNBは、コンパレータCPの反転入力端(-)に接続される。コンパレータCPから出力信号OUTが出力される。
【0054】
図2に示す比較器3は、カレントミラー31と、抵抗R3と、コンパレータ32と、を有している。カレントミラー31は、入力側のPMOSトランジスタ31Aと、出力側のPMOSトランジスタ31Bと、を有している。PMOSトランジスタ31Aのドレインは、耐圧保護回路を介してNMOSトランジスタ21Bのドレインに接続される。PMOSトランジスタ31Aのゲートとドレインは、短絡されている。PMOSトランジスタ31Aのソースは、第1電源電圧VCC1の印加端に接続される。
【0055】
PMOSトランジスタ31Bのソースは、第1電源電圧VCC1の印加端に接続される。PMOSトランジスタ31Aのゲートは、PMOSトランジスタ31Bのゲートに接続される。PMOSトランジスタ31Bのドレインは、抵抗R3の第1端に接続される。抵抗R3の第2端は、グランドの印加端に接続される。
【0056】
PMOSトランジスタ31Bのドレインと抵抗R3とが接続されるノードN31は、コンパレータ32の非反転入力端(+)に接続される。コンパレータ32の反転入力端(-)は、基準電圧REFの印加端に接続される。
【0057】
スイッチSWは、PMOSトランジスタPM1と、PMOSトランジスタPM2と、を有している。PMOSトランジスタPM1のドレインは、抵抗R4の第1端に接続される。PMOSトランジスタPM1のソースは、抵抗R4の第2端に接続される。PMOSトランジスタPM2のドレインは、抵抗R5の第1端に接続される。PMOSトランジスタPM2のソースは、抵抗R5の第2端に接続される。PMOSトランジスタPM1のゲートとPMOSトランジスタPM2のゲートは、コンパレータ32の出力端に接続される。
【0058】
図2に示す第1アナログ回路1においては、NMOSトランジスタ11Aに流れる電流I11がカレントミラー11によりミラーリングされてNMOSトランジスタ11Bに流れる電流I12となる。電流I12は、カレントミラー12によりミラーリングされて出力電流Ioutとなり、第2アナログ回路2に伝達される。
【0059】
図2に示す第2アナログ回路2においては、メモリ素子としてのNMOSトランジスタ22A,23Aのうち一方は、素子状態が変異されている(。NMOSトランジスタ22A,23Aの素子状態の変異とは、例えばゲートの破壊、ゲートへの電荷の注入、または窒化膜への電子の注入、によりNMOSトランジスタ22A,23Aの閾値電圧が高くなることを指す。これにより、素子状態が変異されたNMOSトランジスタは、他方のNMOSトランジスタよりも閾値電圧が高い。
【0060】
例えば、NMOSトランジスタ23Aの素子状態が変異されており、NMOSトランジスタ23Aの閾値電圧のほうが高い場合として説明する。ここで、後述する比較器3の動作によりPMOSトランジスタPM1,PM2がオフであるとする。すなわち、スイッチSWがオフであるとする。この場合、抵抗R4,R5が有効となり、出力回路2Aが有効となる。
【0061】
出力電流Ioutはカレントミラー22によりミラーリングされてNMOSトランジスタ22Aを流れる電流I22となる。すなわち、NMOSトランジスタ22Aは、オンとされている。これにより、ノードNAは、ローレベルとなる。一方、NMOSトランジスタ23Aはオフであり、ノードNBはハイレベルとなる。従って、コンパレータCPから出力される出力信号OUTは、ローレベルとなる。
【0062】
同様に、NMOSトランジスタ22Aの素子状態が変異されている場合は、NMOSトランジスタ22Aがオフ、NMOSトランジスタ23Aがオンとなるので、出力信号OUTはハイレベルとなる。従って、NMOSトランジスタ22A,23Aの組み合わせにより、1ビットの情報を含む出力信号OUTが出力される。
【0063】
なお、NMOSトランジスタ23AがオンとなってNMOSトランジスタ23Aを電流I23が流れる場合は、
図1に示す構成において、カレントミラー22は、カレントミラー23に置き換えられる。
【0064】
また、出力電流Ioutがカレントミラー21によりミラーリングされて電流I21が生成される。比較器3において、電流I21は、カレントミラー31によりミラーリングされて電流I31になり、抵抗R3を流れる。従って、抵抗R3により電流I31は、ノードN31に生じる電圧V31にI/V変換される。電圧V31は、コンパレータ32により基準電圧REFと比較される。コンパレータ32から出力される比較信号CMPのレベルに応じてPMOSトランジスタPM1,PM2、すなわちスイッチSWのオンオフが切り替えられる。
【0065】
ここで、
図2に示すアナログ回路システムAS1の起動時の動作について説明する。第1アナログ回路1が起動されて出力電流Ioutが出力される。出力電流Ioutに基づく電流I21が所定量を上回っていない場合、すなわち、電流I22またはI23が所定量を上回っていない場合、電圧V31は基準電圧REF以下となるため、比較信号CMPはローレベルとなる。この場合、PMOSトランジスタPM1,PM2、すなわちスイッチSWはオンとなり、抵抗R4,R5の両端間が短絡される。従って、出力回路2Aは、無効とされている。
【0066】
そして、電流I22またはI23が所定量を上回った場合、すなわち電流I21が所定量を上回った場合、電圧V31が基準電圧REFを上回るため、比較信号CMPはハイレベルとなる。これにより、スイッチSWはオフとされ、抵抗R4,R5が有効となり、出力回路2Aが有効となる。従って、NMOSトランジスタ22A,23Aの状態に応じて1ビットの情報を示す出力信号OUTが出力される。
【0067】
このように
図2に示す構成では、カレントミラー21と比較器3とから構成される検出部DET(
図1)により、カレントミラー22または23から出力される電流I22またはI23が所定量を上回ったことを検出してから、スイッチSWがオフに切り替えられ、出力回路2Aが有効に切り替えられる。すなわち、出力回路2Aが動作可能状態になっていることを確認してから、出力回路2Aを有効とするので、正しくない情報を含む出力信号OUTが出力されることを防ぐことができる。
【0068】
<1-2.第1実施形態の第2具体例>
次に、第1実施形態の第2具体例について述べる。
図3は、上記第2具体例に係るアナログ回路システムAS1の構成を示す図である。ここでは、
図3に示すアナログ回路システムAS1の先述した第1具体例(
図2)との相違点について主に説明する。
【0069】
図3に示すアナログ回路システムAS1において第2アナログ回路2は、出力回路2Aを有し、出力回路2Aは、PMOSトランジスタPM3,PM4と、インバータIVと、を有している。
【0070】
PMOSトランジスタPM3のドレインは、耐圧保護回路を介してNMOSトランジスタ22Aのドレインに接続される。PMOSトランジスタPM3のソースは、第1電源電圧VCC1の印加端に接続される。
【0071】
PMOSトランジスタPM4のソースは、第1電源電圧VCC1の印加端に接続される。PMOSトランジスタPM3のドレインとNMOSトランジスタ22Aのドレインとが接続されるノードNAは、PMOSトランジスタPM4のゲートに接続される。PMOSトランジスタPM4のドレインは、耐圧保護回路を介してNMOSトランジスタ23Aのドレインに接続される。PMOSトランジスタPM4のドレインとNMOSトランジスタ23Aのドレインとが接続されるノードNBは、PMOSトランジスタPM3のゲートに接続される。
【0072】
ノードNBとNMOSトランジスタ23Aのドレインとが接続されるノードNCは、インバータIVの入力端に接続される。インバータIVの出力端から出力信号OUTが出力される。
【0073】
スイッチSWは、PMOSトランジスタPM1,PM2を有する。PMOSトランジスタPM1のソースは、第1電源電圧VCC1の印加端に接続される。PMOSトランジスタPM1のドレインは、PMOSトランジスタPM3のゲートに接続される。PMOSトランジスタPM2のソースは、第1電源電圧VCC1の印加端に接続される。PMOSトランジスタPM2のドレインは、PMOSトランジスタPM4のゲートに接続される。PMOSトランジスタPM1のゲートとPMOSトランジスタPM2のゲートは、コンパレータ32の出力端に接続される。
【0074】
ここで、比較信号CMPがハイレベルであり、PMOSトランジスタPM1,PM2、すなわちスイッチSWがオフであり、PMOSトランジスタPM3,PM4が有効であるとする。メモリ素子としてのNMOSトランジスタ22A,23Aのうち例えばNMOSトランジスタ23Aの素子状態が変異されている場合、NMOSトランジスタ22AがオンとなってNMOSトランジスタ22Aに電流I22が流れる。これにより、ノードNAはローレベルであり、PMOSトランジスタPM4はオンとなる。
【0075】
NMOSトランジスタ23Aはオフであるため、ノードNB,NCは、ハイレベルとなる。これにより、PMOSトランジスタPM3はオフとなり、ノードNAは、ローレベルを維持される。ノードNCがハイレベルであるため、インバータIVにより出力信号OUTはローレベルとなる。
【0076】
一方、NMOSトランジスタ22Aの素子状態が変異されている場合は、NMOSトランジスタ23Aがオンとなり、ノードNB,NCがローレベル、PMOSトランジスタPM3はオン、ノードNAはハイレベル、PMOSトランジスタPM4はオフとなる。出力信号OUTは、ハイレベルとなる。
【0077】
このように、NMOSトランジスタ22A,23Aの組み合わせにより、1ビットの情報を含む出力信号OUTが出力される。
【0078】
そして、
図3に示す構成において、第1アナログ回路1が起動された場合、電流I22またはI23が所定量以下である場合は、比較信号CMPがローレベルであり、PMOSトランジスタPM1,PM2、すなわちスイッチSWがオンとなり、PMOSトランジスタPM3,PM4のゲート・ソース間が短絡され、PMOSトランジスタPM3,PM4はオフであり、出力回路2Aは無効である。
【0079】
そして、電流I22またはI23が所定量を上回った場合、比較信号CMPがハイレベルとなり、スイッチSWがオフとされ、PMOSトランジスタPM3,PM4が有効となり、出力回路2Aが有効となる。これにより、NMOSトランジスタ22A,23Aの状態に応じて出力信号OUTが出力される。
【0080】
従って、
図3に示す構成であっても、出力回路2Aが動作可能状態になっていることを確認してから、出力回路2Aを有効とするので、正しくない情報を含む出力信号OUTが出力されることを防ぐことができる。
【0081】
なお、インバータIVの入力端は、ノードNAとNMOSトランジスタ22Aのドレインとが接続されるノードに接続してもよい。また、インバータIVは必須ではない。
【0082】
<2.第2実施形態>
次に、本発明の第2実施形態について述べる。
図4は、本発明の第2実施形態に係るアナログ回路システムAS2の構成を示す図である。
図4に示すアナログ回路システムAS2は、複数の第2アナログ回路2を設ける場合に適した構成である。なお、
図4においては、便宜上、第2アナログ回路2は1つだけしか示していないが、実際には複数設けられる。
【0083】
図4に示すアナログ回路システムAS2の第1実施形態(
図1)との相違点は、第1アナログ回路1から出力される出力電流をIout1とIout2に分け、比較器3の前段にカレントミラー4を設けることである。
【0084】
より具体的には、第2アナログ回路2は、カレントミラー25を有する。カレントミラー25は、NMOSトランジスタ25A,25Bを有する。カレントミラー25は、第1実施形態におけるカレントミラー22に相当する。第1アナログ回路1におけるカレントミラー12に含まれるPMOSトランジスタ12Bのドレインは、NMOSトランジスタ25Aのドレインに接続される。カレントミラー12から出力される出力電流Iout1は、NMOSトランジスタ25Aに伝達される。
【0085】
出力電流Iout1は、カレントミラー25によりミラーリングされ電流I25とされる。電流I25は、出力回路2Aを流れる。
【0086】
一方、カレントミラー4は、NMOSトランジスタ4A,4Bを有する。第1アナログ回路1は、カレントミラー12’を有する。カレントミラー12’は、入力側のPMOSトランジスタ12Aと出力側のPMOSトランジスタ12’Bを有する。カレントミラー12、12’で入力側のPMOSトランジスタ12Aは共通である。
【0087】
NMOSトランジスタ4Aのドレインは、PMOSトランジスタ12’Bのドレインに接続される。NMOSトランジスタ4Aのゲートとドレインは、短絡されている。NMOSトランジスタ4A,4Bのソースは、グランドの印加端に接続される。NMOSトランジスタ4Aのゲートは、NMOSトランジスタ4Bのゲートに接続される。NMOSトランジスタ4Bのドレインは、比較器3に接続される。
【0088】
カレントミラー12’から出力される出力電流Iout2は、NMOSトランジスタ4Aに伝達される。出力電流Iout2は、カレントミラー4によりミラーリングされ電流I41とされる。電流I41は、比較器3を流れる。
【0089】
比較器3は、電流I41を所定量と比較して、比較結果として比較信号CMPを出力する。すなわち、比較器3は、電流I41が上記所定量を上回っているかを判定する。
【0090】
電流I41の所定量は、電流I25の所定量に対応する。すなわち、カレントミラー4と比較器3とから構成される検出部DETは、カレントミラー25から出力される電流I25が所定量を上回っているかを検出する回路である。なお、電流I41の所定量と電流I25の所定量とは、同じであっても、異なっていてもよい。
【0091】
比較器3により電流I41が所定量を上回っていることを判定されると、すなわち、検出部DETにより電流I25が所定量を上回っていることを検出されると、比較器3からその旨を示す検出信号として比較信号CMPがスイッチSWに出力される。すると、出力回路2Aを無効から有効に切り替えるべく、スイッチSWはオンオフを切り替えられる。例えば、スイッチSWがオフに切り替わることで、出力回路2Aが有効に切り替わる。
【0092】
このように、本実施形態のアナログ回路システムAS2では、起動時において、カレントミラー25から出力されて出力回路22Aに供給される電流I25が所定量を上回っているかを検出部DETにより検出する。電流I25が所定量を上回っている状態は、出力回路2Aの動作可能状態に相当するため、検出部DETにより出力回路2Aが動作可能状態になっているかを検出できる。そして、動作可能状態を検出してから、スイッチSWが切り替えられて、出力回路2Aが有効に切り替えられるため、正しくない情報を含む出力信号OUTが出力されることを防ぐことができる。従って、本実施形態では、第2アナログ回路2の正常な起動をより確実に行うことができる。
【0093】
特に本実施形態では、第2アナログ回路2を複数設ける場合に適している。
図4においては、複数の第2アナログ回路2のそれぞれについてスイッチSWおよび出力電流Iout1の伝達経路を設ける。
図4の第1アナログ回路1においては、入力側のPMOSトランジスタ12Aは共通として、出力電流Iout1の伝達経路の数にあわせて出力側のPMOSトランジスタを設ける。また、共通の1つの比較器3からそれぞれのスイッチSWを制御する。
【0094】
これにより、複数の第2アナログ回路2を設ける場合でも、比較器3およびカレントミラー4は1つだけで済むので、回路面積の増加を回避できる。なお、単数の第2アナログ回路2を設ける場合は、第1実施形態のほうが使用する素子の数を削減できる。
【0095】
<2-1.第2実施形態の第1具体例>
図5は、第2実施形態の第1具体例に係るアナログ回路システムAS2の構成を示す図である。
【0096】
図5に示す構成においては、第1アナログ回路1は、第1実施形態の第1具体例(
図2)に示す第1アナログ回路1における抵抗R1,R2およびカレントミラー11の構成と同様の構成をカレントミラー12,12’の前段に有する。
【0097】
また、
図5に示す構成においては、第2アナログ回路2は、第1実施形態の第1具体例(
図2)に示す第2アナログ回路2におけるカレントミラー22,23、抵抗R4,R5、およびコンパレータCPの構成と同様の構成を有する。なお、
図5に示す第2アナログ回路2においては、カレントミラー25がカレントミラー22に、カレントミラー26がカレントミラー23に相当する。カレントミラー26は、出力側にNMOSトランジスタ26Aを有する。
【0098】
また、
図5に示す構成においては、スイッチSWおよび比較器3の構成は、第1実施形態の第1具体例(
図2)と同様である。
【0099】
このような
図5に示す構成の第2アナログ回路2においては、第1アナログ回路1から出力される出力電流Iout1がカレントミラー25または26によりミラーリングされて電流I25またはI26となる。
【0100】
第1アナログ回路1の起動時には、電流I25またはI26が所定量を上回ったかが、比較器3において電流I41をI/V変換して得られる電圧V31により検出される。電流I25またはI26が所定量を上回ったことが検出された場合、比較信号CMPがハイレベルとなり、スイッチSWはオフとなる。これにより、出力回路2A(抵抗R4,R5)が有効となり、NMOSトランジスタ25B,26Aの状態に応じて1ビットの情報を含んだ出力信号OUTが出力される。
【0101】
このような
図5に示す構成は、複数の第2アナログ回路2を設けて複数ビットのOTP回路を構成する場合に適している。より具体的には、第2アナログ回路2を多数ビット分設けた場合でも、比較器3は1つで済むので、シンプルな構成と省面積化を実現できる。
【0102】
<2-2.第2実施形態の第2具体例>
図6は、第2実施形態の第2具体例に係るアナログ回路システムAS2の構成を示す図である。
【0103】
図6に示す構成の第2実施形態の第1具体例(
図5)との相違点は、第2アナログ回路2およびスイッチSWの構成である。
【0104】
図6に示す第2アナログ回路2は、第1実施形態の第2具体例(
図3)に示す第2アナログ回路2におけるカレントミラー22,23、PMOSトランジスタPM3,PM4、およびインバータIVの構成と同様の構成を有する。なお、
図6に示す第2アナログ回路2においては、カレントミラー25がカレントミラー22に、カレントミラー26がカレントミラー23に相当する。
【0105】
図6に示すスイッチSWの構成は、第1実施形態の第2具体例(
図3)と同様である。
【0106】
このような
図6に示す構成においても、第2実施形態の第1具体例と同様に、第1アナログ回路1の起動時に電流I25またはI26が所定量を上回ったことが比較器3により検出されると、スイッチSWがオフとなり、出力回路2A(PMOSトランジスタPM3,PM4)が有効となる。これにより、NMOSトランジスタ25B,26Aの状態に応じて1ビットの情報を含んだ出力信号OUTが出力される。
【0107】
このような
図6に示す構成も、第2実施形態の第1具体例と同様に、複数の第2アナログ回路2を設けて複数ビットのOTP回路を構成する場合に適している。
【0108】
<2-3.第2実施形態の第3具体例>
図7は、第2実施形態の第3具体例に係るアナログ回路システムAS2の構成を示す図である。
【0109】
図7に示す構成の第2実施形態の第2具体例(
図6)との相違点は、第1アナログ回路1および第2アナログ回路2の構成である。
【0110】
図7に示す第2アナログ回路2においては、第2実施形態の第2具体例(
図6)におけるカレントミラー25,26の共通である入力側のNMOSトランジスタ25Aを、NMOSトランジスタ25AとNMOSトランジスタ26Bに分けている。すなわち、カレントミラー25は、入力側のNMOSトランジスタ25Aと出力側のNMOSトランジスタ25Bを有しており、カレントミラー26は、入力側のNMOSトランジスタ26Bと出力側のNMOSトランジスタ26Aを有している。
【0111】
これに伴い、
図7に示す第1アナログ回路1では、NMOSトランジスタ25Aに対応してカレントミラー12における出力側のPMOSトランジスタ12Bを設け、NMOSトランジスタ26Bに対応してカレントミラー12’ ’における出力側のPMOSトランジスタ12’ ’Bを設けている。カレントミラー12、12’、12’ ’における入力側のPMOSトランジスタは、共通のPMOSトランジスタ12Aである。
【0112】
<3.第3実施形態>
図8は、第3実施形態に係るアナログ回路システムAS3の構成を示す図である。
図8に示す構成の第1実施形態(
図1)との相違点は、抵抗R21とスイッチSWである。
【0113】
図8に示す第2アナログ回路2においては、カレントミラー21における出力側のNMOSトランジスタ21Bのドレインが抵抗R21の第1端に接続される。抵抗R21の第2端は、第1電源電圧VCC1の印加端に接続される。スイッチSWは、PMOSトランジスタにより構成される。スイッチSWのゲートは、抵抗R21の第1端に接続される。スイッチSWのソースは、抵抗R21の第2端に接続される。スイッチSWのドレインは、出力回路2Aに接続される。
【0114】
このような構成により、第1アナログ回路1の起動時にカレントミラー22から出力される電流I22が所定量を上回った場合、カレントミラー21から出力される電流I21が所定量を上回る。電流I21は抵抗R21を流れるので、抵抗R21の両端間に電流I21に応じた電圧が発生し、当該電圧がスイッチSWのゲート・ソース間に印加される。これにより、スイッチSWがオンとなり、出力回路2Aが起動される。
【0115】
すなわち、
図8に示す構成では、カレントミラー21と抵抗R21とから構成される検出部DETにより電流I22が所定量を上回ったかを検出可能である。そして、電流I22が所定量を上回ったことが検出された場合に、スイッチSWをオンとして出力回路2Aを有効とするため、正しくない情報が含まれる出力信号OUTが出力されることを防ぐことができる。
【0116】
<4.その他>
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味および範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【0117】
本開示は、例えば、メモリ回路を含むアナログ回路システムに利用することが可能である。
【符号の説明】
【0118】
1 第1アナログ回路
2 第2アナログ回路
2A 出力回路
3 比較器
4 カレントミラー
10 第1アナログ回路
11 カレントミラー
12 カレントミラー
20 第2アナログ回路
21 カレントミラー
22 カレントミラー
23 カレントミラー
25 カレントミラー
26 カレントミラー
30 制御ロジック部
31 カレントミラー
32 コンパレータ
35 遅延回路
AS1 アナログ回路システム
AS10 アナログ回路システム
AS2 アナログ回路システム
AS3 アナログ回路システム
CP コンパレータ
DET 検出部
IV インバータ
SW スイッチ
SW10 スイッチ
SW20 スイッチ