特開 2022-155740 アナログ回路システム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022155740

(43)【公開日】2022-10-14

(54)【発明の名称】アナログ回路システム

(51)【国際特許分類】

   H03K 17/22 20060101AFI20221006BHJP

   G06F 1/26 20060101ALI20221006BHJP

【ＦＩ】

H03K17/22 Z

G06F1/26

【審査請求】未請求

【請求項の数】11

【出願形態】ＯＬ

(21)【出願番号】P 2021059114

(22)【出願日】2021-03-31

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001933

【氏名又は名称】特許業務法人 佐野特許事務所

(72)【発明者】

【氏名】新山 賢一

【テーマコード（参考）】

5B011

5J055

【Ｆターム（参考）】

5B011DA00

5B011EA10

5B011KK00

5B011MB06

5J055AX44

5J055BX41

5J055DX12

5J055DX22

5J055EY01

5J055EY21

5J055EZ10

5J055GX01

(57)【要約】

【課題】アナログ回路の正常な起動をより確実に行う構成を効果的に実現できるアナログ回路システムを提供する。
【解決手段】第１アナログ回路と、第２アナログ回路と、検出部と、電源電圧の印加端に接続されるスイッチと、を有し、前記第２アナログ回路は、前記第１アナログ回路から出力される第１出力電流に基づいて第１電流を出力する第１カレントミラーと、前記第１電流を供給されて出力信号を出力する出力回路と、を有し、前記検出部は、前記第１電流が第１所定量を上回ったかを検出し、前記スイッチのオンオフの切り替えに応じて前記出力回路の有効／無効が切り替えられ、前記スイッチは、前記検出部の検出出力に応じて切り替えられる、アナログ回路システム。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１アナログ回路と、
第２アナログ回路と、
検出部と、
電源電圧の印加端に接続されるスイッチと、
を有し、
前記第２アナログ回路は、
前記第１アナログ回路から出力される第１出力電流に基づいて第１電流を出力する第１カレントミラーと、
前記第１電流を供給されて出力信号を出力する出力回路と、
を有し、
前記検出部は、前記第１電流が第１所定量を上回ったかを検出し、
前記スイッチのオンオフの切り替えに応じて前記出力回路の有効／無効が切り替えられ、
前記スイッチは、前記検出部の検出出力に応じて切り替えられる、アナログ回路システム。

【請求項2】

当該アナログ回路システムは、比較器をさらに有し、
前記第２アナログ回路は、前記第１出力電流に基づいて第２電流を出力する第２カレントミラーを有し、
前記検出部は、
前記第２カレントミラーと、
前記第２電流と第２所定量とを比較する前記比較器と、
を有する、請求項１に記載のアナログ回路システム。

【請求項3】

前記比較器は、
前記第２電流を入力される第３カレントミラーと、
前記第３カレントミラーの出力端に第１ノードにおいて接続される第１抵抗と、
前記第１ノードに接続される第１入力端と基準電圧の印加端に接続される第２入力端とを有する第１コンパレータと、
を有する、請求項２に記載のアナログ回路システム。

【請求項4】

前記第１アナログ回路から出力されて前記第１出力電流とは別の第２出力電流に基づいて第３電流を出力する第４カレントミラーと、
前記第３電流を第３所定量と比較する比較器と、
をさらに有し、
前記検出部は、前記第４カレントミラーと前記比較器とを有する、請求項１に記載のアナログ回路システム。

【請求項5】

前記第２アナログ回路および前記スイッチをそれぞれ複数有しており、
１つの前記比較器は、前記複数のスイッチを制御する、請求項４に記載のアナログ回路システム。

【請求項6】

前記比較器は、
前記第３電流を入力される第５カレントミラーと、
前記第５カレントミラーの出力端に第２ノードにおいて接続される第２抵抗と、
前記第２ノードに接続される第１入力端と基準電圧の印加端に接続される第２入力端とを有する第２コンパレータと、
を有する、請求項４または請求項５に記載のアナログ回路システム。

【請求項7】

前記第１カレントミラーにおける第１出力側トランジスタは、メモリ素子である、請求項１から請求項６のいずれか１項に記載のアナログ回路システム。

【請求項8】

前記第２アナログ回路は、前記第１出力電流に応じた電流が入力される第６カレントミラーを有し、
前記第６カレントミラーにおける第２出力側トランジスタは、メモリ素子であり、
前記出力回路は、
前記第１出力側トランジスタに接続される第１端と前記電源電圧に印加端に接続される第２端とを有する第３抵抗と、
前記第２出力側トランジスタに接続される第１端と前記電源電圧に印加端に接続される第２端とを有する第４抵抗と、
前記第１出力側トランジスタと前記第３抵抗とが接続される第３ノードに接続される第１入力端と、前記第２出力側トランジスタと前記第４抵抗とが接続される第４ノードに接続される第２入力端と、を有する第３コンパレータと、
を有し、
前記スイッチは、前記第３抵抗の両端間および前記第４抵抗の両端間の短絡・遮断を切り替える、請求項７に記載のアナログ回路システム。

【請求項9】

前記第２アナログ回路は、前記第１出力電流に応じた電流が入力される第７カレントミラーを有し、
前記第７カレントミラーにおける第３出力側トランジスタは、メモリ素子であり、
前記出力回路は、
前記第１出力側トランジスタに接続されるドレインと前記電源電圧に印加端に接続されるソースとを有する第１ＰＭＯＳトランジスタと、
前記第３出力側トランジスタに接続されるドレインと前記電源電圧に印加端に接続されるソースとを有する第２ＰＭＯＳトランジスタと、
を有し、
前記第１ＰＭＯＳトランジスタのドレインと前記第１出力側トランジスタとが接続される第５ノードは、前記第２ＰＭＯＳトランジスタのゲートに接続され、
前記第２ＰＭＯＳトランジスタのドレインと前記第３出力側トランジスタとが接続される第６ノードは、前記第１ＰＭＯＳトランジスタのゲートに接続され、
前記スイッチは、前記第１ＰＭＯＳトランジスタおよび前記第２ＰＭＯＳトランジスタのゲート・ソース間の短絡・遮断を切り替える、請求項７に記載のアナログ回路システム。

【請求項10】

前記第１カレントミラーの入力側トランジスタと、前記第７カレントミラーの入力側トランジスタは、別個の素子である、請求項９に記載のアナログ回路システム。

【請求項11】

前記第２アナログ回路は、
前記第１出力電流に基づいて第４電流を出力する第８カレントミラーと、
前記電源電圧の印加端と前記第８カレントミラーの出力側トランジスタとの間に接続される第５抵抗と、
を有し、
前記検出部は、前記第８カレントミラーと前記第５抵抗とを有し、
前記スイッチは、ＰＭＯＳトランジスタで構成され、
前記スイッチのゲート・ソース間に前記第５抵抗が接続される、請求項１に記載のアナログ回路システム。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、アナログ回路システムに関する。

【背景技術】

【0002】

図９は、アナログ回路システムの構成の従来例を示す図である。図９に示すアナログ回路システムＡＳ１０は、第１アナログ回路１０と、第２アナログ回路２０と、制御ロジック部３０と、遅延回路３５と、を有している。

【0003】

第１アナログ回路１０は、スイッチＳＷ１０を介して第１電源電圧ＶＣＣ１の印加端に接続される。第２アナログ回路２０は、スイッチＳＷ２０を介して第１電源電圧ＶＣＣ１の印加端に接続される。

【0004】

スイッチＳＷ１０のオンオフは、制御ロジック部３０から出力されるデジタル信号ＤＧ１により制御される。スイッチＳＷ２０のオンオフは、制御ロジック部３０から出力されるデジタル信号ＤＧ２を遅延回路３５により遅延させたデジタル信号ＤＧ２’により制御される。

【0005】

このような構成により、まずデジタル信号ＤＧ１によりスイッチＳＷ１０が例えばオンに切り替えられ、第１アナログ回路１０が起動する。そして、第１アナログ回路１０から出力されて第２アナログ回路２０に伝達されるアナログ信号ＡＧにより第２アナログ回路２０が動作可能状態になる。その後、遅延後のデジタル信号ＤＧ２’によりスイッチＳＷ２０が例えばオンに切り替えられ、第２アナログ回路２０が起動され、第２アナログ回路２０から出力信号ＯＵＴが出力される。

【0006】

なお、図１０に示すアナログ回路システムＡＳ１０’は、図９の構成に対して、第１アナログ回路１０の電源を、第１電源電圧ＶＣＣ１と第２電源電圧ＶＣＣ２の複数系統の電源とした構成である。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】特開２００２－１５２０２６号公報

【特許文献2】特開平１－２２０４７０号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

上記図９または図１０に示す構成では、遅延回路３５を設けることで、第２アナログ回路２０が動作可能状態となる前にスイッチＳＷ２０が切替えられて第２アナログ回路２０が起動され、正しくない情報を含んだ出力信号ＯＵＴが出力されることを防いでいる。

【0009】

ここで、遅延回路３５は、例えば、図１１に示すような多段のインバータを用いた回路により構成される。この場合は、インバータのＣＭＯＳ構成におけるゲート容量による遅延を利用している。

【0010】

または、遅延回路３５は、例えば図１２に示すようなインバータ段の途中にＣＲ回路（時定数回路）を配置した回路により構成される。

【0011】

しかしながら、上記図９または図１０に示すように遅延回路３５を用いた構成では、遅延回路３５による回路面積の増加が課題であった。

【0012】

また、遅延回路３５にＣＲ回路を用いる場合、キャパシタおよび抵抗といったインバータのＣＭＯＳとは異なるばらつき要因が加わることで、設計が複雑化する課題もあった。

【0013】

また、第２アナログ回路２０が動作可能状態となっていることの保証が難しいといった課題もあった。

【0014】

上記状況に鑑み、本明細書中に開示されている発明は、アナログ回路の正常な起動をより確実に行う構成を効果的に実現できるアナログ回路システムを提供することを目的とする。

【課題を解決するための手段】

【0015】

本明細書中に開示されているアナログ回路システムは、
第１アナログ回路と、
第２アナログ回路と、
検出部と、
電源電圧の印加端に接続されるスイッチと、
を有し、
前記第２アナログ回路は、
前記第１アナログ回路から出力される第１出力電流に基づいて第１電流を出力する第１カレントミラーと、
前記第１電流を供給されて出力信号を出力する出力回路と、
を有し、
前記検出部は、前記第１電流が第１所定量を上回ったかを検出し、
前記スイッチのオンオフの切り替えに応じて前記出力回路の有効／無効が切り替えられ、
前記スイッチは、前記検出部の検出出力に応じて切り替えられる構成としている（第１の構成）。

【0016】

また、上記第１の構成において、当該アナログ回路システムは、比較器をさらに有し、
前記第２アナログ回路は、前記第１出力電流に基づいて第２電流を出力する第２カレントミラーを有し、
前記検出部は、
前記第２カレントミラーと、
前記第２電流と第２所定量とを比較する前記比較器と、
を有する構成としてもよい（第２の構成）。

【0017】

また、上記第２の構成において、前記比較器は、
前記第２電流を入力される第３カレントミラーと、
前記第３カレントミラーの出力端に第１ノードにおいて接続される第１抵抗と、
前記第１ノードに接続される第１入力端と基準電圧の印加端に接続される第２入力端とを有する第１コンパレータと、
を有する構成としてもよい（第３の構成）。

【0018】

また、上記第１の構成において、前記第１アナログ回路から出力されて前記第１出力電流とは別の第２出力電流に基づいて第３電流を出力する第４カレントミラーと、
前記第３電流を第３所定量と比較する比較器と、
をさらに有し、
前記検出部は、前記第４カレントミラーと前記比較器とを有する構成としてもよい（第４の構成）。

【0019】

また、上記第４の構成において、前記第２アナログ回路および前記スイッチをそれぞれ複数有しており、
１つの前記比較器は、前記複数のスイッチを制御する構成としてもよい（第５の構成）。

【0020】

また、上記第４または第５の構成において、前記比較器は、
前記第３電流を入力される第５カレントミラーと、
前記第５カレントミラーの出力端に第２ノードにおいて接続される第２抵抗と、
前記第２ノードに接続される第１入力端と基準電圧の印加端に接続される第２入力端とを有する第２コンパレータと、
を有する構成としてもよい（第６の構成）。

【0021】

また、上記第１から第６のいずれかの構成において、前記第１カレントミラーにおける第１出力側トランジスタは、メモリ素子である構成としてもよい（第７の構成）。

【0022】

また、上記第７の構成において、前記第２アナログ回路は、前記第１出力電流に応じた電流が入力される第６カレントミラーを有し、
前記第６カレントミラーにおける第２出力側トランジスタは、メモリ素子であり、
前記出力回路は、
前記第１出力側トランジスタに接続される第１端と前記電源電圧に印加端に接続される第２端とを有する第３抵抗と、
前記第２出力側トランジスタに接続される第１端と前記電源電圧に印加端に接続される第２端とを有する第４抵抗と、
前記第１出力側トランジスタと前記第３抵抗とが接続される第３ノードに接続される第１入力端と、前記第２出力側トランジスタと前記第４抵抗とが接続される第４ノードに接続される第２入力端と、を有する第３コンパレータと、
を有し、
前記スイッチは、前記第３抵抗の両端間および前記第４抵抗の両端間の短絡・遮断を切り替える構成としてもよい（第８の構成）。

【0023】

また、上記第７の構成において、前記第２アナログ回路は、前記第１出力電流に応じた電流が入力される第７カレントミラーを有し、
前記第７カレントミラーにおける第３出力側トランジスタは、メモリ素子であり、
前記出力回路は、
前記第１出力側トランジスタに接続されるドレインと前記電源電圧に印加端に接続されるソースとを有する第１ＰＭＯＳトランジスタと、
前記第３出力側トランジスタに接続されるドレインと前記電源電圧に印加端に接続されるソースとを有する第２ＰＭＯＳトランジスタと、
を有し、
前記第１ＰＭＯＳトランジスタのドレインと前記第１出力側トランジスタとが接続される第５ノードは、前記第２ＰＭＯＳトランジスタのゲートに接続され、
前記第２ＰＭＯＳトランジスタのドレインと前記第３出力側トランジスタとが接続される第６ノードは、前記第１ＰＭＯＳトランジスタのゲートに接続され、
前記スイッチは、前記第１ＰＭＯＳトランジスタおよび前記第２ＰＭＯＳトランジスタのゲート・ソース間の短絡・遮断を切り替える構成としてもよい（第９の構成）。

【0024】

また、上記第９の構成において、前記第１カレントミラーの入力側トランジスタと、前記第７カレントミラーの入力側トランジスタは、別個の素子である構成としてもよい（第１０の構成）。

【0025】

また、上記第１の構成において、前記第２アナログ回路は、
前記第１出力電流に基づいて第４電流を出力する第８カレントミラーと、
前記電源電圧の印加端と前記第８カレントミラーの出力側トランジスタとの間に接続される第５抵抗と、
を有し、
前記検出部は、前記第８カレントミラーと前記第５抵抗とを有し、
前記スイッチは、ＰＭＯＳトランジスタで構成され、
前記スイッチのゲート・ソース間に前記第５抵抗が接続される構成としてもよい。

【発明の効果】

【0026】

本明細書中に開示されている発明によれば、アナログ回路の正常な起動をより確実に行う構成を効果的に実現できる。

【図面の簡単な説明】

【0027】

【図1】図１は、本発明の第１実施形態に係るアナログ回路システムの構成を示す図である。

【図2】図２は、第１実施形態の第１具体例に係るアナログ回路システムの構成を示す図である。

【図3】図３は、第１実施形態の第２具体例に係るアナログ回路システムの構成を示す図である。

【図4】図４は、本発明の第２実施形態に係るアナログ回路システムの構成を示す図である。

【図5】図５は、第２実施形態の第１具体例に係るアナログ回路システムの構成を示す図である。

【図6】図６は、第２実施形態の第２具体例に係るアナログ回路システムの構成を示す図である。

【図7】図７は、第２実施形態の第３具体例に係るアナログ回路システムの構成を示す図である。

【図8】図８は、第３実施形態に係るアナログ回路システムの構成を示す図である。

【図9】図９は、アナログ回路システムの構成の従来例を示す図である。

【図10】図１０は、アナログ回路システムの構成の別の従来例を示す図である。

【図11】図１１は、遅延回路の一構成例を示す図である。

【図12】図１２は、遅延回路の一構成例を示す図である。

【発明を実施するための形態】

【0028】

以下、本発明の例示的な実施形態について、図面を参照して説明する。

【0029】

＜１．第１実施形態＞
図１は、本発明の第１実施形態に係るアナログ回路システムの構成を示す図である。図１に示すアナログ回路システムＡＳ１は、第１アナログ回路１と、第２アナログ回路２と、比較器３と、スイッチＳＷと、を有している。

【0030】

第１アナログ回路１は、カレントミラー１２を有している。カレントミラー１２は、入力側のＰＭＯＳトランジスタ１２Ａと、出力側のＰＭＯＳトランジスタ１２Ｂと、を有している。ＰＭＯＳトランジスタ１２Ａのゲートとドレインは、短絡されている。ＰＭＯＳトランジスタ１２ＡのソースとＰＭＯＳトランジスタ１２Ｂのソースは、第２電源電圧ＶＣＣ２の印加端に接続される。ＰＭＯＳトランジスタ１２Ａのゲートは、ＰＭＯＳトランジスタ１２Ｂのゲートに接続されている。

【0031】

第２アナログ回路２は、カレントミラー２１と、カレントミラー２２と、出力回路２Ａと、を有している。

【0032】

カレントミラー２１は、入力側のＮＭＯＳトランジスタ２１Ａと、出力側のＮＭＯＳトランジスタ２１Ｂと、を有している。ＮＭＯＳトランジスタ２１Ａのドレインは、信号線Ｌｎ１を介してＰＭＯＳトランジスタ１２Ｂのドレインに接続される。信号線Ｌｎ１は、第１アナログ回路１と第２アナログ回路２との間に配置される。

【0033】

ＮＭＯＳトランジスタ２１Ａのゲートとドレインは、短絡されている。ＮＭＯＳトランジスタ２１ＡのソースとＮＭＯＳトランジスタ２１Ｂのソースは、グランドの印加端に接続される。ＮＭＯＳトランジスタ２１Ａのゲートは、ＮＭＯＳトランジスタ２１Ｂのゲートに接続される。ＮＭＯＳトランジスタ２１Ｂのドレインは、比較器３に接続される。

【0034】

カレントミラー２２は、入力側のＮＭＯＳトランジスタ２１Ａと、出力側のＮＭＯＳトランジスタ２２Ａと、を有している。すなわち、カレントミラー２１，２２で入力側のＮＭＯＳトランジスタ２１Ａは共通である。ＮＭＯＳトランジスタ２２Ａのソースは、グランドの印加端に接続される。ＮＭＯＳトランジスタ２１Ａのゲートは、ＮＭＯＳトランジスタ２２Ａのゲートに接続される。ＮＭＯＳトランジスタ２２Ａのドレインは、出力回路２Ａに接続される。

【0035】

出力回路２Ａは、出力信号ＯＵＴを出力する。出力信号ＯＵＴは、スイッチＳＷを介して第１電源電圧ＶＣＣ１の印加端に接続される。スイッチＳＷは、比較器３から出力される比較信号ＣＭＰのレベルに基づきオンオフが切り替えられる。スイッチＳＷのオンオフの切り替えに応じて出力回路２Ａの有効／無効が切り替えられる。なお、スイッチＳＷのオンの場合に出力回路２Ａが有効であってもよいし、スイッチＳＷのオフの場合に出力回路２Ａが有効であってもよい。

【0036】

第１アナログ回路１が起動されると、第１アナログ回路１におけるカレントミラー１２から出力電流Ｉｏｕｔが出力される。出力電流Ｉｏｕｔは、信号線Ｌｎ１を介して第２アナログ回路２に伝達される。

【0037】

第２アナログ回路２においては、出力電流Ｉｏｕｔは、カレントミラー２１によりミラーリングされて電流Ｉ２１として出力されるとともに、カレントミラー２２によりミラーリングされて電流Ｉ２２として出力される。

【0038】

電流Ｉ２２は、出力回路２Ａを流れる。比較器３は、電流Ｉ２１を所定量と比較して、比較結果として比較信号ＣＭＰを出力する。すなわち、比較器３は、電流Ｉ２１が上記所定量を上回っているかを判定する。

【0039】

電流Ｉ２１の所定量は、電流Ｉ２２の所定量に対応する。すなわち、カレントミラー２１と比較器３とから構成される検出部ＤＥＴは、カレントミラー２２から出力される電流Ｉ２２が所定量を上回っているかを検出する回路である。なお、電流Ｉ２１の所定量と電流Ｉ２２の所定量とは、同じであっても、異なっていてもよい。

【0040】

比較器３により電流Ｉ２１が所定量を上回っていることを判定されると、すなわち、検出部ＤＥＴにより電流Ｉ２２が所定量を上回っていることを検出されると、比較器３からその旨を示す検出信号として比較信号ＣＭＰがスイッチＳＷに出力される。すると、出力回路２Ａを無効から有効に切り替えるべく、スイッチＳＷはオンオフを切り替えられる。例えば、スイッチＳＷがオフに切り替わることで、出力回路２Ａが有効に切り替わる。

【0041】

このように、本実施形態のアナログ回路システムＡＳ１では、起動時において、カレントミラー２２から出力されて出力回路２２Ａに供給される電流Ｉ２２が所定量を上回っているかを検出部ＤＥＴにより検出する。電流Ｉ２２が所定量を上回っている状態は、出力回路２Ａの動作可能状態に相当するため、検出部ＤＥＴにより出力回路２Ａが動作可能状態になっているかを検出できる。そして、動作可能状態を検出してから、スイッチＳＷが切り替えられて、出力回路２Ａが有効に切り替えられるため、正しくない情報を含む出力信号ＯＵＴが出力されることを防ぐことができる。従って、本実施形態では、第２アナログ回路２の正常な起動をより確実に行うことができる。

【0042】

また、本実施形態であれば、先述したような遅延回路が不要となるため、回路面積の増加を回避できるとともに、設計の複雑化を回避できる。

【0043】

＜１－１．第１実施形態の第１具体例＞
ここで、第１実施形態の第１具体例について述べる。図２は、上記第１具体例に係るアナログ回路システムＡＳ１の構成を示す図である。

【0044】

図２に示すアナログ回路システムＡＳ１においては、第１アナログ回路１は、カレントミラー１２（図１）に加えて、カレントミラー１１と、抵抗Ｒ１，Ｒ２と、を有している。

【0045】

カレントミラー１１は、入力側のＮＭＯＳトランジスタ１１Ａと、出力側のＮＭＯＳトランジスタ１１Ｂと、を有している。第１電源電圧ＶＣＣ１の印加端は、抵抗Ｒ１の第１端に接続される。抵抗Ｒ２の第２端は、ＮＭＯＳトランジスタ１１Ａのドレインに接続される。ＮＭＯＳトランジスタ１１Ａのゲートとドレインは、短絡されている。ＮＭＯＳトランジスタ１１Ａのソースは、グランドの印加端に接続される。

【0046】

ＮＭＯＳトランジスタ１１Ａのゲートは、ＮＭＯＳトランジスタ１１Ｂのゲートに接続される。ＮＭＯＳトランジスタ１１Ｂのソースは、抵抗Ｒ２の第１端に接続される。抵抗Ｒ２の第２端は、グランドの印加端に接続される。ＮＭＯＳトランジスタ１１Ｂのドレインは、耐圧保護回路を介してＰＭＯＳトランジスタ１２Ａのドレインに接続される。

【0047】

図２に示すアナログ回路システムＡＳ１においては、第２アナログ回路２は、ＯＴＰ（One Time Programmable ROM）回路として構成される。

【0048】

図２に示す第２アナログ回路２においては、カレントミラー２１を構成するＮＭＯＳトランジスタ２１Ａ，２１Ｂは、メモリ素子として構成される。また、カレントミラー２２を構成するＮＭＯＳトランジスタ２２Ａは、メモリ素子として構成される。

【0049】

また、第２アナログ回路２は、カレントミラー２３を有している。カレントミラー２３は、入力側のＮＭＯＳトランジスタ２１Ａと、出力側のＮＭＯＳトランジスタ２３Ａと、を有している。すなわち、カレントミラー２１，２３で入力側のＮＭＯＳトランジスタ２１Ａは共通である。

【0050】

なお、ＮＭＯＳトランジスタ２１Ａは、耐圧保護回路を介してＰＭＯＳトランジスタ１２Ｂのドレインに接続される。

【0051】

また、図２に示す第２アナログ回路２においては、出力回路２Ａは、抵抗Ｒ４，Ｒ５と、コンパレータＣＰと、を有している。抵抗Ｒ４の第１端は、耐圧保護回路を介してＮＭＯＳトランジスタ２２Ａのドレインに接続される。抵抗Ｒ４の第２端は、第１電源電圧ＶＣＣ１の印加端に接続される。

【0052】

抵抗Ｒ５の第１端は、耐圧保護回路を介してＮＭＯＳトランジスタ２３Ａのドレインに接続される。抵抗Ｒ５の第２端は、第１電源電圧ＶＣＣ１の印加端に接続される。

【0053】

抵抗Ｒ４の第１端とＮＭＯＳトランジスタ２２のドレインとが接続されるノードＮＡは、コンパレータＣＰの非反転入力端（＋）に接続される。抵抗Ｒ５の第１端とＮＭＯＳトランジスタ２３のドレインとが接続されるノードＮＢは、コンパレータＣＰの反転入力端（－）に接続される。コンパレータＣＰから出力信号ＯＵＴが出力される。

【0054】

図２に示す比較器３は、カレントミラー３１と、抵抗Ｒ３と、コンパレータ３２と、を有している。カレントミラー３１は、入力側のＰＭＯＳトランジスタ３１Ａと、出力側のＰＭＯＳトランジスタ３１Ｂと、を有している。ＰＭＯＳトランジスタ３１Ａのドレインは、耐圧保護回路を介してＮＭＯＳトランジスタ２１Ｂのドレインに接続される。ＰＭＯＳトランジスタ３１Ａのゲートとドレインは、短絡されている。ＰＭＯＳトランジスタ３１Ａのソースは、第１電源電圧ＶＣＣ１の印加端に接続される。

【0055】

ＰＭＯＳトランジスタ３１Ｂのソースは、第１電源電圧ＶＣＣ１の印加端に接続される。ＰＭＯＳトランジスタ３１Ａのゲートは、ＰＭＯＳトランジスタ３１Ｂのゲートに接続される。ＰＭＯＳトランジスタ３１Ｂのドレインは、抵抗Ｒ３の第１端に接続される。抵抗Ｒ３の第２端は、グランドの印加端に接続される。

【0056】

ＰＭＯＳトランジスタ３１Ｂのドレインと抵抗Ｒ３とが接続されるノードＮ３１は、コンパレータ３２の非反転入力端（＋）に接続される。コンパレータ３２の反転入力端（－）は、基準電圧ＲＥＦの印加端に接続される。

【0057】

スイッチＳＷは、ＰＭＯＳトランジスタＰＭ１と、ＰＭＯＳトランジスタＰＭ２と、を有している。ＰＭＯＳトランジスタＰＭ１のドレインは、抵抗Ｒ４の第１端に接続される。ＰＭＯＳトランジスタＰＭ１のソースは、抵抗Ｒ４の第２端に接続される。ＰＭＯＳトランジスタＰＭ２のドレインは、抵抗Ｒ５の第１端に接続される。ＰＭＯＳトランジスタＰＭ２のソースは、抵抗Ｒ５の第２端に接続される。ＰＭＯＳトランジスタＰＭ１のゲートとＰＭＯＳトランジスタＰＭ２のゲートは、コンパレータ３２の出力端に接続される。

【0058】

図２に示す第１アナログ回路１においては、ＮＭＯＳトランジスタ１１Ａに流れる電流Ｉ１１がカレントミラー１１によりミラーリングされてＮＭＯＳトランジスタ１１Ｂに流れる電流Ｉ１２となる。電流Ｉ１２は、カレントミラー１２によりミラーリングされて出力電流Ｉｏｕｔとなり、第２アナログ回路２に伝達される。

【0059】

図２に示す第２アナログ回路２においては、メモリ素子としてのＮＭＯＳトランジスタ２２Ａ，２３Ａのうち一方は、素子状態が変異されている（。ＮＭＯＳトランジスタ２２Ａ，２３Ａの素子状態の変異とは、例えばゲートの破壊、ゲートへの電荷の注入、または窒化膜への電子の注入、によりＮＭＯＳトランジスタ２２Ａ，２３Ａの閾値電圧が高くなることを指す。これにより、素子状態が変異されたＮＭＯＳトランジスタは、他方のＮＭＯＳトランジスタよりも閾値電圧が高い。

【0060】

例えば、ＮＭＯＳトランジスタ２３Ａの素子状態が変異されており、ＮＭＯＳトランジスタ２３Ａの閾値電圧のほうが高い場合として説明する。ここで、後述する比較器３の動作によりＰＭＯＳトランジスタＰＭ１，ＰＭ２がオフであるとする。すなわち、スイッチＳＷがオフであるとする。この場合、抵抗Ｒ４，Ｒ５が有効となり、出力回路２Ａが有効となる。

【0061】

出力電流Ｉｏｕｔはカレントミラー２２によりミラーリングされてＮＭＯＳトランジスタ２２Ａを流れる電流Ｉ２２となる。すなわち、ＮＭＯＳトランジスタ２２Ａは、オンとされている。これにより、ノードＮＡは、ローレベルとなる。一方、ＮＭＯＳトランジスタ２３Ａはオフであり、ノードＮＢはハイレベルとなる。従って、コンパレータＣＰから出力される出力信号ＯＵＴは、ローレベルとなる。

【0062】

同様に、ＮＭＯＳトランジスタ２２Ａの素子状態が変異されている場合は、ＮＭＯＳトランジスタ２２Ａがオフ、ＮＭＯＳトランジスタ２３Ａがオンとなるので、出力信号ＯＵＴはハイレベルとなる。従って、ＮＭＯＳトランジスタ２２Ａ，２３Ａの組み合わせにより、１ビットの情報を含む出力信号ＯＵＴが出力される。

【0063】

なお、ＮＭＯＳトランジスタ２３ＡがオンとなってＮＭＯＳトランジスタ２３Ａを電流Ｉ２３が流れる場合は、図１に示す構成において、カレントミラー２２は、カレントミラー２３に置き換えられる。

【0064】

また、出力電流Ｉｏｕｔがカレントミラー２１によりミラーリングされて電流Ｉ２１が生成される。比較器３において、電流Ｉ２１は、カレントミラー３１によりミラーリングされて電流Ｉ３１になり、抵抗Ｒ３を流れる。従って、抵抗Ｒ３により電流Ｉ３１は、ノードＮ３１に生じる電圧Ｖ３１にＩ／Ｖ変換される。電圧Ｖ３１は、コンパレータ３２により基準電圧ＲＥＦと比較される。コンパレータ３２から出力される比較信号ＣＭＰのレベルに応じてＰＭＯＳトランジスタＰＭ１，ＰＭ２、すなわちスイッチＳＷのオンオフが切り替えられる。

【0065】

ここで、図２に示すアナログ回路システムＡＳ１の起動時の動作について説明する。第１アナログ回路１が起動されて出力電流Ｉｏｕｔが出力される。出力電流Ｉｏｕｔに基づく電流Ｉ２１が所定量を上回っていない場合、すなわち、電流Ｉ２２またはＩ２３が所定量を上回っていない場合、電圧Ｖ３１は基準電圧ＲＥＦ以下となるため、比較信号ＣＭＰはローレベルとなる。この場合、ＰＭＯＳトランジスタＰＭ１，ＰＭ２、すなわちスイッチＳＷはオンとなり、抵抗Ｒ４，Ｒ５の両端間が短絡される。従って、出力回路２Ａは、無効とされている。

【0066】

そして、電流Ｉ２２またはＩ２３が所定量を上回った場合、すなわち電流Ｉ２１が所定量を上回った場合、電圧Ｖ３１が基準電圧ＲＥＦを上回るため、比較信号ＣＭＰはハイレベルとなる。これにより、スイッチＳＷはオフとされ、抵抗Ｒ４，Ｒ５が有効となり、出力回路２Ａが有効となる。従って、ＮＭＯＳトランジスタ２２Ａ，２３Ａの状態に応じて１ビットの情報を示す出力信号ＯＵＴが出力される。

【0067】

このように図２に示す構成では、カレントミラー２１と比較器３とから構成される検出部ＤＥＴ（図１）により、カレントミラー２２または２３から出力される電流Ｉ２２またはＩ２３が所定量を上回ったことを検出してから、スイッチＳＷがオフに切り替えられ、出力回路２Ａが有効に切り替えられる。すなわち、出力回路２Ａが動作可能状態になっていることを確認してから、出力回路２Ａを有効とするので、正しくない情報を含む出力信号ＯＵＴが出力されることを防ぐことができる。

【0068】

＜１－２．第１実施形態の第２具体例＞
次に、第１実施形態の第２具体例について述べる。図３は、上記第２具体例に係るアナログ回路システムＡＳ１の構成を示す図である。ここでは、図３に示すアナログ回路システムＡＳ１の先述した第１具体例（図２）との相違点について主に説明する。

【0069】

図３に示すアナログ回路システムＡＳ１において第２アナログ回路２は、出力回路２Ａを有し、出力回路２Ａは、ＰＭＯＳトランジスタＰＭ３，ＰＭ４と、インバータＩＶと、を有している。

【0070】

ＰＭＯＳトランジスタＰＭ３のドレインは、耐圧保護回路を介してＮＭＯＳトランジスタ２２Ａのドレインに接続される。ＰＭＯＳトランジスタＰＭ３のソースは、第１電源電圧ＶＣＣ１の印加端に接続される。

【0071】

ＰＭＯＳトランジスタＰＭ４のソースは、第１電源電圧ＶＣＣ１の印加端に接続される。ＰＭＯＳトランジスタＰＭ３のドレインとＮＭＯＳトランジスタ２２Ａのドレインとが接続されるノードＮＡは、ＰＭＯＳトランジスタＰＭ４のゲートに接続される。ＰＭＯＳトランジスタＰＭ４のドレインは、耐圧保護回路を介してＮＭＯＳトランジスタ２３Ａのドレインに接続される。ＰＭＯＳトランジスタＰＭ４のドレインとＮＭＯＳトランジスタ２３Ａのドレインとが接続されるノードＮＢは、ＰＭＯＳトランジスタＰＭ３のゲートに接続される。

【0072】

ノードＮＢとＮＭＯＳトランジスタ２３Ａのドレインとが接続されるノードＮＣは、インバータＩＶの入力端に接続される。インバータＩＶの出力端から出力信号ＯＵＴが出力される。

【0073】

スイッチＳＷは、ＰＭＯＳトランジスタＰＭ１，ＰＭ２を有する。ＰＭＯＳトランジスタＰＭ１のソースは、第１電源電圧ＶＣＣ１の印加端に接続される。ＰＭＯＳトランジスタＰＭ１のドレインは、ＰＭＯＳトランジスタＰＭ３のゲートに接続される。ＰＭＯＳトランジスタＰＭ２のソースは、第１電源電圧ＶＣＣ１の印加端に接続される。ＰＭＯＳトランジスタＰＭ２のドレインは、ＰＭＯＳトランジスタＰＭ４のゲートに接続される。ＰＭＯＳトランジスタＰＭ１のゲートとＰＭＯＳトランジスタＰＭ２のゲートは、コンパレータ３２の出力端に接続される。

【0074】

ここで、比較信号ＣＭＰがハイレベルであり、ＰＭＯＳトランジスタＰＭ１，ＰＭ２、すなわちスイッチＳＷがオフであり、ＰＭＯＳトランジスタＰＭ３，ＰＭ４が有効であるとする。メモリ素子としてのＮＭＯＳトランジスタ２２Ａ，２３Ａのうち例えばＮＭＯＳトランジスタ２３Ａの素子状態が変異されている場合、ＮＭＯＳトランジスタ２２ＡがオンとなってＮＭＯＳトランジスタ２２Ａに電流Ｉ２２が流れる。これにより、ノードＮＡはローレベルであり、ＰＭＯＳトランジスタＰＭ４はオンとなる。

【0075】

ＮＭＯＳトランジスタ２３Ａはオフであるため、ノードＮＢ，ＮＣは、ハイレベルとなる。これにより、ＰＭＯＳトランジスタＰＭ３はオフとなり、ノードＮＡは、ローレベルを維持される。ノードＮＣがハイレベルであるため、インバータＩＶにより出力信号ＯＵＴはローレベルとなる。

【0076】

一方、ＮＭＯＳトランジスタ２２Ａの素子状態が変異されている場合は、ＮＭＯＳトランジスタ２３Ａがオンとなり、ノードＮＢ，ＮＣがローレベル、ＰＭＯＳトランジスタＰＭ３はオン、ノードＮＡはハイレベル、ＰＭＯＳトランジスタＰＭ４はオフとなる。出力信号ＯＵＴは、ハイレベルとなる。

【0077】

このように、ＮＭＯＳトランジスタ２２Ａ，２３Ａの組み合わせにより、１ビットの情報を含む出力信号ＯＵＴが出力される。

【0078】

そして、図３に示す構成において、第１アナログ回路１が起動された場合、電流Ｉ２２またはＩ２３が所定量以下である場合は、比較信号ＣＭＰがローレベルであり、ＰＭＯＳトランジスタＰＭ１，ＰＭ２、すなわちスイッチＳＷがオンとなり、ＰＭＯＳトランジスタＰＭ３，ＰＭ４のゲート・ソース間が短絡され、ＰＭＯＳトランジスタＰＭ３，ＰＭ４はオフであり、出力回路２Ａは無効である。

【0079】

そして、電流Ｉ２２またはＩ２３が所定量を上回った場合、比較信号ＣＭＰがハイレベルとなり、スイッチＳＷがオフとされ、ＰＭＯＳトランジスタＰＭ３，ＰＭ４が有効となり、出力回路２Ａが有効となる。これにより、ＮＭＯＳトランジスタ２２Ａ，２３Ａの状態に応じて出力信号ＯＵＴが出力される。

【0080】

従って、図３に示す構成であっても、出力回路２Ａが動作可能状態になっていることを確認してから、出力回路２Ａを有効とするので、正しくない情報を含む出力信号ＯＵＴが出力されることを防ぐことができる。

【0081】

なお、インバータＩＶの入力端は、ノードＮＡとＮＭＯＳトランジスタ２２Ａのドレインとが接続されるノードに接続してもよい。また、インバータＩＶは必須ではない。

【0082】

＜２．第２実施形態＞
次に、本発明の第２実施形態について述べる。図４は、本発明の第２実施形態に係るアナログ回路システムＡＳ２の構成を示す図である。図４に示すアナログ回路システムＡＳ２は、複数の第２アナログ回路２を設ける場合に適した構成である。なお、図４においては、便宜上、第２アナログ回路２は１つだけしか示していないが、実際には複数設けられる。

【0083】

図４に示すアナログ回路システムＡＳ２の第１実施形態（図１）との相違点は、第１アナログ回路１から出力される出力電流をＩｏｕｔ１とＩｏｕｔ２に分け、比較器３の前段にカレントミラー４を設けることである。

【0084】

より具体的には、第２アナログ回路２は、カレントミラー２５を有する。カレントミラー２５は、ＮＭＯＳトランジスタ２５Ａ，２５Ｂを有する。カレントミラー２５は、第１実施形態におけるカレントミラー２２に相当する。第１アナログ回路１におけるカレントミラー１２に含まれるＰＭＯＳトランジスタ１２Ｂのドレインは、ＮＭＯＳトランジスタ２５Ａのドレインに接続される。カレントミラー１２から出力される出力電流Ｉｏｕｔ１は、ＮＭＯＳトランジスタ２５Ａに伝達される。

【0085】

出力電流Ｉｏｕｔ１は、カレントミラー２５によりミラーリングされ電流Ｉ２５とされる。電流Ｉ２５は、出力回路２Ａを流れる。

【0086】

一方、カレントミラー４は、ＮＭＯＳトランジスタ４Ａ，４Ｂを有する。第１アナログ回路１は、カレントミラー１２’を有する。カレントミラー１２’は、入力側のＰＭＯＳトランジスタ１２Ａと出力側のＰＭＯＳトランジスタ１２’Ｂを有する。カレントミラー１２、１２’で入力側のＰＭＯＳトランジスタ１２Ａは共通である。

【0087】

ＮＭＯＳトランジスタ４Ａのドレインは、ＰＭＯＳトランジスタ１２’Ｂのドレインに接続される。ＮＭＯＳトランジスタ４Ａのゲートとドレインは、短絡されている。ＮＭＯＳトランジスタ４Ａ，４Ｂのソースは、グランドの印加端に接続される。ＮＭＯＳトランジスタ４Ａのゲートは、ＮＭＯＳトランジスタ４Ｂのゲートに接続される。ＮＭＯＳトランジスタ４Ｂのドレインは、比較器３に接続される。

【0088】

カレントミラー１２’から出力される出力電流Ｉｏｕｔ２は、ＮＭＯＳトランジスタ４Ａに伝達される。出力電流Ｉｏｕｔ２は、カレントミラー４によりミラーリングされ電流Ｉ４１とされる。電流Ｉ４１は、比較器３を流れる。

【0089】

比較器３は、電流Ｉ４１を所定量と比較して、比較結果として比較信号ＣＭＰを出力する。すなわち、比較器３は、電流Ｉ４１が上記所定量を上回っているかを判定する。

【0090】

電流Ｉ４１の所定量は、電流Ｉ２５の所定量に対応する。すなわち、カレントミラー４と比較器３とから構成される検出部ＤＥＴは、カレントミラー２５から出力される電流Ｉ２５が所定量を上回っているかを検出する回路である。なお、電流Ｉ４１の所定量と電流Ｉ２５の所定量とは、同じであっても、異なっていてもよい。

【0091】

比較器３により電流Ｉ４１が所定量を上回っていることを判定されると、すなわち、検出部ＤＥＴにより電流Ｉ２５が所定量を上回っていることを検出されると、比較器３からその旨を示す検出信号として比較信号ＣＭＰがスイッチＳＷに出力される。すると、出力回路２Ａを無効から有効に切り替えるべく、スイッチＳＷはオンオフを切り替えられる。例えば、スイッチＳＷがオフに切り替わることで、出力回路２Ａが有効に切り替わる。

【0092】

このように、本実施形態のアナログ回路システムＡＳ２では、起動時において、カレントミラー２５から出力されて出力回路２２Ａに供給される電流Ｉ２５が所定量を上回っているかを検出部ＤＥＴにより検出する。電流Ｉ２５が所定量を上回っている状態は、出力回路２Ａの動作可能状態に相当するため、検出部ＤＥＴにより出力回路２Ａが動作可能状態になっているかを検出できる。そして、動作可能状態を検出してから、スイッチＳＷが切り替えられて、出力回路２Ａが有効に切り替えられるため、正しくない情報を含む出力信号ＯＵＴが出力されることを防ぐことができる。従って、本実施形態では、第２アナログ回路２の正常な起動をより確実に行うことができる。

【0093】

特に本実施形態では、第２アナログ回路２を複数設ける場合に適している。図４においては、複数の第２アナログ回路２のそれぞれについてスイッチＳＷおよび出力電流Ｉｏｕｔ１の伝達経路を設ける。図４の第１アナログ回路１においては、入力側のＰＭＯＳトランジスタ１２Ａは共通として、出力電流Ｉｏｕｔ１の伝達経路の数にあわせて出力側のＰＭＯＳトランジスタを設ける。また、共通の１つの比較器３からそれぞれのスイッチＳＷを制御する。

【0094】

これにより、複数の第２アナログ回路２を設ける場合でも、比較器３およびカレントミラー４は１つだけで済むので、回路面積の増加を回避できる。なお、単数の第２アナログ回路２を設ける場合は、第１実施形態のほうが使用する素子の数を削減できる。

【0095】

＜２－１．第２実施形態の第１具体例＞
図５は、第２実施形態の第１具体例に係るアナログ回路システムＡＳ２の構成を示す図である。

【0096】

図５に示す構成においては、第１アナログ回路１は、第１実施形態の第１具体例（図２）に示す第１アナログ回路１における抵抗Ｒ１，Ｒ２およびカレントミラー１１の構成と同様の構成をカレントミラー１２，１２’の前段に有する。

【0097】

また、図５に示す構成においては、第２アナログ回路２は、第１実施形態の第１具体例（図２）に示す第２アナログ回路２におけるカレントミラー２２，２３、抵抗Ｒ４，Ｒ５、およびコンパレータＣＰの構成と同様の構成を有する。なお、図５に示す第２アナログ回路２においては、カレントミラー２５がカレントミラー２２に、カレントミラー２６がカレントミラー２３に相当する。カレントミラー２６は、出力側にＮＭＯＳトランジスタ２６Ａを有する。

【0098】

また、図５に示す構成においては、スイッチＳＷおよび比較器３の構成は、第１実施形態の第１具体例（図２）と同様である。

【0099】

このような図５に示す構成の第２アナログ回路２においては、第１アナログ回路１から出力される出力電流Ｉｏｕｔ１がカレントミラー２５または２６によりミラーリングされて電流Ｉ２５またはＩ２６となる。

【0100】

第１アナログ回路１の起動時には、電流Ｉ２５またはＩ２６が所定量を上回ったかが、比較器３において電流Ｉ４１をＩ／Ｖ変換して得られる電圧Ｖ３１により検出される。電流Ｉ２５またはＩ２６が所定量を上回ったことが検出された場合、比較信号ＣＭＰがハイレベルとなり、スイッチＳＷはオフとなる。これにより、出力回路２Ａ（抵抗Ｒ４，Ｒ５）が有効となり、ＮＭＯＳトランジスタ２５Ｂ，２６Ａの状態に応じて１ビットの情報を含んだ出力信号ＯＵＴが出力される。

【0101】

このような図５に示す構成は、複数の第２アナログ回路２を設けて複数ビットのＯＴＰ回路を構成する場合に適している。より具体的には、第２アナログ回路２を多数ビット分設けた場合でも、比較器３は１つで済むので、シンプルな構成と省面積化を実現できる。

【0102】

＜２－２．第２実施形態の第２具体例＞
図６は、第２実施形態の第２具体例に係るアナログ回路システムＡＳ２の構成を示す図である。

【0103】

図６に示す構成の第２実施形態の第１具体例（図５）との相違点は、第２アナログ回路２およびスイッチＳＷの構成である。

【0104】

図６に示す第２アナログ回路２は、第１実施形態の第２具体例（図３）に示す第２アナログ回路２におけるカレントミラー２２，２３、ＰＭＯＳトランジスタＰＭ３，ＰＭ４、およびインバータＩＶの構成と同様の構成を有する。なお、図６に示す第２アナログ回路２においては、カレントミラー２５がカレントミラー２２に、カレントミラー２６がカレントミラー２３に相当する。

【0105】

図６に示すスイッチＳＷの構成は、第１実施形態の第２具体例（図３）と同様である。

【0106】

このような図６に示す構成においても、第２実施形態の第１具体例と同様に、第１アナログ回路１の起動時に電流Ｉ２５またはＩ２６が所定量を上回ったことが比較器３により検出されると、スイッチＳＷがオフとなり、出力回路２Ａ（ＰＭＯＳトランジスタＰＭ３，ＰＭ４）が有効となる。これにより、ＮＭＯＳトランジスタ２５Ｂ，２６Ａの状態に応じて１ビットの情報を含んだ出力信号ＯＵＴが出力される。

【0107】

このような図６に示す構成も、第２実施形態の第１具体例と同様に、複数の第２アナログ回路２を設けて複数ビットのＯＴＰ回路を構成する場合に適している。

【0108】

＜２－３．第２実施形態の第３具体例＞
図７は、第２実施形態の第３具体例に係るアナログ回路システムＡＳ２の構成を示す図である。

【0109】

図７に示す構成の第２実施形態の第２具体例（図６）との相違点は、第１アナログ回路１および第２アナログ回路２の構成である。

【0110】

図７に示す第２アナログ回路２においては、第２実施形態の第２具体例（図６）におけるカレントミラー２５，２６の共通である入力側のＮＭＯＳトランジスタ２５Ａを、ＮＭＯＳトランジスタ２５ＡとＮＭＯＳトランジスタ２６Ｂに分けている。すなわち、カレントミラー２５は、入力側のＮＭＯＳトランジスタ２５Ａと出力側のＮＭＯＳトランジスタ２５Ｂを有しており、カレントミラー２６は、入力側のＮＭＯＳトランジスタ２６Ｂと出力側のＮＭＯＳトランジスタ２６Ａを有している。

【0111】

これに伴い、図７に示す第１アナログ回路１では、ＮＭＯＳトランジスタ２５Ａに対応してカレントミラー１２における出力側のＰＭＯＳトランジスタ１２Ｂを設け、ＮＭＯＳトランジスタ２６Ｂに対応してカレントミラー１２’ ’における出力側のＰＭＯＳトランジスタ１２’ ’Ｂを設けている。カレントミラー１２、１２’、１２’ ’における入力側のＰＭＯＳトランジスタは、共通のＰＭＯＳトランジスタ１２Ａである。

【0112】

＜３．第３実施形態＞
図８は、第３実施形態に係るアナログ回路システムＡＳ３の構成を示す図である。図８に示す構成の第１実施形態（図１）との相違点は、抵抗Ｒ２１とスイッチＳＷである。

【0113】

図８に示す第２アナログ回路２においては、カレントミラー２１における出力側のＮＭＯＳトランジスタ２１Ｂのドレインが抵抗Ｒ２１の第１端に接続される。抵抗Ｒ２１の第２端は、第１電源電圧ＶＣＣ１の印加端に接続される。スイッチＳＷは、ＰＭＯＳトランジスタにより構成される。スイッチＳＷのゲートは、抵抗Ｒ２１の第１端に接続される。スイッチＳＷのソースは、抵抗Ｒ２１の第２端に接続される。スイッチＳＷのドレインは、出力回路２Ａに接続される。

【0114】

このような構成により、第１アナログ回路１の起動時にカレントミラー２２から出力される電流Ｉ２２が所定量を上回った場合、カレントミラー２１から出力される電流Ｉ２１が所定量を上回る。電流Ｉ２１は抵抗Ｒ２１を流れるので、抵抗Ｒ２１の両端間に電流Ｉ２１に応じた電圧が発生し、当該電圧がスイッチＳＷのゲート・ソース間に印加される。これにより、スイッチＳＷがオンとなり、出力回路２Ａが起動される。

【0115】

すなわち、図８に示す構成では、カレントミラー２１と抵抗Ｒ２１とから構成される検出部ＤＥＴにより電流Ｉ２２が所定量を上回ったかを検出可能である。そして、電流Ｉ２２が所定量を上回ったことが検出された場合に、スイッチＳＷをオンとして出力回路２Ａを有効とするため、正しくない情報が含まれる出力信号ＯＵＴが出力されることを防ぐことができる。

【0116】

＜４．その他＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味および範囲内に属する全ての変更が含まれると理解されるべきである。

【産業上の利用可能性】

【0117】

本開示は、例えば、メモリ回路を含むアナログ回路システムに利用することが可能である。

【符号の説明】

【0118】

１ 第１アナログ回路
２ 第２アナログ回路
２Ａ 出力回路
３ 比較器
４ カレントミラー
１０ 第１アナログ回路
１１ カレントミラー
１２ カレントミラー
２０ 第２アナログ回路
２１ カレントミラー
２２ カレントミラー
２３ カレントミラー
２５ カレントミラー
２６ カレントミラー
３０ 制御ロジック部
３１ カレントミラー
３２ コンパレータ
３５ 遅延回路
ＡＳ１ アナログ回路システム
ＡＳ１０ アナログ回路システム
ＡＳ２ アナログ回路システム
ＡＳ３ アナログ回路システム
ＣＰ コンパレータ
ＤＥＴ 検出部
ＩＶ インバータ
ＳＷ スイッチ
ＳＷ１０ スイッチ
ＳＷ２０ スイッチ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】