特開 2022-156260 発振回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022156260

(43)【公開日】2022-10-14

(54)【発明の名称】発振回路

(51)【国際特許分類】

   H03K 3/011 20060101AFI20221006BHJP

   H03K 3/02 20060101ALI20221006BHJP

【ＦＩ】

H03K3/011

H03K3/02 S

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2021059854

(22)【出願日】2021-03-31

(71)【出願人】

【識別番号】320012037

【氏名又は名称】ラピステクノロジー株式会社

(74)【代理人】

【識別番号】110001025

【氏名又は名称】弁理士法人レクスト国際特許事務所

(72)【発明者】

【氏名】佐々木 征一郎

【テーマコード（参考）】

5J300

【Ｆターム（参考）】

5J300AA02

5J300BB01

5J300DD02

5J300DD05

5J300DD15

5J300FF04

(57)【要約】

【課題】発振周波数の電源電圧依存を抑えることが可能な発振回路を提供する。
【解決手段】定電流源を介して電源電圧の供給を受け、入力電位と閾値との比較結果を示す第１信号を出力する第１の電圧比較部と、定電流源を介して電源電圧の供給を受け、入力電位と閾値との比較結果を示す第２信号を出力する第２の電圧比較部と、リセット端子に第１信号、セット端子に第２信号の入力を受け、第１及び第２の発振信号を出力するＲＳフリップフロップ回路と、第１の発振信号に基づいて第１コンデンサを充放電する第１の充放電部と、第２の発振信号に基づいて第２コンデンサを充放電する第２の充放電部と、第２の発振信号に応じてオンオフ制御され第１ノードに所定容量を付加する第１のダミースイッチと、第１の発振信号の信号レベルに応じてオンオフ制御され第２ノードに所定容量を付加する第２のダミースイッチと、を有する。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１の定電流源を介して電源電圧の供給を受け、入力端子に入力される電位が閾値を超えている場合に論理レベル０の第１信号を出力し、入力端子に入力される電位が閾値以下である場合に論理レベル１の第１信号を出力する第１の電圧比較部と、
第２の定電流源を介して電源電圧の供給を受け、入力端子に入力される電位が閾値を超えている場合に論理レベル０の第２信号を出力し、入力端子に入力される電位が閾値以下である場合に論理レベル１の第２信号を出力する第２の電圧比較部と、
リセット端子に前記第１信号の入力を受け、セット端子に前記第２信号の入力を受け、前記第１信号及び前記第２信号に基づいて、第１の発振信号及び前記第１の発振信号を反転した第２の発振信号を出力するＲＳフリップフロップ回路と、
一端が接地電位に接続された第１コンデンサと、
一端が接地電位に接続された第２コンデンサと、
各々のドレイン同士が接続されるとともに第１のノードを介して前記第１コンデンサの他端及び前記第１の電圧比較部の入力端に接続され且つ前記第１の発振信号に応じて相補的にオン及びオフとなる第１導電型の第１トランジスタ及び第２導電型の第２トランジスタを含み、前記第１の発振信号に基づいて前記第１コンデンサを充放電する第１の充放電部と、
各々のドレイン同士が接続されるとともに第２のノードを介して前記第２コンデンサの他端及び前記第２の電圧比較部の入力端に接続され且つ前記第２の発振信号に応じて相補的にオン及びオフとなる第１導電型の第３トランジスタ及び第２導電型の第４トランジスタを含み、前記第２の発振信号に基づいて前記第２コンデンサを充放電する第２の充放電部と、
前記第１のノードに接続され、前記第２の発振信号の信号レベルに応じてオン及びオフに制御され、オン状態時に前記第１ノードに所定容量を付加する第１のダミースイッチと、
前記第２のノードに設けられ前記第１の発振信号の信号レベルに応じてオン及びオフに制御され、オン状態時に前記第２ノードに所定容量を付加する第２のダミースイッチと、
を有することを特徴とする発振回路。

【請求項2】

前記第１のダミースイッチは、ソース及びドレインが互いに接続されるとともに前記第１ノードに接続され、ゲートに前記第２の発振信号の印加を受ける第２導電型のトランジスタから構成され、
前記第２のダミースイッチは、ソース及びドレインが互いに接続されるとともに前記第２ノードに接続され、ゲートに前記第１の発振信号の印加を受ける第２導電型のトランジスタから構成されていることを特徴とする請求項１に記載の発振回路。

【請求項3】

前記第１のダミースイッチは、縦続接続された第２導電型の複数のトランジスタを含み、
前記第２のダミースイッチは、縦続接続された第２導電型の複数のトランジスタを含み、
前記第１のダミースイッチを構成する前記複数のトランジスタの各々は、ソース及びドレインが互いに接続され、ゲートに前記第１の発振信号を反転した信号の印加を選択的に受け、
前記第２のダミースイッチを構成する前記複数のトランジスタの各々は、ソース及びドレインが互いに接続され、ゲートに前記第２の発振信号を反転した信号の印加を選択的に受けることを特徴とする請求項１に記載の発振回路。

【請求項4】

前記第１のダミースイッチを構成する前記複数のトランジスタのいずれかを選択する選択信号と前記第１の発振信号との論理積を前記第１のダミースイッチに供給する第１のＮＡＮＤゲートと、
前記第２のダミースイッチを構成する前記複数のトランジスタのいずれかを選択する選択信号と前記第２の発振信号との論理積を前記第２のダミースイッチに供給する第１のＮＡＮＤゲートと、
を有することを特徴とする請求項３に記載の発振回路。

【請求項5】

前記第１の電圧比較部は、入力端が前記第１ノードに接続され、前記第１ノードの電位と閾値とを比較した比較結果を反転して出力する第１のインバータから構成され、
前記第２の電圧比較部は、入力端が前記第２ノードに接続され、前記第２ノードの電位と閾値とを比較した比較結果を反転して出力する第２のインバータから構成されていることを特徴とする請求項１乃至４のいずれか１に記載の発振回路。

【請求項6】

前記第１の充放電部は、定電流源を介して前記第１トランジスタのソースに電源電圧の印加を受け、前記定電流源からの電流を前記第１ノードを介して前記第１コンデンサに供給することにより前記第１コンデンサを充電し、
前記第２の充放電部は、定電流源を介して前記第３トランジスタのソースに電源電圧の印加を受け、前記定電流源からの電流を前記第２ノードを介して前記第２コンデンサに供給することにより前記第２コンデンサを充電することを特徴とする請求項１乃至５のいずれか１に記載の発振回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、発振回路、特にコンパレータを用いた弛張発振回路に関する。

【背景技術】

【0002】

ＬＳＩに搭載されるクロック発生回路として、キャパシタを充放電することにより発振動作を行う弛張発振回路が用いられている。弛張発振回路では、キャパシタの両端の電圧を基準電圧と比較するコンパレータの製造プロセスや動作時の電源電圧・温度等のばらつきに起因して出力されるクロックの周波数が変動するという問題がある。そこで、周波数が一定のクロックを発生することを目的とした弛張発振回路が提案されている（例えば、特許文献１）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１３－４６３７８号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

上記従来技術の弛張発振回路では、定電流源を用いて電流制限を行うことにより、コンパレータの閾値変動を抑えている。しかしながら、かかる構成ではコンパレータの出力をＨ（ハイレベル）にする際に電流制限が働くため、コンパレータの出力がＨになるまでに時間を要してしまう。その要する時間は電源電圧が高くければ高いほど遅くなり、その結果、コンパレータ及びＲＳラッチの応答遅延によって、発振周波数に電源電圧依存が生じてしまうという問題があった。

【0005】

本発明は上記問題点に鑑みてなされたものであり、発振周波数の電源電圧依存を抑えることが可能な発振回路を提供することを目的とする。

【課題を解決するための手段】

【0006】

本発明に係る発振回路は、第１の定電流源を介して電源電圧の供給を受け、入力端子に入力される電位が閾値を超えている場合に論理レベル０の第１信号を出力し、入力端子に入力される電位が閾値以下である場合に論理レベル１の第１信号を出力する第１の電圧比較部と、第２の定電流源を介して電源電圧の供給を受け、入力端子に入力される電位が閾値を超えている場合に論理レベル０の第２信号を出力し、入力端子に入力される電位が閾値以下である場合に論理レベル１の第２信号を出力する第２の電圧比較部と、リセット端子に前記第１信号の入力を受け、セット端子に前記第２信号の入力を受け、前記第１信号及び前記第２信号に基づいて、第１の発振信号及び前記第１の発振信号を反転した第２の発振信号を出力するＲＳフリップフロップ回路と、一端が接地電位に接続された第１コンデンサと、一端が接地電位に接続された第２コンデンサと、各々のドレイン同士が接続されるとともに第１のノードを介して前記第１コンデンサの他端及び前記第１の電圧比較部の入力端に接続され且つ前記第１の発振信号に応じて相補的にオン及びオフとなる第１導電型の第１トランジスタ及び第２導電型の第２トランジスタを含み、前記第１の発振信号に基づいて前記第１コンデンサを充放電する第１の充放電部と、各々のドレイン同士が接続されるとともに第２のノードを介して前記第２コンデンサの他端及び前記第２の電圧比較部の入力端に接続され且つ前記第２の発振信号に応じて相補的にオン及びオフとなる第１導電型の第３トランジスタ及び第２導電型の第４トランジスタを含み、前記第２の発振信号に基づいて前記第２コンデンサを充放電する第２の充放電部と、前記第１のノードに接続され、前記第２の発振信号の信号レベルに応じてオン及びオフに制御され、オン状態時に前記第１ノードに所定容量を付加する第１のダミースイッチと、前記第２のノードに設けられ前記第１の発振信号の信号レベルに応じてオン及びオフに制御され、オン状態時に前記第２ノードに所定容量を付加する第２のダミースイッチと、を有することを特徴とする。

【発明の効果】

【0007】

本発明に係る発振回路によれば、発振周波数の電源電圧依存を抑えることが可能となる。

【図面の簡単な説明】

【0008】

【図1】本発明の実施例１に係る発振回路の構成を示す回路図である。

【図2】ＲＳフリップフロップ回路の真理値表を示す図である。

【図3】実施例１の発振回路における各信号及び電位の変化を示すタイムチャートである。

【図4】本発明の実施例２に係る発振回路の構成を示す回路図である。

【図5】実施例２の発振回路における可変容量部の構成を示す図である。

【発明を実施するための形態】

【0009】

以下に本発明の好適な実施例を詳細に説明する。なお、以下の各実施例における説明及び添付図面においては、実質的に同一または等価な部分には同一の参照符号を付している。

【実施例0010】

図１は、本発明の実施例１に係る発振回路１００の構成を示す回路図である。発振回路１００は、ＲＳフリップフロップ回路１０、第１インバータＩＮＶ１Ａ、第２インバータＩＮＶ１Ｂ、第１コンデンサＣ１Ａ、第２コンデンサＣ１Ｂ、定電流源Ｉ１Ａ、定電流源Ｉ２Ａ、定電流源Ｉ１Ｂ、定電流源Ｉ２Ｂ、トランジスタＭＰ１Ａ、トランジスタＭＮ１Ａ、トランジスタＭＰ１Ｂ、トランジスタＭＮ１Ｂ、ダミースイッチＭＮ２Ａ及びダミースイッチＭＮ２Ｂを含む。

【0011】

ＲＳフリップフロップ回路１０は、リセット端子ＲにインバータＩＮＶ１Ａの出力信号、セット端子ＳにインバータＩＮＶ１Ｂの出力信号の入力をそれぞれ受け、出力端子Ｑ及び出力端子ＱＢから信号を出力する。出力端子ＱＢの出力は、発振信号ｆｏｕｔとして発振回路１００の外部に出力される。発振信号ｆｏｕｔは、信号レベルが論理レベル０及び論理レベル１に変化する２値の信号である。出力端子Ｑからの出力信号は、発振信号ｆｏｕｔは逆相で論理レベル０及び論理レベル１に変化する信号（すなわち、発振信号ｆｏｕｔを反転した信号レベルを有する信号）である。

【0012】

図２は、ＲＳフリップフロップ回路１０の真理値表を示すテーブルである。セット端子Ｓ及びリセット端子Ｒの入力がともに論理レベル０である場合、出力端子Ｑ及び出力端子ＱＢの出力は現在の状態に維持される。セット端子Ｓの入力が論理レベル０、リセット端子Ｒの入力が論理レベル１である場合、出力端子Ｑからは論理レベル０、出力端子ＱＢからは論理レベル１の信号が出力される。セット端子Ｓの入力が論理レベル１、リセット端子Ｒの入力が論理レベル０である場合、出力端子Ｑからは論理レベル１、出力端子ＱＢからは論理レベル０の信号が出力される。

【0013】

再び図１を参照すると、第１インバータＩＮＶ１Ａは、入力端がノードｎ１Ａに接続され、出力端がＲＳフリップフロップ回路１０のリセット端子Ｒに接続されている。第１インバータＩＮＶ１Ａは、コンパレータとしての機能を有し、入力信号の電位レベル、すなわちノードｎ１Ａの電位ＶＣ１Ａが閾値Ｔｈを超えると、入力信号を反転した反転信号を出力する。出力された信号は、リセット信号としてＲＳフリップフロップ回路１０のリセット端子Ｒに入力される。

【0014】

第１インバータＩＮＶ１Ａは、定電流源Ｉ２Ａを介して電源電圧ＶＤＤの供給を受けて動作を行う。電源電圧ＶＤＤの供給ラインに定電流源Ｉ２Ａが挿入されているため、電源電圧ＶＤＤの供給に電流制限がなされる。これにより、電源電圧ＶＤＤの変動による閾値Ｔｈの変動が抑制されている。

【0015】

第２インバータＩＮＶ１Ｂは、入力端がノードｎ１Ｂに接続され、出力端がＲＳフリップフロップ回路１０のセット端子Ｓに接続されている。第２インバータＩＮＶ１Ｂは、コンパレータとしての機能を有し、入力信号の電位レベル、すなわちノードｎ１Ｂの電位ＶＣ１Ｂが閾値Ｔｈを超えると、入力信号を反転した反転信号を出力する。出力された信号は、セット信号としてＲＳフリップフロップ回路１０のセット端子Ｓに入力される。

【0016】

第２インバータＩＮＶ１Ｂは、定電流源Ｉ２Ｂを介して電源電圧ＶＤＤの供給を受けて動作を行う。電源電圧ＶＤＤの供給ラインに定電流源Ｉ２Ｂが挿入されているため、電源電圧ＶＤＤの供給に電流制限がなされる。これにより、電源電圧ＶＤＤの変動による閾値Ｔｈの変動が抑制されている。

【0017】

トランジスタＭＰ１Ａ及びトランジスタＭＮ１Ａは、コンデンサＣ１Ａを充放電する充放電部１１を構成するトランジスタ対である。トランジスタＭＰ１Ａは、Ｐチャネル型ＭＯＳＦＥＴから構成されている。トランジスタＭＮ１Ａは、Ｎチャネル型ＭＯＳＦＥＴから構成されている。トランジスタＭＰ１Ａ及びトランジスタＭＮ１Ａは、ＣＭＯＳスイッチの構成を有し、相補的にオン及びオフとなるように制御される。

【0018】

トランジスタＭＰ１Ａのソースには、定電流源Ｉ１Ａを介して電源電圧ＶＤＤが供給される。トランジスタＭＮ１Ａのソースには、接地電位が供給される。トランジスタＭＰ１Ａのドレイン及びトランジスタＭＮ１Ａのドレインは、互いに接続されている。

【0019】

トランジスタＭＰ１Ａ及びトランジスタＭＮ１Ａの各々のゲートは、互いに接続されるとともに、ＲＳフリップフロップ回路１０の出力端子ＱＢから出力された発振信号ｆｏｕｔの印加を受ける。発振信号ｆｏｕｔが論理レベル０（すなわち、Ｌレベル）の場合、トランジスタＭＰ１Ａはオン、トランジスタＭＮ１Ａはオフとなる。一方、発振信号ｆｏｕｔが論理レベル１（すなわち、Ｈレベル）の場合、トランジスタＭＰ１Ａはオフ、トランジスタＭＮ１Ａはオンとなる。

【0020】

トランジスタＭＰ１Ｂ及びトランジスタＭＮ１Ｂは、コンデンサＣ１Ｂを充放電する充放電部１２を構成するトランジスタ対である。トランジスタＭＰ１Ｂは、Ｐチャネル型ＭＯＳＦＥＴから構成されている。トランジスタＭＮ１Ｂは、Ｎチャネル型ＭＯＳＦＥＴから構成されている。トランジスタＭＰ１Ｂ及びトランジスタＭＮ１Ｂは、ＣＭＯＳスイッチの構成を有し、相補的にオン及びオフとなるように制御される。

【0021】

トランジスタＭＰ１Ｂのソースには、定電流源Ｉ１Ｂを介して電源電圧ＶＤＤが供給される。トランジスタＭＮ１Ｂのソースには、接地電位が供給される。トランジスタＭＰ１Ｂのドレイン及びトランジスタＭＮ１Ｂのドレインは、互いに接続されている。

【0022】

トランジスタＭＰ１Ｂ及びトランジスタＭＮ１Ｂの各々のゲートは、互いに接続されるとともに、ＲＳフリップフロップ回路１０の出力端子Ｑから出力された信号の印加を受ける。出力端子Ｑからの出力信号が論理レベル０（すなわち、Ｌレベル）の場合、トランジスタＭＰ１Ｂはオン、トランジスタＭＮ１Ｂはオフとなる。一方、出力端子Ｑからの出力信号が論理レベル１（すなわち、Ｈレベル）の場合、トランジスタＭＰ１Ｂはオフ、トランジスタＭＮ１Ｂはオンとなる。

【0023】

コンデンサＣ１Ａは、一端がノードｎ１Ａに接続され、他端が接地されている。コンデンサＣ１Ａは、トランジスタＭＰ１Ａ及びトランジスタＭＮ１ＡからなるＣＭＯＳスイッチのオン及びオフにより充放電される。トランジスタＭＰ１Ａがオン、トランジスタＭＮ１Ａがオフの状態において、定電流源Ｉ１Ａからの定電流がノードｎ１Ａを介してコンデンサＣ１Ａに供給されることにより、コンデンサＣ１Ａが充電される。トランジスタＭＰ１Ａがオフ、トランジスタＭＮ１Ａがオンの状態では、接地ラインを介してコンデンサＣ１Ａが放電される。コンデンサＣ１Ａが充電されることによりノードｎ１Ａの電位が上昇し、コンデンサＣ１Ａが放電されることによりノードｎ１Ａの電位が低下する。

【0024】

コンデンサＣ１Ｂは、一端がノードｎ１Ｂに接続され、他端が接地されている。コンデンサＣ１Ｂは、トランジスタＭＰ１Ｂ及びトランジスタＭＮ１ＢからなるＣＭＯＳスイッチのオン及びオフにより充放電される。トランジスタＭＰ１Ｂがオン、トランジスタＭＮ１Ｂがオフの状態において、定電流源Ｉ１Ｂからの定電流がノードｎ１Ｂを介してコンデンサＣ１Ｂに供給されることにより、コンデンサＣ１Ｂが充電される。トランジスタＭＰ１Ｂがオフ、トランジスタＭＮ１Ｂがオンの状態では、接地ラインを介してコンデンサＣ１Ｂが放電される。コンデンサＣ１Ｂが充電されることによりノードｎ１Ｂの電位が上昇し、コンデンサＣ１Ｂが放電されることによりノードｎ１Ｂの電位が低下する。

【0025】

ダミースイッチＭＮ２Ａは、ソース及びドレインが互いに接続されたＮチャネル型ＭＯＳＦＥＴから構成されている。ダミースイッチＭＮ２Ａのソース及びドレインは、トランジスタＭＰ１Ａ及びＭＮ１Ａの各々のドレインに接続されるとともに、ノードｎ１Ａに接続されている。ダミースイッチＭＮ２Ａのゲートは、トランジスタＭＰ１Ｂ及びＭＮ１ＢのゲートとともにＲＳフリップフロップ回路１０の出力端子Ｑに接続され、出力端子Ｑからの出力信号の印加を受ける。

【0026】

ダミースイッチＭＮ２Ａは、ＲＳフリップフロップ回路１０の出力端子Ｑからの出力信号が論理レベル１の場合にはオンとなり、出力端子Ｑからの出力信号が論理レベル０の場合にはオフとなる。出力端子Ｑからの出力信号は出力端子ＱＢからの発振信号ｆｏｕｔと逆相の信号であるため、ダミースイッチＭＮ２Ａは、発振信号ｆｏｕｔの印加を受けるトランジスタＭＮ１Ａとは逆相でオン及びオフに制御される。

【0027】

ダミースイッチＭＮ２Ａがオンになると、ダミースイッチＭＮ２Ａを構成するトランジスタの容量がノードｎ１Ａに付加された状態となる。これにより、その容量分の電圧が上乗せされた状態から、コンデンサＣ１Ａの充電に応じたノードｎ１Ａの電位ＶＣ１Ａの上昇が開始する。

【0028】

ダミースイッチＭＮ２Ｂは、ソース及びドレインが互いに接続されたＮチャネル型ＭＯＳＦＥＴから構成されている。ダミースイッチＭＮ２Ｂのソース及びドレインは、トランジスタＭＰ１Ｂ及びＭＮ１Ｂの各々のドレインに接続されるとともに、ノードｎ１Ｂに接続されている。ダミースイッチＭＮ２Ｂのゲートは、トランジスタＭＰ１Ａ及びＭＮ１ＡのゲートとともにＲＳフリップフロップ回路１０の出力端子ＱＢに接続され、発振信号ｆｏｕｔの印加を受ける。

【0029】

ダミースイッチＭＮ２Ｂは、発振信号ｆｏｕｔが論理レベル１の場合にはオンとなり、発振信号ｆｏｕｔが論理レベル０の場合にはオフとなる。発振信号ｆｏｕｔは出力端子Ｑからの出力信号と逆相の信号であるため、ダミースイッチＭＮ２Ｂは、出力端子Ｑからの出力信号の印加を受けるトランジスタＭＮ１Ｂとは逆相でオン及びオフに制御される。

【0030】

ダミースイッチＭＮ２Ｂがオンになると、ダミースイッチＭＮ２Ｂを構成するトランジスタの容量がノードｎ１Ｂに付加された状態となる。これにより、その容量分の電圧が上乗せされた状態から、コンデンサＣ１Ｂの充電に応じたノードｎ１Ｂの電位ＶＣ１Ｂの上昇が開始する。

【0031】

次に、本実施例の発振回路１００の動作について説明する。

【0032】

図３は、発振信号ｆｏｕｔの信号レベルの変化とノードｎ１Ａの電位ＶＣ１Ａの電圧レベルの変化との関係を示すタイムチャートである。

【0033】

発振信号ｆｏｕｔが論理レベル１である期間Ｔ１において、トランジスタＭＰ１Ａはオフ、トランジスタＭＮ１Ａはオンとなる。トランジスタＭＮ１Ａがオンであるため、コンデンサＣ１Ａは放電され、リセット状態となる。ノードｎ１Ａの電位ＶＣ１Ａは、これに応じて接地電位レベル（すなわち、Ｌレベル）となる。

【0034】

発振信号ｆｏｕｔが論理レベル０になると、トランジスタＭＰ１Ａはオンとなり、トランジスタＭＮ１Ａはオフとなる。これにより、定電流源Ｉ１Ａからの電流Ｉ１がトランジスタＭＰ１Ａ及びノードｎ１Ａを介してコンデンサＣ１Ａに供給され、コンデンサＣ１Ａの充電が開始される。

【0035】

その際、出力端子Ｑからの出力信号は論理レベル１となり、ダミースイッチＭＮ２Ａに印加される。ダミースイッチＭＮ２Ａはオンとなり、ダミースイッチＭＮ２Ａの容量分の電圧がノードｎ１Ａの電位ＶＣ１Ａに加算される。したがって、図３に示す期間Ｔ２において、ノードｎ１Ａの電位ＶＣ１Ａは、設定電位よりもダミースイッチＭＮ２Ａの容量分の電圧（図中、ΔＶとして示す）だけ高い状態を初期状態として、コンデンサＣ１Ａの充電に応じて電圧レベルが上昇する。

【0036】

ノードｎ１Ａの電位ＶＣ１Ａの電圧レベルが閾値Ｔｈを超えると、インバータＩＮＶ１Ａは論理レベル０の信号を出力する。ＲＳフリップフロップ回路１０のリセット端子Ｒには、論理レベル０の信号が供給される。

【0037】

一方、トランジスタＭＰ１Ｂ、トランジスタＭＮ１Ｂ及びダミースイッチＭＮ２Ｂは、上記のトランジスタＭＰ１Ａ、トランジスタＭＮ１Ａ及びダミースイッチＭＮ２Ａの動作とは逆相（換言すると、半相遅れ）の動作でそれぞれオン及びオフとなる。これにより、コンデンサＣ１Ｂが放電されてノードｎ１Ｂの電位ＶＣ１ＢはＬレベルとなり、インバータＩＮＶ１Ｂは論理レベル１の信号を出力する。ＲＳフリップフロップ回路１０のセット端子Ｓには、論理レベル１ｎ信号が供給される。ＲＳフリップフロップ回路１０は、論理レベル１の発振信号ｆｏｕｔを出力する。

【0038】

このように、本実施例の発振回路１００では、ダミースイッチＭＮ２ＡをトランジスタＭＮ１Ａと逆相でオン及びオフに制御することによって生じる所謂チャージインジェクション効果により、ノードｎ１Ａの電位ＶＣ１Ａの電圧上昇時（充電時）の初期値ΔＶが高くなる。

【0039】

この初期値ΔＶは、電源電圧ＶＤＤの電圧値に比例して大きくなる。このため、電源電圧ＶＤＤの電圧値の大きさが大きいほど、ノードｎ１Ａの電位ＶＣ１ＡがコンパレータＩＮＶ１Ａの閾値Ｔｈを超えるまでに要する時間（以下、電圧上昇時間の短縮と称する）が短くなる。

【0040】

本実施例の発振回路１００では、かかる電圧上昇時間の短縮により、コンパレータ及びＲＳフリップフロップ回路の応答遅延を相殺し、発振周波数の電源電圧依存を低減することが出来る。

【0041】

すなわち、電源電圧ＶＤＤの供給ラインに定電流源Ｉ２Ａ及びＩ２Ｂが設けられた構成では、電流制限のためコンパレータＩＮＶ１Ａ及びＩＮＶ１Ｂの出力がＬレベルからＨレベルになるタイミングが遅くなり、コンパレータＩＮＶ１Ａ、ＩＮＶ１Ｂ及びＲＳフリップフロップ回路１０の応答遅延が生じる。そして、電源電圧ＶＤＤの電圧値が大きければ大きいほど、かかる応答遅延の遅延量は大きい。このため、本実施例のようなダミースイッチＭＮ２Ａ及びＭＮ２Ｂを有しない構成では、発振周波数に電源電圧依存が生じる。

【0042】

これに対し、本実施例の発振回路１００では、電位ＶＣ１Ａが閾値Ｔｈを超えるまでに要する時間を短縮することにより、コンパレータ及びＲＳフリップフロップの応答遅延を相殺することができる。また、コンパレータ及びＲＳフリップフロップの応答遅延が電源電圧ＶＤＤに比例するのに対し、電位ＶＣ１Ａが閾値Ｔｈを超えるまでに要する時間は電源電圧ＶＤＤに反比例するため、発振周波数の電源電圧依存を低減することができる。

【0043】

以上のように、本実施例の発振回路１００によれば、発振周波数の電源電圧依存を抑えることが可能となる。

【実施例0044】

次に、本発明の実施例２について説明する。実施例２の発振回路は、ダミースイッチの構成及び動作において実施例１の発振回路と異なる。

【0045】

図４は、本発明の実施例２に係る発振回路２００の構成を示す回路図である。発振回路２００は、ダミースイッチＭＮ３Ａ、ダミースイッチＭＮ３Ｂ、ＮＡＮＤゲート１３及びＮＡＮＤゲート１４を有する。

【0046】

ダミースイッチＭＮ３Ａは、ソース及びドレインが互いに接続された複数のＮチャネル型ＭＯＳＦＥＴから構成されている。当該複数のＮチャネル型ＭＯＳＦＥＴは、ＮＡＮＤゲート１３の出力信号の印加を受け、これに応じてオン及びオフに制御される。

【0047】

図５は、ダミースイッチＭＮ３Ａの構成を示す回路図である。ダミースイッチＭＮ３Ａは、ｎ個のＮチャネル型ＭＯＳＦＥＴであるトランジスタＭＮ３－１、ＭＮ３－２、・・・ＭＮ３－ｎが縦続接続された構成（ｎは、２以上の整数）を有する。トランジスタＭＮ３－１～ＭＮ３－ｎは、各々のゲートにＮＡＮＤゲート１３からの出力信号の印加を受け、選択的にオン及びオフとなるように制御される。

【0048】

再び図４を参照すると、ＮＡＮＤゲート１３は、第１入力端がＲＳフリップフロップ回路１０の出力端子ＱＢに接続され、発振信号ｆｏｕｔの入力を受ける。また、ＮＡＮＤゲート１３の第２入力端には、イネーブル信号ｅｎが入力される。ＮＡＮＤゲート１３は、発振信号ｆｏｕｔとイネーブル信号ｅｎとの否定論理積の信号を出力する。

【0049】

ダミースイッチＭＮ３Ｂは、ダミースイッチＭＮ３Ａと同様の構成を有する。すなわち、ダミースイッチＭＮ３Ｂは、ソース及びドレインが互いに接続された複数のＮチャネル型ＭＯＳＦＥＴから構成され、ＮＡＮＤゲート１４の出力信号の印加を受けに応じてオン及びオフに制御される。

【0050】

ＮＡＮＤゲート１４は、第１入力端がＲＳフリップフロップ回路１０の出力端子ＱＢに接続され、発振信号ｆｏｕｔの入力を受ける。また、ＮＡＮＤゲート１３の第２入力端には、イネーブル信号ｅｎが入力される。ＮＡＮＤゲート１４は、出力端子Ｑからの出力信号とイネーブル信号ｅｎとの否定論理積の信号を出力する。

【0051】

イネーブル信号ｅｎは、ダミースイッチＭＮ３Ａ及びＭＮ３Ｂをそれぞれ構成する複数のトランジスタのうち、ＲＳフリップフロップ回路１０からの信号供給によりオン及びオフの制御の対象とするトランジスタを選択するための選択信号として機能する。

【0052】

例えば、ダミースイッチＭＮ３Ａを構成するトランジスタのうちのトランジスタＭＮ３－１のみを選択するイネーブル信号ｅｎがＮＡＮＤゲート１３に供給されると、ＮＡＮＤゲート１３は、発振信号ｆｏｕｔとは逆相でトランジスタＭＮ３－１をオン及びオフに制御する信号を出力する。当該信号は、トランジスタＭＮ３－１のゲートに供給される。また、ＮＡＮＤゲート１４には同じイネーブル信号ｅｎが供給されるため、ＮＡＮＤゲート１４の出力信号により、ダミーゲートＭＮ３Ｂを構成する複数のトランジスタのうち、トランジスタＭＮ３－１に対応するトランジスタが選択的にオン及びオフに制御される。なお、イネーブル信号ｅｎをＬレベルにすると、ダミースイッチＭＮ３Ａ及びダミースイッチＭＮ３Ｂのゲートは固定され、ノードｎ１Ａ及びノードｎ１Ｂに付加される容量値が固定される。

【0053】

ダミーゲートＭＮ３Ａは、トランジスタＭＮ１Ａと逆相でオン及びオフに制御される。したがって、実施例１と同様、所謂チャージインジェクション効果により、ノードｎ１Ａの電位ＶＣ１Ａの電圧上昇時（充電時）の初期値ΔＶが高くなる。同様に、ダミーゲートＭＮ３ＢはトランジスタＭＮ１Ｂと逆相でオン及びオフに制御され、ノードｎ１Ｂの電位ＶＣ１Ｂの電圧上昇時（充電時）の初期値ΔＶが高くなる。これにより、実施例１と同様、コンパレータ及びＲＳフリップフロップ回路の応答遅延を相殺し、発振周波数の電源電圧依存を低減することが出来る。

【0054】

また、本実施例の発振回路２００では、イネーブル信号ｅｎの供給により、ＲＳフリップフロップ回路１０からの出力信号に応じてオン及ぶオフに制御するトランジスタを選択することが可能である。したがって、本実施例の発振回路２００によれば、電源電圧ＶＤＤの電圧値に応じて、ノードｎ１Ａ及びｎ１Ｂの各々の電圧上昇時の初期値ΔＶを調整することが出来る。例えば、発振回路２００を製品として出荷する際に調整を行うことにより、初期値ΔＶを適切な値に設定し、発振周波数の電源電圧依存の低減を精度よく行うことが可能となる。

【0055】

なお、本発明は上記実施形態に限定されない。例えば、上記実施例では第１インバータＩＮＶ１Ａ及び第２インバータＩＮＶ１Ｂを用いて、ノードｎ１Ａの電位及びノードｎ１Ｂの電位と閾値Ｔｈとを比較し、比較結果に基づいてリセット信号及びセット信号を出力する構成を例として説明した。しかし、第１インバータＩＮＶ１Ａ及び第２インバータＩＮＶ１Ｂの代わりにコンパレータアンプを用いて当該部分を構成してもよい。すなわち、各ノードの電位と閾値とを比較し、閾値を超えている場合には論理レベル０、閾値以下である場合には論理レベル１の信号を出力する電圧比較部として機能するものであればよい。

【0056】

また、上記実施例では、充放電部１１に定電流源Ｉ１Ａを介して電源電圧ＶＤＤが供給され、充放電部１２に定電流源Ｉ１Ｂを介して電源電圧ＶＤＤが供給される場合を例として説明したが、この構成に限られず、充放電部１１及び１２に共通の定電流源を介して電源電圧ＶＤＤが供給される構成としてもよい。

【0057】

また、上記実施例では、ダミースイッチがＮチャネル型ＭＯＳＦＥＴから構成されている場合を例として説明した。しかし、この構成に限られず、ダミースイッチはＰチャネル型ＭＯＳＦＥＴや容量素子から構成されていてもよい。

【0058】

また、上記実施例では、コンデンサＣ１Ａ及びＣ１Ｂが放電された状態をリセット状態としたが、これとは異なり、充電された状態をリセット状態として定電流によりコンデンサＣ１Ａ及びＣ１Ｂを充電する構成としてもよい。

【0059】

また、上記実施例２では、製品の出荷前等に調整を行うことができるとして説明したが、例えば発振信号ｆｏｕｔ及び電源電圧ＶＤＤの変化に基づいてイネーブル信号ｅｎを出力する調整部を発振回路２００の外部に設け、動的に調整を行うことが可能な構成としてもよい。