(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022156563
(43)【公開日】2022-10-14
(54)【発明の名称】情報処理装置及び情報処理方法
(51)【国際特許分類】
G06F 11/34 20060101AFI20221006BHJP
G06F 11/36 20060101ALI20221006BHJP
G06F 12/0897 20160101ALI20221006BHJP
G06F 12/1009 20160101ALI20221006BHJP
G06F 12/1027 20160101ALI20221006BHJP
【ＦＩ】
G06F11/34 176
G06F11/36 120
G06F12/0897 100
G06F12/1009
G06F12/1027
【審査請求】未請求
【請求項の数】6
【出願形態】ＯＬ
(21)【出願番号】P 2021060316
(22)【出願日】2021-03-31
(71)【出願人】
【識別番号】000005223
【氏名又は名称】富士通株式会社
(74)【代理人】
【識別番号】100121083
【弁理士】
【氏名又は名称】青木 宏義
(74)【代理人】
【識別番号】100138391
【弁理士】
【氏名又は名称】天田 昌行
(74)【代理人】
【識別番号】100074099
【弁理士】
【氏名又は名称】大菅 義之
(72)【発明者】
【氏名】中原 汐
(72)【発明者】
【氏名】吉川 隆英
【テーマコード（参考）】
5B042
5B205
【Ｆターム（参考）】
5B042GA33
5B042JJ11
5B042MA05
5B042MA10
5B042MC02
5B042MC03
5B042MC10
5B042MC35
5B205MM01
5B205MM51
5B205NN92
5B205RR04
5B205SS12
5B205UU32
(57)【要約】
【課題】情報の仮想アドレスと関連付けてキャッシュメモリの動作を記録する。
【解決手段】取得部は、プログラムの実行時に、キャッシュメモリにおいて発生したイベントの対象となる対象情報の物理アドレスを取得する。生成部は、対象情報の物理アドレスと対象情報の仮想アドレスとの対応関係を示す対応関係情報を用いて、対象情報の物理アドレスを対象情報の仮想アドレスに変換する。そして、生成部は、対象情報の仮想アドレスを示す仮想アドレス情報とイベントの識別情報とを対応付けたログ情報を生成する。
【選択図】図３
【解決手段】取得部は、プログラムの実行時に、キャッシュメモリにおいて発生したイベントの対象となる対象情報の物理アドレスを取得する。生成部は、対象情報の物理アドレスと対象情報の仮想アドレスとの対応関係を示す対応関係情報を用いて、対象情報の物理アドレスを対象情報の仮想アドレスに変換する。そして、生成部は、対象情報の仮想アドレスを示す仮想アドレス情報とイベントの識別情報とを対応付けたログ情報を生成する。
【選択図】図３
【特許請求の範囲】
【請求項1】
演算処理部を備える情報処理装置であって、
前記演算処理部は、プログラムを実行するプロセッサとキャッシュメモリとを含み、
前記キャッシュメモリは、
前記プログラムの実行時に、前記キャッシュメモリにおいて発生したイベントの対象となる対象情報の物理アドレスを取得する取得部と、
前記対象情報の物理アドレスと前記対象情報の仮想アドレスとの対応関係を示す対応関係情報を用いて、前記対象情報の物理アドレスを前記対象情報の仮想アドレスに変換し、前記対象情報の仮想アドレスを示す仮想アドレス情報と前記イベントの識別情報とを対応付けたログ情報を生成する生成部と、
を含むことを特徴とする情報処理装置。
前記演算処理部は、プログラムを実行するプロセッサとキャッシュメモリとを含み、
前記キャッシュメモリは、
前記プログラムの実行時に、前記キャッシュメモリにおいて発生したイベントの対象となる対象情報の物理アドレスを取得する取得部と、
前記対象情報の物理アドレスと前記対象情報の仮想アドレスとの対応関係を示す対応関係情報を用いて、前記対象情報の物理アドレスを前記対象情報の仮想アドレスに変換し、前記対象情報の仮想アドレスを示す仮想アドレス情報と前記イベントの識別情報とを対応付けたログ情報を生成する生成部と、
を含むことを特徴とする情報処理装置。
【請求項2】
前記情報処理装置は、記憶部をさらに備え、
前記イベントは、前記キャッシュメモリにおいて前記対象情報に対するキャッシュミスが発生した際、前記対象情報、前記対象情報の物理アドレス、及び前記イベントを示すイベント情報を、前記キャッシュメモリが前記記憶部から受信する受信動作であり、
前記取得部は、前記キャッシュメモリが受信した前記対象情報の物理アドレス及び前記イベント情報を取得し、
前記生成部は、前記イベント情報に基づいて前記イベントの識別情報を生成することを特徴とする請求項１記載の情報処理装置。
前記イベントは、前記キャッシュメモリにおいて前記対象情報に対するキャッシュミスが発生した際、前記対象情報、前記対象情報の物理アドレス、及び前記イベントを示すイベント情報を、前記キャッシュメモリが前記記憶部から受信する受信動作であり、
前記取得部は、前記キャッシュメモリが受信した前記対象情報の物理アドレス及び前記イベント情報を取得し、
前記生成部は、前記イベント情報に基づいて前記イベントの識別情報を生成することを特徴とする請求項１記載の情報処理装置。
【請求項3】
前記演算処理部は、第１キャッシュメモリをさらに含み、
前記イベントが発生した前記キャッシュメモリは、前記第１キャッシュメモリよりも下位の記憶階層に属する第２キャッシュメモリであることを特徴とする請求項２記載の情報処理装置。
前記イベントが発生した前記キャッシュメモリは、前記第１キャッシュメモリよりも下位の記憶階層に属する第２キャッシュメモリであることを特徴とする請求項２記載の情報処理装置。
【請求項4】
前記演算処理部は、第１キャッシュメモリをさらに含み、
前記イベントが発生した前記キャッシュメモリは、前記第１キャッシュメモリよりも下位の記憶階層に属する第２キャッシュメモリであり、
前記イベントは、前記第１キャッシュメモリにおいて前記対象情報に対するキャッシュミスが発生した際、前記対象情報、前記対象情報の物理アドレス、及び前記イベントを示すイベント情報を、前記第２キャッシュメモリが前記第１キャッシュメモリへ送信する送信動作であり、
前記取得部は、前記第２キャッシュメモリが送信する前記対象情報の物理アドレス及び前記イベント情報を取得し、
前記生成部は、前記イベント情報に基づいて前記イベントの識別情報を生成することを特徴とする請求項１記載の情報処理装置。
前記イベントが発生した前記キャッシュメモリは、前記第１キャッシュメモリよりも下位の記憶階層に属する第２キャッシュメモリであり、
前記イベントは、前記第１キャッシュメモリにおいて前記対象情報に対するキャッシュミスが発生した際、前記対象情報、前記対象情報の物理アドレス、及び前記イベントを示すイベント情報を、前記第２キャッシュメモリが前記第１キャッシュメモリへ送信する送信動作であり、
前記取得部は、前記第２キャッシュメモリが送信する前記対象情報の物理アドレス及び前記イベント情報を取得し、
前記生成部は、前記イベント情報に基づいて前記イベントの識別情報を生成することを特徴とする請求項１記載の情報処理装置。
【請求項5】
前記演算処理部は、前記対応関係情報を保持する変換部をさらに含み、
前記変換部は、前記プロセッサから前記対象情報の仮想アドレスを受信し、保持している前記対応関係情報を用いて、受信した前記対象情報の仮想アドレスを前記対象情報の物理アドレスに変換し、
前記第２キャッシュメモリは、
前記対応関係情報を記憶する記憶部と、
前記変換部が保持する前記対応関係情報の更新を示す更新情報に基づいて、前記記憶部が記憶する前記対応関係情報を更新する更新部と、
をさらに含むことを特徴とする請求項３又は４記載の情報処理装置。
前記変換部は、前記プロセッサから前記対象情報の仮想アドレスを受信し、保持している前記対応関係情報を用いて、受信した前記対象情報の仮想アドレスを前記対象情報の物理アドレスに変換し、
前記第２キャッシュメモリは、
前記対応関係情報を記憶する記憶部と、
前記変換部が保持する前記対応関係情報の更新を示す更新情報に基づいて、前記記憶部が記憶する前記対応関係情報を更新する更新部と、
をさらに含むことを特徴とする請求項３又は４記載の情報処理装置。
【請求項6】
演算処理部が、
プログラムを実行し、
前記プログラムの実行時に、キャッシュメモリにおいて発生したイベントの対象となる対象情報の物理アドレスを取得し、
前記対象情報の物理アドレスと前記対象情報の仮想アドレスとの対応関係を示す対応関係情報を用いて、前記対象情報の物理アドレスを前記対象情報の仮想アドレスに変換し、
前記対象情報の仮想アドレスを示す仮想アドレス情報と前記イベントの識別情報とを対応付けたログ情報を生成する、
ことを特徴とする情報処理方法。
プログラムを実行し、
前記プログラムの実行時に、キャッシュメモリにおいて発生したイベントの対象となる対象情報の物理アドレスを取得し、
前記対象情報の物理アドレスと前記対象情報の仮想アドレスとの対応関係を示す対応関係情報を用いて、前記対象情報の物理アドレスを前記対象情報の仮想アドレスに変換し、
前記対象情報の仮想アドレスを示す仮想アドレス情報と前記イベントの識別情報とを対応付けたログ情報を生成する、
ことを特徴とする情報処理方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、情報処理に関する。
【背景技術】
【0002】
近年の情報処理装置（コンピュータ）では、演算処理部内に、ＣＰＵ（Central Processing Unit）とともにキャッシュメモリが設けられていることが多い。キャッシュメモリが記憶する情報は、ＣＰＵによって実行される命令、又は命令を実行するために使用されるデータである。
【0003】
ＣＰＵの命令処理に用いられる情報がキャッシュメモリ内に存在し、キャッシュメモリからの情報の読み込みが成功することは、キャッシュヒットと呼ばれる。一方、命令処理に用いられる情報がキャッシュメモリ内に存在せず、キャッシュメモリからの情報の読み込みが失敗することは、キャッシュミスと呼ばれる。
【0004】
キャッシュミスに関連して、キャッシュメモリのヒット率を向上させることができるコンピュータシステム用のコンパイラ装置が知られている（例えば、特許文献１を参照）。ＣＰＵメモリアクセス解析によるソフトウェアの処理速度面での最適化を行うため、システムの振舞いに影響を与えず、低いバンド幅でＣＰＵメモリアクセス状態を出力するＣＰＵメモリアクセス解析装置も知られている（例えば、特許文献２を参照）。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開２００９－２７７２４３号公報
【特許文献2】特開２００６－２８５４３０号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
キャッシュメモリにおけるデータのプリフェッチの際に予測が外れて、アクセスされるデータのプリフェッチに失敗した場合に、キャッシュミスが発生することがある。この場合、キャッシュミスの原因は、特定のデータに対するプリフェッチの失敗である。また、キャッシュメモリからデータが追い出された場合に、キャッシュミスが発生することもある。この場合、キャッシュミスの原因は、特定のデータの追い出しである。
【0007】
情報処理装置で実行されるプログラムのチューニング又はデバッグにおいて、キャッシュミスに関する統計情報と、キャッシュミスが発生したデータの物理アドレス（Physical Address，ＰＡ）とが取得されることがある。しかし、キャッシュミスが発生したデータの仮想アドレス（Virtual Address，ＶＡ）は分からない。
【0008】
一方、ソフトウェアは仮想アドレス空間のみを認識しており、物理アドレス空間を認識していないため、データの仮想アドレスが分からないとキャッシュミスの原因を特定することは困難である。キャッシュミスの原因が特定されない場合、キャッシュミスが低減するようにプログラムを修正することは難しくなる。
【0009】
キャッシュミスが発生したデータの仮想アドレスを取得するために、キャッシュメモリが送受信する読み出し要求及び書き込み要求に仮想アドレスを付加すると、メモリ帯域の使用量が増大する。メモリ帯域の使用量の増大を回避するために、キャッシュメモリと主記憶装置との間の配線を増やすと、配線面積が増加する。
【0010】
なお、かかる問題は、データに対するキャッシュミスが発生した場合に限らず、命令に対するキャッシュミスが発生した場合においても生ずるものである。また、かかる問題は、キャッシュミスに限らず、キャッシュメモリの様々な動作を解析する場合において生ずるものである。
【0011】
１つの側面において、本発明は、情報の仮想アドレスと関連付けてキャッシュメモリの動作を記録することを目的とする。
【課題を解決するための手段】
【0012】
１つの案では、情報処理装置は、演算処理部を含む。演算処理部は、プログラムを実行するプロセッサ及びキャッシュメモリを含み、キャッシュメモリは、取得部及び生成部を含む。
【0013】
取得部は、プログラムの実行時に、キャッシュメモリにおいて発生したイベントの対象となる対象情報の物理アドレスを取得する。生成部は、対象情報の物理アドレスと対象情報の仮想アドレスとの対応関係を示す対応関係情報を用いて、対象情報の物理アドレスを対象情報の仮想アドレスに変換する。そして、生成部は、対象情報の仮想アドレスを示す仮想アドレス情報とイベントの識別情報とを対応付けたログ情報を生成する。
【発明の効果】
【0014】
１つの側面によれば、情報の仮想アドレスと関連付けてキャッシュメモリの動作を記録することができる。
【図面の簡単な説明】
【0015】
【図1】情報処理装置の構成図である。
【図2】ログ生成処理のフローチャートである。
【図3】情報処理装置の第１のハードウェア構成図である。
【図4】Ｌ２キャッシュのハードウェア構成図である。
【図5】変換テーブルを示す図である。
【図6】仮想アドレス及び物理アドレスを示す図である。
【図7】ログ情報を示す図である。
【図8】テーブル制御部のハードウェア構成図である。
【図9】更新情報を示す図である。
【図10】ログ制御部のハードウェア構成図である。
【図11】キャッシュモニタモードにおける情報処理装置の動作を示す図である。
【図12】ログ取得モードにおける情報処理装置の動作を示す図である。
【図13】ログ生成の処理を示す図である。
【図14】解析処理を示す図である。
【図15】仮想アドレステーブルを示す図である。
【図16】テーブル生成処理のフローチャートである。
【図17】ログ取得モードの処理において取得されたログ情報を示す図である。
【図18】ログ情報解析処理のフローチャートである。
【図19】列が追加された仮想アドレステーブルを示す図である。
【図20】情報処理装置の第２のハードウェア構成図である。
【発明を実施するための形態】
【0016】
以下、図面を参照しながら、実施形態を詳細に説明する。
【0017】
図１は、実施形態の情報処理装置の構成例を示している。図１の情報処理装置１０１は、演算処理部１１１を含む。演算処理部１１１は、プロセッサ１２１及びキャッシュメモリ１２２を含み、キャッシュメモリ１２２は、取得部１３１及び生成部１３２を含む。
【0018】
図２は、図１の情報処理装置１０１が行うログ生成処理の例を示すフローチャートである。まず、プロセッサ１２１は、プログラムを実行し（ステップ２０１）、取得部１３１は、プログラムの実行時に、キャッシュメモリにおいて発生したイベントの対象となる対象情報の物理アドレスを取得する（ステップ２０２）。
【0019】
次に、生成部１３２は、対象情報の物理アドレスと対象情報の仮想アドレスとの対応関係を示す対応関係情報を用いて、対象情報の物理アドレスを対象情報の仮想アドレスに変換する（ステップ２０３）。そして、生成部１３２は、対象情報の仮想アドレスを示す仮想アドレス情報とイベントの識別情報とを対応付けたログ情報を生成する（ステップ２０４）。
【0020】
図１の情報処理装置１０１によれば、情報の仮想アドレスと関連付けてキャッシュメモリ１２２の動作を記録することができる。
【0021】
図３は、図１の情報処理装置１０１の第１のハードウェア構成図である。図３の情報処理装置３０１は、演算処理部３１１、記憶部３１２、補助記憶装置３１３、及び表示装置３１４を含む。これらの構成要素はハードウェアであり、バス３１５により互いに接続されている。
【0022】
演算処理部３１１は、ＣＰＵ３２１、ＴＬＢ（Translation Lookaside Buffer）３２２、Ｌ１（Level 1）キャッシュ３２３、及びＬ２（Level 2）キャッシュ３２４を含む。これらの構成要素はハードウェアである。
【0023】
ＴＬＢ３２２は、複数のデータそれぞれの物理アドレスと仮想アドレスとの対応関係を示す対応関係情報を保持する。ＴＬＢ３２２は、ＣＰＵ３２１から仮想アドレスを受信した場合、対応関係情報を用いて、受信した仮想アドレスを対応する物理アドレスに変換し、Ｌ１キャッシュ３２３へ送信する。ＴＬＢ３２２は、変換部の一例である。
【0024】
Ｌ１キャッシュ３２３は、１次キャッシュメモリであり、Ｌ２キャッシュ３２４は、２次キャッシュメモリである。Ｌ２キャッシュ３２４は、Ｌ１キャッシュ３２３よりも下位の記憶階層に属する。したがって、Ｌ２キャッシュ３２４は、Ｌ１キャッシュ３２３よりもアクセス速度が低速であり、かつ、Ｌ１キャッシュ３２３よりも記憶容量が大きい。
【0025】
【0026】
記憶部３１２は、ＲＡＭ（Random Access Memory）等の半導体メモリであり、解析対象プログラム及びデータを記憶する。記憶部３１２は、主記憶装置と呼ばれることもある。ＣＰＵ３２１は、記憶部３１２が記憶するデータを用いて、解析対象プログラムを実行する。
【0027】
補助記憶装置３１３は、例えば、磁気ディスク装置、光ディスク装置、光磁気ディスク装置、テープ装置等である。補助記憶装置３１３は、ハードディスクドライブであってもよい。情報処理装置３０１は、補助記憶装置３１３に解析対象プログラム及びデータを格納しておき、それらを記憶部３１２にロードして使用することができる。表示装置３１４は、ユーザに対する問い合わせ又は指示と処理結果を、画面上に表示する。
【0028】
解析対象プログラムの実行時に、演算処理部３１１内において、以下のようなイベントが発生することがある。
【0029】
キャッシュイン（Ｌ２→Ｌ１）
キャッシュイン（メイン→Ｌ２）
プリフェッチ（Ｌ２→Ｌ１）
プリフェッチ（メイン→Ｌ２）
置換
無効化
ライト（Ｌ１→Ｌ２）
ライト（Ｌ２→メイン）
キャッシュイン（メイン→Ｌ２）
プリフェッチ（Ｌ２→Ｌ１）
プリフェッチ（メイン→Ｌ２）
置換
無効化
ライト（Ｌ１→Ｌ２）
ライト（Ｌ２→メイン）
【0030】
キャッシュイン（Ｌ２→Ｌ１）は、Ｌ２キャッシュ３２４がＬ１キャッシュ３２３へデータを送信し、Ｌ１キャッシュ３２３がＬ２キャッシュ３２４からデータを受信する動作を表す。キャッシュイン（メイン→Ｌ２）は、記憶部３１２がＬ２キャッシュ３２４へデータを送信し、Ｌ２キャッシュ３２４が記憶部３１２からデータを受信する動作を表す。
【0031】
プリフェッチ（Ｌ２→Ｌ１）は、Ｌ１キャッシュ３２３がＬ２キャッシュ３２４からデータをプリフェッチする動作を表し、プリフェッチ（メイン→Ｌ２）は、Ｌ２キャッシュ３２４が記憶部３１２からデータをプリフェッチする動作を表す。キャッシュイン（Ｌ２→Ｌ１）、キャッシュイン（メイン→Ｌ２）、プリフェッチ（Ｌ２→Ｌ１）、及びプリフェッチ（メイン→Ｌ２）は、データのリードに対応する。
【0032】
置換は、キャッシュラインの置き換えによりデータを削除する動作を表し、無効化は、キャッシュラインを無効化する動作を表す。置換及び無効化は、データの削除に対応する。
【0033】
ライト（Ｌ１→Ｌ２）は、Ｌ１キャッシュ３２３がＬ２キャッシュ３２４へデータを送信し、Ｌ２キャッシュ３２４がＬ１キャッシュ３２３からデータを受信する動作を表す。ライト（Ｌ２→メイン）は、Ｌ２キャッシュ３２４が記憶部３１２へデータを送信し、記憶部３１２がＬ２キャッシュ３２４からデータを受信する動作を表す。ライト（Ｌ１→Ｌ２）及びライト（Ｌ２→メイン）は、データのライトに対応する。
【0034】
発生したイベントに応じて、Ｌ１キャッシュ３２３とＬ２キャッシュ３２４との間、又はＬ２キャッシュ３２４と記憶部３１２との間でパケットの送受信が行われる。送受信されるパケットは、例えば、発生したイベントを示すイベント情報と、イベントの対象となる対象データと、対象データの物理アドレスとを含む。
【0035】
ＣＰＵ３２１は、解析対象プログラムの実行時に記憶部３１２が記憶するデータにアクセスする際、アクセス要求をＴＬＢ３２２へ送信する。アクセス要求は、例えば、読み出し要求又は書き込み要求であり、アクセス対象のデータの仮想アドレスを含む。ＴＬＢ３２２は、アクセス要求に含まれる仮想アドレスを、対応する物理アドレスに変換して、Ｌ１キャッシュ３２３へ送信する。
【0036】
アクセス要求が読み出し要求であり、Ｌ１キャッシュ３２３においてキャッシュヒットが発生した場合、Ｌ１キャッシュ３２３は、要求されたデータをＣＰＵ３２１へ送信する。一方、Ｌ１キャッシュ３２３においてキャッシュミスが発生した場合、Ｌ１キャッシュ３２３は、要求されたデータの物理アドレスを含むパケットを、Ｌ２キャッシュ３２４へ送信する。
【0037】
Ｌ２キャッシュ３２４においてキャッシュヒットが発生した場合、Ｌ２キャッシュ３２４は、キャッシュイン（Ｌ２→Ｌ１）のパケットをＬ１キャッシュ３２３へ送信する。キャッシュイン（Ｌ２→Ｌ１）のパケットは、キャッシュイン（Ｌ２→Ｌ１）を示すイベント情報と、キャッシュイン（Ｌ２→Ｌ１）の対象となるデータと、そのデータの物理アドレスとを含む。キャッシュイン（Ｌ２→Ｌ１）の対象となるデータは、キャッシュヒットが発生したデータである。
【0038】
Ｌ１キャッシュ３２３は、受信したキャッシュイン（Ｌ２→Ｌ１）のパケットに含まれるデータを記憶するとともに、そのデータをＣＰＵ３２１へ送信する。
【0039】
一方、Ｌ２キャッシュ３２４においてキャッシュミスが発生した場合、Ｌ２キャッシュ３２４は、要求されたデータの物理アドレスを含むパケットを、記憶部３１２へ送信する。
【0040】
記憶部３１２は、受信したパケットに含まれる物理アドレスに格納されているデータを取り出し、キャッシュイン（メイン→Ｌ２）のパケットをＬ２キャッシュ３２４へ送信する。キャッシュイン（メイン→Ｌ２）のパケットは、キャッシュイン（メイン→Ｌ２）を示すイベント情報と、キャッシュイン（メイン→Ｌ２）の対象となるデータと、そのデータの物理アドレスとを含む。キャッシュイン（メイン→Ｌ２）の対象となるデータは、記憶部３１２から取り出されたデータである。
【0041】
Ｌ２キャッシュ３２４は、受信したパケットに含まれるデータを記憶するとともに、キャッシュイン（Ｌ２→Ｌ１）のパケットをＬ１キャッシュ３２３へ送信する。キャッシュイン（Ｌ２→Ｌ１）のパケットは、キャッシュイン（Ｌ２→Ｌ１）を示すイベント情報と、キャッシュイン（Ｌ２→Ｌ１）の対象となるデータと、そのデータの物理アドレスとを含む。キャッシュイン（Ｌ２→Ｌ１）の対象となるデータは、記憶部３１２から受信したパケットに含まれるデータである。
【0042】
Ｌ１キャッシュ３２３は、受信したキャッシュイン（Ｌ２→Ｌ１）のパケットに含まれるデータを記憶するとともに、そのデータをＣＰＵ３２１へ送信する。
【0043】
図４は、図３のＬ２キャッシュ３２４のハードウェア構成例を示している。図４のＬ２キャッシュ３２４は、テーブル制御部４１１、ログ制御部４１２、キャッシュ制御部４１３、及び記憶部４１４を含む。これらの構成要素はハードウェア回路である。記憶部４１４は、メモリアレイであってもよい。キャッシュ制御部４１３は、図１の取得部１３１に対応する。
【0044】
記憶部４１４は、変換テーブル４２１及びキャッシュ情報４２３を記憶する。変換テーブル４２１は、ＴＬＢ３２２が保持している対応関係情報と同じ対応関係情報を含む。
【0045】
図５は、図４の変換テーブル４２１の例を示している。図５の変換テーブル４２１の各エントリは、エントリ番号、Valid、仮想ページ番号、及び物理ページ番号を含む。ＴＬＢ３２２が保持している対応関係情報も、図５と同様のエントリを含む。
【0046】
エントリ番号は、エントリの識別情報であり、Validは、エントリが有効又は無効の何れであるかを示す。Validが論理“１”である場合、エントリは有効であり、Validが論理“０”である場合、エントリは無効である。
【0047】
仮想ページ番号は、仮想アドレスに含まれるページ番号であり、物理ページ番号は、物理アドレスに含まれるページ番号である。この例では、仮想ページ番号及び物理ページ番号が１６進数で示されている。各エントリの物理ページ番号は、同じエントリの仮想ページ番号に対応する。したがって、変換テーブル４２１は、各データの物理アドレスと仮想アドレスとの対応関係を示している。
【0048】
図６は、仮想アドレス及び物理アドレスの例を示している。仮想メモリ空間のサイズは２ＧＢであり、物理メモリ空間のサイズは１２８ＭＢである。仮想メモリ空間及び物理メモリ空間は、４ＫＢのページに分割されている。
【0049】
図６の仮想アドレス６０１は、仮想メモリ空間内の３１ビットのアドレスを表し、１９ビットの仮想ページ番号６１１及び１２ビットのページオフセット６１２を含む。物理アドレス６０２は、仮想アドレス６０１に対応し、物理メモリ空間内の２７ビットのアドレスを表す。物理アドレス６０２は、１５ビットの物理ページ番号６２１及び１２ビットのページオフセット６２２を含む。
【0050】
ページオフセット６２２の内容は、ページオフセット６１２の内容と同じであり、キャッシュインデックス６３１、ブロックオフセット６３２、及びバイトオフセット６３３を含む。キャッシュインデックス６３１は、キャッシュラインを示す情報であり、ブロックオフセット６３２は、キャッシュライン内のワード位置を示す情報であり、バイトオフセット６３３は、ワード内のバイト位置を示す情報である。
【0051】
ページオフセット６１２及びページオフセット６２２の内容が同じであるため、仮想ページ番号６１１と物理ページ番号６２１とを対応付けて変換テーブル４２１に記録しておくだけで、仮想アドレスと物理アドレスとの間の変換が可能になる。
【0052】
キャッシュ情報４２３は、複数のキャッシュラインを含み、各キャッシュラインは、Ｌ２キャッシュ３２４がＬ１キャッシュ３２３又は記憶部３１２から受信したデータを含む。各キャッシュラインに含まれるデータは、ページ又はブロックに対応する。
【0053】
キャッシュ制御部４１３は、Ｌ１キャッシュ３２３に接続されており、Ｌ１キャッシュ３２３との間でパケットを送受信することができる。キャッシュ制御部４１３は、バス３１５にも接続されており、記憶部３１２との間でパケットを送受信することができる。
【0054】
データの物理アドレスを含むパケットをＬ１キャッシュ３２３から受信し、キャッシュヒットが発生した場合、キャッシュ制御部４１３は、受信したパケットに含まれる物理アドレスに対応するデータを、キャッシュ情報４２３から取り出す。そして、キャッシュ制御部４１３は、取り出されたデータを含むキャッシュイン（Ｌ２→Ｌ１）のパケットを、Ｌ１キャッシュ３２３及びログ制御部４１２へ送信する。
【0055】
一方、キャッシュミスが発生した場合、キャッシュ制御部４１３は、要求されたデータの物理アドレスを含むパケットを、記憶部３１２へ送信し、記憶部３１２からキャッシュイン（メイン→Ｌ２）のパケットを受信する。
【0056】
次に、キャッシュ制御部４１３は、キャッシュイン（メイン→Ｌ２）のパケットに含まれるデータをキャッシュ情報４２３に記録し、そのパケットをログ制御部４１２へ送信する。そして、キャッシュ制御部４１３は、キャッシュ情報４２３に記録したデータを含むキャッシュイン（Ｌ２→Ｌ１）のパケットを、Ｌ１キャッシュ３２３及びログ制御部４１２へ送信する。
【0057】
テーブル制御部４１１は、ログ制御部４１２又はキャッシュ制御部４１３からの要求に応じて、変換テーブル４２１の参照又は更新を行う。
【0058】
ログ制御部４１２は、キャッシュ制御部４１３から受信したパケットに含まれる物理アドレスの変換を、テーブル制御部４１１に要求する。テーブル制御部４１１は、変換テーブル４２１を用いて、物理アドレスを仮想アドレスに変換し、仮想アドレスをログ制御部４１２へ出力する。このとき、テーブル制御部４１１は、変換テーブル４２１を用いて、物理アドレスに含まれる物理ページ番号を仮想ページ番号に変換し、仮想ページ番号と物理アドレスに含まれるページオフセットとを連結することで、仮想アドレスを生成する。
【0059】
ログ制御部４１２は、テーブル制御部４１１から出力された仮想アドレスから、ブロックオフセット及びバイトオフセットを除くことで、仮想ページ番号及びキャッシュインデックスを含む仮想アドレス情報を生成する。そして、ログ制御部４１２は、仮想アドレス情報を用いてログ情報４２２のエントリを生成し、記憶部４１４に格納する。
【0060】
図７は、図４のログ情報４２２の例を示している。図７のログ情報４２２の各エントリは、サイクルカウント、仮想アドレス情報、及び識別情報を含む。サイクルカウントは、イベントが発生した時刻を示す情報であり、仮想アドレス情報は、仮想ページ番号及びキャッシュインデックスを含む。この例では、サイクルカウント及び仮想アドレス情報が１６進数で示されている。識別情報は、受信したパケットに含まれるイベント情報に対応するイベントの識別情報である。
【0061】
仮想ページ番号及びキャッシュインデックスが分かれば、仮想アドレスが示すデータが格納されているキャッシュラインを特定することができるため、仮想アドレス情報からは、ブロックオフセット及びバイトオフセットが除外されている。識別情報としては、例えば、以下のような値を用いてもよい。
【0062】
０ｘ１ キャッシュイン（Ｌ２→Ｌ１）
０ｘ２ キャッシュイン（メイン→Ｌ２）
０ｘ３ プリフェッチ（Ｌ２→Ｌ１）
０ｘ４ プリフェッチ（メイン→Ｌ２）
０ｘ５ 置換
０ｘ６ 無効化
０ｘ７ ライト（Ｌ１→Ｌ２）
０ｘ８ ライト（Ｌ２→メイン）
０ｘ２ キャッシュイン（メイン→Ｌ２）
０ｘ３ プリフェッチ（Ｌ２→Ｌ１）
０ｘ４ プリフェッチ（メイン→Ｌ２）
０ｘ５ 置換
０ｘ６ 無効化
０ｘ７ ライト（Ｌ１→Ｌ２）
０ｘ８ ライト（Ｌ２→メイン）
【0063】
なお、ログ情報４２２のエントリには他の情報を追加してもよい。他の情報は、仮想アドレス情報に対応する物理アドレス情報、イベントの対象となるデータ、イベントが発生したときのプログラムカウンタの値等である。物理アドレス情報を追加する場合、ログ制御部４１２は、キャッシュ制御部４１３から受信したパケットに含まれる物理アドレスから、ブロックオフセット及びバイトオフセットを除くことで、物理アドレス情報を生成する。物理アドレス情報は、物理ページ番号及びキャッシュインデックスを含む。
【0064】
情報処理装置３０１は、通常モード、キャッシュモニタモード、及びログ取得モードのうち何れかの動作モードで動作する。キャッシュモニタモードにおいて、情報処理装置３０１は、Ｌ２キャッシュ３２４におけるデータの入出力をモニタし、イベントが発生した際にログ情報４２２のエントリを生成する。
【0065】
ログ取得モードにおいて、情報処理装置３０１は、記憶部４１４からログ情報４２２を取得する。通常モードにおいて、情報処理装置３０１は、ログ情報４２２の生成又は取得を伴わない情報処理を行う。
【0066】
図８は、図４のテーブル制御部４１１のハードウェア構成例を示している。図８のテーブル制御部４１１は、ＶＡ取得部８１１、ＰＡ取得部８１２、及び更新部８１３を含む。これらの構成要素はハードウェア回路である。
【0067】
ＶＡ取得部８１１は、ログ制御部４１２から物理アドレスが入力された場合、変換テーブル４２１において、入力された物理アドレス内の物理ページ番号を含むエントリを参照する。そして、ＶＡ取得部８１１は、そのエントリから仮想ページ番号を取得して、取得された仮想ページ番号を含む仮想アドレスを生成し、ログ制御部４１２へ出力する。
【0068】
ＰＡ取得部８１２は、外部の要求元から仮想ページ番号が入力された場合、変換テーブル４２１において、入力された仮想ページ番号を含むエントリを参照する。そして、ＰＡ取得部８１２は、そのエントリから物理ページ番号を取得し、取得された物理ページ番号を要求元へ出力する。外部の要求元は、図３及び図４に示されていないハードウェア回路であってもよい。
【0069】
更新部８１３は、ＴＬＢ３２２における対応関係情報の更新を示す更新情報を受信した場合、受信した更新情報に基づいて変換テーブル４２１を更新することで、ＴＬＢ３２２における更新を変換テーブル４２１に反映させる。これにより、変換テーブル４２１をＴＬＢ３２２の対応関係情報に同期させることができる。
【0070】
図９は、更新情報の例を示している。図９の更新情報はパケットであり、ＴＬＢ３２２が保持している対応関係情報のエントリのうち、更新されたエントリのエントリ番号、Valid、仮想ページ番号、及び物理ページ番号を含む。
【0071】
ＴＬＢ３２２は、図９のパケットをＬ２キャッシュ３２４へ送信し、キャッシュ制御部４１３は、受信したパケットをテーブル制御部４１１へ送信する。更新部８１３は、そのパケットに含まれる情報を、変換テーブル４２１の同じエントリ番号を有するエントリに上書きすることで、変換テーブル４２１を更新する。
【0072】
図１０は、図４のログ制御部４１２のハードウェア構成例を示している。図１０のログ制御部４１２は、読み出し部１０１１、書き込み部１０１２、及び生成部１０１３を含む。これらの構成要素はハードウェア回路である。図８のＶＡ取得部８１１及び図１０の生成部１０１３は、図１の生成部１３２に対応する。
【0073】
生成部１０１３は、ＣＰＵ３２１から有効化信号を受信した場合、キャッシュモニタモードを有効化し、ＣＰＵ３２１から無効化信号を受信した場合、キャッシュモニタモードを無効化する。
【0074】
キャッシュモニタモードが有効化されている場合、生成部１０１３は、キャッシュ制御部４１３から受信したパケットに含まれる物理アドレスの変換を、テーブル制御部４１１に要求する。そして、生成部１０１３は、テーブル制御部４１１から、物理アドレスに対応する仮想アドレスを受信する。
【0075】
次に、生成部１０１３は、テーブル制御部４１１から出力された仮想アドレスから、ブロックオフセット及びバイトオフセットを除くことで、仮想アドレス情報を生成し、生成された仮想アドレス情報を用いてログ情報４２２のエントリを生成する。そして、生成部１０１３は、生成されたエントリを書き込み部１０１２へ送信する。書き込み部１０１２は、生成部１０１３から受信したエントリをログ情報４２２に書き込む。
【0076】
読み出し部１０１１は、ＣＰＵ３２１からログ要求を受信した場合、記憶部４１４からログ情報４２２を読み出して、ＣＰＵ３２１へ送信する。
【0077】
図３の情報処理装置３０１によれば、Ｌ２キャッシュ３２４においてイベントが発生した場合、そのイベントの識別情報が、イベントの対象となるデータの仮想アドレスと関連付けてログ情報４２２に記録される。これにより、データの仮想アドレスと関連付けてＬ２キャッシュ３２４の動作を記録することができる。
【0078】
ログ情報４２２に含まれる仮想アドレスから、解析対象プログラム内の変数を特定することができ、イベントの識別情報から、リード、ライト、削除等の動作と、データの送信先又はデータの送信元とを特定することができる。
【0079】
例えば、Ｌ１キャッシュ３２３においてキャッシュミスが発生したことに起因して、キャッシュイン（Ｌ２→Ｌ１）が発生した場合を想定する。この場合、ログ情報４２２内のキャッシュイン（Ｌ２→Ｌ１）のエントリを参照することで、Ｌ１キャッシュ３２３におけるキャッシュミスの原因となった変数を特定することができる。
【0080】
また、Ｌ２キャッシュ３２４においてキャッシュミスが発生したことに起因して、キャッシュイン（メイン→Ｌ２）が発生した場合を想定する。この場合、ログ情報４２２内のキャッシュイン（メイン→Ｌ２）のエントリを参照することで、Ｌ２キャッシュ３２４におけるキャッシュミスの原因となった変数を特定することができる。
【0081】
なお、情報処理装置３０１において、Ｌ２キャッシュ３２４と記憶部３１２との間に、１つ以上の別のキャッシュメモリが設けられることもある。この場合、記憶部３１２に最も近い記憶階層に属するキャッシュメモリＭにおいてキャッシュミスが発生した際に、記憶部３１２からキャッシュメモリＭへのキャッシュインが行われる。
【0082】
そして、キャッシュイン（メイン→Ｌ２）を示す識別情報の代わりに、記憶部３１２からキャッシュメモリＭへのキャッシュインを示す識別情報が、ログ情報４２２のエントリに記録される。記録されたエントリを参照することで、キャッシュメモリＭにおけるキャッシュミスの原因となった変数を特定することができる。
【0083】
また、情報処理装置３０１において、Ｌ２キャッシュ３２４が設けられないこともある。この場合、Ｌ１キャッシュ３２３においてキャッシュミスが発生した際に、記憶部３１２からＬ１キャッシュ３２３へのキャッシュインが行われる。
【0084】
そして、キャッシュイン（メイン→Ｌ２）を示す識別情報の代わりに、記憶部３１２からＬ１キャッシュ３２３へのキャッシュインを示す識別情報が、ログ情報４２２のエントリに記録される。記録されたエントリを参照することで、Ｌ１キャッシュ３２３におけるキャッシュミスの原因となった変数を特定することができる。
【0085】
情報処理装置３０１がログ情報４２２を蓄積する方法としては、以下のような方法が挙げられる。
【0086】
（Ｍ１）書き込み部１０１２は、すべてのログ情報４２２を記憶部４１４に格納する。
【0087】
（Ｍ２）書き込み部１０１２は、ログ情報４２２を記憶部４１４に格納し、定期的に記憶部３１２又は補助記憶装置３１３へ書き出す。
【0088】
（Ｍ３）書き込み部１０１２は、ログ情報４２２を記憶部４１４に格納する代わりに、記憶部３１２又は補助記憶装置３１３に格納する。
【0089】
（Ｍ４）書き込み部１０１２は、ログ情報４２２をラップアラウンド方式で記憶部４１４に格納する。この場合、書き込み部１０１２は、記憶部４１４内において新たなエントリを書き込む記憶領域が不足すると、最古のエントリを削除した後に新たなエントリを書き込む。この方法によれば、ログ情報４２２の書き込み制御が容易になる。
【0090】
今後、３次元実装等によってＬ２キャッシュ３２４の容量が増加することが想定される。この場合、（Ｍ１）の方法を採用して、増加した容量をログ情報４２２の蓄積に利用することで、記憶部３１２又は補助記憶装置３１３への書き出しを省略して、解析対象プログラムを高速に実行することができる。また、記憶部４１４のシーケンシャルアクセスのみでログ情報４２２を格納できるため、制御回路の規模が小さくて済む。
【0091】
書き込み部１０１２は、（Ｍ１）～（Ｍ３）の何れかの方法と（Ｍ４）の方法とを併用して、ログ情報４２２を蓄積してもよい。
【0092】
図１１は、キャッシュモニタモードにおける情報処理装置３０１の動作の例を示している。まず、ＣＰＵ３２１は、キャッシュモニタモードを有効化する有効化信号をＬ２キャッシュ３２４へ送信し、ログ制御部４１２内の生成部１０１３は、受信した有効化信号に基づいてキャッシュモニタモードを有効化する（手順１１１１）。
【0093】
次の処理１１０１は、キャッシュモニタモードが有効化されている状態において、ＣＰＵ３２１がデータを参照する度に繰り返される。処理１１０１において、ＣＰＵ３２１は、データの仮想アドレスを含む読み出し要求をＴＬＢ３２２へ送信する（手順１１１２）。
【0094】
次の処理１１０２は、ＴＬＢ３２２においてＴＬＢミスが発生した場合に行われ、ＴＬＢヒットが発生した場合にはスキップされる。処理１１０２において、ＴＬＢ３２２は、ページフォルトをＣＰＵ３２１に通知し（手順１１１３）、ＣＰＵ３２１は、ＴＬＢ３２２の更新をＴＬＢ３２２に指示する（手順１１１４）。
【0095】
次に、ＴＬＢ３２２は、ＴＬＢミスが発生したページを示すページ要求を、補助記憶装置３１３へ送信し（手順１１１５）、補助記憶装置３１３は、ページ要求が示すページを記憶部３１２へ送信する（手順１１１６）。記憶部３１２は、受信したページを記憶するとともに、そのページの物理ページ番号を含むロード完了通知を、ＴＬＢ３２２へ送信する（手順１１１７）。このとき、データのスワップアウト及びスワップインに伴うページテーブルの更新が発生する。
【0096】
次に、ＴＬＢ３２２は、保持している対応関係情報に、ＴＬＢミスが発生した仮想ページ番号とロード完了通知に含まれる物理ページ番号とを対応付けて記録することで、対応関係情報を更新する（手順１１１８）。そして、ＴＬＢ３２２は、記録された仮想ページ番号及び物理ページ番号の組み合わせを含むパケットを、更新情報としてＬ２キャッシュ３２４へ送信する（手順１１１９）。
【0097】
次に、テーブル制御部４１１内の更新部８１３は、受信したパケットに含まれる仮想ページ番号及び物理ページ番号の組み合わせを変換テーブル４２１に記録することで、変換テーブル４２１を更新する（手順１１２０）。ページフォルトの処理はソフトウェア処理となるため、変換テーブル４２１の更新をハードウェア処理で行うことで、更新にかかる時間を隠蔽することができる。
【0098】
次に、ＴＬＢ３２２は、ＣＰＵ３２１から受信した読み出し要求に含まれる仮想アドレスを、対応する物理アドレスに変換して、Ｌ１キャッシュ３２３へ送信する（手順１１２１）。
【0099】
次の処理１１０３は、Ｌ１キャッシュ３２３においてキャッシュミスが発生した場合に行われ、キャッシュヒットが発生した場合にはスキップされる。処理１１０３において、Ｌ１キャッシュ３２３は、ＴＬＢ３２２から受信した物理アドレスを含むパケットを、Ｌ２キャッシュ３２４へ送信する（手順１１２２）。
【0100】
次の処理１１０４は、Ｌ２キャッシュ３２４においてキャッシュミスが発生した場合に行われ、キャッシュヒットが発生した場合にはスキップされる。処理１１０４において、キャッシュ制御部４１３は、受信したパケットから物理アドレスを取り出し、その物理アドレスを含むパケットを記憶部３１２へ送信する（手順１１２３）。
【0101】
次に、記憶部３１２は、受信したパケットに含まれる物理アドレスが示すデータを含む、キャッシュイン（メイン→Ｌ２）のパケットを、Ｌ２キャッシュ３２４へ送信する（手順１１２４）。キャッシュ制御部４１３は、受信したキャッシュイン（メイン→Ｌ２）のパケットからデータを取り出し、キャッシュ情報４２３に記録する。そして、Ｌ２キャッシュ３２４は、ログ生成の処理１１０５を行う。
【0102】
次に、キャッシュ制御部４１３は、Ｌ１キャッシュ３２３から受信したパケットに含まれる物理アドレスが示すデータを、キャッシュ情報４２３から読み出す。そして、キャッシュ制御部４１３は、読み出されたデータを含むキャッシュイン（Ｌ２→Ｌ１）のパケットを、Ｌ１キャッシュ３２３へ送信する（手順１１２５）。
【0103】
Ｌ１キャッシュ３２３は、受信したキャッシュイン（Ｌ２→Ｌ１）のパケットに含まれるデータを記憶する。そして、Ｌ２キャッシュ３２４は、ログ生成の処理１１０６を行う。
【0104】
次に、Ｌ１キャッシュ３２３は、ＴＬＢ３２２から受信した物理アドレスが示すデータを、ＣＰＵ３２１へ送信する（手順１１２６）。
【0105】
処理１１０１が繰り返された後、ＣＰＵ３２１は、キャッシュモニタモードを無効化する無効化信号をＬ２キャッシュ３２４へ送信する（手順１１２７）。そして、ログ制御部４１２内の生成部１０１３は、受信した無効化信号に基づいてキャッシュモニタモードを無効化する。
【0106】
図１１の処理１１０１は、ＣＰＵ３２１からＴＬＢ３２２へ読み出し要求が送信される場合の処理であるが、ＣＰＵ３２１は、ＴＬＢ３２２へ書き込み要求を送信することもある。書き込み要求が送信される場合も、手順１１２６を除いて、処理１１０１と同様の処理が行われる。
【0107】
図１２は、ログ取得モードにおける情報処理装置３０１の動作の例を示している。まず、ＣＰＵ３２１は、ログ要求をＬ２キャッシュ３２４へ送信し、キャッシュ制御部４１３は、受信したログ要求をログ制御部４１２へ送信する（手順１２１１）。
【0108】
ログ制御部４１２内の読み出し部１０１１は、受信したログ要求に基づいて、記憶部４１４にログ情報４２２を要求し（手順１２１２）、記憶部４１４からログ情報４２２を読み出す（手順１２１３）。そして、読み出し部１０１１は、読み出されたログ情報４２２をキャッシュ制御部４１３へ送信し、キャッシュ制御部４１３は、受信したログ情報４２２をＣＰＵ３２１へ送信する（手順１２１４）。
【0109】
図１３は、図１１のログ生成の処理１１０５及びログ生成の処理１１０６の例を示している。ログ生成の処理１１０５において、キャッシュ制御部４１３は、記憶部３１２から受信したキャッシュイン（メイン→Ｌ２）のパケットを、ログ制御部４１２へ送信する（手順１３１１）。
【0110】
ログ制御部４１２内の生成部１０１３は、受信したキャッシュイン（メイン→Ｌ２）のパケットに含まれる物理アドレスを、テーブル制御部４１１へ送信する（手順１３１２）。そして、生成部１０１３は、テーブル制御部４１１から、対応する仮想アドレスを受信する（手順１３１３）。
【0111】
次に、生成部１０１３は、テーブル制御部４１１から受信した仮想アドレスから仮想アドレス情報を生成し、生成された仮想アドレス情報を用いてログ情報４２２のエントリを生成する。そして、生成部１０１３は、生成されたエントリを書き込み部１０１２へ送信する。書き込み部１０１２は、生成部１０１３から受信したエントリを、記憶部４１４内のログ情報４２２に書き込む（手順１３１４）。
【0112】
ログ生成の処理１１０６において、キャッシュ制御部４１３は、Ｌ１キャッシュ３２３へ送信したキャッシュイン（Ｌ２→Ｌ１）のパケットを、ログ制御部４１２へ送信する（手順１３２１）。
【0113】
ログ制御部４１２内の生成部１０１３は、受信したキャッシュイン（Ｌ２→Ｌ１）のパケットに含まれる物理アドレスを、テーブル制御部４１１へ送信する（手順１３２２）。そして、生成部１０１３は、テーブル制御部４１１から、対応する仮想アドレスを受信する（手順１３２３）。
【0114】
次に、生成部１０１３は、テーブル制御部４１１から受信した仮想アドレスから仮想アドレス情報を生成し、生成された仮想アドレス情報を用いてログ情報４２２のエントリを生成する。そして、生成部１０１３は、生成されたエントリを書き込み部１０１２へ送信する。書き込み部１０１２は、生成部１０１３から受信したエントリを、記憶部４１４内のログ情報４２２に書き込む（手順１３２４）。
【0115】
【0116】
まず、ユーザ１４０１は、解析対象プログラム内のチューニング対象部分を関数等の単位で指定して、デバッガ１４０２に入力し（手順１４１１）、デバッガ１４０２を起動する（手順１４１２）。
【0117】
デバッガ１４０２は、解析対象プログラムの実行をＣＰＵ３２１に要求し（手順１４１３）、情報処理装置３０１は、通常モードの処理１４３１を行う。
【0118】
デバッガ１４０２は、チューニング対象部分の開始位置において、キャッシュモニタモードの有効化をＣＰＵ３２１に要求し（手順１４１４）、ＣＰＵ３２１は、有効化信号をＬ２キャッシュ３２４へ送信する。そして、情報処理装置３０１は、キャッシュモニタモードの処理１４３２を行う。
【0119】
デバッガ１４０２は、チューニング対象部分の終了位置において、キャッシュモニタモードの無効化をＣＰＵ３２１に要求し（手順１４１５）、ＣＰＵ３２１は、無効化信号をＬ２キャッシュ３２４へ送信する。そして、情報処理装置３０１は、通常モードの処理１４３３を行う。
【0120】
解析対象プログラムの実行が終了した場合（手順１４１６）、デバッガ１４０２は、実行終了をユーザに通知する（手順１４１７）。そして、デバッガ１４０２は、ログ情報４２２の取得をＣＰＵ３２１に要求し（手順１４１８）、情報処理装置３０１は、ログ取得モードの処理１４３４を行う。
【0121】
ＣＰＵ３２１は、Ｌ２キャッシュ３２４から受信したログ情報４２２をデバッガ１４０２へ転送し（手順１４１９）、デバッガ１４０２は、ログ情報４２２を表示装置３１４の画面上に表示させる（手順１４２０）。これにより、ユーザ１４０１は、ログ情報４２２の内容を確認することができる。
【0122】
次に、デバッガ１４０２は、ログ情報４２２を解析し（手順１４２１）、解析結果を表示装置３１４の画面上に表示する（手順１４２２）。これにより、ユーザ１４０１は、解析結果を確認することができる。
【0123】
図１４の解析処理において、ＣＰＵ３２１は、デバッガ１４０２を実行することで仮想アドレステーブルを生成する。仮想アドレステーブルは、解析対象プログラム内のチューニング対象部分に含まれる変数の仮想アドレスを含み、記憶部３１２に格納される。
【0124】
【0125】
【0126】
まず、ＣＰＵ３２１は、デバッガ１４０２及び解析対象プログラムの実行を開始し、解析対象プログラムにおける実行対象の命令の位置が、チューニング対象部分の開始位置に到達する（ステップ１６０１）。
【0127】
次に、ＣＰＵ３２１は、有効化信号をＬ２キャッシュ３２４へ送信することで、キャッシュモニタモードを有効化する（ステップ１６０２）。そして、ＣＰＵ３２１は、実行対象の命令の位置がチューニング対象部分の終了位置に到達したか否かをチェックする（ステップ１６０３）。
【0128】
実行対象の命令の位置がチューニング対象部分の終了位置に到達していない場合（ステップ１６０３，ＮＯ）、ＣＰＵ３２１は、チューニング対象部分に含まれる変数の値を参照又は変更し、その変数の変数名をｖａｒに設定する（ステップ１６０４）。そして、ＣＰＵ３２１は、ｖａｒに設定された変数の仮想アドレスを取得して、ｖａｄｄｒに設定する（ステップ１６０５）。
【0129】
次に、ＣＰＵ３２１は、仮想アドレステーブルに変数ｖａｒを含むエントリが存在するか否かをチェックする（ステップ１６０６）。変数ｖａｒを含むエントリが存在する場合（ステップ１６０６，ＹＥＳ）、ＣＰＵ３２１は、変数ｖａｒを含むエントリのうち、最新のエントリの仮想アドレスがｖａｄｄｒであるか否かをチェックする（ステップ１６０７）。最新のエントリの仮想アドレスがｖａｄｄｒである場合（ステップ１６０７，ＹＥＳ）、ＣＰＵ３２１は、ステップ１６０３以降の処理を繰り返す。
【0130】
一方、最新のエントリの仮想アドレスがｖａｄｄｒではない場合（ステップ１６０７，ＮＯ）、ＣＰＵ３２１は、変数ｖａｒ及び仮想アドレスｖａｄｄｒを含むエントリを、仮想アドレステーブルに追加する（ステップ１６０８）。そして、ＣＰＵ３２１は、ステップ１６０３以降の処理を繰り返す。変数ｖａｒを含むエントリが存在しない場合（ステップ１６０６，ＮＯ）、ＣＰＵ３２１は、ステップ１６０８以降の処理を行う。
【0131】
実行対象の命令の位置がチューニング対象部分の終了位置に到達した場合（ステップ１６０３，ＹＥＳ）、ＣＰＵ３２１は、無効化信号をＬ２キャッシュ３２４へ送信することで、キャッシュモニタモードを無効化する（ステップ１６０９）。そして、ＣＰＵ３２１は、処理を継続するか否かをチェックする（ステップ１６１０）。
【0132】
処理を継続する場合（ステップ１６１０，ＹＥＳ）、ＣＰＵ３２１は、ステップ１６０１以降の処理を繰り返す。処理を継続しない場合（ステップ１６１０，ＮＯ）、ＣＰＵ３２１は、デバッガ１４０２及び解析対象プログラムの実行を終了する。
【0133】
【0134】
サイクルカウント“０ｘ０１００１２２２”の仮想アドレス“０ｘ００ＦＦＡＢ”に対応付けられた識別情報“０ｘ１”は、キャッシュイン（Ｌ２→Ｌ１）を示す。サイクルカウント“０ｘ０１００１２２４”の仮想アドレス“０ｘ００ＦＦＡＢ”に対応付けられた識別情報“０ｘ２”は、キャッシュイン（メイン→Ｌ２）を示す。
【0135】
サイクルカウント“０ｘ０１００２０２０”の仮想アドレス“０ｘ００ＡＡＣＣ”及びサイクルカウント“０ｘ０１００２３３３”の仮想アドレス“０ｘ１０ＦＦＡＢ”にも、識別情報“０ｘ１”が対応付けられている。
【0136】
【0137】
まず、ＣＰＵ３２１は、仮想アドレステーブルにＬ２＄ｍｉｓｓ及びＬ１＄ｍｉｓｓの列を追加し、各エントリのＬ２＄ｍｉｓｓ及びＬ１＄ｍｉｓｓに０を設定する（ステップ１８０１）。Ｌ１＄ｍｉｓｓは、Ｌ１キャッシュ３２３においてキャッシュミスが発生した回数を表し、Ｌ２＄ｍｉｓｓは、Ｌ２キャッシュ３２４においてキャッシュミスが発生した回数を表す。
【0138】
【0139】
次に、ＣＰＵ３２１は、仮想アドレステーブルのエントリを示す制御変数ｊ（ｊ＝１～Ｎ１）と、取得されたログ情報４２２のエントリを示す制御変数ｋ（ｋ＝１～Ｎ２）とを用いて、ステップ１８０２～ステップ１８０６の処理を行う。Ｎ１は、仮想アドレステーブルのエントリの個数を表し、Ｎ２は、ログ情報４２２のエントリの個数を表す。
【0140】
以下の説明において、ＶＡ１（ｊ）は、仮想アドレステーブルのｊ番目のエントリの仮想アドレスを表す。Ｌ１＄ｍｉｓｓ（ｊ）は、仮想アドレステーブルのｊ番目のエントリのＬ１＄ｍｉｓｓを表し、Ｌ２＄ｍｉｓｓ（ｊ）は、仮想アドレステーブルのｊ番目のエントリのＬ２＄ｍｉｓｓを表す。
【0141】
ＶＡ２（ｋ）は、ログ情報４２２のｋ番目のエントリの仮想アドレス情報を表し、ＩＤ（ｋ）は、ログ情報４２２のｋ番目のエントリの識別情報を表す。
【0142】
まず、ＣＰＵ３２１は、ｊに１を設定し、ｋに１を設定して、ＶＡ１（ｊ）の仮想ページ番号及びキャッシュインデックスとＶＡ２（ｋ）とを比較する（ステップ１８０２）。ＶＡ１（ｊ）の仮想ページ番号及びキャッシュインデックスとＶＡ２（ｋ）とが一致する場合（ステップ１８０２，ＹＥＳ）、ＣＰＵ３２１は、ＩＤ（ｋ）をチェックする（ステップ１８０３）。
【0143】
ＩＤ（ｋ）がキャッシュイン（Ｌ２→Ｌ１）を示している場合、ＣＰＵ３２１は、Ｌ１＄ｍｉｓｓ（ｊ）を１だけインクリメントし（ステップ１８０４）、ログ情報４２２のｋ番目のエントリを削除する（ステップ１８０６）。これにより、ｊ番目の仮想アドレスが示すデータのキャッシュイン（Ｌ２→Ｌ１）の発生回数が、Ｌ１キャッシュ３２３におけるキャッシュミスの発生回数としてカウントされる。
【0144】
ＩＤ（ｋ）がキャッシュイン（メイン→Ｌ２）を示している場合、ＣＰＵ３２１は、Ｌ２＄ｍｉｓｓ（ｊ）を１だけインクリメントし（ステップ１８０５）、ログ情報４２２のｋ番目のエントリを削除する（ステップ１８０６）。これにより、ｊ番目の仮想アドレスが示すデータのキャッシュイン（メイン→Ｌ２）の発生回数が、Ｌ２キャッシュ３２４におけるキャッシュミスの発生回数としてカウントされる。
【0145】
ＩＤ（ｋ）がキャッシュイン（Ｌ２→Ｌ１）及びキャッシュイン（メイン→Ｌ２）以外の他のイベントを示している場合、ＣＰＵ３２１は、ログ情報４２２のｋ番目のエントリを削除する（ステップ１８０６）。
【0146】
次に、ＣＰＵ３２１は、ｋを１だけインクリメントする。そして、インクリメント後のｋがＮ２以下である場合、ＣＰＵ３２１は、ステップ１８０２以降の処理を繰り返す。
【0147】
ＶＡ１（ｊ）の仮想ページ番号及びキャッシュインデックスとＶＡ２（ｋ）とが一致しない場合（ステップ１８０２，ＮＯ）、ＣＰＵ３２１は、ｋを１だけインクリメントする。そして、インクリメント後のｋがＮ２以下である場合、ＣＰＵ３２１は、ステップ１８０２以降の処理を繰り返す。
【0148】
インクリメント後のｋがＮ２よりも大きい場合、ＣＰＵ３２１は、ｋに１を設定し、ｊを１だけインクリメントする。そして、インクリメント後のｊがＮ１以下である場合、ＣＰＵ３２１は、ステップ１８０２以降の処理を繰り返す。
【0149】
ステップ１８０２において、ログ情報４２２のｋ番目のエントリが削除されている場合、ＶＡ１（ｊ）の仮想ページ番号及びキャッシュインデックスとＶＡ２（ｋ）とが一致しないと判定される。インクリメント後のｊがＮ１よりも大きい場合、ＣＰＵ３２１は、処理を終了する。
【0150】
図１８のログ情報解析処理によれば、解析対象プログラム内のチューニング対象部分について、ログ情報４２２に記録された各仮想アドレスが、仮想アドレステーブルに記録された変数に対応付けられる。これにより、Ｌ１キャッシュ３２３及びＬ２キャッシュ３２４それぞれにおいて、各変数が示すデータに対するキャッシュミスが発生した回数を取得することができる。
【0151】
その後、図１４の手順１４２２において、ＣＰＵ３２１は、キャッシュミスの原因を特定する。まず、ＣＰＵ３２１は、Ｌ２＄ｍｉｓｓ及びＬ１＄ｍｉｓｓを含む仮想アドレステーブルから、所定回数以上のキャッシュミスが発生している変数Ｘを抽出し、解析対象プログラム内における変数Ｘの位置を特定する。
【0152】
次に、ＣＰＵ３２１は、ログ取得モードの処理１４３４において取得されたログ情報４２２内で、キャッシュイン（Ｌ２→Ｌ１）又はキャッシュイン（メイン→Ｌ２）よりも前に記録されている、変数Ｘの仮想アドレス情報を含むエントリを抽出する。そして、ＣＰＵ３２１は、抽出されたエントリに含まれる識別情報が示すイベントから、プリフェッチの失敗、キャッシュラインの置き換え又は無効化等を、キャッシュミスの原因として特定する。
【0153】
ＣＰＵ３２１は、解析対象プログラム内における変数Ｘの位置と、特定されたキャッシュミスの原因とを、解析結果として表示装置３１４の画面上に表示する。ＣＰＵ３２１は、Ｌ２＄ｍｉｓｓ及びＬ１＄ｍｉｓｓを含む仮想アドレステーブルを、画面上にさらに表示してもよい。
【0154】
ユーザ１４０１は、表示された解析結果に基づいて、解析対象プログラムのチューニングを行う。例えば、キャッシュミスの原因がキャッシュラインの置き換えである場合、ソフトウェアプリフェッチ等の追い出し防止対策が行われる。また、キャッシュミスの原因がキャッシュラインの無効化である場合、並列計算アルゴリズム又は共有メモリ使用方法の見直しが行われ、キャッシュミスの原因がハードウェアプリフェッチの失敗である場合、ソフトウェアプリフェッチが挿入される。
【0155】
このようなチューニングを行うことで、変数Ｘに対するキャッシュミスの発生回数を効率的に減少させることができる。ユーザ１４０１の代わりに、コンパイラが解析対象プログラムのチューニングを行ってもよい。
【0156】
なお、図３の情報処理装置３０１において、Ｌ１キャッシュ３２３及びＬ２キャッシュ３２４は、データの代わりに命令を記憶することも可能である。この場合、Ｌ１キャッシュ３２３とＬ２キャッシュ３２４との間、又はＬ２キャッシュ３２４と記憶部３１２との間で送受信されるパケットは、イベント情報と、イベントの対象となる対象命令と、対象命令の物理アドレスとを含む。そして、イベントの対象がデータである場合と同様にして、図１４の解析処理が行われる。
【0157】
図２０は、図１の情報処理装置１０１の第２のハードウェア構成例を示している。図２０の情報処理装置２００１は、図３の情報処理装置３０１に入力装置２０１１、媒体駆動装置２０１２、及びネットワーク接続装置２０１３を追加した構成を有する。これらの構成要素はハードウェアであり、バス３１５により互いに接続されている。
【0158】
入力装置２０１１は、例えば、キーボード、ポインティングデバイス等であり、ユーザからの指示又は情報の入力に用いられる。
【0159】
媒体駆動装置２０１２は、可搬型記録媒体２０１４を駆動し、その記録内容にアクセスする。可搬型記録媒体２０１４は、メモリデバイス、フレキシブルディスク、光ディスク、光磁気ディスク等である。可搬型記録媒体２０１４は、ＣＤ－ＲＯＭ（Compact Disk Read Only Memory）、ＤＶＤ（Digital Versatile Disk）、ＵＳＢ（Universal Serial Bus）メモリ等であってもよい。
【0160】
ユーザは、可搬型記録媒体２０１４に、処理に用いられるプログラム及びデータを格納しておき、それらを記憶部３１２にロードして使用することができる。処理に用いられるプログラムは、例えば、解析対象プログラム及びデバッガ１４０２である。情報処理装置２００１は、補助記憶装置３１３に、処理に用いられるプログラム及びデータを格納しておき、それらを記憶部３１２にロードして使用することもできる。
【0161】
このように、処理に用いられるプログラム及びデータを格納するコンピュータ読み取り可能な記録媒体は、記憶部３１２、補助記憶装置３１３、又は可搬型記録媒体２０１４のような、物理的な（非一時的な）記録媒体である。
【0162】
ネットワーク接続装置２０１３は、ＬＡＮ（Local Area Network）、ＷＡＮ（Wide Area Network）等の通信ネットワークに接続され、通信に伴うデータ変換を行う通信インタフェース回路である。情報処理装置２００１は、処理に用いられるプログラム及びデータを外部の装置からネットワーク接続装置２０１３を介して受信し、それらを記憶部３１２にロードして使用することができる。
【0163】
【0164】
図４のＬ２キャッシュ３２４の構成は一例に過ぎず、情報処理装置３０１の用途又は条件に応じて一部の構成要素を省略又は変更してもよい。図８のテーブル制御部４１１の構成は一例に過ぎず、情報処理装置３０１の用途又は条件に応じて一部の構成要素を省略又は変更してもよい。図１０のログ制御部４１２の構成は一例に過ぎず、情報処理装置３０１の用途又は条件に応じて一部の構成要素を省略又は変更してもよい。
【0165】
図２、図１６、及び図１８のフローチャートは一例に過ぎず、情報処理装置３０１の構成又は条件に応じて、一部の処理を省略又は変更してもよい。図１１及び図１２の情報処理装置３０１の動作と図１３及び図１４の処理は一例に過ぎず、情報処理装置３０１の構成又は条件に応じて、一部の手順を省略又は変更してもよい。
【0166】
図５に示した変換テーブル４２１は一例に過ぎず、変換テーブル４２１は、解析対象プログラムに応じて変化する。図６に示した仮想アドレス及び物理アドレスは一例に過ぎず、仮想アドレス及び物理アドレスは、情報処理装置３０１の構成又は条件に応じて変化する。図７及び図１７に示したログ情報４２２は一例に過ぎず、ログ情報４２２は、解析対象プログラムに応じて変化する。
【0167】
図９に示した更新情報は一例に過ぎず、更新情報の形式は、変換テーブル４２１の形式に応じて変化する。図１５及び図１９に示した仮想アドレステーブルは一例に過ぎず、仮想アドレステーブルは、解析対象プログラムに応じて変化する。
【0168】
開示の実施形態とその利点について詳しく説明したが、当業者は、特許請求の範囲に明確に記載した本発明の範囲から逸脱することなく、様々な変更、追加、省略をすることができるであろう。
【0169】
図１乃至図２０を参照しながら説明した実施形態に関し、さらに以下の付記を開示する。
（付記１）
演算処理部を備える情報処理装置であって、
前記演算処理部は、プログラムを実行するプロセッサとキャッシュメモリとを含み、
前記キャッシュメモリは、
前記プログラムの実行時に、前記キャッシュメモリにおいて発生したイベントの対象となる対象情報の物理アドレスを取得する取得部と、
前記対象情報の物理アドレスと前記対象情報の仮想アドレスとの対応関係を示す対応関係情報を用いて、前記対象情報の物理アドレスを前記対象情報の仮想アドレスに変換し、前記対象情報の仮想アドレスを示す仮想アドレス情報と前記イベントの識別情報とを対応付けたログ情報を生成する生成部と、
を含むことを特徴とする情報処理装置。
（付記２）
前記情報処理装置は、記憶部をさらに備え、
前記イベントは、前記キャッシュメモリにおいて前記対象情報に対するキャッシュミスが発生した際、前記対象情報、前記対象情報の物理アドレス、及び前記イベントを示すイベント情報を、前記キャッシュメモリが前記記憶部から受信する受信動作であり、
前記取得部は、前記キャッシュメモリが受信した前記対象情報の物理アドレス及び前記イベント情報を取得し、
前記生成部は、前記イベント情報に基づいて前記イベントの識別情報を生成することを特徴とする付記１記載の情報処理装置。
（付記３）
前記演算処理部は、第１キャッシュメモリをさらに含み、
前記イベントが発生した前記キャッシュメモリは、前記第１キャッシュメモリよりも下位の記憶階層に属する第２キャッシュメモリであることを特徴とする付記２記載の情報処理装置。
（付記４）
前記演算処理部は、第１キャッシュメモリをさらに含み、
前記イベントが発生した前記キャッシュメモリは、前記第１キャッシュメモリよりも下位の記憶階層に属する第２キャッシュメモリであり、
前記イベントは、前記第１キャッシュメモリにおいて前記対象情報に対するキャッシュミスが発生した際、前記対象情報、前記対象情報の物理アドレス、及び前記イベントを示すイベント情報を、前記第２キャッシュメモリが前記第１キャッシュメモリへ送信する送信動作であり、
前記取得部は、前記第２キャッシュメモリが送信する前記対象情報の物理アドレス及び前記イベント情報を取得し、
前記生成部は、前記イベント情報に基づいて前記イベントの識別情報を生成することを特徴とする付記１記載の情報処理装置。
（付記５）
前記演算処理部は、前記対応関係情報を保持する変換部をさらに含み、
前記変換部は、前記プロセッサから前記対象情報の仮想アドレスを受信し、保持している前記対応関係情報を用いて、受信した前記対象情報の仮想アドレスを前記対象情報の物理アドレスに変換し、
前記第２キャッシュメモリは、
前記対応関係情報を記憶する記憶部と、
前記変換部が保持する前記対応関係情報の更新を示す更新情報に基づいて、前記記憶部が記憶する前記対応関係情報を更新する更新部と、
をさらに含むことを特徴とする付記３又は４記載の情報処理装置。
（付記６）
前記第１キャッシュメモリは１次キャッシュメモリであり、前記第２キャッシュメモリは２次キャッシュメモリであることを特徴とする付記３乃至５の何れか１項に記載の情報処理装置。
（付記７）
プログラムを実行し、
前記プログラムの実行時に、キャッシュメモリにおいて発生したイベントの対象となる対象情報の物理アドレスを取得し、
前記対象情報の物理アドレスと前記対象情報の仮想アドレスとの対応関係を示す対応関係情報を用いて、前記対象情報の物理アドレスを前記対象情報の仮想アドレスに変換し、
前記対象情報の仮想アドレスを示す仮想アドレス情報と前記イベントの識別情報とを対応付けたログ情報を生成する、
処理を演算処理部が実行することを特徴とする情報処理方法。
（付記８）
前記イベントは、前記キャッシュメモリにおいて前記対象情報に対するキャッシュミスが発生した際、前記対象情報、前記対象情報の物理アドレス、及び前記イベントを示すイベント情報を、前記キャッシュメモリが記憶部から受信する受信動作であり、
前記対象情報の物理アドレスを取得する処理は、前記キャッシュメモリが受信した前記対象情報の物理アドレス及び前記イベント情報を取得する処理を含み、
前記ログ情報を生成する処理は、前記イベント情報に基づいて前記イベントの識別情報を生成する処理を含むことを特徴とする付記７記載の情報処理方法。
（付記９）
前記イベントが発生した前記キャッシュメモリは、前記演算処理部に含まれる第１キャッシュメモリよりも下位の記憶階層に属する第２キャッシュメモリであることを特徴とする付記８記載の情報処理方法。
（付記１０）
前記イベントが発生した前記キャッシュメモリは、前記演算処理部に含まれる第１キャッシュメモリよりも下位の記憶階層に属する第２キャッシュメモリであり、
前記イベントは、前記第１キャッシュメモリにおいて前記対象情報に対するキャッシュミスが発生した際、前記対象情報、前記対象情報の物理アドレス、及び前記イベントを示すイベント情報を、前記第２キャッシュメモリが前記第１キャッシュメモリへ送信する送信動作であり、
前記対象情報の物理アドレスを取得する処理は、前記第２キャッシュメモリが送信する前記対象情報の物理アドレス及び前記イベント情報を取得する処理を含み、
前記ログ情報を生成する処理は、前記イベント情報に基づいて前記イベントの識別情報を生成する処理を含むことを特徴とする付記７記載の情報処理方法。
（付記１１）
前記第２キャッシュメモリは、前記対応関係情報を記憶し、
前記演算処理部は、前記対応関係情報を保持する変換部を含み、
前記変換部が保持している前記対応関係情報を用いて、前記プログラムの実行時にプロセッサから出力された前記対象情報の仮想アドレスを、前記対象情報の物理アドレスに変換し、
前記変換部が保持している前記対応関係情報の更新を示す更新情報に基づいて、前記第２キャッシュメモリが記憶する前記対応関係情報を更新する、
処理を前記演算処理部がさらに実行することを特徴とする付記９又は１０記載の情報処理方法。
（付記１２）
前記第１キャッシュメモリは１次キャッシュメモリであり、前記第２キャッシュメモリは２次キャッシュメモリであることを特徴とする付記９乃至１１の何れか１項に記載の情報処理方法。
（付記１）
演算処理部を備える情報処理装置であって、
前記演算処理部は、プログラムを実行するプロセッサとキャッシュメモリとを含み、
前記キャッシュメモリは、
前記プログラムの実行時に、前記キャッシュメモリにおいて発生したイベントの対象となる対象情報の物理アドレスを取得する取得部と、
前記対象情報の物理アドレスと前記対象情報の仮想アドレスとの対応関係を示す対応関係情報を用いて、前記対象情報の物理アドレスを前記対象情報の仮想アドレスに変換し、前記対象情報の仮想アドレスを示す仮想アドレス情報と前記イベントの識別情報とを対応付けたログ情報を生成する生成部と、
を含むことを特徴とする情報処理装置。
（付記２）
前記情報処理装置は、記憶部をさらに備え、
前記イベントは、前記キャッシュメモリにおいて前記対象情報に対するキャッシュミスが発生した際、前記対象情報、前記対象情報の物理アドレス、及び前記イベントを示すイベント情報を、前記キャッシュメモリが前記記憶部から受信する受信動作であり、
前記取得部は、前記キャッシュメモリが受信した前記対象情報の物理アドレス及び前記イベント情報を取得し、
前記生成部は、前記イベント情報に基づいて前記イベントの識別情報を生成することを特徴とする付記１記載の情報処理装置。
（付記３）
前記演算処理部は、第１キャッシュメモリをさらに含み、
前記イベントが発生した前記キャッシュメモリは、前記第１キャッシュメモリよりも下位の記憶階層に属する第２キャッシュメモリであることを特徴とする付記２記載の情報処理装置。
（付記４）
前記演算処理部は、第１キャッシュメモリをさらに含み、
前記イベントが発生した前記キャッシュメモリは、前記第１キャッシュメモリよりも下位の記憶階層に属する第２キャッシュメモリであり、
前記イベントは、前記第１キャッシュメモリにおいて前記対象情報に対するキャッシュミスが発生した際、前記対象情報、前記対象情報の物理アドレス、及び前記イベントを示すイベント情報を、前記第２キャッシュメモリが前記第１キャッシュメモリへ送信する送信動作であり、
前記取得部は、前記第２キャッシュメモリが送信する前記対象情報の物理アドレス及び前記イベント情報を取得し、
前記生成部は、前記イベント情報に基づいて前記イベントの識別情報を生成することを特徴とする付記１記載の情報処理装置。
（付記５）
前記演算処理部は、前記対応関係情報を保持する変換部をさらに含み、
前記変換部は、前記プロセッサから前記対象情報の仮想アドレスを受信し、保持している前記対応関係情報を用いて、受信した前記対象情報の仮想アドレスを前記対象情報の物理アドレスに変換し、
前記第２キャッシュメモリは、
前記対応関係情報を記憶する記憶部と、
前記変換部が保持する前記対応関係情報の更新を示す更新情報に基づいて、前記記憶部が記憶する前記対応関係情報を更新する更新部と、
をさらに含むことを特徴とする付記３又は４記載の情報処理装置。
（付記６）
前記第１キャッシュメモリは１次キャッシュメモリであり、前記第２キャッシュメモリは２次キャッシュメモリであることを特徴とする付記３乃至５の何れか１項に記載の情報処理装置。
（付記７）
プログラムを実行し、
前記プログラムの実行時に、キャッシュメモリにおいて発生したイベントの対象となる対象情報の物理アドレスを取得し、
前記対象情報の物理アドレスと前記対象情報の仮想アドレスとの対応関係を示す対応関係情報を用いて、前記対象情報の物理アドレスを前記対象情報の仮想アドレスに変換し、
前記対象情報の仮想アドレスを示す仮想アドレス情報と前記イベントの識別情報とを対応付けたログ情報を生成する、
処理を演算処理部が実行することを特徴とする情報処理方法。
（付記８）
前記イベントは、前記キャッシュメモリにおいて前記対象情報に対するキャッシュミスが発生した際、前記対象情報、前記対象情報の物理アドレス、及び前記イベントを示すイベント情報を、前記キャッシュメモリが記憶部から受信する受信動作であり、
前記対象情報の物理アドレスを取得する処理は、前記キャッシュメモリが受信した前記対象情報の物理アドレス及び前記イベント情報を取得する処理を含み、
前記ログ情報を生成する処理は、前記イベント情報に基づいて前記イベントの識別情報を生成する処理を含むことを特徴とする付記７記載の情報処理方法。
（付記９）
前記イベントが発生した前記キャッシュメモリは、前記演算処理部に含まれる第１キャッシュメモリよりも下位の記憶階層に属する第２キャッシュメモリであることを特徴とする付記８記載の情報処理方法。
（付記１０）
前記イベントが発生した前記キャッシュメモリは、前記演算処理部に含まれる第１キャッシュメモリよりも下位の記憶階層に属する第２キャッシュメモリであり、
前記イベントは、前記第１キャッシュメモリにおいて前記対象情報に対するキャッシュミスが発生した際、前記対象情報、前記対象情報の物理アドレス、及び前記イベントを示すイベント情報を、前記第２キャッシュメモリが前記第１キャッシュメモリへ送信する送信動作であり、
前記対象情報の物理アドレスを取得する処理は、前記第２キャッシュメモリが送信する前記対象情報の物理アドレス及び前記イベント情報を取得する処理を含み、
前記ログ情報を生成する処理は、前記イベント情報に基づいて前記イベントの識別情報を生成する処理を含むことを特徴とする付記７記載の情報処理方法。
（付記１１）
前記第２キャッシュメモリは、前記対応関係情報を記憶し、
前記演算処理部は、前記対応関係情報を保持する変換部を含み、
前記変換部が保持している前記対応関係情報を用いて、前記プログラムの実行時にプロセッサから出力された前記対象情報の仮想アドレスを、前記対象情報の物理アドレスに変換し、
前記変換部が保持している前記対応関係情報の更新を示す更新情報に基づいて、前記第２キャッシュメモリが記憶する前記対応関係情報を更新する、
処理を前記演算処理部がさらに実行することを特徴とする付記９又は１０記載の情報処理方法。
（付記１２）
前記第１キャッシュメモリは１次キャッシュメモリであり、前記第２キャッシュメモリは２次キャッシュメモリであることを特徴とする付記９乃至１１の何れか１項に記載の情報処理方法。
【符号の説明】
【0170】
１０１、３０１、２００１ 情報処理装置
１１１、３１１ 演算処理部
１２１ プロセッサ
１２２ キャッシュメモリ
１３１ 取得部
１３２ 生成部
３１２、４１４ 記憶部
３１３ 補助記憶装置
３１４ 表示装置
３１５ バス
３２１ ＣＰＵ
３２２ ＴＬＢ
３２３ Ｌ１キャッシュ
３２４ Ｌ２キャッシュ
４１１ テーブル制御部
４１２ ログ制御部
４１３ キャッシュ制御部
４２１ 変換テーブル
４２２ ログ情報
４２３ キャッシュ情報
６０１ 仮想アドレス
６０２ 物理アドレス
６１１ 仮想ページ番号
６１２、６２２ ページオフセット
６２１ 物理ページ番号
６３１ キャッシュインデックス
６３２ ブロックオフセット
６３３ バイトオフセット
８１１ ＶＡ取得部
８１２ ＰＡ取得部
８１３ 更新部
１０１１ 読み出し部
１０１２ 書き込み部
１０１３ 生成部
１１０１～１１０６、１４３１～１４３４ 処理
１４０１ ユーザ
１４０２ デバッガ
２０１１ 入力装置
２０１２ 媒体駆動装置
２０１３ ネットワーク接続装置
２０１４ 可搬型記録媒体
１１１、３１１ 演算処理部
１２１ プロセッサ
１２２ キャッシュメモリ
１３１ 取得部
１３２ 生成部
３１２、４１４ 記憶部
３１３ 補助記憶装置
３１４ 表示装置
３１５ バス
３２１ ＣＰＵ
３２２ ＴＬＢ
３２３ Ｌ１キャッシュ
３２４ Ｌ２キャッシュ
４１１ テーブル制御部
４１２ ログ制御部
４１３ キャッシュ制御部
４２１ 変換テーブル
４２２ ログ情報
４２３ キャッシュ情報
６０１ 仮想アドレス
６０２ 物理アドレス
６１１ 仮想ページ番号
６１２、６２２ ページオフセット
６２１ 物理ページ番号
６３１ キャッシュインデックス
６３２ ブロックオフセット
６３３ バイトオフセット
８１１ ＶＡ取得部
８１２ ＰＡ取得部
８１３ 更新部
１０１１ 読み出し部
１０１２ 書き込み部
１０１３ 生成部
１１０１～１１０６、１４３１～１４３４ 処理
１４０１ ユーザ
１４０２ デバッガ
２０１１ 入力装置
２０１２ 媒体駆動装置
２０１３ ネットワーク接続装置
２０１４ 可搬型記録媒体
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】