特開 2022-157422 半導体装置及び半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022157422

(43)【公開日】2022-10-14

(54)【発明の名称】半導体装置及び半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/822 20060101AFI20221006BHJP

   H01L 25/065 20060101ALI20221006BHJP

【ＦＩ】

H01L27/04 A

H01L27/04 U

H01L25/08 Y

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2021061625

(22)【出願日】2021-03-31

(71)【出願人】

【識別番号】320012037

【氏名又は名称】ラピステクノロジー株式会社

(74)【代理人】

【識別番号】110001519

【氏名又は名称】特許業務法人太陽国際特許事務所

(72)【発明者】

【氏名】橋立 修一

【テーマコード（参考）】

5F038

【Ｆターム（参考）】

5F038CA03

5F038CA05

5F038CA13

5F038DF04

5F038DF05

5F038EZ20

(57)【要約】

【課題】半導体ウェハからの切り出しに要するコストの増大を抑えた半導体装置を提供する。
【解決手段】半導体ウェハ１００上に所定の間隙を置いて規定される複数の第１の領域の内部にそれぞれ形成されるサブチップ１２０と、半導体ウェハ１００上の、第１の領域の内部であってサブチップ１２０が形成されていない場所に規定される第２の領域の内部にそれぞれ形成されるメインチップ１１０と、を有する。
【選択図】図２

【特許請求の範囲】

【請求項1】

半導体ウェハ上に所定の間隙を置いて規定される複数の第１の領域の内部にそれぞれ形成される第１のチップと、
前記半導体ウェハ上の、前記第１の領域の内部であって前記第１のチップが形成されていない場所に規定される第２の領域の内部にそれぞれ形成される複数の第２のチップと、
を有する半導体装置。

【請求項2】

前記第１のチップの機能と、前記第２のチップの機能とはそれぞれ独立した関係にある、請求項１に記載の半導体装置。

【請求項3】

前記第１のチップの機能と、前記第２のチップの機能とは依存した関係にある、請求項１に記載の半導体装置。

【請求項4】

前記第１のチップはメモリであり、前記第２のチップはプロセッサである、請求項１に記載の半導体装置。

【請求項5】

前記第１のチップ及び前記第２のチップは、いずれもメモリである、請求項１に記載の半導体装置。

【請求項6】

所定の間隙を置いて規定される複数の第１の領域の内部にそれぞれ形成される第１のチップと、前記第１の領域の内部であって前記第１のチップが形成されていない場所に規定される第２の領域の内部にそれぞれ形成される複数の第２のチップと、が形成されている半導体ウェハから、前記第１のチップ又は前記第２のチップを切り出す工程を備える、半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置及び半導体装置の製造方法に関する。

【背景技術】

【0002】

半導体基板に複数の半導体集積回路のブロックを形成する技術が提案されている（例えば特許文献１参照）。特許文献１には、複数の機能ブロックを有する半導体装置において、半導体基板における所定の領域に、それぞれがパッドを有しかつ互いに独立した複数の機能ブロックが形成されたベース半導体が形成されている技術が開示されている。また特許文献１には、各機能ブロックの有する複数のパッド間を接続し、切断可能に形成されたパッド配線を有し、パッド配線の一部を切断し機能ブロックのうちの一部を切り離すことにより、複数の機能ブロックのうちの必要とする機能ブロックだけを動作させる技術が開示されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００７－２２７８８３号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

特許文献１は、複数の機能ブロックの内、不要な一部の機能ブロックを切り離すことにより必要とする機能ブロックだけを有する半導体装置を開示している。しかし、不要な部分を切り離すことによって、及び切り離すために要求されるダイシング加工の精度によって、半導体装置を製造するためのコストが増大する。

【0005】

本発明は、上記の点に鑑みてなされたものであり、半導体ウェハからの切り出しに要するコストの増大を抑えた半導体装置及び半導体装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0006】

本発明の第１態様に係る半導体装置は、半導体ウェハ上に所定の間隙を置いて規定される複数の第１の領域の内部にそれぞれ形成される第１のチップと、前記半導体ウェハ上の、前記第１の領域の内部であって前記第１のチップが形成されていない場所に規定される第２の領域の内部にそれぞれ形成される複数の第２のチップと、を有する。

【0007】

本発明の第２態様に係る半導体装置は、第１態様に係る半導体装置であって、前記第１のチップの機能と、前記第２のチップの機能とはそれぞれ独立した関係にある。

【0008】

本発明の第３態様に係る半導体装置は、第１態様に係る半導体装置であって、前記第１のチップの機能と、前記第２のチップの機能とは依存した関係にある。

【0009】

本発明の第４態様に係る半導体装置は、第１態様に係る半導体装置であって、前記第１のチップはメモリであり、前記第２のチップはプロセッサである。

【0010】

本発明の第５態様に係る半導体装置は、第１態様に係る半導体装置であって、前記第１のチップ及び前記第２のチップは、いずれもメモリである。

【0011】

本発明の第６態様に係る半導体装置の製造方法は、所定の間隙を置いて規定される複数の第１の領域の内部にそれぞれ形成される第１のチップと、前記第１の領域の内部であって前記第１のチップが形成されていない場所に規定される第２の領域の内部にそれぞれ形成される複数の第２のチップと、が形成されている半導体ウェハから、前記第１のチップ又は前記第２のチップを切り出す工程を備える。

【発明の効果】

【0012】

本発明によれば、複数の領域を規定し、それぞれの領域にチップを形成することで、半導体ウェハからの切り出しに要するコストの増大を抑えた半導体装置及び半導体装置の製造方法を提供することができる。

【図面の簡単な説明】

【0013】

【図1】ＩＣチップが形成された半導体ウェハの例を示す図である。

【図2】本発明の実施形態に係る半導体ウェハの平面図を示す図である。

【図3】図２に示した半導体ウェハから切り出されるチップの、基板への接続例を示す図である。

【図4】図３のＡ－Ａ’線の断面図である。

【図5】半導体ウェハから切り出されるチップ及びチップの基板への接続例を示す図である。

【図6】メインチップとサブチップとの間が半導体ウェハの内部で配線されている例を示す図である。

【図7】本発明の実施形態に係る半導体ウェハの平面図を示す図である。

【発明を実施するための形態】

【0014】

以下、本発明の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与している。また、図面の寸法比率は、説明の都合上誇張されており、実際の比率とは異なる場合がある。

【0015】

（経緯）
まず、本発明の実施形態を説明する前に、本発明の実施形態に至った経緯を説明する。

【0016】

半導体ウェハを１つ１つのＩＣチップに切り離す、半導体ウェハのダイシング工程において、ウェハの端面が欠けるチッピングの発生、及びクラックの発生という問題が発生し得る。チッピング及びクラックの問題を防止するためには、ダイシング装置の方式や精度に応じた仕様及び条件設定による切断可能条件に従ったスクライブラインを、半導体ウェハのチップ配置設計の段階で作り込む必要がある。

【0017】

そのスクライブラインの切断領域は、ダイシング装置の切断方式、装置精度、切断条件によって様々であるため、どこのアセンブリ工場でどのダイシング装置を使用して半導体ウェハを加工するかを、ＬＳＩ設計の段階で決める必要があった。すなわち、チップ設計段階で、組立のダイシング工程も考慮してスクライブラインの切断領域の構造、幅の仕様を決める必要があった。図１は、ＩＣチップが形成された半導体ウェハの例を示す図である。図１には、半導体ウェハ１０に、スクライブライン幅Ｗ１を置いて形成された複数のＩＣチップ１１が示されている。

【0018】

図１に示すスクライブライン幅Ｗ１に関しては、チップコストに大きく影響する。スクライブライン幅Ｗ１を狭くするとウェハ１枚から取れるチップの数が多くなり、チップ製造のコストが安くなる半面、切断精度の高い高価なダイシング装置を使用しなければならないため、ダイシングにかかるコストが高くなる。

【0019】

一方、スクライブライン幅Ｗ１を広くすると、それほど精度の高くない低精度のダイシング装置を使用できるので、ダイシングにかかるコストが安くなるが、ウェハ１枚から取れるチップの数が少なくなるために、チップ製造のコストが高くなる。

【0020】

また、スクライブライン幅Ｗ１を狭くして、低精度のダイシング装置を使用した場合、半導体ウェハの切断はできるが、出来たチップに割れや欠けなどの問題が発生する。高精度な装置を所有する組立工場は限られており、場合によってはダイシング工程だけを別の工場に設ける必要も発生する。ダイシング工程のために半導体ウェハを輸送することはコストの増大に繋がる。この方式の選択をチップ設計段階で価格の折り合う条件で決める必要があった。

【0021】

そこで、本件発明者は、上述した内容に鑑み、半導体ウェハから半導体装置を製造する際の、半導体ウェハからの切り出しに要するコストの増大を抑えることが可能な技術について鋭意検討を行った。その結果、本件発明者は、複数の領域を規定し、それぞれの領域にチップを形成することで、半導体ウェハからの切り出しに要するコストの増大を抑えた技術を考案するに至った。

【0022】

（実施形態）
図２は、本発明の実施形態に係る半導体ウェハの平面図を示す図である。図２に示した半導体ウェハ１００には、図２のように、幅Ｗ１を置いて作製されるメインチップ１１０と、メインチップ１１０の周りに、幅Ｗ２を置いて作製されるサブチップ１２０を有する。メインチップ１１０は、本発明の第２のチップの一例である。サブチップ１２０は、本発明の第１のチップの一例である。メインチップ１１０は、ある機能の集積回路を表し、サブチップ１２０は、メインチップ１１０に搭載される機能とは独立した機能として搭載されていることを想定としている。つまり、メインチップ１１０とサブチップ１２０の間で配線の接続は無く、信号のやりとりも無い。

【0023】

図３は、図２に示した半導体ウェハ１００から切り出されるチップの、基板への接続例を示す図である。図４は、図３のＡ－Ａ’線の断面図である。図３に示したＩＣ１１２とＩＣ１２２とは、それぞれ別の機能を有している。メインチップ１１０のパッド１１１は、ＩＣ１１２と配線されている。そしてメインチップ１１０のパッド１１１は、基板のＬＳＩ端子１３１とワイヤ１３２で接続される。

【0024】

また、サブチップ１２０のパッド１２１は、ＩＣ１２２と配線されている。そしてサブチップ１２０のパッド１２１は、基板のＬＳＩ端子１４１とワイヤ１４２で接続される。

【0025】

すなわち、メインチップ１１０とサブチップ１２０との間は接続がなく独立しているため、別々にＬＳＩ端子１３１、１４１へ接続される。

【0026】

半導体ウェハ１００へメインチップ１１０及びサブチップ１２０を作製するにあたり、ダイシング工程を考慮した設計が行われる。まず、メインチップ１１０の周りのスクライブライン幅Ｗ１は、低精度のダイシング装置の仕様で切断可能な幅以上に設定される。ダイシング工程後には、サブチップ１２０は切断領域の扱いとなるため、サブチップ１２０の機能としては使えない。従って、低精度のダイシング装置で切断した場合はメインチップ１１０のみが使用可能なように切り出される。

【0027】

サブチップ１２０の周りのスクライブライン幅Ｗ２は、高精度のスクライブ装置の仕様で切断可能な幅以上に設定される。ダイシング工程後には、メインチップ１１０だけでなく、サブチップ１２０もＬＳＩの機能として使用できる。従って、高精度のダイシング装置で切断した場合はメインチップ１１０及びサブチップ１２０が使用可能なように切り出される。

【0028】

すなわち、メインチップ１１０のみを商品化したい場合は、低精度のダイシング装置を使用することができるため、スクライブのためのコストを抑えることができる。一方、サブチップ１２０及びメインチップ１１０の両方を商品化したい場合は、高精度のスクライブ装置を使用することで、ダイシングのコストは上がるが、スクライブライン幅を狭くすることで、１枚の半導体ウェハ１００に作製できるチップ数を増やすことができる。さらに、半導体ウェハ１００からメインチップ１１０及びサブチップ１２０をまとめて切り出すことが可能となるので、メインチップ１１０及びサブチップ１２０について半導体ウェハ１００の共用ができる。

【0029】

このように、製品化するチップの機能に応じてスクライブ装置を切り分けることによって、スクライブ装置を選択することができ、またスクライブライン幅を狭められることから、トータルコストを下げることができる。

【0030】

別の実施例を示す。メインチップ１１０及びサブチップ１２０には、電源線及びグランド（ＧＮＤ）線の配線を持たせてもよい。

【0031】

図５は、半導体ウェハ１００から切り出されるチップ及びチップの基板への接続例を示す図である。図５に示した例は、メインチップ１１０とサブチップ１２０とが依存している関係にある場合の例である。例えば、メインチップ１１０にプロセッサが搭載され、サブチップ１２０にプロセッサがワークエリアとして使用するメモリが搭載されている場合が該当する。

【0032】

図５に示したメインチップ１１０には、電源線１１３及びＧＮＤ線１１４が形成されている。また、図５に示したサブチップ１２０には、電源線１２３及びＧＮＤ線１２４が接続されている。そして、メインチップ１１０とサブチップ１２０との間はワイヤ１１５で接続されている。

【0033】

メインチップ１１０及びサブチップ１２０が、図５に示した構成を有することで、メインチップ１１０とサブチップ１２０とが依存している関係にある半導体ウェハ１００を製造することができる。

【0034】

このようにメインチップ１１０とサブチップ１２０とが依存している関係にある半導体ウェハ１００を製造することで、様々な用途に対応したチップを作製することが可能となる。例えば、ＬＳＩの仕様として、高速動作が要求される仕様と、低速動作でも問題のない仕様とがあるとする。高速動作が要求される仕様では、周波数に応じた電流を消費すると考えると、低速動作の場合に比べてチップ内の電源配線を低抵抗にする必要がある。メインチップ１１０とサブチップ１２０とが依存している関係にあれば、その電源配線をサブチップ１２０内で構成することができる。

【0035】

メインチップ１１０とサブチップ１２０との間の接続は、図５のようにワイヤで接続されてもよいが、半導体ウェハ１００の内部で配線されていてもよい。図６は、メインチップ１１０とサブチップ１２０との間が半導体ウェハ１００の内部で配線されている例を示す図である。半導体ウェハ１００の製造の際に、半導体ウェハ１００の内部で接続されたマスクと、非接続のマスクとの両方を用意してウェハ製造工程で切り替えられてもよい。

【0036】

サブチップ１２０とメインチップ１１０との間の接続と非接続の選択が可能となることで、チップが消費する電流の仕様に基づいて、サブチップ１２０とメインチップ１１０との間の接続又は非接続を選択できる。そして、メインチップ１１０の電源線１１３及びＧＮＤ線１１４を低速動作時用とすれば、配線領域をあまり大きくせずに作成でき、メインチップ１１０の面積を小さくすることができる。

【0037】

上記実施形態では、メインチップ１１０の外周をサブチップ１２０で囲んだ例を説明したが、本発明は係る例に限定されるものでは無い。例えば図７に示したように、メインチップ１１０及びサブチップ１２０の少なくとも１つの辺を合わせてもよい。この際、破線で示される領域１３０の内部にメインチップ１１０およびサブチップ１２０が、それぞれ幅Ｗ１およびＷ２を置いて作製される。領域１３０は、第１の領域の一例である。また、上記実施形態では、１つのサブチップ１２０及び１つのメインチップ１１０で説明したが、それぞれ複数のチップで構成してもよく、またサブチップ１２０を幾重にも囲んでもよい。

【0038】

メインチップ１１０及びサブチップ１２０の機能は特定のものに限定されるものでは無い。また、メインチップ１１０及びサブチップ１２０の機能は同一のものでもよく、異なるものでもよい。

【0039】

例えば、メインチップ１１０及びサブチップ１２０の機能は共にプロセッサでもよく、また共にメモリであってもよい。例えば、メインチップ１１０及びサブチップ１２０の機能を共にプロセッサとする場合、メインチップ１１０のプロセッサの性能とサブチップ１２０のプロセッサの性能とを同じにしてもよく、メインチップ１１０のプロセッサの性能とサブチップ１２０のプロセッサの性能に差を付けてもよい。

【0040】

また例えば、メインチップ１１０及びサブチップ１２０の機能を共にメモリとする場合、メインチップ１１０のメモリの種類とサブチップ１２０のメモリの種類とを同じにしてもよく、異ならせてもよい。例えば、メインチップ１１０のメモリをＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）にして、サブチップ１２０のメモリをＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）にしてもよい。

【0041】

また、メインチップ１１０にプロセッサが形成され、サブチップ１２０に、プロセッサが使用するアナログ回路が形成されてもよい。プロセッサが使用するアナログ回路として、例えばコーデック回路が形成されてもよい。

【符号の説明】

【0042】

１００ 半導体ウェハ
１１０ メインチップ
１２０ サブチップ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】