(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022158357
(43)【公開日】2022-10-17
(54)【発明の名称】高性能半導体装置
(51)【国際特許分類】
H01L 29/739 20060101AFI20221006BHJP
H01L 29/12 20060101ALI20221006BHJP
H01L 29/78 20060101ALI20221006BHJP
【ＦＩ】
H01L29/78 655A
H01L29/78 652T
H01L29/78 655D
H01L29/78 652E
H01L29/78 655B
【審査請求】有
【請求項の数】6
【出願形態】ＯＬ
(21)【出願番号】P 2021063174
(22)【出願日】2021-04-01
【新規性喪失の例外の表示】特許法第３０条第２項適用申請有り 電気学会、論文誌Ｄ（産業応用部門誌）、１４０巻，１２号，９７２頁～９８２頁，２０２０年１２月１日発行
(71)【出願人】
【識別番号】509260466
【氏名又は名称】菅原 良孝
(72)【発明者】
【氏名】菅原 良孝
(57)【要約】 （修正有）
【課題】逆導通ＩＧＢＴ半導体装置の性能を損ねることなく、ターンオン時の第１次スナップバック現象や高次スナップバック現象を抑制し、且つ、スナップバック現象による半導体本体の劣化も抑制し、より縮小された面積と高い信頼性を有する高性能半導体装置及びその動作方法を提供する。
【解決手段】逆導通ＩＧＢＴ１００をワイドギャップ半導体で形成し、その活性領域をパイロット機能を具備した標準セルで構成し、１次スナップバック現象のみならず高次スナップバック現象も抑制もしくは解消し高い信頼性を達成する。また、スナップバック現象の主要因子の一つである標準セルのバッファー層１０４を２重バッファー層とし、逆導通ＩＧＢＴチップを大幅に小型化し低オン抵抗化するとともに、標準セル内のＭＯＳＦＥＴ表面部を複数にして低オン抵抗化し、チップ面積を低減する。
【選択図】図１
【解決手段】逆導通ＩＧＢＴ１００をワイドギャップ半導体で形成し、その活性領域をパイロット機能を具備した標準セルで構成し、１次スナップバック現象のみならず高次スナップバック現象も抑制もしくは解消し高い信頼性を達成する。また、スナップバック現象の主要因子の一つである標準セルのバッファー層１０４を２重バッファー層とし、逆導通ＩＧＢＴチップを大幅に小型化し低オン抵抗化するとともに、標準セル内のＭＯＳＦＥＴ表面部を複数にして低オン抵抗化し、チップ面積を低減する。
【選択図】図１
【特許請求の範囲】
【請求項1】
ワイドギャップ半導体で構成された逆導通半導体装置において、
その活性領域をパイロット機能を具備したパイロット機能付標準セルで構成したことを特徴とする半導体装置。
その活性領域をパイロット機能を具備したパイロット機能付標準セルで構成したことを特徴とする半導体装置。
【請求項2】
〔請求項１〕において、半導体装置がワイドギャップ半導体で構成された逆導通ＩＧＢＴであり、その活性領域をパイロット機能を具備したパイロット機能付ＩＧＢＴ標準セルで構成したことを特徴とする半導体装置。
【請求項3】
〔請求項１〕もしくは〔請求項２〕において、前記半導体装置はバッファー層を有し、このバッファー層が一重構成、もしくは２重以上の多重構成であることを特徴とする半導体装置。
【請求項4】
〔請求項１〕および〔請求項３〕において、半導体装置がワイドギャップで構成された逆導通ＩＧＢＴ半導体装置であり、前記パイロット機能を具備した標準セルのｐコレクタ幅Ｗｐが、臨界コレクタ幅Ｗｐｃ即ちスナップバック現象を解消できる最小ｐコレクタ幅以上であり、この標準セル内には1個以上のＭＯＳＦＥＴ表面部が設けられており且つこの標準セルの両端にはｎ短絡部が設けられていることを特徴とする半導体装置。
【請求項5】
〔請求項１〕から〔請求項４〕において、半導体装置がワイドギャップ半導体で構成された逆導通ＩＧＢＴ半導体装置であり、前記標準セルのコレクタ幅Ｗｐが臨界コレクタ幅Ｗｐｃ以上であり、この標準セル内には一個以上のＭＯＳＦＥＴ表面部が設けられており、この標準セルの一方の端部のみに前記短絡部が設けられている標準セルと、
この標準セルの前記短絡部が設けていない他方の端部を軸として反転させた反転標準セルとを一対として配置し活性領域を構成することを特徴とする半導体装置。
この標準セルの前記短絡部が設けていない他方の端部を軸として反転させた反転標準セルとを一対として配置し活性領域を構成することを特徴とする半導体装置。
【請求項6】
〔請求項１〕から〔請求項５〕において、パイロット機能付標準セルの高次スナップバック現象を抑制もしくは解消するために、第１次スナップバック現象を解消できるコレクタ幅Ｗpcと短絡部の幅Ｗｎとで規定される標準セル幅内に収まる最大のＭＯＳＦＥＴ表面部の数よりも少ない数のＭＯＳＦＥＴ表面部に低減した構成にすることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に係わり、特に小チップサイズで信頼性の高い高性能逆導通半導体装置に関する。
【背景技術】
【0002】
現在、高耐圧の大電力および中電力用途では主にシリコン（Ｓｉ）を材料とした半導体装置が使用され、なかでもＳｉ－ＩＧＢＴが主要半導体装置として種々の応用分野で多用されており、６．５ｋＶ級まで製品が供給されている。近年これらのＳｉ－ＩＧＢＴの低損失化などの高性能化が追求され、ターンオフ速度を短くし損失を低減するために様々な工夫がこらされている。その代表的な例として、図７に示す従来例１や図８に示す従来例２のＳｉ逆導通ＩＧＢＴが開発され、各々非特許文献１や２に開示されている。
従来例１の短絡コレクタＳｉ－ＩＧＢＴではｎ－ドリフト層がｐコレクタ層に設けたｎ＋短絡部によりコレクタ電極に短絡されており、ターンオフ時にｎ－ドリフト層内に残存するキャリアをこのｎ＋短絡部を介して排除する
ことによりターンオフ時間を短くし損失の低減を図っている。
従来例１の短絡コレクタＳｉ－ＩＧＢＴではｎ－ドリフト層がｐコレクタ層に設けたｎ＋短絡部によりコレクタ電極に短絡されており、ターンオフ時にｎ－ドリフト層内に残存するキャリアをこのｎ＋短絡部を介して排除する
ことによりターンオフ時間を短くし損失の低減を図っている。
【0003】
一方、従来例２のＳｉ逆導通ＩＧＢＴは、逆導通Ｓｉ－ＩＧＢＴ領域とパイロットＩＧＢＴ領域とから構成されている。Ｓｉ逆導通ＩＧＢＴ領域には従来例１と同様にｎドリフト層がｐコレクタ層に設けたｎ＋短絡部によりコレクタ電極に短絡されており、ターンオフ時にｎドリフト層内に残存するキャリアをこのｎ＋短絡部を介して排除することによりターンオフ時間を短くし損失の低減を図っている。また、パイロットＩＧＢＴ領域のコレクタの幅は逆導通ＩＧＢＴ領域のコレクタの幅よりも大幅に大きくし、パイロットＩＧＢＴ領域が逆導通ＩＧＢＴ領域に先駆けてオンするようにしている。
なお、これらの開示されているＩＧＢＴはｎドリフト層がｎ＋短絡部によりコレクタ電極に短絡されているので、逆電圧に対する阻止能力がないために、近年逆導通ＩＧＢＴと総称されている。それ故、以下ではいずれも逆導通ＩＧＢＴと呼ぶ。
なお、近年ＳｉＣ半導体のようなワイドギャップ半導体を用いて高耐圧の大電力および中電力用半導体装置の開発が推進され、Ｓｉ半導体装置比べ大幅な性能改善が進められているが、ＳｉＣ半導体のようなワイドギャップ半導体逆導通ＩＧＢＴの試作開発や実用化例は見当たらない。
なお、これらの開示されているＩＧＢＴはｎドリフト層がｎ＋短絡部によりコレクタ電極に短絡されているので、逆電圧に対する阻止能力がないために、近年逆導通ＩＧＢＴと総称されている。それ故、以下ではいずれも逆導通ＩＧＢＴと呼ぶ。
なお、近年ＳｉＣ半導体のようなワイドギャップ半導体を用いて高耐圧の大電力および中電力用半導体装置の開発が推進され、Ｓｉ半導体装置比べ大幅な性能改善が進められているが、ＳｉＣ半導体のようなワイドギャップ半導体逆導通ＩＧＢＴの試作開発や実用化例は見当たらない。
【先行技術文献】
【非特許文献】
【0004】
【非特許文献1】ハジメ・アキヤマ （Ｈａｊｉｍｅ ＡＫＩＹＡＭＡ）、他５名、イヘクト オブ ショーテドコレクタ オン キャラクタリスティックス オブ ＩＧＢＴＳ （ＥＦＥＣＴＳ ＯＦ ＳＨＯＲＴＥＤ ＣＯＬＬＥＣＴＯＲ ＯＮ ＣＨＡＲＡＣＴＥＲＩＳＴＩＣＳ ＯＦ ＩＧＢＴＳ）、プロシーディングス オブ ザ セカンド インターナショナル シンポジューム オン パワー セミコンダクタ デバイシズ アンド ＩＣｓ （Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ Ｔｈｅ ２ｎｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ＆ ＩＣｓ），１９９０年４月、ｐ．１３１－１３６
【非特許文献2】リウタウラス ストラスタ （Ｌｉｔａｕｒａｓ Ｓｔｏｒａｓｔａ），他２名、ア コンパリソン オブ チャージ ダイナミックス イン ザ レヴァースーコンダクテング ＲＣＩＧＢＴ アンド バイモード インシュレイテド ゲイト トランジスタ ＢｉＧＴ）（Ａ Ｃｏｍｐａｒｉｓｏｎ ｏｆ ｃｈａｒｇｅ ｄｙｎａｍｉｃｓ ｉｎ ｔｈｅ Ｒｅｖｅｒｓｅ－Ｃｏｎｄｕｃｔｉｎｇ ＲＣＩＧＢＴ ａｎｄ Ｂｉ－ｍｏｄｅ Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ ＢｉＧＴ）、プロシーディングス オブ ザ トエンテイセカンド インターナショナル シンポジューム オン パワー セミコンダクタ デバイシズ アンド ＩＣｓ （Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ Ｔｈｅ ２２ｎｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ＆ ＩＣｓ），１０１０年６月、ｐ．３９１－３９４
【発明の概要】
【発明が解決しようとする課題】
【0005】
ところで、開示されている従来例１および２のＳｉ逆導通ＩＧＢＴの出力特性、すなわちコレクターエミッタ間電圧（以下、Ｖｃｅと記す）とコレクターエミッタ間電流（以下、Ｉｃｅと記す）の間のＩｃｅ－Ｖｃｅ特性には、オン直前のコレクターエミッタ間電圧がオン直後のコレクターエミッタ間電圧よりも大きいというスナップバック現象が発生する。オン直前のコレクターエミッタ間電圧を、従来例１ではｋｎｅｅ ｐｏｉｎｔ ｖｏｌｔａｇｅと呼び、従来例２ではスナップバック前ピーク電圧と呼んでいるが、以下ではスナップバック電圧と呼び、Ｖｓｂと記述する。また、このＶｓｂにおけるコレクターエミッタ間電流をスナップバック電流と呼びＩｓｂと記述する。
【0006】
ところで、これらの逆導通ＩＧＢＴはオン直前から直後に推移するまでの時間すなわちターンオン時間が短いので、スナップバック現象が存在するとターンオン時に 急峻な電圧変化（以下ｄＶ／ｄｔと表記）や急峻な電流変化（以下ｄI／ｄｔと表記）を生じる。この結果、回路内に存在する寄生容量により急峻な跳ね上がり電流（Ｃ・ｄｖ／ｄｔ）が、また寄生リアクトルにより急峻な跳ね上がり電圧（Ｌ・ｄＩ／ｄｔ）が生じ、これに起因して大きな過度現象が誘発される。このため、この逆導通ＩＧＢＴを用いた回路に大きな擾乱を招いてしまい誤動作を起したり、場合によっては素子や回路の破壊に至る。従ってスナップバック現象の抑制もしくは解消は極めて深刻な第１の課題である。
【0007】
また、従来例２のＳｉ逆導通ＩＧＢＴでは、多数の逆導通ＩＧＢＴセルから構成される逆導通ＩＧＢＴ領域に隣接してパイロットＩＧＢＴ領域を設けている。パイロットＩＧＢＴ領域のｐコレクタ幅は逆導通ＩＧＢＴ領域のＩＧＢＴセルのｐコレクタ幅よりも大幅に大きくすることによりｐコレクタ上のバッファー層の横方向抵抗を大きくしており、従ってまず小さいＩｃｅでパイロットＩＧＢＴ領域をオンさせるようにしている。これにより、パイロットＩＧＢＴ領域のスナップバック現象を抑制している。この結果、まずスナップバック現象が抑制されたパイロットＩＧＢＴ領域が小さなＩｃｅでオンしてより大きなオン電流が流れ、このオン電流が拡がって最隣接の逆導通ＩＧＢＴセルに流れ込む。最隣接の逆導通ＩＧＢＴセルのｐコレクタは幅が小さいためｐコレクタ上のバッファー層の横方向抵抗が小さいが、パイロットＩＧＢＴのオン電流の一部が大きな拡がり電流となって流れ込むために、最隣接の逆導通ＩＧＢＴセルのｐコレクタ接合が容易にビルトイン電圧に達してオンする。この結果、オン電流が更に増大し、この最近接の逆導通ＩＧＢＴセルに隣接する逆導通ＩＧＢＴセルが同様にオンする。このような動作を繰り返して、パイロットＩＧＢＴ領域に近接する逆導通ＩＧＢＴセルから順次オンしてゆき、逆導通Ｓｉ－ＩＧＢＴ全体がオンするに至る。
【0008】
チップ面積縮小分に集積する標準セルの短絡幅を広げて残存キャリアの排除機能を大。
しかし、この引例２の場合は全体のＩＧＢＴチップ面積に占めるパイロットＩＧＢＴ領域の面積がかなり大きくなってしまう。例えば、引例２の場合、データから読み取ると、３．３ｋＶ設計のＳｉ逆導通ＩＧＢＴ標準セルのｐコレクタ幅が２４０ミクロンメートルであるのに対し、パイロットＩＧＢＴのｐコレクタ幅を約３倍以上の６５０ミクロンメートル以上にすることにより、Ｖｓｂをビルトイン電圧である０．７Ｖ程度にしている。半導体装置の耐圧が高くなるとスナップバック現象が激しくなり、このパイロットＩＧＢＴのｐコレクタ幅は更に大幅に増加する。この結果、スナップバック現象は解消されるが、所定面積のＩＧＢＴチップ全体に占める逆導通ＩＧＢＴ領域の面積が少なくなるので集積する標準セル数が減少し、オン抵抗が増大するとともにターンオフ時に残存するキャリアを排除するという本来の逆導通ＩＧＢＴの機能が有効に発揮できなくなってしまう。また、歩留まりなどの経済性の点から素子のチップサイズが通常１５ｍｍｘ１５ｍｍ以下程度に設定されている現状では重要問題であり、解決すべき第２の課題である。
しかし、この引例２の場合は全体のＩＧＢＴチップ面積に占めるパイロットＩＧＢＴ領域の面積がかなり大きくなってしまう。例えば、引例２の場合、データから読み取ると、３．３ｋＶ設計のＳｉ逆導通ＩＧＢＴ標準セルのｐコレクタ幅が２４０ミクロンメートルであるのに対し、パイロットＩＧＢＴのｐコレクタ幅を約３倍以上の６５０ミクロンメートル以上にすることにより、Ｖｓｂをビルトイン電圧である０．７Ｖ程度にしている。半導体装置の耐圧が高くなるとスナップバック現象が激しくなり、このパイロットＩＧＢＴのｐコレクタ幅は更に大幅に増加する。この結果、スナップバック現象は解消されるが、所定面積のＩＧＢＴチップ全体に占める逆導通ＩＧＢＴ領域の面積が少なくなるので集積する標準セル数が減少し、オン抵抗が増大するとともにターンオフ時に残存するキャリアを排除するという本来の逆導通ＩＧＢＴの機能が有効に発揮できなくなってしまう。また、歩留まりなどの経済性の点から素子のチップサイズが通常１５ｍｍｘ１５ｍｍ以下程度に設定されている現状では重要問題であり、解決すべき第２の課題である。
【0009】
ＳｉＣ ＩＧＢＴにおいては〔０００７〕に記載のように、パイロットＩＧＢＴ領域に近接する逆導通ＩＧＢＴセルから順次オンしてゆき、逆導通Ｓｉ－ＩＧＢＴ全体がオンするに至るという動作をするので、第１次に引続いて高次のスナップバックが生じる。第１次のスナップバックには上記のパイロットＩＧＢＴのような抑制策が開示されているが、この高次のスナップバック現象の抑制策は明らかになっていない。半導体装置が高耐圧・大電流になるほど高次のスナップバック現象は大きくなり、用いた回路に大きな擾乱を招いてしまい誤動作を起したり、場合によっては素子や回路の破壊に至る。この高次のスナップバック現象の抑制により信頼性の向上を図ることは重要な第３の課題である。
【0010】
ＳｉＣ ＩＧＢＴにおいてはオン電圧劣化と呼ばれる劣化現象が存在する。これは通電電流ストレスによりオン電圧の経時増加が生じる現象であり、適用電力変換装置の効率の経時減少やモジュール内ＳｉＣ ＩＧＢＴ間のバランスが崩れ特定チップへの過度の電流集中が生じ素子破壊に到るなどの信頼性上の大きな問題となっている。また、第１次のスナップバック現象や更なる高次のスナップバック現象に伴う電流・電圧ストレスがＳｉＣのようなワイドギャップ半導体逆導通ＩＧＢＴにおけるオン電圧劣化をどのように加速するかどのように抑制するかは明らかになっていない。第１次のスナップバック現象や更なる高次のスナップバック現象に起因するオン電圧劣化の抑制により信頼性の向上を図ることは重要な第４の課題である。
なお、ワイドギャップ半導体逆導通ＩＧＢＴの稼働に伴うオン電圧劣化と区別して、以下ではスナップバック現象にともなう劣化を急速オン電圧劣化と定義しこの名称で記述する。
なお、ワイドギャップ半導体逆導通ＩＧＢＴの稼働に伴うオン電圧劣化と区別して、以下ではスナップバック現象にともなう劣化を急速オン電圧劣化と定義しこの名称で記述する。
【0011】
本発明は、前記の従来技術の課題を解消し、Ｖｓｂを抑制もしくは解消でき且つターンオフ時の残存キャリアの排除機能を効果的にできる高性能逆導通ＩＧＢＴを提供することを目的にする。またより小さい専有面積でＶｓｂを抑制もしくは解消できチップサイズを低減できる高性能逆導通半導体装置を提供することを目的にする。また高次のスナップバック現象を抑制もしくは解消できる信頼性の高い高性能逆導通半導体装置を提供することを目的にする。
【課題を解決するための手段】
【0012】
以下では、煩雑さを避け理解を容易にするために、ｎチャネルタイプのＩＧＢＴを対象にして説明する。
上記した課題を解決し本発明の目的を達成するため、この発明にかかる半導体装置は
ワイドギャップ半導体材料を用いて半導体装置を構成し、半導体装置チップの活性領域を従来の標準セルは使用しないでパイロット半導体セルのみで構成することを特徴とする。例えばワイドギャップ半導体材料を用いた半導体装置がＳｉＣ逆導通ＩＧＢＴの場合は、その活性領域をパイロットＩＧＢＴセルのみで構成することを特徴とする。
なお、この場合の活性領域を構成するセルであるパイロットＩＧＢＴセルは、パイロット機能付ＩＧＢＴ標準セルと定義し、以下ではパイロット機能付ＩＧＢＴセルルの名称で記述する。
上記した課題を解決し本発明の目的を達成するため、この発明にかかる半導体装置は
ワイドギャップ半導体材料を用いて半導体装置を構成し、半導体装置チップの活性領域を従来の標準セルは使用しないでパイロット半導体セルのみで構成することを特徴とする。例えばワイドギャップ半導体材料を用いた半導体装置がＳｉＣ逆導通ＩＧＢＴの場合は、その活性領域をパイロットＩＧＢＴセルのみで構成することを特徴とする。
なお、この場合の活性領域を構成するセルであるパイロットＩＧＢＴセルは、パイロット機能付ＩＧＢＴ標準セルと定義し、以下ではパイロット機能付ＩＧＢＴセルルの名称で記述する。
【0013】
この発明にかかる半導体装置は、上述した発明において、
ｎバッファー層が一重構成、もしくは２重以上の多重構成であることを特徴とする。
ｎバッファー層が一重構成、もしくは２重以上の多重構成であることを特徴とする。
【0014】
この発明にかかる半導体装置は、上述した発明において、
半導体装置がワイドギャップで構成された逆導通ＩＧＢＴ半導体装置であり、前記パイロット機能付ＩＧＢＴセルのｐコレクタ幅Ｗｐが、スナップバック現象を解消できる最小ｐコレクタ幅以上であり、この標準セル内には1個以上のＭＯＳＦＥＴ表面部が設けられており且つこの標準セルの両端にはｎ短絡部が設けられていることを特徴とする。
なお、上記のスナップバック現象を解消できる最小ｐコレクタ幅は臨界コレクタ幅とし定義し、以下では臨界コレクタ幅Ｗｐｃと記述する。
半導体装置がワイドギャップで構成された逆導通ＩＧＢＴ半導体装置であり、前記パイロット機能付ＩＧＢＴセルのｐコレクタ幅Ｗｐが、スナップバック現象を解消できる最小ｐコレクタ幅以上であり、この標準セル内には1個以上のＭＯＳＦＥＴ表面部が設けられており且つこの標準セルの両端にはｎ短絡部が設けられていることを特徴とする。
なお、上記のスナップバック現象を解消できる最小ｐコレクタ幅は臨界コレクタ幅とし定義し、以下では臨界コレクタ幅Ｗｐｃと記述する。
【0015】
この発明にかかる半導体装置は、上述した発明において、
第１次スナップバック現象を解消できる臨界コレクタ幅Ｗpcと短絡部の幅Ｗｎとで規定される標準セル幅に収まる最大のＭＯＳＦＥＴ表面部の数よりも少ない数のＭＯＳＦＥＴ表面部数に低減することにより、低減数に比例して高次スナップバック現象を抑制もしくは解消することを特徴とする。
第１次スナップバック現象を解消できる臨界コレクタ幅Ｗpcと短絡部の幅Ｗｎとで規定される標準セル幅に収まる最大のＭＯＳＦＥＴ表面部の数よりも少ない数のＭＯＳＦＥＴ表面部数に低減することにより、低減数に比例して高次スナップバック現象を抑制もしくは解消することを特徴とする。
【0016】
この発明にかかる半導体装置は、上述した発明において、
発明者の既発明になるＴＥＤＥＲＥＣ法またはＭａｃｈ－ＴＥＤＲＥＣ法の適用により、オン電圧劣化のみならず急速オン電圧劣化も抑制もしくは解消されることを特徴とする。なお、ＴＥＤＥＲＥＣおよびＭａｃｈ－ＴＥＤＲＥＣは本発明者により発明された動作方法であり、各々特許第４７４１６３０号および特許第６２３２６８７号にて開示されている。
発明者の既発明になるＴＥＤＥＲＥＣ法またはＭａｃｈ－ＴＥＤＲＥＣ法の適用により、オン電圧劣化のみならず急速オン電圧劣化も抑制もしくは解消されることを特徴とする。なお、ＴＥＤＥＲＥＣおよびＭａｃｈ－ＴＥＤＲＥＣは本発明者により発明された動作方法であり、各々特許第４７４１６３０号および特許第６２３２６８７号にて開示されている。
【0017】
上記した課題を解決し本発明の目的を達成するため、本発明によれば、
逆導通ＩＧＢＴのスナップバック現象におけるＶｓｂとＩｓｂは発明者の解析により（１）式により近似的に算出できる。
Ｖsb＝IsbｘＲch＋ＫｘIsbｘＲdrift＋Ｖbi （１）
ここでＲchはＭＯＳゲートのチャネル抵抗、Ｒdriftはドリフト層の抵抗、Ｖbiはコレクタ接合のビルトイン電圧である。ＫはＩｓｂの電流拡がり率であり、寄生ＪＦＥＴ幅を小さくすることにより1に近づけることができる。高耐圧逆導通ＩＧＢＴではＲchはＲdriftに比べて著しく小さいため無視できる。
逆導通ＩＧＢＴのスナップバック現象におけるＶｓｂとＩｓｂは発明者の解析により（１）式により近似的に算出できる。
Ｖsb＝IsbｘＲch＋ＫｘIsbｘＲdrift＋Ｖbi （１）
ここでＲchはＭＯＳゲートのチャネル抵抗、Ｒdriftはドリフト層の抵抗、Ｖbiはコレクタ接合のビルトイン電圧である。ＫはＩｓｂの電流拡がり率であり、寄生ＪＦＥＴ幅を小さくすることにより1に近づけることができる。高耐圧逆導通ＩＧＢＴではＲchはＲdriftに比べて著しく小さいため無視できる。
【0018】
ワイドギャップ半導体材料はＳｉに比べ優れた物性値を有しているのでパイロットＩＧＢＴのＶｓｂを大幅に小さくできる。例えば、ＳｉＣ半導体の場合はＶｂｉが約２．７ＶでＳｉの約４倍でありＶｓｂ低減に不利である一方、Ｒdriftは理論的には約１／１０００と大幅に小さくできるので結果としてパイロットＩＧＢＴのＶｓｂを大幅（約１／２５０）に低減でき、Ｖｂｉによる不利を補ってあまりある。
この結果、ＳｉＣ半導体を用いることにより構成されたパイロット機能付標準セルを適用することより、Ｖｓｂを大幅に小さしくでき誘発される過度現象を大幅に抑制でき、この逆導通ＩＧＢＴを用いた回路の誤動作やそれに伴う素子や回路の破壊を抑制でき、信頼性を向上できる。
この結果、ＳｉＣ半導体を用いることにより構成されたパイロット機能付標準セルを適用することより、Ｖｓｂを大幅に小さしくでき誘発される過度現象を大幅に抑制でき、この逆導通ＩＧＢＴを用いた回路の誤動作やそれに伴う素子や回路の破壊を抑制でき、信頼性を向上できる。
【0019】
更に、上記した課題を解決し本発明の目的を達成するため、本発明によれば、
上記のように、Ｓｉに比べてＳｉＣを用いるとＶｓｂを大幅に抑制できるので、同じＶｓｂの場合はｐコレクタ幅を大幅に小さくできる。従って、引例２のように標準セルとパイロットＩＧＢＴの組み合わせでチップを構成するのではなく、大幅に小さくできるパイロットＩＧＢＴ自体を標準セルとして用いてチップを構成する。上記のように、この標準セルはパイロット機能付き標準セルと定義している。
Ｖｓｂを同じにした場合、所定の数のパイロット機能付きＩＧＢＴ標準セルにより構成されたＳｉＣチップの面積は、標準セルとパイロットＩＧＢＴの組み合わせで構成されたＳｉチップの面積よりも遙かに小さい。例えば、引例２の３．３ｋＶのＳｉ逆導通ＩＧＢＴの場合、標準セル幅は２４０ミクロンメートル、パイロットＩＧＢＴの幅は６５０ミクロンメートル以上であるが、１５ｋＶ級ＳｉＣの場合はパイロット機能付きＩＧＢＴ標準セルを適用することにより、耐圧が著しく高いにもかかわらずその標準セル幅は後述の解析計算によれば１９６ミクロンメートルと大幅に小さくできる。しかも大きな幅のパイロットＩＧＢＴは不要にできる。
従って同一チップサイズで同耐圧の逆導通ＩＧＢＴの場合は、Ｓｉチップに比べてＳｉＣチップでは大きな余剰スペースが確保できる。従ってこの余剰スペースに複数個のパイロット機能付き標準セルを追加して設けることによりオン抵抗を低減できるとともに、余剰スペースを活用して標準セル中の短絡領域幅をより大きくすることにより逆導通機能も向上できる。
上記のように、Ｓｉに比べてＳｉＣを用いるとＶｓｂを大幅に抑制できるので、同じＶｓｂの場合はｐコレクタ幅を大幅に小さくできる。従って、引例２のように標準セルとパイロットＩＧＢＴの組み合わせでチップを構成するのではなく、大幅に小さくできるパイロットＩＧＢＴ自体を標準セルとして用いてチップを構成する。上記のように、この標準セルはパイロット機能付き標準セルと定義している。
Ｖｓｂを同じにした場合、所定の数のパイロット機能付きＩＧＢＴ標準セルにより構成されたＳｉＣチップの面積は、標準セルとパイロットＩＧＢＴの組み合わせで構成されたＳｉチップの面積よりも遙かに小さい。例えば、引例２の３．３ｋＶのＳｉ逆導通ＩＧＢＴの場合、標準セル幅は２４０ミクロンメートル、パイロットＩＧＢＴの幅は６５０ミクロンメートル以上であるが、１５ｋＶ級ＳｉＣの場合はパイロット機能付きＩＧＢＴ標準セルを適用することにより、耐圧が著しく高いにもかかわらずその標準セル幅は後述の解析計算によれば１９６ミクロンメートルと大幅に小さくできる。しかも大きな幅のパイロットＩＧＢＴは不要にできる。
従って同一チップサイズで同耐圧の逆導通ＩＧＢＴの場合は、Ｓｉチップに比べてＳｉＣチップでは大きな余剰スペースが確保できる。従ってこの余剰スペースに複数個のパイロット機能付き標準セルを追加して設けることによりオン抵抗を低減できるとともに、余剰スペースを活用して標準セル中の短絡領域幅をより大きくすることにより逆導通機能も向上できる。
【0020】
上記した課題を解決し本発明の目的を達成するため、本発明によれば、
半導体装置は上記のように、チップ内の各標準セルは全てパイロット機能を具備している。この結果チップの全セルはいわば同一サイズのパイロットＩＧＢＴより構成されるので稼働させる時にはほぼ同時にオンさせることができる。
また、パイロット機能付き標準セル内にｎ個のＭＯＳＦＥＴ表面部を設けた場合は第ｎ次の高次スナップバックまでしか発生しない。これらの高次スナップバックは１次スナックバック現象を抑制もしくは解消できることに依り、付随して抑制もしくは解消でき、高次スナップバックに起因する回路上の諸問題の発生を抑制することができる。
半導体装置は上記のように、チップ内の各標準セルは全てパイロット機能を具備している。この結果チップの全セルはいわば同一サイズのパイロットＩＧＢＴより構成されるので稼働させる時にはほぼ同時にオンさせることができる。
また、パイロット機能付き標準セル内にｎ個のＭＯＳＦＥＴ表面部を設けた場合は第ｎ次の高次スナップバックまでしか発生しない。これらの高次スナップバックは１次スナックバック現象を抑制もしくは解消できることに依り、付随して抑制もしくは解消でき、高次スナップバックに起因する回路上の諸問題の発生を抑制することができる。
【0021】
更に、標準セルの両端にｎ短絡層を設けその間にコレクタのみを設けることにより、標準セルの幅を効果的に活用できコレクタ幅を最大限大きくできる。また、標準セルのＷｐが臨界Ｗｐ以上であり、標準セル内には偶数のＭＯＳＦＥＴ表面部が設けられているのでｐコレクタをＶｂｉ抑制に最も効果的に活用できる。
【0022】
本発明によれば、上記した発明において、
一重構成のｎバッファー層を設けているのでＶｓｂを高精度で制御できる。また２重以上の多重構成であるので小さいコレクタ幅でＶｓｂを抑制もしくは解消できる。これは２重化することによりバッファー層の横抵抗を大きくできその結果低いＶｂｓで半導体装置をオンできることに依るものである。２重ｎバッファー層はｐコレクタに接する高濃度で薄い第１バッファー層とｎドリフト層に接する低濃度で厚い第２バッファー層からなる２重構造で構成している。第１バッファー層はコレクタとバッファー層間の接合にそのビルトイン電圧Ｖbiが印加される時には完全に空乏化する厚さと不純物濃度に設定することが肝要であり、第２バッファー層は一部のみが空乏化し空乏化しない残りのバッファー層部分は高い横抵抗を達成する厚さと不純物濃度に設定することが肝要である。
２重以上の多重構成の場合はドリフト層に接する低濃度で厚い第２バッファー層に相当する第Ｎ層以外の層は全てビルトイン電圧Ｖｂｉが印加される時には完全に空乏化する厚さと不純物濃度に設定することが肝要である。この結果、第Ｎバッファー層は容易に更に低濃度化でき、空乏化していない第Ｎバッファー層部分は２層の場合よりもより高い横抵抗を容易に実現でき、バッファー層幅とｐコレクタ幅を更に縮小でき、セルサイズひいてはチップサイズを更に縮小でき大きな経済効果を達成できる。
一重構成のｎバッファー層を設けているのでＶｓｂを高精度で制御できる。また２重以上の多重構成であるので小さいコレクタ幅でＶｓｂを抑制もしくは解消できる。これは２重化することによりバッファー層の横抵抗を大きくできその結果低いＶｂｓで半導体装置をオンできることに依るものである。２重ｎバッファー層はｐコレクタに接する高濃度で薄い第１バッファー層とｎドリフト層に接する低濃度で厚い第２バッファー層からなる２重構造で構成している。第１バッファー層はコレクタとバッファー層間の接合にそのビルトイン電圧Ｖbiが印加される時には完全に空乏化する厚さと不純物濃度に設定することが肝要であり、第２バッファー層は一部のみが空乏化し空乏化しない残りのバッファー層部分は高い横抵抗を達成する厚さと不純物濃度に設定することが肝要である。
２重以上の多重構成の場合はドリフト層に接する低濃度で厚い第２バッファー層に相当する第Ｎ層以外の層は全てビルトイン電圧Ｖｂｉが印加される時には完全に空乏化する厚さと不純物濃度に設定することが肝要である。この結果、第Ｎバッファー層は容易に更に低濃度化でき、空乏化していない第Ｎバッファー層部分は２層の場合よりもより高い横抵抗を容易に実現でき、バッファー層幅とｐコレクタ幅を更に縮小でき、セルサイズひいてはチップサイズを更に縮小でき大きな経済効果を達成できる。
【0023】
本発明によれば、上記した発明において、
高次スナップバック現象が抑制もしくは解消できる。これは上記のように、ＳｉＣ逆導通ＩＧＢＴの場合Ｓｉ逆導通ＩＧＢＴに比べて飛躍的に小さいコレクタ幅にでき、１次スナックバック現象を抑制もしくは完全に解消できることに付随するものである。
また、第１次スナップバック現象を解消できるコレクタ幅Ｗpcと短絡部幅Ｗｎとで規定される標準セル幅内に収まる最大のＭＯＳＦＥＴ表面部の数Ｎ個よりも少ない数のＭＯＳＦＥＴ表面部数に低減することにより、パイロット機能付標準セルの高次スナップバックを抑制もしくは解消できることによる。この際、パイロット機能付標準セルのオン抵抗が増えることになるが、標準セルが大幅に小さくなるのでチップ内の標準セル数を増やすことにより十分相殺できるものである。
高次スナップバック現象が抑制もしくは解消できる。これは上記のように、ＳｉＣ逆導通ＩＧＢＴの場合Ｓｉ逆導通ＩＧＢＴに比べて飛躍的に小さいコレクタ幅にでき、１次スナックバック現象を抑制もしくは完全に解消できることに付随するものである。
また、第１次スナップバック現象を解消できるコレクタ幅Ｗpcと短絡部幅Ｗｎとで規定される標準セル幅内に収まる最大のＭＯＳＦＥＴ表面部の数Ｎ個よりも少ない数のＭＯＳＦＥＴ表面部数に低減することにより、パイロット機能付標準セルの高次スナップバックを抑制もしくは解消できることによる。この際、パイロット機能付標準セルのオン抵抗が増えることになるが、標準セルが大幅に小さくなるのでチップ内の標準セル数を増やすことにより十分相殺できるものである。
【0024】
本発明によれば、上記した発明において、
Ｍａｃｈ－ＴＥＤＲＥＣ法の適用によりオン電圧劣化が抑制もしくは解消できる。すなわち、第１次のスナップバック現象および高次のスナップバック現象伴う電流・電圧ストレスに起因する上記の急速オン電圧劣化は、始動時および稼働時の素子温度を劣化抑制温度以上に上昇させることにより抑制もしくは解消できるので、ＳｉＣ逆導通ＩＧＢＴの短絡領域を介してＳｉＣ ＭＯＳＦＥＴ部のみ動作させて劣化を生じない多数キャリア電流のみを流して素子温度を劣化抑制温度以上に上昇させることにより抑制もしくは解消できる。
Ｍａｃｈ－ＴＥＤＲＥＣ法の適用によりオン電圧劣化が抑制もしくは解消できる。すなわち、第１次のスナップバック現象および高次のスナップバック現象伴う電流・電圧ストレスに起因する上記の急速オン電圧劣化は、始動時および稼働時の素子温度を劣化抑制温度以上に上昇させることにより抑制もしくは解消できるので、ＳｉＣ逆導通ＩＧＢＴの短絡領域を介してＳｉＣ ＭＯＳＦＥＴ部のみ動作させて劣化を生じない多数キャリア電流のみを流して素子温度を劣化抑制温度以上に上昇させることにより抑制もしくは解消できる。
【発明の効果】
【0025】
以上のように、本発明により、ワイドギャップ半導体を用いて逆導通ＩＧＢＴを構成し、Ｓｉの標準セルよりも大幅に小面積にできるパイロット機能付標準セルを用いてＳｉＣチップを構成することにより、チップ面積縮小と、スナップバック現象抑制による回路動作の擾乱や破壊を低減できることによる高信頼性と、ターンオフ時の残存キャリアの排除もより効果的にできターンオフ時間をより短くできることによるスイッチング損失の低減とを達成できる。また第１次および高次スナップバックを大幅に抑制でき、スナップバック現象に起因する急速オン電圧劣化やその悪影響を抑制し信頼性の向上が図れる。
【図面の簡単な説明】
【0026】
【図1】実施の形態１にかかるＳｉＣ逆導通ＩＧＢＴの模式的断面図
【図2】実施の形態１にかかる１５ｋＶ級ＳｉＣ逆導通ＩＧＢＴの出力特性
【図3】実施の形態１にかかる１５ｋＶ級ＳｉＣ逆導通ＩＧＢＴのＶｓｂとＷｐの関係
【図4】実施の形態２にかかるＳｉＣ逆導通ＩＧＢＴの模式的断面図
【図5】実施の形態２にかかる１５ｋＶ級ＳｉＣ逆導通ＩＧＢＴのＶｓｂとＷｐの関係
【図6】実施の形態３にかかるＳｉＣ逆導通ＩＧＢＴの模式的断面図
【図7】従来例１の高耐圧Ｓｉ逆導通ＩＧＢＴの模式的断面図
【図8】従来例２の高耐圧Ｓｉ逆導通ＩＧＢＴの模式的断面図
【発明を実施するための形態】
【0027】
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。図面中の層や領域を示す番号と矢印は同じ層や領域の場合、原則的に各々代表して１個のみに記し他は省略してある。また、各図は発明をよりよく説明うるためのもので各図内および各図間の寸法には比例などの相関はない。
【0028】
（実施の形態１）
図１は、実施の形態１にかかる半導体装置を模式的に示す断面図である。図１に示す実施の形態１にかかる半導体装置は、ＳｉＣ（炭化珪素）半導体を用いて作製された例えば設計耐圧１５ｋＶ級のプレーナゲート構造の逆導通ＩＧＢＴ１００である。
Ｓｉに比べてＳｉＣを用いるとＶｓｂを大幅に抑制できるので、同じＶｓｂの場合はｐコレクタ幅を大幅に小さくできる。従って、引例２のように標準セルとパイロットＩＧＢＴの組み合わせでチップを構成するのではなく、本ＳｉＣ逆導通ＩＧＢＴでは大幅に小さくできたパイロットＩＧＢＴ自体を標準セルとするセルすなわちパイロット機能付き標準セルを用いてチップを構成することを特徴とする。
本ＳｉＣ逆導通ＩＧＢＴは、高耐圧においてスナップバック現象を抑制する必要面からの制約と性能面からのＭＯＳＦＥＴ部の制約と実用面からのチップ面積による制約とを協調させてｐコレクタ幅Ｗｐを設定していることを特徴とする。
図１は、実施の形態１にかかる半導体装置を模式的に示す断面図である。図１に示す実施の形態１にかかる半導体装置は、ＳｉＣ（炭化珪素）半導体を用いて作製された例えば設計耐圧１５ｋＶ級のプレーナゲート構造の逆導通ＩＧＢＴ１００である。
Ｓｉに比べてＳｉＣを用いるとＶｓｂを大幅に抑制できるので、同じＶｓｂの場合はｐコレクタ幅を大幅に小さくできる。従って、引例２のように標準セルとパイロットＩＧＢＴの組み合わせでチップを構成するのではなく、本ＳｉＣ逆導通ＩＧＢＴでは大幅に小さくできたパイロットＩＧＢＴ自体を標準セルとするセルすなわちパイロット機能付き標準セルを用いてチップを構成することを特徴とする。
本ＳｉＣ逆導通ＩＧＢＴは、高耐圧においてスナップバック現象を抑制する必要面からの制約と性能面からのＭＯＳＦＥＴ部の制約と実用面からのチップ面積による制約とを協調させてｐコレクタ幅Ｗｐを設定していることを特徴とする。
【0029】
まず、本ＳｉＣ逆導通ＩＧＢＴ１００の構造を説明する。
図１には、逆導通ＩＧＢＴ１００の活性領域の一部のみを示している。ＳｉＣ逆導通ＩＧＢＴ１００は、例えば活性領域を囲むように耐圧構造部（不図示）を備えている。活性領域とは、半導体装置のオン時に電流が流れる領域であり、耐圧構造部とは、半導体装置を構成するｐｎ接合付近の電界強度を緩和し、所望の耐圧を実現する構造部である。チップサイズは８ｍｍｘ８ｍｍであり、活性領域は６ｍｍｘ６ｍｍであり、活性領域を囲んでいる耐圧構造部の幅は１ｍｍである。活性領域中の逆導通ＩＧＢＴ標準セルはストライブ状であり、標準セルの幅は１９６ミクロンメートルである。なお標準セルの幅はｎ短絡部１０３の幅Ｗｎとｐコレクタ領域１０２の幅Ｗｐの和として定義している。
図１には、逆導通ＩＧＢＴ１００の活性領域の一部のみを示している。ＳｉＣ逆導通ＩＧＢＴ１００は、例えば活性領域を囲むように耐圧構造部（不図示）を備えている。活性領域とは、半導体装置のオン時に電流が流れる領域であり、耐圧構造部とは、半導体装置を構成するｐｎ接合付近の電界強度を緩和し、所望の耐圧を実現する構造部である。チップサイズは８ｍｍｘ８ｍｍであり、活性領域は６ｍｍｘ６ｍｍであり、活性領域を囲んでいる耐圧構造部の幅は１ｍｍである。活性領域中の逆導通ＩＧＢＴ標準セルはストライブ状であり、標準セルの幅は１９６ミクロンメートルである。なお標準セルの幅はｎ短絡部１０３の幅Ｗｎとｐコレクタ領域１０２の幅Ｗｐの和として定義している。
【0030】
図１に示すように、ＳｉＣ逆導通ＩＧＢＴ１００において、コレクタ電極１０１に接する面にはｐコレクタ層１０３とこの層を貫通する複数のｎ＋短絡部が設けられ、ｐコレクタ領域１０２とｎ＋短絡部領域１０３とが交互に形成されている。ｐコレクタ領域１０２の不純物濃度および厚さは、例えば、それぞれ３．５×１０１７ｃｍ－３および１．５ミクロンメートルであってもよい。ｎ＋短絡部１０３の不純物濃度および厚さは、例えば、それぞれ１×１０１９ｃｍ－３および１．５ミクロンメートルであってもよい。これらの領域１０２と１０３のおもて面には、ｎバッファー層１０４が設けられている。
【0031】
バッファー層１０４の表面には、ｎ－ドリフト層１０６が設けられている。ｎ－ドリフト層１０６の不純物濃度は、ｎバッファー層１０４の不純物濃度よりも低い。具体的には、ｎ－ドリフト層１０６の不純物濃度および厚さは、例えば、それぞれ２×１０１４ｃｍ－３および１５０ミクロンメートルであってもよい。概略的にこの程度の不純物濃度の場合、ｎ－ドリフト層１０６の厚さ１０ミクロンメートル当たり例えば耐圧１ｋＶは容易に実現することができる。このため、ｎ－ドリフト層１０６の厚さを１５０ミクロンメートルとすることで、１５ｋＶの耐圧が期待できる
【0032】
ｎ－ドリフト層１０６の表面層には、ＭＯＳＦＥＴを構成するｐボディ領域１０７が選択的に1個以上設けられている。ｐボディ領域１０７の不純物濃度は、ｎ－ドリフト層１０６よりも高い。具体的には、ｐボディ領域１０７の不純物濃度および厚さは、例えば、それぞれ１×１０１８ｃｍ－３および０．３ミクロンメートルであってもよい。隣り合うｐボディ領域１０７に挟まれたｎ－ドリフト層１０６の、ｐボディ領域１０７が並列する方向（以下、水平方向とする）の幅は、例えば３ミクロンメートル以上１２ミクロンメートル以下であってもよい。なお、この隣り合うｐボディ領域１０７とこれらに挟まれたｎ－ドリフト層１０６とは寄生接合ＦＥＴ部としても機能する。
ｐボディ領域１０７は、例えばアルミニュームのイオン注入によって形成された半導体層である。 この寄生接合ＦＥＴ部としても機能するｎ－層１１４の不純物濃度はｎ－ドリフト層１０６と同じく５×１０１６ｃｍ－３であってもよく、寄生接合ＦＥＴ部としての機能を損なわない範囲で異なっても良い。厚さは０．６ミクロンメートルであってもよい。
ｐボディ領域１０７は、例えばアルミニュームのイオン注入によって形成された半導体層である。 この寄生接合ＦＥＴ部としても機能するｎ－層１１４の不純物濃度はｎ－ドリフト層１０６と同じく５×１０１６ｃｍ－３であってもよく、寄生接合ＦＥＴ部としての機能を損なわない範囲で異なっても良い。厚さは０．６ミクロンメートルであってもよい。
【0033】
なお、ＳｉＣ半導体は深さ方向に直行する方向の不純物拡散がシリコン半導体に比べて少ないので、図１において半導体層を矩形状に図示する（以下の図に示す逆導通ＩＧＢＴにおいても同様に、半導体層を矩形状に図示する）。
【0034】
ｐボディ領域１０７の表面層には、ＭＯＳＦＥＴ部のソースとして機能するｎ＋エミッタ領域１０８およびｐ－低濃度チャネル領域１０９やｐ＋コンタクト領域１１０が選択的に設けられている。ｎ＋エミッタ領域１０８およびｐ－低濃度チャネル領域１０９やｐ＋コンタクト領域１１０は、例えばイオン注入によって形成された半導体層である。ｐ－低濃度チャネル領域１０９は、ｐボディ領域１０７の一方の端部に設けられ寄生接合ＦＥＴ部に接する。ｎ＋エミッタ領域１０８は、ｐ－低濃度チャネル領域１０９の寄生接合ＦＥＴ部に接する端部に対して反対側の端部に接する。
【0035】
ＭＯＳＦＥＴ部のｎ＋エミッタ領域１０８の、ｐ－低濃度チャネル領域１０９に接していない側の端部は、ｐ＋コンタク領域１１０に接している。各ｐボディ領域１０７に設けられたｐ－低濃度チャネル領域１０９およびｎ＋エミッタ領域１０８は、ｐボディ領域１０７上でｐ＋コンタク領域１１０を介して隣り合う他のｎ＋エミッタ領域１０８およびｐ－低濃度チャネル領域１０９と対称に配置されている。
【0036】
ＭＯＳＦＥＴ部のｐ－低濃度チャネル領域１０９の不純物濃度は、ｐボディ領域１０７の不純物濃度よりも低い。具体的には、ｐ－低濃度チャネル領域１０９の不純物濃度および厚さは、例えば、それぞれ１×１０１６ｃｍ－３以上７×１０１８ｃｍ－３以下であってもよく、厚さは０．３ミクロンメートルであってもよい。
ｎ＋エミッタ領域１０８の不純物濃度は、ｎ－ドリフト層１０６の不純物濃度よりも高い。具体的には、ｎ＋エミッタ領域１０８の不純物濃度および厚さは、例えば、それぞれ５×１０１９ｃｍ－３および０．３ミクロンメートルであってもよい。ｐ＋コンタク領域１１０の不純物濃度および厚さは、例えば１×１０１９ｃｍ－３および０．３ミクロンメートルであってもよい。
ｐ－低濃度チャネル領域１０９およびｎ＋エミッタ領域１０８は、ｐボディ領域１０７の表面層にそれぞれイオン注入によって形成される。ｐ－低濃度チャネル領域１０９およびｎ＋エミッタ領域１０８はｐボディ領域１０７の表面層に例えば０．３ミクロンメートルの深さで設けられるので、ｐボディ領域１０７の、ｐ－低濃度チャネル領域１０９およびｎ＋エミッタ領域１０８とに挟まれた部分の厚さは例えば０．３ミクロンメートルとなる。
ｎ＋エミッタ領域１０８の不純物濃度は、ｎ－ドリフト層１０６の不純物濃度よりも高い。具体的には、ｎ＋エミッタ領域１０８の不純物濃度および厚さは、例えば、それぞれ５×１０１９ｃｍ－３および０．３ミクロンメートルであってもよい。ｐ＋コンタク領域１１０の不純物濃度および厚さは、例えば１×１０１９ｃｍ－３および０．３ミクロンメートルであってもよい。
ｐ－低濃度チャネル領域１０９およびｎ＋エミッタ領域１０８は、ｐボディ領域１０７の表面層にそれぞれイオン注入によって形成される。ｐ－低濃度チャネル領域１０９およびｎ＋エミッタ領域１０８はｐボディ領域１０７の表面層に例えば０．３ミクロンメートルの深さで設けられるので、ｐボディ領域１０７の、ｐ－低濃度チャネル領域１０９およびｎ＋エミッタ領域１０８とに挟まれた部分の厚さは例えば０．３ミクロンメートルとなる。
【0037】
ｐ－低濃度チャネル領域１０９の水平方向の幅は、例えば０．７５ミクロンメートルであってもよい。ｎ＋エミッタ領域１０８の水平方向の幅は、例えば６ミクロンメートルであってもよい。
【0038】
ｐ－低濃度チャネル領域１０９の表面には、ゲート絶縁膜１１１を介してゲート電極（制御電極）１１２が設けられている。ゲート絶縁膜１１１の厚さは約６００オングストロームであってもよい。エミッタ電極１１３は、ｎ＋エミッタ領域１０８に接するとともにｐ＋コンタクト層１１０を介してｐボディ領域１０７にも電気的に接する。また、エミッタ電極１１３はゲート電極１１２から絶縁されている。
上記のｎ－ドリフト層１０６上のＭＯＳＦＥＴ構成部は、総称してＭＯＳＦＥＴ表面部と定義し以下ではこの名称で記載する。
上記のｎ－ドリフト層１０６上のＭＯＳＦＥＴ構成部は、総称してＭＯＳＦＥＴ表面部と定義し以下ではこの名称で記載する。
【0039】
次に、本実施の形態になるＳｉＣ逆導通ＩＧＢＴの新規な特徴を説明する。
ＳｉＣ逆導通ＩＧＢＴの耐圧が高くなるほどｎ－ドリフト層１０６の厚さは厚く不純物濃度は小さくする必要があるのでＲdriftが大きくなる。従って、スナップバック電圧Ｖｓｂが高くなる《(1)式参照》。このため、ｐコレクタ１０２の幅を極力大きくする方が好ましい。しかしこの場合ｐコレクタ１０２に対向するＭＯＳＦＥＴ表面部の幅を大きくする必要があるが、ＳｉＣ逆導通ＩＧＢＴのオン損失が増大するなどのために性能上好ましくない。従って、本ＳｉＣ逆導通ＩＧＢＴは、高耐圧においてスナップバック現象を解消もしくは許容範囲に抑制する必要面からの制約と低損失化といった性能面からのＭＯＳＦＥＴ部の制約と実用面からのチップ面積による制約等を協調させてｐコレクタ幅Ｗｐを設定している。その上で、パイロットＩＧＢＴの機能を標準セル本体に担わせるという新規に発想し定義したパイロット機能付きＩＧＢＴ標準セルでチップを構成することを特徴とする。このようなセル幅を縮小したパイロット機能付きＩＧＢＴ標準セルのみでチップの活性領域を埋め尽くすことにより、１次スナップバックを解消もしくは大幅に抑制でき且つ高次スナップバックも解消もしくは抑制できるものである。
ＳｉＣ逆導通ＩＧＢＴの耐圧が高くなるほどｎ－ドリフト層１０６の厚さは厚く不純物濃度は小さくする必要があるのでＲdriftが大きくなる。従って、スナップバック電圧Ｖｓｂが高くなる《(1)式参照》。このため、ｐコレクタ１０２の幅を極力大きくする方が好ましい。しかしこの場合ｐコレクタ１０２に対向するＭＯＳＦＥＴ表面部の幅を大きくする必要があるが、ＳｉＣ逆導通ＩＧＢＴのオン損失が増大するなどのために性能上好ましくない。従って、本ＳｉＣ逆導通ＩＧＢＴは、高耐圧においてスナップバック現象を解消もしくは許容範囲に抑制する必要面からの制約と低損失化といった性能面からのＭＯＳＦＥＴ部の制約と実用面からのチップ面積による制約等を協調させてｐコレクタ幅Ｗｐを設定している。その上で、パイロットＩＧＢＴの機能を標準セル本体に担わせるという新規に発想し定義したパイロット機能付きＩＧＢＴ標準セルでチップを構成することを特徴とする。このようなセル幅を縮小したパイロット機能付きＩＧＢＴ標準セルのみでチップの活性領域を埋め尽くすことにより、１次スナップバックを解消もしくは大幅に抑制でき且つ高次スナップバックも解消もしくは抑制できるものである。
【0040】
図２に本実施の形態の１５ｋＶ級ＳｉＣ逆導通ＩＧＢＴ１００の出力特性すなわちＪｃｅとＶｃｅの関係のシミュレーション結果を示す。コンピュータの計算能力の点からシミュレーションモデルは図1の本実施の形態そのものでなく、７個のＭＯＳＦＥＴ表面部うち中央部の１個のみが存在する構造にしている（後述の図４において第１バッファー層２０４が存在しない一重のバッファー層の構造に該当する構造である）。出力特性にスナップバック現象が観察されＶｓｂは約７．２Ｖである。素子の自己発熱密度が３００Ｗ／ｃｍ２の点線曲線と出力特性の交点から、1７５℃における出力電流密度Ｊｃｅは約４．５Ｖで約６５Ａ／ｃｍ２であり、耐圧１５ｋＶ級素子としては十分に高い値である。このＳｉＣ逆導通ＩＧＢＴはＶｃｅ約３．８Ｖでほぼ完全にオンしている。従って、スナップバック電圧を３，７Ｖ以下にすればスナップバック現象はほぼ解消できることが明らかである。
【0041】
図３は本実施の形態の１５ｋＶ級ＳｉＣ逆導通ＩＧＢＴ１００のＶｓｂとＷｐの関係の解析計算結果を示す。
解析モデルは上記の図２と同じである。これよりバッファー層の不純物濃度が１×１０１５ｃｍ－３の場合Ｗｐを１７５ミクロンメートル以上とすれば、Ｖｓｂを３．７Ｖ以下にできスナップバック現象を解消できることが判る。スナップバック現象を解消できるＷｐを臨界コレクタ幅と定義しＷｐｃと記載する。ここでは若干の余裕をとってＷｐを１８０ミクロンメートルに設定する。またＷｎは８ミクロンメートルを基本にしているが、ターンオフ時のスイッチング損失を更に低減するためＷｎを２倍の１６ミクロンメートルと設定する。従って、セル幅は１９６ミクロンメートルとなる。ところで、この１９６ミクロンメートルのセル幅は上記の標準セル内のＭＯＳＦＥＴ表面部を２４ミクロンメートルから２８ミクロンメートルにするとその７倍なのでＭＯＳＦＥＴ表面部を図示したように７個に増やすことができる。この結果、オン抵抗を１／７にでき低損失にできる。更に、短絡部１０３の幅Ｗｎを２倍にしたため、逆導通ＩＧＢＴ本来のターンオフ時のキャリアの排除機能を大幅に増加でき、この結果ターンオフ時間を低減できスイッチング損失も大幅に低減できトータルで飛躍的な低損失化が図れる。
解析モデルは上記の図２と同じである。これよりバッファー層の不純物濃度が１×１０１５ｃｍ－３の場合Ｗｐを１７５ミクロンメートル以上とすれば、Ｖｓｂを３．７Ｖ以下にできスナップバック現象を解消できることが判る。スナップバック現象を解消できるＷｐを臨界コレクタ幅と定義しＷｐｃと記載する。ここでは若干の余裕をとってＷｐを１８０ミクロンメートルに設定する。またＷｎは８ミクロンメートルを基本にしているが、ターンオフ時のスイッチング損失を更に低減するためＷｎを２倍の１６ミクロンメートルと設定する。従って、セル幅は１９６ミクロンメートルとなる。ところで、この１９６ミクロンメートルのセル幅は上記の標準セル内のＭＯＳＦＥＴ表面部を２４ミクロンメートルから２８ミクロンメートルにするとその７倍なのでＭＯＳＦＥＴ表面部を図示したように７個に増やすことができる。この結果、オン抵抗を１／７にでき低損失にできる。更に、短絡部１０３の幅Ｗｎを２倍にしたため、逆導通ＩＧＢＴ本来のターンオフ時のキャリアの排除機能を大幅に増加でき、この結果ターンオフ時間を低減できスイッチング損失も大幅に低減できトータルで飛躍的な低損失化が図れる。
【0042】
このＳｉＣチップの面積を、引例２のような標準セルとパイロットＩＧＢＴの組み合わせで構成されたＳｉ逆導通ＩＧＢＴと比較してみると、Ｓｉチップの面積よりも遙かに小さい。例えば、引例２の３．３ｋＶの逆導通ＩＧＢＴの場合、パイロットＩＧＢＴの臨界コレクＷｐｃは約６５０ミクロンメートルであり標準セル幅は２４０ミクロンメートルである。上記のパイロット機能付きＳｉＣ逆導通ＩＧＢＴの標準セル幅は耐圧１５ｋＶであるにもかかわらず３，３ｋＶのＳｉ逆導通ＩＧＢＴの標準セル幅の８２％であり小さい。これにパイロットＩＧＢＴのコレクタ幅を加味すると更に小さくなり、更に耐圧が数倍高くなることを加味すると遙かに小さくなる。
従って、同一チップサイズの場合で且つ同じ耐圧の場合は、Ｓｉチップに比べてＳｉＣチップでは十分大きな余剰スペースが確保できる。従ってこの余剰スペースに複数個のパイロット機能付き標準セルを追加することによりオン抵抗を大幅に低減できるとともに、標準セル中の短絡領域幅をより大きくすることにより逆導通機能も向上できる。
従って、同一チップサイズの場合で且つ同じ耐圧の場合は、Ｓｉチップに比べてＳｉＣチップでは十分大きな余剰スペースが確保できる。従ってこの余剰スペースに複数個のパイロット機能付き標準セルを追加することによりオン抵抗を大幅に低減できるとともに、標準セル中の短絡領域幅をより大きくすることにより逆導通機能も向上できる。
【0043】
次に、本ＳｉＣ逆導通ＩＧＢＴ１００の特性について説明する。
本ＩＧＢＴチップ１００は高耐圧パッケージにダイボンデングし、更にゲート電極のワイヤボンディングを施し、更にエミッタ電極１１３とダイボディング金属面間を複数本のＡｌワイヤボンデングにより結線してコレクタ電極１０１と電気的に接続し、ついで保護用の高耐圧高耐熱レジン（ナノテクレジン）でチップとＡｌワイヤを完全に被覆して半導体装置にしたのち動作試験に供した。
ゲート電圧を印加しない状態でエミッタ電極１１３とコレクタ電極１０１間に順方向電圧を印加すると、リーク電流が流れるが良好な順阻止特性を示し、室温での耐圧すなわちなだれ降伏を示す電圧は約１５．２ｋＶである。また、なだれ降伏前のリーク電流は室温で７×１０－６Ａ／ｃｍ２以下、２５０℃の高温でも９ｘ１０－５Ａ／ｃｍ２以下と良好である。
本ＩＧＢＴチップ１００は高耐圧パッケージにダイボンデングし、更にゲート電極のワイヤボンディングを施し、更にエミッタ電極１１３とダイボディング金属面間を複数本のＡｌワイヤボンデングにより結線してコレクタ電極１０１と電気的に接続し、ついで保護用の高耐圧高耐熱レジン（ナノテクレジン）でチップとＡｌワイヤを完全に被覆して半導体装置にしたのち動作試験に供した。
ゲート電圧を印加しない状態でエミッタ電極１１３とコレクタ電極１０１間に順方向電圧を印加すると、リーク電流が流れるが良好な順阻止特性を示し、室温での耐圧すなわちなだれ降伏を示す電圧は約１５．２ｋＶである。また、なだれ降伏前のリーク電流は室温で７×１０－６Ａ／ｃｍ２以下、２５０℃の高温でも９ｘ１０－５Ａ／ｃｍ２以下と良好である。
【0044】
コレクタ電極３０１とエミッタ電極３１３間に順方向電圧を印加し、ついでゲート電極３１２に閾値電圧以上のゲート電圧を印加するとＭＯＳＦＥＴ部がオンする。更にゲート電圧を増加してゆくと順方向電圧に比例した電流が流れる。この電流はオン電圧劣化抑制に活用される。更にコレクタ電極－エミッタ電極間の順方向電圧を増大し、ある電圧（スナップバック電圧）でＩＧＢＴ部をオンさせても、オン電圧が急減する１次から高次に渡るスナップバック現象は全て観察されなかった。
【0045】
更に順方向電圧を増加してゆくと電流は非線形的に増加してゆき、コレクタ－エミッタ間電圧（以下Ｖｃｅ）が５Ｖでのコレクタ－エミッタ間電流密度Ｊｃｅは約１２０Ａ／ｃｍ２となり良好である。
引例２のデータからから推定すると、耐圧３．３ｋＶのＳｉ逆導通ＩＧＢＴの場合スナップ電圧がＶｂｉと等しくなりスナップバック現象を解消するにはＷｐを約６５０ミクロンメートル以上にする必要がある。耐圧１５ｋＶの場合は更に大幅なＷｐの増大が必要となるので、Ｗｐｃ１７５ミクロンメートルでスナップバック現象が解消できる本発明の効果が明らかである。
引例２のデータからから推定すると、耐圧３．３ｋＶのＳｉ逆導通ＩＧＢＴの場合スナップ電圧がＶｂｉと等しくなりスナップバック現象を解消するにはＷｐを約６５０ミクロンメートル以上にする必要がある。耐圧１５ｋＶの場合は更に大幅なＷｐの増大が必要となるので、Ｗｐｃ１７５ミクロンメートルでスナップバック現象が解消できる本発明の効果が明らかである。
【0046】
本実施の形態になる１５ｋＶ級逆導通ＳｉＣ－ＩＧＢＴに、直流電源電圧５ｋＶを印加してオンさせ電流密度５０Ａ／ｃｍを通電している条件で測定した時のターンオフ時間は約２．４μsであり、同耐圧クラスＳｉＣ－ＩＧＢＴの約１／２であり短い。このようにターンオフ時間を低減でき高速化できる結果、スイッチング損失を著しく低減でき低損失化できる。
【0047】
スナップバック現象は低次ほどＶｓｂが大きくＩｓｂが小さいが、高次ほどＶｓｂは小さくなりＩｓｂは大きくなる。一方、オン電圧劣化はＳｉＣ－ＩＧＢＴのようなバイポーラ素子に特有な劣化現象であり、通電電流ストレスにより積層欠陥が拡大して進行する。従って、高次のスナップバックに伴う大きいＩｓｂによるストレスほど、より積層欠陥を拡大し急速オン電圧劣化の増大をもたらす懸念がある。本実施の形態では標準セル内のＭＯＳＦＥＴ表面部が７個なので、７次のスナップバックまで発生する。
【0048】
上記のパイロット機能付き標準セルの適用により標準セルの幅が大幅に小さくなり、標準セルの通電電流密度や高次スナップバック時の電流密度が大幅に高くなるため、オン電圧劣化や急速オン電圧劣化の深刻化が懸念された。そこで上記のＭａｃｈ－ＴＥＤＲＥＣ法を適用し上記のＭａｃｈ－ＴＥＤＲＥＣ法を適用し通電試験とオン・オフ繰り返し試験実施し、オン電圧劣化や急速オン電圧劣化の発生状況を検討した。いづれの試験においても劣化によるオン電圧の増大は極めて小さく、ほとんどの素子がＳｉ逆導通ＩＧＢＴと同等の０．２Ｖ以下にとどまり顕著な信頼性への悪影響は見られず高い信頼性が確認でき、本実施の形態の効果が明らかである。
なお、パイロット機能付ＳｉＣ逆導通ＩＧＢＴ構成により、スナップバック現象が完全に解消できた素子の場合は高次のスナップバック現象も必然的に解消できる。この場合も、上記の試験結果はほぼ同様であり顕著な信頼性への悪影響は見られず、高い信頼性が確認できた。
なお、パイロット機能付ＳｉＣ逆導通ＩＧＢＴ構成により、スナップバック現象が完全に解消できた素子の場合は高次のスナップバック現象も必然的に解消できる。この場合も、上記の試験結果はほぼ同様であり顕著な信頼性への悪影響は見られず、高い信頼性が確認できた。
【0049】
以上に説明したように、実施の形態１にかかる半導体装置によれば、スナップバック現象を解消もしくは抑制でき、更なる高速・低損失化により高性能化できるとともに、オン電圧劣化も抑制でき信頼性も高い逆導通ＩＧＢＴ１００を実現できる。
【0050】
（実施の形態２）
図４は、実施の形態２にかかるＳｉＣ逆導通ＩＧＢＴ半導体装置２００を模式的に示す断面図である。設計耐圧が１５ｋＶ級のＳｉＣ逆導通ＩＧＢＴである。上記の実施の形態１の半導体装置に比べて、バッファー層を２重バッファー層にしてパイロット機能付標準セルのｐコレクタ幅Ｗｐを短くしセルの幅を小さくしている点、標準セル内にＭＯＳＦＥＴ表面部を１個設けている点を除けば、その他はほぼ同じ構造である。
図４は、実施の形態２にかかるＳｉＣ逆導通ＩＧＢＴ半導体装置２００を模式的に示す断面図である。設計耐圧が１５ｋＶ級のＳｉＣ逆導通ＩＧＢＴである。上記の実施の形態１の半導体装置に比べて、バッファー層を２重バッファー層にしてパイロット機能付標準セルのｐコレクタ幅Ｗｐを短くしセルの幅を小さくしている点、標準セル内にＭＯＳＦＥＴ表面部を１個設けている点を除けば、その他はほぼ同じ構造である。
【0051】
本実施の形態はバッファー層を２重バッファー層にしている。この２重ｎバッファー層は、ＳｉＣエピタキシャル層もしくはイオン打込み層であってもよい。
２重ｎバッファー層はｐコレクタに接する高濃度で薄い第１バッファー層２０４とｎドリフト層に接する低濃度で厚い第２バッファー層２０５からなる２重構造で構成している。第１バッファー層２０４はビルトイン電圧Ｖbiが印加される時には完全に空乏化する厚さと不純物濃度に設定することが肝要であり、第２バッファー層２０５は一部のみが空乏化し高い横抵抗を達成する厚さと不純物濃度に設定することが肝要である。第１バッファー層２０４の不純物濃度Ｎｄ1と厚さは１×１０１６ｃｍ－３ と０．３ミクロンメートル、更に第２バッファー層２０５の不純物濃度Ｎｄ２と厚さは１×１０１５ｃｍ－３ と １．５ミクロンメートルであってもよい。なお２重ｎバッファー層の効果をよりよく発揮させるためにはＳｉＣ逆導通素子がノンパンチスルー構造である方が好ましいが、パンチスルー構造でも２重ｎバッファー層の構造因子の変更により可能である。
２重ｎバッファー層の適用によりパイロット機能付標準セルのｐコレクタ幅を大幅に小さくでき、小さい面積でスナップバック現象を解消するとともに、同Ｖｓｂで同耐圧のＳｉ逆導通ＩＧＢＴに比較してチップに大きな余剰スペースが生じる。この余剰スペースに複数のパイロット機能付標準セルを追加することによりチップサイズの低減およびオン抵抗の低減による低損失化が同時にできる。また、この余剰スペースを活用してパイロット機能付標準セルの短絡部２０３の幅Ｗｎを大きくすることにより、逆導通ＩＧＢＴ本来のターンオフ時のキャリアの排除機能を大幅に増加できるので、ターンオフ時間の低減によるスイッチング損失の低減ができ低損失化が図れる。
２重ｎバッファー層はｐコレクタに接する高濃度で薄い第１バッファー層２０４とｎドリフト層に接する低濃度で厚い第２バッファー層２０５からなる２重構造で構成している。第１バッファー層２０４はビルトイン電圧Ｖbiが印加される時には完全に空乏化する厚さと不純物濃度に設定することが肝要であり、第２バッファー層２０５は一部のみが空乏化し高い横抵抗を達成する厚さと不純物濃度に設定することが肝要である。第１バッファー層２０４の不純物濃度Ｎｄ1と厚さは１×１０１６ｃｍ－３ と０．３ミクロンメートル、更に第２バッファー層２０５の不純物濃度Ｎｄ２と厚さは１×１０１５ｃｍ－３ と １．５ミクロンメートルであってもよい。なお２重ｎバッファー層の効果をよりよく発揮させるためにはＳｉＣ逆導通素子がノンパンチスルー構造である方が好ましいが、パンチスルー構造でも２重ｎバッファー層の構造因子の変更により可能である。
２重ｎバッファー層の適用によりパイロット機能付標準セルのｐコレクタ幅を大幅に小さくでき、小さい面積でスナップバック現象を解消するとともに、同Ｖｓｂで同耐圧のＳｉ逆導通ＩＧＢＴに比較してチップに大きな余剰スペースが生じる。この余剰スペースに複数のパイロット機能付標準セルを追加することによりチップサイズの低減およびオン抵抗の低減による低損失化が同時にできる。また、この余剰スペースを活用してパイロット機能付標準セルの短絡部２０３の幅Ｗｎを大きくすることにより、逆導通ＩＧＢＴ本来のターンオフ時のキャリアの排除機能を大幅に増加できるので、ターンオフ時間の低減によるスイッチング損失の低減ができ低損失化が図れる。
【0052】
図５は本パイロットＩＧＢＴ機能付標準セルについて、Ｖｓｂとｐコレクタ幅Ｗｐの関係を解析計算した結果を示す。第１バッファー層２０４の不純物濃度Ｎｄ1と厚さは１×１０１６ｃｍ－３ と０．３ミクロンメートル、更に第２バッファー層２０５の厚さは １．５ミクロンメートルに固定し、不純物濃度Ｎｄ２をパラメータとして算出している。スナックバックがほぼ解消できるＶｓｂは前記のように約４Ｖであり、このためには不純物濃度Ｎｄ２を１×１０１５ｃｍ－３ とした場合、前記のようにスナップバックが解消される３．７Ｖ以下のＶｓｂにできるコレクタ幅Ｗｐｃは４４ミクロンメートルである。なお、ｎ＋短絡部２０３の幅Ｗｎは８ミクロンメートルであってもよく、この場合セルの幅は５２ミクロンメートルとなる。
ＳｉＣ半導体素子のチップ面積を８ｍｍｘ８ｍｍにした場合、活性領域の面積は６ｍｍｘ６ｍｍである。ＳｉＣ半導体素子を高性能化するには、この制約されたチップ面積内に上記のパイロットＩＧＢＴの機能付標準セルを極力多く設けるのが定常オン損失を低減でき好ましい。この場合６ｍｍ幅の活性領域に１１５個のストライブセルが集積でき好適である。
ＳｉＣ半導体素子のチップ面積を８ｍｍｘ８ｍｍにした場合、活性領域の面積は６ｍｍｘ６ｍｍである。ＳｉＣ半導体素子を高性能化するには、この制約されたチップ面積内に上記のパイロットＩＧＢＴの機能付標準セルを極力多く設けるのが定常オン損失を低減でき好ましい。この場合６ｍｍ幅の活性領域に１１５個のストライブセルが集積でき好適である。
【0053】
本実施の形態２にかかるＳｉＣ逆導通ＩＧＢＴにゲート電圧を印加しない状態でエミッタ電極２１３とコレクタ電極２０１間に順方向電圧を印加すると、リーク電流が流れるが良好な順阻止特性を示し、大多数の半導体装置の室温での耐圧すなわちなだれ降伏を示す電圧は１６．２ｋＶ付近である。また、なだれ降伏前のリーク電流は室温で１．５×１０－６Ａ／ｃｍ２以下、２５０℃の高温でも２×１０－５Ａ／ｃｍ２以下と良好である。
ゲート電極２１２に閾値電圧以上のゲート電圧を印加し、ついでコレクタ－エミッタ間に順方向電圧を印加し増加してゆくと順方向電圧に比例した電流が流れ、ある電圧でＩＧＢＴがオンするがスナップバック現象は一次を含め高次も全く観察されず、本発明の効果が明らかである。
更に順方向電圧を増加してゆくと電流は非線形的に増加してゆく。コレクタ－エミッタ間電圧（以下Ｖｃｅ）が５ＶでのＪｃｅは７５Ａ／ｃｍ２と良好である。
ゲート電極２１２に閾値電圧以上のゲート電圧を印加し、ついでコレクタ－エミッタ間に順方向電圧を印加し増加してゆくと順方向電圧に比例した電流が流れ、ある電圧でＩＧＢＴがオンするがスナップバック現象は一次を含め高次も全く観察されず、本発明の効果が明らかである。
更に順方向電圧を増加してゆくと電流は非線形的に増加してゆく。コレクタ－エミッタ間電圧（以下Ｖｃｅ）が５ＶでのＪｃｅは７５Ａ／ｃｍ２と良好である。
【0054】
また、耐圧３．３ｋＶのＳｉ逆導通ＩＧＢＴのＶｓｂをＶｂｉ（０／７Ｖ）以下にするにはパイロットＩＧＢＴのＷｐの実験値が約６５０ミクロンメートル以上であり、耐圧を高くするとＶｓｂが更に大幅に増大する。本実施の形態２によれば、標準セルは耐圧が約１５ｋＶと大幅に高いにもかかわらずＷｐを４４ミクロンメートル以上とすればよく、大幅に低減でき本発明の効果が明らかである。
２重ｎバッファー層の適用により生じるこの余剰スペースに複数のパイロット機能付標準セルを追加することによりチップサイズの低減およびオン抵抗の低減による低損失化が同時にできる。また、この余剰スペースを活用してパイロット機能付標準セルの短絡部２０３の幅Ｗｎを大きくすることにより、逆導通ＩＧＢＴ本来のターンオフ時のキャリアの排除機能を大幅に増加できるので、ターンオフ時間の低減によるスイッチング損失の低減ができ低損失化が図れる。
２重ｎバッファー層の適用により生じるこの余剰スペースに複数のパイロット機能付標準セルを追加することによりチップサイズの低減およびオン抵抗の低減による低損失化が同時にできる。また、この余剰スペースを活用してパイロット機能付標準セルの短絡部２０３の幅Ｗｎを大きくすることにより、逆導通ＩＧＢＴ本来のターンオフ時のキャリアの排除機能を大幅に増加できるので、ターンオフ時間の低減によるスイッチング損失の低減ができ低損失化が図れる。
【0055】
上記のパイロット機能付き標準セルの適用により標準セルの幅が大幅に小さくなり、標準セルの通電電流密度や高次スナップバック時の電流密度が大幅に高くなるため、オン電圧劣化や急速オン電圧劣化の深刻化が懸念された。そこで上記のＭａｃｈ－ＴＥＤＲＥＣ法を適用し通電試験とオン・オフ繰り返し試験を実施し、オン電圧劣化や急速オン電圧劣化の発生状況を検討した。しかし、両試験においても劣化によるオン電圧の増大は極めて小さく、ほとんどの素子がＳｉ逆導通ＩＧＢＴと同等の０．２Ｖ以下にとどまり顕著な信頼性への悪影響は見られず、本実施の形態の効果が確認された。
【0056】
以上に説明したように、実施の形態２にかかる半導体装置によれば、スナップバック現象を解消でき、且つ更なるチップ縮小や低損失化および高速化による更なる高性能化ができるとともに、高次スナップバックにともなう急速オン電圧劣化も解消できる信頼性の高いＳｉＣ逆導通ＩＧＢＴを実現できる。また、本発明になる新しい動作方法によれば、オン電圧劣化のみならず急速オン電圧劣化も解消もしくは抑制ができ、更に信頼性の高いＳｉＣ逆導通ＩＧＢＴの動作方法を実現できる。
【0057】
（実施の形態３）
図６は、実施の形態３にかかるＳｉＣ逆導通ＩＧＢＴ半導体装置３００を模式的に示す断面図である。設計耐圧が１５ｋＶ級のＳｉＣ逆導通ＩＧＢＴである。上記の実施の形態１の半導体装置に比べて、
標準セルの一方の端部のみにｎ短絡部が設けられ、この標準セル１個とこの標準セルをｎ短絡部が設けていない他方の端部を反転軸として反転させた反転標準セル１個とを一対としたハイブリッドセル構成にして配置し活性領域を構成している点、更にこの標準セルのｐコレクタに対抗して実施の形態１と同サイズのＭＯＳＦＥＴ表面部を複数設けている点を除けばその他はほぼ同じ構造である。
本ＳｉＣ逆導通ＩＧＢＴは、ハイブリッドセル構成にすることにより１個のセル内のｐコレクタの幅を実施の形態２のほぼ２倍の幅のコレクタとして活用し、スナップバック現象を更に大幅に抑制できることを特徴とする。
図６は、実施の形態３にかかるＳｉＣ逆導通ＩＧＢＴ半導体装置３００を模式的に示す断面図である。設計耐圧が１５ｋＶ級のＳｉＣ逆導通ＩＧＢＴである。上記の実施の形態１の半導体装置に比べて、
標準セルの一方の端部のみにｎ短絡部が設けられ、この標準セル１個とこの標準セルをｎ短絡部が設けていない他方の端部を反転軸として反転させた反転標準セル１個とを一対としたハイブリッドセル構成にして配置し活性領域を構成している点、更にこの標準セルのｐコレクタに対抗して実施の形態１と同サイズのＭＯＳＦＥＴ表面部を複数設けている点を除けばその他はほぼ同じ構造である。
本ＳｉＣ逆導通ＩＧＢＴは、ハイブリッドセル構成にすることにより１個のセル内のｐコレクタの幅を実施の形態２のほぼ２倍の幅のコレクタとして活用し、スナップバック現象を更に大幅に抑制できることを特徴とする。
【0058】
本実施の形態では各セルにおいて上記反転軸に最近接のＭＯＳＦＥＴ表面部がそれぞれパイロットＩＧＢＴとして機能する。この部分に注目すると、標準セルのｐコレクタの全幅を効率的に使用できる結果、スナップバック現象を大幅に抑制もしくは解消できる。ちなみに図６の場合、図２の解析結果からＶｓｂを３．７Vにしスナップバック現象をほぼ解消できるＷｐは４４ミクロンメートルであり両端のｎ短絡部を加えた標準セル幅は５２ミクロンメートルである。一方、ＭＯＳＦＥＴ表面部の幅は２４ミクロンメートルであるので、集積されるＭＯＳＦＥＴ表面部を２個に増やすことができる。この結果、標準セル当たりのオン抵抗を１／２にでき大幅に低損失化できる。なお、パイロットＩＧＢＴとして機能するＭＯＳＦＥＴ表面部のＩＧＢＴがオンした後に引き続き他のＭＯＳＦＥＴ表面部のＩＧＢＴがオンするので２次スナップバックが生じるが、ＭＯＳＦＥＴ表面部のＩＧＢＴのＶｓｂが約３．７Ｖであり１次スナップバックがほぼ解消されているので２次スナップバックのＶｓｂは当然３．７Ｖよりも小さいのでその影響は実用上問題とならないものである。
【0059】
本実施の形態３にかかるＳｉＣ逆導通ＩＧＢＴはゲート電圧を印加しない状態でエミッタ電極３１４とコレクタ電極３０１間に順方向電圧を印加すると、リーク電流が流れるが良好な順阻止特性を示し、大多数の室温での耐圧すなわちなだれ降伏を示す電圧は１５．５ｋＶ付近である。また、なだれ降伏前のリーク電流は室温で３×１０－６Ａ／ｃｍ２以下、２５０℃の高温でも３．５×１０－５Ａ／ｃｍ２以下と良好である。
【0060】
ゲート電極３１２に閾値電圧以上のゲート電圧たとえば２０Ｖを印加し、ついでコレクタ－エミッタ間に順方向電圧を印加し増加してゆくと、順方向電圧に比例したＭＯＳＦＥＴ電流が流れ、ある電圧でＩＧＢＴがオンするがスナップバック現象は一次を含め高次も全く観察されず、本発明の効果が明らかである。
更に順方向電圧を増加してゆくと電流は非線形的に増加してゆく。コレクタ－エミッタ間電圧（以下Ｖｃｅ）が５ＶでのＪｃｅは１４５Ａ／ｃｍ２と良好である。
更に順方向電圧を増加してゆくと電流は非線形的に増加してゆく。コレクタ－エミッタ間電圧（以下Ｖｃｅ）が５ＶでのＪｃｅは１４５Ａ／ｃｍ２と良好である。
【0061】
本実施の形態になるＳｉＣ逆導通ＩＧＢＴの場合は、Ｗｎが８ミクロンメートルであり、標準セル幅は５２ミクロンメートルであり、４Ｖと同程度のスナップバック電圧をもつＳｉ逆導通ＩＧＢＴに比べるとＷｐひいてはセル幅がはるかに小さい。従って、耐圧が低い３．３ｋＶＳｉ逆導通ＩＧＢＴに比べても同一チップ面積の場合セル数を約４倍増やすことができ、その分オン抵抗を下げ低損失化ができる。また、標準セル数を目一杯増やさないで、一部を各セル内のＷｎ幅を大きくすることに用いることにより、逆導通ＩＧＢＴ本来のターンオフ時のキャリアの排除機能を増加できる。この結果、ターンオフ時間を低減でき高速化できスイッチング損失も大幅に低減でき、上記のオン抵抗低減分と併せてトータルで飛躍的な低損失化ができる。
【0062】
上記のパイロット機能付き標準セルの適用により標準セルの幅が大幅に小さくなり、標準セルの通電電流密度や高次スナップバック時の電流密度が大幅に高くなるため、オン電圧劣化や急速オン電圧劣化の深刻化が懸念された。そこで上記のＭａｃｈ－ＴＥＤＲＥＣ法を適用し通電試験とオン・オフ繰り返し試験を実施し、オン電圧劣化や急速オン電圧劣化の発生状況を検討した。しかし、両試験においても劣化によるオン電圧の増大は極めて小さく、ほとんどの素子がＳｉ逆導通ＩＧＢＴと同等の０．２Ｖ以下にとどまり顕著な信頼性への悪影響は見られず、本実施の形態の効果が確認された。
【0063】
以上に説明したように、実施の形態３にかかる半導体装置によれば、スナップバック現象を解消もしくは抑制でき、且つ更なる低損失化や高速化による大幅な高性能化ができるとともに、２次スナップバックにともなう急速オン電圧劣化も解消もしくは抑制でき、信頼性の高いＳｉＣ逆導通ＩＧＢＴを実現できる。
【0064】
以上、第１から第３の実施の形態に基づき本発明を説明したが、本発明はこれらに限定されるものではなく各種の変形応用が容易に出来ることは当業者には自明である。例えば、構造諸元の数値の変更やセル構造の拡張などにより、３ｋＶといった低い耐圧や２５ｋＶといった更に高い耐圧のワイドギャップ半導体逆導通ＩＧＢＴに展開できることは当然である。セル形状も言及したストライブ形状以外にメッシュ形状等の種々の形状が採用できることは当然である。また、言及したプレーナ型ＩＧＢＴ以外にトレンチ型ＩＧＢＴに適用できることも当然である。また、セルの幅やｎ短絡部の幅およびｐコレクタの幅も言及した値以外に逆導通ＩＧＢＴの仕様等によって種々の値を採用できることも当然のことである。また、ｎ型逆導通ＳｉＣ－ＩＧＢＴに言及したが、極性の異なるｐ型逆導通ＳｉＣ－ＩＧＢＴにも同様に展開できることは自明である。更に、逆導通ＳｉＣ－ＩＧＢＴについて言及したが、ＧａＮやダイヤモンドといった他のワイドギャップ半導体を用いた逆導通ＩＧＢＴにも展開できるものである。また、逆導通ＩＧＢＴ以外にも逆導通ＩＧＢＴのようにユニポーラデバイスとバイポーラデバイスを融合したデバイス、例えばＳＩトランジスタとＳＩサイリスタの融合デバイス等にもスナップバック現象が生じるので、その対策にも本発明を展開できることは自明である。
【産業上の利用可能性】
【0065】
本発明は配電系統に直結する高耐圧インバータ等に利用でき、この場合はトランスの大幅な小型化やトランス自体を除去することもでき、システムの大幅な小型軽量化や省エネルギー化・省資源化が可能になる。また、現在の配電系統にとどまらず、次世代の系統網であるスマートグリッドへの利用が可能である。更に、半導体装置の耐圧を下げることにより、大型ファンやポンプ、圧延機といった産業用機器の制御装置や新幹線および地下鉄といった電鉄車両のインバータ、大型ＥＶやＨＥＶのインバータ等にも効果的に利用できる。
【符号の説明】
【0066】
１、１０１，１０１，３０１ ：コレクタ電極
２、１０２，２０２，３０２ ：ｐコレクタ層
３、１０３，２０３，３０３ ：ｎ＋短絡部
４、１０４，２０４、３０４ ：ｎバッファー層もしくは第１バッファー層
５．１０５，３０５ ：ｎ第２バッファー層
６、１０６，２０６，３０６ ：ｎ－ドリフト層
７、１０７，２０７，３０７ ：ｐボディ領域
８、１０８，２０８，３０８ ：ｎ＋エミッタ領域
９、１０９，２０９，３０９ ：チャネル領域
１０、１１０，２１０，３１０：ｐ＋コンタクト領域
１１，１１１、２１１，３１１：ゲート酸化膜
１２，１１２，２１２，３１２：ゲート電極
１３、１１３，２１３，３１３：エミッタ電極
１４、１１４、２１４，３１４：寄生ＪＦＥＴ部
２、１０２，２０２，３０２ ：ｐコレクタ層
３、１０３，２０３，３０３ ：ｎ＋短絡部
４、１０４，２０４、３０４ ：ｎバッファー層もしくは第１バッファー層
５．１０５，３０５ ：ｎ第２バッファー層
６、１０６，２０６，３０６ ：ｎ－ドリフト層
７、１０７，２０７，３０７ ：ｐボディ領域
８、１０８，２０８，３０８ ：ｎ＋エミッタ領域
９、１０９，２０９，３０９ ：チャネル領域
１０、１１０，２１０，３１０：ｐ＋コンタクト領域
１１，１１１、２１１，３１１：ゲート酸化膜
１２，１１２，２１２，３１２：ゲート電極
１３、１１３，２１３，３１３：エミッタ電極
１４、１１４、２１４，３１４：寄生ＪＦＥＴ部
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【手続補正書】
【提出日】2021-12-08
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
ワイドギャップ半導体で構成された逆導通半導体装置において、その活性領域の標準セルのより多くをパイロット機能を具備したパイロット機能付標準セルで構成したことを特徴とする半導体装置。
【請求項2】
〔請求項１〕において、前記半導体装置がワイドギャップ半導体で構成された逆導通ＩＧＢＴであり、その活性領域の標準セルのより多くをパイロット機能を具備したパイロット機能付ＩＧＢＴ標準セルで構成したことを特徴とする半導体装置。
【請求項3】
〔請求項１〕もしくは〔請求項２〕において、前記半導体装置はバッファー層を有し、このバッファー層が一重構成、もしくは２重以上の多重構成であることを特徴とする半導体装置。
【請求項4】
〔請求項１〕から〔請求項３〕において、前記パイロット機能付標準セルのコレクタ幅Ｗｐが、臨界コレクタ幅Ｗｐｃ即ちスナップバック現象を解消できる最小コレクタ幅以上であり、このパイロット機能付標準セルの表面には１個以上のＭＯＳＦＥＴ表面部が設けられており、且つこのパイロット機能付標準セルの表面に対向する裏面の中心部には短絡部が設けられており、この短絡部の両端には各々１／２の幅のコレクタが設けられていることを特徴とする半導体装置。
【請求項5】
〔請求項１〕から〔請求項３〕において、前記パイロット機能付標準セルのコレクタ幅Ｗｐが臨界コレクタ幅Ｗｐｃ以上であり、この前記パイロット機能付標準セルの表面には一個以上のＭＯＳＦＥＴ表面部が設けられており、且つこのパイロット機能付標準セルの裏面の一方の端部のみには短絡部が設けられている標準セルＡと、この標準セルＡの裏面の短絡部が設けられていない他方の端部を軸として反転させた反転標準セルＢとを構成し、ＡとＢ両方のセルを前記反転軸を介して接続し一対にしてパイロット機能付ハイブリッド標準セルを構成して、より多く配置し前記活性領域を構成したことを特徴とする半導体装置。
【請求項6】
〔請求項１〕から〔請求項５〕において、前記パイロット機能付標準セルの高次スナップバック現象を抑制もしくは解消するために、第１次スナップバック現象を解消できるコレクタ幅Ｗpcと短絡部の幅Ｗｎの和としてセル幅が規定された前記パイロット機能付標準セルにおいて、このセル幅内に収まる最大のＭＯＳＦＥＴ表面部の数よりも少ない数のＭＯＳＦＥＴ表面部で前記パイロット機能付標準セルを構成したことを特徴とする半導体装置。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【0008】
しかし、この引例２の場合は全体のＩＧＢＴチップ面積に占めるパイロットＩＧＢＴ領域の面積がかなり大きくなってしまう。例えば、引例２の場合、データから読み取ると、３．３ｋＶ設計のＳｉ逆導通ＩＧＢＴ標準セルのｐコレクタ幅が２４０ミクロンメートルであるのに対し、パイロットＩＧＢＴのｐコレクタ幅を約３倍以上の６５０ミクロンメートル以上にすることにより、Ｖｓｂをビルトイン電圧である０．７Ｖ程度にしている。半導体装置の耐圧が高くなるとスナップバック現象が激しくなり、このパイロットＩＧＢＴのｐコレクタ幅は更に大幅に増加する。この結果、スナップバック現象は解消されるが、所定面積のＩＧＢＴチップ全体に占める逆導通ＩＧＢＴ領域の面積が少なくなるので集積する標準セル数が減少し、オン抵抗が増大するとともにターンオフ時に残存するキャリアを排除するという本来の逆導通ＩＧＢＴの機能が有効に発揮できなくなってしまう。また、歩留まりなどの経済性の点から素子のチップサイズが通常１５ｍｍｘ１５ｍｍ以下程度に設定されている現状では重要問題であり、解決すべき第２の課題である。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【0012】
以下では、煩雑さを避け理解を容易にするために、ｎチャネルタイプのＩＧＢＴを対象にして説明する。 上記した課題を解決し本発明の目的を達成するため、この発明にかかる半導体装置はワイドギャップ半導体材料を用いて半導体装置を構成し、半導体装置チップの活性領域を従来の標準セルに変えてパイロット半導体セルで構成することを特徴とする。例えばワイドギャップ半導体材料を用いた半導体装置がＳｉＣ逆導通ＩＧＢＴの場合は、その活性領域をパイロットＩＧＢＴセルで構成することを特徴とする。なお、この場合の活性領域を構成するセルであるパイロットＩＧＢＴセルは、パイロット機能付ＩＧＢＴ標準セルと定義し、以下ではパイロット機能付ＩＧＢＴセルの名称で記述する。 上記の構成にすることに依り後述するが、チップ面積縮小に加えてスナップバック現象の抑制およびこれに起因する急速オン電圧劣化の抑制による信頼性の向上という効果が得られ本発明の目的を達成できる。ところで、例えばＳｉＣ逆導通ＩＧＢＴの場合、上記の活性領域をパイロット機能付ＩＧＢＴセルのみで構成することにより本発明の効果がフルに得られ理想的であるが、種々の理由からパイロット機能付ＩＧＢＴセルの他に従来の標準セルを含めて活性領域を構成してもかまわない。この場合もフルではないが、パイロット機能付ＩＧＢＴセルをより多く含めることにより、その含有比率に対応してより大きく上記の本発明の効果を発揮することができる。
【手続補正4】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【0014】
この発明にかかる半導体装置は、上述した発明において、半導体装置がワイドギャップ半導体で構成された逆導通ＩＧＢＴ半導体装置であり、前記パイロット機能付ＩＧＢＴセルのｐコレクタ幅Ｗｐが、スナップバック現象を解消できる最小コレクタ幅Ｗpc以上であり、この標準セルの表面には1個以上のＭＯＳＦＥＴ表面部が設けられており、且つこの標準セルの裏面の中心部には短絡部が設けられており、この短絡部の両端には各々１／２の幅のコレクタが設けられていることを特徴とする。 なお、上記のスナップバック現象を解消できる最小コレクタ幅は臨界コレクタ幅と定義し、以下では臨界コレクタ幅Ｗｐｃと記述する。また、上記の両端のコレクタ幅が１／２である理由は臨界コレクタ幅Ｗｐｃの導出モデルとその解析式に依るものであり、本発明者による特許６３８３９７１号の図１の導出モデル図や論文（ 電気学会、論文誌Ｄ（産業応用部門誌）140巻、12号、980頁、 2020年12月1日発行 ）の解析式（２）を参照されたい。
【手続補正5】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正の内容】
【0043】
次に、本ＳｉＣ逆導通ＩＧＢＴ１００の特性について説明する。本ＩＧＢＴチップ１００は３端子の高耐圧パッケージにダイボンデングし、更にゲート電極のワイヤボンディングとエミッタ電極のワイヤボンディングを施し、ついで保護用の高耐圧高耐熱レジン（ナノテクレジン）でチップとＡｌワイヤを完全に被覆して半導体装置にしたのち動作試験に供した。ゲート電圧を印加しない状態でエミッタ電極１１３とコレクタ電極１０１間に順方向電圧を印加すると、リーク電流が流れるが良好な順阻止特性を示し、室温での耐圧すなわちなだれ降伏を示す電圧は約１５．２ｋＶである。また、なだれ降伏前のリーク電流は室温で７×１０－６Ａ／ｃｍ２以下、２５０℃の高温でも９ｘ１０－５Ａ／ｃｍ２以下と良好である。