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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022158992
(43)【公開日】2022-10-17
(54)【発明の名称】電力変換装置
(51)【国際特許分類】
H02M 3/155 20060101AFI20221006BHJP
【ＦＩ】
H02M3/155 Q
【審査請求】未請求
【請求項の数】21
【出願形態】ＯＬ
(21)【出願番号】P 2022038058
(22)【出願日】2022-03-11
(31)【優先権主張番号】P 2021062106
(32)【優先日】2021-03-31
(33)【優先権主張国・地域又は機関】JP
(71)【出願人】
【識別番号】000003067
【氏名又は名称】ＴＤＫ株式会社
(71)【出願人】
【識別番号】594158150
【氏名又は名称】学校法人君が淵学園
(74)【代理人】
【識別番号】100141139
【弁理士】
【氏名又は名称】及川 周
(74)【代理人】
【識別番号】100163496
【弁理士】
【氏名又は名称】荒 則彦
(74)【代理人】
【識別番号】100169694
【弁理士】
【氏名又は名称】荻野 彰広
(74)【代理人】
【識別番号】100114937
【弁理士】
【氏名又は名称】松本 裕幸
(72)【発明者】
【氏名】五十嵐 友一
(72)【発明者】
【氏名】西嶋 仁浩
【テーマコード（参考）】
5H730
【Ｆターム（参考）】
5H730AA02
5H730AS04
5H730AS05
5H730BB13
5H730BB14
5H730BB57
5H730BB61
5H730BB82
5H730BB88
5H730DD04
5H730EE13
5H730EE58
5H730FD51
5H730FG05
(57)【要約】
【課題】ＺＶＳアシスト回路のデバイス選定の自由度を高め、ＺＶＳアシスト回路における共振電流のリセット期間を短くしてメインスイッチのターンオフ損失を低減することができる電力変換装置を提供する。
【解決手段】メインスイッチ素子とメイン整流素子と出力コンデンサとカップルドインダクタの１次巻線とを含むコンバータと、カップルドインダクタの２次巻線と第１整流素子と補助スイッチ素子との第１直列回路と、カップルドインダクタの３次巻線と第２整流素子との第２直列回路と、第１直列回路と第２直列回路とが接続された補助コンデンサとを含む閉ループ回路による共振アシスト回路と、を備え、２次巻線と３次巻線とは別体であり、第１直列回路と第２直列回路とが補助コンデンサに並列に接続された構成、または、３次巻線が２次巻線と統合されている構成である、電力変換装置。
【選択図】図１
【解決手段】メインスイッチ素子とメイン整流素子と出力コンデンサとカップルドインダクタの１次巻線とを含むコンバータと、カップルドインダクタの２次巻線と第１整流素子と補助スイッチ素子との第１直列回路と、カップルドインダクタの３次巻線と第２整流素子との第２直列回路と、第１直列回路と第２直列回路とが接続された補助コンデンサとを含む閉ループ回路による共振アシスト回路と、を備え、２次巻線と３次巻線とは別体であり、第１直列回路と第２直列回路とが補助コンデンサに並列に接続された構成、または、３次巻線が２次巻線と統合されている構成である、電力変換装置。
【選択図】図１
【特許請求の範囲】
【請求項1】
メインスイッチ素子とメイン整流素子と出力コンデンサとカップルドインダクタの１次巻線とを含むコンバータと、
前記カップルドインダクタの２次巻線と第１整流素子と補助スイッチ素子との第１直列回路と、前記カップルドインダクタの３次巻線と第２整流素子との第２直列回路と、前記第１直列回路と前記第２直列回路とが接続された補助コンデンサとを含む閉ループ回路による共振アシスト回路と、
を備え、
前記２次巻線と前記３次巻線とは別体であり、前記第１直列回路と前記第２直列回路とが前記補助コンデンサに並列に接続された構成、または、前記３次巻線が前記２次巻線と統合されている構成である、
電力変換装置。
前記カップルドインダクタの２次巻線と第１整流素子と補助スイッチ素子との第１直列回路と、前記カップルドインダクタの３次巻線と第２整流素子との第２直列回路と、前記第１直列回路と前記第２直列回路とが接続された補助コンデンサとを含む閉ループ回路による共振アシスト回路と、
を備え、
前記２次巻線と前記３次巻線とは別体であり、前記第１直列回路と前記第２直列回路とが前記補助コンデンサに並列に接続された構成、または、前記３次巻線が前記２次巻線と統合されている構成である、
電力変換装置。
【請求項2】
さらに、制御部を備え、
前記制御部は、前記補助スイッチ素子をオンにした後、前記メインスイッチ素子をオンにし、その後、前記補助スイッチ素子をオフにした後または前記補助スイッチ素子をオフにしたのと同時に、前記メインスイッチ素子をオフにする、
請求項１に記載の電力変換装置。
前記制御部は、前記補助スイッチ素子をオンにした後、前記メインスイッチ素子をオンにし、その後、前記補助スイッチ素子をオフにした後または前記補助スイッチ素子をオフにしたのと同時に、前記メインスイッチ素子をオフにする、
請求項１に記載の電力変換装置。
【請求項3】
前記制御部は、前記３次巻線または前記カップルドインダクタの補助巻線の電圧と、前記補助コンデンサの電圧を用いて、前記メインスイッチ素子のオンタイミングを決定する、
請求項２記載の電力変換装置。
請求項２記載の電力変換装置。
【請求項4】
前記コンバータは、昇圧コンバータまたは降圧コンバータであり、
前記第２整流素子の電圧から整流ダイオードを介して定電圧源を得る、
請求項１から請求項３のいずれか１項に記載の電力変換装置。
前記第２整流素子の電圧から整流ダイオードを介して定電圧源を得る、
請求項１から請求項３のいずれか１項に記載の電力変換装置。
【請求項5】
前記メインスイッチ素子と前記メイン整流素子とを含む多相の系統を有しており、
前記共振アシスト回路は、前記多相に対応する多相共振アシスト回路である、
請求項１から請求項４のいずれか１項に記載の電力変換装置。
前記共振アシスト回路は、前記多相に対応する多相共振アシスト回路である、
請求項１から請求項４のいずれか１項に記載の電力変換装置。
【請求項6】
前記多相共振アシスト回路では、前記補助コンデンサと前記第２整流素子との一方または両方が、少なくとも２つの相で共用されている、
請求項５に記載の電力変換装置。
請求項５に記載の電力変換装置。
【請求項7】
メインスイッチ素子とメイン整流素子と出力コンデンサとカップルドインダクタの１次巻線とを含むコンバータと、
第１整流素子と第１補助コンデンサとの第１直列回路と、第２補助コンデンサと第２整流素子との第２直列回路と、前記カップルドインダクタの２次巻線と補助スイッチ素子とを含み前記第１直列回路と前記第２直列回路が並列に接続される第３直列回路と、前記第１整流素子のアノードと前記第２整流素子のカソードとの間に配置される第３整流素子と、を含む閉ループ回路による共振アシスト回路と、
を備える電力変換装置。
第１整流素子と第１補助コンデンサとの第１直列回路と、第２補助コンデンサと第２整流素子との第２直列回路と、前記カップルドインダクタの２次巻線と補助スイッチ素子とを含み前記第１直列回路と前記第２直列回路が並列に接続される第３直列回路と、前記第１整流素子のアノードと前記第２整流素子のカソードとの間に配置される第３整流素子と、を含む閉ループ回路による共振アシスト回路と、
を備える電力変換装置。
【請求項8】
メインスイッチ素子とメイン整流素子と出力コンデンサとカップルドインダクタの１次巻線とを含むコンバータと、
第１整流素子と第１補助コンデンサとの第１直列回路と、第２補助コンデンサと第２整流素子との第２直列回路と、第３整流素子と第３補助コンデンサと第４整流素子との第３直列回路と、前記カップルドインダクタの２次巻線と補助スイッチ素子とを含み前記第１直列回路と前記第２直列回路と前記第３直列回路が並列に接続される第４直列回路と、前記第１整流素子のアノードと前記第４整流素子のカソードとの間に配置される第５整流素子と、前記第２整流素子のカソードと前記第３整流素子のアノードとの間に配置される第６整流素子と、を含む閉ループ回路による共振アシスト回路と、
を備える電力変換装置。
第１整流素子と第１補助コンデンサとの第１直列回路と、第２補助コンデンサと第２整流素子との第２直列回路と、第３整流素子と第３補助コンデンサと第４整流素子との第３直列回路と、前記カップルドインダクタの２次巻線と補助スイッチ素子とを含み前記第１直列回路と前記第２直列回路と前記第３直列回路が並列に接続される第４直列回路と、前記第１整流素子のアノードと前記第４整流素子のカソードとの間に配置される第５整流素子と、前記第２整流素子のカソードと前記第３整流素子のアノードとの間に配置される第６整流素子と、を含む閉ループ回路による共振アシスト回路と、
を備える電力変換装置。
【請求項9】
メインスイッチ素子とメイン整流素子と出力コンデンサとカップルドインダクタの１次巻線とを含み、前記１次巻線の電流極性が正負に切り替わるコンバータと、
閉ループ回路による共振アシスト回路と、
を備え、
前記閉ループ回路は、
前記カップルドインダクタの２次巻線と、第１整流素子と、前記１次巻線の電流極性が正であるときに駆動される第１補助スイッチとの第１直列回路と、
前記カップルドインダクタの３次巻線と第２整流素子との第２直列回路と、
前記第１直列回路と前記第２直列回路とが接続された第１補助コンデンサと、を含み、
前記２次巻線と前記３次巻線とは別体であり、前記第１直列回路と前記第２直列回路とが前記第１補助コンデンサに並列に接続された構成、または、前記３次巻線が前記２次巻線と統合されている構成であり、
さらに、前記閉ループ回路は、
第３整流素子と、前記１次巻線の電流極性が負であるときに駆動される第２補助スイッチと、前記２次巻線との第３直列回路と、
前記３次巻線と第４整流素子との第４直列回路と、
前記第３直列回路と前記第４直列回路とが接続され、且つ、前記第１補助コンデンサと接続された第２補助コンデンサと、を含み、
前記２次巻線と前記３次巻線とは別体であり、前記第３直列回路と前記第４直列回路とが前記第２補助コンデンサに並列に接続された構成、または、前記３次巻線が前記２次巻線と統合されている構成である、
電力変換装置。
閉ループ回路による共振アシスト回路と、
を備え、
前記閉ループ回路は、
前記カップルドインダクタの２次巻線と、第１整流素子と、前記１次巻線の電流極性が正であるときに駆動される第１補助スイッチとの第１直列回路と、
前記カップルドインダクタの３次巻線と第２整流素子との第２直列回路と、
前記第１直列回路と前記第２直列回路とが接続された第１補助コンデンサと、を含み、
前記２次巻線と前記３次巻線とは別体であり、前記第１直列回路と前記第２直列回路とが前記第１補助コンデンサに並列に接続された構成、または、前記３次巻線が前記２次巻線と統合されている構成であり、
さらに、前記閉ループ回路は、
第３整流素子と、前記１次巻線の電流極性が負であるときに駆動される第２補助スイッチと、前記２次巻線との第３直列回路と、
前記３次巻線と第４整流素子との第４直列回路と、
前記第３直列回路と前記第４直列回路とが接続され、且つ、前記第１補助コンデンサと接続された第２補助コンデンサと、を含み、
前記２次巻線と前記３次巻線とは別体であり、前記第３直列回路と前記第４直列回路とが前記第２補助コンデンサに並列に接続された構成、または、前記３次巻線が前記２次巻線と統合されている構成である、
電力変換装置。
【請求項10】
メインスイッチ素子とメイン整流素子と出力コンデンサとカップルドインダクタの１次巻線とを含むコンバータと、
前記カップルドインダクタの２次巻線と第１整流素子と補助スイッチ素子との直列回路を含む閉ループ回路による共振アシスト回路と、
前記カップルドインダクタの補助巻線の電圧を用いて、前記メインスイッチ素子のオンタイミングを決定する制御部と、
を備える電力変換装置。
前記カップルドインダクタの２次巻線と第１整流素子と補助スイッチ素子との直列回路を含む閉ループ回路による共振アシスト回路と、
前記カップルドインダクタの補助巻線の電圧を用いて、前記メインスイッチ素子のオンタイミングを決定する制御部と、
を備える電力変換装置。
【請求項11】
前記制御部は、前記補助スイッチ素子をオンにした後、前記補助巻線の電圧により前記メインスイッチ素子をオンにし、その後、前記補助スイッチ素子をオフにした後または前記補助スイッチ素子をオフにしたのと同時に、前記メインスイッチ素子をオフにする、
請求項１０に記載の電力変換装置。
請求項１０に記載の電力変換装置。
【請求項12】
さらに、第２制御部を備え、
前記第２制御部は、前記１次巻線の励磁電流の還流動作を担っているスイッチ素子である前記メイン整流素子に、前記メインスイッチ素子と短絡防止期間を設けた対になるオン／オフ動作をさせ、前記補助スイッチ素子をオンにした後、前記メイン整流素子の電流が任意の負電流値になったとき、前記メイン整流素子をオフにする、
請求項１１に記載の電力変換装置。
前記第２制御部は、前記１次巻線の励磁電流の還流動作を担っているスイッチ素子である前記メイン整流素子に、前記メインスイッチ素子と短絡防止期間を設けた対になるオン／オフ動作をさせ、前記補助スイッチ素子をオンにした後、前記メイン整流素子の電流が任意の負電流値になったとき、前記メイン整流素子をオフにする、
請求項１１に記載の電力変換装置。
【請求項13】
メインスイッチ素子とメイン整流素子と出力コンデンサとカップルドインダクタの１次巻線とを含むコンバータと、
前記カップルドインダクタの２次巻線と第１整流素子と補助スイッチ素子との直列回路を含む閉ループ回路による共振アシスト回路と、
を備え、
前記コンバータは、昇降圧コンバータ、フライバックコンバータ、または、降圧型コンバータのうちのいずれかであり、
前記２次巻線の電圧から整流ダイオードを介して定電圧源を得る、
電力変換装置。
前記カップルドインダクタの２次巻線と第１整流素子と補助スイッチ素子との直列回路を含む閉ループ回路による共振アシスト回路と、
を備え、
前記コンバータは、昇降圧コンバータ、フライバックコンバータ、または、降圧型コンバータのうちのいずれかであり、
前記２次巻線の電圧から整流ダイオードを介して定電圧源を得る、
電力変換装置。
【請求項14】
メインスイッチ素子とメイン整流素子と出力コンデンサとカップルドインダクタの１次巻線とを含み、前記１次巻線の電流極性が正負に切り替わるコンバータと、
前記カップルドインダクタの正側２次巻線と、第１整流素子と、前記１次巻線の電流極性が正であるときに駆動される第１補助スイッチとを含む第１閉ループ回路、および、前記カップルドインダクタの負側２次巻線と、第２整流素子と、前記１次巻線の電流極性が負であるときに駆動される第２補助スイッチとを含む第２閉ループ回路による共振アシスト回路と、
前記カップルドインダクタの補助巻線の電圧を用いて、前記メインスイッチ素子のオンタイミングを決定する制御部と、
を備える電力変換装置。
前記カップルドインダクタの正側２次巻線と、第１整流素子と、前記１次巻線の電流極性が正であるときに駆動される第１補助スイッチとを含む第１閉ループ回路、および、前記カップルドインダクタの負側２次巻線と、第２整流素子と、前記１次巻線の電流極性が負であるときに駆動される第２補助スイッチとを含む第２閉ループ回路による共振アシスト回路と、
前記カップルドインダクタの補助巻線の電圧を用いて、前記メインスイッチ素子のオンタイミングを決定する制御部と、
を備える電力変換装置。
【請求項15】
メインスイッチ素子とメイン整流素子と出力コンデンサとカップルドインダクタの１次巻線とを含み、前記１次巻線の電流極性が正負に切り替わるコンバータと、
前記カップルドインダクタの２次巻線と、前記１次巻線の電流極性が正であるときに駆動される第１補助スイッチに並列接続された第１整流素子と、前記１次巻線の電流極性が負であるときに駆動される第２補助スイッチに並列接続された第２整流素子とを含む閉ループ回路による共振アシスト回路と、
前記カップルドインダクタの補助巻線の電圧を用いて、前記メインスイッチ素子のオンタイミングを決定する制御部と、
を備える、
電力変換装置。
前記カップルドインダクタの２次巻線と、前記１次巻線の電流極性が正であるときに駆動される第１補助スイッチに並列接続された第１整流素子と、前記１次巻線の電流極性が負であるときに駆動される第２補助スイッチに並列接続された第２整流素子とを含む閉ループ回路による共振アシスト回路と、
前記カップルドインダクタの補助巻線の電圧を用いて、前記メインスイッチ素子のオンタイミングを決定する制御部と、
を備える、
電力変換装置。
【請求項16】
前記制御部は、前記１次巻線の励磁電流の還流動作を担っているスイッチ素子であるメイン整流素子に、前記メインスイッチ素子と短絡防止期間を設けた対になるオン／オフ動作をさせ、前記第１補助スイッチまたは前記第２補助スイッチのいずれか一方をオンにした後、前記メイン整流素子の電流が任意の負電流値になったとき、前記メイン整流素子をオフにする、
請求項１５に記載の電力変換装置。
請求項１５に記載の電力変換装置。
【請求項17】
メインスイッチ素子とメイン整流素子と出力コンデンサとカップルドインダクタの１次巻線とを含み、前記１次巻線の電流極性が正負に切り替わるコンバータと、
前記カップルドインダクタの２次巻線と、第１整流素子と、前記１次巻線の電流極性が正であるときに駆動される第１補助スイッチとを含む第１閉ループ回路、および、前記カップルドインダクタの２次巻線と、第２整流素子と、前記１次巻線の電流極性が負であるときに駆動される第２補助スイッチとを含む第２閉ループ回路による共振アシスト回路と、
を備える電力変換装置。
前記カップルドインダクタの２次巻線と、第１整流素子と、前記１次巻線の電流極性が正であるときに駆動される第１補助スイッチとを含む第１閉ループ回路、および、前記カップルドインダクタの２次巻線と、第２整流素子と、前記１次巻線の電流極性が負であるときに駆動される第２補助スイッチとを含む第２閉ループ回路による共振アシスト回路と、
を備える電力変換装置。
【請求項18】
トーテムポールＰＦＣに適用され、
前記２次巻線と前記第１整流素子と前記第１補助スイッチによる直列回路の間に前記トーテムポールＰＦＣの正側のＡＣダイオードが接続され、
前記２次巻線と前記第２整流素子と前記第２補助スイッチによる直列回路の間に前記トーテムポールＰＦＣの負側のＡＣダイオードが接続される、
請求項１７に記載の電力変換装置。
前記２次巻線と前記第１整流素子と前記第１補助スイッチによる直列回路の間に前記トーテムポールＰＦＣの正側のＡＣダイオードが接続され、
前記２次巻線と前記第２整流素子と前記第２補助スイッチによる直列回路の間に前記トーテムポールＰＦＣの負側のＡＣダイオードが接続される、
請求項１７に記載の電力変換装置。
【請求項19】
単相交流入力に接続されたデュアル・ブーストＰＦＣに適用され、
前記メインスイッチ素子と前記メイン整流素子とを含む二つの昇圧回路を有しており、
前記共振アシスト回路は、前記二つの昇圧回路に対応しており、
前記共振アシスト回路では、前記補助スイッチ素子が、共用されている、
請求項１に記載の電力変換装置。
前記メインスイッチ素子と前記メイン整流素子とを含む二つの昇圧回路を有しており、
前記共振アシスト回路は、前記二つの昇圧回路に対応しており、
前記共振アシスト回路では、前記補助スイッチ素子が、共用されている、
請求項１に記載の電力変換装置。
【請求項20】
メインスイッチ素子とメイン整流素子と出力コンデンサとカップルドインダクタの１次巻線とを含むコンバータと、前記カップルドインダクタの２次巻線と第１整流素子と補助スイッチ素子との直列回路を含む閉ループ回路による共振アシスト回路と、を備える電力変換装置であって、
単相交流入力に接続されたデュアル・ブーストＰＦＣに適用される前記メインスイッチ素子と前記メイン整流素子とを含む二つの昇圧回路を有しており、
前記共振アシスト回路は、前記二つの昇圧回路に対応しており、
前記共振アシスト回路では、前記補助スイッチ素子が、共用されている、
電力変換装置。
単相交流入力に接続されたデュアル・ブーストＰＦＣに適用される前記メインスイッチ素子と前記メイン整流素子とを含む二つの昇圧回路を有しており、
前記共振アシスト回路は、前記二つの昇圧回路に対応しており、
前記共振アシスト回路では、前記補助スイッチ素子が、共用されている、
電力変換装置。
【請求項21】
前記カップルドインダクタの補助巻線の電圧を用いて、前記メインスイッチ素子のオンタイミングを決定する制御部を備える、
請求項２０に記載の電力変換装置。
請求項２０に記載の電力変換装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、電力変換装置に関する。
【背景技術】
【0002】
ＺＶＳ（Ｚｅｒｏ Ｖｏｌｔａｇｅ Ｓｗｉｔｃｈｉｎｇ）回路が知られている。
ＺＶＳ回路は、ソフトスイッチング方式により、スイッチ素子の印加電圧が０Ｖになった状態でスイッチ素子のオン／オフを切り替える。
ＺＶＳ回路は、ソフトスイッチング方式により、スイッチ素子の印加電圧が０Ｖになった状態でスイッチ素子のオン／オフを切り替える。
【0003】
特許文献１には、ＺＶＳアシスト回路を備えた昇圧コンバータおよび降圧コンバータが記載されている（特許文献１参照。）。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開平１１－１２７５７５号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかしながら、特許文献に記載されたＺＶＳアシスト回路では、共振電流のリセット期間が長いため、メインスイッチ（例えば、特許文献１に記載されたスイッチ１０１、１０２）のターンオフ損失が増加する場合があった。
【0006】
本開示は、このような事情を考慮してなされたもので、ＺＶＳアシスト回路のデバイス選定の自由度を高め、ＺＶＳアシスト回路における共振電流のリセット期間を短くしてメインスイッチのターンオフ損失を低減することができる電力変換装置を提供することを課題とする。
また、本開示は、このような事情を考慮してなされたもので、準ＺＶＳアシスト回路のデバイス選定の自由度を高め、準ＺＶＳアシスト回路における共振電流のリセット期間を短くしてメインスイッチのターンオフ損失を低減することができる電力変換装置を提供することを課題とする。
また、本開示は、このような事情を考慮してなされたもので、準ＺＶＳアシスト回路のデバイス選定の自由度を高め、準ＺＶＳアシスト回路における共振電流のリセット期間を短くしてメインスイッチのターンオフ損失を低減することができる電力変換装置を提供することを課題とする。
【0007】
さらに、本開示は、このような事情を考慮してなされたもので、ＺＶＳアシスト回路を備える電力変換装置であって、有効な制御回路を備える電力変換装置を提供することを目的とする。
さらに、本開示は、このような事情を考慮してなされたもので、準ＺＶＳアシスト回路を備える電力変換装置であって、有効な制御回路を備える電力変換装置を提供することを目的とする。
さらに、本開示は、このような事情を考慮してなされたもので、準ＺＶＳアシスト回路を備える電力変換装置であって、有効な制御回路を備える電力変換装置を提供することを目的とする。
【課題を解決するための手段】
【0008】
本開示の一態様は、メインスイッチ素子とメイン整流素子と出力コンデンサとカップルドインダクタの１次巻線とを含むコンバータと、前記カップルドインダクタの２次巻線と第１整流素子と補助スイッチ素子との第１直列回路と、前記カップルドインダクタの３次巻線と第２整流素子との第２直列回路と、前記第１直列回路と前記第２直列回路とが接続された補助コンデンサとを含む閉ループ回路による共振アシスト回路と、を備え、前記２次巻線と前記３次巻線とは別体であり、前記第１直列回路と前記第２直列回路とが前記補助コンデンサに並列に接続された構成、または、前記３次巻線が前記２次巻線と統合されている構成である、電力変換装置である。
【0009】
本開示の一態様は、メインスイッチ素子とメイン整流素子と出力コンデンサとカップルドインダクタの１次巻線とを含むコンバータと、第１整流素子と第１補助コンデンサとの第１直列回路と、第２補助コンデンサと第２整流素子との第２直列回路と、前記カップルドインダクタの２次巻線と補助スイッチ素子とを含み前記第１直列回路と前記第２直列回路が並列に接続される第３直列回路と、前記第１整流素子のアノードと前記第２整流素子のカソードとの間に配置される第３整流素子と、を含む閉ループ回路による共振アシスト回路と、を備える電力変換装置である。
【0010】
本開示の一態様は、メインスイッチ素子とメイン整流素子と出力コンデンサとカップルドインダクタの１次巻線とを含むコンバータと、第１整流素子と第１補助コンデンサとの第１直列回路と、第２補助コンデンサと第２整流素子との第２直列回路と、第３整流素子と第３補助コンデンサと第４整流素子との第３直列回路と、前記カップルドインダクタの２次巻線と補助スイッチ素子とを含み前記第１直列回路と前記第２直列回路と前記第３直列回路が並列に接続される第４直列回路と、前記第１整流素子のアノードと前記第４整流素子のカソードとの間に配置される第５整流素子と、前記第２整流素子のカソードと前記第３整流素子のアノードとの間に配置される第６整流素子と、を含む閉ループ回路による共振アシスト回路と、を備える電力変換装置である。
【0011】
本開示の一態様は、メインスイッチ素子とメイン整流素子と出力コンデンサとカップルドインダクタの１次巻線とを含み、前記１次巻線の電流極性が正負に切り替わるコンバータと、閉ループ回路による共振アシスト回路と、を備え、前記閉ループ回路は、前記カップルドインダクタの２次巻線と、第１整流素子と、前記１次巻線の電流極性が正であるときに駆動される第１補助スイッチとの第１直列回路と、前記カップルドインダクタの３次巻線と第２整流素子との第２直列回路と、前記第１直列回路と前記第２直列回路とが接続された第１補助コンデンサと、を含み、前記２次巻線と前記３次巻線とは別体であり、前記第１直列回路と前記第２直列回路とが前記第１補助コンデンサに並列に接続された構成、または、前記３次巻線が前記２次巻線と統合されている構成であり、さらに、前記閉ループ回路は、第３整流素子と、前記１次巻線の電流極性が負であるときに駆動される第２補助スイッチと、前記２次巻線との第３直列回路と、前記３次巻線と第４整流素子との第４直列回路と、前記第３直列回路と前記第４直列回路とが接続され、且つ、前記第１補助コンデンサと接続された第２補助コンデンサと、を含み、前記２次巻線と前記３次巻線とは別体であり、前記第３直列回路と前記第４直列回路とが前記第２補助コンデンサに並列に接続された構成、または、前記３次巻線が前記２次巻線と統合されている構成である、電力変換装置である。
【0012】
本開示の一態様は、メインスイッチ素子とメイン整流素子と出力コンデンサとカップルドインダクタの１次巻線とを含むコンバータと、前記カップルドインダクタの２次巻線と第１整流素子と補助スイッチ素子との直列回路を含む閉ループ回路による共振アシスト回路と、補助巻線の電圧を用いて、前記メインスイッチ素子のオンタイミングを決定する制御部と、を備える電力変換装置である。
【0013】
本開示の一態様は、メインスイッチ素子とメイン整流素子と出力コンデンサとカップルドインダクタの１次巻線とを含むコンバータと、前記カップルドインダクタの２次巻線と第１整流素子と補助スイッチ素子との直列回路を含む閉ループ回路による共振アシスト回路と、を備え、前記コンバータは、昇降圧コンバータ、フライバックコンバータ、または、降圧型コンバータのうちのいずれかであり、前記２次巻線の電圧から整流ダイオードを介して定電圧源を得る、電力変換装置である。
【0014】
本開示の一態様は、メインスイッチ素子とメイン整流素子と出力コンデンサとカップルドインダクタの１次巻線とを含み、前記１次巻線の電流極性が正負に切り替わるコンバータと、前記カップルドインダクタの正側２次巻線と、第１整流素子と、前記１次巻線の電流極性が正であるときに駆動される第１補助スイッチとを含む第１閉ループ回路、および、前記カップルドインダクタの負側２次巻線と、第２整流素子と、前記１次巻線の電流極性が負であるときに駆動される第２補助スイッチとを含む第２閉ループ回路による共振アシスト回路と、補助巻線の電圧を用いて、前記メインスイッチ素子のオンタイミングを決定する制御部と、を備える電力変換装置である。
【0015】
本開示の一態様は、メインスイッチ素子とメイン整流素子と出力コンデンサとカップルドインダクタの１次巻線とを含み、前記１次巻線の電流極性が正負に切り替わるコンバータと、前記カップルドインダクタの２次巻線と、前記１次巻線の電流極性が正であるときに駆動される第１補助スイッチに並列接続された第１整流素子と、前記１次巻線の電流極性が負であるときに駆動される第２補助スイッチに並列接続された第２整流素子とを含む閉ループ回路による共振アシスト回路と、補助巻線の電圧を用いて、前記メインスイッチ素子のオンタイミングを決定する制御部と、を備える、電力変換装置である。
【0016】
本開示の一態様は、メインスイッチ素子とメイン整流素子と出力コンデンサとカップルドインダクタの１次巻線とを含み、前記１次巻線の電流極性が正負に切り替わるコンバータと、前記カップルドインダクタの２次巻線と、第１整流素子と、前記１次巻線の電流極性が正であるときに駆動される第１補助スイッチとを含む第１閉ループ回路、および、前記カップルドインダクタの２次巻線と、第２整流素子と、前記１次巻線の電流極性が負であるときに駆動される第２補助スイッチとを含む第２閉ループ回路による共振アシスト回路と、を備える電力変換装置である。
【0017】
本開示の一態様は、メインスイッチ素子とメイン整流素子と出力コンデンサとカップルドインダクタの１次巻線とを含むコンバータと、前記カップルドインダクタの２次巻線と第１整流素子と補助スイッチ素子との直列回路を含む閉ループ回路による共振アシスト回路と、を備える電力変換装置であって、単相交流入力に接続されたデュアル・ブーストＰＦＣに適用される前記メインスイッチ素子と前記メイン整流素子とを含む二つの昇圧回路を有しており、前記共振アシスト回路は、前記二つの昇圧回路に対応しており、前記共振アシスト回路では、前記補助スイッチ素子が、共用されている、電力変換装置である。
【発明の効果】
【0018】
本開示に係る電力変換装置によれば、ＺＶＳアシスト回路のデバイス選定の自由度を高め、ＺＶＳアシスト回路における共振電流のリセット期間を短くしてメインスイッチのターンオフ損失を低減することができる。
また、本開示に係る電力変換装置によれば、準ＺＶＳアシスト回路のデバイス選定の自由度を高め、準ＺＶＳアシスト回路における共振電流のリセット期間を短くしてメインスイッチのターンオフ損失を低減することができる。
また、本開示に係る電力変換装置によれば、準ＺＶＳアシスト回路のデバイス選定の自由度を高め、準ＺＶＳアシスト回路における共振電流のリセット期間を短くしてメインスイッチのターンオフ損失を低減することができる。
【0019】
さらに、本開示に係る電力変換装置によれば、ＺＶＳアシスト回路を備える電力変換装置であって、有効な制御回路を備える電力変換装置を提供することが可能である。
さらに、本開示に係る電力変換装置によれば、準ＺＶＳアシスト回路を備える電力変換装置であって、有効な制御回路を備える電力変換装置を提供することが可能である。
さらに、本開示に係る電力変換装置によれば、準ＺＶＳアシスト回路を備える電力変換装置であって、有効な制御回路を備える電力変換装置を提供することが可能である。
【図面の簡単な説明】
【0020】
【図1】実施形態に係るＺＶＳアシスト回路を備えた電力変換装置の回路構成の一例を示す図である。
【図2】実施形態に係るＺＶＳアシスト回路を備えた電力変換装置の回路構成の一例を示す図である。
【図3】実施形態に係るＺＶＳアシスト回路を備えた電力変換装置の回路構成の一例を示す図である。
【図4】実施形態に係るＺＶＳアシスト回路を備えた電力変換装置の回路構成の一例を示す図である。
【図5】実施形態に係るリーケージインダクタまたは追加インダクタを示す図である。
【図6】実施形態に係るＺＶＳアシスト回路を備えた電力変換装置における波形の例を示す図である。
【図7】実施形態に係るＺＶＳアシスト回路の適用例に係る電力変換装置の回路構成の一例を示す図である。
【図8】実施形態に係るＺＶＳアシスト回路の適用例に係る電力変換装置の回路構成の一例を示す図である。
【図9】実施形態に係るＺＶＳアシスト回路の適用例に係る電力変換装置の回路構成の一例を示す図である。
【図10】実施形態に係るＺＶＳアシスト回路の適用例に係る電力変換装置の回路構成の一例を示す図である。
【図11】実施形態に係るＺＶＳアシスト回路の変形例に係る回路構成の一例を示す図である。
【図12】実施形態に係るＺＶＳアシスト回路の変形例に係る回路構成の一例を示す図である。
【図13】実施形態に係るＺＶＳアシスト回路を備えた多相の電力変換装置の回路構成の一例を示す図である。
【図14】実施形態に係るＺＶＳアシスト回路を備えた交流コンバータからなる電力変換装置の回路構成の一例を示す図である。
【図15】実施形態に係るＺＶＳアシスト回路を備えた交流コンバータからなる電力変換装置の回路構成の一例を示す図である。
【図16】実施形態に係るＺＶＳアシスト回路を備えた交流コンバータからなる電力変換装置の回路構成の一例を示す図である。
【図17】実施形態に係るＺＶＳアシスト回路を備えた交流コンバータからなる電力変換装置における波形の例を示す図である。
【図18】実施形態に係るＺＶＳアシスト回路の制御部（駆動回路）の構成例を示す図である。
【図19】実施形態に係るＺＶＳアシスト回路の制御部（駆動回路）の構成例を示す図である。
【図20】実施形態に係るＺＶＳアシスト回路の制御部（駆動回路）の構成例を示す図である。
【図21】（Ａ）、（Ｂ）、（Ｃ）は実施形態に係る準ＺＶＳアシスト回路を備えた電力変換装置の回路構成の一例を示す図である。
【図22】実施形態に係る準ＺＶＳアシスト回路を備えた電力変換装置の回路構成の一例を示す図である。
【図23】実施形態に係る準ＺＶＳアシスト回路を備えた電力変換装置の回路構成の一例を示す図である。
【図24】実施形態に係る準ＺＶＳアシスト回路を備えた電力変換装置の回路構成の一例を示す図である。
【図25】実施形態に係る準ＺＶＳアシスト回路を備えた電力変換装置における波形の例を示す図である。
【図26】実施形態に係る準ＺＶＳアシスト回路を備えた交流コンバータからなる電力変換装置の回路構成の一例を示す図である。
【図27】実施形態に係る準ＺＶＳアシスト回路を備えた交流コンバータからなる電力変換装置の回路構成の一例を示す図である。
【図28】実施形態に係る準ＺＶＳアシスト回路を備えた交流コンバータからなる電力変換装置の回路構成の等価回路の一例を示す図である。
【図29】実施形態に係る準ＺＶＳアシスト回路を備えた交流コンバータからなる電力変換装置における波形の例を示す図である。
【図30】実施形態に係る準ＺＶＳアシスト回路を備えた交流コンバータからなる電力変換装置の回路構成の一例を示す図である。
【図31】（Ａ）、（Ｂ）は実施形態に係る準ＺＶＳアシスト回路を備えた電力変換装置の回路構成の一例を示す図である。
【図32】実施形態に係る準ＺＶＳアシスト回路を備えた電力変換装置の回路構成の一例を示す図である。
【図33】実施形態に係るＺＶＳアシスト回路の制御部（駆動回路）の構成例を示す図である。
【図34】実施形態に係る準ＺＶＳアシスト回路の制御部（駆動回路）の構成例を示す図である。
【図35】実施形態に係る準ＺＶＳアシスト回路の制御部（駆動回路）の構成例を示す図である。
【図36】実施形態に係る準ＺＶＳアシスト回路の制御部（駆動回路）の構成例を示す図である。
【図37】実施形態に係る準ＺＶＳアシスト回路を含む電力変換装置の構成例を示す図である。
【図38】実施形態に係る準ＺＶＳアシスト回路を含む電力変換装置の構成例を示す図である。
【図39】実施形態に係る準ＺＶＳアシスト回路の制御部（駆動回路）の構成例を示す図である。
【図40】実施形態に係る準ＺＶＳアシスト回路を備えた交流コンバータからなる電力変換装置の回路構成の一例を示す図である。
【図41】実施形態に係る準ＺＶＳアシスト回路を備えた交流コンバータからなる電力変換装置の回路構成の一例を示す図である。
【図42】実施形態に係るＺＶＳアシスト回路を備えた多相の電力変換装置の回路構成の一例を示す図である。
【図43】実施形態に係る準ＺＶＳアシスト回路を備えた多相の電力変換装置の回路構成の一例を示す図である。
【図44】実施形態に係るＺＶＳアシスト回路を備えた電力変換装置の回路構成の一例を示す図である。
【図45】実施形態に係る準ＺＶＳアシスト回路を備えた電力変換装置の回路構成の一例を示す図である。
【発明を実施するための形態】
【0021】
以下、図面を参照し、本開示の実施形態について説明する。
以下の実施形態では、スイッチ素子がオンの状態であるときには導通している状態であるとし、スイッチ素子がオフの状態であるときには開放している状態であるとする。
以下の実施形態では、スイッチ素子がオンの状態であるときには導通している状態であるとし、スイッチ素子がオフの状態であるときには開放している状態であるとする。
【0022】
（ＺＶＳアシスト回路を備えた電力変換装置の基本構成例）
図１～図５を参照して、ＺＶＳアシスト回路（ＺＶＳ共振アシスト回路）を備えた電力変換装置の基本構成例を説明する。
図１～図５では、電力変換装置がブースト（昇圧型）コンバータから構成される場合を示す。
図１～図５を参照して、ＺＶＳアシスト回路（ＺＶＳ共振アシスト回路）を備えた電力変換装置の基本構成例を説明する。
図１～図５では、電力変換装置がブースト（昇圧型）コンバータから構成される場合を示す。
【0023】
【0024】
電力変換装置１は、メイン回路と、ＺＶＳアシスト回路Ａ１と、を備える。
メイン回路は、ＭＯＳ型ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）からなるメインのスイッチ素子１１（Ｑｍａｉｎ）と、メインのダイオード１２（Ｄｍ）と、出力コンデンサであるコンデンサ１３（Ｃｏ）と、カップルドインダクタの１次巻線３１（Ｎｐ）と、を備える。
また、図１には、直流の電源２１（Ｖｉ）を示してある。ここで、電源２１は、例えば、商用の交流電源が整流回路（例えば、ダイオードブリッジなど）によって直流に変換された電源であってもよい。
なお、一般に、カップルドインダクタでは、構成要素となる２個以上の巻線が相互に磁気結合する。当該巻線としては、例えば、１次巻線および２次巻線があり、さらに、３次巻線、補助巻線などがある場合もある。
メイン回路は、ＭＯＳ型ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）からなるメインのスイッチ素子１１（Ｑｍａｉｎ）と、メインのダイオード１２（Ｄｍ）と、出力コンデンサであるコンデンサ１３（Ｃｏ）と、カップルドインダクタの１次巻線３１（Ｎｐ）と、を備える。
また、図１には、直流の電源２１（Ｖｉ）を示してある。ここで、電源２１は、例えば、商用の交流電源が整流回路（例えば、ダイオードブリッジなど）によって直流に変換された電源であってもよい。
なお、一般に、カップルドインダクタでは、構成要素となる２個以上の巻線が相互に磁気結合する。当該巻線としては、例えば、１次巻線および２次巻線があり、さらに、３次巻線、補助巻線などがある場合もある。
【0025】
説明の便宜上、電力変換装置１において、負荷（図示を省略）が接続される側の２個の出力端子を第１出力端子Ｔ１、第２出力端子Ｔ２と呼んで説明する。図１の例では、第１出力端子Ｔ１がグラウンド（ＧＮＤ）側であり、第２出力端子Ｔ２がプラス（＋）側である。
【0026】
ここで、メイン回路では、カップルドインダクタの１次巻線３１の両端のそれぞれに、電源２１およびスイッチ素子１１のそれぞれが接続されている。スイッチ素子１１とダイオード１２とが直列に接続されている。スイッチ素子１１とダイオード１２との直列回路と、コンデンサ１３とが並列になっている。
【0027】
ＺＶＳアシスト回路Ａ１は、カップルドインダクタの１次巻線３１（Ｎｐ）と２次巻線３２（Ｎｓ）と３次巻線３３（Ｎｔ）と、ダイオード３４（Ｄｓ１）と、ＭＯＳ型ＦＥＴからなるスイッチ素子３５（Ｑｓｕｂ）と、ダイオード３６（Ｄｓ２）と、補助コンデンサであるコンデンサ３７（Ｃｓ）と、を備える。
ここで、カップルドインダクタの１次巻線３１（Ｎｐ）は、ＺＶＳアシスト回路Ａ１には含まれないと捉えられてもよい。
ここで、カップルドインダクタの１次巻線３１（Ｎｐ）は、ＺＶＳアシスト回路Ａ１には含まれないと捉えられてもよい。
【0028】
第１出力端子Ｔ１と、コンデンサ１３の一端と、スイッチ素子１１のソースと、電源２１の一端（図１の例では、－端子）とが接続されている。
第２出力端子Ｔ２と、コンデンサ１３の他端と、ダイオード１２のカソードとが接続されている。
電源２１の他端（図１の例では、＋端子）と、ＺＶＳアシスト回路Ａ１の１次巻線３１の一端とが接続されている。
１次巻線３１の他端と、スイッチ素子１１のドレインと、ダイオード１２のアノードとが接続されている。
第２出力端子Ｔ２と、コンデンサ１３の他端と、ダイオード１２のカソードとが接続されている。
電源２１の他端（図１の例では、＋端子）と、ＺＶＳアシスト回路Ａ１の１次巻線３１の一端とが接続されている。
１次巻線３１の他端と、スイッチ素子１１のドレインと、ダイオード１２のアノードとが接続されている。
【0029】
第１出力端子Ｔ１と、コンデンサ３７の一端と、３次巻線３３の一端と、スイッチ素子３５のソースとが接続されている。
スイッチ素子３５のドレインと、ダイオード３４のカソードとが接続されている。
ダイオード３４のアノードと、２次巻線３２の一端とが接続されている。
２次巻線３２の他端とコンデンサ３７の他端と、ダイオード３６のカソードとが接続されている。
３次巻線３３の他端と、ダイオード３６のアノードとが接続されている。
スイッチ素子３５のドレインと、ダイオード３４のカソードとが接続されている。
ダイオード３４のアノードと、２次巻線３２の一端とが接続されている。
２次巻線３２の他端とコンデンサ３７の他端と、ダイオード３６のカソードとが接続されている。
３次巻線３３の他端と、ダイオード３６のアノードとが接続されている。
【0030】
【0031】
電力変換装置２は、メイン回路と、ＺＶＳアシスト回路Ａ２と、を備える。
メイン回路は、図１の例に係るメイン回路と同様であり、メイン回路の回路素子を同じ符号を用いて図示してある。
また、図２には、図１に示されるのと同様な電源２１（Ｖｉ）を示してある。
メイン回路は、図１の例に係るメイン回路と同様であり、メイン回路の回路素子を同じ符号を用いて図示してある。
また、図２には、図１に示されるのと同様な電源２１（Ｖｉ）を示してある。
【0032】
ＺＶＳアシスト回路Ａ２は、図１の例に係るＺＶＳアシスト回路Ａ１と同様な回路素子を備えており、当該回路素子を同じ符号を用いて図示してある。
ＺＶＳアシスト回路Ａ２は、図１の例に係るＺＶＳアシスト回路Ａ１と比べて、コンデンサ３７の一端、３次巻線３３の一端、および、スイッチ素子３５のソースが、第１出力端子Ｔ１と接続されていない点で相違している。
ＺＶＳアシスト回路Ａ２は、図１の例に係るＺＶＳアシスト回路Ａ１と比べて、コンデンサ３７の一端、３次巻線３３の一端、および、スイッチ素子３５のソースが、第１出力端子Ｔ１と接続されていない点で相違している。
【0033】
ここで、ＺＶＳアシスト回路Ａ２のマイナス（－）電位は、一般的にはメインのスイッチ素子１１と同じグラウンド電位とされるが、任意の電位とされてもよい。
図２の例では、コンデンサ３７の一端、３次巻線３３の一端、および、スイッチ素子３５のソースは、任意の電位の端子と接続されてもよい。
図２の例では、コンデンサ３７の一端、３次巻線３３の一端、および、スイッチ素子３５のソースは、任意の電位の端子と接続されてもよい。
【0034】
【0035】
電力変換装置３は、メイン回路と、ＺＶＳアシスト回路Ａ３と、を備える。
メイン回路は、図１の例に係るメイン回路と同様であり、メイン回路の回路素子を同じ符号を用いて図示してある。
また、図３には、図１に示されるのと同様な電源２１（Ｖｉ）を示してある。
メイン回路は、図１の例に係るメイン回路と同様であり、メイン回路の回路素子を同じ符号を用いて図示してある。
また、図３には、図１に示されるのと同様な電源２１（Ｖｉ）を示してある。
【0036】
ＺＶＳアシスト回路Ａ３では、図１の例に係るＺＶＳアシスト回路Ａ１と同様な回路素子については、同じ符号を用いて図示してある。
ＺＶＳアシスト回路Ａ３は、図１の例に係るＺＶＳアシスト回路Ａ１と比べて、図１に示される３次巻線３３とダイオード３６の代わりに、これらの接続順を逆にした３次巻線４１（Ｎｔ）と、ダイオード４２（Ｄｓ２）と、を備える。
ダイオード４２のアノードは、第１出力端子Ｔ１と接続されている。
ダイオード４２のカソードと、３次巻線４１の一端とが接続されている。
３次巻線４１の他端は、２次巻線３２の他端およびコンデンサ３７の他端と接続されている。
ＺＶＳアシスト回路Ａ３は、図１の例に係るＺＶＳアシスト回路Ａ１と比べて、図１に示される３次巻線３３とダイオード３６の代わりに、これらの接続順を逆にした３次巻線４１（Ｎｔ）と、ダイオード４２（Ｄｓ２）と、を備える。
ダイオード４２のアノードは、第１出力端子Ｔ１と接続されている。
ダイオード４２のカソードと、３次巻線４１の一端とが接続されている。
３次巻線４１の他端は、２次巻線３２の他端およびコンデンサ３７の他端と接続されている。
【0037】
【0038】
電力変換装置４は、メイン回路と、ＺＶＳアシスト回路Ａ４と、を備える。
メイン回路は、図１の例に係るメイン回路と同様であり、メイン回路の回路素子を同じ符号を用いて図示してある。
また、図４には、図１に示されるのと同様な電源２１（Ｖｉ）を示してある。
メイン回路は、図１の例に係るメイン回路と同様であり、メイン回路の回路素子を同じ符号を用いて図示してある。
また、図４には、図１に示されるのと同様な電源２１（Ｖｉ）を示してある。
【0039】
ＺＶＳアシスト回路Ａ４では、図１の例に係るＺＶＳアシスト回路Ａ１と同様な回路素子については、同じ符号を用いて図示してある。
ＺＶＳアシスト回路Ａ４は、図１の例に係るＺＶＳアシスト回路Ａ１と比べて、図１に示される２次巻線３２、３次巻線３３、ダイオード３６の代わりに、巻線５１（Ｎｃ＝Ｎｓ－Ｎｔ）と、３次巻線５２（Ｎｔ）と、ダイオード５３（Ｄｓ２）と、を備える。
巻線５１の一端は、ダイオード３４のアノードと接続されている。
巻線５１の他端と、３次巻線５２の一端とが接続されている。
３次巻線５２の他端は、コンデンサ３７の他端と接続されている。
ダイオード５３のカソードは、第１出力端子Ｔ１と接続されている。
ダイオード５３の他端と、巻線５１の他端と、３次巻線５２の一端とが接続されている。
ＺＶＳアシスト回路Ａ４は、図１の例に係るＺＶＳアシスト回路Ａ１と比べて、図１に示される２次巻線３２、３次巻線３３、ダイオード３６の代わりに、巻線５１（Ｎｃ＝Ｎｓ－Ｎｔ）と、３次巻線５２（Ｎｔ）と、ダイオード５３（Ｄｓ２）と、を備える。
巻線５１の一端は、ダイオード３４のアノードと接続されている。
巻線５１の他端と、３次巻線５２の一端とが接続されている。
３次巻線５２の他端は、コンデンサ３７の他端と接続されている。
ダイオード５３のカソードは、第１出力端子Ｔ１と接続されている。
ダイオード５３の他端と、巻線５１の他端と、３次巻線５２の一端とが接続されている。
【0040】
巻線５１と３次巻線５２とで２次巻線（Ｎｓ）が構成されている。
ここで、本実施形態では、説明の便宜上、タップ付きの巻線が２つの巻線（図４の例では、巻線５１と３次巻線５２）から構成されるとして説明するが、これら２つの巻線はタップ付きの１つの巻線として説明されてもよい。
ここで、本実施形態では、説明の便宜上、タップ付きの巻線が２つの巻線（図４の例では、巻線５１と３次巻線５２）から構成されるとして説明するが、これら２つの巻線はタップ付きの１つの巻線として説明されてもよい。
【0041】
図５は、実施形態に係るリーケージインダクタまたは追加インダクタを示す図である。
追加インダクタは、例えば、調整が必要な場合に用いられる。
図５には、図１に示されるＺＶＳアシスト回路Ａ１における一部の回路（２次巻線３２および３次巻線３３に関する回路）を示してある。
追加インダクタは、例えば、調整が必要な場合に用いられる。
図５には、図１に示されるＺＶＳアシスト回路Ａ１における一部の回路（２次巻線３２および３次巻線３３に関する回路）を示してある。
【0042】
例えば、２次巻線３２とダイオード３４との間に存在するインダクタ７１が、２次巻線３２のリーケージインダクタ（Ｌｋｓ）に相当する。または、追加インダクタ（Ｌａｄｄ）であるインダクタ７１が、２次巻線３２とダイオード３４との間（挿入箇所）に設けられてもよい。
例えば、３次巻線３３とダイオード３６との間に存在するインダクタ７２が、３次巻線３３のリーケージインダクタ（Ｌｋｔ）に相当する。または、追加インダクタ（Ｌａｄｄ）であるインダクタ７２が、３次巻線３３とダイオード３６との間（挿入箇所）に設けられてもよい。
例えば、３次巻線３３とダイオード３６との間に存在するインダクタ７２が、３次巻線３３のリーケージインダクタ（Ｌｋｔ）に相当する。または、追加インダクタ（Ｌａｄｄ）であるインダクタ７２が、３次巻線３３とダイオード３６との間（挿入箇所）に設けられてもよい。
【0043】
本実施形態では、ＺＶＳアシスト回路Ａ１（ＺＶＳアシスト回路Ａ２～Ａ４も同様）は、タップドインダクタの２次巻線３２と３次巻線３３との一方または両方におけるリーケージインダクタまたはそれに追加したインダクタ（追加インダクタ）と、メインスイッチ（図１～図４の例では、スイッチ素子１１）とメイン整流素子（図１～図４の例では、ダイオード１２）と並列の共振容量成分（Ｃｒ）との共振動作を発生させる。
ここで、スイッチと並列の共振容量成分（Ｃｒ）は、スイッチの寄生容量成分と、スイッチと並列に接続されたコンデンサの容量との合計に相当する。
ここで、スイッチと並列の共振容量成分（Ｃｒ）は、スイッチの寄生容量成分と、スイッチと並列に接続されたコンデンサの容量との合計に相当する。
【0044】
【0045】
図６は、実施形態に係るＺＶＳアシスト回路Ａ１を備えた電力変換装置１における波形の例を示す図である。
本実施形態では、制御部により行われる制御によって、スイッチ素子３５（Ｑｓｕｂ）がオンになった後に、スイッチ素子１１（Ｑｍａｉｎ）がオンになる。また、当該制御によって、スイッチ素子３５（Ｑｓｕｂ）がオフになった後またはそれと同時に、スイッチ素子１１（Ｑｍａｉｎ）がオフになる。
本実施形態では、制御部により行われる制御によって、スイッチ素子３５（Ｑｓｕｂ）がオンになった後に、スイッチ素子１１（Ｑｍａｉｎ）がオンになる。また、当該制御によって、スイッチ素子３５（Ｑｓｕｂ）がオフになった後またはそれと同時に、スイッチ素子１１（Ｑｍａｉｎ）がオフになる。
【0046】
図６に示されるグラフでは、横軸は時間（ｔ）を表しており、縦軸はそれぞれの波形のレベルを表している。
図６（Ａ）には、スイッチ素子３５（Ｑｓｕｂ）のゲートのオン（ＯＮ）とオフ（ＯＦＦ）を表す波形２０１１を示してある。
図６（Ｂ）には、スイッチ素子１１（Ｑｍａｉｎ）のゲートのオン（ＯＮ）とオフ（ＯＦＦ）を表す波形２０１２を示してある。
図６（Ａ）には、スイッチ素子３５（Ｑｓｕｂ）のゲートのオン（ＯＮ）とオフ（ＯＦＦ）を表す波形２０１１を示してある。
図６（Ｂ）には、スイッチ素子１１（Ｑｍａｉｎ）のゲートのオン（ＯＮ）とオフ（ＯＦＦ）を表す波形２０１２を示してある。
【0047】
図６（Ｃ）には、スイッチ素子３５（Ｑｓｕｂ）を流れる電流の波形２０１３を示してある。
また、図６（Ｃ）には、モード５に関して、ダイオード３６に流れる電流（ＩＤｓ２）を示してある。
図６（Ｄ）には、２次巻線３２（Ｎｓ）側を換算した１次巻線３１（Ｎｐ）側の等価回路における励磁インダクタＬｍに流れる電流の波形２０１４を示してある。
また、図６（Ｄ）には、スイッチ素子１１（Ｑｍａｉｎ）を流れる電流の波形２０１５を示してある。
また、図６（Ｄ）には、モード２およびモード３に関して、入力電流Ｉｉｎの波形を示してある。
また、図６（Ｃ）には、モード５に関して、ダイオード３６に流れる電流（ＩＤｓ２）を示してある。
図６（Ｄ）には、２次巻線３２（Ｎｓ）側を換算した１次巻線３１（Ｎｐ）側の等価回路における励磁インダクタＬｍに流れる電流の波形２０１４を示してある。
また、図６（Ｄ）には、スイッチ素子１１（Ｑｍａｉｎ）を流れる電流の波形２０１５を示してある。
また、図６（Ｄ）には、モード２およびモード３に関して、入力電流Ｉｉｎの波形を示してある。
【0048】
図６（Ｅ）には、２次巻線３２（Ｎｓ）側を換算した１次巻線３１（Ｎｐ）側の等価回路における励磁インダクタＬｍにかかる電圧の波形２０１６を示してある。
図６（Ｆ）には、スイッチ素子３５（Ｑｓｕｂ）にかかる電圧の波形２０１７を示してある。
図６（Ｇ）には、スイッチ素子１１（Ｑｍａｉｎ）にかかる電圧の波形２０１８を示してある。
図６（Ｆ）には、スイッチ素子３５（Ｑｓｕｂ）にかかる電圧の波形２０１７を示してある。
図６（Ｇ）には、スイッチ素子１１（Ｑｍａｉｎ）にかかる電圧の波形２０１８を示してある。
【0049】
図６には、動作モードであるモード（Ｍｏｄｅ）の遷移を示してある。
電力変換装置１では、時間の流れにしたがって、モード１の状態からモード７の状態まで順番に遷移し、モード７の状態の後に再びモード１の状態に戻る。
電力変換装置１では、時間の流れにしたがって、モード１の状態からモード７の状態まで順番に遷移し、モード７の状態の後に再びモード１の状態に戻る。
【0050】
ここで、図６に示されるモード１～モード７の概略を示す。
なお、ここでは、理想デバイスを想定し、入力電圧Ｖｉはスイッチング周期Ｔｓｗの間は一定であるとする。
なお、ここでは、理想デバイスを想定し、入力電圧Ｖｉはスイッチング周期Ｔｓｗの間は一定であるとする。
【0051】
（モード１）
モード１の期間は、インダクタ励磁電流ＩＬｍがダイオード１２（Ｄｍ）を導通するコンバータのオフデューティ期間である。
モード１の期間は、インダクタ励磁電流ＩＬｍがダイオード１２（Ｄｍ）を導通するコンバータのオフデューティ期間である。
【0052】
（モード２）
モード２の期間では、スイッチ素子３５（Ｑｓｕｂ）がターンオンする。そして、スイッチ素子３５（Ｑｓｕｂ）を流れる電流が所定の電流傾きで増加し、入力電流Ｉｉｎは減少する。
モード２の期間では、スイッチ素子３５（Ｑｓｕｂ）がターンオンする。そして、スイッチ素子３５（Ｑｓｕｂ）を流れる電流が所定の電流傾きで増加し、入力電流Ｉｉｎは減少する。
【0053】
（モード３）
モード３の期間では、ダイオード１２（Ｄｍ）を流れる電流が０［Ａ］になり、ダイオード１２（Ｄｍ）がオフする。このとき、所定の電流傾きによるソフトリカバリー動作が得られ、ダイオード１２（Ｄｍ）のリカバリー損を低減することができる。
モード３の期間では、ダイオード１２（Ｄｍ）を流れる電流が０［Ａ］になり、ダイオード１２（Ｄｍ）がオフする。このとき、所定の電流傾きによるソフトリカバリー動作が得られ、ダイオード１２（Ｄｍ）のリカバリー損を低減することができる。
【0054】
ここで、ＺＶＳオン条件として、スイッチ素子１１（Ｑｍａｉｎ）にかかる電圧の最小値が０以下である場合を想定すると、（式１）のＺＶＳ条件が得られる。
（式１）では、一般的な昇圧回路の電流臨界モード（ＣＲＭ）のＺＶＳ条件である（Ｖｏ＞Ｖｉ／２）に、調整可能なＮｔ／Ｎｓが追加されている。（式１）を満足するＮｓとＮｔの巻数比を設計することで、全入力電圧の範囲でＺＶＳが可能となる。昇圧比下限のＶｏ＝Ｖｉを想定すると、巻数比の上限であるＮｔ／Ｎｓ≦１／２が求まる。
（式１）では、一般的な昇圧回路の電流臨界モード（ＣＲＭ）のＺＶＳ条件である（Ｖｏ＞Ｖｉ／２）に、調整可能なＮｔ／Ｎｓが追加されている。（式１）を満足するＮｓとＮｔの巻数比を設計することで、全入力電圧の範囲でＺＶＳが可能となる。昇圧比下限のＶｏ＝Ｖｉを想定すると、巻数比の上限であるＮｔ／Ｎｓ≦１／２が求まる。
【0055】
（モード４）
モード４の期間では、共振動作によりスイッチ素子１１（Ｑｍａｉｎ）にかかる電圧が０［Ｖ］になると、スイッチ素子１１（Ｑｍａｉｎ）のボディダイオードが導通する。このダイオード導通期間ｔｍ４＿Ｎｅｇ．の間にスイッチ素子１１（Ｑｍａｉｎ）をターンオンすることでＺＶＳオンとなる。
ここで、リーケージインダクタ（Ｌｋｓ）に所定電圧が印加されて所定の電流傾きでスイッチ素子３５（Ｑｓｕｂ）を流れる電流が減少する。入力電流Ｉｉｎは、所定の電流傾きで励磁電流ＩＬｍまで増加する。
モード４の期間では、共振動作によりスイッチ素子１１（Ｑｍａｉｎ）にかかる電圧が０［Ｖ］になると、スイッチ素子１１（Ｑｍａｉｎ）のボディダイオードが導通する。このダイオード導通期間ｔｍ４＿Ｎｅｇ．の間にスイッチ素子１１（Ｑｍａｉｎ）をターンオンすることでＺＶＳオンとなる。
ここで、リーケージインダクタ（Ｌｋｓ）に所定電圧が印加されて所定の電流傾きでスイッチ素子３５（Ｑｓｕｂ）を流れる電流が減少する。入力電流Ｉｉｎは、所定の電流傾きで励磁電流ＩＬｍまで増加する。
【0056】
（モード５）
モード５の期間では、入力電流Ｉｉｎが励磁電流ＩＬｍに達し、コンバータのオンデューティ期間に移行する。補助ダイオード（Ｄｓ１）を流れる電流が０［Ａ］となり、所定の電流傾きによるソフトリカバリー動作でオフする。
なお、モード２～モード４におけるアシスト電流により補助コンデンサ（Ｃｓ）の電圧が減少しているため、３次巻線からリーケージインダクタ（Ｌｋｔ）とダイオード（Ｄｓ２）を介した充電電流が流れる。この充電電流はトランスを介し、入力電流Ｉｉｎに重畳されてスイッチ素子１１（Ｑｍａｉｎ）を流れる。
モード５の期間では、入力電流Ｉｉｎが励磁電流ＩＬｍに達し、コンバータのオンデューティ期間に移行する。補助ダイオード（Ｄｓ１）を流れる電流が０［Ａ］となり、所定の電流傾きによるソフトリカバリー動作でオフする。
なお、モード２～モード４におけるアシスト電流により補助コンデンサ（Ｃｓ）の電圧が減少しているため、３次巻線からリーケージインダクタ（Ｌｋｔ）とダイオード（Ｄｓ２）を介した充電電流が流れる。この充電電流はトランスを介し、入力電流Ｉｉｎに重畳されてスイッチ素子１１（Ｑｍａｉｎ）を流れる。
【0057】
（モード６）
モード６の期間では、補助コンデンサ（Ｃｓ）の充電が完了すると、励磁電流ＩＬｍのみがスイッチ素子１１（Ｑｍａｉｎ）を導通する。
なお、モード４～モード６の間にスイッチ素子３５（Ｑｓｕｂ）をオフすると、スイッチ素子３５（Ｑｓｕｂ）のターンオフ損は発生しない。
モード６の期間では、補助コンデンサ（Ｃｓ）の充電が完了すると、励磁電流ＩＬｍのみがスイッチ素子１１（Ｑｍａｉｎ）を導通する。
なお、モード４～モード６の間にスイッチ素子３５（Ｑｓｕｂ）をオフすると、スイッチ素子３５（Ｑｓｕｂ）のターンオフ損は発生しない。
【0058】
（モード７）
モード７の期間では、スイッチ素子１１（Ｑｍａｉｎ）をターンオフする。このとき、ダイオード１２とスイッチ素子１１（Ｑｍａｉｎ）のそれぞれの並列コンデンサによりＺＶＳターンオフとなる。
ここで、励磁インダクタ（Ｌｍ）が十分大きく、電流源近似すると、スイッチ素子１１（Ｑｍａｉｎ）にかかる電圧が上昇して出力電圧Ｖｏに到達して、再び、モード１に移行する。
なお、既にスイッチ素子３５（Ｑｓｕｂ）はオフしているが、電圧印加により、寄生容量チャージ電流ＩＣｏｓｓが流れる。
モード７の期間では、スイッチ素子１１（Ｑｍａｉｎ）をターンオフする。このとき、ダイオード１２とスイッチ素子１１（Ｑｍａｉｎ）のそれぞれの並列コンデンサによりＺＶＳターンオフとなる。
ここで、励磁インダクタ（Ｌｍ）が十分大きく、電流源近似すると、スイッチ素子１１（Ｑｍａｉｎ）にかかる電圧が上昇して出力電圧Ｖｏに到達して、再び、モード１に移行する。
なお、既にスイッチ素子３５（Ｑｓｕｂ）はオフしているが、電圧印加により、寄生容量チャージ電流ＩＣｏｓｓが流れる。
【0059】
以上のように、本実施形態に係る電力変換装置１～４では、ＺＶＳアシスト回路のデバイス選定の自由度を高め、ＺＶＳアシスト回路Ａ１～Ａ４における共振電流のリセット期間を短くしてメインスイッチ（Ｑｍａｉｎ）のターンオフ損失を低減することができる。
本実施形態に係る電力変換装置１～４では、補助コンデンサ（Ｃｓ）のバイアス電圧を下げることで、ＺＶＳアシスト回路Ａ１～Ａ４における共振電流のリセット期間を短くしてメインスイッチ（Ｑｍａｉｎ）のターンオフ損失を低減することができる。
本実施形態に係る電力変換装置１～４では、補助コンデンサ（Ｃｓ）のバイアス電圧を下げることで、ＺＶＳアシスト回路Ａ１～Ａ４における共振電流のリセット期間を短くしてメインスイッチ（Ｑｍａｉｎ）のターンオフ損失を低減することができる。
【0060】
本実施形態に係る電力変換装置１～４では、ＺＶＳアシスト回路の電圧がメイン回路の電圧に依存しないように構成することができ、デバイスが高コスト化することなどを抑制することができる。
【0061】
本実施形態に係る電力変換装置１～４では、タップドインダクタによる少ない部品点数で、低ｄＩ／ｄｔによるソフトリカバリー効果と、共振動作によるＺＶＳやＶａｌｌｅｙスイッチングを実現し、損失低減と低ノイズ化が可能である。また、本実施形態に係る電力変換装置１～４では、ＺＶＳアシスト回路Ａ１～Ａ４の電圧を巻き数比により任意に設計することができ、デバイス選定の自由度を高めることができる。
【0062】
本実施形態に係る電力変換装置１～４では、カップルドインダクタを用いた少ない部品点数でＺＶＳを実現しつつ、カップルドインダクタの巻数比により、所望の素子耐圧を選定することができる。このため、リカバリー特性に優れ、寄生容量チャージのリンギングが少ないパワー半導体の選定が期待できる。また、本実施形態に係る電力変換装置１～４では、補助コンデンサ（Ｃｓ）により幅広い入出力電圧比においてＺＶＳ動作が可能である。
なお、サブのスイッチ素子（Ｑｓｕｂ）はＺＣＳ（Ｚｅｒｏ Ｃｕｒｒｅｎｔ Ｓｗｉｔｃｈｉｎｇ）オンとなるため、寄生容量電荷がスイッチのオン抵抗により放電消費されるが、低電圧化することで寄生容量損失の低減も期待できる。
なお、サブのスイッチ素子（Ｑｓｕｂ）はＺＣＳ（Ｚｅｒｏ Ｃｕｒｒｅｎｔ Ｓｗｉｔｃｈｉｎｇ）オンとなるため、寄生容量電荷がスイッチのオン抵抗により放電消費されるが、低電圧化することで寄生容量損失の低減も期待できる。
【0063】
ここで、本実施形態に係る電力変換装置１～４では、スイッチ素子としてＦＥＴが用いられる場合を示したが、他のスイッチ素子が用いられてもよい。
また、本実施形態に係る電力変換装置１～４では、整流素子としてダイオードが用いられる場合を示したが、他の整流素子が用いられてもよい。
例えば、メインのダイオード１２（Ｄｍ）の代わりに、ＭＯＳ型ＦＥＴなどのスイッチ素子が用いられてもよい。
また、本実施形態に係る電力変換装置１～４では、整流素子としてダイオードが用いられる場合を示したが、他の整流素子が用いられてもよい。
例えば、メインのダイオード１２（Ｄｍ）の代わりに、ＭＯＳ型ＦＥＴなどのスイッチ素子が用いられてもよい。
【0064】
本実施形態に係るＺＶＳアシスト回路は、例えば、カップルドインダクタの１次巻線（Ｎｐ）を平滑、昇圧、あるいは、降圧を目的に接続した昇圧コンバータ、降圧コンバータ、昇降圧コンバータ、あるいは、フライバックコンバータに適用可能である。
【0065】
ここで、図１～図４の例では、直流の電源２１が用いられる場合を示したが、他の構成例として、この電源は、脈流を含んだ全波整流電圧あるいは半波整流電圧でもよく、一般的な力率改善回路（ＰＦＣ）にも適用が可能である。
【0066】
【0067】
【0068】
電力変換装置１０１は、メイン回路と、ＺＶＳアシスト回路と、ダイオード１１８と、を備える。
メイン回路は、図１の例に係るメイン回路と同様であり、カップルドインダクタの１次巻線１１１（Ｎｐ）以外は、メイン回路の回路素子を同じ符号を用いて図示してある。
また、図７には、図１に示されるのと同様な電源２１（Ｖｉ）を示してある。
また、図７には、第１出力端子Ｔ１と接続されるグラウンド端子Ｇ１を示してある。
メイン回路は、図１の例に係るメイン回路と同様であり、カップルドインダクタの１次巻線１１１（Ｎｐ）以外は、メイン回路の回路素子を同じ符号を用いて図示してある。
また、図７には、図１に示されるのと同様な電源２１（Ｖｉ）を示してある。
また、図７には、第１出力端子Ｔ１と接続されるグラウンド端子Ｇ１を示してある。
【0069】
図７の例に係るＺＶＳアシスト回路は、図４の例に係るＺＶＳアシスト回路Ａ４と同様な回路素子を備えている。
具体的には、図７の例に係るＺＶＳアシスト回路は、カップルドインダクタの１次巻線１１１（Ｎｐ）と巻線１１２（Ｎｃ）と３次巻線１１３（Ｎｔ）と、ダイオード１１４（Ｄｓ１）と、ＭＯＳ型ＦＥＴからなるスイッチ素子１１５（Ｑｓｕｂ）と、ダイオード１１６（Ｄｓ２）と、補助コンデンサであるコンデンサ１１７（Ｃｓ）と、を備える。
ここで、カップルドインダクタの１次巻線１１１（Ｎｐ）は、ＺＶＳアシスト回路には含まれないと捉えられてもよい。
巻線１１２と３次巻線１１３とで２次巻線（Ｎｓ＝Ｎｃ＋Ｎｔ）が構成されている。
具体的には、図７の例に係るＺＶＳアシスト回路は、カップルドインダクタの１次巻線１１１（Ｎｐ）と巻線１１２（Ｎｃ）と３次巻線１１３（Ｎｔ）と、ダイオード１１４（Ｄｓ１）と、ＭＯＳ型ＦＥＴからなるスイッチ素子１１５（Ｑｓｕｂ）と、ダイオード１１６（Ｄｓ２）と、補助コンデンサであるコンデンサ１１７（Ｃｓ）と、を備える。
ここで、カップルドインダクタの１次巻線１１１（Ｎｐ）は、ＺＶＳアシスト回路には含まれないと捉えられてもよい。
巻線１１２と３次巻線１１３とで２次巻線（Ｎｓ＝Ｎｃ＋Ｎｔ）が構成されている。
【0070】
ここで、図７の例に係るＺＶＳアシスト回路は、図４の例に係るＺＶＳアシスト回路Ａ４と同様な回路構成を有している。なお、図７の例では、図４の例と比べて、ＺＶＳアシスト回路の回路構成を図面において左右逆（１次巻線１１１の極性を左右逆）に示してある。
【0071】
電力変換装置１０１は、図４に示される電力変換装置４と比べて、さらにダイオード１１８を備えている。
ダイオード１１８のアノードは、ダイオード１１６のカソードと接続されている。
図７の例に係る電力変換装置１０１では、ダイオード１１６のカソードにおいて、電圧源（Ｖｃｃ）を得ることができる。
当該電圧源（Ｖｃｃ）は、任意の用途で使用されてもよく、例えば、スイッチ素子１１あるいはスイッチ素子１１５のゲート電圧の制御に使用されてもよい。
ダイオード１１８のアノードは、ダイオード１１６のカソードと接続されている。
図７の例に係る電力変換装置１０１では、ダイオード１１６のカソードにおいて、電圧源（Ｖｃｃ）を得ることができる。
当該電圧源（Ｖｃｃ）は、任意の用途で使用されてもよく、例えば、スイッチ素子１１あるいはスイッチ素子１１５のゲート電圧の制御に使用されてもよい。
【0072】
ここで、図７に示される電力変換装置１０１では、ＺＶＳ条件を満足するターン割合（ｔｕｒｎ ｒａｔｉｏ）は（式１）で表される。（式１）において、Ｎｔは３次巻線１１３の巻き数を表しており、Ｎｓは２次巻線の巻き数を表しており、Ｖｏはメイン回路の出力電圧（第１出力端子Ｔ１と第２出力端子Ｔ２との間にかかる電圧）を表しており、Ｖｉは電源２１の電圧を表している。
【0073】
【数1】
【0074】
【0075】
＜図８の例に係る電力変換装置＞
図８は、実施形態に係るＺＶＳアシスト回路の適用例に係る電力変換装置１０２の回路構成の一例を示す図である。
電力変換装置１０２は、バック（降圧型）コンバータから構成されている。
図８の例では、制御回路の図示を省略している。
図８は、実施形態に係るＺＶＳアシスト回路の適用例に係る電力変換装置１０２の回路構成の一例を示す図である。
電力変換装置１０２は、バック（降圧型）コンバータから構成されている。
図８の例では、制御回路の図示を省略している。
【0076】
電力変換装置１０２は、メイン回路と、ＺＶＳアシスト回路と、ダイオード１５８と、を備える。
メイン回路は、出力コンデンサであるコンデンサ１３１（Ｃｏ）と、ＭＯＳ型ＦＥＴからなるメインのスイッチ素子１３２（Ｑｍａｉｎ）と、メインのダイオード１３３（Ｄｍ）と、カップルドインダクタの１次巻線１５１（Ｎｐ）と、を備える。
また、図８には、直流の電源１２１（Ｖｉ）を示してある。ここで、電源１２１は、図７に示される電源２１と同様である。
メイン回路は、出力コンデンサであるコンデンサ１３１（Ｃｏ）と、ＭＯＳ型ＦＥＴからなるメインのスイッチ素子１３２（Ｑｍａｉｎ）と、メインのダイオード１３３（Ｄｍ）と、カップルドインダクタの１次巻線１５１（Ｎｐ）と、を備える。
また、図８には、直流の電源１２１（Ｖｉ）を示してある。ここで、電源１２１は、図７に示される電源２１と同様である。
【0077】
説明の便宜上、電力変換装置１０２において、負荷（図示を省略）が接続される側の２個の出力端子を第１出力端子Ｔ１１、第２出力端子Ｔ１２と呼んで説明する。図８の例では、第１出力端子Ｔ１１がグラウンド（ＧＮＤ）側であり、第２出力端子Ｔ１２がプラス（＋）側である。
図８には、第１出力端子Ｔ１１と接続されるグラウンド端子Ｇ１を示してある。
図８には、第１出力端子Ｔ１１と接続されるグラウンド端子Ｇ１を示してある。
【0078】
ここで、メイン回路では、カップルドインダクタの１次巻線１５１の一端に、電源１２１とスイッチ素子１３２との直列回路と、ダイオード１３３と、コンデンサ１３１とが並列に接続されている。
【0079】
第１出力端子Ｔ１１と、コンデンサ１３１の一端と、ダイオード１５６のアノードと、電源１２１の一端（図８の例では、－端子）とが接続されている。
電源１２１の他端（図８の例では、＋端子）と、スイッチ素子１３２のドレインとが接続されている。
第２出力端子Ｔ１２と、コンデンサ１３１の他端とが接続されている。
ダイオード１３３のカソードおよびスイッチ素子１３２のソースが、ＺＶＳアシスト回路の１次巻線１１１を介して、第２出力端子Ｔ１２と接続されている。
電源１２１の他端（図８の例では、＋端子）と、スイッチ素子１３２のドレインとが接続されている。
第２出力端子Ｔ１２と、コンデンサ１３１の他端とが接続されている。
ダイオード１３３のカソードおよびスイッチ素子１３２のソースが、ＺＶＳアシスト回路の１次巻線１１１を介して、第２出力端子Ｔ１２と接続されている。
【0080】
ＺＶＳアシスト回路は、カップルドインダクタの１次巻線１５１（Ｎｐ）と巻線１５２（Ｎｃ）と３次巻線１５３（Ｎｔ）と、ダイオード１５４（Ｄｓ１）と、ＭＯＳ型ＦＥＴからなるスイッチ素子１５５（Ｑｓｕｂ）と、ダイオード１５６（Ｄｓ２）と、補助コンデンサであるコンデンサ１５７（Ｃｓ）と、を備える。
ここで、カップルドインダクタの１次巻線１５１（Ｎｐ）は、ＺＶＳアシスト回路には含まれないと捉えられてもよい。
巻線１５２と３次巻線１５３とで２次巻線（Ｎｓ＝Ｎｃ＋Ｎｔ）が構成されている。
ここで、カップルドインダクタの１次巻線１５１（Ｎｐ）は、ＺＶＳアシスト回路には含まれないと捉えられてもよい。
巻線１５２と３次巻線１５３とで２次巻線（Ｎｓ＝Ｎｃ＋Ｎｔ）が構成されている。
【0081】
図８の例に係るＺＶＳアシスト回路の回路構成は、図７に示されるＺＶＳアシスト回路と同様である。
図８の例に係るＺＶＳアシスト回路は、メイン回路のコンデンサ１３１とダイオード１３３との間に配置されている。
図８の例に係るＺＶＳアシスト回路は、メイン回路のコンデンサ１３１とダイオード１３３との間に配置されている。
【0082】
電力変換装置１０２は、さらにダイオード１５８を備えている。
ダイオード１５８のアノードは、ダイオード１５６のカソードと接続されている。
図８の例に係る電力変換装置１０２では、ダイオード１５６のカソードにおいて、電圧源（Ｖｃｃ）を得ることができる。
当該電圧源（Ｖｃｃ）は、任意の用途で使用されてもよく、例えば、スイッチ素子１３２あるいはスイッチ素子１５５のゲート電圧の制御に使用されてもよい。
ダイオード１５８のアノードは、ダイオード１５６のカソードと接続されている。
図８の例に係る電力変換装置１０２では、ダイオード１５６のカソードにおいて、電圧源（Ｖｃｃ）を得ることができる。
当該電圧源（Ｖｃｃ）は、任意の用途で使用されてもよく、例えば、スイッチ素子１３２あるいはスイッチ素子１５５のゲート電圧の制御に使用されてもよい。
【0083】
ここで、図８に示される電力変換装置１０２では、ＺＶＳ条件を満足するターン割合（ｔｕｒｎ ｒａｔｉｏ）は（式２）で表される。（式２）において、Ｎｔは３次巻線１５３の巻き数を表しており、Ｎｓは２次巻線の巻き数を表しており、Ｖｏはメイン回路の出力電圧（第１出力端子Ｔ１１と第２出力端子Ｔ１２との間にかかる電圧）を表しており、Ｖｉは電源１２１の電圧を表している。
【0084】
【数2】
【0085】
【0086】
＜図９の例に係る電力変換装置＞
図９は、実施形態に係るＺＶＳアシスト回路の適用例に係る電力変換装置１０３の回路構成の一例を示す図である。
電力変換装置１０３は、バック－ブースト（昇降圧型）コンバータから構成されている。
図９の例では、制御回路の図示を省略している。
図９は、実施形態に係るＺＶＳアシスト回路の適用例に係る電力変換装置１０３の回路構成の一例を示す図である。
電力変換装置１０３は、バック－ブースト（昇降圧型）コンバータから構成されている。
図９の例では、制御回路の図示を省略している。
【0087】
電力変換装置１０３は、メイン回路と、ＺＶＳアシスト回路と、を備える。
メイン回路は、出力コンデンサであるコンデンサ１８１（Ｃｏ）と、メインのダイオード１８２（Ｄｍ）と、ＭＯＳ型ＦＥＴからなるメインのスイッチ素子１８３（Ｑｍａｉｎ）と、カップルドインダクタの１次巻線２１１（Ｎｐ）と、を備える。
また、図９には、直流の電源１７１（Ｖｉ）を示してある。ここで、電源１７１は、図７に示される電源２１と同様である。
メイン回路は、出力コンデンサであるコンデンサ１８１（Ｃｏ）と、メインのダイオード１８２（Ｄｍ）と、ＭＯＳ型ＦＥＴからなるメインのスイッチ素子１８３（Ｑｍａｉｎ）と、カップルドインダクタの１次巻線２１１（Ｎｐ）と、を備える。
また、図９には、直流の電源１７１（Ｖｉ）を示してある。ここで、電源１７１は、図７に示される電源２１と同様である。
【0088】
説明の便宜上、電力変換装置１０３において、負荷（図示を省略）が接続される側の２個の出力端子を第１出力端子Ｔ２１、第２出力端子Ｔ２２と呼んで説明する。図９の例では、第１出力端子Ｔ２１がグラウンド（ＧＮＤ）側であり、第２出力端子Ｔ２２がプラス（＋）側である。
【0089】
ここで、メイン回路では、カップルドインダクタの１次巻線２１１に、電源１７１とスイッチ素子１８３との直列回路と、ダイオード１８２とコンデンサ１８１との接続回路とが、並列に接続されている。
【0090】
第１出力端子Ｔ２１と、コンデンサ１８１の一端と、電源１７１の一端（図９の例では、－端子）とが接続されている。
電源１７１の他端（図９の例では、＋端子）と、スイッチ素子１８３のドレインとが接続されている。
第２出力端子Ｔ２２と、コンデンサ１８１の他端と、ダイオード１８２のアノードとが接続されている。
ダイオード１８２のカソードとスイッチ素子１８３のソースとが接続されている。
電源１７１の他端（図９の例では、＋端子）と、スイッチ素子１８３のドレインとが接続されている。
第２出力端子Ｔ２２と、コンデンサ１８１の他端と、ダイオード１８２のアノードとが接続されている。
ダイオード１８２のカソードとスイッチ素子１８３のソースとが接続されている。
【0091】
ＺＶＳアシスト回路は、カップルドインダクタの１次巻線２１１（Ｎｐ）と巻線２１２（Ｎｃ）と３次巻線２１３（Ｎｔ）と、ダイオード２１４（Ｄｓ１）と、ＭＯＳ型ＦＥＴからなるスイッチ素子２１５（Ｑｓｕｂ）と、ダイオード２１６（Ｄｓ２）と、補助コンデンサであるコンデンサ２１７（Ｃｓ）と、を備える。
ここで、カップルドインダクタの１次巻線２１１（Ｎｐ）は、ＺＶＳアシスト回路には含まれないと捉えられてもよい。
巻線２１２と３次巻線２１３とで２次巻線（Ｎｓ＝Ｎｃ＋Ｎｔ）が構成されている。
ここで、カップルドインダクタの１次巻線２１１（Ｎｐ）は、ＺＶＳアシスト回路には含まれないと捉えられてもよい。
巻線２１２と３次巻線２１３とで２次巻線（Ｎｓ＝Ｎｃ＋Ｎｔ）が構成されている。
【0092】
１次巻線２１１の一端は、第１出力端子Ｔ２１と接続されている。
１次巻線２１１の他端は、ダイオード１８２のカソードおよびスイッチ素子１８３のソースと接続されている。
また、１次巻線２１１の配置を除いて、図９の例に係るＺＶＳアシスト回路の回路構成は、図７に示されるＺＶＳアシスト回路と同様である。
図９の例に係るＺＶＳアシスト回路は、メイン回路のコンデンサ１８１と１次巻線２１１との間に配置されている。
１次巻線２１１の他端は、ダイオード１８２のカソードおよびスイッチ素子１８３のソースと接続されている。
また、１次巻線２１１の配置を除いて、図９の例に係るＺＶＳアシスト回路の回路構成は、図７に示されるＺＶＳアシスト回路と同様である。
図９の例に係るＺＶＳアシスト回路は、メイン回路のコンデンサ１８１と１次巻線２１１との間に配置されている。
【0093】
ここで、図９に示される電力変換装置１０３では、ＺＶＳ条件を満足するターン割合（ｔｕｒｎ ｒａｔｉｏ）は（式３）で表される。（式３）において、Ｎｔは３次巻線２１３の巻き数を表しており、Ｎｓは２次巻線の巻き数を表しており、Ｖｏはメイン回路の出力電圧（第１出力端子Ｔ２１と第２出力端子Ｔ２２との間にかかる電圧）を表しており、Ｖｉは電源１７１の電圧を表している。
【0094】
【数3】
【0095】
【0096】
また、本実施形態に係る電力変換装置１０３では、整流素子としてダイオードが用いられる場合を示したが、他の整流素子が用いられてもよい。
例えば、メインのダイオード１８２（Ｄｍ）の代わりに、ＭＯＳ型ＦＥＴなどのスイッチ素子が用いられてもよい。
例えば、メインのダイオード１８２（Ｄｍ）の代わりに、ＭＯＳ型ＦＥＴなどのスイッチ素子が用いられてもよい。
【0097】
＜図１０の例に係る電力変換装置＞
図１０は、実施形態に係るＺＶＳアシスト回路の適用例に係る電力変換装置１０４の回路構成の一例を示す図である。
電力変換装置１０４は、フライバックコンバータから構成されている。
図１０の例では、制御回路の図示を省略している。
図１０は、実施形態に係るＺＶＳアシスト回路の適用例に係る電力変換装置１０４の回路構成の一例を示す図である。
電力変換装置１０４は、フライバックコンバータから構成されている。
図１０の例では、制御回路の図示を省略している。
【0098】
電力変換装置１０４は、メイン回路と、ＺＶＳアシスト回路と、を備える。
メイン回路は、出力コンデンサであるコンデンサ２４１（Ｃｏ）と、メインのダイオード２４２（Ｄｍ）と、スイッチングトランスを構成する２つの巻線（巻線２４３、および、１次巻線２４４（Ｎｐ）と呼んで説明する。）と、ＭＯＳ型ＦＥＴからなるメインのスイッチ素子２４５（Ｑｍａｉｎ）と、を備える。
巻線２４３と１次巻線２４４との巻き数比は１対ｎとなっている。
また、図１０には、直流の電源２５１（Ｖｉ）を示してある。ここで、電源２５１は、図７に示される電源２１と同様である。
メイン回路は、出力コンデンサであるコンデンサ２４１（Ｃｏ）と、メインのダイオード２４２（Ｄｍ）と、スイッチングトランスを構成する２つの巻線（巻線２４３、および、１次巻線２４４（Ｎｐ）と呼んで説明する。）と、ＭＯＳ型ＦＥＴからなるメインのスイッチ素子２４５（Ｑｍａｉｎ）と、を備える。
巻線２４３と１次巻線２４４との巻き数比は１対ｎとなっている。
また、図１０には、直流の電源２５１（Ｖｉ）を示してある。ここで、電源２５１は、図７に示される電源２１と同様である。
【0099】
説明の便宜上、電力変換装置１０４において、負荷（図示を省略）が接続される側の２個の出力端子を第１出力端子Ｔ３１、第２出力端子Ｔ３２と呼んで説明する。図１０の例では、第１出力端子Ｔ３１がグラウンド（ＧＮＤ）側であり、第２出力端子Ｔ３２がプラス（＋）側である。
【0100】
ここで、メイン回路では、カップルドインダクタの１次巻線２４４の両端のそれぞれに、電源２５１およびスイッチ素子２４５のそれぞれが接続されている。１次巻線２４４と対になっている巻線２４３とダイオード２４２との直列回路と、コンデンサ２４１とが並列に接続されている。
【0101】
第１出力端子Ｔ３１と、コンデンサ２４１の一端と、巻線２４３の一端とが接続されている。
巻線２４３の他端と、ダイオード２４２のアノードとが接続されている。
第２出力端子Ｔ３２と、コンデンサ２４１の他端と、ダイオード２４２のカソードとが接続されている。
電源２５１の一端（図１０の例では、－端子）と、スイッチ素子２４５のソースとが接続されている。
スイッチ素子１８３のドレインと、１次巻線２４４の一端とが接続されている。
１次巻線２４４の他端と、電源２５１の他端（図１０の例では、＋端子）とが接続されている。
巻線２４３の他端と、ダイオード２４２のアノードとが接続されている。
第２出力端子Ｔ３２と、コンデンサ２４１の他端と、ダイオード２４２のカソードとが接続されている。
電源２５１の一端（図１０の例では、－端子）と、スイッチ素子２４５のソースとが接続されている。
スイッチ素子１８３のドレインと、１次巻線２４４の一端とが接続されている。
１次巻線２４４の他端と、電源２５１の他端（図１０の例では、＋端子）とが接続されている。
【0102】
ＺＶＳアシスト回路は、カップルドインダクタの１次巻線２４４（Ｎｐ）と巻線２６１（Ｎｃ）と３次巻線２６２（Ｎｔ）と、ダイオード２６３（Ｄｓ１）と、ＭＯＳ型ＦＥＴからなるスイッチ素子２６４（Ｑｓｕｂ）と、ダイオード２６５（Ｄｓ２）と、補助コンデンサであるコンデンサ２６６（Ｃｓ）と、を備える。
ここで、カップルドインダクタの１次巻線２４４（Ｎｐ）は、ＺＶＳアシスト回路には含まれないと捉えられてもよい。
巻線２６１と３次巻線２６２とで２次巻線（Ｎｓ＝Ｎｃ＋Ｎｔ）が構成されている。
ここで、カップルドインダクタの１次巻線２４４（Ｎｐ）は、ＺＶＳアシスト回路には含まれないと捉えられてもよい。
巻線２６１と３次巻線２６２とで２次巻線（Ｎｓ＝Ｎｃ＋Ｎｔ）が構成されている。
【0103】
１次巻線２４４の配置を除いて、図１０の例に係るＺＶＳアシスト回路の回路構成は、図４に示されるＺＶＳアシスト回路Ａ４と同様である。
図１０の例に係るＺＶＳアシスト回路は、メイン回路のスイッチ素子２４５と電源２５１との間に配置されている。
図１０の例に係るＺＶＳアシスト回路は、メイン回路のスイッチ素子２４５と電源２５１との間に配置されている。
【0104】
ここで、図１０に示される電力変換装置１０４では、ＺＶＳ条件を満足するターン割合（ｔｕｒｎ ｒａｔｉｏ）は（式４）で表される。（式４）において、Ｎｔは３次巻線２６２の巻き数を表しており、Ｎｓは２次巻線の巻き数を表しており、Ｖｏはメイン回路の出力電圧（第１出力端子Ｔ３１と第２出力端子Ｔ３２との間にかかる電圧）を表しており、Ｖｉは電源２５１の電圧を表しており、ｎは巻線２４３と１次巻線２４４からなるトランスの巻き数比を表している。
【0105】
【数4】
【0106】
【0107】
また、本実施形態に係る電力変換装置１０４では、整流素子としてダイオードが用いられる場合を示したが、他の整流素子が用いられてもよい。
例えば、メインのダイオード２４２（Ｄｍ）の代わりに、ＭＯＳ型ＦＥＴなどのスイッチ素子が用いられてもよい。
例えば、メインのダイオード２４２（Ｄｍ）の代わりに、ＭＯＳ型ＦＥＴなどのスイッチ素子が用いられてもよい。
【0108】
ここで、図７～図１０の例では、直流の電源２１、１２１、１７１、２５１が用いられる場合を示したが、他の構成例として、この電源は、脈流を含んだ全波整流電圧あるいは半波整流電圧でもよく、一般的な力率改善回路（ＰＦＣ）にも適用が可能である。
【0109】
【0110】
＜図１１の例に係るＺＶＳアシスト回路＞
図１１は、実施形態に係るＺＶＳアシスト回路３０１の変形例に係る回路構成の一例を示す図である。
ＺＶＳアシスト回路３０１は、図２に示されるＺＶＳアシスト回路Ａ２において２次巻線の巻き数（Ｎｓ）と３次巻線の巻き数（Ｎｔ）との巻き数比が２対１（Ｎｓ：Ｎｔ＝２：１）である場合の変形例である。
図１１の例では、カップルドインダクタの１次巻線（Ｎｐ）については図示を省略してある。
図１１は、実施形態に係るＺＶＳアシスト回路３０１の変形例に係る回路構成の一例を示す図である。
ＺＶＳアシスト回路３０１は、図２に示されるＺＶＳアシスト回路Ａ２において２次巻線の巻き数（Ｎｓ）と３次巻線の巻き数（Ｎｔ）との巻き数比が２対１（Ｎｓ：Ｎｔ＝２：１）である場合の変形例である。
図１１の例では、カップルドインダクタの１次巻線（Ｎｐ）については図示を省略してある。
【0111】
ＺＶＳアシスト回路３０１は、２次巻線３１１（Ｎｓ）と、ＭＯＳ型ＦＥＴからなるサブのスイッチ素子３１２（Ｑｓｕｂ）と、補助コンデンサであるコンデンサ３１３（Ｃｓ）と、ダイオード３１４（Ｄｓ１’）と、ダイオード３１５（Ｄｓ２’）と、補助コンデンサであるコンデンサ３１６（Ｃｓ）と、ダイオード３１７（Ｄｓ１’）と、を備える。
【0112】
スイッチ素子３１２のソースと、ダイオード３１４のアノードと、コンデンサ３１６の一端とが接続されている。
スイッチ素子３１２のドレインと、２次巻線３１１の一端とが接続されている。
ダイオード３１４のカソードと、コンデンサ３１３の一端と、ダイオード３１５のアノードとが接続されている。
コンデンサ３１６の他端と、ダイオード３１５のカソードと、ダイオード３１７のアノードとが接続されている。
２次巻線３１１の他端と、コンデンサ３１３の他端と、ダイオード３１７のカソードとが接続されている。
スイッチ素子３１２のドレインと、２次巻線３１１の一端とが接続されている。
ダイオード３１４のカソードと、コンデンサ３１３の一端と、ダイオード３１５のアノードとが接続されている。
コンデンサ３１６の他端と、ダイオード３１５のカソードと、ダイオード３１７のアノードとが接続されている。
２次巻線３１１の他端と、コンデンサ３１３の他端と、ダイオード３１７のカソードとが接続されている。
【0113】
＜図１２の例に係るＺＶＳアシスト回路＞
図１２は、実施形態に係るＺＶＳアシスト回路３０２の変形例に係る回路構成の一例を示す図である。
ＺＶＳアシスト回路３０２は、図２に示されるＺＶＳアシスト回路Ａ２において２次巻線の巻き数（Ｎｓ）と３次巻線の巻き数（Ｎｔ）との巻き数比が３対１（Ｎｓ：Ｎｔ＝３：１）である場合の変形例である。
図１２の例では、カップルドインダクタの１次巻線（Ｎｐ）については図示を省略してある。
図１２は、実施形態に係るＺＶＳアシスト回路３０２の変形例に係る回路構成の一例を示す図である。
ＺＶＳアシスト回路３０２は、図２に示されるＺＶＳアシスト回路Ａ２において２次巻線の巻き数（Ｎｓ）と３次巻線の巻き数（Ｎｔ）との巻き数比が３対１（Ｎｓ：Ｎｔ＝３：１）である場合の変形例である。
図１２の例では、カップルドインダクタの１次巻線（Ｎｐ）については図示を省略してある。
【0114】
ＺＶＳアシスト回路３０２は、２次巻線３３１（Ｎｓ）と、ＭＯＳ型ＦＥＴからなるサブのスイッチ素子３３２（Ｑｓｕｂ）と、補助コンデンサであるコンデンサ３３３（Ｃｓ）と、ダイオード３３４（Ｄｓ１’）と、ダイオード３３５（Ｄｓ２’）と、補助コンデンサであるコンデンサ３３６（Ｃｓ）と、ダイオード３３７（Ｄｓ２’）と、ダイオード３３８（Ｄｓ１’）と、ダイオード３３９（Ｄｓ１’）と、補助コンデンサであるコンデンサ３４０（Ｃｓ）と、ダイオード３４１（Ｄｓ１’）と、を備える。
【0115】
スイッチ素子３３２のソースと、ダイオード３３４のアノードと、コンデンサ３３６の一端と、ダイオード３３９のアノードとが接続されている。
スイッチ素子３３２のドレインと、２次巻線３３１の一端とが接続されている。
ダイオード３３４のカソードと、コンデンサ３３３の一端と、ダイオード３３５のアノードとが接続されている。
ダイオード３３９のカソードと、コンデンサ３４０の一端と、ダイオード３３７のアノードとが接続されている。
ダイオード３３５のカソードと、コンデンサ３４０の他端と、ダイオード３４１のアノードとが接続されている。
ダイオード３３７のカソードと、コンデンサ３３６の他端と、ダイオード３３８のアノードとが接続されている。
２次巻線３３１の他端と、ダイオード３３８のカソードと、コンデンサ３３３の他端と、ダイオード３４１のカソードとが接続されている。
スイッチ素子３３２のドレインと、２次巻線３３１の一端とが接続されている。
ダイオード３３４のカソードと、コンデンサ３３３の一端と、ダイオード３３５のアノードとが接続されている。
ダイオード３３９のカソードと、コンデンサ３４０の一端と、ダイオード３３７のアノードとが接続されている。
ダイオード３３５のカソードと、コンデンサ３４０の他端と、ダイオード３４１のアノードとが接続されている。
ダイオード３３７のカソードと、コンデンサ３３６の他端と、ダイオード３３８のアノードとが接続されている。
２次巻線３３１の他端と、ダイオード３３８のカソードと、コンデンサ３３３の他端と、ダイオード３４１のカソードとが接続されている。
【0116】
【0117】
図１１および図１２の例のように、非線形コンデンサにより、アシスト巻線および端子数（ピン数）を簡素化することができる。非線形コンデンサの直列数ｍが大きいほど、部品点数は不利となるものの、タップドインダクタのピン数を削減することができる。この場合、Ｎｔ／Ｎｓ＝１／ｍとなる。
【0118】
ここで、図１１～図１２の例では、ＺＶＳアシスト回路の変形例をブーストコンバータに適用した場合を示したが、ＺＶＳアシスト回路の変形例は、バックコンバータ、バック－ブーストコンバータ、あるいは、フライバックコンバータに適用されてもよい。
【0119】
なお、図１１および図１２の例と同様に、（Ｎｓ：Ｎｔ＝ｑ：１）である場合に、１以上の整流素子（Ｄｓ１’）と、１以上の整流素子（Ｄｓ２’）と、ｑ個の補助コンデンサ（Ｃｓ）と、スイッチ素子（Ｑｓｕｂ）と、２次巻線（Ｎｓ）とを組み合わせた回路を構成し、整流素子（Ｄｓ１’）と整流素子（Ｄｓ２’）とのうちのいずれか一方がオンで他方がオフのときにｑ個の補助コンデンサ（Ｃｓ）が直列に接続される等価回路となり、当該他方がオンで当該一方がオフのときにｑ個の補助コンデンサ（Ｃｓ）が並列に接続される等価回路となるようにすることができる。
【0120】
図１１の例に係る回路では、カップルドインダクタの２次巻線（Ｎｓ）と、補助コンデンサ（Ｃｓ）と、整流素子（Ｄｓ２’）のアノードを介したカソードと、補助コンデンサ（Ｃｓ）と、補助スイッチ素子（Ｑｓｕｂ）と接続された閉ループ回路を有し、また、補助コンデンサ（Ｃｓ）と、２次巻線（Ｎｓ）と、補助スイッチ素子（Ｑｓｕｂ）と、整流素子（Ｄｓ１’）と接続された閉ループ回路を有する。
図１２の例に係る回路では、図１１の例と同様な接続則を有した補助コンデンサ（Ｃｓ）と整流素子（Ｄｓ１’）と整流素子（Ｄｓ２’）を含み、例えば、整流素子（Ｄｓ１’）と補助コンデンサ（Ｃｓ）と整流素子（Ｄｓ１’）からなる縦続接続回路を有する。
図１２の例に係る回路では、図１１の例と同様な接続則を有した補助コンデンサ（Ｃｓ）と整流素子（Ｄｓ１’）と整流素子（Ｄｓ２’）を含み、例えば、整流素子（Ｄｓ１’）と補助コンデンサ（Ｃｓ）と整流素子（Ｄｓ１’）からなる縦続接続回路を有する。
【0121】
（ＺＶＳアシスト回路を備えた多相の電力変換装置の構成例）
図１３を参照して、ＺＶＳアシスト回路（ＺＶＳ共振アシスト回路）を備えた多相の電力変換装置の構成例を説明する。
図１３では、電力変換装置がブースト（昇圧型）コンバータから構成される場合を示す。
図１３を参照して、ＺＶＳアシスト回路（ＺＶＳ共振アシスト回路）を備えた多相の電力変換装置の構成例を説明する。
図１３では、電力変換装置がブースト（昇圧型）コンバータから構成される場合を示す。
【0122】
＜図１３の例に係るＺＶＳアシスト回路＞
図１３は、実施形態に係るＺＶＳアシスト回路を備えた多相の電力変換装置４０１の回路構成の一例を示す図である。
図１３の例では、２相の電力変換装置４０１の構成例を示す。
図１３の例では、制御回路の図示を省略している。
図１３は、実施形態に係るＺＶＳアシスト回路を備えた多相の電力変換装置４０１の回路構成の一例を示す図である。
図１３の例では、２相の電力変換装置４０１の構成例を示す。
図１３の例では、制御回路の図示を省略している。
【0123】
電力変換装置４０１は、メイン回路と、ＺＶＳアシスト回路と、を備える。
メイン回路は、１相目におけるＭＯＳ型ＦＥＴからなるメインのスイッチ素子４１１（Ｑｍａｉｎ）およびメインのダイオード４１２（Ｄｍ）と、２相目におけるＭＯＳ型ＦＥＴからなるメインのスイッチ素子４１３（Ｑｍａｉｎ）およびメインのダイオード４１４（Ｄｍ）と、出力コンデンサであるコンデンサ４１５（Ｃｏ）と、１相目に対応したカップルドインダクタの１次巻線４３１（Ｎｐ）と、２相目に対応したカップルドインダクタの１次巻線４３２（Ｎｐ）と、を備える。
図１３には、電源４２３を示してある。
メイン回路は、１相目におけるＭＯＳ型ＦＥＴからなるメインのスイッチ素子４１１（Ｑｍａｉｎ）およびメインのダイオード４１２（Ｄｍ）と、２相目におけるＭＯＳ型ＦＥＴからなるメインのスイッチ素子４１３（Ｑｍａｉｎ）およびメインのダイオード４１４（Ｄｍ）と、出力コンデンサであるコンデンサ４１５（Ｃｏ）と、１相目に対応したカップルドインダクタの１次巻線４３１（Ｎｐ）と、２相目に対応したカップルドインダクタの１次巻線４３２（Ｎｐ）と、を備える。
図１３には、電源４２３を示してある。
【0124】
説明の便宜上、電力変換装置４０１において、負荷（図示を省略）が接続される側の２個の出力端子を第１出力端子Ｔ５１、第２出力端子Ｔ５２と呼んで説明する。図１３の例では、第１出力端子Ｔ５１がグラウンド（ＧＮＤ）側であり、第２出力端子Ｔ５２がプラス（＋）側である。
【0125】
ＺＶＳアシスト回路は、１相目に対応したカップルドインダクタの１次巻線４３１（Ｎｐ）と、２相目に対応したカップルドインダクタの１次巻線４３２（Ｎｐ）と、を備える。
また、ＺＶＳアシスト回路は、１相目の１次巻線４３１に対応した回路部として、巻線４４１（Ｎｔ）と、３次巻線４４２と、ダイオード４４５（Ｄｓ１）と、ＭＯＳ型ＦＥＴからなるスイッチ素子４４６（Ｑｓｕｂ）と、ダイオード４４７（Ｄｓ２）と、補助コンデンサであるコンデンサ４４８（Ｃｓ）と、を備える。
巻線４４１と３次巻線４４２とで２次巻線（Ｎｓ＝Ｎｃ＋Ｎｔ）が構成されている。
また、ＺＶＳアシスト回路は、２相目の１次巻線４３２に対応した回路部として、巻線４５１（Ｎｔ）と、３次巻線４５２と、ダイオード４５３（Ｄｓ１）と、ＭＯＳ型ＦＥＴからなるスイッチ素子４５４（Ｑｓｕｂ）と、を備える。
ここで、カップルドインダクタの１次巻線４３１（Ｎｐ）およびカップルドインダクタの１次巻線４３２（Ｎｐ）は、ＺＶＳアシスト回路には含まれないと捉えられてもよい。
また、ＺＶＳアシスト回路は、１相目の１次巻線４３１に対応した回路部として、巻線４４１（Ｎｔ）と、３次巻線４４２と、ダイオード４４５（Ｄｓ１）と、ＭＯＳ型ＦＥＴからなるスイッチ素子４４６（Ｑｓｕｂ）と、ダイオード４４７（Ｄｓ２）と、補助コンデンサであるコンデンサ４４８（Ｃｓ）と、を備える。
巻線４４１と３次巻線４４２とで２次巻線（Ｎｓ＝Ｎｃ＋Ｎｔ）が構成されている。
また、ＺＶＳアシスト回路は、２相目の１次巻線４３２に対応した回路部として、巻線４５１（Ｎｔ）と、３次巻線４５２と、ダイオード４５３（Ｄｓ１）と、ＭＯＳ型ＦＥＴからなるスイッチ素子４５４（Ｑｓｕｂ）と、を備える。
ここで、カップルドインダクタの１次巻線４３１（Ｎｐ）およびカップルドインダクタの１次巻線４３２（Ｎｐ）は、ＺＶＳアシスト回路には含まれないと捉えられてもよい。
【0126】
巻線４５１と３次巻線４５２とで２次巻線（Ｎｓ＝Ｎｃ＋Ｎｔ）が構成されている。
なお、ここでは、ダイオード４６１が備えられる場合をまとめて説明するために、巻線４５１（Ｎｔ）と３次巻線４５２とを分けて説明するが、ダイオード４６１が備えられない場合には、巻線４５１（Ｎｔ）および３次巻線４５２はタップの無い１つの巻線として説明される。
なお、ここでは、ダイオード４６１が備えられる場合をまとめて説明するために、巻線４５１（Ｎｔ）と３次巻線４５２とを分けて説明するが、ダイオード４６１が備えられない場合には、巻線４５１（Ｎｔ）および３次巻線４５２はタップの無い１つの巻線として説明される。
【0127】
第１出力端子Ｔ５１と、コンデンサ４１５の一端と、スイッチ素子４１１のソースと、スイッチ素子４１３のソースと、電源４２３の一端（図１の例では、－端子）とが接続されている。
第２出力端子Ｔ５２と、コンデンサ４１５の他端と、ダイオード４１２のカソードと、ダイオード４１４のカソードとが接続されている。
電源４２３の他端（図１の例では、＋端子）と、ＺＶＳアシスト回路の１次巻線４３１の一端および１次巻線４３２の一端とが接続されている。
１次巻線４３１の他端と、スイッチ素子４１１のドレインと、ダイオード４１２のアノードとが接続されている。
１次巻線４３２の他端と、スイッチ素子４１３のドレインと、ダイオード４１４のアノードとが接続されている。
第２出力端子Ｔ５２と、コンデンサ４１５の他端と、ダイオード４１２のカソードと、ダイオード４１４のカソードとが接続されている。
電源４２３の他端（図１の例では、＋端子）と、ＺＶＳアシスト回路の１次巻線４３１の一端および１次巻線４３２の一端とが接続されている。
１次巻線４３１の他端と、スイッチ素子４１１のドレインと、ダイオード４１２のアノードとが接続されている。
１次巻線４３２の他端と、スイッチ素子４１３のドレインと、ダイオード４１４のアノードとが接続されている。
【0128】
ここで、ＺＶＳアシスト回路の１相目の回路部は、図４の例に係るＺＶＳアシスト回路Ａ４と同様な回路構成を有している。
また、ＺＶＳアシスト回路の２相目の回路部は、１相目のコンデンサ４４８を共用している。
また、ＺＶＳアシスト回路の２相目の回路部では、ダイオード４６１を備えていてもよく、あるいは、ダイオード４６１を備えていなくてもよい。ダイオード４６１が備えられる場合、ダイオード４６１のアノードは第１出力端子Ｔ５１と接続され、ダイオード４６１のカソードは巻線４５１と３次巻線４５２との間の点と接続されている。
また、ＺＶＳアシスト回路の２相目の回路部は、１相目のコンデンサ４４８を共用している。
また、ＺＶＳアシスト回路の２相目の回路部では、ダイオード４６１を備えていてもよく、あるいは、ダイオード４６１を備えていなくてもよい。ダイオード４６１が備えられる場合、ダイオード４６１のアノードは第１出力端子Ｔ５１と接続され、ダイオード４６１のカソードは巻線４５１と３次巻線４５２との間の点と接続されている。
【0129】
なお、図１３の例では、２相の電力変換装置４０１の構成例を示したが、３相以上の電力変換装置において各相に対応してＺＶＳアシスト回路の回路部を備えることも可能である。
また、図１３の例では、ＺＶＳアシスト回路における１相目の回路部と２相目の回路部とで一部の回路素子（図１３の例では、コンデンサ４４８）が共用される構成例を示したが、それぞれの相ごとに別々にＺＶＳアシスト回路の回路部が備えられてもよい。
また、図１３の例では、ＺＶＳアシスト回路における１相目の回路部と２相目の回路部とで一部の回路素子（図１３の例では、コンデンサ４４８）が共用される構成例を示したが、それぞれの相ごとに別々にＺＶＳアシスト回路の回路部が備えられてもよい。
【0130】
ここで、図１３の例では、ＺＶＳアシスト回路を多相のブーストコンバータに適用した場合を示したが、ＺＶＳアシスト回路は、多相のバックコンバータ、多相のバック－ブーストコンバータ、あるいは、多相のフライバックコンバータに適用されてもよい。
【0131】
ここで、図１３の例では、直流の電源４２３が用いられる場合を示したが、他の構成例として、この電源は、脈流を含んだ全波整流電圧あるいは半波整流電圧でもよく、一般的な力率改善回路（ＰＦＣ）にも適用が可能である。
【0132】
また、本実施形態に係る電力変換装置４０１では、整流素子としてダイオードが用いられる場合を示したが、他の整流素子が用いられてもよい。
例えば、メインのダイオード４１２（Ｄｍ）およびメインのダイオード４１４（Ｄｍ）の代わりに、ＭＯＳ型ＦＥＴなどのスイッチ素子が用いられてもよい。
例えば、メインのダイオード４１２（Ｄｍ）およびメインのダイオード４１４（Ｄｍ）の代わりに、ＭＯＳ型ＦＥＴなどのスイッチ素子が用いられてもよい。
【0133】
（ＺＶＳアシスト回路を備えた交流コンバータからなる電力変換装置の構成例）
図１４～図１６を参照して、ＺＶＳアシスト回路を備えた交流コンバータからなる電力変換装置の構成例を説明する。
図１４～図１６では、電力変換装置がブースト（昇圧型）コンバータから構成される場合を示す。
図１４～図１６を参照して、ＺＶＳアシスト回路を備えた交流コンバータからなる電力変換装置の構成例を説明する。
図１４～図１６では、電力変換装置がブースト（昇圧型）コンバータから構成される場合を示す。
【0134】
＜図１４の例に係る電力変換装置＞
図１４は、実施形態に係るＺＶＳアシスト回路を備えた電力変換装置５０１の回路構成の一例を示す図である。
図１４の例では、制御回路の図示を省略している。
なお、図１４の例は、トーテムポールＰＦＣへの応用回路例である。図１４の例では、ＺＶＳアシスト回路において、電流極性により上下アームのアシスト動作の有無を制御することが行われる。
図１４は、実施形態に係るＺＶＳアシスト回路を備えた電力変換装置５０１の回路構成の一例を示す図である。
図１４の例では、制御回路の図示を省略している。
なお、図１４の例は、トーテムポールＰＦＣへの応用回路例である。図１４の例では、ＺＶＳアシスト回路において、電流極性により上下アームのアシスト動作の有無を制御することが行われる。
【0135】
電力変換装置５０１は、メイン回路と、ＺＶＳアシスト回路と、を備える。
メイン回路は、ＭＯＳ型ＦＥＴからなるメインのスイッチ素子５１１（Ｑｍａｉｎ）およびスイッチ素子５１２（Ｑｍａｉｎ）と、入力電圧の半波整流素子である半波整流ダイオード５１３（ＢＤ＋）および半波整流ダイオード５１４（ＢＤ－）と、出力コンデンサであるコンデンサ５１５（Ｃｏ）と、カップルドインダクタの１次巻線５４１（Ｎｐ）と、を備える。
また、図１４には、交流の電源５２３（Ｖｉ）を示してある。ここで、電源５２３は、例えば、商用の交流電源であってもよい。
ここで、２つのメインのスイッチ素子（Ｑｍａｉｎ）であるスイッチ素子５１１およびスイッチ素子５１２は、交流の電源５２３が正の期間において、スイッチ素子５１２が、１次巻線５４１の励磁電流の還流動作を担うメイン整流素子（ＱＳＲ＋）となり、また、交流の電源５２３が負の期間において、スイッチ素子５１１が、１次巻線５４１の励磁電流の還流動作を担うメイン整流素子（ＱＳＲ－）となる。
このように、入力電圧の正負に応じて、２つのメインのスイッチ素子（Ｑｍａｉｎ）であるスイッチ素子５１１およびスイッチ素子５１２のいずれか一方が、メイン整流素子（ＱＳＲ）となる。
メイン回路は、ＭＯＳ型ＦＥＴからなるメインのスイッチ素子５１１（Ｑｍａｉｎ）およびスイッチ素子５１２（Ｑｍａｉｎ）と、入力電圧の半波整流素子である半波整流ダイオード５１３（ＢＤ＋）および半波整流ダイオード５１４（ＢＤ－）と、出力コンデンサであるコンデンサ５１５（Ｃｏ）と、カップルドインダクタの１次巻線５４１（Ｎｐ）と、を備える。
また、図１４には、交流の電源５２３（Ｖｉ）を示してある。ここで、電源５２３は、例えば、商用の交流電源であってもよい。
ここで、２つのメインのスイッチ素子（Ｑｍａｉｎ）であるスイッチ素子５１１およびスイッチ素子５１２は、交流の電源５２３が正の期間において、スイッチ素子５１２が、１次巻線５４１の励磁電流の還流動作を担うメイン整流素子（ＱＳＲ＋）となり、また、交流の電源５２３が負の期間において、スイッチ素子５１１が、１次巻線５４１の励磁電流の還流動作を担うメイン整流素子（ＱＳＲ－）となる。
このように、入力電圧の正負に応じて、２つのメインのスイッチ素子（Ｑｍａｉｎ）であるスイッチ素子５１１およびスイッチ素子５１２のいずれか一方が、メイン整流素子（ＱＳＲ）となる。
【0136】
説明の便宜上、電力変換装置５０１において、負荷（図示を省略）が接続される側の２個の出力端子を第１出力端子Ｔ６１、第２出力端子Ｔ６２と呼んで説明する。図１４の例では、第１出力端子Ｔ６１がグラウンド（ＧＮＤ）側であり、第２出力端子Ｔ６２がプラス（＋）側である。
【0137】
ＺＶＳアシスト回路は、カップルドインダクタの１次巻線５４１（Ｎｐ）と巻線５４２（Ｎｃ）と３次巻線５４３（Ｎｔ）と、ダイオード５４４（Ｄｓ１＋）と、ＭＯＳ型ＦＥＴからなるスイッチ素子５４５（Ｑｓｕｂ＋）と、ダイオード５４６（Ｄｓ２＋）と、補助コンデンサであるコンデンサ５４７（Ｃｓ＋）と、を備える。
また、ＺＶＳアシスト回路は、ダイオード５４８（Ｄｓ１－）と、ＭＯＳ型ＦＥＴからなるスイッチ素子５４９（Ｑｓｕｂ－）と、ダイオード５５０（Ｄｓ２－）と、補助コンデンサであるコンデンサ５５１（Ｃｓ－）と、を備える。
ここで、カップルドインダクタの１次巻線５４１（Ｎｐ）は、ＺＶＳアシスト回路には含まれないと捉えられてもよい。
巻線５４２と３次巻線５４３とで２次巻線（Ｎｓ＝Ｎｃ＋Ｎｔ）が構成されている。
また、ＺＶＳアシスト回路は、ダイオード５４８（Ｄｓ１－）と、ＭＯＳ型ＦＥＴからなるスイッチ素子５４９（Ｑｓｕｂ－）と、ダイオード５５０（Ｄｓ２－）と、補助コンデンサであるコンデンサ５５１（Ｃｓ－）と、を備える。
ここで、カップルドインダクタの１次巻線５４１（Ｎｐ）は、ＺＶＳアシスト回路には含まれないと捉えられてもよい。
巻線５４２と３次巻線５４３とで２次巻線（Ｎｓ＝Ｎｃ＋Ｎｔ）が構成されている。
【0138】
第１出力端子Ｔ６１と、コンデンサ５１５の一端と、半波整流ダイオード５１３のアノードと、スイッチ素子５１１のソースと、スイッチ素子５４５のソースと、ダイオード５４６のアノードと、コンデンサ５４７の一端とが接続されている。
第２出力端子Ｔ６２と、コンデンサ５１５の他端と、半波整流ダイオード５１４のカソードと、スイッチ素子５１２のドレインとが接続されている。
電源５２３の一端（図１の例では、－端子）と、半波整流ダイオード５１３のカソードと、半波整流ダイオード５１４のアノードとが接続されている。
電源５２３の他端（図１の例では、＋端子）と、１次巻線５４１の一端とが接続されている。
１次巻線５４１の他端と、スイッチ素子５１１のドレインと、スイッチ素子５１２のソースとが接続されている。
第２出力端子Ｔ６２と、コンデンサ５１５の他端と、半波整流ダイオード５１４のカソードと、スイッチ素子５１２のドレインとが接続されている。
電源５２３の一端（図１の例では、－端子）と、半波整流ダイオード５１３のカソードと、半波整流ダイオード５１４のアノードとが接続されている。
電源５２３の他端（図１の例では、＋端子）と、１次巻線５４１の一端とが接続されている。
１次巻線５４１の他端と、スイッチ素子５１１のドレインと、スイッチ素子５１２のソースとが接続されている。
【0139】
スイッチ素子５４５のドレインと、ダイオード５４４のカソードとが接続されている。
巻線５４２の一端と、ダイオード５４４のアノードと、スイッチ素子５４９のソースとが接続されている。
巻線５４２の他端と、３次巻線５４３の一端と、ダイオード５４６のカソードと、ダイオード５５０のアノードとが接続されている。
３次巻線５４３の他端と、コンデンサ５４７の他端と、コンデンサ５５１の一端とが接続されている。
スイッチ素子５４９のドレインと、ダイオード５４８のカソードとが接続されている。
コンデンサ５５１の他端と、ダイオード５５０のカソードと、ダイオード５４８のアノードとが接続されている。
巻線５４２の一端と、ダイオード５４４のアノードと、スイッチ素子５４９のソースとが接続されている。
巻線５４２の他端と、３次巻線５４３の一端と、ダイオード５４６のカソードと、ダイオード５５０のアノードとが接続されている。
３次巻線５４３の他端と、コンデンサ５４７の他端と、コンデンサ５５１の一端とが接続されている。
スイッチ素子５４９のドレインと、ダイオード５４８のカソードとが接続されている。
コンデンサ５５１の他端と、ダイオード５５０のカソードと、ダイオード５４８のアノードとが接続されている。
【0140】
【0141】
＜図１５の例に係る電力変換装置＞
図１５は、実施形態に係るＺＶＳアシスト回路を備えた電力変換装置５０２の回路構成の一例を示す図である。
なお、図１５の例は、トーテムポールＰＦＣへの応用回路例である。
図１５の例では、制御回路の図示を省略している。
図１５は、実施形態に係るＺＶＳアシスト回路を備えた電力変換装置５０２の回路構成の一例を示す図である。
なお、図１５の例は、トーテムポールＰＦＣへの応用回路例である。
図１５の例では、制御回路の図示を省略している。
【0142】
電力変換装置５０２は、メイン回路と、ＺＶＳアシスト回路と、を備える。
メイン回路は、図１４の例に係るメイン回路と同様であり、メイン回路の回路素子を同じ符号を用いて図示してある。
また、１次巻線５４１および方向Ｐ１についても、図１４の例と同様であり、同じ符号を用いて図示してある。
また、図１５には、図１４に示されるのと同様な電源５２３を示してある。
メイン回路は、図１４の例に係るメイン回路と同様であり、メイン回路の回路素子を同じ符号を用いて図示してある。
また、１次巻線５４１および方向Ｐ１についても、図１４の例と同様であり、同じ符号を用いて図示してある。
また、図１５には、図１４に示されるのと同様な電源５２３を示してある。
【0143】
ＺＶＳアシスト回路は、カップルドインダクタの１次巻線５４１（Ｎｐ）と巻線５７２（Ｎｃ）および３次巻線５７３（Ｎｔ）と巻線５７４および３次巻線５７５と、ダイオード５７６（Ｄｓ１＋）と、ＭＯＳ型ＦＥＴからなるスイッチ素子５７７（Ｑｓｕｂ＋）と、サイリスタ５７８（ＳＣＲ＋）と、補助コンデンサであるコンデンサ５７９（Ｃｓ）と、を備える。
また、ＺＶＳアシスト回路は、ダイオード５８０（Ｄｓ１－）と、ＭＯＳ型ＦＥＴからなるスイッチ素子５８１（Ｑｓｕｂ－）と、サイリスタ５８２（ＳＣＲ－）と、を備える。
ここで、カップルドインダクタの１次巻線５４１（Ｎｐ）は、ＺＶＳアシスト回路には含まれないと捉えられてもよい。
巻線５７２と３次巻線５７３とで２次巻線（Ｎｓ＝Ｎｃ＋Ｎｔ）が構成されている。
巻線５７４と３次巻線５７５とで２次巻線（Ｎｓ＝Ｎｃ＋Ｎｔ）が構成されている。
コンデンサ５７９は、３次巻線５７３と３次巻線５７５とで共用されている。
また、ＺＶＳアシスト回路は、ダイオード５８０（Ｄｓ１－）と、ＭＯＳ型ＦＥＴからなるスイッチ素子５８１（Ｑｓｕｂ－）と、サイリスタ５８２（ＳＣＲ－）と、を備える。
ここで、カップルドインダクタの１次巻線５４１（Ｎｐ）は、ＺＶＳアシスト回路には含まれないと捉えられてもよい。
巻線５７２と３次巻線５７３とで２次巻線（Ｎｓ＝Ｎｃ＋Ｎｔ）が構成されている。
巻線５７４と３次巻線５７５とで２次巻線（Ｎｓ＝Ｎｃ＋Ｎｔ）が構成されている。
コンデンサ５７９は、３次巻線５７３と３次巻線５７５とで共用されている。
【0144】
ここで、１次巻線５４１、巻線５７２（Ｎｃ）および３次巻線５７３、ダイオード５７６と、スイッチ素子５７７、サイリスタ５７８、コンデンサ５７９からなる回路部は、図４に示されるＺＶＳアシスト回路Ａ４と比べて、図４に示されるダイオード５３の代わりに、サイリスタ５７８を備えている点を除いて、同様である。なお、図１５の例では、図４の例と比べて、当該回路部の回路構成を図面において左右逆（巻線５７２および３次巻線５７３の極性を左右逆）に示してある。
【0145】
また、１次巻線５４１、巻線５７４（Ｎｃ）および３次巻線５７５、ダイオード５８０と、スイッチ素子５８１、サイリスタ５８２、コンデンサ５７９からなる回路部は、図４に示されるＺＶＳアシスト回路Ａ４と比べて、図４に示されるダイオード５３の代わりに、サイリスタ５８２を備えている点を除いて、同様である。
【0146】
図１５の例に係る電力変換装置５０２では、ローサイドドライブのみで実現されており、電流の極性に応じて、サイリスタ５７８およびサイリスタ５８２の駆動が制御される。
【0147】
＜図１６の例に係る電力変換装置＞
図１６は、実施形態に係るＺＶＳアシスト回路を備えた電力変換装置５０３の回路構成の一例を示す図である。
なお、図１６の例は、トーテムポールＰＦＣへの応用回路例である。
図１６の例では、制御回路の図示を省略している。
図１６は、実施形態に係るＺＶＳアシスト回路を備えた電力変換装置５０３の回路構成の一例を示す図である。
なお、図１６の例は、トーテムポールＰＦＣへの応用回路例である。
図１６の例では、制御回路の図示を省略している。
【0148】
電力変換装置５０３は、メイン回路と、ＺＶＳアシスト回路と、を備える。
メイン回路は、図１４の例に係るメイン回路と同様であり、メイン回路の回路素子を同じ符号を用いて図示してある。
また、１次巻線５４１および方向Ｐ１についても、図１４の例と同様であり、同じ符号を用いて図示してある。
また、図１６には、図１４に示されるのと同様な電源５２３を示してある。
メイン回路は、図１４の例に係るメイン回路と同様であり、メイン回路の回路素子を同じ符号を用いて図示してある。
また、１次巻線５４１および方向Ｐ１についても、図１４の例と同様であり、同じ符号を用いて図示してある。
また、図１６には、図１４に示されるのと同様な電源５２３を示してある。
【0149】
ＺＶＳアシスト回路は、図１５の例に係るＺＶＳアシスト回路と比べて、図１５に示されるサイリスタ５７８、５８２の代わりにダイオード５９２、５９３を備えている点と、スイッチ素子であるＦＥＴ５９１を備えている点を除いて、同様であり、同じ符号を用いて図示してある。
ＦＥＴ５９１は、第１出力端子Ｔ６１とコンデンサ５７９との間に備えられている。
ＦＥＴ５９１のソースは、第１出力端子Ｔ６１と接続されている。ＦＥＴ５９１のドレインは、コンデンサ５７９の一端と接続されている。
ＦＥＴ５９１は、スイッチ素子５７７（Ｑｓｕｂ＋）とスイッチ素子５８１（Ｑｓｕｂ－）のオアドライブスイッチとなっている。
ＦＥＴ５９１は、第１出力端子Ｔ６１とコンデンサ５７９との間に備えられている。
ＦＥＴ５９１のソースは、第１出力端子Ｔ６１と接続されている。ＦＥＴ５９１のドレインは、コンデンサ５７９の一端と接続されている。
ＦＥＴ５９１は、スイッチ素子５７７（Ｑｓｕｂ＋）とスイッチ素子５８１（Ｑｓｕｂ－）のオアドライブスイッチとなっている。
【0150】
【0151】
図１７は、実施形態に係るＺＶＳアシスト回路を備えた交流コンバータからなる電力変換装置５０２、５０３における波形の例を示す図である。
電力変換装置５０２では、制御部により行われる制御によって、スイッチ素子５７７（Ｑｓｕｂ＋）のオン／オフと、スイッチ素子５８１（Ｑｓｕｂ－）のオン／オフと、サイリスタ５７８（ＳＣＲ＋）のオン／オフと、サイリスタ５８２（ＳＣＲ－）のオン／オフが切り替えられる。
電力変換装置５０３では、制御部により行われる制御によって、スイッチ素子５７７（Ｑｓｕｂ＋）のオン／オフと、スイッチ素子５８１（Ｑｓｕｂ－）のオン／オフと、ＦＥＴ５９１のオン／オフが切り替えられる。
電力変換装置５０２では、制御部により行われる制御によって、スイッチ素子５７７（Ｑｓｕｂ＋）のオン／オフと、スイッチ素子５８１（Ｑｓｕｂ－）のオン／オフと、サイリスタ５７８（ＳＣＲ＋）のオン／オフと、サイリスタ５８２（ＳＣＲ－）のオン／オフが切り替えられる。
電力変換装置５０３では、制御部により行われる制御によって、スイッチ素子５７７（Ｑｓｕｂ＋）のオン／オフと、スイッチ素子５８１（Ｑｓｕｂ－）のオン／オフと、ＦＥＴ５９１のオン／オフが切り替えられる。
【0152】
図１７に示されるグラフでは、横軸は時間（ｔ）を表しており、縦軸はそれぞれの波形のレベルを表している。
図１７（Ａ）には、ＦＥＴ５９１のオン（ＯＮ）とオフ（ＯＦＦ）を表す波形２１１１を示してある。
図１７（Ｂ）には、サイリスタ５８２（ＳＣＲ－）のオン（ＯＮ）とオフ（ＯＦＦ）を表す波形２１１２を示してある。
図１７（Ｃ）には、サイリスタ５７８（ＳＣＲ＋）のオン（ＯＮ）とオフ（ＯＦＦ）を表す波形２１１３を示してある。
図１７（Ａ）には、ＦＥＴ５９１のオン（ＯＮ）とオフ（ＯＦＦ）を表す波形２１１１を示してある。
図１７（Ｂ）には、サイリスタ５８２（ＳＣＲ－）のオン（ＯＮ）とオフ（ＯＦＦ）を表す波形２１１２を示してある。
図１７（Ｃ）には、サイリスタ５７８（ＳＣＲ＋）のオン（ＯＮ）とオフ（ＯＦＦ）を表す波形２１１３を示してある。
【0153】
図１７（Ｄ）には、スイッチ素子５８１（Ｑｓｕｂ－）のオン（ＯＮ）とオフ（ＯＦＦ）を表す波形２１１４を示してある。
図１７（Ｅ）には、スイッチ素子５７７（Ｑｓｕｂ＋）のオン（ＯＮ）とオフ（ＯＦＦ）を表す波形２１１５を示してある。
図１７（Ｆ）には、電源５２３の電圧（Ｖｉ）を表す波形２１１６、および、電源５２３からの電流（Ｉｉｎ）を表す波形２１１７を示してある。
図１７（Ｅ）には、スイッチ素子５７７（Ｑｓｕｂ＋）のオン（ＯＮ）とオフ（ＯＦＦ）を表す波形２１１５を示してある。
図１７（Ｆ）には、電源５２３の電圧（Ｖｉ）を表す波形２１１６、および、電源５２３からの電流（Ｉｉｎ）を表す波形２１１７を示してある。
【0154】
なお、図１４～図１６の例において、メイン回路の半波整流ダイオード５１３および半波整流ダイオード５１４のそれぞれをＭＯＳ型ＦＥＴなどのスイッチ素子に置き換えてもよく、この場合、双方向のコンバータが実現される。
【0155】
ここで、図１４～図１７の例では、ＺＶＳアシスト回路をブーストコンバータに適用した場合を示したが、ＺＶＳアシスト回路は、バックコンバータ、バック－ブーストコンバータ、あるいは、フライバックコンバータに適用されてもよい。
【0156】
なお、トーテムポールＰＦＣにおいて半波整流ダイオード（図１４～図１６の例では、半波整流ダイオード５１３、５１４に相当する）が逆電流でオフして、本共振動作の妨げになる場合、半波整流ダイオード（図１４～図１６の例では、半波整流ダイオード５１３、５１４に相当する）と並列に容量成分を接続することで、共振動作への干渉を防ぐことができる。または、半波整流ダイオード（図１４～図１６の例では、半波整流ダイオード５１３、５１４に相当する）に逆電流を流せるように、図１４～図１６の例における半波整流ダイオード５１３、５１４をＦＥＴなどのスイッチ素子に置き換えることでも共振動作への干渉を防止することができる。
【0157】
（ＺＶＳアシスト回路の制御部（駆動回路）の構成例）
図１８～図２０を参照して、ＺＶＳアシスト回路（ＺＶＳ共振アシスト回路）の制御部（駆動回路）の構成例を説明する。
図１８～図２０では、電力変換装置がブースト（昇圧型）コンバータから構成される場合を示す。
図１８～図２０を参照して、ＺＶＳアシスト回路（ＺＶＳ共振アシスト回路）の制御部（駆動回路）の構成例を説明する。
図１８～図２０では、電力変換装置がブースト（昇圧型）コンバータから構成される場合を示す。
【0158】
＜図１８の例に係るＺＶＳアシスト回路の制御部＞
図１８は、実施形態に係るＺＶＳアシスト回路の制御部（駆動回路）の構成例を示す図である。
図１８には、図４に示される電力変換装置４と同様な構成を有するとともに、制御部を備えた電力変換装置６０１を示してある。図１８の例では、図４に示されるのと同様な回路部については同じ符号を用いて示してある。
図１８には、電源２３を示してある。
なお、第１出力端子Ｔ１は、グラウンド端子Ｇ１と接続されている。
図１８は、実施形態に係るＺＶＳアシスト回路の制御部（駆動回路）の構成例を示す図である。
図１８には、図４に示される電力変換装置４と同様な構成を有するとともに、制御部を備えた電力変換装置６０１を示してある。図１８の例では、図４に示されるのと同様な回路部については同じ符号を用いて示してある。
図１８には、電源２３を示してある。
なお、第１出力端子Ｔ１は、グラウンド端子Ｇ１と接続されている。
【0159】
制御部は、補助巻線６１１と、演算器６１２と、比較器６１３と、ＡＮＤ６１４と、ＡＮＤ６１５と、オンディレイ回路６１６と、ＯＲ６１７と、を備える。
ＡＮＤ６１４は、イネーブル（Ｅｎａｂｌｅ）信号とＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）信号とを入力し、これらの論理結果をスイッチ素子３５（Ｑｓｕｂ）のゲートに出力する。
一般に、オンディレイ回路は立ち上がりエッジのみを遅延させ、オフディレイ回路は立ち下がりエッジのみを遅延させる。
ＡＮＤ６１４は、イネーブル（Ｅｎａｂｌｅ）信号とＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）信号とを入力し、これらの論理結果をスイッチ素子３５（Ｑｓｕｂ）のゲートに出力する。
一般に、オンディレイ回路は立ち上がりエッジのみを遅延させ、オフディレイ回路は立ち下がりエッジのみを遅延させる。
【0160】
ここで、本実施形態では、制御ＩＣ（図示を省略）が、イネーブル信号およびＰＷＭ信号を出力する。
イネーブル信号は、ＺＶＳアシストの有無を制御する信号である。例えば、イネーブル信号を用いて、条件によってＺＶＳアシスト動作を停止し、無効電流損失低減機能と、スイッチ素子３５（Ｑｓｕｂ）へのサージ電圧を防止する機能を付加することが可能である。
イネーブル信号は、ＺＶＳアシストの有無を制御する信号である。例えば、イネーブル信号を用いて、条件によってＺＶＳアシスト動作を停止し、無効電流損失低減機能と、スイッチ素子３５（Ｑｓｕｂ）へのサージ電圧を防止する機能を付加することが可能である。
【0161】
補助巻線６１１の一端は第１出力端子Ｔ１と接続され、補助巻線６１１の他端は比較器６１３の＋入力端と接続される。
なお、補助巻線６１１と比較器６１３の＋入力端との間に、補助巻線６１１から比較器６１３への方向が順方向となるダイオード６２１が設けられてもよく、あるいは、設けられなくてもよい。
なお、補助巻線６１１と比較器６１３の＋入力端との間に、補助巻線６１１から比較器６１３への方向が順方向となるダイオード６２１が設けられてもよく、あるいは、設けられなくてもよい。
【0162】
演算器６１２は、コンデンサ３７の他端と接続されており、コンデンサ３７の両端にかかる電圧をＫ倍にして比較器６１３の－入力端に出力する。
比較器６１３は、＋入力端および－入力端の入力に応じた値をＡＮＤ６１５に出力する。具体的には、比較器６１３は、＋入力端の入力が－入力端の入力よりも大きい場合には１値を出力し、＋入力端の入力が－入力端の入力よりも小さい場合には０値を出力する。
比較器６１３は、＋入力端および－入力端の入力に応じた値をＡＮＤ６１５に出力する。具体的には、比較器６１３は、＋入力端の入力が－入力端の入力よりも大きい場合には１値を出力し、＋入力端の入力が－入力端の入力よりも小さい場合には０値を出力する。
【0163】
ＡＮＤ６１５は、ＰＷＭ信号および比較器６１３からの出力を入力し、これらの論理結果をＯＲ６１７に出力する。
オンディレイ回路６１６は、ＰＷＭ信号を遅延させてＯＲ６１７に出力する。
ＯＲ６１７は、ＡＮＤ６１５からの出力およびオンディレイ回路６１６からの出力を入力し、これらの論理結果をスイッチ素子１１（Ｑｍａｉｎ）のゲートに出力する。
オンディレイ回路６１６は、ＰＷＭ信号を遅延させてＯＲ６１７に出力する。
ＯＲ６１７は、ＡＮＤ６１５からの出力およびオンディレイ回路６１６からの出力を入力し、これらの論理結果をスイッチ素子１１（Ｑｍａｉｎ）のゲートに出力する。
【0164】
ここで、演算器６１２によって乗算される値（本例では、Ｋ倍）は、例えば、リーケージインダクタ（および、追加インダクタが備えられる場合には追加インダクタ）により求まり、当該値とコンデンサ３７の両端にかかる電圧から比較器６１３の閾値（－入力端の値）が求まる。
具体例として、リーケージインダクタ（Ｌｋ）のみでタップドインダクタを構成する場合の理論値は、Ｋ＝１／２が基本となる。ただし、リーケージインダクタンス比が１次巻線と２次巻線とで不平衡な場合は、それに対応してＫが調整される。
タップドインダクタのリーケージインダクタ（Ｌｋ）のみで共振アシストする場合、コンデンサ３７（Ｃｓ）の電圧の１／２と、３次巻線５２（Ｎｔ）または補助巻線６１１（Ｎｔ’）の電圧との比較により、スイッチ素子１１（Ｑｍａｉｎ）のオンのタイミングを決定することができる。
具体例として、リーケージインダクタ（Ｌｋ）のみでタップドインダクタを構成する場合の理論値は、Ｋ＝１／２が基本となる。ただし、リーケージインダクタンス比が１次巻線と２次巻線とで不平衡な場合は、それに対応してＫが調整される。
タップドインダクタのリーケージインダクタ（Ｌｋ）のみで共振アシストする場合、コンデンサ３７（Ｃｓ）の電圧の１／２と、３次巻線５２（Ｎｔ）または補助巻線６１１（Ｎｔ’）の電圧との比較により、スイッチ素子１１（Ｑｍａｉｎ）のオンのタイミングを決定することができる。
【0165】
また、追加インダクタ（Ｌａｄｄ）がある場合には、Ｋを調整する必要があり、Ｋ＝１／２±αとなる。αは調整値である。
追加インダクタ（Ｌａｄｄ）を用いる場合には、比較するコンデンサ３７（Ｃｓ）の電圧の係数Ｋを変化させる。
追加インダクタ（Ｌａｄｄ）を用いる場合には、比較するコンデンサ３７（Ｃｓ）の電圧の係数Ｋを変化させる。
【0166】
なお、補助巻線６１１（Ｎｔ’）の巻き数をＮｔ／Ｋとし、コンデンサ３７（Ｃｓ）の電圧と比較しても同じ動作が実現される。
【0167】
＜図１９の例に係るＺＶＳアシスト回路の制御部＞
図１９は、実施形態に係るＺＶＳアシスト回路の制御部（駆動回路）の構成例を示す図である。
図１９には、図４に示される電力変換装置４と同様な構成を有するとともに、制御部を備えた電力変換装置６０２を示してある。図１９の例では、図４に示されるのと同様な回路部については同じ符号を用いて示してある。
図１９には、電源２３を示してある。
なお、第１出力端子Ｔ１は、グラウンド端子Ｇ１と接続されている。
図１９は、実施形態に係るＺＶＳアシスト回路の制御部（駆動回路）の構成例を示す図である。
図１９には、図４に示される電力変換装置４と同様な構成を有するとともに、制御部を備えた電力変換装置６０２を示してある。図１９の例では、図４に示されるのと同様な回路部については同じ符号を用いて示してある。
図１９には、電源２３を示してある。
なお、第１出力端子Ｔ１は、グラウンド端子Ｇ１と接続されている。
【0168】
制御部は、ダイオード６５１と、コンデンサ６５２と、演算器６４２と、比較器６４３と、ＡＮＤ６４４と、ＡＮＤ６４５と、オンディレイ回路６４６と、ＯＲ６４７と、を備える。
ここで、図１９に示される制御部の構成は、図１８に示される制御部の構成と比べて、比較器６４３の入力側の構成が異なっており、他の点については同様である。
ここで、図１９に示される制御部の構成は、図１８に示される制御部の構成と比べて、比較器６４３の入力側の構成が異なっており、他の点については同様である。
【0169】
ダイオード６５１のアノードと、比較器６４３の－入力端と、ダイオード５３のカソードとが接続されている。
なお、ダイオード５３のカソードと比較器６４３の－入力端との間に、ダイオード５３から比較器６４３への方向が順方向となるダイオード６６１が設けられてもよく、あるいは、設けられなくてもよい。
なお、ダイオード５３のカソードと比較器６４３の－入力端との間に、ダイオード５３から比較器６４３への方向が順方向となるダイオード６６１が設けられてもよく、あるいは、設けられなくてもよい。
【0170】
演算器６４２の１つの入力端と、コンデンサ３７（Ｃｓ）の他端とが接続されている。
演算器６４２の他の１つの入力端と、ダイオード６５１のカソードとが接続されている。
コンデンサ６５２の一端と、グラウンド端子Ｇ１とが接続されている。
コンデンサ６５２の他端と、ダイオード６５１のカソードとが接続されている。
演算器６４２の出力端と、比較器６４３の＋入力端とが接続されている。
演算器６４２の他の１つの入力端と、ダイオード６５１のカソードとが接続されている。
コンデンサ６５２の一端と、グラウンド端子Ｇ１とが接続されている。
コンデンサ６５２の他端と、ダイオード６５１のカソードとが接続されている。
演算器６４２の出力端と、比較器６４３の＋入力端とが接続されている。
【0171】
図１９の例では、３次巻線（Ｎｔ）または補助巻線（Ｎｔ’）を使用しない例である。
演算器６４２の関数ｆ（ｎ）は、コンデンサ３７（Ｃｓ）の電圧（そこから得られる入力電圧Ｖｉ）と、ダイオード５３（Ｄｓ２）の電圧から得られる出力電圧（Ｖｏ）のｎ倍の電圧を用いて、出力値を得る。
比較器６４３は、演算器６４２の出力と、ダイオード５３（Ｄｓ２）の電圧とを比較して、スイッチ素子１１（Ｑｍａｉｎ）を制御するための信号を生成する。
演算器６４２の関数ｆ（ｎ）は、コンデンサ３７（Ｃｓ）の電圧（そこから得られる入力電圧Ｖｉ）と、ダイオード５３（Ｄｓ２）の電圧から得られる出力電圧（Ｖｏ）のｎ倍の電圧を用いて、出力値を得る。
比較器６４３は、演算器６４２の出力と、ダイオード５３（Ｄｓ２）の電圧とを比較して、スイッチ素子１１（Ｑｍａｉｎ）を制御するための信号を生成する。
【0172】
＜図２０の例に係るＺＶＳアシスト回路の制御部＞
図２０は、実施形態に係るＺＶＳアシスト回路の制御部（駆動回路）の構成例を示す図である。
図２０には、図２に示される電力変換装置２と同様な構成を有するとともに、制御部を備えた電力変換装置６０３を示してある。図２０の例では、図２に示されるのと同様な回路部については同じ符号を用いて示してある。
図２０には、電源２３を示してある。
なお、第１出力端子Ｔ１は、グラウンド端子Ｇ１と接続されている。
図２０は、実施形態に係るＺＶＳアシスト回路の制御部（駆動回路）の構成例を示す図である。
図２０には、図２に示される電力変換装置２と同様な構成を有するとともに、制御部を備えた電力変換装置６０３を示してある。図２０の例では、図２に示されるのと同様な回路部については同じ符号を用いて示してある。
図２０には、電源２３を示してある。
なお、第１出力端子Ｔ１は、グラウンド端子Ｇ１と接続されている。
【0173】
制御部は、演算器６８２と、比較器６８３と、ＡＮＤ６８４と、ＡＮＤ６８５と、オンディレイ回路６８６と、ＯＲ６８７と、を備える。
ここで、図２０に示される制御部の構成は、図１８に示される制御部の構成と比べて、比較器６８３の入力側の構成が異なっており、他の点については同様である。
ここで、図２０に示される制御部の構成は、図１８に示される制御部の構成と比べて、比較器６８３の入力側の構成が異なっており、他の点については同様である。
【0174】
ダイオード３６（Ｄｓ２）のアノードと、比較器６８３の＋入力端とが接続されている。
なお、ダイオード３６（Ｄｓ２）のアノードと比較器６８３の＋入力端との間に、ダイオード３６（Ｄｓ２）のアノードから比較器６８３への方向が順方向となるダイオード６９１が設けられてもよく、あるいは、設けられなくてもよい。
なお、ダイオード３６（Ｄｓ２）のアノードと比較器６８３の＋入力端との間に、ダイオード３６（Ｄｓ２）のアノードから比較器６８３への方向が順方向となるダイオード６９１が設けられてもよく、あるいは、設けられなくてもよい。
【0175】
演算器６８２は、コンデンサ３７の他端およびダイオード３６（Ｄｓ２）のカソードと接続されており、コンデンサ３７の両端にかかる電圧をＫ倍にして比較器６８３の－入力端に出力する。
【0176】
図２０の例では、３次巻線３３（Ｎｔ）を別巻線として、補助巻線（Ｎｔ’）を使用しない例である。
【0177】
なお、図１８～図２０の例において、オンディレイ回路６１６、６４６、６８６が備えられない構成が用いられてもよい。
図１８～図２０の例では、過渡動作においてスイッチ素子３５（Ｑｓｕｂ）がオンしないケースが存在するため、オンディレイ回路６１６、６４６、６８６によって、規定デッドタイム（ｔｄｅａｄ）経過後に強制的にオンさせている。
図１８～図２０の例では、過渡動作においてスイッチ素子３５（Ｑｓｕｂ）がオンしないケースが存在するため、オンディレイ回路６１６、６４６、６８６によって、規定デッドタイム（ｔｄｅａｄ）経過後に強制的にオンさせている。
【0178】
ここで、図１８～図２０の例では、ＺＶＳアシスト回路をブーストコンバータに適用した場合を示したが、ＺＶＳアシスト回路は、バックコンバータ、バック－ブーストコンバータ、あるいは、フライバックコンバータに適用されてもよい。
【0179】
ここで、図１８～図２０の例では、直流の電源２３が用いられる場合を示したが、他の構成例として、この電源は、脈流を含んだ全波整流電圧あるいは半波整流電圧でもよく、一般的な力率改善回路（ＰＦＣ）にも適用が可能である。
【0180】
【0181】
＜図２１の例に係る電力変換装置＞
図２１（Ａ）は、実施形態に係る準ＺＶＳアシスト回路を備えた電力変換装置１００１の回路構成の一例を示す図である。
図２１（Ａ）では、電力変換装置がブースト（昇圧型）コンバータから構成される場合を示す。
図２１（Ａ）の例では、制御回路の図示を省略している。
図２１（Ａ）は、実施形態に係る準ＺＶＳアシスト回路を備えた電力変換装置１００１の回路構成の一例を示す図である。
図２１（Ａ）では、電力変換装置がブースト（昇圧型）コンバータから構成される場合を示す。
図２１（Ａ）の例では、制御回路の図示を省略している。
【0182】
電力変換装置１００１は、メイン回路と、準ＺＶＳアシスト回路と、を備える。
メイン回路は、図１の例に係るメイン回路と同様であり、カップルドインダクタの１次巻線１１３１（Ｎｐ）以外は、メイン回路の回路素子を同じ符号を用いて図示してある。
また、図２１（Ａ）には、図１に示されるのと同様な電源２１（Ｖｉ）を示してある。
メイン回路は、図１の例に係るメイン回路と同様であり、カップルドインダクタの１次巻線１１３１（Ｎｐ）以外は、メイン回路の回路素子を同じ符号を用いて図示してある。
また、図２１（Ａ）には、図１に示されるのと同様な電源２１（Ｖｉ）を示してある。
【0183】
準ＺＶＳアシスト回路は、カップルドインダクタの１次巻線１１３１（Ｎｐ）と２次巻線１１３２（Ｎｓ）と、ダイオード１１３３（Ｄｓ１）と、ＭＯＳ型ＦＥＴからなるスイッチ素子１１３４（Ｑｓｕｂ）と、を備える。
ここで、カップルドインダクタの１次巻線１１３１（Ｎｐ）は、準ＺＶＳアシスト回路には含まれないと捉えられてもよい。
ここで、カップルドインダクタの１次巻線１１３１（Ｎｐ）は、準ＺＶＳアシスト回路には含まれないと捉えられてもよい。
【0184】
第１出力端子Ｔ１と、２次巻線１１３２の一端と、スイッチ素子１１３４のソースとが接続されている。
２次巻線１１３２の他端と、ダイオード１１３３のアノードとが接続されている。
ダイオード１１３３のカソードと、スイッチ素子１１３４のドレインとが接続されている。
２次巻線１１３２の他端と、ダイオード１１３３のアノードとが接続されている。
ダイオード１１３３のカソードと、スイッチ素子１１３４のドレインとが接続されている。
【0185】
ここで、図２１（Ａ）に示される準ＺＶＳアシスト回路の構成は、図１に示されるＺＶＳアシスト回路Ａ１と比べて、３次巻線３３（Ｎｔ）と、ダイオード３６（Ｄｓ２）と、コンデンサ３７（Ｃｓ）が備えられていない。
【0186】
ここで、電力変換装置１００１では、準ＺＶＳ条件を満足する入出力電圧比は（式５）で表される。（式５）において、Ｖｏはメイン回路の出力電圧（第１出力端子Ｔ１と第２出力端子Ｔ２との間にかかる電圧）を表しており、Ｖｉは電源２１の電圧を表している。
【0187】
【数5】
【0188】
準ＺＶＳアシスト回路では、ＶｏおよびＶｉがＺＶＳ条件を満足していない場合にも適用可能である。
例えば、Ｎｔ／Ｎｓ≦０でもＺＶＳ条件を満足する場合、補助コンデンサ（Ｃｓ）およびダイオード（Ｄｓ２）を削除した構成（準ＺＶＳアシスト回路）にすることが可能である。
準ＺＶＳアシスト回路では、ＺＶＳではなく、Ｖａｌｌｅｙスイッチングとなり、スイッチ素子１１（Ｑｍａｉｎ）のターンオン時に寄生容量損失は生じるが、ソフトリカバリー効果とソフトスイッチング効果は得られるため、低損失である。
例えば、Ｎｔ／Ｎｓ≦０でもＺＶＳ条件を満足する場合、補助コンデンサ（Ｃｓ）およびダイオード（Ｄｓ２）を削除した構成（準ＺＶＳアシスト回路）にすることが可能である。
準ＺＶＳアシスト回路では、ＺＶＳではなく、Ｖａｌｌｅｙスイッチングとなり、スイッチ素子１１（Ｑｍａｉｎ）のターンオン時に寄生容量損失は生じるが、ソフトリカバリー効果とソフトスイッチング効果は得られるため、低損失である。
【0189】
図２１（Ｂ）は、図２１（Ａ）に示される準ＺＶＳアシスト回路の他の構成例である。
図２１（Ｂ）に示される準ＺＶＳアシスト回路は、カップルドインダクタの１次巻線１１３１ａ（Ｎｐ）と２次巻線１１３２ａ（Ｎｓ）と、ダイオード１１３３ａ（Ｄｓ１）と、ＭＯＳ型ＦＥＴからなるスイッチ素子１１３４ａ（Ｑｓｕｂ）と、を備える。
ここで、カップルドインダクタの１次巻線１１３１ａ（Ｎｐ）は、準ＺＶＳアシスト回路には含まれないと捉えられてもよい。
図２１（Ｂ）に示される準ＺＶＳアシスト回路では、図２１（Ａ）の例と比べて、回路素子の接続の仕方が異なっており、ダイオード１１３３ａ（Ｄｓ１）の配置が異なっている。
図２１（Ｂ）の例のようにダイオード１１３３ａ（Ｄｓ１）の位置が変わっても図２１（Ａ）の例と等価である。
図２１（Ｂ）に示される準ＺＶＳアシスト回路は、カップルドインダクタの１次巻線１１３１ａ（Ｎｐ）と２次巻線１１３２ａ（Ｎｓ）と、ダイオード１１３３ａ（Ｄｓ１）と、ＭＯＳ型ＦＥＴからなるスイッチ素子１１３４ａ（Ｑｓｕｂ）と、を備える。
ここで、カップルドインダクタの１次巻線１１３１ａ（Ｎｐ）は、準ＺＶＳアシスト回路には含まれないと捉えられてもよい。
図２１（Ｂ）に示される準ＺＶＳアシスト回路では、図２１（Ａ）の例と比べて、回路素子の接続の仕方が異なっており、ダイオード１１３３ａ（Ｄｓ１）の配置が異なっている。
図２１（Ｂ）の例のようにダイオード１１３３ａ（Ｄｓ１）の位置が変わっても図２１（Ａ）の例と等価である。
【0190】
図２１（Ｃ）は、図２１（Ａ）に示される準ＺＶＳアシスト回路の他の構成例である。
図２１（Ｃ）に示される準ＺＶＳアシスト回路は、カップルドインダクタの１次巻線１１３１ｂ（Ｎｐ）と２次巻線１１３２ｂ（Ｎｓ）と、ダイオード１１３３ｂ（Ｄｓ１）と、ＭＯＳ型ＦＥＴからなるスイッチ素子１１３４ｂ（Ｑｓｕｂ）と、を備える。
ここで、カップルドインダクタの１次巻線１１３１ｂ（Ｎｐ）は、準ＺＶＳアシスト回路には含まれないと捉えられてもよい。
図２１（Ｃ）に示される準ＺＶＳアシスト回路では、図２１（Ａ）の例と比べて、回路素子の接続の仕方が異なっており、ダイオード１１３３ｂ（Ｄｓ１）の配置が異なっている。図２１（Ｃ）の例では、２次巻線１１３２ｂの一端にスイッチ素子１１３４ｂのドレインが接続され、２次巻線１１３２ｂの他端にダイオード１１３３ｂのカソードが接続され、スイッチ素子１１３４ｂのソースおよびダイオード１１３３ｂのアノードが第１出力端子Ｔ１と接続される。
図２１（Ｃ）の例のようにダイオード１１３３ｂ（Ｄｓ１）の位置が変わっても図２１（Ａ）の例と等価である。
図２１（Ｃ）に示される準ＺＶＳアシスト回路は、カップルドインダクタの１次巻線１１３１ｂ（Ｎｐ）と２次巻線１１３２ｂ（Ｎｓ）と、ダイオード１１３３ｂ（Ｄｓ１）と、ＭＯＳ型ＦＥＴからなるスイッチ素子１１３４ｂ（Ｑｓｕｂ）と、を備える。
ここで、カップルドインダクタの１次巻線１１３１ｂ（Ｎｐ）は、準ＺＶＳアシスト回路には含まれないと捉えられてもよい。
図２１（Ｃ）に示される準ＺＶＳアシスト回路では、図２１（Ａ）の例と比べて、回路素子の接続の仕方が異なっており、ダイオード１１３３ｂ（Ｄｓ１）の配置が異なっている。図２１（Ｃ）の例では、２次巻線１１３２ｂの一端にスイッチ素子１１３４ｂのドレインが接続され、２次巻線１１３２ｂの他端にダイオード１１３３ｂのカソードが接続され、スイッチ素子１１３４ｂのソースおよびダイオード１１３３ｂのアノードが第１出力端子Ｔ１と接続される。
図２１（Ｃ）の例のようにダイオード１１３３ｂ（Ｄｓ１）の位置が変わっても図２１（Ａ）の例と等価である。
【0191】
また、本実施形態に係る電力変換装置１００１では、整流素子としてダイオードが用いられる場合を示したが、他の整流素子が用いられてもよい。
例えば、メインのダイオード１２（Ｄｍ）の代わりに、ＭＯＳ型ＦＥＴなどのスイッチ素子が用いられてもよい。
例えば、メインのダイオード１２（Ｄｍ）の代わりに、ＭＯＳ型ＦＥＴなどのスイッチ素子が用いられてもよい。
【0192】
＜図２２の例に係る電力変換装置＞
図２２は、実施形態に係る準ＺＶＳアシスト回路を備えた電力変換装置１００２の回路構成の一例を示す図である。
図２２では、電力変換装置がバック（降圧型）コンバータから構成される場合を示す。
図２２の例では、制御回路の図示を省略している。
図２２は、実施形態に係る準ＺＶＳアシスト回路を備えた電力変換装置１００２の回路構成の一例を示す図である。
図２２では、電力変換装置がバック（降圧型）コンバータから構成される場合を示す。
図２２の例では、制御回路の図示を省略している。
【0193】
電力変換装置１００２は、メイン回路と、準ＺＶＳアシスト回路と、を備える。
メイン回路は、図８の例に係るメイン回路と同様であり、カップルドインダクタの１次巻線１１５１（Ｎｐ）以外は、メイン回路の回路素子を同じ符号を用いて図示してある。
また、図２２には、図８に示されるのと同様な電源１２１（Ｖｉ）を示してある。
また、図２２には、グラウンド端子Ｇ１を示してある。
メイン回路は、図８の例に係るメイン回路と同様であり、カップルドインダクタの１次巻線１１５１（Ｎｐ）以外は、メイン回路の回路素子を同じ符号を用いて図示してある。
また、図２２には、図８に示されるのと同様な電源１２１（Ｖｉ）を示してある。
また、図２２には、グラウンド端子Ｇ１を示してある。
【0194】
準ＺＶＳアシスト回路は、カップルドインダクタの１次巻線１１５１（Ｎｐ）と２次巻線１１５２（Ｎｓ）と、ダイオード１１５３（Ｄｓ１）と、ＭＯＳ型ＦＥＴからなるスイッチ素子１１５４（Ｑｓｕｂ）と、を備える。
ここで、カップルドインダクタの１次巻線１１５１（Ｎｐ）は、準ＺＶＳアシスト回路には含まれないと捉えられてもよい。
ここで、カップルドインダクタの１次巻線１１５１（Ｎｐ）は、準ＺＶＳアシスト回路には含まれないと捉えられてもよい。
【0195】
第１出力端子Ｔ１１と、２次巻線１１５２の一端と、スイッチ素子１１５４のソースとが接続されている。
２次巻線１１５２の他端と、ダイオード１１５３のアノードとが接続されている。
ダイオード１１５３のカソードと、スイッチ素子１１５４のドレインとが接続されている。
２次巻線１１５２の他端と、ダイオード１１５３のアノードとが接続されている。
ダイオード１１５３のカソードと、スイッチ素子１１５４のドレインとが接続されている。
【0196】
【0197】
ここで、電力変換装置１００２では、準ＺＶＳ条件を満足する入出力電圧比は（式６）で表される。（式６）において、Ｖｏはメイン回路の出力電圧（第１出力端子Ｔ１１と第２出力端子Ｔ１２との間にかかる電圧）を表しており、Ｖｉは電源１２１の電圧を表している。
【0198】
【数6】
【0199】
電力変換装置１００２は、さらにダイオード１１５５を備えている。
ダイオード１１５５のアノードは、ダイオード１１５３のアノードと接続されている。
図２２の例に係る電力変換装置１００２では、ダイオード１１５５のカソードにおいて、電圧源（Ｖｃｃ）を得ることができる。
当該電圧源（Ｖｃｃ）は、任意の用途で使用されてもよく、例えば、スイッチ素子１３２あるいはスイッチ素子１１５４のゲート電圧の制御に使用されてもよい。
ダイオード１１５５のアノードは、ダイオード１１５３のアノードと接続されている。
図２２の例に係る電力変換装置１００２では、ダイオード１１５５のカソードにおいて、電圧源（Ｖｃｃ）を得ることができる。
当該電圧源（Ｖｃｃ）は、任意の用途で使用されてもよく、例えば、スイッチ素子１３２あるいはスイッチ素子１１５４のゲート電圧の制御に使用されてもよい。
【0200】
また、本実施形態に係る電力変換装置１００２では、整流素子としてダイオードが用いられる場合を示したが、他の整流素子が用いられてもよい。
例えば、メインのダイオード１３３（Ｄｍ）の代わりに、ＭＯＳ型ＦＥＴなどのスイッチ素子が用いられてもよい。
例えば、メインのダイオード１３３（Ｄｍ）の代わりに、ＭＯＳ型ＦＥＴなどのスイッチ素子が用いられてもよい。
【0201】
＜図２３の例に係る電力変換装置＞
図２３は、実施形態に係る準ＺＶＳアシスト回路を備えた電力変換装置１００３の回路構成の一例を示す図である。
図２３では、電力変換装置がバックブースト（昇降圧）コンバータから構成される場合を示す。
図２３の例では、制御回路の図示を省略している。
図２３は、実施形態に係る準ＺＶＳアシスト回路を備えた電力変換装置１００３の回路構成の一例を示す図である。
図２３では、電力変換装置がバックブースト（昇降圧）コンバータから構成される場合を示す。
図２３の例では、制御回路の図示を省略している。
【0202】
電力変換装置１００３は、メイン回路と、準ＺＶＳアシスト回路と、を備える。
メイン回路は、図９の例に係るメイン回路と同様であり、カップルドインダクタの１次巻線１１７１（Ｎｐ）以外は、メイン回路の回路素子を同じ符号を用いて図示してある。
また、図２３には、図９に示されるのと同様な電源１７１（Ｖｉ）を示してある。
また、図２３には、グラウンド端子Ｇ１を示してある。
メイン回路は、図９の例に係るメイン回路と同様であり、カップルドインダクタの１次巻線１１７１（Ｎｐ）以外は、メイン回路の回路素子を同じ符号を用いて図示してある。
また、図２３には、図９に示されるのと同様な電源１７１（Ｖｉ）を示してある。
また、図２３には、グラウンド端子Ｇ１を示してある。
【0203】
準ＺＶＳアシスト回路は、カップルドインダクタの１次巻線１１７１（Ｎｐ）と２次巻線１１７２（Ｎｓ）と、ダイオード１１７３（Ｄｓ１）と、ＭＯＳ型ＦＥＴからなるスイッチ素子１１７４（Ｑｓｕｂ）と、を備える。
ここで、カップルドインダクタの１次巻線１１７１（Ｎｐ）は、準ＺＶＳアシスト回路には含まれないと捉えられてもよい。
１次巻線１１７１の配置は、図９の例と同様である。
ここで、カップルドインダクタの１次巻線１１７１（Ｎｐ）は、準ＺＶＳアシスト回路には含まれないと捉えられてもよい。
１次巻線１１７１の配置は、図９の例と同様である。
【0204】
第１出力端子Ｔ２１と、２次巻線１１７２の一端と、スイッチ素子１１７４のソースとが接続されている。
２次巻線１１７２の他端と、ダイオード１１７３のアノードとが接続されている。
ダイオード１１７３のカソードと、スイッチ素子１１７４のドレインとが接続されている。
２次巻線１１７２の他端と、ダイオード１１７３のアノードとが接続されている。
ダイオード１１７３のカソードと、スイッチ素子１１７４のドレインとが接続されている。
【0205】
【0206】
ここで、電力変換装置１００３では、準ＺＶＳ条件を満足する入出力電圧比は（式７）で表される。（式７）において、Ｖｏはメイン回路の出力電圧（第１出力端子Ｔ２１と第２出力端子Ｔ２２との間にかかる電圧）を表しており、Ｖｉは電源１７１の電圧を表している。
【0207】
【数7】
【0208】
電力変換装置１００３は、さらにダイオード１１８１を備えている。
ダイオード１１８１のアノードは、ダイオード１１７３のアノードと接続されている。
図２３の例に係る電力変換装置１００３では、ダイオード１１８１のカソードにおいて、電圧源（Ｖｃｃ）を得ることができる。
当該電圧源（Ｖｃｃ）は、任意の用途で使用されてもよく、例えば、スイッチ素子１８３あるいはスイッチ素子１１７４のゲート電圧の制御に使用されてもよい。
ダイオード１１８１のアノードは、ダイオード１１７３のアノードと接続されている。
図２３の例に係る電力変換装置１００３では、ダイオード１１８１のカソードにおいて、電圧源（Ｖｃｃ）を得ることができる。
当該電圧源（Ｖｃｃ）は、任意の用途で使用されてもよく、例えば、スイッチ素子１８３あるいはスイッチ素子１１７４のゲート電圧の制御に使用されてもよい。
【0209】
また、本実施形態に係る電力変換装置１００３では、整流素子としてダイオードが用いられる場合を示したが、他の整流素子が用いられてもよい。
例えば、メインのダイオード１８２（Ｄｍ）の代わりに、ＭＯＳ型ＦＥＴなどのスイッチ素子が用いられてもよい。
例えば、メインのダイオード１８２（Ｄｍ）の代わりに、ＭＯＳ型ＦＥＴなどのスイッチ素子が用いられてもよい。
【0210】
＜図２４の例に係る電力変換装置＞
図２４は、実施形態に係る準ＺＶＳアシスト回路を備えた電力変換装置１００４の回路構成の一例を示す図である。
図２４では、電力変換装置がフライバックコンバータから構成される場合を示す。
図２４の例では、制御回路の図示を省略している。
図２４は、実施形態に係る準ＺＶＳアシスト回路を備えた電力変換装置１００４の回路構成の一例を示す図である。
図２４では、電力変換装置がフライバックコンバータから構成される場合を示す。
図２４の例では、制御回路の図示を省略している。
【0211】
電力変換装置１００４は、メイン回路と、準ＺＶＳアシスト回路と、を備える。
メイン回路は、図１０の例に係るメイン回路と同様であり、メイン回路の回路素子を同じ符号を用いて図示してある。
また、図２４には、図１０に示されるのと同様な電源２５１（Ｖｉ）を示してある。
また、図２４には、グラウンド端子Ｇ１を示してある。
メイン回路は、図１０の例に係るメイン回路と同様であり、メイン回路の回路素子を同じ符号を用いて図示してある。
また、図２４には、図１０に示されるのと同様な電源２５１（Ｖｉ）を示してある。
また、図２４には、グラウンド端子Ｇ１を示してある。
【0212】
準ＺＶＳアシスト回路は、カップルドインダクタの１次巻線２４４（Ｎｐ）と２次巻線１２１１（Ｎｓ）と、ダイオード１２１２（Ｄｓ１）と、ＭＯＳ型ＦＥＴからなるスイッチ素子１２１３（Ｑｓｕｂ）と、を備える。
ここで、カップルドインダクタの１次巻線２４４（Ｎｐ）は、準ＺＶＳアシスト回路には含まれないと捉えられてもよい。
ここで、カップルドインダクタの１次巻線２４４（Ｎｐ）は、準ＺＶＳアシスト回路には含まれないと捉えられてもよい。
【0213】
スイッチ素子２４５（Ｑｍａｉｎ）のソースと、電源２５１の一端と、２次巻線１２１１の一端と、スイッチ素子１２１３のソースとが接続されている。
２次巻線１２１１の他端と、ダイオード１２１２のアノードとが接続されている。
ダイオード１２１２のカソードと、スイッチ素子１２１３のドレインとが接続されている。
２次巻線１２１１の他端と、ダイオード１２１２のアノードとが接続されている。
ダイオード１２１２のカソードと、スイッチ素子１２１３のドレインとが接続されている。
【0214】
【0215】
ここで、電力変換装置１００４では、準ＺＶＳ条件を満足する入出力電圧比は（式８）で表される。（式８）において、Ｖｏはメイン回路の出力電圧（第１出力端子Ｔ３１と第２出力端子Ｔ３２との間にかかる電圧）を表しており、Ｖｉは電源２５１の電圧を表している。
【0216】
【数8】
【0217】
電力変換装置１００４は、さらにダイオード１２２１を備えている。
ダイオード１２２１のアノードは、ダイオード１２１２のアノードと接続されている。
図２４の例に係る電力変換装置１００４では、ダイオード１２２１のカソードにおいて、電圧源（Ｖｃｃ）を得ることができる。
当該電圧源（Ｖｃｃ）は、任意の用途で使用されてもよく、例えば、スイッチ素子２４５あるいはスイッチ素子１２１３のゲート電圧の制御に使用されてもよい。
ダイオード１２２１のアノードは、ダイオード１２１２のアノードと接続されている。
図２４の例に係る電力変換装置１００４では、ダイオード１２２１のカソードにおいて、電圧源（Ｖｃｃ）を得ることができる。
当該電圧源（Ｖｃｃ）は、任意の用途で使用されてもよく、例えば、スイッチ素子２４５あるいはスイッチ素子１２１３のゲート電圧の制御に使用されてもよい。
【0218】
また、本実施形態に係る電力変換装置１００４では、整流素子としてダイオードが用いられる場合を示したが、他の整流素子が用いられてもよい。
例えば、メインのダイオード２４２（Ｄｍ）の代わりに、ＭＯＳ型ＦＥＴなどのスイッチ素子が用いられてもよい。
例えば、メインのダイオード２４２（Ｄｍ）の代わりに、ＭＯＳ型ＦＥＴなどのスイッチ素子が用いられてもよい。
【0219】
ここで、図２１～図２4の例では、直流の電源２１、１２１、１７１、２５１が用いられる場合を示したが、他の構成例として、この電源は、脈流を含んだ全波整流電圧あるいは半波整流電圧でもよく、一般的な力率改善回路（ＰＦＣ）にも適用が可能である。
【0220】
＜電力変換装置の動作例＞
図２５を参照して、図２１に示される電力変換装置１００１において行われる動作の例を説明する。
なお、図２２～図２４に示される電力変換装置１００２～１００４において行われる動作の例についても同様である。
図２５を参照して、図２１に示される電力変換装置１００１において行われる動作の例を説明する。
なお、図２２～図２４に示される電力変換装置１００２～１００４において行われる動作の例についても同様である。
【0221】
図２５は、実施形態に係る準ＺＶＳアシスト回路を備えた電力変換装置１００１における波形の例を示す図である。
本実施形態では、制御部により行われる制御によって、スイッチ素子１１３４（Ｑｓｕｂ）がオンになった後に、スイッチ素子１１（Ｑｍａｉｎ）がオンになる。また、当該制御によって、スイッチ素子１１３４（Ｑｓｕｂ）がオフになった後またはそれと同時に、スイッチ素子１１（Ｑｍａｉｎ）がオフになる。
本実施形態では、制御部により行われる制御によって、スイッチ素子１１３４（Ｑｓｕｂ）がオンになった後に、スイッチ素子１１（Ｑｍａｉｎ）がオンになる。また、当該制御によって、スイッチ素子１１３４（Ｑｓｕｂ）がオフになった後またはそれと同時に、スイッチ素子１１（Ｑｍａｉｎ）がオフになる。
【0222】
図２５に示されるグラフでは、横軸は時間（ｔ）を表しており、縦軸はそれぞれの波形のレベルを表している。
図２５（Ａ）には、スイッチ素子１１３４（Ｑｓｕｂ）のゲートのオン（ＯＮ）とオフ（ＯＦＦ）を表す波形３０１１を示してある。
図２５（Ｂ）には、スイッチ素子１１（Ｑｍａｉｎ）のゲートのオン（ＯＮ）とオフ（ＯＦＦ）を表す波形３０１２を示してある。
図２５（Ａ）には、スイッチ素子１１３４（Ｑｓｕｂ）のゲートのオン（ＯＮ）とオフ（ＯＦＦ）を表す波形３０１１を示してある。
図２５（Ｂ）には、スイッチ素子１１（Ｑｍａｉｎ）のゲートのオン（ＯＮ）とオフ（ＯＦＦ）を表す波形３０１２を示してある。
【0223】
図２５（Ｃ）には、スイッチ素子１１３４（Ｑｓｕｂ）を流れる電流の波形３０１３を示してある。
図２５（Ｄ）には、２次巻線１１３２（Ｎｓ）側を換算した１次巻線１１３１（Ｎｐ）側の等価回路における励磁インダクタＬｍに流れる電流の波形３０１４を示してある。
また、図２５（Ｄ）には、スイッチ素子１１（Ｑｍａｉｎ）を流れる電流の波形３０１５を示してある。
また、図２５（Ｄ）には、モード２およびモード３に関して、入力電流Ｉｉｎの波形を示してある。
図２５（Ｄ）には、２次巻線１１３２（Ｎｓ）側を換算した１次巻線１１３１（Ｎｐ）側の等価回路における励磁インダクタＬｍに流れる電流の波形３０１４を示してある。
また、図２５（Ｄ）には、スイッチ素子１１（Ｑｍａｉｎ）を流れる電流の波形３０１５を示してある。
また、図２５（Ｄ）には、モード２およびモード３に関して、入力電流Ｉｉｎの波形を示してある。
【0224】
図２５（Ｅ）には、２次巻線１１３２（Ｎｓ）側を換算した１次巻線１１３１（Ｎｐ）側の等価回路における励磁インダクタＬｍにかかる電圧の波形３０１６を示してある。
図２５（Ｆ）には、スイッチ素子１１３４（Ｑｓｕｂ）にかかる電圧の波形３０１７を示してある。
図２５（Ｇ）には、スイッチ素子１１（Ｑｍａｉｎ）にかかる電圧の波形３０１８を示してある。
図２５（Ｆ）には、スイッチ素子１１３４（Ｑｓｕｂ）にかかる電圧の波形３０１７を示してある。
図２５（Ｇ）には、スイッチ素子１１（Ｑｍａｉｎ）にかかる電圧の波形３０１８を示してある。
【0225】
電力変換装置１００１では、時間の流れにしたがって、モード１の状態からモード６の状態まで順番に遷移し、モード６の状態の後に再びモード１の状態に戻る。
【0226】
以上のように、本実施形態に係る電力変換装置１００１～１００４では、準ＺＶＳアシスト回路により、Ｎｔ／Ｎｓ≦０であってもＺＶＳ条件を満足する場合、より部品点数を少なくすることができる。
本実施形態に係る電力変換装置１００１～１００４では、準ＺＶＳアシスト回路のデバイス選定の自由度を高め、準ＺＶＳアシスト回路における共振電流のリセット期間を短くしてメインスイッチのターンオフ損失を低減することができる。
本実施形態に係る電力変換装置１００１～１００４では、準ＺＶＳアシスト回路のデバイス選定の自由度を高め、準ＺＶＳアシスト回路における共振電流のリセット期間を短くしてメインスイッチのターンオフ損失を低減することができる。
【0227】
なお、準ＺＶＳアシスト回路では、モード５における補助コンデンサ（Ｃｓ）の充電電流が生じない動作となる。
本実施形態に係る準ＺＶＳアシスト回路は、例えば、カップルドインダクタの１次巻線（Ｎｐ）を平滑、昇圧、あるいは、降圧を目的に接続した昇圧コンバータ、降圧コンバータ、昇降圧コンバータ、あるいは、フライバックコンバータに適用可能である。
本実施形態に係る準ＺＶＳアシスト回路は、例えば、カップルドインダクタの１次巻線（Ｎｐ）を平滑、昇圧、あるいは、降圧を目的に接続した昇圧コンバータ、降圧コンバータ、昇降圧コンバータ、あるいは、フライバックコンバータに適用可能である。
【0228】
（準ＺＶＳアシスト回路を備えた交流コンバータからなる電力変換装置の構成例）
図２６～図２７を参照して、準ＺＶＳアシスト回路を備えた交流コンバータからなる電力変換装置の構成例を説明する。
図２６～図２７では、電力変換装置がブースト（昇圧型）コンバータから構成される場合を示す。
図２６～図２７を参照して、準ＺＶＳアシスト回路を備えた交流コンバータからなる電力変換装置の構成例を説明する。
図２６～図２７では、電力変換装置がブースト（昇圧型）コンバータから構成される場合を示す。
【0229】
＜図２６の例に係る電力変換装置の準ＺＶＳアシスト回路＞
図２６は、実施形態に係る準ＺＶＳアシスト回路の回路構成の一例を示す図である。
図２６の例では、メイン回路および制御回路の図示を省略している。
ここで、メイン回路は、図１４に示されるメイン回路と同様である。
図２６は、実施形態に係る準ＺＶＳアシスト回路の回路構成の一例を示す図である。
図２６の例では、メイン回路および制御回路の図示を省略している。
ここで、メイン回路は、図１４に示されるメイン回路と同様である。
【0230】
準ＺＶＳアシスト回路は、カップルドインダクタの１次巻線５４１（Ｎｐ）と２次巻線１３１１（Ｎｓ＋）および２次巻線１３１２（Ｎｓ－）と、ダイオード１３１３（Ｄｓ１＋）と、ＭＯＳ型ＦＥＴからなるスイッチ素子１３１４（Ｑｓｕｂ＋）と、ダイオード１３１５（Ｄｓ１－）と、ＭＯＳ型ＦＥＴからなるスイッチ素子１３１６（Ｑｓｕｂ－）と、を備える。
ここで、カップルドインダクタの１次巻線５４１（Ｎｐ）は、準ＺＶＳアシスト回路には含まれないと捉えられてもよい。
なお、図２６の例では、１次巻線５４１（Ｎｐ）の図示を省略してある。
ここで、カップルドインダクタの１次巻線５４１（Ｎｐ）は、準ＺＶＳアシスト回路には含まれないと捉えられてもよい。
なお、図２６の例では、１次巻線５４１（Ｎｐ）の図示を省略してある。
【0231】
２次巻線１３１２の一端と、ダイオード１３１５のアノードとが接続されている。
ダイオード１３１５のカソードと、スイッチ素子１３１６のドレインとが接続されている。
２次巻線１３１２の他端と、２次巻線１３１１の一端と、スイッチ素子１３１６のソースと、スイッチ素子１３１４のソースとが接続されている。
２次巻線１３１１の他端と、ダイオード１３１３のアノードとが接続されている。
ダイオード１３１３のカソードと、スイッチ素子１３１４のドレインとが接続されている。
ダイオード１３１５のカソードと、スイッチ素子１３１６のドレインとが接続されている。
２次巻線１３１２の他端と、２次巻線１３１１の一端と、スイッチ素子１３１６のソースと、スイッチ素子１３１４のソースとが接続されている。
２次巻線１３１１の他端と、ダイオード１３１３のアノードとが接続されている。
ダイオード１３１３のカソードと、スイッチ素子１３１４のドレインとが接続されている。
【0232】
【0233】
電力変換装置１３０１は、メイン回路と、準ＺＶＳアシスト回路と、を備える。
メイン回路は、図１４の例に係るメイン回路と同様であり、カップルドインダクタの１次巻線１３３１（Ｎｐ）以外は、メイン回路の回路素子を同じ符号を用いて図示してある。
また、図２７には、図１４に示されるのと同様な電源５２３を示してある。
メイン回路は、図１４の例に係るメイン回路と同様であり、カップルドインダクタの１次巻線１３３１（Ｎｐ）以外は、メイン回路の回路素子を同じ符号を用いて図示してある。
また、図２７には、図１４に示されるのと同様な電源５２３を示してある。
【0234】
準ＺＶＳアシスト回路は、カップルドインダクタの１次巻線１３３１（Ｎｐ）と２次巻線１３３２（Ｎｓ）と、ＭＯＳ型ＦＥＴからなるスイッチ素子１３３３（Ｑｓｕｂ＋）と、ＭＯＳ型ＦＥＴからなるスイッチ素子１３３４（Ｑｓｕｂ－）と、を備える。
ここで、カップルドインダクタの１次巻線１３３１（Ｎｐ）は、準ＺＶＳアシスト回路には含まれないと捉えられてもよい。
なお、１次巻線１３３１の配置は、図１４に示される１次巻線５４１の配置と同様である。
ここで、カップルドインダクタの１次巻線１３３１（Ｎｐ）は、準ＺＶＳアシスト回路には含まれないと捉えられてもよい。
なお、１次巻線１３３１の配置は、図１４に示される１次巻線５４１の配置と同様である。
【0235】
２次巻線１３３２の一端と、スイッチ素子１３３４のドレインとが接続されている。
２次巻線１３３２の他端と、スイッチ素子１３３３のドレインとが接続されている。
スイッチ素子１３３３のソースと、スイッチ素子１３３４のソースとが接続されている。
２次巻線１３３２の他端と、スイッチ素子１３３３のドレインとが接続されている。
スイッチ素子１３３３のソースと、スイッチ素子１３３４のソースとが接続されている。
【0236】
図２７の例では、スイッチ素子１３３３（Ｑｓｕｂ＋）は、逆阻止機能を有さないＭＯＳＦＥＴから構成されており、そのスイッチング部と並列に接続される整流素子 （Ｄｓ１－）が存在するとみなすことができる。
同様に、図２７の例では、スイッチ素子１３３４（Ｑｓｕｂ－）は、逆阻止機能を有さないＭＯＳＦＥＴから構成されており、そのスイッチング部と並列に接続される整流素子（Ｄｓ１＋）が存在するとみなすことができる。
なお、他の構成例として、整流素子 （Ｄｓ１－）と整流素子（Ｄｓ１＋）との一方または両方の構成部品として、他の構成部品が用いられてもよい。
同様に、図２７の例では、スイッチ素子１３３４（Ｑｓｕｂ－）は、逆阻止機能を有さないＭＯＳＦＥＴから構成されており、そのスイッチング部と並列に接続される整流素子（Ｄｓ１＋）が存在するとみなすことができる。
なお、他の構成例として、整流素子 （Ｄｓ１－）と整流素子（Ｄｓ１＋）との一方または両方の構成部品として、他の構成部品が用いられてもよい。
【0237】
ここで、準アシスト回路におけるスイッチ素子（Ｑｓｕｂ＋、Ｑｓｕｂ－）のソースの電位としては、任意の箇所の電位と接続されてもよい。
当該電位としては、一般的に、図２７の例では、第１出力端子Ｔ６１の電位（図２７における点Ｂ１の電位）、スイッチ素子５１１のドレインおよびスイッチ素子５１２のソースの電位（図２７における点Ｂ２の電位）、または、半波整流ダイオード５１３のカソードおよび半波整流ダイオード５１４のアノードの電位（図２７における点Ｂ３の電位）が用いられる。
なお、図２７における点Ｂ１、点Ｂ２、点Ｂ３は、説明の便宜上で示したものであり、電力変換装置１３０１の回路構成を限定するものではない。
当該電位としては、一般的に、図２７の例では、第１出力端子Ｔ６１の電位（図２７における点Ｂ１の電位）、スイッチ素子５１１のドレインおよびスイッチ素子５１２のソースの電位（図２７における点Ｂ２の電位）、または、半波整流ダイオード５１３のカソードおよび半波整流ダイオード５１４のアノードの電位（図２７における点Ｂ３の電位）が用いられる。
なお、図２７における点Ｂ１、点Ｂ２、点Ｂ３は、説明の便宜上で示したものであり、電力変換装置１３０１の回路構成を限定するものではない。
【0238】
ここで、図２６～図２７の例では、準ＺＶＳアシスト回路をブーストコンバータに適用した場合を示したが、準ＺＶＳアシスト回路は、バックコンバータ、バック－ブーストコンバータ、あるいは、フライバックコンバータに適用されてもよい。
【0239】
＜同期整流の電流吸込みによる準ＺＶＳアシスト回路の動作例＞
図２８～図２９を参照して、図２７の例に係る準ＺＶＳアシスト回路の動作例を説明する。
ここでは、トーテムポールＰＦＣのようなハーフブリッジ構成における、同期電流の電流吸込みによるＺＶＳアシスト動作（ＳＲ－ＺＶＳアシスト動作）について説明する。
図２８～図２９を参照して、図２７の例に係る準ＺＶＳアシスト回路の動作例を説明する。
ここでは、トーテムポールＰＦＣのようなハーフブリッジ構成における、同期電流の電流吸込みによるＺＶＳアシスト動作（ＳＲ－ＺＶＳアシスト動作）について説明する。
【0240】
＜図２８の例に係る等価回路＞
図２８は、実施形態に係る準ＺＶＳアシスト回路を備えた交流コンバータからなる電力変換装置１３０１の回路構成の等価回路１４０１の一例を示す図である。
等価回路１４０１は、Ｖｉ＞０の場合の等価回路である。
図２８は、実施形態に係る準ＺＶＳアシスト回路を備えた交流コンバータからなる電力変換装置１３０１の回路構成の等価回路１４０１の一例を示す図である。
等価回路１４０１は、Ｖｉ＞０の場合の等価回路である。
【0241】
等価回路１４０１として、第１出力端子Ｔ６１、第２出力端子Ｔ６２、電源５２３を示してあるとともに、ＭＯＳ型ＦＥＴからなるスイッチ素子１４１１（Ｑｍａｉｎ）と、ＭＯＳ型ＦＥＴからなるスイッチ素子１４１２（ＱＳＲ）と、励磁インダクタ１４２１（Ｌｍ）と、インダクタ１４２２（Ｌｋｓ）と、ＭＯＳ型ＦＥＴからなるスイッチ素子１４２３（Ｑｓｕｂ＋）と、ＭＯＳ型ＦＥＴからなるスイッチ素子１４２４（Ｑｓｕｂ－）と、を示してある。
なお、モードＳにおいては第１出力端子Ｔ６１から電源５２３への方向が順方向である半波整流ダイオード１４３１が設けられてもよく、あるいは、設けられなくてもよい。
また、トーテムポールＰＦＣにおいて半波整流ダイオード１４３１が逆電流でオフして、本共振動作の妨げになる場合、半波整流ダイオード１４３１（図２７の例では、半波整流ダイオード５１３、５１４に相当する）と並列に容量成分を接続することで、共振動作への干渉を防ぐことができる。または、半波整流ダイオード１４３１（図２７の例では、半波整流ダイオード５１３、５１４に相当する）に逆電流を流せるように、図２７の例における半波整流ダイオード５１３、５１４をＦＥＴなどのスイッチ素子に置き換えることでも共振動作への干渉を防止することができる。
なお、モードＳにおいては第１出力端子Ｔ６１から電源５２３への方向が順方向である半波整流ダイオード１４３１が設けられてもよく、あるいは、設けられなくてもよい。
また、トーテムポールＰＦＣにおいて半波整流ダイオード１４３１が逆電流でオフして、本共振動作の妨げになる場合、半波整流ダイオード１４３１（図２７の例では、半波整流ダイオード５１３、５１４に相当する）と並列に容量成分を接続することで、共振動作への干渉を防ぐことができる。または、半波整流ダイオード１４３１（図２７の例では、半波整流ダイオード５１３、５１４に相当する）に逆電流を流せるように、図２７の例における半波整流ダイオード５１３、５１４をＦＥＴなどのスイッチ素子に置き換えることでも共振動作への干渉を防止することができる。
【0242】
図２８には、所定のモード（説明の便宜上、モードＳと呼ぶ。）における電流の流れを示してある。
図２８の例では、１次巻線（Ｎｐ）の励磁電流の還流動作を担っているスイッチ素子１４１２（ＱＳＲ）が、スイッチ素子１４１１（Ｑｍａｉｎ）と短絡防止期間を設けた対になるオン／オフ動作（同期整流動作）をするように制御される。
図２８の例では、１次巻線（Ｎｐ）の励磁電流の還流動作を担っているスイッチ素子１４１２（ＱＳＲ）が、スイッチ素子１４１１（Ｑｍａｉｎ）と短絡防止期間を設けた対になるオン／オフ動作（同期整流動作）をするように制御される。
【0243】
【0244】
図２９は、実施形態に係る準ＺＶＳアシスト回路を備えた交流コンバータからなる電力変換装置１３０１（等価回路１４０１）における波形の例を示す図である。
本実施形態では、制御部により行われる制御によって、スイッチ素子１４２３（Ｑｓｕｂ＋）がオンになった後に、スイッチ素子１４１１（Ｑｍａｉｎ）がオンになる。また、当該制御によって、スイッチ素子１４２３（Ｑｓｕｂ＋）がオフになった後またはそれと同時に、スイッチ素子１４１１（Ｑｍａｉｎ）がオフになる。
本実施形態では、制御部により行われる制御によって、スイッチ素子１４２３（Ｑｓｕｂ＋）がオンになった後に、スイッチ素子１４１１（Ｑｍａｉｎ）がオンになる。また、当該制御によって、スイッチ素子１４２３（Ｑｓｕｂ＋）がオフになった後またはそれと同時に、スイッチ素子１４１１（Ｑｍａｉｎ）がオフになる。
【0245】
図２９に示されるグラフでは、横軸は時間（ｔ）を表しており、縦軸はそれぞれの波形のレベルを表している。
図２９（Ａ）には、スイッチ素子１４２３（Ｑｓｕｂ＋）のゲートのオン（ＯＮ）とオフ（ＯＦＦ）を表す波形３１１１を示してある。
図２９（Ｂ）には、スイッチ素子１４１１（Ｑｍａｉｎ）のゲートのオン（ＯＮ）とオフ（ＯＦＦ）を表す波形３１１２を示してある。
図２９（Ｃ）には、スイッチ素子１４１２（ＱＳＲ）のゲートのオン（ＯＮ）とオフ（ＯＦＦ）を表す波形３１１３を示してある。
図２９（Ａ）には、スイッチ素子１４２３（Ｑｓｕｂ＋）のゲートのオン（ＯＮ）とオフ（ＯＦＦ）を表す波形３１１１を示してある。
図２９（Ｂ）には、スイッチ素子１４１１（Ｑｍａｉｎ）のゲートのオン（ＯＮ）とオフ（ＯＦＦ）を表す波形３１１２を示してある。
図２９（Ｃ）には、スイッチ素子１４１２（ＱＳＲ）のゲートのオン（ＯＮ）とオフ（ＯＦＦ）を表す波形３１１３を示してある。
【0246】
図２９（Ｄ）には、スイッチ素子１４２３（Ｑｓｕｂ＋）を流れる電流の波形３１１４を示してある。
図２９（Ｅ）には、励磁インダクタ１４２１（Ｌｍ）に流れる電流の波形３１１５を示してある。
また、図２９（Ｅ）には、スイッチ素子１４１１（Ｑｍａｉｎ）を流れる電流の波形３１１６を示してある。
また、図２９（Ｅ）には、モード２、モードＳおよびモード３に関して、入力電流Ｉｉｎの波形を示してある。
図２９（Ｅ）には、励磁インダクタ１４２１（Ｌｍ）に流れる電流の波形３１１５を示してある。
また、図２９（Ｅ）には、スイッチ素子１４１１（Ｑｍａｉｎ）を流れる電流の波形３１１６を示してある。
また、図２９（Ｅ）には、モード２、モードＳおよびモード３に関して、入力電流Ｉｉｎの波形を示してある。
【0247】
図２９（Ｆ）には、励磁インダクタ１４２１（Ｌｍ）にかかる電圧の波形３１１７を示してある。
図２９（Ｇ）には、スイッチ素子１４２３（Ｑｓｕｂ＋）にかかる電圧の波形３１１８を示してある。
図２９（Ｈ）には、スイッチ素子１４１１（Ｑｍａｉｎ）にかかる電圧の波形３１１９を示してある。
図２９（Ｇ）には、スイッチ素子１４２３（Ｑｓｕｂ＋）にかかる電圧の波形３１１８を示してある。
図２９（Ｈ）には、スイッチ素子１４１１（Ｑｍａｉｎ）にかかる電圧の波形３１１９を示してある。
【0248】
電力変換装置１３０１（等価回路１４０１）では、時間の流れにしたがって、モード１の状態からモード２の状態、モードＳの状態、モード３からモード６の状態まで順番に遷移し、モード６の状態の後に再びモード１の状態に戻る。
【0249】
図２９の例では、スイッチ素子１４２３（Ｑｓｕｂ＋）がオンした後、スイッチ素子１４１２（ＱＳＲ）の電流が任意の負電流値になったときに、スイッチ素子１４１２（ＱＳＲ）をオフすると、モード３になる。モード３の状態で、スイッチ素子１４１１（Ｑｍａｉｎ）にかかる電圧（Ｖ Ｑｍａｉｎ）がゼロ電圧へ遷移する遷移時間ｔｂが経過した後、スイッチ素子１４１１（Ｑｍａｉｎ）のターンオンはＺＶＳオンとなり、モード４に移行する。その後、モード６において、スイッチ素子１４１１（Ｑｍａｉｎ）がオフすると、スイッチと並列の容量成分を充放電する期間ｔｃが経過した後、スイッチ素子１４１２（ＱＳＲ）が還流動作となり、モード１になる。モード１の状態で、スイッチ素子１４１２（ＱＳＲ）をオンすると、同期整流による導通損の低減が可能となる。
【0250】
電力変換装置１３０１（等価回路１４０１）では、Ｖｉ＞Ｖｏ／２を含む全入力電圧Ｖｉの範囲でＺＶＳ動作が可能である。
電力変換装置１３０１（等価回路１４０１）では、仮にＶｉ＞Ｖｏ／２であっても、Ｖａｌｌｅｙスイッチングとなりソフトリカバリー動作が得られる。
Ｖｉ＞Ｖｏ／２のように入力電圧（Ｖｉ）が高いときにおけるＰＦＣ損失は、入力電圧（Ｖｉ）が低いときと比べて小さい。また、ＣＲＭ－ＰＦＣのように入力電圧（Ｖｉ）が高いときにスイッチング周波数は増加しない。
電力変換装置１３０１（等価回路１４０１）では、仮にＶｉ＞Ｖｏ／２であっても、Ｖａｌｌｅｙスイッチングとなりソフトリカバリー動作が得られる。
Ｖｉ＞Ｖｏ／２のように入力電圧（Ｖｉ）が高いときにおけるＰＦＣ損失は、入力電圧（Ｖｉ）が低いときと比べて小さい。また、ＣＲＭ－ＰＦＣのように入力電圧（Ｖｉ）が高いときにスイッチング周波数は増加しない。
【0251】
なお、図２７の例において、メイン回路の半波整流ダイオード５１３および半波整流ダイオード５１４のそれぞれをＭＯＳ型ＦＥＴなどのスイッチ素子に置き換えてもよく、この場合、双方向のコンバータが実現される。
【0252】
ここで、図２８～図２９の例では、準ＺＶＳアシスト回路をブーストコンバータに適用した場合を示したが、準ＺＶＳアシスト回路は、バックコンバータ、バック－ブーストコンバータ、あるいは、フライバックコンバータに適用されてもよい。
【0253】
＜図３０の例に係る電力変換装置＞
図３０は、実施形態に係る準ＺＶＳアシスト回路を備えた電力変換装置１５０１の回路構成の一例を示す図である。
図３０の例は、準ＺＶＳアシスト回路をＡＣスイッチのブリッジレスＰＦＣに適用した場合の例である。
図３０の例では、制御回路の図示を省略している。
図３０は、実施形態に係る準ＺＶＳアシスト回路を備えた電力変換装置１５０１の回路構成の一例を示す図である。
図３０の例は、準ＺＶＳアシスト回路をＡＣスイッチのブリッジレスＰＦＣに適用した場合の例である。
図３０の例では、制御回路の図示を省略している。
【0254】
電力変換装置１５０１は、メイン回路と、準ＺＶＳアシスト回路と、を備える。
メイン回路は、ＭＯＳ型ＦＥＴからなる４個のスイッチ素子１５１１～１５１４と、出力コンデンサであるコンデンサ１５１５（Ｃｏ）と、ＭＯＳ型ＦＥＴからなる２個のスイッチ素子１５１６～１５１７と、カップルドインダクタの１次巻線１５４１（Ｎｐ）と、を備える。
また、図３０には、交流の電源１５２３を示してある。ここで、電源１５２３は、例えば、商用の交流電源であってもよい。
メイン回路は、ＭＯＳ型ＦＥＴからなる４個のスイッチ素子１５１１～１５１４と、出力コンデンサであるコンデンサ１５１５（Ｃｏ）と、ＭＯＳ型ＦＥＴからなる２個のスイッチ素子１５１６～１５１７と、カップルドインダクタの１次巻線１５４１（Ｎｐ）と、を備える。
また、図３０には、交流の電源１５２３を示してある。ここで、電源１５２３は、例えば、商用の交流電源であってもよい。
【0255】
説明の便宜上、電力変換装置１５０１において、負荷（図示を省略）が接続される側の２個の出力端子を第１出力端子Ｔ１０１、第２出力端子Ｔ１０２と呼んで説明する。図３０の例では、第１出力端子Ｔ１０１がグラウンド（ＧＮＤ）側であり、第２出力端子Ｔ１０２がプラス（＋）側である。
【0256】
第１出力端子Ｔ１０１と、スイッチ素子１５１１のソースと、スイッチ素子１５１３のソースと、コンデンサ１５１５の一端とが接続されている。
第２出力端子Ｔ１０２と、スイッチ素子１５１２のドレインと、スイッチ素子１５１４のドレインと、コンデンサ１５１５の他端とが接続されている。
スイッチ素子１５１１のドレインと、スイッチ素子１５１２のソースと、スイッチ素子１５１６のドレインと、電源１５２３の一端とが接続されている。
電源１５２３の他端と、１次巻線１５４１の一端とが接続されている。
１次巻線１５４１の他端と、スイッチ素子１５１３のドレインと、スイッチ素子１５１４のソースと、スイッチ素子１５１７のドレインとが接続されている。
スイッチ素子１５１６のソースと、スイッチ素子１５１７のソースとが接続されている。
第２出力端子Ｔ１０２と、スイッチ素子１５１２のドレインと、スイッチ素子１５１４のドレインと、コンデンサ１５１５の他端とが接続されている。
スイッチ素子１５１１のドレインと、スイッチ素子１５１２のソースと、スイッチ素子１５１６のドレインと、電源１５２３の一端とが接続されている。
電源１５２３の他端と、１次巻線１５４１の一端とが接続されている。
１次巻線１５４１の他端と、スイッチ素子１５１３のドレインと、スイッチ素子１５１４のソースと、スイッチ素子１５１７のドレインとが接続されている。
スイッチ素子１５１６のソースと、スイッチ素子１５１７のソースとが接続されている。
【0257】
準ＺＶＳアシスト回路は、カップルドインダクタの１次巻線１５４１（Ｎｐ）と２次巻線１５４２（Ｎｓ）と、ＭＯＳ型ＦＥＴからなるスイッチ素子１５４３（Ｑｓｕｂ＋）と、ＭＯＳ型ＦＥＴからなるスイッチ素子１５４４（Ｑｓｕｂ－）と、を備える。
ここで、カップルドインダクタの１次巻線１５４１（Ｎｐ）は、準ＺＶＳアシスト回路には含まれないと捉えられてもよい。
なお、準ＺＶＳアシスト回路の構成は、図２７の例と同様である。
ここで、カップルドインダクタの１次巻線１５４１（Ｎｐ）は、準ＺＶＳアシスト回路には含まれないと捉えられてもよい。
なお、準ＺＶＳアシスト回路の構成は、図２７の例と同様である。
【0258】
なお、図３０の例においても、図２７の例と同様に、準ＺＶＳアシスト回路のスイッチ素子（Ｑｓｕｂ＋、Ｑｓｕｂ－）の電位は、任意の電位に接続されてもよい。
一般的に、図３０の例では、当該電位は、パワー回路のＦＥＴのソース電位のいずれかが用いられる。
一般的に、図３０の例では、当該電位は、パワー回路のＦＥＴのソース電位のいずれかが用いられる。
【0259】
＜図３１の例に係る電力変換装置＞
図３１（Ａ）は、実施形態に係る準ＺＶＳアシスト回路を備えた電力変換装置１６０１の回路構成の一例を示す図である。
図３１（Ａ）の例は、準ＺＶＳアシスト回路をインバータに適用した場合の例である。
図３１（Ａ）の例では、制御回路の図示を省略している。
図３１（Ａ）は、実施形態に係る準ＺＶＳアシスト回路を備えた電力変換装置１６０１の回路構成の一例を示す図である。
図３１（Ａ）の例は、準ＺＶＳアシスト回路をインバータに適用した場合の例である。
図３１（Ａ）の例では、制御回路の図示を省略している。
【0260】
電力変換装置１６０１は、メイン回路と、準ＺＶＳアシスト回路と、を備える。
メイン回路は、ＭＯＳ型ＦＥＴからなる４個のスイッチ素子１６１１～１６１４と、カップルドインダクタの１次巻線１６４１（Ｎｐ）と、を備える。
また、図３１（Ａ）には、直流の電源１６３１と、交流の電源１６２３を示してある。
メイン回路は、ＭＯＳ型ＦＥＴからなる４個のスイッチ素子１６１１～１６１４と、カップルドインダクタの１次巻線１６４１（Ｎｐ）と、を備える。
また、図３１（Ａ）には、直流の電源１６３１と、交流の電源１６２３を示してある。
【0261】
スイッチ素子１６１３のドレインと、スイッチ素子１６１４のソースと、１次巻線１６４１の一端とが接続されている。
１次巻線１６４１の他端と、電源１６２３の一端とが接続されている。
スイッチ素子１６１１のドレインと、スイッチ素子１６１２のソースと、電源１６２３の他端とが接続されている。
スイッチ素子１６１３のソースと、スイッチ素子１６１１のソースと、電源１６３１の一端とが接続されている。
スイッチ素子１６１４のドレインと、スイッチ素子１６１２のドレインと、電源１６３１の他端とが接続されている。
１次巻線１６４１の他端と、電源１６２３の一端とが接続されている。
スイッチ素子１６１１のドレインと、スイッチ素子１６１２のソースと、電源１６２３の他端とが接続されている。
スイッチ素子１６１３のソースと、スイッチ素子１６１１のソースと、電源１６３１の一端とが接続されている。
スイッチ素子１６１４のドレインと、スイッチ素子１６１２のドレインと、電源１６３１の他端とが接続されている。
【0262】
準ＺＶＳアシスト回路は、カップルドインダクタの１次巻線１６４１（Ｎｐ）と２次巻線１６４２（Ｎｓ）と、ＭＯＳ型ＦＥＴからなるスイッチ素子１６４３（Ｑｓｕｂ＋）と、ＭＯＳ型ＦＥＴからなるスイッチ素子１６４４（Ｑｓｕｂ－）と、を備える。
ここで、カップルドインダクタの１次巻線１６４１（Ｎｐ）は、準ＺＶＳアシスト回路には含まれないと捉えられてもよい。
なお、準ＺＶＳアシスト回路の構成は、図２７の例と同様である。
ここで、カップルドインダクタの１次巻線１６４１（Ｎｐ）は、準ＺＶＳアシスト回路には含まれないと捉えられてもよい。
なお、準ＺＶＳアシスト回路の構成は、図２７の例と同様である。
【0263】
図３１（Ａ）の例では、準ＺＶＳアシスト回路のスイッチ素子（Ｑｓｕｂ＋、Ｑｓｕｂ－）の電位として、スイッチ素子１６４３のソースおよびスイッチ素子１６４４のソースは、スイッチ素子１６１３のソースおよびスイッチ素子１６１１のソース（ならびに、電源１６３１の一端）と接続されている。
【0264】
【0265】
＜図３２の例に係る電力変換装置＞
図３２は、実施形態に係る準ＺＶＳアシスト回路を備えた電力変換装置１７０１の回路構成の一例を示す図である。
図３２の例は、準ＺＶＳアシスト回路をＨブリッジ昇降圧コンバータに適用した場合の例である。
図３１の例では、制御回路の図示を省略している。
図３２は、実施形態に係る準ＺＶＳアシスト回路を備えた電力変換装置１７０１の回路構成の一例を示す図である。
図３２の例は、準ＺＶＳアシスト回路をＨブリッジ昇降圧コンバータに適用した場合の例である。
図３１の例では、制御回路の図示を省略している。
【0266】
電力変換装置１７０１は、メイン回路と、準ＺＶＳアシスト回路と、を備える。
メイン回路は、ＭＯＳ型ＦＥＴからなる４個のスイッチ素子１７１１～１７１４と、出力コンデンサであるコンデンサ１７１５（Ｃｏ）と、カップルドインダクタの１次巻線１７４１（Ｎｐ）と、を備える。
また、図３１には、直流の電源１７３１を示してある。
メイン回路は、ＭＯＳ型ＦＥＴからなる４個のスイッチ素子１７１１～１７１４と、出力コンデンサであるコンデンサ１７１５（Ｃｏ）と、カップルドインダクタの１次巻線１７４１（Ｎｐ）と、を備える。
また、図３１には、直流の電源１７３１を示してある。
【0267】
説明の便宜上、電力変換装置１７０１において、負荷（図示を省略）が接続される側の２個の出力端子を第１出力端子Ｔ１２１、第２出力端子Ｔ１２２と呼んで説明する。図３２の例では、第１出力端子Ｔ１２１がグラウンド（ＧＮＤ）側であり、第２出力端子Ｔ１２２がプラス（＋）側である。
【0268】
第１出力端子Ｔ１２１と、スイッチ素子１７１１のソースと、スイッチ素子１７１３のソースと、コンデンサ１７１５の一端と、電源１７３１の一端とが接続されている。
第２出力端子Ｔ１２２と、スイッチ素子１７１２のドレインと、コンデンサ１７１５の他端とが接続されている。
電源１７３１の他端と、スイッチ素子１７１４のドレインとが接続されている。
スイッチ素子１７１３のドレインと、スイッチ素子１７１４のソースと、１次巻線１７４１の一端とが接続されている。
１次巻線１７４１の他端と、スイッチ素子１７１１のドレインと、スイッチ素子１７１２のソースとが接続されている。
第２出力端子Ｔ１２２と、スイッチ素子１７１２のドレインと、コンデンサ１７１５の他端とが接続されている。
電源１７３１の他端と、スイッチ素子１７１４のドレインとが接続されている。
スイッチ素子１７１３のドレインと、スイッチ素子１７１４のソースと、１次巻線１７４１の一端とが接続されている。
１次巻線１７４１の他端と、スイッチ素子１７１１のドレインと、スイッチ素子１７１２のソースとが接続されている。
【0269】
準ＺＶＳアシスト回路は、カップルドインダクタの１次巻線１７４１（Ｎｐ）と２次巻線１７４２（Ｎｓ）と、ＭＯＳ型ＦＥＴからなるスイッチ素子１７４３（Ｑｓｕｂ＋）と、ＭＯＳ型ＦＥＴからなるスイッチ素子１７４４（Ｑｓｕｂ－）と、を備える。
ここで、カップルドインダクタの１次巻線１７４１（Ｎｐ）は、準ＺＶＳアシスト回路には含まれないと捉えられてもよい。
なお、準ＺＶＳアシスト回路の構成は、図２７の例と同様である。
ここで、カップルドインダクタの１次巻線１７４１（Ｎｐ）は、準ＺＶＳアシスト回路には含まれないと捉えられてもよい。
なお、準ＺＶＳアシスト回路の構成は、図２７の例と同様である。
【0270】
図３２の例では、準ＺＶＳアシスト回路のスイッチ素子（Ｑｓｕｂ＋、Ｑｓｕｂ－）の電位として、スイッチ素子１７４３のソースおよびスイッチ素子１７４４のソースは、スイッチ素子１７１１のソースおよびスイッチ素子１７１３のソース（ならびに、第１出力端子Ｔ１２１および電源１７３１の一端）と接続されている。
【0271】
（準ＺＶＳアシスト回路の制御部（駆動回路）の構成例）
準ＺＶＳアシスト回路の制御部（駆動回路）の構成例は、図１８～図２０に示される制御部（駆動回路）の構成例と同様であるが、準ＺＶＳアシスト回路では補助コンデンサ（Ｃｓ）が用いられない点に関して相違する。
図１８の例では、準ＺＶＳアシスト回路に適用すると、３次巻線５２とダイオード５３とコンデンサ３７が備えられないため、演算器６１２の入力端がショートとなると考えられる。この場合、比較器６１３の－入力端の電位は０［Ｖ］となり、比較器６１３による比較結果に基づいてメインのスイッチ素子（Ｑｍａｉｎ）のオン／オフのタイミングが制御される。
準ＺＶＳアシスト回路の制御部（駆動回路）の構成例は、図１８～図２０に示される制御部（駆動回路）の構成例と同様であるが、準ＺＶＳアシスト回路では補助コンデンサ（Ｃｓ）が用いられない点に関して相違する。
図１８の例では、準ＺＶＳアシスト回路に適用すると、３次巻線５２とダイオード５３とコンデンサ３７が備えられないため、演算器６１２の入力端がショートとなると考えられる。この場合、比較器６１３の－入力端の電位は０［Ｖ］となり、比較器６１３による比較結果に基づいてメインのスイッチ素子（Ｑｍａｉｎ）のオン／オフのタイミングが制御される。
【0272】
なお、比較器６１３の－入力端の電位は必ずしも０［Ｖ］でなくてもよく、例えば、０［Ｖ］にノイズマージンを設けたオフセット（ＯＦＦＳＥＴ）電圧が比較器６１３の－入力端に印加される構成が用いられてもよい。
ここで、オフセット電圧は、比較器６１３の入力電圧範囲を考慮して設定されてもよく、例えば、０［Ｖ］～１［Ｖ］程度のオフセット電圧が設定されてもよい。
ここで、オフセット電圧は、比較器６１３の入力電圧範囲を考慮して設定されてもよく、例えば、０［Ｖ］～１［Ｖ］程度のオフセット電圧が設定されてもよい。
【0273】
以下、ＺＶＳおよび準ＺＶＳに関して、さらに、構成例を示す。
＜図３３の例に係るＺＶＳアシスト回路の制御部＞
図３３は、実施形態に係るＺＶＳアシスト回路の制御部（駆動回路）の構成例を示す図である。
図３３の例は、概略的には、図１８の例におけるＡＮＤとＯＲとの順序を入れ替えて、ＡＮＤの代替として非同期クリア端子付きのＤ型フリップフロップを用いた場合の例である。
図３３の例では、フリップフロップ機能およびラッチ機能により、メインのスイッチ素子１１（Ｑｍａｉｎ）のゲートへのダブルパルス防止が図られている。
＜図３３の例に係るＺＶＳアシスト回路の制御部＞
図３３は、実施形態に係るＺＶＳアシスト回路の制御部（駆動回路）の構成例を示す図である。
図３３の例は、概略的には、図１８の例におけるＡＮＤとＯＲとの順序を入れ替えて、ＡＮＤの代替として非同期クリア端子付きのＤ型フリップフロップを用いた場合の例である。
図３３の例では、フリップフロップ機能およびラッチ機能により、メインのスイッチ素子１１（Ｑｍａｉｎ）のゲートへのダブルパルス防止が図られている。
【0274】
図３３には、図１８に示される電力変換装置６０１の制御部とは異なる構成の制御部を備えた電力変換装置４００１を示してある。図３３の例では、図１８に示されるのと同様な回路部については同じ符号を用いて示してある。
また、図３３には、電源２３を示してある。
なお、第１出力端子Ｔ１は、グラウンド端子Ｇ１と接続されている。
また、図３３には、電源２３を示してある。
なお、第１出力端子Ｔ１は、グラウンド端子Ｇ１と接続されている。
【0275】
ここで、図３３の例では、図１８の例における巻線５１、３次巻線５２、ダイオード５３、ダイオード３４、スイッチ素子３５、コンデンサ３７の代わりに、巻線４０５１、３次巻線４０５２、ダイオード４０５３、ダイオード４０３４、スイッチ素子４０３５、コンデンサ４０３７を備える構成を示してあるが、これらは実質的には同様なＺＶＳアシスト回路である。
【0276】
制御部は、補助巻線４１１１（Ｎｔ’：ＮＺＣＤ）と、演算器４１１２と、比較器４１１３と、オンディレイ回路４１１６と、ＯＲ４１１７と、オフディレイ回路４１１８と、非同期クリア端子付きのＤ型フリップフロップ（Ｄ－ＦＦ）４１１９と、を備える。
ここで、図３３の例では、図１８の例における補助巻線６１１に対応する構成部として、補助巻線４１１１を備えている。
ここで、図３３の例では、図１８の例における補助巻線６１１に対応する構成部として、補助巻線４１１１を備えている。
【0277】
補助巻線４１１１の一端は第１出力端子Ｔ１と接続され、補助巻線４１１１の他端は比較器４１１３の＋入力端と接続される。
なお、補助巻線４１１１と比較器４１１３の＋入力端との間に、補助巻線４１１１から比較器４１１３への方向が順方向となるダイオード（図３３では図示を省略）が設けられてもよく、あるいは、設けられなくてもよい。
なお、補助巻線４１１１と比較器４１１３の＋入力端との間に、補助巻線４１１１から比較器４１１３への方向が順方向となるダイオード（図３３では図示を省略）が設けられてもよく、あるいは、設けられなくてもよい。
【0278】
演算器４１１２は、コンデンサ４０３７と３次巻線４０５２との間の点（図１８の例におけるコンデンサ３７の他端に対応する箇所）と接続されており、コンデンサ４０３７の両端にかかる電圧をＫ倍にして比較器４１１３の－入力端に出力する。
比較器４１１３は、＋入力端および－入力端の入力に応じた値をＯＲ４１１７に出力する。具体的には、比較器４１１３は、＋入力端の入力が－入力端の入力よりも大きい場合には１値を出力し、＋入力端の入力が－入力端の入力よりも小さい場合には０値を出力する。
比較器４１１３は、＋入力端および－入力端の入力に応じた値をＯＲ４１１７に出力する。具体的には、比較器４１１３は、＋入力端の入力が－入力端の入力よりも大きい場合には１値を出力し、＋入力端の入力が－入力端の入力よりも小さい場合には０値を出力する。
【0279】
ここで、本実施形態では、制御ＩＣ（図示を省略）が、ＰＷＭ信号を出力する。当該ＰＷＭ信号は、補助のスイッチ素子４０３５（Ｑｓｕｂ）のゲート、オンディレイ回路４１１６、オフディレイ回路４１１８、Ｄ型フリップフロップ４１１９のＤ端子（入力端子）のそれぞれに出力される。
【0280】
オンディレイ回路４１１６は、ＰＷＭ信号を入力し、オンディレイ動作の結果をＯＲ４１１７に出力する。
ＯＲ４１１７は、比較器４１１３からの出力およびオンディレイ回路４１１６からの出力を入力し、これらの論理結果をＤ型フリップフロップ４１１９のクロック端子に出力する。
ＯＲ４１１７は、比較器４１１３からの出力およびオンディレイ回路４１１６からの出力を入力し、これらの論理結果をＤ型フリップフロップ４１１９のクロック端子に出力する。
【0281】
オフディレイ回路４１１８は、ＰＷＭ信号を入力し、オフディレイ動作の結果をＤ型フリップフロップ４１１９の非同期クリア端子（負論理のＲ）に出力する。
Ｄ型フリップフロップ４１１９は、Ｄ端子の入力と、クロック端子の入力と、非同期クリア端子（負論理のＲ）の入力と、に基づく結果を、Ｑ端子からメインのスイッチ素子１１（Ｑｍａｉｎ）のゲートに出力する。
Ｄ型フリップフロップ４１１９は、Ｄ端子の入力と、クロック端子の入力と、非同期クリア端子（負論理のＲ）の入力と、に基づく結果を、Ｑ端子からメインのスイッチ素子１１（Ｑｍａｉｎ）のゲートに出力する。
【0282】
図３３の例では、Ｄ型フリップフロップ４１１９の入力として、ＰＦＣの制御ＩＣから出力されるＰＷＭ信号を入力する。
図３３の例では、ＮＺＣＤタップ（図３３の例では、補助巻線４１１１のタップ）によるゼロ電流検出ＺＣＤコンパレータ（図３３の例では、比較器４１１３）の立ち上りエッジをＤ型フリップフロップ４１１９にエッジ入力することで、メインのスイッチ素子１１（Ｑｍａｉｎ）をＺＶＳターンオンさせつつ、ラッチ機能を実現する。
図３３の例では、ＮＺＣＤタップ（図３３の例では、補助巻線４１１１のタップ）によるゼロ電流検出ＺＣＤコンパレータ（図３３の例では、比較器４１１３）の立ち上りエッジをＤ型フリップフロップ４１１９にエッジ入力することで、メインのスイッチ素子１１（Ｑｍａｉｎ）をＺＶＳターンオンさせつつ、ラッチ機能を実現する。
【0283】
ただし、起動時は、ゼロ電流検出ＺＣＤに関わらず、メインのスイッチ素子１１（Ｑｍａｉｎ）を強制オンする必要があるため、Ｄ型フリップフロップ４１１９のエッジ入力にＺＣＤコンパレータの出力とオンディレイ回路４１１６の出力とのＯＲ信号が接続されることで、ラッチ機能および強制オン機能を実装する。また、Ｄ型フリップフロップ４１１９の非同期クリア端子に、メインのスイッチ素子１１（Ｑｍａｉｎ）のオフタイミングを制御することを目的に、オフディレイ回路４１１８を接続することで、補助のスイッチ素子４０３５（Ｑｓｕｂ）をメインのスイッチ素子１１（Ｑｍａｉｎ）よりも先にオフさせる。これにより、この回路構成における調整要素は、オンディレイ回路４１１６によるＰＷＭ信号の遅延時間、オフディレイ回路４１１８によるＰＷＭ信号の遅延時間、および、ＺＣＤコンパレータの３要素となる。
【0284】
＜図３４の例に係る準ＺＶＳアシスト回路の制御部＞
図３４は、実施形態に係る準ＺＶＳアシスト回路の制御部（駆動回路）の構成例を示す図である。
図３４には、図２１（Ａ）に示される電力変換装置１００１と同様な構成を有するとともに、図１８の例とほぼ同様な制御部を備えた電力変換装置４２０１を示してある。図３４の例では、図２１（Ａ）あるいは図１８に示されるのと同様な回路部については同じ符号を用いて示してある。
また、図３４には、電源２１を示してある。
なお、第１出力端子Ｔ１は、グラウンド端子Ｇ１と接続されている。
図３４は、実施形態に係る準ＺＶＳアシスト回路の制御部（駆動回路）の構成例を示す図である。
図３４には、図２１（Ａ）に示される電力変換装置１００１と同様な構成を有するとともに、図１８の例とほぼ同様な制御部を備えた電力変換装置４２０１を示してある。図３４の例では、図２１（Ａ）あるいは図１８に示されるのと同様な回路部については同じ符号を用いて示してある。
また、図３４には、電源２１を示してある。
なお、第１出力端子Ｔ１は、グラウンド端子Ｇ１と接続されている。
【0285】
ここで、図３４の例では、図２１（Ａ）の例における１次巻線１１３１、２次巻線１１３２、ダイオード１１３３、スイッチ素子１１３４の代わりに、１次巻線４２３１、２次巻線４２３２、ダイオード４２３３、スイッチ素子４２３４を備える構成を示してあるが、これらは実質的には同様な準ＺＶＳアシスト回路である。
【0286】
制御部は、補助巻線６１１と、比較器６１３と、ＡＮＤ６１４と、ＡＮＤ６１５と、オンディレイ回路６１６と、ＯＲ６１７と、オフセット電源４２５１と、を備える。
なお、ダイオード６２１は、設けられてもよく、あるいは、設けられなくてもよい。
本実施形態では、制御ＩＣ（図示を省略）が、イネーブル信号およびＰＷＭ信号を出力する。
なお、ダイオード６２１は、設けられてもよく、あるいは、設けられなくてもよい。
本実施形態では、制御ＩＣ（図示を省略）が、イネーブル信号およびＰＷＭ信号を出力する。
【0287】
ここで、図３４の例における制御部の構成は、図１８の例における制御部の構成と比べて、比較器６１３の－入力端への入力が異なっている。
図３４の例では、オフセット電源４２５１の電圧が比較器６１３の－入力端に出力される。
オフセット電源４２５１は、０［Ｖ］以上のオフセット電圧を出力する。
図３４の例では、オフセット電源４２５１の電圧が比較器６１３の－入力端に出力される。
オフセット電源４２５１は、０［Ｖ］以上のオフセット電圧を出力する。
【0288】
＜図３５の例に係る準ＺＶＳアシスト回路の制御部＞
図３５は、実施形態に係る準ＺＶＳアシスト回路の制御部（駆動回路）の構成例を示す図である。
図３５の例は、概略的には、図３４の例におけるＡＮＤとＯＲとの順序を入れ替えて、ＡＮＤの代替として非同期クリア端子付きのＤ型フリップフロップを用いた場合の例である。
図３５の例では、フリップフロップ機能およびラッチ機能により、メインのスイッチ素子１１（Ｑｍａｉｎ）のゲートへのダブルパルス防止が図られている。
図３５は、実施形態に係る準ＺＶＳアシスト回路の制御部（駆動回路）の構成例を示す図である。
図３５の例は、概略的には、図３４の例におけるＡＮＤとＯＲとの順序を入れ替えて、ＡＮＤの代替として非同期クリア端子付きのＤ型フリップフロップを用いた場合の例である。
図３５の例では、フリップフロップ機能およびラッチ機能により、メインのスイッチ素子１１（Ｑｍａｉｎ）のゲートへのダブルパルス防止が図られている。
【0289】
図３５には、図３４に示される電力変換装置４２０１の制御部とは異なる構成であって図３３の例とほぼ同様な制御部を備えた電力変換装置４３０１を示してある。図３５の例では、図３４あるいは図３３に示されるのと同様な回路部については同じ符号を用いて示してある。
また、図３５には、電源２１を示してある。
なお、第１出力端子Ｔ１は、グラウンド端子Ｇ１と接続されている。
また、図３５には、電源２１を示してある。
なお、第１出力端子Ｔ１は、グラウンド端子Ｇ１と接続されている。
【0290】
ここで、図３５の例では、図３４の例における１次巻線４２３１、２次巻線４２３２、ダイオード４２３３、スイッチ素子４２３４の代わりに、１次巻線４３３１、２次巻線４３３２、ダイオード４３３３、スイッチ素子４３３４を備える構成を示してあるが、これらは実質的には同様な準ＺＶＳアシスト回路である。
【0291】
制御部は、補助巻線４１１１と、比較器４１１３と、オンディレイ回路４１１６と、ＯＲ４１１７と、オフディレイ回路４１１８と、非同期クリア端子付きのＤ型フリップフロップ（Ｄ－ＦＦ）４１１９と、オフセット電源４３５１と、を備える。
なお、補助巻線４１１１と比較器４１１３の＋入力端との間に、補助巻線４１１１から比較器４１１３への方向が順方向となるダイオード（図３５では図示を省略）が設けられてもよく、あるいは、設けられなくてもよい。
本実施形態では、制御ＩＣ（図示を省略）が、ＰＷＭ信号を出力する。
なお、補助巻線４１１１と比較器４１１３の＋入力端との間に、補助巻線４１１１から比較器４１１３への方向が順方向となるダイオード（図３５では図示を省略）が設けられてもよく、あるいは、設けられなくてもよい。
本実施形態では、制御ＩＣ（図示を省略）が、ＰＷＭ信号を出力する。
【0292】
ここで、図３５の例における制御部の構成は、図３３の例における制御部の構成と比べて、比較器４１１３の－入力端への入力が異なっている。
図３５の例では、オフセット電源４３５１の電圧が比較器４１１３の－入力端に出力される。
オフセット電源４３５１は、０［Ｖ］以上のオフセット電圧を出力する。
図３５の例では、オフセット電源４３５１の電圧が比較器４１１３の－入力端に出力される。
オフセット電源４３５１は、０［Ｖ］以上のオフセット電圧を出力する。
【0293】
＜図３６の例に係る準ＺＶＳアシスト回路の制御部＞
図３６は、実施形態に係る準ＺＶＳアシスト回路の制御部（駆動回路）の構成例を示す図である。
ここで、図２８では、図２７の例におけるＶｉ＞０（Ｖｉの極性が正である期間）の場合の等価回路１４０１を示して、動作例を説明した。
図３６には、図２８の例に係る動作が行われているときにおける制御部の回路（制御回路）の例を示してある。
図３６は、実施形態に係る準ＺＶＳアシスト回路の制御部（駆動回路）の構成例を示す図である。
ここで、図２８では、図２７の例におけるＶｉ＞０（Ｖｉの極性が正である期間）の場合の等価回路１４０１を示して、動作例を説明した。
図３６には、図２８の例に係る動作が行われているときにおける制御部の回路（制御回路）の例を示してある。
【0294】
図３６に示される電力変換装置４５０１について説明する。
電力変換装置４５０１は、第１出力端子Ｔ２１１と、第２出力端子Ｔ２１２と、メインのスイッチ素子４５１１（Ｑｍａｉｎ）と、スイッチ素子４５１２（ＱＳＲ）と、コンデンサ４５１５と、１次巻線４５３１と、２次巻線４５３２と、補助のスイッチ素子４５３３（Ｑｓｕｂ）と、ダイオード４５３４と、を備える。
これらは、それぞれ、図２７の例における第１出力端子Ｔ６１と、第２出力端子Ｔ６２と、メインのスイッチ素子５１１（ＱＳＲ－）と、スイッチ素子５１２（ＱＳＲ＋）と、コンデンサ５１５と、１次巻線１３３１と、２次巻線１３３２と、補助のスイッチ素子１３３３（Ｑｓｕｂ＋）と、補助のスイッチ素子１３３４（Ｑｓｕｂ－）に対応する。
また、図３６には、電源４５２３を示してある。
なお、第１出力端子Ｔ２１１は、グラウンド端子Ｇ１と接続されている。
電力変換装置４５０１は、第１出力端子Ｔ２１１と、第２出力端子Ｔ２１２と、メインのスイッチ素子４５１１（Ｑｍａｉｎ）と、スイッチ素子４５１２（ＱＳＲ）と、コンデンサ４５１５と、１次巻線４５３１と、２次巻線４５３２と、補助のスイッチ素子４５３３（Ｑｓｕｂ）と、ダイオード４５３４と、を備える。
これらは、それぞれ、図２７の例における第１出力端子Ｔ６１と、第２出力端子Ｔ６２と、メインのスイッチ素子５１１（ＱＳＲ－）と、スイッチ素子５１２（ＱＳＲ＋）と、コンデンサ５１５と、１次巻線１３３１と、２次巻線１３３２と、補助のスイッチ素子１３３３（Ｑｓｕｂ＋）と、補助のスイッチ素子１３３４（Ｑｓｕｂ－）に対応する。
また、図３６には、電源４５２３を示してある。
なお、第１出力端子Ｔ２１１は、グラウンド端子Ｇ１と接続されている。
【0295】
制御部は、補助巻線４６１１（Ｎｔ’：ＮＺＣＤ）と、オフセット電源４６１２と、比較器４６１３と、ＡＮＤ４６１４と、オンディレイ回路４６１５と、ＯＲ４６１６と、ＮＯＴ４６１７と、オンディレイ回路（ＳＲ）４６１８と、ＡＮＤ４６１９と、ＰＷＭ制御部４７１１と、検出部４７２１と、回路部４７３１と、を備える。
ＡＮＤ４６１４は、イネーブル（Ｅｎａｂｌｅ）信号とＰＷＭ信号とを入力し、これらの論理結果を補助のスイッチ素子４５３３（Ｑｓｕｂ）のゲートに出力する。
ＡＮＤ４６１４は、イネーブル（Ｅｎａｂｌｅ）信号とＰＷＭ信号とを入力し、これらの論理結果を補助のスイッチ素子４５３３（Ｑｓｕｂ）のゲートに出力する。
【0296】
ここで、本実施形態では、制御ＩＣが、イネーブル信号およびＰＷＭ信号を出力する。図３６の例では、当該制御ＩＣを構成するＰＷＭ制御部４７１１を示してある。ＰＷＭ制御部４７１１は、ＰＷＭ信号を出力する機能を有する。イネーブル信号を出力する機能は、例えば、ＰＷＭ制御部４７１１に備えられてもよく、あるいは、ＰＷＭ制御部４７１１とは別体で備えられてもよい。
イネーブル信号は、ＺＶＳアシストの有無を制御する信号である。例えば、イネーブル信号を用いて、条件によってＺＶＳアシスト動作を停止し、無効電流損失低減機能と、補助のスイッチ素子４５３３（Ｑｓｕｂ）へのサージ電圧を防止する機能を付加することが可能である。
イネーブル信号は、ＺＶＳアシストの有無を制御する信号である。例えば、イネーブル信号を用いて、条件によってＺＶＳアシスト動作を停止し、無効電流損失低減機能と、補助のスイッチ素子４５３３（Ｑｓｕｂ）へのサージ電圧を防止する機能を付加することが可能である。
【0297】
補助巻線４６１１の一端は第１出力端子Ｔ２１１と接続され、補助巻線４６１１の他端は比較器４６１３の＋入力端と接続される。
なお、補助巻線４６１１と比較器４６１３の＋入力端との間に、補助巻線４６１１から比較器４６１３への方向が順方向となるダイオード（図３６では図示を省略）が設けられてもよく、あるいは、設けられなくてもよい。
なお、補助巻線４６１１と比較器４６１３の＋入力端との間に、補助巻線４６１１から比較器４６１３への方向が順方向となるダイオード（図３６では図示を省略）が設けられてもよく、あるいは、設けられなくてもよい。
【0298】
オフセット電源４６１２は、０［Ｖ］以上のオフセット電圧を比較器４６１３の－入力端に出力する。
比較器４６１３は、＋入力端および－入力端の入力に応じた値をＯＲ４６１６に出力する。具体的には、比較器４６１３は、＋入力端の入力が－入力端の入力よりも大きい場合には１値を出力し、＋入力端の入力が－入力端の入力よりも小さい場合には０値を出力する。
比較器４６１３は、＋入力端および－入力端の入力に応じた値をＯＲ４６１６に出力する。具体的には、比較器４６１３は、＋入力端の入力が－入力端の入力よりも大きい場合には１値を出力し、＋入力端の入力が－入力端の入力よりも小さい場合には０値を出力する。
【0299】
ＰＷＭ制御部４７１１は、ＰＷＭ信号を、ＡＮＤ４６１４、オンディレイ回路４６１５、ＡＮＤ４６１９のそれぞれに出力する。
ここで、検出部４７２１は、電源４５２３の第１出力端子Ｔ２１１の側に流れる電流（ＩＬＳＥＮＳ）を検出して、その検出結果をＰＷＭ制御部４７１１に出力する。
ＰＷＭ制御部４７１１は、当該電流の検出結果に基づいて、ＰＷＭ信号を出力する。
ここで、検出部４７２１は、電源４５２３の第１出力端子Ｔ２１１の側に流れる電流（ＩＬＳＥＮＳ）を検出して、その検出結果をＰＷＭ制御部４７１１に出力する。
ＰＷＭ制御部４７１１は、当該電流の検出結果に基づいて、ＰＷＭ信号を出力する。
【0300】
また、ＰＷＭ制御部４７１１は、スイッチ素子４５１２（ＱＳＲ）を制御するための電圧（ゲートＳＲの信号）を、回路部４７３１を介して、スイッチ素子４５１２（ＱＳＲ）のゲートに出力する。
当該電圧（ゲートＳＲの信号）は、ＰＷＭ制御部４７１１からＮＯＴ４６１７にも出力される。
なお、回路部４７３１は、任意の回路であってもよい。
例えば、回路部４７３１は、ＧＮＤ電位の異なるＱＳＲゲート入力を駆動する機能を有する。回路部４７３１は、絶縁ゲートドライバあるいはブートストラップ回路付ゲートドライバなどの任意の回路であってもよい。
当該電圧（ゲートＳＲの信号）は、ＰＷＭ制御部４７１１からＮＯＴ４６１７にも出力される。
なお、回路部４７３１は、任意の回路であってもよい。
例えば、回路部４７３１は、ＧＮＤ電位の異なるＱＳＲゲート入力を駆動する機能を有する。回路部４７３１は、絶縁ゲートドライバあるいはブートストラップ回路付ゲートドライバなどの任意の回路であってもよい。
【0301】
オンディレイ回路４６１５は、ＰＷＭ信号を遅延させてＯＲ４６１６に出力する。
ＯＲ４６１６は、比較器４６１３からの出力およびオンディレイ回路４６１５からの出力を入力し、これらの論理結果をＡＮＤ４６１９に出力する。
ＮＯＴ４６１７は、ＰＷＭ制御部４７１１からの電圧を反転（正負を反転）させてオンディレイ回路（ＳＲ）４６１８に出力する。
オンディレイ回路（ＳＲ）４６１８は、ＮＯＴ４６１７から入力される信号（例えば、電圧）を遅延させてＡＮＤ４６１９に出力する。
ＡＮＤ４６１９は、ＰＷＭ信号、ＯＲ４６１６からの出力、およびオンディレイ回路（ＳＲ）４６１８からの出力を入力し、これらの論理結果をメインのスイッチ素子４５１１（Ｑｍａｉｎ）のゲートに出力する。
ＯＲ４６１６は、比較器４６１３からの出力およびオンディレイ回路４６１５からの出力を入力し、これらの論理結果をＡＮＤ４６１９に出力する。
ＮＯＴ４６１７は、ＰＷＭ制御部４７１１からの電圧を反転（正負を反転）させてオンディレイ回路（ＳＲ）４６１８に出力する。
オンディレイ回路（ＳＲ）４６１８は、ＮＯＴ４６１７から入力される信号（例えば、電圧）を遅延させてＡＮＤ４６１９に出力する。
ＡＮＤ４６１９は、ＰＷＭ信号、ＯＲ４６１６からの出力、およびオンディレイ回路（ＳＲ）４６１８からの出力を入力し、これらの論理結果をメインのスイッチ素子４５１１（Ｑｍａｉｎ）のゲートに出力する。
【0302】
ここで、図２８および図２９では、所定のモード（モードＳ）を含む動作の例を説明した。
図３６の例に係る制御部では、１次巻線の励磁電流の還流動作を担っているスイッチ素子４５１２（ＱＳＲ）が、メインのスイッチ素子４５１１（Ｑｍａｉｎ）と短絡防止期間を設けた対になるオン／オフ動作（同期整流動作）をするように、メインのスイッチ素子４５１１（Ｑｍａｉｎ）へのゲート電圧（Ｑｍａｉｎの信号）、スイッチ素子４５１２（ＱＳＲ）へのゲート電圧（ＱＳＲの信号）を制御することができる。
図３６の例に係る制御部では、１次巻線の励磁電流の還流動作を担っているスイッチ素子４５１２（ＱＳＲ）が、メインのスイッチ素子４５１１（Ｑｍａｉｎ）と短絡防止期間を設けた対になるオン／オフ動作（同期整流動作）をするように、メインのスイッチ素子４５１１（Ｑｍａｉｎ）へのゲート電圧（Ｑｍａｉｎの信号）、スイッチ素子４５１２（ＱＳＲ）へのゲート電圧（ＱＳＲの信号）を制御することができる。
【0303】
図３６の例では、図２８に係るアシスト動作において、ＮＺＣＤ検出コンパレータ（図２８の例では、比較器４６１３）による主スイッチのＺＶＳオンタイミングを実現している。
図３６の例では、短絡防止期間を設けるために、メインのスイッチ素子４５１１（Ｑｍａｉｎ）へのゲート電圧（Ｑｍａｉｎの信号）を出力するＡＮＤ４６１９として、３入力のＡＮＤが用いられている。３入力としては、ＰＷＭ信号（ゲートｍａｉｎの信号）、ＯＲ４６１６からの出力（ＮＺＣＤ検出コンパレータの信号）、オンディレイ回路（ＳＲ）４６１８からの出力信号（反転したゲートＳＲの信号に短絡防止期間（ｔｄｅａｄ＿ＳＲ）を設けた信号）が用いられている。
図３６の例では、短絡防止期間を設けるために、メインのスイッチ素子４５１１（Ｑｍａｉｎ）へのゲート電圧（Ｑｍａｉｎの信号）を出力するＡＮＤ４６１９として、３入力のＡＮＤが用いられている。３入力としては、ＰＷＭ信号（ゲートｍａｉｎの信号）、ＯＲ４６１６からの出力（ＮＺＣＤ検出コンパレータの信号）、オンディレイ回路（ＳＲ）４６１８からの出力信号（反転したゲートＳＲの信号に短絡防止期間（ｔｄｅａｄ＿ＳＲ）を設けた信号）が用いられている。
【0304】
（図３７～図３９の説明）
＜図３７の例に係る準ＺＶＳアシスト回路を含む電力変換装置＞
図３７は、実施形態に係る準ＺＶＳアシスト回路を含む電力変換装置５００１の構成例を示す図である。
なお、電力変換装置５００１の制御部については、図３９を用いて説明する。
＜図３７の例に係る準ＺＶＳアシスト回路を含む電力変換装置＞
図３７は、実施形態に係る準ＺＶＳアシスト回路を含む電力変換装置５００１の構成例を示す図である。
なお、電力変換装置５００１の制御部については、図３９を用いて説明する。
【0305】
図３７に示される電力変換装置５００１について説明する。
電力変換装置５００１は、第１出力端子Ｔ２３１と、第２出力端子Ｔ２３２と、メインのスイッチ素子５１１１（Ｑｍａｉｎ＋）と、スイッチ素子５１１２（Ｑｍａｉｎ－）と、コンデンサ５１１３と、１次巻線５１３１と、２次巻線５１５１および２次巻線５１５２と、ダイオード５１５３と、サブのスイッチ素子５１５４（Ｑｓｕｂ＋）と、ダイオード５１５５と、サブのスイッチ素子５１５６（Ｑｓｕｂ－）と、を備える。
また、図３７には、電源５１２３を示してある。
なお、第１出力端子Ｔ２３１は、グラウンド端子Ｇ１と接続されている。
電力変換装置５００１は、第１出力端子Ｔ２３１と、第２出力端子Ｔ２３２と、メインのスイッチ素子５１１１（Ｑｍａｉｎ＋）と、スイッチ素子５１１２（Ｑｍａｉｎ－）と、コンデンサ５１１３と、１次巻線５１３１と、２次巻線５１５１および２次巻線５１５２と、ダイオード５１５３と、サブのスイッチ素子５１５４（Ｑｓｕｂ＋）と、ダイオード５１５５と、サブのスイッチ素子５１５６（Ｑｓｕｂ－）と、を備える。
また、図３７には、電源５１２３を示してある。
なお、第１出力端子Ｔ２３１は、グラウンド端子Ｇ１と接続されている。
【0306】
ここで、第１出力端子Ｔ２３１と、第２出力端子Ｔ２３２と、スイッチ素子５１１１（Ｑｍａｉｎ＋）と、スイッチ素子５１１２（Ｑｍａｉｎ－）と、コンデンサ５１１３と、１次巻線５１３１と、電源５１２３の配置は、図３６の例における第１出力端子Ｔ２１１と、第２出力端子Ｔ２１２と、スイッチ素子４５１１（Ｑｍａｉｎ）と、スイッチ素子４５１２（ＱＳＲ）と、コンデンサ４５１５と、１次巻線４５３１と、電源４５２３の配置と同様である。
【0307】
また、２次巻線５１５１および２次巻線５１５２と、ダイオード５１５３と、スイッチ素子５１５４（Ｑｓｕｂ＋）と、ダイオード５１５５と、スイッチ素子５１５６（Ｑｓｕｂ－）の配置は、図２６の例における２次巻線１３１１および２次巻線１３１２と、ダイオード１３１３と、スイッチ素子１３１４（Ｑｓｕｂ＋）と、ダイオード１３１５と、スイッチ素子１３１６（Ｑｓｕｂ－）の配置と同様である。
図３７の例では、スイッチ素子５１５４（Ｑｓｕｂ＋）のソースと、スイッチ素子５１５６（Ｑｓｕｂ－）のソースと、２次巻線５１５１と２次巻線５１５２との接続点と、が第１出力端子Ｔ２３１と接続されている。
図３７の例では、スイッチ素子５１５４（Ｑｓｕｂ＋）のソースと、スイッチ素子５１５６（Ｑｓｕｂ－）のソースと、２次巻線５１５１と２次巻線５１５２との接続点と、が第１出力端子Ｔ２３１と接続されている。
【0308】
図３７には、制御部の構成部として、補助巻線５２１１（Ｎｔ’：ＮＺＣＤ）と、ダイオード５２１２と、ダイオード５２１３と、検出部５２２１と、回路部５２３１と、を示してある。
ここで、ダイオード５２１２のアノードと、ダイオード５２１３のアノードと、は第１出力端子Ｔ２３１と接続されている。
ダイオード５２１２のカソードとダイオード５２１３のカソードとの間に、補助巻線５２１１が設けられている。
電力変換装置５００１の制御部では、ダイオード５２１２のカソードの側の信号（例えば、電圧信号）をＰ信号として抽出し、ダイオード５２１３のカソードの側の信号（例えば、電圧信号）をＮ信号として抽出する。
ここで、ダイオード５２１２のアノードと、ダイオード５２１３のアノードと、は第１出力端子Ｔ２３１と接続されている。
ダイオード５２１２のカソードとダイオード５２１３のカソードとの間に、補助巻線５２１１が設けられている。
電力変換装置５００１の制御部では、ダイオード５２１２のカソードの側の信号（例えば、電圧信号）をＰ信号として抽出し、ダイオード５２１３のカソードの側の信号（例えば、電圧信号）をＮ信号として抽出する。
【0309】
検出部５２２１は、図３６の例における検出部４７２１と同様な箇所を流れる電流を検出する。
回路部５２３１は、図３６の例における回路部４７３１と同様に、スイッチ素子５１１２（Ｑｍａｉｎ－）のゲートの側に設けられている。
回路部５２３１は、図３６の例における回路部４７３１と同様に、スイッチ素子５１１２（Ｑｍａｉｎ－）のゲートの側に設けられている。
【0310】
＜図３８の例に係る準ＺＶＳアシスト回路を含む電力変換装置＞
図３８は、実施形態に係る準ＺＶＳアシスト回路を含む電力変換装置５３０１の構成例を示す図である。
なお、電力変換装置５３０１の制御部については、図３９を用いて説明する。
図３８は、実施形態に係る準ＺＶＳアシスト回路を含む電力変換装置５３０１の構成例を示す図である。
なお、電力変換装置５３０１の制御部については、図３９を用いて説明する。
【0311】
図３８に示される電力変換装置５３０１について説明する。
ここで、電力変換装置５３０１の構成は、図３７の例における電力変換装置５００１の構成と比べて、準ＺＶＳの回路部分が異なる点を除いて同様である。このため、図３８では、図３７に示される構成部と同様な構成部については、同じ符号を付してある。
図３８の例では、図３７の例における２次巻線５１５１および２次巻線５１５２と、ダイオード５１５３と、スイッチ素子５１５４（Ｑｓｕｂ＋）と、ダイオード５１５５と、スイッチ素子５１５６（Ｑｓｕｂ－）の回路部分の代わりに、２次巻線５３３２と、サブのスイッチ素子５３３３（Ｑｓｕｂ＋）と、サブのスイッチ素子５３３４（Ｑｓｕｂ－）と、を備える。
ここで、電力変換装置５３０１の構成は、図３７の例における電力変換装置５００１の構成と比べて、準ＺＶＳの回路部分が異なる点を除いて同様である。このため、図３８では、図３７に示される構成部と同様な構成部については、同じ符号を付してある。
図３８の例では、図３７の例における２次巻線５１５１および２次巻線５１５２と、ダイオード５１５３と、スイッチ素子５１５４（Ｑｓｕｂ＋）と、ダイオード５１５５と、スイッチ素子５１５６（Ｑｓｕｂ－）の回路部分の代わりに、２次巻線５３３２と、サブのスイッチ素子５３３３（Ｑｓｕｂ＋）と、サブのスイッチ素子５３３４（Ｑｓｕｂ－）と、を備える。
【0312】
サブのスイッチ素子５３３３（Ｑｓｕｂ＋）のソースと、サブのスイッチ素子５３３４（Ｑｓｕｂ－）のソースと、は第１出力端子Ｔ２３１と接続されている。
サブのスイッチ素子５３３３（Ｑｓｕｂ＋）のドレインとサブのスイッチ素子５３３４（Ｑｓｕｂ－）のドレインとの間に、２次巻線５３３２が設けられている。
サブのスイッチ素子５３３３（Ｑｓｕｂ＋）のドレインとサブのスイッチ素子５３３４（Ｑｓｕｂ－）のドレインとの間に、２次巻線５３３２が設けられている。
【0313】
＜図３９の例に係る準ＺＶＳアシスト回路の制御部＞
図３９は、実施形態に係る準ＺＶＳアシスト回路の制御部（駆動回路）の構成例を示す図である。
図３９の例に係る制御部は、図３７に示される電力変換装置５００１と図３８に示される電力変換装置５３０１のいずれにも適用可能であり、ここでは、まとめて説明する。
図３９は、実施形態に係る準ＺＶＳアシスト回路の制御部（駆動回路）の構成例を示す図である。
図３９の例に係る制御部は、図３７に示される電力変換装置５００１と図３８に示される電力変換装置５３０１のいずれにも適用可能であり、ここでは、まとめて説明する。
【0314】
制御部は、補助巻線５２１１および２個のダイオード５２１２、５２１３と、検出部５２２１と、回路部５２３１と、ＰＷＭ制御部５７１１と、を備える。
また、制御部は、オフセット電源５５１２と、比較器５５１３と、ＡＮＤ５５１４と、オンディレイ回路５５１５と、ＯＲ５５１６と、ＮＯＴ５５１７と、オンディレイ回路（ＳＲ）５５１８と、ＡＮＤ５５１９と、を備える。
また、制御部は、オフセット電源５６１２と、比較器５６１３と、ＡＮＤ５６１４と、オンディレイ回路５６１５と、ＯＲ５６１６と、ＮＯＴ５６１７と、オンディレイ回路（ＳＲ）５６１８と、ＡＮＤ５６１９と、を備える。
なお、オンディレイ回路（ＳＲ）５５１８は、オンディレイ回路５５１５とは遅延時間が異なっている。
また、オンディレイ回路（ＳＲ）５６１８は、オンディレイ回路５６１５とは遅延時間が異なっている。
また、制御部は、オフセット電源５５１２と、比較器５５１３と、ＡＮＤ５５１４と、オンディレイ回路５５１５と、ＯＲ５５１６と、ＮＯＴ５５１７と、オンディレイ回路（ＳＲ）５５１８と、ＡＮＤ５５１９と、を備える。
また、制御部は、オフセット電源５６１２と、比較器５６１３と、ＡＮＤ５６１４と、オンディレイ回路５６１５と、ＯＲ５６１６と、ＮＯＴ５６１７と、オンディレイ回路（ＳＲ）５６１８と、ＡＮＤ５６１９と、を備える。
なお、オンディレイ回路（ＳＲ）５５１８は、オンディレイ回路５５１５とは遅延時間が異なっている。
また、オンディレイ回路（ＳＲ）５６１８は、オンディレイ回路５６１５とは遅延時間が異なっている。
【0315】
ここで、本実施形態では、制御ＩＣが、イネーブル信号およびＰＷＭ信号を出力する。図３９の例では、当該制御ＩＣを構成するＰＷＭ制御部５７１１を示してある。ＰＷＭ制御部５７１１は、ＰＷＭ信号を出力する機能を有する。イネーブル信号を出力する機能は、例えば、ＰＷＭ制御部５７１１に備えられてもよく、あるいは、ＰＷＭ制御部５７１１とは別体で備えられてもよい。
イネーブル信号は、ＺＶＳアシストの有無を制御する信号である。例えば、イネーブル信号を用いて、条件によってＺＶＳアシスト動作を停止し、無効電流損失低減機能と、補助のスイッチ素子（Ｑｓｕｂ）へのサージ電圧を防止する機能を付加することが可能である。
図３９の例では、サブのスイッチ素子（Ｑｓｕｂ＋）に対応するイネーブル（ＥＮＡ＋）信号と、サブのスイッチ素子（Ｑｓｕｂ－）に対応するイネーブル（ＥＮＡ－）信号が用いられる。
イネーブル信号は、ＺＶＳアシストの有無を制御する信号である。例えば、イネーブル信号を用いて、条件によってＺＶＳアシスト動作を停止し、無効電流損失低減機能と、補助のスイッチ素子（Ｑｓｕｂ）へのサージ電圧を防止する機能を付加することが可能である。
図３９の例では、サブのスイッチ素子（Ｑｓｕｂ＋）に対応するイネーブル（ＥＮＡ＋）信号と、サブのスイッチ素子（Ｑｓｕｂ－）に対応するイネーブル（ＥＮＡ－）信号が用いられる。
【0316】
ＰＷＭ制御部５７１１は、ＰＷＭ信号を、ＡＮＤ５５１４、オンディレイ回路５５１５、ＡＮＤ５５１９、ＡＮＤ５６１４、オンディレイ回路５６１５、ＡＮＤ５６１９のそれぞれに出力する。
ここで、検出部５２２１は、電源５１２３の第１出力端子Ｔ２３１の側に流れる電流（ＩＬＳＥＮＳ）を検出して、その検出結果をＰＷＭ制御部５７１１に出力する。
ＰＷＭ制御部５７１１は、当該電流の検出結果に基づいて、ＰＷＭ信号を出力する。
ここで、検出部５２２１は、電源５１２３の第１出力端子Ｔ２３１の側に流れる電流（ＩＬＳＥＮＳ）を検出して、その検出結果をＰＷＭ制御部５７１１に出力する。
ＰＷＭ制御部５７１１は、当該電流の検出結果に基づいて、ＰＷＭ信号を出力する。
【0317】
ＡＮＤ５５１４は、サブのスイッチ素子（Ｑｓｕｂ＋）に対応するイネーブル（ＥＮＡ＋）信号とＰＷＭ信号とを入力し、これらの論理結果をサブのスイッチ素子（Ｑｓｕｂ＋）のゲートに出力する。
当該スイッチ素子（Ｑｓｕｂ＋）は、図３７の例ではスイッチ素子５１５４（Ｑｓｕｂ＋）であり、図３８の例ではスイッチ素子５３３３（Ｑｓｕｂ＋）である。
当該スイッチ素子（Ｑｓｕｂ＋）は、図３７の例ではスイッチ素子５１５４（Ｑｓｕｂ＋）であり、図３８の例ではスイッチ素子５３３３（Ｑｓｕｂ＋）である。
【0318】
オフセット電源５５１２は、０［Ｖ］以上のオフセット電圧を比較器５５１３の－入力端に出力する。
比較器５５１３の＋入力端には、図３７の例および図３８の例におけるＰ信号が入力される。
比較器５５１３は、＋入力端および－入力端の入力に応じた値をＯＲ５５１６に出力する。具体的には、比較器５５１３は、＋入力端の入力が－入力端の入力よりも大きい場合には１値を出力し、＋入力端の入力が－入力端の入力よりも小さい場合には０値を出力する。
比較器５５１３の＋入力端には、図３７の例および図３８の例におけるＰ信号が入力される。
比較器５５１３は、＋入力端および－入力端の入力に応じた値をＯＲ５５１６に出力する。具体的には、比較器５５１３は、＋入力端の入力が－入力端の入力よりも大きい場合には１値を出力し、＋入力端の入力が－入力端の入力よりも小さい場合には０値を出力する。
【0319】
オンディレイ回路５５１５は、ＰＷＭ信号を遅延させてＯＲ５５１６に出力する。
ＯＲ５５１６は、比較器５５１３からの出力およびオンディレイ回路５５１５からの出力を入力し、これらの論理結果をＡＮＤ５５１９に出力する。
ＮＯＴ５５１７は、ＡＮＤ５６１９からの出力電圧を入力し、入力した電圧を反転（正負を反転）させてオンディレイ回路（ＳＲ）５５１８に出力する。
オンディレイ回路（ＳＲ）５５１８は、ＮＯＴ５５１７からの入力を遅延させてＡＮＤ５５１９に出力する。
ＡＮＤ５５１９は、ＰＷＭ信号、ＯＲ５５１６からの出力、およびオンディレイ回路（ＳＲ）５５１８からの出力を入力し、これらの論理結果をメインのスイッチ素子（Ｑｍａｉｎ＋）のゲートに出力する。
当該スイッチ素子（Ｑｍａｉｎ＋）は、図３７の例および図３８の例ではスイッチ素子５１１１（Ｑｍａｉｎ＋）である。
ＯＲ５５１６は、比較器５５１３からの出力およびオンディレイ回路５５１５からの出力を入力し、これらの論理結果をＡＮＤ５５１９に出力する。
ＮＯＴ５５１７は、ＡＮＤ５６１９からの出力電圧を入力し、入力した電圧を反転（正負を反転）させてオンディレイ回路（ＳＲ）５５１８に出力する。
オンディレイ回路（ＳＲ）５５１８は、ＮＯＴ５５１７からの入力を遅延させてＡＮＤ５５１９に出力する。
ＡＮＤ５５１９は、ＰＷＭ信号、ＯＲ５５１６からの出力、およびオンディレイ回路（ＳＲ）５５１８からの出力を入力し、これらの論理結果をメインのスイッチ素子（Ｑｍａｉｎ＋）のゲートに出力する。
当該スイッチ素子（Ｑｍａｉｎ＋）は、図３７の例および図３８の例ではスイッチ素子５１１１（Ｑｍａｉｎ＋）である。
【0320】
ＡＮＤ５６１４は、サブのスイッチ素子（Ｑｓｕｂ－）に対応するイネーブル（ＥＮＡ－）信号とＰＷＭ信号とを入力し、これらの論理結果をサブのスイッチ素子（Ｑｓｕｂ－）のゲートに出力する。
当該スイッチ素子（Ｑｓｕｂ－）は、図３７の例ではスイッチ素子５１５６（Ｑｓｕｂ＋）であり、図３８の例ではスイッチ素子５３３４（Ｑｓｕｂ＋）である。
当該スイッチ素子（Ｑｓｕｂ－）は、図３７の例ではスイッチ素子５１５６（Ｑｓｕｂ＋）であり、図３８の例ではスイッチ素子５３３４（Ｑｓｕｂ＋）である。
【0321】
オフセット電源５６１２は、０［Ｖ］以上のオフセット電圧を比較器５６１３の－入力端に出力する。
比較器５６１３の＋入力端には、図３７の例および図３８の例におけるＮ信号が入力される。
比較器５６１３は、＋入力端および－入力端の入力に応じた値をＯＲ５６１６に出力する。具体的には、比較器５６１３は、＋入力端の入力が－入力端の入力よりも大きい場合には１値を出力し、＋入力端の入力が－入力端の入力よりも小さい場合には０値を出力する。
比較器５６１３の＋入力端には、図３７の例および図３８の例におけるＮ信号が入力される。
比較器５６１３は、＋入力端および－入力端の入力に応じた値をＯＲ５６１６に出力する。具体的には、比較器５６１３は、＋入力端の入力が－入力端の入力よりも大きい場合には１値を出力し、＋入力端の入力が－入力端の入力よりも小さい場合には０値を出力する。
【0322】
オンディレイ回路５６１５は、ＰＷＭ信号を遅延させてＯＲ５６１６に出力する。
ＯＲ５６１６は、比較器５６１３からの出力およびオンディレイ回路５６１５からの出力を入力し、これらの論理結果をＡＮＤ５６１９に出力する。
ＮＯＴ５６１７は、ＡＮＤ５５１９からの出力電圧を入力し、入力した電圧を反転（正負を反転）させてオンディレイ回路（ＳＲ）５６１８に出力する。
オンディレイ回路（ＳＲ）５６１８は、ＮＯＴ５６１７からの入力を遅延させてＡＮＤ５６１９に出力する。
ＡＮＤ５６１９は、ＰＷＭ信号、ＯＲ５６１６からの出力、およびオンディレイ回路（ＳＲ）５６１８からの出力を入力し、これらの論理結果を、回路部５２３１を介して、スイッチ素子（Ｑｍａｉｎ－）のゲートに出力する。
当該スイッチ素子（Ｑｍａｉｎ－）は、図３７の例および図３８の例ではスイッチ素子５１１２（Ｑｍａｉｎ－）である。
ＯＲ５６１６は、比較器５６１３からの出力およびオンディレイ回路５６１５からの出力を入力し、これらの論理結果をＡＮＤ５６１９に出力する。
ＮＯＴ５６１７は、ＡＮＤ５５１９からの出力電圧を入力し、入力した電圧を反転（正負を反転）させてオンディレイ回路（ＳＲ）５６１８に出力する。
オンディレイ回路（ＳＲ）５６１８は、ＮＯＴ５６１７からの入力を遅延させてＡＮＤ５６１９に出力する。
ＡＮＤ５６１９は、ＰＷＭ信号、ＯＲ５６１６からの出力、およびオンディレイ回路（ＳＲ）５６１８からの出力を入力し、これらの論理結果を、回路部５２３１を介して、スイッチ素子（Ｑｍａｉｎ－）のゲートに出力する。
当該スイッチ素子（Ｑｍａｉｎ－）は、図３７の例および図３８の例ではスイッチ素子５１１２（Ｑｍａｉｎ－）である。
【0323】
ここで、図３９の例は、図２６および図２７に示されるような交流コンバータにおいて、補助巻線５２１１を用いてメインのスイッチ素子であるスイッチ素子５１１１（Ｑｍａｉｎ＋）およびスイッチ素子５１１２（Ｑｍａｉｎ－）のＺＶＳを実現する制御回路の例である。
例えば、単一方向コンバータの制御回路に、検出部５２２１（ＩＬＳＥＮＳ）および交流入力電圧極性に基づいて生成されるアシスト動作のイネーブル信号（ＥＮＡ＋、ＥＮＡ－）を付与することで、拡張が容易に可能である。この理由は、極性により切り替わるメイン整流素子（ＱＳＲ）のオンタイミングにおいては、対応するＮＺＣＤ検出点（Ｐ／Ｎ）のコンパレータ出力はハイ（Ｈｉｇｈ）であるため、ＮＺＣＤ検出のメイン整流素子（ＱＳＲ）のオンタイミングに影響を及ぼさないためである。
例えば、単一方向コンバータの制御回路に、検出部５２２１（ＩＬＳＥＮＳ）および交流入力電圧極性に基づいて生成されるアシスト動作のイネーブル信号（ＥＮＡ＋、ＥＮＡ－）を付与することで、拡張が容易に可能である。この理由は、極性により切り替わるメイン整流素子（ＱＳＲ）のオンタイミングにおいては、対応するＮＺＣＤ検出点（Ｐ／Ｎ）のコンパレータ出力はハイ（Ｈｉｇｈ）であるため、ＮＺＣＤ検出のメイン整流素子（ＱＳＲ）のオンタイミングに影響を及ぼさないためである。
【0324】
（準ＺＶＳアシスト回路を備えた交流コンバータからなる電力変換装置の構成例）
図４０～図４１を参照して、準ＺＶＳアシスト回路を備えた交流コンバータからなる電力変換装置の構成例を説明する。
図４０～図４１では、電力変換装置がブースト（昇圧型）コンバータから構成される場合を示す。
図４０～図４１を参照して、準ＺＶＳアシスト回路を備えた交流コンバータからなる電力変換装置の構成例を説明する。
図４０～図４１では、電力変換装置がブースト（昇圧型）コンバータから構成される場合を示す。
【0325】
＜図４０の例に係る電力変換装置の準ＺＶＳアシスト回路＞
図４０は、実施形態に係る準ＺＶＳアシスト回路の回路構成の一例を示す図である。
図４０の例では、メイン回路および制御回路の図示を省略している。
ここで、メイン回路は、図１４に示されるメイン回路と同様である。
図４０は、実施形態に係る準ＺＶＳアシスト回路の回路構成の一例を示す図である。
図４０の例では、メイン回路および制御回路の図示を省略している。
ここで、メイン回路は、図１４に示されるメイン回路と同様である。
【0326】
準ＺＶＳアシスト回路は、カップルドインダクタの１次巻線５４１（Ｎｐ）と２次巻線６０１１と、ダイオード６０１２（Ｄｓｕｂ＋）と、ＭＯＳ型ＦＥＴからなるスイッチ素子６０１３（Ｑｓｕｂ＋）と、ダイオード６０１４（Ｄｓｕｂ－）と、ＭＯＳ型ＦＥＴからなるスイッチ素子６０１５（Ｑｓｕｂ－）と、を備える。
ここで、カップルドインダクタの１次巻線５４１（Ｎｐ）は、準ＺＶＳアシスト回路には含まれないと捉えられてもよい。
なお、図４０の例では、１次巻線５４１（Ｎｐ）の図示を省略してある。
ここで、カップルドインダクタの１次巻線５４１（Ｎｐ）は、準ＺＶＳアシスト回路には含まれないと捉えられてもよい。
なお、図４０の例では、１次巻線５４１（Ｎｐ）の図示を省略してある。
【0327】
２次巻線６０１１の一端と、ダイオード６０１２のカソードと、ダイオード６０１４のアノードと、が接続されている。
ダイオード６０１４のカソードと、スイッチ素子６０１５のドレインとが接続されている。
２次巻線６０１１の他端と、スイッチ素子６０１５のソースと、スイッチ素子６０１３のドレインとが接続されている。
ダイオード６０１２のアノードと、スイッチ素子６０１３のソースとが接続されている。
ダイオード６０１４のカソードと、スイッチ素子６０１５のドレインとが接続されている。
２次巻線６０１１の他端と、スイッチ素子６０１５のソースと、スイッチ素子６０１３のドレインとが接続されている。
ダイオード６０１２のアノードと、スイッチ素子６０１３のソースとが接続されている。
【0328】
【0329】
電力変換装置６００１は、メイン回路と、準ＺＶＳアシスト回路と、を備える。
メイン回路は、図１４の例に係るメイン回路と同様であり、カップルドインダクタの１次巻線６０５１（Ｎｐ）以外は、メイン回路の回路素子を同じ符号を用いて図示してある。
また、図４１には、図１４に示されるのと同様な電源５２３を示してある。
メイン回路は、図１４の例に係るメイン回路と同様であり、カップルドインダクタの１次巻線６０５１（Ｎｐ）以外は、メイン回路の回路素子を同じ符号を用いて図示してある。
また、図４１には、図１４に示されるのと同様な電源５２３を示してある。
【0330】
準ＺＶＳアシスト回路は、図４０の例と同様な構成を有している。
具体的には、準ＺＶＳアシスト回路は、カップルドインダクタの１次巻線６０５１（Ｎｐ）と、２次巻線６０１１と、ダイオード６０１２（Ｄｓｕｂ＋）と、ＭＯＳ型ＦＥＴからなるスイッチ素子６０１３（Ｑｓｕｂ＋）と、ダイオード６０１４（Ｄｓｕｂ－）と、ＭＯＳ型ＦＥＴからなるスイッチ素子６０１５（Ｑｓｕｂ－）と、を備える。
ここで、カップルドインダクタの１次巻線６０５１（Ｎｐ）は、準ＺＶＳアシスト回路には含まれないと捉えられてもよい。
なお、１次巻線６０５１の配置は、図１４に示される１次巻線５４１の配置と同様である。
具体的には、準ＺＶＳアシスト回路は、カップルドインダクタの１次巻線６０５１（Ｎｐ）と、２次巻線６０１１と、ダイオード６０１２（Ｄｓｕｂ＋）と、ＭＯＳ型ＦＥＴからなるスイッチ素子６０１３（Ｑｓｕｂ＋）と、ダイオード６０１４（Ｄｓｕｂ－）と、ＭＯＳ型ＦＥＴからなるスイッチ素子６０１５（Ｑｓｕｂ－）と、を備える。
ここで、カップルドインダクタの１次巻線６０５１（Ｎｐ）は、準ＺＶＳアシスト回路には含まれないと捉えられてもよい。
なお、１次巻線６０５１の配置は、図１４に示される１次巻線５４１の配置と同様である。
【0331】
２次巻線６０１１の一端と、半波整流ダイオード５１３のカソードと、半波整流ダイオード５１４のアノードと、が接続されている。
ダイオード６０１２（Ｄｓｕｂ＋）のカソードと、半波整流ダイオード５１３のアノードとが接続されている。
ダイオード６０１４（Ｄｓｕｂ－）のアノードと、半波整流ダイオード５１４のカソードとが接続されている。
ダイオード６０１２（Ｄｓｕｂ＋）のカソードと、半波整流ダイオード５１３のアノードとが接続されている。
ダイオード６０１４（Ｄｓｕｂ－）のアノードと、半波整流ダイオード５１４のカソードとが接続されている。
【0332】
ここで、図２６に示される回路構成では２個の２次巻線１３１１、１３１２（Ｎｓ巻線）が必要であるのに対して、図４０の例では、１個の２次巻線６０１１を備えればよい。
図４０に示される回路構成は、図２６に示される回路構成と同様に、補助ＦＥＴのボディダイオード特性が悪いとき、あるいは、補助巻線によるＺＶＳオン制御の簡単化に有効である。
図４０に示される回路構成は、図２６に示される回路構成と同様に、補助ＦＥＴのボディダイオード特性が悪いとき、あるいは、補助巻線によるＺＶＳオン制御の簡単化に有効である。
【0333】
図４１に示される回路構成は、図４０に示される構成をトーテムポールＰＦＣに適用したものである。
図４１に示される回路構成によって、ＡＣダイオードである半波整流ダイオード５１３（ＢＤ＋）および半波整流ダイオード５１４（ＢＤ－）に関する以下のような課題を解決することができる。
図４１に示される回路構成によって、ＡＣダイオードである半波整流ダイオード５１３（ＢＤ＋）および半波整流ダイオード５１４（ＢＤ－）に関する以下のような課題を解決することができる。
【0334】
すなわち、トーテムポールＰＦＣにおいては、負方向の所定の電流（ｉＱＳＲ＿ｏｆｆ）により、ＡＣダイオード（ＢＤ＋／－）はオフするため、リカバリー損失がＡＣダイオード（ＢＤ＋／－）に発生する。
さらに、ＡＣダイオード（ＢＤ＋／－）のオフにより、ＡＣダイオードの電流の０クロスにおけるコモンモードノイズが悪化することが知られている。
このため、ＡＣダイオード（ＢＤ＋／－）をＦＥＴに置き換えて同期整流させることが一般的であるが、コストが上昇する。
他の例として、ＡＣダイオード（ＢＤ＋／－）に比較的大きなコンデンサを接続することで、問題は緩和されるが対策として十分でない。
さらに、ＡＣダイオード（ＢＤ＋／－）のオフにより、ＡＣダイオードの電流の０クロスにおけるコモンモードノイズが悪化することが知られている。
このため、ＡＣダイオード（ＢＤ＋／－）をＦＥＴに置き換えて同期整流させることが一般的であるが、コストが上昇する。
他の例として、ＡＣダイオード（ＢＤ＋／－）に比較的大きなコンデンサを接続することで、問題は緩和されるが対策として十分でない。
【0335】
このようなＡＣダイオードの課題に対して、図４１に示されるＴＣＭ（Ｔｒｉａｎｇｕｌａｒ Ｃｕｒｒｅｎｔ Ｍｏｄｅ）を有するＺＶＳアシスト回路の構成が用いられてもよい。
図４１に示される回路では、入力電圧が正であるときにのみアシスト動作を行う補助スイッチであるスイッチ素子６０１３（Ｑｓｕｂ＋）と、入力電圧が負であるときにのみアシスト動作を行う補助スイッチであるスイッチ素子６０１５（Ｑｓｕｂ－）が、それぞれに対応した極性のＡＣダイオード（ＢＤ＋／－）、補助ダイオード（Ｄｓｕｂ＋／－）を介して、２次巻線６０１１（Ｎｓ）と接続される。
図４１に示される回路では、入力電圧が正であるときにのみアシスト動作を行う補助スイッチであるスイッチ素子６０１３（Ｑｓｕｂ＋）と、入力電圧が負であるときにのみアシスト動作を行う補助スイッチであるスイッチ素子６０１５（Ｑｓｕｂ－）が、それぞれに対応した極性のＡＣダイオード（ＢＤ＋／－）、補助ダイオード（Ｄｓｕｂ＋／－）を介して、２次巻線６０１１（Ｎｓ）と接続される。
【0336】
ここで、２次巻線６０１１（Ｎｓ）の巻き数と１次巻線６０５１（Ｎｐ）の巻き数とが等しい場合には、ＡＣダイオード（ＢＤ＋／－）を導通する電流は、アシスト電流が重畳しない入力電流ＩＬｍと同値となる。よって、負方向の電流（ｉＱＳＲ＿ｏｆｆ）によるＡＣダイオード（ＢＤ＋／－）のオフは発生しない。
これにより、上記の課題を解決することができ、ＡＣダイオード（ＢＤ＋／－）を同期整流ＦＥＴから、安価な一般整流ダイオードに置き換えることが可能となる。
ただし、アシスト動作をしない極性半周期において常時オフしているスイッチ素子（Ｑｓｕｂ）には、図４０の例よりも大きなＶｄｓ＝Ｖｉ＋Ｖｏが印加される。
なお、図４１の例において、例えば、ダイオード６０１２（Ｄｓｕｂ＋）とスイッチ素子６０１３（Ｑｓｕｂ＋）との配置（並びの順序）は逆であってもよく、また、ダイオード６０１４（Ｄｓｕｂ－）とスイッチ素子６０１５（Ｑｓｕｂ－）との配置（並びの順序）は逆であってもよい。
これにより、上記の課題を解決することができ、ＡＣダイオード（ＢＤ＋／－）を同期整流ＦＥＴから、安価な一般整流ダイオードに置き換えることが可能となる。
ただし、アシスト動作をしない極性半周期において常時オフしているスイッチ素子（Ｑｓｕｂ）には、図４０の例よりも大きなＶｄｓ＝Ｖｉ＋Ｖｏが印加される。
なお、図４１の例において、例えば、ダイオード６０１２（Ｄｓｕｂ＋）とスイッチ素子６０１３（Ｑｓｕｂ＋）との配置（並びの順序）は逆であってもよく、また、ダイオード６０１４（Ｄｓｕｂ－）とスイッチ素子６０１５（Ｑｓｕｂ－）との配置（並びの順序）は逆であってもよい。
【0337】
（ＺＶＳアシスト回路を備えた多相の電力変換装置の構成例）
図４２を参照して、ＺＶＳアシスト回路（ＺＶＳ共振アシスト回路）を備えた多相の電力変換装置の構成例を説明する。
図４２では、電力変換装置がブースト（昇圧型）コンバータから構成される場合を示す。
図４２を参照して、ＺＶＳアシスト回路（ＺＶＳ共振アシスト回路）を備えた多相の電力変換装置の構成例を説明する。
図４２では、電力変換装置がブースト（昇圧型）コンバータから構成される場合を示す。
【0338】
＜図４２の例に係るＺＶＳアシスト回路＞
図４２は、実施形態に係るＺＶＳアシスト回路を備えた多相の電力変換装置６３０１の回路構成の一例を示す図である。
図４２の例では、ＺＶＳアシスト回路をデュアル・ブースト（Ｄｕａｌ－Ｂｏｏｓｔ）ＰＦＣ回路に適用した場合を示し、２相の電力変換装置６３０１の構成例を示す。
図４２の例では、制御回路の図示を省略している。例えば、補助巻線を含む制御回路の構成が図４２の例に適用されてもよい。
図４２の例では、図１３に示される構成部と同様な構成部については、同一の符号を付してある。
なお、デュアル・ブーストＰＦＣは、例えば、デュアル・ブースト・ブリッジレスＰＦＣ（Ｄｕａｌ－Ｂｏｏｓｔ－ｂｒｉｄｇｅｌｅｓｓ ＰＦＣ）、あるいは、デュアル・ブースト・セミ・ブリッジレスＰＦＣ（Ｄｕａｌ－Ｂｏｏｓｔ ｓｅｍｉ－ｂｒｉｄｇｅｌｅｓｓ ＰＦＣ）などと呼ばれる場合もある。
図４２は、実施形態に係るＺＶＳアシスト回路を備えた多相の電力変換装置６３０１の回路構成の一例を示す図である。
図４２の例では、ＺＶＳアシスト回路をデュアル・ブースト（Ｄｕａｌ－Ｂｏｏｓｔ）ＰＦＣ回路に適用した場合を示し、２相の電力変換装置６３０１の構成例を示す。
図４２の例では、制御回路の図示を省略している。例えば、補助巻線を含む制御回路の構成が図４２の例に適用されてもよい。
図４２の例では、図１３に示される構成部と同様な構成部については、同一の符号を付してある。
なお、デュアル・ブーストＰＦＣは、例えば、デュアル・ブースト・ブリッジレスＰＦＣ（Ｄｕａｌ－Ｂｏｏｓｔ－ｂｒｉｄｇｅｌｅｓｓ ＰＦＣ）、あるいは、デュアル・ブースト・セミ・ブリッジレスＰＦＣ（Ｄｕａｌ－Ｂｏｏｓｔ ｓｅｍｉ－ｂｒｉｄｇｅｌｅｓｓ ＰＦＣ）などと呼ばれる場合もある。
【0339】
電力変換装置６３０１は、メイン回路と、ＺＶＳアシスト回路と、を備える。
メイン回路は、１相目におけるＭＯＳ型ＦＥＴからなるメインのスイッチ素子４１１（Ｑｍａｉｎ）およびメインのダイオード４１２（Ｄｍ）と、２相目におけるＭＯＳ型ＦＥＴからなるメインのスイッチ素子４１３（Ｑｍａｉｎ）およびメインのダイオード４１４（Ｄｍ）と、出力コンデンサであるコンデンサ４１５（Ｃｏ）と、１相目に対応したカップルドインダクタの１次巻線４３１（Ｎｐ）と、２相目に対応したカップルドインダクタ（Ｎｐ）の１次巻線４３２と、を備える。
また、メイン回路は、１相目に対応したダイオード６３９１と、２相目に対応したダイオード６３９２と、を備える。
また、図４２には、単相交流である電源６４２３を示してある。
メイン回路は、１相目におけるＭＯＳ型ＦＥＴからなるメインのスイッチ素子４１１（Ｑｍａｉｎ）およびメインのダイオード４１２（Ｄｍ）と、２相目におけるＭＯＳ型ＦＥＴからなるメインのスイッチ素子４１３（Ｑｍａｉｎ）およびメインのダイオード４１４（Ｄｍ）と、出力コンデンサであるコンデンサ４１５（Ｃｏ）と、１相目に対応したカップルドインダクタの１次巻線４３１（Ｎｐ）と、２相目に対応したカップルドインダクタ（Ｎｐ）の１次巻線４３２と、を備える。
また、メイン回路は、１相目に対応したダイオード６３９１と、２相目に対応したダイオード６３９２と、を備える。
また、図４２には、単相交流である電源６４２３を示してある。
【0340】
ここで、ダイオード６３９１のアノードと、ダイオード６３９２のアノードと、第１出力端子Ｔ５１と、が接続されている。
ダイオード６３９１のカソードと、電源６４２３の１相目の側の箇所と、が接続されている。
ダイオード６３９２のカソードと、電源６４２３の２相目の側の箇所と、が接続されている。
ダイオード６３９１のカソードと、電源６４２３の１相目の側の箇所と、が接続されている。
ダイオード６３９２のカソードと、電源６４２３の２相目の側の箇所と、が接続されている。
【0341】
ＺＶＳアシスト回路は、１相目に対応したカップルドインダクタの１次巻線４３１（Ｎｐ）と、２相目に対応したカップルドインダクタの１次巻線４３２（Ｎｐ）と、を備える。
また、ＺＶＳアシスト回路は、１相目の１次巻線４３１に対応した回路部として、巻線６３４１（Ｎｃ）と、３次巻線６３４２（Ｎｔ）と、ダイオード６３４５（Ｄｓ１）と、ＭＯＳ型ＦＥＴからなるスイッチ素子６３４６（Ｑｓｕｂ＋／－）と、ダイオード６３４７（Ｄｓ２）と、補助コンデンサであるコンデンサ６３４８（Ｃｓ）と、を備える。
巻線６３４１と３次巻線６３４２とで２次巻線（Ｎｓ＝Ｎｃ＋Ｎｔ）が構成されている。
ここで、これらの回路部の配置は、図４２の例では２個のダイオード６３９１、６３９２が備えられている点を除いて、図１３の例の場合と同様である。
また、ＺＶＳアシスト回路は、１相目の１次巻線４３１に対応した回路部として、巻線６３４１（Ｎｃ）と、３次巻線６３４２（Ｎｔ）と、ダイオード６３４５（Ｄｓ１）と、ＭＯＳ型ＦＥＴからなるスイッチ素子６３４６（Ｑｓｕｂ＋／－）と、ダイオード６３４７（Ｄｓ２）と、補助コンデンサであるコンデンサ６３４８（Ｃｓ）と、を備える。
巻線６３４１と３次巻線６３４２とで２次巻線（Ｎｓ＝Ｎｃ＋Ｎｔ）が構成されている。
ここで、これらの回路部の配置は、図４２の例では２個のダイオード６３９１、６３９２が備えられている点を除いて、図１３の例の場合と同様である。
【0342】
また、ＺＶＳアシスト回路は、２相目の１次巻線４３２に対応した回路部として、巻線６３５１（Ｎｃ）と、３次巻線６３５２（Ｎｔ）と、ダイオード６３５３（Ｄｓ１）と、ダイオード６３６１と、を備える。また、２相目の１次巻線４３２に対応した回路部は、スイッチ素子６３４６（Ｑｓｕｂ＋／－）を１相目と共用している。
ここで、カップルドインダクタの１次巻線４３１（Ｎｐ）およびカップルドインダクタの１次巻線４３２（Ｎｐ）は、ＺＶＳアシスト回路には含まれないと捉えられてもよい。
巻線６３５１と３次巻線６３５２とで２次巻線（Ｎｓ＝Ｎｃ＋Ｎｔ）が構成されている。
ここで、カップルドインダクタの１次巻線４３１（Ｎｐ）およびカップルドインダクタの１次巻線４３２（Ｎｐ）は、ＺＶＳアシスト回路には含まれないと捉えられてもよい。
巻線６３５１と３次巻線６３５２とで２次巻線（Ｎｓ＝Ｎｃ＋Ｎｔ）が構成されている。
【0343】
ここで、これらの回路部の配置について説明する。
第１出力端子Ｔ５１と、コンデンサ６３８１の一端と、ダイオード６３６１のアノードとが接続されている。
コンデンサ６３８１の他端と、巻線６３５１（Ｎｃ）の一端とが接続されている。
巻線６３５１の他端と、ダイオード６３６１のカソードと、３次巻線６３５２の一端とが接続されている。
３次巻線６３５２の他端と、ダイオード６３５３（Ｄｓ１）のアノードとが接続されている。
ダイオード６３５３（Ｄｓ１）のカソードと、サブのスイッチ素子６３４６（Ｑｓｕｂ＋／－）のドレインとが接続されている。
第１出力端子Ｔ５１と、コンデンサ６３８１の一端と、ダイオード６３６１のアノードとが接続されている。
コンデンサ６３８１の他端と、巻線６３５１（Ｎｃ）の一端とが接続されている。
巻線６３５１の他端と、ダイオード６３６１のカソードと、３次巻線６３５２の一端とが接続されている。
３次巻線６３５２の他端と、ダイオード６３５３（Ｄｓ１）のアノードとが接続されている。
ダイオード６３５３（Ｄｓ１）のカソードと、サブのスイッチ素子６３４６（Ｑｓｕｂ＋／－）のドレインとが接続されている。
【0344】
ここで、ＺＶＳアシスト回路の２相目の回路部は、１相目のサブのスイッチ素子６３４６（Ｑｓｕｂ＋／－）を共用している。
なお、図４２の例では、２相の電力変換装置６３０１の構成例を示したが、３相以上の電力変換装置において各相に対応してＺＶＳアシスト回路の回路部を備えることも可能である。
なお、図４２の例では、２相の電力変換装置６３０１の構成例を示したが、３相以上の電力変換装置において各相に対応してＺＶＳアシスト回路の回路部を備えることも可能である。
【0345】
ここで、図４２の例は、単一の補助スイッチ素子であるスイッチ素子６３４６（Ｑｓｕｂ＋／－）を用いたデュアル・ブーストＰＦＣのＺＶＳ回路の適用例である。
スイッチ素子６３４６（Ｑｓｕｂ＋／－）のゲート信号は、入力極性が正である期間はＱ１＋ゲート信号（Ｑｍａｉｎ＋のゲート信号）に基づいて生成され、入力極性が負である期間はＱ１－ゲート信号（Ｑｍａｉｎ－のゲート信号）に基づいて生成される。
入力極性が正である場合には、負極側インダクタＬ－の電圧は抵抗ドロップ分を除いて０［Ｖ］であるため、スイッチ素子６３４６（Ｑｓｕｂ＋／－）のオンによるアシスト電流は発生しない。このため、動作干渉を生じることなく、図６に示される動作波形と同様なＺＶＳ動作が正極側の昇圧回路にて得られる。
スイッチ素子６３４６（Ｑｓｕｂ＋／－）のゲート信号は、入力極性が正である期間はＱ１＋ゲート信号（Ｑｍａｉｎ＋のゲート信号）に基づいて生成され、入力極性が負である期間はＱ１－ゲート信号（Ｑｍａｉｎ－のゲート信号）に基づいて生成される。
入力極性が正である場合には、負極側インダクタＬ－の電圧は抵抗ドロップ分を除いて０［Ｖ］であるため、スイッチ素子６３４６（Ｑｓｕｂ＋／－）のオンによるアシスト電流は発生しない。このため、動作干渉を生じることなく、図６に示される動作波形と同様なＺＶＳ動作が正極側の昇圧回路にて得られる。
【0346】
（準ＺＶＳアシスト回路を備えた多相の電力変換装置の構成例）
図４３を参照して、準ＺＶＳアシスト回路（準ＺＶＳ共振アシスト回路）を備えた多相の電力変換装置の構成例を説明する。
図４３では、電力変換装置がブースト（昇圧型）コンバータから構成される場合を示す。
図４３を参照して、準ＺＶＳアシスト回路（準ＺＶＳ共振アシスト回路）を備えた多相の電力変換装置の構成例を説明する。
図４３では、電力変換装置がブースト（昇圧型）コンバータから構成される場合を示す。
【0347】
＜図４３の例に係る準ＺＶＳアシスト回路＞
図４３は、実施形態に係る準ＺＶＳアシスト回路を備えた多相の電力変換装置６５０１の回路構成の一例を示す図である。
図４３の例では、準ＺＶＳアシスト回路をデュアル・ブーストＰＦＣ回路に適用した場合を示し、２相の電力変換装置６５０１の構成例を示す。
図４３の例では、制御回路の図示を省略している。例えば、補助巻線を含む制御回路の構成が図４３の例に適用されてもよい。
図４３の例では、図４２に示される構成部と同様な構成部については、同一の符号を付してある。
図４３は、実施形態に係る準ＺＶＳアシスト回路を備えた多相の電力変換装置６５０１の回路構成の一例を示す図である。
図４３の例では、準ＺＶＳアシスト回路をデュアル・ブーストＰＦＣ回路に適用した場合を示し、２相の電力変換装置６５０１の構成例を示す。
図４３の例では、制御回路の図示を省略している。例えば、補助巻線を含む制御回路の構成が図４３の例に適用されてもよい。
図４３の例では、図４２に示される構成部と同様な構成部については、同一の符号を付してある。
【0348】
【0349】
準ＺＶＳアシスト回路は、１相目に対応したカップルドインダクタの１次巻線４３１（Ｎｐ）と、２相目に対応したカップルドインダクタの１次巻線４３２（Ｎｐ）と、を備える。
また、準ＺＶＳアシスト回路は、１相目の１次巻線４３１に対応した回路部として、２次巻線６５３１（Ｎｓ）と、ダイオード６５３２と、ＭＯＳ型ＦＥＴからなる補助のスイッチ素子６５３３（Ｑｓｕｂ＋／－）と、を備える。
また、準ＺＶＳアシスト回路は、１相目の１次巻線４３１に対応した回路部として、２次巻線６５３１（Ｎｓ）と、ダイオード６５３２と、ＭＯＳ型ＦＥＴからなる補助のスイッチ素子６５３３（Ｑｓｕｂ＋／－）と、を備える。
【0350】
ここで、２次巻線６５３１（Ｎｓ）の一端と、第１出力端子Ｔ５１とが接続されている。
２次巻線６５３１（Ｎｓ）の他端と、ダイオード６５３２のアノードとが接続されている。
ダイオード６５３２のカソードと、補助のスイッチ素子６５３３（Ｑｓｕｂ＋／－）のドレインとが接続されている。
補助のスイッチ素子６５３３（Ｑｓｕｂ＋／－）のソースと、第１出力端子Ｔ５１とが接続されている。
２次巻線６５３１（Ｎｓ）の他端と、ダイオード６５３２のアノードとが接続されている。
ダイオード６５３２のカソードと、補助のスイッチ素子６５３３（Ｑｓｕｂ＋／－）のドレインとが接続されている。
補助のスイッチ素子６５３３（Ｑｓｕｂ＋／－）のソースと、第１出力端子Ｔ５１とが接続されている。
【0351】
また、準ＺＶＳアシスト回路は、２相目の１次巻線４３２に対応した回路部として、２次巻線６５５１（Ｎｓ）と、ダイオード６５５２と、を備える。また、２相目の１次巻線４３２に対応した回路部は、補助のスイッチ素子６５３３（Ｑｓｕｂ＋／－）を１相目と共用している。
ここで、２次巻線６５５１（Ｎｓ）の一端と、第１出力端子Ｔ５１とが接続されている。
２次巻線６５５１（Ｎｓ）の他端と、ダイオード６５５２のアノードとが接続されている。
ダイオード６５５２のカソードと、補助のスイッチ素子６５３３（Ｑｓｕｂ＋／－）のドレインとが接続されている。
ここで、２次巻線６５５１（Ｎｓ）の一端と、第１出力端子Ｔ５１とが接続されている。
２次巻線６５５１（Ｎｓ）の他端と、ダイオード６５５２のアノードとが接続されている。
ダイオード６５５２のカソードと、補助のスイッチ素子６５３３（Ｑｓｕｂ＋／－）のドレインとが接続されている。
【0352】
このように、準ＺＶＳアシスト回路の２相目の回路部は、１相目のスイッチ素子６５３３（Ｑｓｕｂ＋／－）を共用している。
なお、図４３の例では、２相の電力変換装置６５０１の構成例を示したが、３相以上の電力変換装置において各相に対応して準ＺＶＳアシスト回路の回路部を備えることも可能である。
なお、図４３の例では、２相の電力変換装置６５０１の構成例を示したが、３相以上の電力変換装置において各相に対応して準ＺＶＳアシスト回路の回路部を備えることも可能である。
【0353】
ここで、図４３の例は、単一の補助スイッチ素子であるスイッチ素子６５３３（Ｑｓｕｂ＋／－）を用いたデュアル・ブーストＰＦＣの準ＺＶＳ回路の適用例である。
スイッチ素子６５３３（Ｑｓｕｂ＋／－）のゲート信号は、入力極性が正である期間はＱ１＋ゲート信号（Ｑｍａｉｎ＋のゲート信号）に基づいて生成され、入力極性が負である期間はＱ１－ゲート信号（Ｑｍａｉｎ－のゲート信号）に基づいて生成される。
入力極性が正である場合には、負極側インダクタＬ－の電圧は抵抗ドロップ分を除いて０［Ｖ］であるため、スイッチ素子６５３３（Ｑｓｕｂ＋／－）のオンによるアシスト電流は発生しない。このため、動作干渉を生じることなく、図２５に示される動作波形と同様な準ＺＶＳ動作が正極側の昇圧回路において得られる。
スイッチ素子６５３３（Ｑｓｕｂ＋／－）のゲート信号は、入力極性が正である期間はＱ１＋ゲート信号（Ｑｍａｉｎ＋のゲート信号）に基づいて生成され、入力極性が負である期間はＱ１－ゲート信号（Ｑｍａｉｎ－のゲート信号）に基づいて生成される。
入力極性が正である場合には、負極側インダクタＬ－の電圧は抵抗ドロップ分を除いて０［Ｖ］であるため、スイッチ素子６５３３（Ｑｓｕｂ＋／－）のオンによるアシスト電流は発生しない。このため、動作干渉を生じることなく、図２５に示される動作波形と同様な準ＺＶＳ動作が正極側の昇圧回路において得られる。
【0354】
【0355】
【0356】
電力変換装置７００１は、メイン回路と、ＺＶＳアシスト回路と、を備える。
メイン回路は、図４の例に係るメイン回路と同様であり、メイン回路の回路素子を同じ符号を用いて図示してある。
また、図４４には、図４に示されるのと同様な電源２１（Ｖｉ）を示してある。
メイン回路は、図４の例に係るメイン回路と同様であり、メイン回路の回路素子を同じ符号を用いて図示してある。
また、図４４には、図４に示されるのと同様な電源２１（Ｖｉ）を示してある。
【0357】
ＺＶＳアシスト回路は、１次巻線７０３１（Ｎｐ）と、巻線７０５１（Ｎｃ＝Ｎｓ－Ｎｔ）と、３次巻線７０５２（Ｎｔ）と、ダイオード７０３４と、スイッチ素子７０３５と、コンデンサ７０３７と、ダイオード７０５３と、を備える。
【0358】
ここで、図４４の例では、図４の例における１次巻線３１（Ｎｐ）と、巻線５１（Ｎｃ＝Ｎｓ－Ｎｔ）と、３次巻線５２（Ｎｔ）と、ダイオード３４と、スイッチ素子３５と、コンデンサ３７と、ダイオード５３の代わりに、１次巻線７０３１（Ｎｐ）と、巻線７０５１（Ｎｃ＝Ｎｓ－Ｎｔ）と、３次巻線７０５２（Ｎｔ）と、ダイオード７０３４と、スイッチ素子７０３５と、コンデンサ７０３７と、ダイオード７０５３を備える構成を示してあるが、これらは実質的には同様なＺＶＳアシスト回路である。
【0359】
さらに、本実施形態に係る電力変換装置７００１は、ダイオード７１１１を備える。
ダイオード７１１１のアノードは、ダイオード７０３４のカソードおよびスイッチ素子７０３５のドレインと接続されている。
ダイオード７１１１のカソードは、第２出力端子Ｔ２と接続されている。
ダイオード７１１１のアノードは、ダイオード７０３４のカソードおよびスイッチ素子７０３５のドレインと接続されている。
ダイオード７１１１のカソードは、第２出力端子Ｔ２と接続されている。
【0360】
このようなダイオード７１１１を用いたダイオード・クランプ回路は、実機において補助スイッチ（スイッチ素子７０３５）へのサージ電圧対策となる。
【0361】
このような構成により、（式９）においてＶＱｓｕｂがＶｏよりも小さいときに利用可能な無損失クランプ回路が実現される。
（式９）において、ＶＱｓｕｂはスイッチ素子７０３５の両端にかかる電圧を表しており、ＶＮｓは２次巻線（Ｎｓ）にかかる電圧を表しており、ＶＣｃはコンデンサ７０３７にかかる電圧を表しており、Ｎｐは１次巻線７０３１の巻き数を表しており、Ｎｓは２次巻線の巻き数を表しており、Ｎｔは３次巻線７０５２の巻き数を表しており、Ｖｏはメイン回路の出力電圧（第１出力端子Ｔ１と第２出力端子Ｔ２との間にかかる電圧）を表しており、Ｖｉは電源２１の電圧を表している。
（式９）において、ＶＱｓｕｂはスイッチ素子７０３５の両端にかかる電圧を表しており、ＶＮｓは２次巻線（Ｎｓ）にかかる電圧を表しており、ＶＣｃはコンデンサ７０３７にかかる電圧を表しており、Ｎｐは１次巻線７０３１の巻き数を表しており、Ｎｓは２次巻線の巻き数を表しており、Ｎｔは３次巻線７０５２の巻き数を表しており、Ｖｏはメイン回路の出力電圧（第１出力端子Ｔ１と第２出力端子Ｔ２との間にかかる電圧）を表しており、Ｖｉは電源２１の電圧を表している。
【0362】
【数9】
【0363】
【0364】
電力変換装置７３０１は、メイン回路と、準ＺＶＳアシスト回路と、を備える。
メイン回路は、図２１（Ａ）の例に係るメイン回路と同様であり、メイン回路の回路素子を同じ符号を用いて図示してある。
また、図４５には、図２１（Ａ）に示されるのと同様な電源２１（Ｖｉ）を示してある。
メイン回路は、図２１（Ａ）の例に係るメイン回路と同様であり、メイン回路の回路素子を同じ符号を用いて図示してある。
また、図４５には、図２１（Ａ）に示されるのと同様な電源２１（Ｖｉ）を示してある。
【0365】
準ＺＶＳアシスト回路は、１次巻線７３３１（Ｎｐ）と、２次巻線７３３２（Ｎｓ）と、ダイオード７３３３と、スイッチ素子７３３４と、を備える。
ここで、これらの回路の配置は、実質的には、図２１（Ｃ）に示される準ＺＶＳアシスト回路の場合と同様である。
ここで、これらの回路の配置は、実質的には、図２１（Ｃ）に示される準ＺＶＳアシスト回路の場合と同様である。
【0366】
さらに、本実施形態に係る電力変換装置７３０１は、ダイオード７４１１と、ダイオード７４１２と、を備える。
ダイオード７４１１のアノードは、ダイオード７３３３のカソードと接続されている。
ダイオード７４１１のカソードは、第２出力端子Ｔ２と接続されている。
ダイオード７４１２のアノードは、補助のスイッチ素子７３３４のドレインと接続されている。
ダイオード７４１２のカソードは、第２出力端子Ｔ２と接続されている。
ダイオード７４１１のアノードは、ダイオード７３３３のカソードと接続されている。
ダイオード７４１１のカソードは、第２出力端子Ｔ２と接続されている。
ダイオード７４１２のアノードは、補助のスイッチ素子７３３４のドレインと接続されている。
ダイオード７４１２のカソードは、第２出力端子Ｔ２と接続されている。
【0367】
このようなダイオード７４１１、７４１２を用いたダイオード・クランプ回路は、実機において補助スイッチ（スイッチ素子７３３４）へのサージ電圧対策となる。
【0368】
このような構成により、（式１０）においてＶＤｓｕｂがＶｏよりも小さいときにクランプ回路を接続可能である。
（式１０）において、ＶＤｓｕｂはダイオード７３３３の両端にかかる電圧を表しており、ＶＮｓは２次巻線７３３２（Ｎｓ）にかかる電圧を表しており、Ｎｐは１次巻線７３３１の巻き数を表しており、Ｎｓは２次巻線７３３２の巻き数を表しており、Ｖｉは電源２１の電圧を表している。
（式１０）において、ＶＤｓｕｂはダイオード７３３３の両端にかかる電圧を表しており、ＶＮｓは２次巻線７３３２（Ｎｓ）にかかる電圧を表しており、Ｎｐは１次巻線７３３１の巻き数を表しており、Ｎｓは２次巻線７３３２の巻き数を表しており、Ｖｉは電源２１の電圧を表している。
【0369】
【数10】
【0370】
＜構成例＞
［ＺＶＳアシスト回路の構成例］
一構成例（図１～図４、図７～図１０の例）として、電力変換装置は、メインスイッチ素子（Ｑｍａｉｎ）とメイン整流素子（Ｄｍ）と出力コンデンサ（Ｃｏ）とカップルドインダクタの１次巻線）（Ｎｐ）とを含むコンバータと、当該カップルドインダクタの２次巻線（Ｎｓ）と第１整流素子（Ｄｓ１）と補助スイッチ素子（Ｑｓｕｂ）との第１直列回路と、当該カップルドインダクタの３次巻線（Ｎｔ）と第２整流素子（Ｄｓ２）との第２直列回路と、第１直列回路と第２直列回路とが接続された補助コンデンサ（Ｃｓ）とを含む閉ループ回路による共振アシスト回路（ＺＶＳアシスト回路）と、を備える。
そして、２次巻線と３次巻線とは別体であり、第１直列回路と第２直列回路とが補助コンデンサに並列に接続された構成（図１～図３の例）、または、３次巻線が２次巻線と統合されている構成（図４、図７～図１０の例）である。
ここで、２次巻線と３次巻線とが別体である構成は、２次巻線と３次巻線とが別々の巻線であること（図１の例では、２次巻線３２と３次巻線３３とが別々の巻線であること）を表す。
また、３次巻線が２次巻線と統合されている構成は、２次巻線が３次巻線と他の巻線とで構成されていること（図４の例では、巻線５１と３次巻線５２とで２次巻線（Ｎｓ）が構成されていること）を表す。
［ＺＶＳアシスト回路の構成例］
一構成例（図１～図４、図７～図１０の例）として、電力変換装置は、メインスイッチ素子（Ｑｍａｉｎ）とメイン整流素子（Ｄｍ）と出力コンデンサ（Ｃｏ）とカップルドインダクタの１次巻線）（Ｎｐ）とを含むコンバータと、当該カップルドインダクタの２次巻線（Ｎｓ）と第１整流素子（Ｄｓ１）と補助スイッチ素子（Ｑｓｕｂ）との第１直列回路と、当該カップルドインダクタの３次巻線（Ｎｔ）と第２整流素子（Ｄｓ２）との第２直列回路と、第１直列回路と第２直列回路とが接続された補助コンデンサ（Ｃｓ）とを含む閉ループ回路による共振アシスト回路（ＺＶＳアシスト回路）と、を備える。
そして、２次巻線と３次巻線とは別体であり、第１直列回路と第２直列回路とが補助コンデンサに並列に接続された構成（図１～図３の例）、または、３次巻線が２次巻線と統合されている構成（図４、図７～図１０の例）である。
ここで、２次巻線と３次巻線とが別体である構成は、２次巻線と３次巻線とが別々の巻線であること（図１の例では、２次巻線３２と３次巻線３３とが別々の巻線であること）を表す。
また、３次巻線が２次巻線と統合されている構成は、２次巻線が３次巻線と他の巻線とで構成されていること（図４の例では、巻線５１と３次巻線５２とで２次巻線（Ｎｓ）が構成されていること）を表す。
【0371】
一構成例（図６、図１８の例）として、電力変換装置は、さらに、制御部（例えば、制御回路）を備え、制御部は、補助スイッチ素子（Ｑｓｕｂ）をオンにした後、メインスイッチ素子（Ｑｍａｉｎ）をオンにし、その後、補助スイッチ素子（Ｑｓｕｂ）をオフにした後または補助スイッチ素子（Ｑｓｕｂ）をオフにしたのと同時に、メインスイッチ素子（Ｑｍａｉｎ）をオフにする。
【0372】
一構成例（図１８の例）として、電力変換装置では、制御部は、３次巻線（Ｎｔ）または補助巻線（Ｎｔ’）の電圧と、補助コンデンサ（Ｃｓ）の電圧を用いて、メインスイッチ素子（Ｑｍａｉｎ）のオンタイミングを決定する。
【0373】
一構成例（図７、図８の例）として、電力変換装置では、コンバータは、昇圧コンバータまたは降圧コンバータであり、第２整流素子（Ｄｓ２）の電圧から整流ダイオード（図７、図８の例では、ダイオード１１８、１５８）を介して定電圧源（Ｖｃｃ）を得る。
【0374】
一構成例（図１３の例）として、電力変換装置は、メインスイッチ素子（Ｑｍａｉｎ）とメイン整流素子（Ｄｍ）とを含む多相の系統を有しており、共振アシスト回路は、当該多相に対応する多相共振アシスト回路である。
一構成例（図１３の例）として、電力変換装置において、多相共振アシスト回路では、補助コンデンサ（Ｃｓ）と第２整流素子（Ｄｓ２）との一方または両方が、少なくとも２つの相で共用されている。
一構成例（図１３の例）として、電力変換装置において、多相共振アシスト回路では、補助コンデンサ（Ｃｓ）と第２整流素子（Ｄｓ２）との一方または両方が、少なくとも２つの相で共用されている。
【0375】
一構成例（図１１の例）として、電力変換装置は、メインスイッチ素子（Ｑｍａｉｎ）とメイン整流素子（Ｄｍ）と出力コンデンサ（Ｃｏ）とカップルドインダクタの１次巻線（Ｎｐ）とを含むコンバータと、第１整流素子（図１１の例では、ダイオード３１７（Ｄｓ１’））と第１補助コンデンサ（図１１の例では、コンデンサ３１６（Ｃｓ））との第１直列回路と、第２補助コンデンサ（図１１の例では、コンデンサ３１３（Ｃｓ））と第２整流素子（図１１の例では、ダイオード３１４（Ｄｓ１’））との第２直列回路と、当該カップルドインダクタの２次巻線（Ｎｓ）と補助スイッチ素子（Ｑｓｕｂ）とを含み第１直列回路と第２直列回路が並列に接続される第３直列回路と、第１整流素子のアノードと第２整流素子のカソードとの間に配置される第３整流素子（Ｄｓ２’）と、を含む閉ループ回路による共振アシスト回路（ＺＶＳアシスト回路）と、を備える。
【0376】
一構成例（図１２の例）として、電力変換装置は、メインスイッチ素子（Ｑｍａｉｎ）とメイン整流素子（Ｄｍ）と出力コンデンサ（Ｃｏ）とカップルドインダクタの１次巻線（Ｎｐ）とを含むコンバータと、第１整流素子（図１２の例では、ダイオード３３８（Ｄｓ１’））と第１補助コンデンサ（図１２の例では、コンデンサ３３６（Ｃｓ））との第１直列回路と、第２補助コンデンサ（図１２の例では、コンデンサ３３３（Ｃｓ））と第２整流素子（図１２の例では、ダイオード３３４（Ｄｓ１’））との第２直列回路と、第３整流素子（図１２の例では、ダイオード３４１（Ｄｓ１’））と第３補助コンデンサ（図１２の例では、コンデンサ３４０（Ｃｓ））と第４整流素子（図１２の例では、ダイオード３３９（Ｄｓ１’））との第３直列回路と、当該カップルドインダクタの２次巻線（Ｎｓ）と補助スイッチ素子（Ｑｓｕｂ）とを含み第１直列回路と第２直列回路と第３直列回路が並列に接続される第４直列回路と、第１整流素子のアノードと第４整流素子のカソードとの間に配置される第５整流素子（図１２の例では、ダイオード３３７（Ｄｓ２’））と、第２整流素子のカソードと第３整流素子のアノードとの間に配置される第６整流素子（図１２の例では、ダイオード３３５（Ｄｓ２’））と、を含む閉ループ回路による共振アシスト回路（ＺＶＳアシスト回路）と、を備える。
【0377】
一構成例（図１４の例）として、電力変換装置は、メインスイッチ素子（Ｑｍａｉｎ）とメイン整流素子（Ｄｍ）と出力コンデンサ（Ｃｏ）とカップルドインダクタの１次巻線（Ｎｐ）とを含み、１次巻線の電流極性が正負に切り替わるコンバータと、閉ループ回路による共振アシスト回路（ＺＶＳアシスト回路）と、を備え、閉ループ回路は、当該カップルドインダクタの２次巻線（Ｎｓ）と、第１整流素子（Ｄｓ１＋）と、１次巻線の電流極性が正であるときに駆動される第１補助スイッチ（Ｑｓｕｂ＋）との第１直列回路と、当該カップルドインダクタの３次巻線（Ｎｔ）と第２整流素子（Ｄｓ２＋）との第２直列回路と、第１直列回路と第２直列回路とが接続された第１補助コンデンサ（Ｃｓ＋）と、を含み、さらに、閉ループ回路は、第３整流素子（Ｄｓ１－）と、１次巻線の電流極性が負であるときに駆動される第２補助スイッチ（Ｑｓｕｂ－）と、２次巻線（Ｎｓ）との第３直列回路と、３次巻線（Ｎｔ）と第４整流素子（Ｄｓ２－）との第４直列回路と、第３直列回路と第４直列回路とが接続され、且つ、第１補助コンデンサ（Ｃｓ＋）と接続された第２補助コンデンサ（Ｃｓ－）と、を含む。
そして、２次巻線と３次巻線とは別体であり、第１直列回路と第２直列回路とが第１補助コンデンサに並列に接続された構成、または、３次巻線が２次巻線と統合されている構成である。
同様に、２次巻線と３次巻線とは別体であり、第３直列回路と第４直列回路とが第２補助コンデンサに並列に接続された構成、または、３次巻線が２次巻線と統合されている構成である。
ここで、図１４の例では、３次巻線が２次巻線と統合されている構成例を示したが、他の構成例として、２次巻線と３次巻線とが別体である構成が用いられてもよい。
そして、２次巻線と３次巻線とは別体であり、第１直列回路と第２直列回路とが第１補助コンデンサに並列に接続された構成、または、３次巻線が２次巻線と統合されている構成である。
同様に、２次巻線と３次巻線とは別体であり、第３直列回路と第４直列回路とが第２補助コンデンサに並列に接続された構成、または、３次巻線が２次巻線と統合されている構成である。
ここで、図１４の例では、３次巻線が２次巻線と統合されている構成例を示したが、他の構成例として、２次巻線と３次巻線とが別体である構成が用いられてもよい。
【0378】
一構成例（図４２の例）として、電力変換装置は、単相交流入力に接続されたデュアル・ブーストＰＦＣに適用され、メインスイッチ素子（Ｑｍａｉｎ）とメイン整流素子（Ｄｍ）とを含む二つの昇圧回路を有しており、共振アシスト回路は、当該二つの昇圧回路に対応しており、共振アシスト回路では、補助スイッチ素子（Ｑｓｕｂ＋／－）が、共用されている。
【0379】
［準ＺＶＳアシスト回路の構成例］
一構成例（図２１～図２４の例）として、電力変換装置は、メインスイッチ素子（Ｑｍａｉｎ）とメイン整流素子（Ｄｍ）と出力コンデンサ（Ｃｏ）とカップルドインダクタの１次巻線（Ｎｐ）とを含むコンバータと、当該カップルドインダクタの２次巻線（Ｎｓ）と第１整流素子（Ｄｓ１）と補助スイッチ素子（Ｑｓｕｂ）との直列回路を含む閉ループ回路による共振アシスト回路（ＺＶＳアシスト回路）と、を備える。
一構成例（図２１～図２４の例）として、電力変換装置は、メインスイッチ素子（Ｑｍａｉｎ）とメイン整流素子（Ｄｍ）と出力コンデンサ（Ｃｏ）とカップルドインダクタの１次巻線（Ｎｐ）とを含むコンバータと、当該カップルドインダクタの２次巻線（Ｎｓ）と第１整流素子（Ｄｓ１）と補助スイッチ素子（Ｑｓｕｂ）との直列回路を含む閉ループ回路による共振アシスト回路（ＺＶＳアシスト回路）と、を備える。
【0380】
一構成例（図２５の例）として、電力変換装置は、さらに、制御部（例えば、制御回路）を備え、制御部は、補助スイッチ素子（Ｑｓｕｂ）をオンにした後、メインスイッチ素子（Ｑｍａｉｎ）をオンにし、その後、補助スイッチ素子（Ｑｓｕｂ）をオフにした後または補助スイッチ素子（Ｑｓｕｂ）をオフにしたのと同時に、メインスイッチ素子（Ｑｍａｉｎ）をオフにする。
【0381】
一構成例（図２１～図２４および図２５の変形例）として、電力変換装置は、さらに、第２制御部（例えば、制御回路）を備え、第２制御部は、１次巻線（Ｎｐ）の励磁電流の還流動作を担っているスイッチ素子であるメイン整流素子（Ｄｍ）に、メインスイッチ素子（Ｑｍａｉｎ）と短絡防止期間を設けた対になるオン／オフ動作をさせ、補助スイッチ素子（Ｑｓｕｂ）をオンにした後、メイン整流素子（Ｄｍ）の電流が任意の負電流値になったとき、メイン整流素子（Ｄｍ）をオフにする。
ここで、図２１～図２４の例では、メイン整流素子（Ｄｍ）がダイオードであるが、変形例として、メイン整流素子（Ｄｍ）をスイッチ素子として、上記の制御が可能である。
なお、第２制御部は、上記した図２５の例に関する制御部と共通であってもよく、あるいは、別の制御部であってもよい。
ここで、図２１～図２４の例では、メイン整流素子（Ｄｍ）がダイオードであるが、変形例として、メイン整流素子（Ｄｍ）をスイッチ素子として、上記の制御が可能である。
なお、第２制御部は、上記した図２５の例に関する制御部と共通であってもよく、あるいは、別の制御部であってもよい。
【0382】
一構成例（図２２、図２３、図２４の例）として、電力変換装置では、コンバータは、昇降圧コンバータ、フライバックコンバータ、または、降圧型コンバータのうちのいずれかであり、２次巻線の電圧から整流ダイオード（図２２、図２３、図２４の例では、ダイオード１１５５、１１８１、１２２１）を介して定電圧源（Ｖｃｃ）を得る。
【0383】
一構成例（図２６の例）として、電力変換装置は、メインスイッチ素子（Ｑｍａｉｎ）とメイン整流素子（Ｄｍ）と出力コンデンサ（Ｃｏ）とカップルドインダクタの１次巻線（Ｎｐ）とを含み、１次巻線の電流極性が正負に切り替わるコンバータと、当該カップルドインダクタの正側２次巻線（Ｎｓ＋）と、第１整流素子（Ｄｓ１＋）と、１次巻線（Ｎｐ）の電流極性が正であるときに駆動される第１補助スイッチ（Ｑｓｕｂ＋）とを含む第１閉ループ回路、および、当該カップルドインダクタの負側２次巻線（Ｎｓ－）と、第２整流素子（Ｄｓ１－）と、１次巻線（Ｎｐ）の電流極性が負であるときに駆動される第２補助スイッチ（Ｑｓｕｂ－）とを含む第２閉ループ回路による共振アシスト回路（ＺＶＳアシスト回路）と、を備える。
【0384】
一構成例（図２７の例）として、電力変換装置は、メインスイッチ素子（Ｑｍａｉｎ）とメイン整流素子（Ｄｍ）と出力コンデンサ（Ｃｏ）とカップルドインダクタの１次巻線（Ｎｐ）とを含み、１次巻線（Ｎｐ）の電流極性が正負に切り替わるコンバータと、当該カップルドインダクタの２次巻線（Ｎｓ）と、１次巻線（Ｎｐ）の電流極性が正であるときに駆動される第１補助スイッチ（Ｑｓｕｂ＋）に並列接続された第１整流素子と、１次巻線（Ｎｐ）の電流極性が負であるときに駆動される第２補助スイッチ（Ｑｓｕｂ－）に並列接続された第２整流素子とを含む閉ループ回路による共振アシスト回路を備える。
【0385】
一構成例（図２８－図２９の例）として、電力変換装置は、さらに制御部（例えば、制御回路）を備え、制御部は、１次巻線（Ｎｐ）の励磁電流の還流動作を担っているスイッチ素子であるメイン整流素子（ＱＳＲ）に、メインスイッチ素子（Ｑｍａｉｎ）と短絡防止期間を設けた対になるオン／オフ動作をさせ、第１補助スイッチ（Ｑｓｕｂ＋）または第２補助スイッチ（Ｑｓｕｂ－）のいずれか一方をオンにした後、メイン整流素子（ＱＳＲ）の電流が任意の負電流値になったとき、メイン整流素子（ＱＳＲ）をオフにする。
【0386】
一構成例（図３４－図３５の例）として、電力変換装置は、メインスイッチ素子（Ｑｍａｉｎ）とメイン整流素子（Ｄｍ）と出力コンデンサ（Ｃｏ）とカップルドインダクタの１次巻線（Ｎｐ）とを含むコンバータと、当該カップルドインダクタの２次巻線（Ｎｓ）と第１整流素子（Ｄｓ１）と補助スイッチ素子（Ｑｓｕｂ）との直列回路を含む閉ループ回路による共振アシスト回路（ＺＶＳアシスト回路）と、補助巻線（Ｎｔ’）の電圧を用いて、メインスイッチ素子（Ｑｍａｉｎ）のオンタイミングを決定する制御部と、を備える。
一構成例（図３４－図３５の例）として、電力変換装置では、制御部は、補助スイッチ素子（Ｑｓｕｂ）をオンにした後、補助巻線（Ｎｔ’）の電圧によりメインスイッチ素子（Ｑｍａｉｎ）をオンにし、その後、補助スイッチ素子（Ｑｓｕｂ）をオフにした後または補助スイッチ素子（Ｑｓｕｂ）をオフにしたのと同時に、メインスイッチ素子（Ｑｍａｉｎ）をオフにする。
さらに、一構成例（図３４－図３５の例）として、電力変換装置は、第２制御部を備え、第２制御部は、１次巻線（Ｎｐ）の励磁電流の還流動作を担っているスイッチ素子であるメイン整流素子（Ｄｍ）に、メインスイッチ素子（Ｑｍａｉｎ）と短絡防止期間を設けた対になるオン／オフ動作をさせ、補助スイッチ素子（Ｑｓｕｂ）をオンにした後、メイン整流素子（Ｄｍ）の電流が任意の負電流値になったとき、メイン整流素子（Ｄｍ）をオフにする。
一構成例（図３４－図３５の例）として、電力変換装置では、制御部は、補助スイッチ素子（Ｑｓｕｂ）をオンにした後、補助巻線（Ｎｔ’）の電圧によりメインスイッチ素子（Ｑｍａｉｎ）をオンにし、その後、補助スイッチ素子（Ｑｓｕｂ）をオフにした後または補助スイッチ素子（Ｑｓｕｂ）をオフにしたのと同時に、メインスイッチ素子（Ｑｍａｉｎ）をオフにする。
さらに、一構成例（図３４－図３５の例）として、電力変換装置は、第２制御部を備え、第２制御部は、１次巻線（Ｎｐ）の励磁電流の還流動作を担っているスイッチ素子であるメイン整流素子（Ｄｍ）に、メインスイッチ素子（Ｑｍａｉｎ）と短絡防止期間を設けた対になるオン／オフ動作をさせ、補助スイッチ素子（Ｑｓｕｂ）をオンにした後、メイン整流素子（Ｄｍ）の電流が任意の負電流値になったとき、メイン整流素子（Ｄｍ）をオフにする。
【0387】
一構成例（図３７、図３９の例）として、電力変換装置は、メインスイッチ素子（Ｑｍａｉｎ＋）とメイン整流素子（Ｑｍａｉｎ－）と出力コンデンサ（Ｃｏ）とカップルドインダクタの１次巻線（Ｎｐ）とを含み、１次巻線（Ｎｐ）の電流極性が正負に切り替わるコンバータと、カップルドインダクタの正側２次巻線（Ｎｓ＋）と、第１整流素子（Ｄｓ１＋）と、１次巻線（Ｎｐ）の電流極性が正であるときに駆動される第１補助スイッチ（Ｑｓｕｂ＋）とを含む第１閉ループ回路、および、カップルドインダクタの負側２次巻線（Ｎｓ－）と、第２整流素子（Ｄｓ１－）と、１次巻線（Ｎｐ）の電流極性が負であるときに駆動される第２補助スイッチ（Ｑｓｕｂ－）とを含む第２閉ループ回路による共振アシスト回路（ＺＶＳアシスト回路）と、補助巻線（Ｎｔ’：ＮＺＣＤ）の電圧を用いて、メインスイッチ素子（Ｑｍａｉｎ＋）のオンタイミングを決定する制御部と、を備える。
【0388】
一構成例（図３８、図３９の例）として、電力変換装置は、メインスイッチ素子（Ｑｍａｉｎ＋）とメイン整流素子（Ｑｍａｉｎ－）と出力コンデンサ（Ｃｏ）とカップルドインダクタの１次巻線（Ｎｐ）とを含み、１次巻線（Ｎｐ）の電流極性が正負に切り替わるコンバータと、カップルドインダクタの２次巻線（Ｎｓ）と、１次巻線（Ｎｐ）の電流極性が正であるときに駆動される第１補助スイッチ（Ｑｓｕｂ＋）に並列接続された第１整流素子と、１次巻線（Ｎｐ）の電流極性が負であるときに駆動される第２補助スイッチ（Ｑｓｕｂ－）に並列接続された第２整流素子とを含む閉ループ回路による共振アシスト回路（ＺＶＳアシスト回路）と、補助巻線（Ｎｔ’：ＮＺＣＤ）の電圧を用いて、メインスイッチ素子（Ｑｍａｉｎ＋）のオンタイミングを決定する制御部と、を備える。
さらに、一構成例（図３８、図３９の例）として、電力変換装置では、制御部は、１次巻線（Ｎｐ）の励磁電流の還流動作を担っているスイッチ素子であるメイン整流素子（Ｑｍａｉｎ－）に、メインスイッチ素子（Ｑｍａｉｎ＋）と短絡防止期間を設けた対になるオン／オフ動作をさせ、第１補助スイッチ（Ｑｓｕｂ＋）または第２補助スイッチ（Ｑｓｕｂ－）のいずれか一方をオンにした後、メイン整流素子（Ｑｍａｉｎ＋）の電流が任意の負電流値になったとき、メイン整流素子（Ｑｍａｉｎ－）をオフにする。
さらに、一構成例（図３８、図３９の例）として、電力変換装置では、制御部は、１次巻線（Ｎｐ）の励磁電流の還流動作を担っているスイッチ素子であるメイン整流素子（Ｑｍａｉｎ－）に、メインスイッチ素子（Ｑｍａｉｎ＋）と短絡防止期間を設けた対になるオン／オフ動作をさせ、第１補助スイッチ（Ｑｓｕｂ＋）または第２補助スイッチ（Ｑｓｕｂ－）のいずれか一方をオンにした後、メイン整流素子（Ｑｍａｉｎ＋）の電流が任意の負電流値になったとき、メイン整流素子（Ｑｍａｉｎ－）をオフにする。
【0389】
一構成例（図４０の例）として、電力変換装置は、メインスイッチ素子（Ｑｍａｉｎ）とメイン整流素子（Ｄｍ）と出力コンデンサ（Ｃｏ）とカップルドインダクタの１次巻線（Ｎｐ）とを含み、１次巻線（Ｎｐ）の電流極性が正負に切り替わるコンバータと、カップルドインダクタの２次巻線（Ｎｓ）と、第１整流素子（Ｄｓｕｂ＋）と、１次巻線（Ｎｐ）の電流極性が正であるときに駆動される第１補助スイッチ（Ｑｓｕｂ＋）とを含む第１閉ループ回路、および、カップルドインダクタの２次巻線（Ｎｓ）と、第２整流素子（Ｄｓｕｂ－）と、１次巻線（Ｎｐ）の電流極性が負であるときに駆動される第２補助スイッチ（Ｑｓｕｂ－）とを含む第２閉ループ回路による共振アシスト回路（ＺＶＳアシスト回路）と、を備える。
一構成例（図４１の例）として、電力変換装置は、トーテムポールＰＦＣに適用され、２次巻線（Ｎｓ）と第１整流素子（Ｄｓｕｂ＋）と第１補助スイッチ（Ｑｓｕｂ＋）による直列回路の間にトーテムポールＰＦＣの正側のＡＣダイオード（ＢＤ＋）が接続され、２次巻線（Ｎｓ）と第２整流素子（Ｄｓｕｂ－）と第２補助スイッチ（Ｑｓｕｂ－）による直列回路の間にトーテムポールＰＦＣの負側のＡＣダイオード（ＢＤ－）が接続される。
一構成例（図４１の例）として、電力変換装置は、トーテムポールＰＦＣに適用され、２次巻線（Ｎｓ）と第１整流素子（Ｄｓｕｂ＋）と第１補助スイッチ（Ｑｓｕｂ＋）による直列回路の間にトーテムポールＰＦＣの正側のＡＣダイオード（ＢＤ＋）が接続され、２次巻線（Ｎｓ）と第２整流素子（Ｄｓｕｂ－）と第２補助スイッチ（Ｑｓｕｂ－）による直列回路の間にトーテムポールＰＦＣの負側のＡＣダイオード（ＢＤ－）が接続される。
【0390】
一構成例（図４３の例）として、電力変換装置は、メインスイッチ素子（Ｑｍａｉｎ）とメイン整流素子（Ｄｍ）と出力コンデンサ（Ｃｏ）とカップルドインダクタの１次巻線（Ｎｐ）とを含むコンバータと、カップルドインダクタの２次巻線（Ｎｓ）と第１整流素子と補助スイッチ素子との直列回路を含む閉ループ回路による共振アシスト回路（ＺＶＳアシスト回路）と、を備える電力変換装置であって、単相交流入力に接続されたデュアル・ブーストＰＦＣに適用されるメインスイッチ素子（Ｑｍａｉｎ）とメイン整流素子（Ｄｍ）とを含む二つの昇圧回路を有しており、共振アシスト回路は、二つの昇圧回路に対応しており、共振アシスト回路では、補助スイッチ素子（Ｑｓｕｂ＋／－）が、共用されている。
さらに、一構成例（図４３の例）として、電力変換装置は、カップルドインダクタの補助巻線（Ｎｔ’）の電圧を用いて、メインスイッチ素子（Ｑｍａｉｎ）のオンタイミングを決定する制御部を備える。
さらに、一構成例（図４３の例）として、電力変換装置は、カップルドインダクタの補助巻線（Ｎｔ’）の電圧を用いて、メインスイッチ素子（Ｑｍａｉｎ）のオンタイミングを決定する制御部を備える。
【0391】
以上、この開示の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この開示の要旨を逸脱しない範囲の設計等も含まれる。
【符号の説明】
【0392】
１～４、１０１～１０４、４０１、５０１～５０３、６０１～６０３、１００１～１００４、１３０１、１５０１、１６０１、１７０１、４００１、４２０１、４３０１、４５０１、５００１、５３０１、６００１、６３０１、６５０１、７００１、７３０１…電力変換装置、１１、３５、１１５、１３２、１５５、１８３、２１５、２４５、２６４、３１２、３３２、４１１、４１３、４４６、４５４、５１１、５１２、５４５、５４９、５７７、５８１、５９１、１１３４、１１３４ａ、１１３４ｂ、１１５４、１１７４、１２１３、１３１４、１３１６、１３３３、１３３４、１４１１、１４１２、１４２３、１４２４、１５１１～１５１４、１５１６、１５１７、１５４３、１５４４、１６１１～１６１４、１６４３、１６４４、１７１１～１７１４、１７４３、１７４４、４０３５、４２３４、４３３４、５１１１、５１１２、５１５４、５１５６、５３３３、５３３４、６０１３、６３４６、６５３３、７０３５、７３３４…スイッチ素子、１２、３４、３６、４２、５３、１１４、１１６、１１８、１３３、１５４、１５６、１５８、１８２、２１４、２１６、２４２、２６３、２６５、３１４、３１５、３１７、３３４、３３５、３３７、３３８、３３９、３４１、４１２、４１４、４４５、４４７、４５３、４６１、５４４、５４６、５４８、５５０、５７６、５８０、５９２、５９３、６２１、６５１、６６１、６９１、１１３３、１１３３ａ、１１３３ｂ、１１５３、１１５５、１１７３、１１８１、１２１２、１２２１、１３１３、１３１５、４０３４、４０５３、４２３３、４３３３、５１５３、５１５５、５２１２、５２１３、６０１２、６０１４、６３４５、６３４７、６３５３、６３６１、６３９１、６３９２、６５３２、６５５２、７０５３、７３３３、７４１１、７４１２…ダイオード、１３、３７、１１７、１３１、１５７、１８１、２１７、２４１、２６６、３１３、３１６、３３３、３３６、３４０、４１５、４４８、５１５、５４７、５５１、５７９、６５２、１４１３、１５１５、１６７２、１７１５、４０３７、５１１３、６３４８、６３８１、７０３７…コンデンサ、２１、２３、１２１、１７１、２５１、４２３、５２３、１５２３、１６２３、１６３１、１７３１、５１２３、６４２３…電源、３１、１１１、１５１、２１１、２４４、４３１、４３２、５４１、１１３１、１１３１ａ、１１３１ｂ、１１５１、１１７１、１３３１、１５４１、１６４１、１７４１、４２３１、４３３１、５１３１、６０５１、７０３１、７３３１…１次巻線、３２、３１１、３３１、１１３２、１１３２ａ、１１３２ｂ、１１５２、１１７２、１２１１、１３１１、１３１２、１３３２、１５４２、１６４２、１７４２、４２３２、４３３２、５１５１、５１５２、５３３２、６０１１、６５３１、６５５１、７３３２…２次巻線、３３、４１、５２、１１３、１５３、２１３、２６２、４４２、４５２、５４３、５７３、５７５、４０５２、６３４２、６３５２、７０５２…３次巻線、５１、１１２、１５２、２１２、２４３、２６１、４４１、４５１、５４２、５７２、５７４、４０５１、６３４１、６３５１、７０５１…巻線、７１、７２、１４２２…インダクタ、５７８、５８２…サイリスタ、６１１、４１１１、５２１１…補助巻線、６１２、６４２、６８２、４１１２…演算器、６１３、６４３、６８３、４１１３、５５１３、５６１３…比較器、６１４、６１５、６４４、６４５、６８４、６８５、５５１４、５５１９、５６１４、５６１９…ＡＮＤ、６１６、６４６、６８６、４１１６、４６１５、５５１５、５６１５…オンディレイ回路、６１７、６４７、６８７、４１１７、５５１６、５６１６…ＯＲ、１４０１…等価回路、１４２１…励磁インダクタ、５１３、５１４、１４３１…半波整流ダイオード、１６７１…抵抗、２０１１～２０１８、２１１１～２１１７、３０１１～３０１８、３１１１～３１１９…波形、４１１８…オフディレイ回路、４１１９…Ｄ型フリップフロップ、４２５１、４３５１、５５１２、５６１２…オフセット電源、４７１１…ＰＷＭ制御部、４７３１、５２３１…回路部、５２２１…検出部、５５１７、５６１７…ＮＯＴ、４６１８、５５１８、５６１８…オンディレイ回路（ＳＲ）、Ａ１～Ａ４、３０１、３０２…ＺＶＳアシスト回路、Ｂ１～Ｂ３…点、Ｇ１…グラウンド端子、Ｐ１…方向、Ｔ１、Ｔ１２、Ｔ２２、Ｔ３２、Ｔ５２、Ｔ６２、Ｔ１０２、Ｔ１２１、Ｔ２３１…第１出力端子、Ｔ２、Ｔ１１、Ｔ２１、Ｔ３１、Ｔ５１、Ｔ６１、Ｔ１０１、Ｔ１２２、Ｔ２３２…第２出力端子
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】