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特開2022-160075半導体装置

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022160075

(43)【公開日】2022-10-19

(54)【発明の名称】半導体装置

(51)【国際特許分類】

G11C 16/26 20060101AFI20221012BHJP

G11C 16/04 20060101ALI20221012BHJP

G11C 16/24 20060101ALI20221012BHJP

【ＦＩ】

G11C16/26 100

G11C16/04 170

G11C16/24 110

【審査請求】有

【請求項の数】17

【出願形態】ＯＬ

(21)【出願番号】P 2021064599

(22)【出願日】2021-04-06

(11)【特許番号】

(45)【特許公報発行日】2022-06-28

(71)【出願人】

【識別番号】511062254

【氏名又は名称】ウィンボンドエレクトロニクスコーポレーション

(74)【代理人】

【識別番号】100098497

【弁理士】

【氏名又は名称】片寄恭三

(72)【発明者】

【氏名】妹尾真言

(72)【発明者】

【氏名】岡部翔

【テーマコード（参考）】

5B225

【Ｆターム（参考）】

5B225BA01

5B225CA01

5B225DA03

5B225DE13

5B225EA05

5B225EE09

5B225EE12

5B225FA02

(57)【要約】

【課題】高速の読出しが可能な半導体装置および読出し方法を提供する。
【解決手段】本発明のＮＡＮＤ型フラッシュメモリは、偶数ビット線または奇数ビット線を選択するビット線選択回路と、ビット線選択回路に接続されたページバッファ／センス回路とを含む。フラッシュメモリの読出し方法は、ビット線選択回路に接続された仮想電源ＶＩＲＰＷＲにより選択ビット線をプリチャージするステップ（ステップ＃１）と、選択ビット線のプリチャージと並行して、電圧供給ノードＶ１によるラッチ回路Ｌ１の初期化（ステップ＃１_２）および電圧供給ノードＶ１によるページバッファ／センス回路１７０の初期化（ステップ＃１_３）とを含む。
【選択図】図７

【特許請求の範囲】

【請求項1】

偶数ビット線または奇数ビット線を選択するビット線選択回路と、前記ビット線選択回路に接続されたページバッファ／センス回路とを含む、ＮＡＮＤ型フラッシュメモリの読出し方法であって、
前記ビット線選択回路に接続された第１の電圧供給源の供給電圧により選択ビット線をプリチャージする第１のステップと、
前記選択ビット線のプリチャージと並行して、前記ページバッファ／センス回路に接続された第２の電圧供給源の供給電圧により前記ページバッファ／センス回路のラッチを初期化する第２のステップと、
を含む読出し方法。

【請求項2】

読出し方法はさらに、前記選択ビット線のプリチャージと並行して、前記ラッチの初期化後に前記第２の電圧供給源の供給電圧により前記ページバッファ／センス回路のセンスノードを初期化する第３のステップを含む、請求項１に記載の読出し方法。

【請求項3】

前記第２のステップおよび前記第３のステップは、前記選択ビット線のプリチャージ期間内に実施される、請求項１または２に記載の読出し方法。

【請求項4】

前記第２の電圧供給源は、前記第２のステップのためにＧＮＤレベルを供給し、前記第３のステップのためにＶＤＤを供給する、請求項１ないし３いずれか１つに記載の読出し方法。

【請求項5】

読出し方法はさらに、前記選択ビット線のプリチャージの前に、前記第１の電圧供給源の供給電圧により前記選択ビット線を初期化する第４のステップを含む、請求項１ないし４いずれか１つに記載の読出し方法。

【請求項6】

読出し方法はさらに、前記第２の電圧供給源の供給電圧により前記非選択ビット線をビット線シールドする第５のステップを含む、請求項１ないし５いずれか１つに記載の読出し方法。

【請求項7】

前記第５のステップはさらに、前記第１の電圧供給源の供給電圧を非選択ビット線に電気的に接続すること、および前記ビット線選択回路を前記ページバッファ／センス回路に接続することを含む、請求項６に記載の読出し方法。

【請求項8】

前記第５のステップは、前記第２のステップと同時に実行される、請求項６に記載の読出し方法。

【請求項9】

前記選択ビット線のプリチャージを開始するとき、前記第１の電圧供給源と前記選択ビット線との間に接続されたトランジスタを導通させる、請求項１に記載の読出し方法。

【請求項10】

前記第１の電圧供給源は、プリチャージレベルの電圧を供給し、前記トランジスタは、前記プリチャージレベルが低下しないように導通される、請求項９に記載の読出し方法。

【請求項11】

ＮＡＮＤ型のメモリセルアレイと、
前記メモリセルアレイの選択ページからデータを読み出す読出し手段と、
前記読出し手段によって読み出されたデータを外部に出力する出力手段とを含み、
前記読出し手段は、偶数ビット線または奇数ビット線を選択するビット線選択回路と、前記ビット線選択回路に接続されたページバッファ／センス回路とを含み、
前記読出し手段は、前記ビット線選択回路に接続された第１の電圧供給源の供給電圧により選択ビット線をプリチャージし、当該選択ビット線のプリチャージと並行して、前記ページバッファ／センス回路に接続された第２の電圧供給源の供給電圧により前記ページバッファ／センス回路のラッチを初期化する、半導体装置。

【請求項12】

前記読出し手段はさらに、前記選択ビット線のプリチャージと並行して、前記ラッチの初期化後に前記第２の電圧供給源の供給電圧により前記ページバッファ／センス回路のセンスノードを初期化する、請求項１１に記載の半導体装置。

【請求項13】

前記読出し手段はさらに、前記選択ビット線のプリチャージの前に、前記第１の電圧供給源の供給電圧により前記選択ビット線を初期化する、請求項１１または１２に記載の半導体装置。

【請求項14】

前記読出し手段はさらに、前記第２の電圧供給源の供給電圧により前記非選択ビット線をビット線シールドにする、請求項１１ないし１３いずれか１つに記載の半導体装置。

【請求項15】

前記読出し手段はさらに、前記非選択ビット線のビット線シールドと前記ラッチの初期化を同時に実行する、請求項１４に記載の半導体装置。

【請求項16】

前記選択ビット線のプリチャージを開始するとき、前記第１の電圧供給源と前記選択ビット線との間に接続されたトランジスタを導通させる、請求項１１に記載の半導体装置。

【請求項17】

前記読出し手段は、ビット線の電圧を検出する検出手段を含み、前記読出し手段は、前記第１の供給源の供給電圧が低下しないように前記トランジスタをオンさせ、かつ前記検出手段によりプリチャージ電圧が検出されたとき前記トランジスタをオフさせる、請求項１６に記載の半導体装置。

【請求項18】

前記読出し手段は、前記第１の電圧供給源からプリチャージレベルの電圧を出力させ、かつ前記プリチャージレベルの電圧が低下しないように前記トランジスタをオンさせる、請求項１６に記載の半導体装置。

【請求項19】

前記読出し手段は、前記プリチャージレベルの電圧を出力するユニティゲインバッファを含む、請求項１８に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ＮＡＮＤ型フラッシュメモリ等を含む半導体装置に関し、特にフラッシュメモリの読出しに関する。

【背景技術】

【0002】

ＮＡＮＤ型のフラッシュメモリには、外部からのコマンドに応答して複数のページを連続で読み出す連続読出し機能（バースト読出し機能）が搭載されている。ページバッファ／センス回路は、例えば２つのラッチを含み、連続読出し動作が行われるとき、一方のラッチにアレイから読み出されたデータを保持する間に、他方のラッチに保持されたデータの出力を可能にしている（例えば、特許文献１、２等）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特許５３２３１７０号公報

【特許文献2】特許５６６７１４３号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ＮＡＮＤ型フラッシュメモリを用いたアプリケーション、例えば、５Ｇなどの高速データ通信によるリアルタイム処理を必要とするアプリケーションでは、高速のページ読み出しが要求される。図１は、ＮＡＮＤ型フラッシュメモリのページバッファ回路とこれに接続されるビット線選択回路の構成を示す回路図である。ここには、偶数ビット線ＧＢＬｅと奇数ビット線ＧＢＬｏによって共有される１つのページバッファ／センス回路１０が示されている。便宜上、トランジスタのゲートに印加される信号がそのトランジスタを表すものとする。

【0005】

ページバッファ／センス回路１０は、２つのラッチＬ１、Ｌ２を含み、ラッチＬ１とラッチＬ２との間には、転送用トランジスタＴＲ１、ＴＲ２が接続され、ラッチＬ１とラッチＬ２との間で双方向のデータ転送が可能である。ラッチＬ１のノードＳＬＲ１がトランジスタＢＬＣＤ１およびトランジスタＤＴＧの共通Ｓ／Ｄに接続され、ラッチＬ２のノードＳＬＲ２がトランジスタＢＬＣＤ２に接続される。トランジスタＤＴＧは、プログラムベリファイ等において、電圧供給ノードＶ２からの電圧ＶＤＤをノードＳＬＲ１に選択的に充電し、あるいはノードＳＬＲ１を選択的にＧＮＤに放電する。また、ラッチＬ２は、図示しないデータラインＤＬ、／ＤＬ等を介して入出力回路に接続される。

【0006】

電圧供給ノードＶ２とセンスノードＳＮＳとの間には、トランジスタＶＧおよびトランジスタＲＥＧが直列に接続され、トランジスタＶＧのゲートは、トランジスタＤＴＧのＳ／Ｄに接続される。電圧供給ノードＶ１は、トランジスタＢＬＰＲＥを介してセンスノードＳＮＳに接続される。電圧供給ノードＶ１は、ビット線をプリチャージするとき電圧ＶＤＤを供給し、ラッチＬ１をリセットするときＧＮＤを供給する。センスノードＳＮＳとノードＢＬＳとの間には、トランジスタＢＬＣＮおよびトランジスタＢＬＣＬＡＭＰが直列に接続される。

【0007】

ビット線選択回路２０は、偶数ビット線ＧＢＬｅを選択するためのトランジスタＢＬＳｅ、奇数ビット線ＧＢＬｏを選択するためのトランジスタＢＬＳｏ、仮想電源ＶＩＲＰＷＲを偶数ビット線ＧＢＬｅに接続するためのトランジスタＹＢＬｅ、仮想電源ＶＩＲＰＷＲを奇数ビット線ＧＢＬｏに接続するためのトランジスタＹＢＬｏを含む。偶数ビット線ＧＢＬｅ／奇数ビット線ＧＢＬｏとソース線ＳＬとの間にＮＡＮＤストリングが接続される。読出し動作において、偶数ビット線ＧＢＬｅが選択されるとき、奇数ビット線ＧＢＬｏが非選択され、奇数ビット線ＧＢＬｏが選択されるとき、偶数ビット線ＧＢＬｅが非選択される。選択ビット線にはプリチャージ電圧が供給され、非選択ビット線にはＧＮＤが供給される。

【0008】

従来のページ読出しは、図２および図３の破線に示すように、ビット線の初期化（Ｓ１０）、ラッチＬ１の初期化（Ｓ２０）、ページバッファ回路の初期化（Ｓ３０）、選択ビット線のプリチャージ（Ｓ４０）を実行する必要がある。これらのステップＳ１０～Ｓ４０の動作を図４のタイミングチャートを参照して説明する。ここでは、偶数ビット線ＧＢＬｅが選択されるものとする。

【0009】

時刻ｔ１で、仮想電源ＶＩＲＰＷＲをＧＮＤレベル、トランジスタＹＢＬｅ、トランジスタＹＢＬｏをオン（Ｈレベル）し、ビット線ＧＢＬｅ、ＧＢＬｏをＧＮＤにし、ビット線ＧＢＬｅ、ＧＢＬｏを初期化する（Ｓ１０）。ビット線の初期化は、読出しデータのセンシングの安定化のために行われる。

【0010】

ビット線の初期化と並行して、時刻ｔ１からｔ２の期間中に、電圧供給ノードＶ１をＧＮＤレベル、トランジスタＢＬＰＲＥ、トランジスタＢＬＣＤ１をオン（Ｈレベル）し、ノードＳＬＲ１をＬレベル（ＧＮＤ）にセットし（Ｌ１ＳＥＴＬ）、ラッチＬ１を初期化する（Ｓ２０）。ラッチＬ１の初期化は、読出しデータセンシングの安定化のために行われる。

【0011】

時刻ｔ３からｔ４の期間中に、電圧供給ノードＶ１をＶＤＤ（内部供給電圧：例えば、２．０Ｖ）にし、トランジスタＢＬＰＲＥ、トランジスタＢＬＣＬＡＭＰ、トランジスタＢＬＣＮを順次オン（Ｈレベル）し、トランジスタＹＢＬｅをオフし、センスノードＳＮＳをＶＤＤに充電し、ノードＴＯＢＬ、ノードＢＬＳをＶＣＬＭＰ１（ＶＣＬＭＰ１＜ＶＤＤ）に充電し、ページバッファ／センス回路を初期化する（Ｓ３０）。このとき、トランジスタＢＬＣＬＡＭＰのゲートには、電圧ＶＣＬＭＰ１＋Ｖｔｈ（Ｖｔｈは、トランジスタＢＬＣＬＡＭＰ１の閾値）が印加され、トランジスタＢＬＰＲＥ、ＢＬＣＮのゲートにはノードＳＮＳ、ＢＬＳにＶＤＤを通すことができる十分に高い電圧が印加される。

【0012】

次に、時刻ｔ４でトランジスタＢＬＳｅをオンし、偶数ビット線ＧＢＬｅに電圧ＶＣＬＭＰ１を供給し、選択ビット線ＧＢＬｅをプリチャージし（Ｓ４０）、選択メモリセルの読出しの準備をする。他方、選択ビット線ＧＢＬｅのプリチャージ期間中、非選択ビット線ＧＢＬｏは、トランジスタＹＢＬｏを介して仮想電源ＶＩＲＰＷＲのＧＮＤレベルに電気的に接続される。非選択ビット線ＧＢＬｏをＧＮＤに強いることで、ビット線シールドとなり、カップリングによるノイズが削減され、読出しデータのセンシングを安定化させ、かつ非選択ビット線に接続されたＮＡＮＤストリングのデータ保持特性を保つ。

【0013】

例えば、ステップＳ１０～Ｓ２０の処理に約１ｕｓ、ステップＳ３０の処理に約１ｕｓ、ステップＳ４０の処理に５～６ｕｓを要し、ページバッファ／センス回路およびビット線のセットアップ時間として約７～８ｕｓを必要とする。また、フラッシュメモリがＥＣＣを実施する場合には、読出し時間がさらに長くなるおそれがある。

【0014】

本発明は、このような従来の課題を解決し、高速の読出しが可能な半導体装置および読出し方法を提供することを目的とする。

【課題を解決するための手段】

【0015】

本発明に係る読出し方法は、偶数ビット線または奇数ビット線を選択するビット線選択回路と、前記ビット線選択回路に接続されたページバッファ／センス回路とを含むＮＡＮＤ型フラッシュメモリのものであって、前記ビット線選択回路に接続された第１の電圧供給源の供給電圧により選択ビット線をプリチャージする第１のステップと、前記選択ビット線のプリチャージと並行して、前記ページバッファ／センス回路に接続された第２の電圧供給源の供給電圧により前記ページバッファ／センス回路のラッチを初期化する第２のステップとを含む。

【0016】

ある態様では、読出し方法はさらに、前記選択ビット線のプリチャージと並行して、前記ラッチの初期化後に前記第２の電圧供給源の供給電圧により前記ページバッファ／センス回路のセンスノードを初期化する第３のステップを含む。ある態様では、前記第２のステップおよび前記第３のステップは、前記選択ビット線のプリチャージ期間内に実施される。ある態様では、前記第２の電圧供給源は、前記第２のステップのためにＧＮＤレベルを供給し、前記第３のステップのためにＶＤＤを供給する。ある態様では、読出し方法はさらに、前記選択ビット線のプリチャージの前に、前記第１の電圧供給源の供給電圧により前記選択ビット線を初期化する第４のステップを含む。ある態様では、読出し方法はさらに、前記第２の電圧供給源の供給電圧により前記非選択ビット線をビット線シールドする第５のステップを含む。ある態様では、前記第５のステップはさらに、前記第１の電圧供給源の供給電圧を非選択ビット線に電気的に接続すること、および前記ビット線選択回路を前記ページバッファ／センス回路に接続することを含む。ある態様では、前記第５のステップは、前記第２のステップと同時に実行される。ある態様では、前記選択ビット線のプリチャージを開始するとき、前記第１の電圧供給源と前記選択ビット線との間に接続されたトランジスタを導通させる。ある態様では、前記第１の電圧供給源は、プリチャージレベルの電圧を供給し、前記トランジスタは、前記プリチャージレベルが低下しないように導通される。

【0017】

本発明に係る半導体装置は、ＮＡＮＤ型のメモリセルアレイと、前記メモリセルアレイの選択ページからデータを読み出す読出し手段と、前記読出し手段によって読み出されたデータを外部に出力する出力手段とを含み、前記読出し手段は、偶数ビット線または奇数ビット線を選択するビット線選択回路と、前記ビット線選択回路に接続されたページバッファ／センス回路とを含み、前記読出し手段は、前記ビット線選択回路に接続された第１の電圧供給源の供給電圧により選択ビット線をプリチャージし、当該選択ビット線のプリチャージと並行して、前記ページバッファ／センス回路に接続された第２の電圧供給源の供給電圧により前記ページバッファ／センス回路のラッチを初期化する。

【0018】

ある態様では、前記読出し手段はさらに、前記選択ビット線のプリチャージと並行して、前記ラッチの初期化後に前記第２の電圧供給源の供給電圧により前記ページバッファ／センス回路のセンスノードを初期化する。ある態様では、前記読出し手段はさらに、前記選択ビット線のプリチャージの前に、前記第１の電圧供給源の供給電圧により前記選択ビット線を初期化する。ある態様では、前記読出し手段はさらに、前記第２の電圧供給源の供給電圧により前記非選択ビット線をビット線シールドにする。ある態様では、前記読出し手段はさらに、前記非選択ビット線のビット線シールドと前記ラッチの初期化を同時に実行する。ある態様では、前記選択ビット線のプリチャージを開始するとき、前記第１の電圧供給源と前記選択ビット線との間に接続されたトランジスタを導通させる。ある態様では、前記読出し手段は、ビット線の電圧を検出する検出手段を含み、前記読出し手段は、前記第１の供給源の供給電圧が低下しないように前記トランジスタをオンさせ、かつ前記検出手段によりプリチャージ電圧が検出されたとき前記トランジスタをオフさせる。ある態様では、前記読出し手段は、前記第１の電圧供給源からプリチャージレベルの電圧を出力させ、かつ前記プリチャージレベルの電圧が低下しないように前記トランジスタをオンさせる。ある態様では、前記読出し手段は、前記プリチャージレベルの電圧を出力するユニティゲインバッファを含む。

【発明の効果】

【0019】

本発明によれば、選択ビット線のプリチャージと並行して、ページバッファ／センス回路のラッチの初期化を行うようにしたので、従来と比較して読出しの高速化を図ることができる。さらにビット線選択回路の第１の電圧供給源から選択ビット線をプリチャージするようにしたので、ページバッファ／センス回路の第２の電圧供給源から選択ビット線をプリチャージする場合と比較して、センスノード等の充電などが不要となり、急速なプリチャージを行うことが可能になる。

【図面の簡単な説明】

【0020】

【図1】ＮＡＮＤ型フラッシュメモリのページバッファ／センス回路とビット線選択回路の構成を示す回路図である。

【図2】従来の読出し動作の各ステップを説明するフローである。

【図3】従来の読出し動作の各ステップの信号の流れを例示する図である。

【図4】従来の読出し動作のタイミングチャートを示す図である。

【図5】本発明の実施例に係るＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。

【図6】本発明の実施例に係る読出し動作の各ステップを説明するフローである。

【図7】本発明の実施例に係る読出し動作の各ステップの信号の流れを例示する図である。

【図8】本発明の実施例に係る読出し動作のタイミングチャートである。

【図9】本発明の第２の実施例に係る電圧生成回路の構成を示す図である。

【図10】本発明の第３の実施例に係る電圧生成回路の構成を示す図である。

【図11】本発明の第４の実施例に係る仮想電源の電圧生成回路の構成を示す図である。

【発明を実施するための形態】

【0021】

次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明に係る半導体装置は、例えば、ＮＡＮＤ型フラッシュメモリ、あるいはこのようなフラッシュメモリを埋め込むマイクロプロセッサ、マイクロコントローラ、ロジック、ＡＳＩＣ、画像や音声を処理するプロセッサ、無線信号等の信号を処理するプロセッサなどである。以下の説明では、ＮＡＮＤ型フラッシュメモリを例示する。１つの実施態様では、ＮＡＮＤ型フラッシュメモリは、ＮＯＲ型フラッシュメモリとの互換性を図るためＳＰＩ（Serial Peripheral Interface）を搭載することができる。

【実施例0022】

図５は、本発明の実施例に係るＮＡＮＤ型フラッシュメモリの構成を示す図である。本実施例に係るフラッシュメモリ１００は、複数のメモリセルが行列状に配列されたメモリアレイ１１０と、読出しデータを外部に出力したり、外部から入力されるデータを取り込む入出力回路１２０と、プログラムすべきデータの符号生成や読み出されたデータの誤り検出・訂正を行うＥＣＣ回路１３０と、入出力回路１２０を介してアドレスデータを受け取るアドレスレジスタ１４０と、入出力回路１２０を介して受け取ったコマンドデータや端子に印加された制御信号に基づき各部を制御するコントローラ１５０と、アドレスレジスタ１４０から行アドレス情報Ａｘを受け取り、行アドレス情報Ａｘをデコードし、デコード結果に基づきブロックの選択やワード線の選択等を行うワード線選択回路１６０と、ワード線選択回路１６０によって選択されたページから読み出されたデータを保持したり、選択されたページへプログラムするデータを保持するページバッファ／センス回路１７０と、アドレスレジスタ１４０から列アドレス情報Ａｙを受け取り、列アドレス情報Ａｙをデコードし、当該デコード結果に基づきページバッファ／センス回路１７０内の列の選択等を行う列選択回路１８０と、データの読出し、プログラムおよび消去等のために必要な種々の電圧（書込み電圧Vpgm、パス電圧Vpass、読出しパス電圧Vread、消去電圧Vers、内部供給電圧ＶＤＤなど）を生成する内部電圧発生回路１９０とを含んで構成される。

【0023】

メモリアレイ１１０は、例えば、列方向に配置されたｍ個のメモリブロッＢＬＫを有し、１つのメモリブロックには、複数のメモリセルを直列に接続したＮＡＮＤストリングが複数形成される。１つのＮＡＮＤストリングは、直列に接続された複数のメモリセルと、ビット線側選択トランジスタと、ソース線側選択トランジスタとを含む。ビット線側選択トランジスタのドレインは、対応する１つのビット線に接続され、ソース線側選択トランジスタのソースは、共通のソース線に接続される。メモリセルのコントロールゲートは、ワード線に接続され、ビット線側選択トランジスタおよびソース線側選択トランジスタの各ゲートは、選択ゲート線にそれぞれ接続される。ＮＡＮＤストリングは、基板表面上に２次元的に形成されてもよいし、基板表面上に３次元的に形成されてもよい。また、メモリセルは、１ビット（２値データ）を記憶するＳＬＣタイプでもよいし、多ビットを記憶するＭＬＣタイプであってもよい。

【0024】

ワード線選択回路１６０は、行アドレスＡｘに基づき選択ゲート線を介してビット線側選択トランジスタ、ソース線側選択トランジスタを駆動し、ブロックやワードを選択する。列選択回路１８０は、列アドレスＡｙに従いビット線を選択し、例えばページ内のデータの読出し開始位置を選択する。また、ワード線選択回路１６０および列選択回路１８０は、クロック信号に応答して行アドレスおよび列アドレスをインクリメントする行アドレスカウンタおよび列アドレスカウンタを含むことができる。

【0025】

ページバッファ／センス回路１７０は、図１に示すページバッファ／センス回路１０と同様に構成され、かつビット選択回路２０を介して偶数ビット線ＧＢＬｅと奇数ビット線ＧＢＬｏに接続される。

【0026】

コントローラ１５０は、ＲＯＭ／ＲＡＭ等をマイクロコントローラあるいはステートマシン等を用いて構成され、フラッシュメモリ１００の動作を制御する。読出し動作では、ビット線に或る正の電圧を印加し、選択ワード線に或る電圧（例えば０Ｖ）を印加し、非選択ワード線にパス電圧Vpass（例えば４．５Ｖ）を印加し、ビット線側選択トランジスタ、ソース線側選択トランジスタをオンし、共通ソース線に０Ｖを印加する。プログラム動作では、選択ワード線に高電圧のプログラム電圧Vpgm（１５～２０Ｖ）を印加し、非選択のワード線に中間電位（例えば１０Ｖ）を印加し、ビット線側選択トランジスタをオンさせ、ソース線側選択トランジスタをオフさせ、「０」または「１」のデータに応じた電位をビット線に供給する。消去動作では、ブロック内の選択ワード線に０Ｖを印加し、Ｐウエルに高電圧（例えば２０Ｖ）を印加し、フローティングゲートの電子を基板に引き抜くことで、ブロック単位でデータを消去する。

【0027】

次に、本実施例のフラッシュメモリ１００の読出し動作について説明する。本実施例のフラッシュメモリ１００は、従来と比較して高速の読出しを実現するため、図２に示す「ビット線の初期化」、「ラッチＬ１の初期化」、「ページバッファ／センス回路の初期化」、「選択ビット線のプリチャージ」をシーケンシャルに行うのではなく、これらを並列に行うための高速ページ読出しモードを搭載する。

【0028】

図６は、本実施例の高速読出しモードの動作フローを示す図、図７は、高速読出しモード時の信号の流れを例示する図である。本実施例の高速ページ読出しモードは、仮想電源ＶＩＲＰＷＲにより選択ビット線を初期化するステップ＃０と、ステップ＃０の後に、仮想電源ＶＩＲＰＷＲにより選択ビット線をプリチャージするステップ＃１、電圧供給ノードＶ１により非選択ビット線をビット線シールドするステップ＃１_１、電圧供給ノードＶ１によりラッチＬ１をリセットするステップ＃１_２、および電圧供給ノードＶ１によりページバッファ／センス回路を初期化するステップ＃１_３とを含む。これらのステップは、コントローラ１５０によって制御される。ステップ＃０には、ＶＩＲＰＷＲによる選択ビット線の初期化だけでなく、非選択ビット線をＧＮＤに初期化するステップを含めてもよい。ただし、ステップ＃１_１で、電圧供給ノードＶ１により非選択ビット線をビット線シールドすれば、結果的に非選択ビット線もＧＮＤに初期化される。

【0029】

仮想電源ＶＩＲＰＷＲにより選択ビット線をプリチャージするステップ＃１の期間中に、少なくとも電圧供給ノードＶ１によりラッチＬ１を初期化するステップ＃１_２と電圧供給ノードＶ１によりページバッファ／センス回路を初期化するステップ＃１_３とが並列に実施される。なお、並列動作に、電圧供給ノードＶ１により非選択ビット線をビット線シールドするステップ＃１_１を含めるようにしてもよい。少なくとも、ステップ＃１_１とステップ＃１_２は、電圧供給ノードＶ１のＧＮＤを用いるため、同時実行が可能である。

【0030】

ステップ＃１とステップ＃１_２、＃１_３との並列動作により、選択ビット線のプリチャージの期間中にラッチＬ１の初期化およびページバッファ／センス回路１７０の初期化の動作が隠され、読出し時間の短縮が図られる。さらに、仮想電源ＶＩＲＰＷＲによる選択ビット線のプリチャージは、電圧供給ノードＶ１からのプリチャージと異なり、センスノードＳＮＳ、ノードＴＯＢＬ、ノードＢＬＳの容量を充電せず、かつトランジスタＢＬＣＬＡＭＰ、トランジスタＢＬＣＮ、トランジスタＢＬＳｅ/ＢＬＳｏを経由しないので、プリチャージ時間を短縮した迅速なプリチャージを実現することができる。加えて、ステップ＃１_１をステップ#１と並列動作させ、かつステップ#１_２と同時に実行することで、時間のペナルティ無しで、非選択ビット線をビット線シールドにし、カップリングによるノイズを削減することも可能である。

【0031】

次に、本実施例の高速読出しモードの詳細の動作について図８のタイミングチャートを参照して説明する。なお、偶数ビット線ＧＢＬｅが選択され、奇数ビット線ＧＢＬｏが非選択されるものとする。

【0032】

時刻ｔ１で、仮想電源ＶＩＲＰＷＲをＧＮＤにし、トランジスタＹＢＬｅのゲートにＨレベルを印加し、トランジスタＹＢＬｅをオンし、選択ビット線ＧＢＬｅをＧＮＤレベルに電気的に接続し、選択ビット線ＧＢＬｅを初期化する（ステップ＃０）。このとき、トランジスタＹＢＬｏも同様にオンし、非選択ビット線ＧＢＬｏをＧＮＤレベルに電気的に接続するようにしてもよい。時刻ｔ１のとき、トランジスタＢＬＳｅ／ＢＬＳｏがオフであり、偶数ビット線ＧＢＬｅと奇数ビット線ＧＢＬｏは、ノードＢＬＳから切り離された状態にある。

【0033】

また、電圧供給ノードＶ１をＧＮＤにし、トランジスタＢＬＣＮ、トランジスタＢＬＣＬＡＭＰ、トランジスタＢＬＰＲＥをオンし、これにより、センスノードＳＮＳ、ノードＴＯＢＬ、ノードＢＬＳがＧＮＤレベルに電気的に接続される。

【0034】

時刻ｔ２で、トランジスタＹＢＬｅのゲートをＨレベル（例えば、ＶＤＤやＶＣＬＭＰ１＋Ｖｔｈ）からＶＣＬＭＰ１＋Ｖｔｈに遷移させる。ＶＣＬＭＰ１＜ＶＤＤであり、Ｖｔｈは、トランジスタＹＢＬｅの閾値である。また、トランジスタＹＢＬｏのゲートをＧＮＤに遷移させ、トランジスタＹＢＬｏをオフし、トランジスタＢＬＳｏのゲートをＧＮＤからＨレベルに遷移させ、トランジスタＢＬＳｏをオンする。これにより、非選択ビット線ＧＢＬｏを仮想電源ＶＩＲＰＷＲから切り離し、非選択ビット線ＧＢＬｏがトランジスタＢＬＳ、トランジスタＢＬＣＮ、トランジスタＢＬＣＬＡＭＰ、トランジスタＢＬＰＲＥを介して電圧供給ノードＶ１のＧＮＤに電気的に接続され、非選択ビット線ＧＢＬｏがビット線シールドにされる（ステップ＃１_１）。

【0035】

時刻ｔ３で、仮想電源ＶＩＲＰＷＲをＶＤＤに遷移させ、選択ビット線ＧＢＬｅのプリチャージが開始される（ステップ＃１）。トランジスタＢＬＳｅはオフであり、選択ビット線ＧＢＬｅは、ノードＢＬＳから切り離されている。トランジスタＹＢＬｅのゲートには、電圧ＶＣＬＭＰ１＋Ｖｔｈが印加され、選択ビット線ＧＢＬｅには、トランジスタＹＢＬｅを介して電圧が供給される。プリチャージ期間は、時刻ｔ３から時刻ｔ８までである。

【0036】

選択ビット線ＧＢＬｅのプリチャージ期間中、非選択ビット線ＧＢＬｏは、仮想電源ＶＩＲＰＷＲから切り離されるが、トランジスタＢＬＳｏ、トランジスタＢＬＣＮ、トランジスタＢＬＣＬＡＭＰ、トランジスタＢＬＰＲＥを介して電圧供給ノードＶ１のＧＮＤに電気的に接続される。しかし、非選択ビット線ＧＢＬｏは、選択ビット線ＧＢＬｅとの容量結合により幾分電圧が上昇し、これに伴い、ノードＢＬＳ、ノードＴＯＢＬ、センスノードＳＮＳ、電圧供給ノードＶ１もまた幾分電圧が上昇するが、選択ビット線が十分に充電されると、容量結合による電圧上昇効果よりも電圧供給ノードＶ１が非選択ビット線ＧＢＬｏ、ノードＢＬＳ、ノードＴＯＢＬをＧＮＤに強いる駆動能力の効果が十分大きくなり、結果的に非選択ビット線ＧＢＬｏ、ノードＢＬＳ、ノードＴＯＢＬ、センスノードＳＮＳ、電圧供給ノードＶ１はＧＮＤに戻る。

【0037】

時刻ｔ４－ｔ５の期間、トランジスタＢＬＣＤ１をＧＮＤからＨレベルに遷移させ、トランジスタＢＬＣＤ１をオンし、ラッチＬ１のノードＳＬＲ１を電圧供給ノードＶ１のＧＮＤレベルに電気的に接続することでラッチＬ１をリセットする（ステップ＃１_２）。なお、前記容量結合の電圧上昇効果により、電圧供給ノードＶ１、およびセンスノードＳＮＳは幾分電圧が上昇しているが、電圧供給ノードＶ１がセンスノードＳＮＳをＧＮＤに強いる駆動能力が十分に強いため、ステップ＃１_２に影響を与えない。

【0038】

時刻ｔ６で、十分なビット線プリチャージ時間を確保した後、トランジスタＢＬＳｏのゲートをＨレベルからＬレベルに遷移させ、トランジスタＢＬＳｏをオフする。これにより、非選択ビット線ＧＢＬｏがノードＢＬＳから切り離され、非選択ビット線ＧＢＬｏがシールド状態からフローティングになる。トランジスタＢＬＳｏは、時刻ｔ２からｔ６までオンしており、この間、非選択ビット線ＧＢＬｏがＧＮＤレベルに電気的に接続されており、かつ選択ビット線ＧＢＬｅは十分に充電されているため、非選択ビット線ＧＢＬｏの電圧が容量結合により大きく浮き上がることは防止される。

【0039】

時刻ｔ７で、電圧供給ノードＶ１をＧＮＤからＶＤＤに遷移させ、時刻ｔ７－ｔ８の期間中、センスノードＳＮＳをＶＤＤに充電し、ノードＴＯＢＬ、ノードＢＬＳを電圧ＶＣＬＭＰ１またはＶＤＤに充電し、ページバッファ／センス回路１７０を初期化する（ステップ＃１_３）。ページバッファ／センス回路１７０の初期化は、選択ビット線のプリチャージ期間中に行われるので、ページバッファ／センス回路１７０の初期化に要する時間は、事実上、プリチャージ期間によって隠される。また、ページバッファ／センス回路１７０の初期化をプリチャージ期間の最後で実施するため、フローティング状態の非選択ビット線が容量結合により電圧が浮き上がるのが防止される。なお、時刻ｔ７で、トランジスタＹＢＬｅをオフし、時刻ｔ８でトランジスタＢＬＳｅをオンして、ノードＢＬＳと選択ビット線ＧＢＬｅを電気的に接続し、ノードＴＯＢＬ、ノードＢＬＳ、選択ビット線ＧＢＬｅに生じる微小な電位差を揃えても良い。この場合、時刻ｔ７－ｔ８でノードＴＯＢＬ、ノードＢＬＳをＶＣＬＭＰ１に充電する。選択ビット線ＧＢＬｅのプリチャージが終了すると、セルディスチャージ、読出しデータのセンシングが行われ、センスノードＳＮＳに読出しデータがラッチＬ１に保持される。

【0040】

このように本実施例の高速読出しモードによれば、選択ビット線のプリチャージと並行してラッチＬ１の初期化およびページバッファ／センス回路の初期化を行うようにしたので、これらの動作をシーケンシャルに行う従来と比較して、高速の読出しを行うことができる。例えば、従来の読出し方法では、ページバッファ／センス回路およびビット線のセットアップ時間として約７～８ｕｓを要したが、本実施例の高速読出しモードでは、２～３ｕｓに短縮することができる。

【0041】

なお、上記実施例では、選択ビット線のプリチャージ期間中に、ラッチＬ１の初期化とページバッファ／センス回路１７０の初期化を行うようにしたが、少なくともラッチＬ１の初期化を選択ビット線のプリチャージ期間中に行うことで読出し時間を短縮するようにしてもよい。また、上記実施例は、単一ページの読出し動作を例示したが、本実施例の高速読出しモードは、複数ページの連続読出し動作にも適用できることは言うまでもない。

【0042】

次に、本発明の第２の実施例について説明する。第２の実施例は、選択ビット線のプリチャージ方法に関する。従来のフラッシュメモリでは、選択ビット線をプリチャージするとき、トランジスタＢＬＣＬＡＭＰのゲートに電圧ＶＣＬＭＰ１＋Ｖｔｈ_ＢＬ（Ｖｔｈ_ＢＬは、トランジスタＢＬＣＬＡＭＰの閾値）を印加して選択ビット線にＶＣＬＭＰ１レベルを生成する。なお、セルディスチャージのときには、トランジスタＢＬＣＬＡＭＰのゲートに電圧ＶＣＬＭＰ２＋Ｖｔｈ_ＢＬを印加する（ＶＣＬＭＰ２＜ＶＣＬＭＰ１）。これに対し本実施例では、トランジスタＹＢＬｅ／ＹＢＬｏのゲートに電圧ＶＣＬＭＰ１＋Ｖｔｈ_ＹＢＬ（Ｖｔｈ_ＹＢＬは、トランジスタＹＢＬｅ／ＹＢＬｏの閾値）を印加し、選択ビット線にＶＬＣＭＰ１レベルを生成する。

【0043】

図９（Ａ）に、従来の電圧生成回路を示す。電圧生成回路は、オペアンプＯＰと、トランジスタＥ_ＢＬＣＬＡＭＰとを含み、オペアンプＯＰの非反転入力端子（＋）に電圧ＶＣＬＭＰｘを供給し、反転入力端子（－）に定電流源を供給し、オペアンプＯＰの出力と反転入力端子との間に負帰還となるようにトランジスタＥ_ＢＬＣＬＡＭＰをダイオード接続する。トランジスタＥ_ＢＬＣＬＡＭＰは、トランジスタＢＬＣＬＡＭＰのエミュレーション用トランジスタであり、オペアンプＯＰの出力には、ＶＣＬＭＰｘ＋Ｖｔｈ（Ｖｔｈは、トランジスタＥ_ＢＬＣＬＡＭＰの閾値であり、Ｖｔｈ≒トランジスタＢＬＣＬＡＭＰの閾値Ｖｔｈ）が生成される。なお、選択ビット線をプリチャージするときＶＣＬＭＰｘ＝ＶＣＬＭＰ１であり、セルのディスチャージを行うときＶＣＬＭＰｘ＝ＶＣＬＭＰ２であり、ＶＣＬＭＰｘは、ＶＣＬＭＰ１／ＶＣＬＭＰ２の総称である。

【0044】

図９（Ｂ）に、本実施例の電圧生成回路を示す。本実施例の電圧生成回路は、図９（Ａ）の構成に加えて、トランジスタＥ_ＢＬＣＬＡＭＰに並列接続されたトランジスタＥ_ＹＢＬと、トランジスタＥ_ＢＬＣＬＡＭＰと出力との間に接続されたスイッチＳＷ１と、トランジスタＥ_ＹＢＬと出力との間に接続されたスイッチＳＷ２とを含む。トランジスタＥ_ＹＢＬは、トランジスタＹＢＬｅ／ＹＢＬｏのエミュレーション用トランジスタである。トランジスタＢＬＣＬＡＭＰは、低電圧で動作可能なトランジスタであり、トランジスタＹＢＬｅ／ＹＢＬｏは、ビット線の高電圧に耐圧のあるトランジスタであり、両者の閾値は異なる。それ故、トランジスタＥ_ＢＬＣＬＡＭＰとトランジスタＥ_ＹＢＬとの２つのトランジスタを必要とする。

【0045】

スイッチＳＷ１、ＳＷ２は、コントローラ１５０からの制御信号ＳＥＬに応答して経路の開閉を行う。すなわち、選択ビット線をプリチャージするとき、スイッチＳＷ１が開かれ、スイッチＳＷ２が閉じられる。これにより、電圧生成回路は、電圧ＶＣＬＭＰｘ＋Ｖｔｈ_ＹＢＬを出力し、この電圧ＶＣＬＭＰｘ＋Ｖｔｈ_ＹＢＬがトランジスタＹＢＬｅ／ＹＢＬｏのうち、選択ビット線に接続されたトランジスタのゲートに印加される（図８のトランジスタＹＢＬｅのゲート電圧ＶＣＬＭＰ１＋Ｖｔｈに対応する）。他方、セルのディスチャージを行うとき、スイッチＳＷ１が閉じられ、スイッチＳＷ２が開かれる。これにより、電圧生成回路は、電圧ＶＣＬＭＰｘ＋Ｖｔｈ_ＢＬを出力し、この電圧ＶＣＬＭＰｘ＋Ｖｔｈ_ＢＬがトランジスタＢＬＣＬＡＭＰのゲートに印加される。

【0046】

本実施例の電圧生成回路によれば、トランジスタＢＬＣＬＡＭＰのためのゲート電圧ＶＣＬＭＰｘ＋Ｖｔｈ_ＢＬ、またはトランジスタＹＢＬｅ／ＹＢＬｏのためのゲート電圧ＶＣＬＭＰｘ＋Ｖｔｈ_ＹＢＬを選択的に生成することができる。また、オペアンプの負帰還に定電流源とダイオード接続されたトランジスタＥ_ＹＢＬとを用いることで、精度の高い電圧を生成することができる。なお、本実施例の電圧生成回路は、仮想電源ＶＩＲＰＷＲに含まれるようにしてもよいし、これと別個に設けるようにしてもよい。

【0047】

次に、本発明の第３の実施例について説明する。図１０は、第３の実施例の電圧生成回路の構成を示す図である。同図に示すように、電圧生成回路は、ページバッファ／センス回路１７０（例えば、図１に示す構成）を複製したＰＢ複製回路２００と、ＰＢ複製回路２００に接続された複製用の偶数ビット線Ｒ_ＧＢＬｅと奇数ビット線Ｒ_ＧＢＬｏと、偶数ビット線Ｒ_ＧＢＬｅに接続されたスイッチＳＷ１と、奇数ビット線Ｒ_ＧＢＬｏに接続されたスイッチＳＷ２と、スイッチＳＷ１、ＳＷ２の共通ノードを反転入力端子（－）に接続し、電圧ＶＣＬＭＰｘを非反転入力端子（＋）に接続したコンパレータ２１０とを含む。

【0048】

スイッチＳＷ１、ＳＷ２は、コントローラ１５０からの制御信号ＳＥＬに応答して経路の開閉を行う。偶数ビット線ＧＢＬｅをプリチャージするとき、スイッチＳＷ１が閉じられ、スイッチＳＷ２が開かれ、奇数ビット線ＧＢＬｏをプリチャージするとき、スイッチＳＷ１が開かれ、スイッチＳＷ２が閉じられる。

【0049】

選択ビット線をプリチャージするとき、ページバッファ／センス回路１７０およびＰＢ複製回路２００のいずれも仮想電源ＶＩＲＰＷＲはＶＤＤを供給し、トランジスタＹＢＬｅ／ＹＢＬｏのうち、選択ビット線に接続されたトランジスタのゲートには十分大きな電圧（例えば、ブートストラップ等によりＶＤＤを昇圧したゲート電圧）が印加され、選択ビット線には、ＶＤＤレベルの電圧供給が開始される。これにより、選択ビット線は、第２の実施例のときよりも急速にプリチャージされる。コンパレータ２１０は、複製用の偶数ビット線Ｒ_ＧＢＬｅまたは奇数ビット線Ｒ_ＧＢＬｏの複製電圧とＶＣＬＭＰｘとを比較し、複製電圧＜ＶＣＬＭＰｘのとき、Ｈレベルの検出信号ＤＥＴを出力し、複製電圧≧ＶＣＬＭＰｘのとき、Ｌレベルの検出信号ＤＥＴを出力する。コントローラ１５０は、検出信号ＤＥＴがＬレベルに遷移すると、これに応答してトランジスタＹＢＬｅ／ＹＢＬｏのうち、選択ビット線に接続されたトランジスタをオフし、選択ビット線のプリチャージを終了させる。

【0050】

本実施例によれば、選択ビット線がプリチャージレベルに到達するまで、トランジスタＹＢＬｅ／ＹＢＬｏのうち、選択ビット線に接続されたトランジスタを強くオンし、選択ビット線に大きなドレイン電流を供給することで、選択ビット線のプリチャージ時間を短縮することができる。

【0051】

次に、本発明の第４の実施例について説明する。図１１は、第４の実施例に係る仮想電源の電圧生成回路の構成を示す図である。仮想電源の電圧生成回路３００は、ＶＤＤ駆動回路３１０と、ＶＣＬＭＰｘ駆動回路３２０と、ＶＤＤ駆動回路３１０と出力ＶＩＲＰＷＲとの間に接続されたスイッチＳＷ１と、ＶＣＬＭＰｘ駆動回路３２０と出力ＶＩＲＰＷＲとの間に接続されたスイッチＳＷ２と、ＧＮＤと出力ＶＩＲＰＷＲとの間に接続されたスイッチＳＷ３とを含む。但し、電圧生成回路３００は、上記電圧に加えて他の電圧の生成も可能であることに留意すべきである。

【0052】

スイッチＳＷ１、ＳＷ２、ＳＷ３は、コントローラ１５０からの制御信号ＳＥＬによって経路を開閉する。選択ビット線をプリチャージするとき、スイッチＳＷ２が閉じられ、スイッチＳＷ１、ＳＷ３が開かれ、出力ＶＩＲＰＷＲには電圧ＶＣＬＭＰｘが生成される。このとき、トランジスタＹＢＬｅ／ＹＢＬｏのうち、選択ビット線に接続されたトランジスタのゲートには、十分大きな電圧（例えば、電圧ＶＣＬＭＰｘを昇圧した電圧またはＶＤＤ）が印加され、選択ビット線には、電圧ＶＣＬＭＰｘが供給される。一方、選択ビット線を初期化（図６のステップ＃０）するとき、スイッチＳＷ１、ＳＷ２が開かれ、スイッチＳＷ３が閉じられ、出力ＶＩＲＰＷＲにはＧＮＤが供給される。また、出力ＶＩＲＰＷＲからＶＤＤを供給する場合には、スイッチＳＷ１が閉じられ、スイッチＳＷ２、ＳＷ３が開かれる。

【0053】

図１１（Ｂ）は、ＶＣＬＭＰｘ駆動回路３２０の構成を示す図である。当該駆動回路３２０は、非反転入力端子（＋）に電圧ＶＣＬＭＰｘが供給され、反転入力端子（－）に出力を負帰還したユニティゲインバッファＵＧＢを含む。ユニティゲインバッファＵＧＢは、入力した電圧ＶＣＬＭＰｘと等しい電圧を出力する。

【0054】

本実施例のようにユニティゲインバッファＵＧＢを用いることで精度の高い電圧ＶＣＬＭＰｘを生成することができる。また、トランジスタＹＢＬｅ／ＹＢＬｏのうち、選択ビット線に接続されたトランジスタを強くオンすることで、選択ビット線へ大きなドレイン電流を供給し、選択ビット線のプリチャージ時間を短くすることができる。

【0055】

本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

【符号の説明】

【0056】

１００：フラッシュメモリ１１０：メモリセルアレイ
１２０：入出力回路１３０：ＥＣＣ回路
１４０：アドレスレジスタ１５０：コントローラ
１６０：ワード線選択回路１７０：ページバッファ／センス回路
１８０：列選択回路１９０：内部電圧発生回路

【図1】