特開 2022-160355 低スキュー相補信号発生器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022160355

(43)【公開日】2022-10-19

(54)【発明の名称】低スキュー相補信号発生器

(51)【国際特許分類】

   H03K 5/00 20060101AFI20221012BHJP

   G11C 7/10 20060101ALI20221012BHJP

【ＦＩ】

H03K5/00 T

G11C7/10 460

H03K5/00 G

【審査請求】有

【請求項の数】20

【出願形態】ＯＬ

(21)【出願番号】P 2021174280

(22)【出願日】2021-10-26

(31)【優先権主張番号】17/223,372

(32)【優先日】2021-04-06

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】599129074

【氏名又は名称】旺宏電子股▲ふん▼有限公司

(74)【代理人】

【識別番号】110000877

【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所

(72)【発明者】

【氏名】シャン－チ ヤン

(72)【発明者】

【氏名】ジヘン－シェン チ

(57)【要約】      （修正有）

【課題】低スキューの相補信号を発生する回路及び集積回路を提供する。
【解決手段】相補信号を生成する回路は、入力信号に応答して真の信号を生成する直列の２つのインバータ１１、１３を有するインバータの第１ストリングと、入力信号に応答して相補信号を生成する直列の３つのインバータ２１、２２、２３を有するインバータの第２ストリングと、を備える。補償キャパシタンス回路１５は、インバータの第１ストリング内のノード１２に接続される。補償キャパシタンス回路は、インバータの第２ストリング内のインバータの異なるプロセス、電圧及び温度のＰＶＴ条件にわたって遅延をエミュレートする方式で、ノードにおける抵抗－容量ＲＣ遅延を増大させるべく、ノードにキャパシタンスを加えることができる。
【選択図】図１

【特許請求の範囲】

【請求項1】

相補信号を生成する回路であって、
入力信号に応答して真の信号を生成する、直列の偶数個のインバータを有するインバータの第１ストリング、及び、前記入力信号に応答して相補信号を生成する、直列の奇数個のインバータを有するインバータの第２ストリングであって、前記第１ストリング及び前記第２ストリングのうちの一方は、より少ない数のインバータを有する、第１ストリング及び第２ストリングと、
前記より少ない数のインバータを有する前記第１ストリング及び前記第２ストリングのうちの前記一方にあるノードに接続される補償キャパシタンス回路と
を備える回路。

【請求項2】

前記補償キャパシタンス回路は、前記インバータのうちの１つの出力ノードのオーバラップ及び接点キャパシタンスをエミュレートする第１コンポーネントと、前記インバータのうちの１つの入力ノードにおける入力負荷キャパシタンスをエミュレートする第２コンポーネントとを含む、請求項１に記載の回路。

【請求項3】

前記第１ストリング及び前記第２ストリング内の前記インバータは、同じセル構造を有するＣＭＯＳインバータセルである、請求項１又は２に記載の回路。

【請求項4】

前記第１ストリング及び前記第２ストリング内の前記インバータにおける前記インバータのうちの少なくとも１つは、一緒に接続されるゲートを有するＮＭＯＳトランジスタと直列のＰＭＯＳトランジスタを含み、前記補償キャパシタンス回路は、そのソース端子に接続されるゲートを有するＮＭＯＳトランジスタと直列の、そのソース端子に接続されるゲートを有するＰＭＯＳトランジスタを含む、請求項１から３のいずれか一項に記載の回路。

【請求項5】

前記補償キャパシタンス回路は、インバータを含む、請求項４に記載の回路。

【請求項6】

前記インバータのうちの前記少なくとも１つにおける前記ＮＭＯＳトランジスタは、第１の相対的なトランジスタサイズＸを有し、前記補償キャパシタンス回路内の前記ＮＭＯＳトランジスタは、第２の相対的なトランジスタサイズＹを有し、Ｙ＞Ｘである、請求項４又は５に記載の回路。

【請求項7】

Ｙ＝約２Ｘである、請求項６に記載の回路。

【請求項8】

前記インバータのうちの前記少なくとも１つにおける前記ＮＭＯＳトランジスタは、第１の相対的なトランジスタサイズＸを有し、前記補償キャパシタンス回路内の前記ＮＭＯＳトランジスタは、第２の相対的なトランジスタサイズＹを有し、Ｙ＝ほとんどＸである、請求項４又は５に記載の回路。

【請求項9】

前記インバータのうちの前記少なくとも１つにおける前記ＰＭＯＳトランジスタは、第１の相対的なトランジスタサイズＸを有し、前記補償キャパシタンス回路内の前記ＰＭＯＳトランジスタは、第２の相対的なトランジスタサイズＹを有し、Ｙ＞Ｘである、請求項４又は５に記載の回路。

【請求項10】

前記インバータのうちの前記少なくとも１つにおける前記ＰＭＯＳトランジスタは、第１の相対的なトランジスタサイズＸを有し、前記補償キャパシタンス回路内の前記ＰＭＯＳトランジスタは、第２の相対的なトランジスタサイズＹを有し、Ｙ＝ほとんどＸである、請求項４又は５に記載の回路。

【請求項11】

前記第１ストリング及び前記第２ストリング内の前記インバータにおける前記インバータのうちの少なくとも１つは、一緒に接続されるゲートを有するＮＭＯＳトランジスタと直列のＰＭＯＳトランジスタを含み、前記補償キャパシタンス回路は、
そのソース端子に接続されるゲート、及び、前記ノードに接続されるドレイン端子を有するＰＭＯＳトランジスタと、そのソース端子に接続されるゲート、及び、前記ノードに接続されるドレイン端子を有するＮＭＯＳトランジスタと、
前記ノードに接続される入力を有するインバータと
を含む、請求項１から１０のいずれか一項に記載の回路。

【請求項12】

６つの標準的なインバータセルと、相補信号を生成する回路に配置され、前記６つの標準的なインバータセルのうちの１つの出力のキャパシタンスをエミュレートするコンポーネントと、を有する少なくとも１つのマクロセルを備える集積回路。

【請求項13】

前記マクロセルは、前記コンポーネントとレイアウトマッチングして、前記６つの標準的なインバータセルのうちの１つの出力のキャパシタンスをエミュレートするための、前記マクロセルに配置されるダミートランジスタを含む、請求項１２に記載の集積回路。

【請求項14】

前記マクロセルは、矩形フットプリントを有する、請求項１２又は１３に記載の集積回路。

【請求項15】

前記６つの標準的なインバータセルは、２つのインバータを有する第１の一連のインバータと、３つのインバータを有する第２の一連のインバータと、前記第１の一連における前記２つのインバータ間のノードに接続される入力を有する１つのインバータとを形成すべく相互接続され、前記コンポーネントは、前記第１の一連における前記２つのインバータ間の前記ノードに接続される、請求項１２から１４のいずれか一項に記載の集積回路。

【請求項16】

前記マクロセルは、入力ノードを有し、前記６つの標準的なインバータセルは、前記入力ノードに対する入力信号に応答して、第１出力ノードに対して真の信号を生成する２つのインバータを有する第１の一連のインバータと、前記入力ノードに対する前記入力信号に応答して、第２出力ノードに対して相補信号を生成する３つのインバータを有する第２の一連のインバータと、前記第１の一連における前記２つのインバータ間のノードに接続される入力を有する１つのインバータと、を形成すべく、相互接続されており、前記コンポーネントは、前記第１の一連における前記２つのインバータ間の前記ノードに接続される、請求項１２から１５のいずれか一項に記載の集積回路。

【請求項17】

前記少なくとも１つのマクロセルの数は、複数であり、前記マクロセルは、相補信号を生成する回路に配置され、前記マクロセルのそれぞれは標準マクロセルである、請求項１２から１６のいずれか一項に記載の集積回路。

【請求項18】

前記マクロセルを含む出力バッファをさらに備える、請求項１２から１７のいずれか一項に記載の集積回路。

【請求項19】

前記マクロセルを含む入力バッファをさらに備える、請求項１２から１８のいずれか一項に記載の集積回路。

【請求項20】

相補信号を生成する回路であって、
入力信号に応答して真の信号を生成する、直列の偶数個のインバータを有するインバータの第１ストリング、及び、前記入力信号に応答して、相補信号を生成する、直列の奇数個のインバータを有するインバータの第２ストリングと、
より少ない数のインバータを有する前記第１ストリング及び前記第２ストリングのうちの一方と、
より少ない数のインバータを有する前記第１ストリング及び前記第２ストリングのうちの前記一方におけるノードにキャパシタンスを加え、インバータの他のストリングにおけるインバータにおいて、ＰＶＴ条件にわたる抵抗－容量ＲＣ遅延をエミュレートする方式で、前記ノードにおける前記遅延を増大させるための手段と
を備える回路。

【発明の詳細な説明】

【技術分野】

【0001】

［分野］
本発明は、集積回路用の相補信号発生器、特に、低スキュー相補信号発生器に関する。

【背景技術】

【0002】

相補信号発生器は、集積回路及び他の環境で用いられる多くの回路設計のコンポーネントである。例えば、相補信号発生器回路は、米国特許出願公開第２０２００２６６１８５号明細書に開示されている。相補信号発生器は、多くの場合グランドを基準に、入力に対するシングルエンド信号を受信し、それぞれの出力に対する真の相補信号を生成する。真の相補信号は、例えば、グランドを基準にすることなく２つのワイヤ伝送線を駆動させるために、差動信号の同相及び逆位相成分として用いられ得る。また、真の相補信号は、例えば、論理回路における異なるフリップフロップへの相補クロック信号、又は、回路の異なる同期コンポーネントへの異なるイネーブル信号に適用される別個のシングルエンド信号として用いられ得る。

【0003】

相補信号発生器を実装する１つの方法は、２つのインバータストリングを提供することであり、１つのストリングは、真の信号を生成する直列の２つのインバータを有し、１つのストリングは、相補信号を生成する直列の３つのインバータを有する。この追加のインバータは、真の信号と比べて、相補信号の遷移の際にさらなる遅延をもたらし、相補信号間のスキューをもたらす。

【0004】

真の信号を生成するインバータのストリングにパスゲートを加えることにより、スキューを減らすことができる。パスゲートは、相補信号を生成するインバータのストリングの第３インバータにおける遅延を補償できるわずかな遅延をもたらす。この手法では、スキューは、一般に減少するが、異なるプロセス、電圧及び温度のＰＶＴ条件において大幅な変動があるという弱点があり得る。

【0005】

電子回路の動作の周波数が増大するにつれて、真の相補信号間のスキューは、より重要になり得る。

【0006】

異なるＰＶＴ条件において、スキューを減らすこと、及び、スキューおける変動を減らすことを含む相補信号発生器を向上させることができる技術を提供することが望ましい。

【発明の概要】

【0007】

前書きの目的で、本明細書に説明される相補信号発生器の態様は、ノードＯＵＴに対して真の信号を生成する、直列の偶数個（例えば、２、４）のインバータを有するインバータの第１ストリングと、ノードＯＵＴＢに対して相補信号を生成する、直列の奇数個（例えば、１、３）のインバータを有するインバータの第２ストリングとを含む。補償キャパシタンス回路は、より少ない数のインバータを有する第１ストリング及び第２ストリングのうちの１つにあるノードに接続される。

【0008】

本明細書に説明される技術の態様において、補償キャパシタンス回路は、インバータのうちの１つの接点及びオーバラップキャパシタンスをエミュレートするコンポーネントと、インバータのうちの１つの入力負荷をエミュレートするコンポーネントとを含むことができる。

【0009】

異なるＰＶＴ条件にわたって、スキューを減らし、かつ、スキューにおける変動を減らす真の相補信号を生成できる回路が説明される。

【0010】

別の態様では、回路の実装のためのマクロセルが説明される。

【0011】

別の態様において、集積回路の出力バッファが提供され、本明細書に説明されるような相補信号発生器を含む。

【0012】

本発明の他の態様及び利点は、以下の図面、詳細な説明及び特許請求の範囲の検討で見られ得る。

【図面の簡単な説明】

【0013】

【図1】本明細書に説明されるような相補信号を生成する回路の回路図である。

【0014】

【図2】図１の回路により出力される真の相補信号間のタイミングスキューを示すタイミング図である。

【0015】

【図3】本明細書に説明されるような補償キャパシタンス回路を含む、相補信号を生成する回路のより詳細な回路図である。

【0016】

【図4】図３の回路において用いられるようなインバータの標準的なセルの表現を示す。

【0017】

【図5】ＰＶＴ条件にわたって相補信号を生成する回路の３つの異なる実施形態に関するスキューのプロセスコーナーグラフである。

【0018】

【図6A】図３を参照して説明されるような相補信号を生成する回路に関して、図６Ｂ及び図６Ｃに示されるレイアウト図の凡例である。

【0019】

【図6B】図３のような回路の第１の代替的な標準マクロセルレイアウトである。

【0020】

【図6C】図３のような回路の第２の代替的な標準マクロセルレイアウトである。

【0021】

【図7】本明細書に説明されるような、相補信号を生成する回路を含む集積回路メモリデバイスの簡略図である。

【発明を実施するための形態】

【0022】

図１～図７を参照して、本発明の実施形態の詳細な説明が提供される。

【0023】

差動信号を生成するための回路は、共通の入力に接続されるインバータの２つのストリングを用いて実装されることができる。インバータのストリングのうちの一方は、直列の２つのインバータを有し、入力信号と比べて、インバータストリングを通じた信号伝搬時間分だけわずかに遅れるその出力に対して真の信号を生成する。インバータの２つのストリングのうちの他方は、直列の３つのインバータを有し、入力信号と比べて、インバータストリングを通じた信号伝搬時間分だけさらに遅れるその出力に対して相補信号を生成する。２つのストリングにおけるインバータの数が異なっているので、インバータストリングを通じた遅延も異なっており、真の信号と相補信号との間のスキューをもたらす。スキューを減らすために、真の信号を生成するストリング内の２つのインバータ間に、パスゲートがもたらされ得る。パスゲートは、相補信号を生成するストリングを通じた遅延をより厳密に一致させ得るように、ストリングを通じて遅延を増大させ、それにより、スキューを減らす。

【0024】

図１は、スキューをさらに減らすことができ、ＰＶＴ条件にわたるスキューの変動を少なくすることができる差動信号を生成するための回路を示す。

【0025】

差動信号を生成するための回路は、直列に配置されたインバータの第１ストリングと、直列に配置されたインバータの第２ストリングとを含む。インバータの第１ストリングは、入力ノード１０に接続される入力と、ノード１２に接続される出力とを有する第１インバータ１１を含む。インバータの第１ストリングは、ノード１２に接続される入力と、ノード１４に接続される出力とを有する第２インバータ１３を含む。ノード１４は、真の信号が提供される回路の出力ノードＯＵＴである。

【0026】

インバータの第２ストリングは、第１インバータ２１、第２インバータ２２及び第３インバータ２３を含む。第１インバータ２１は、入力ノード１０に連結される入力と、第２インバータ２２の入力に接続される出力とを有する。第２インバータ２２は、第３インバータ２３の入力に接続される出力を有する。第３インバータ２３の出力は、ノード２４に接続される。ノード２４は、相補信号が提供される回路の出力ノードＯＵＴＢである。

【0027】

補償キャパシタンス回路１５は、ノード１２に接続される。インバータの第１ストリング内の１つのインバータの出力から次のインバータの入力への電流フローパスにおける能動要素を含むパスゲートとは異なり、補償キャパシタンス回路１５は、ストリング内のインバータ間の電流フローパスに能動素子を含んでいない。むしろ、補償キャパシタンス回路１５は、ノード１２に接続するように構成されることができ、第１インバータ１１の出力及び第２インバータ１３の入力に受動的に接続される。

【0028】

補償キャパシタンス回路１５は、ノード１２にキャパシタンスを加え、インバータの第２ストリング内の第２インバータ２２のＰＶＴ条件にわたって遅延をエミュレートする方式で、ノード１２における抵抗－容量ＲＣ遅延を増大させるための手段である。

【0029】

図１に示される差動信号を生成するための回路は、真の信号を生成する第１ストリング内の２つのインバータと、相補信号を生成する第２ストリング内の３つのインバータとを含む。この回路設計は、偶数個（２、４、...）のインバータを含むインバータの第１ストリング、及び、奇数個（１、３、...）のインバータを含むインバータの第２ストリングに拡張され得る。補償キャパシタンス回路は、最も少ない数のインバータを有するインバータのストリング内のノードに接続される。

【0030】

図２は、入力ノードＩＮにおける入力信号と比べた出力ノードＯＵＴ及びＯＵＴＢにおける真の信号及び相補信号のタイミングを示す。図示されるように、入力信号が低い値から高い値に遷移するにつれて、出力ノードＯＵＴにおける真の信号は、短いレイテンシの後にｌｏｗからｈｉｇｈに遷移する。同様に、出力ノードＯＵＴＢにおける相補信号は、短いレイテンシの後にｈｉｇｈからｌｏｗに遷移する。これらのレイテンシにおける差は、図２に示されるように、高い値と低い値との間の中点と交差するポイント間のタイミング差により一般的に測定されるスキューと呼ばれ、半値と称されることもある。

【0031】

図３は、補償キャパシタンス回路１５の実施形態のより詳細と共に図１の差動信号を生成するための回路を示す。図３における参照番号は、同様のコンポーネントに対する図１のものと一致する。

【0032】

補償キャパシタンス回路１５は、電力供給ノードＶＤＤに接続されるソース及びノード１２に接続されるドレインを有するＰＭＯＳトランジスタ５０を含む。また、補償キャパシタンス回路１５は、さらに、基準供給ノードＶＳＳに接続されるソース及びノード１２に接続されるドレインを有するＮＭＯＳトランジスタ５２を含む。ＰＭＯＳトランジスタ５０のゲートは、線５１によりそのソースに接続される。同様に、ＮＭＯＳトランジスタ５２のゲートは、線５３によりそのソースに接続される。

【0033】

補償キャパシタンス回路１５は、さらに、ノード１２に接続される入力及び線５９における出力を有するインバータ５５を含み、接続されていないまま、又は、いくつかの実施形態において、フローティングし得る。他の実施形態において、線５９における出力は、デバイス上の他の回路素子に接続されてよい。

【0034】

図３における補償キャパシタンス回路１５は、ＰＭＯＳトランジスタ５０及びＮＭＯＳトランジスタ５２を有する第１コンポーネントを含み、この例では、標準的なインバータセル構造の出力などのインバータの出力におけるゲート－ドレインオーバラップキャパシタンス及び接点キャパシタンスをエミュレートする。

【0035】

図３における補償キャパシタンス回路１５は、さらに、インバータ５５を有する第２コンポーネントを含み、この例では、標準的なインバータセル構造の入力負荷などのインバータの入力ノードキャパシタンスをエミュレートする。

【0036】

図４は、図３の回路におけるインバータの等価回路を示す。インバータはそれぞれ、ＮＭＯＳトランジスタ３１と直列のＰＭＯＳトランジスタ３０を含む。ＰＭＯＳトランジスタ３０は、電力供給ノードＶＤＤに接続されるソース及びノード３３に接続されるドレインを有する。また、ＮＭＯＳトランジスタ３１は、基準供給ノードＶＳＳに接続されるソース及びノード３３に接続されるドレインを有する。ＰＭＯＳトランジスタ３０及びＮＭＯＳトランジスタ３１のゲートは、線３２上で一緒に接続される。

【0037】

図３の実施形態における６つのインバータ（１１、５５、１３、２１、２２、２３）のそれぞれ、例えば、標準的なセル構造を用いることにより、同じレイアウト及び構造で実装されることができ、その結果、セルのそれぞれにおいて利用されるトランジスタは、同じサイズ及びレイアウトを有する。（本説明の目的で、用語「標準」は、同じ集積回路内の統一された構造を意味しており、必ずしも異なる回路にわたる必要はない。）図３の回路はインバータセルを用いて実装されるが、いくつかの実施形態において、インバータの１つ又は複数は、ＮＯＲゲート又はＮＡＮＤゲートなどの他の論理ゲートセルを用いて実装され得る。

【0038】

補償キャパシタンス回路１５のオーバラップキャパシタンスコンポーネントにおけるトランジスタの相対的なサイズは、パラメータＭ_ＯＬＣにより表される。インバータにおけるトランジスタの相対的なサイズは、パラメータＭ_ＩＮＶにより表される。

【0039】

これらの図において、Ｍ_ＯＬＣ＝Ｙであり、Ｍ_ＩＮＶ＝Ｘである。例えば、値Ｍ_ＩＮＶ＝１を有するトランジスタは、集積回路を実装するために用いられる標準的なセルライブラリ内の単一のトランジスタユニットを用いて実装され得る。値Ｍ_ＩＮＶ＝２を有するトランジスタは、並列の２つのトランジスタユニットなどを用いて実装され得る。代わりに、値Ｍ_ＩＮＶ＝２を有するトランジスタは、標準的なトランジスタユニットのゲート幅の２倍のゲート幅を有するトランジスタを用いて実装され得る。

【0040】

補償キャパシタンス回路１５の実施形態において、Ｍ_ＯＬＣは、Ｍ_ＩＮＶの１倍と２倍との間とすることができる。回路内のインバータにおけるトランジスタの標準的なサイズのＭ_ＩＮＶを考慮すると、オーバラップキャパシタンスを補償するために用いられるトランジスタ（例えば、５０、５２）のサイズＭ_ＯＬＣは、回路の挙動に対するオーバラップキャパシタンス又は入力負荷キャパシタンスの相対的な寄与の機能である。この相対的な寄与は、コンポーネントのサイジング、コンポーネントの配置及びコンポーネント間の相互接続のルーティングを調節することにより判定され得る、又は、調整され得る。

【0041】

オーバラップキャパシタンスが支配的な因子である場合、Ｙは２Ｘに等しくすることができる。これは、ある方向における量ΔＶだけ入力が遷移し、一方、反対の方向に量ΔＶだけ出力が速く遷移し、結果として、約２ΔＶの電圧の遷移となるインバータのオーバラップキャパシタンスの挙動により説明され得る。この遷移における電荷Ｑは、オーバラップキャパシタンスＣを２ΔＶ倍にすることに等しい（Ｑ＝Ｃ２ΔＶ）。この電荷Ｑは、２倍のキャパシタンスでオーバラップキャパシタンスをエミュレートするコンポーネント内のトランジスタを実装することによりエミュレートされることができ、Ｑ＝２ＣΔＶである。

【0042】

ゲート－ドレインオーバラップキャパシタンス及び接点キャパシタンスの両方が大いに寄与する場合、Ｙは、１Ｘよりも大きくすることができ、約１．５Ｘなどの１Ｘと２Ｘとの間とすることができる。いくつかの場合、Ｙは、ほとんどＸに等しくでき、この文脈における「ほとんど」は、同じサイズを有するように設計された構造に対する構造の製造上の公差内であることを意味する。

【0043】

Ｙ＝１．５Ｘ、例えば、図３の回路が、２つのトランジスタユニットを用いてＭ_ＩＮＶ＝２を有する標準的なインバータを用いて実装されることができるように、ゲート－ドレインオーバラップキャパシタンスをエミュレートするコンポーネントを実装するために、Ｍ_ＯＬＣ＝３のＮＭＯＳトランジスタ５２及びＰＭＯＳトランジスタ５０が３つのトランジスタユニットを用いて実装することができる。

【0044】

一般に、１つは、因子「１ＲＣ」により一連のインバータにおける各インバータの抵抗－容量ＲＣ遅延を表すことができ、キャパシタンスは、インバータの出力における接点及びオーバラップキャパシタンスＫの組み合わせ、及び、次のインバータの入力負荷キャパシタンスＪであり、Ｃ＝Ｊ＋Ｋである。

【0045】

このように、３つのインバータを含むシリーズは、（ノードＯＵＴＢにおける入力負荷キャパシタンスＪが同じであると仮定して）３ＲＣに等しい総遅延を有する。補償容量を有していない２つのインバータを含むシリーズは、２ＲＣに等しい総遅延を有し、結果として、（ノードＯＵＴにおける入力負荷キャパシタンスＪが同じであると仮定して）１ＲＣの差により引き起こされるスキューをもたらす。補償容量は、ＰＶＴ変動を追跡する方式でノード１２におけるキャパシタンスを増大させることによりスキューを減らす手段であり、その結果、インバータ１１及び１３を通じたノードＩＮとノードＯＵＴとの間の総ＲＣ遅延は３ＲＣである。結果として、スキューが減らされ、デバイスに対して規定される動作条件の範囲にわたってより一貫したものとなる。

【0046】

補償キャパシタンス回路は、キャパシタンスをノード１２に加えることにより、この３ＲＣ遅延を達成しており、その結果、遅延は、式
（１Ｒ×２Ｃ）＋１（ＲＣ）＝３ＲＣ
により表され得る。

【0047】

第１因子は、第１インバータ及び補償キャパシタンス回路１５の出力を示し、第２因子は、第２インバータの出力を表す。

【0048】

第１因子に関して、インバータ５５は、１つの入力負荷キャパシタンスＪに寄与する。インバータ１３は、１つの入力負荷キャパシタンスＪに寄与する。インバータ１１は、１つの接点及びオーバラップキャパシタンスＫに寄与する。トランジスタ５０及び５２は、１つの接点及びオーバラップキャパシタンスＫに寄与する。合計は、以下に見られるように、２Ｃに等しい。
１Ｊ＋１Ｊ＋１Ｋ＋１Ｋ＝２（Ｊ＋Ｋ）＝２ｃ

【0049】

図５は、ＰＶＴ条件にわたってピコ秒におけるスキューを示すプロセスコーナーチャートであり、相補信号を生成する回路の３つの変動に関するプロセスコーナーＴＴ、ＳＳ、ＦＦ、ＳＦ、ＦＳ、－５０℃から＋１０５℃までの温度及び１．６５Ｖから１．９５Ｖまでの電力供給電圧を含む。トレース１００は、上記のように真の信号を生成する直列の２つのインバータ、及び、相補信号を生成する直列の３つのインバータを用いる回路に対するスキューを表す。トレース１００に示されるように、この回路のシミュレーションでは、結果として、ＰＶＴ条件にわたって約２７ｐｓから約５０ｐｓまでの範囲のスキューが生じる。トレース１０１は、上記のように、真の信号の生成する直列の２つのインバータ及びパスゲート、及び、相補信号を生成する直列の３つのインバータを用いる回路に対するスキューを表す。トレース１０１に示されるような回路のシミュレーションでは、結果として、ＰＶＴ条件にわたって、約６ピコ秒（ｐｓ）から約２４ｐｓまでの範囲のスキューが生じる。トレース１０２は、図３に関連して上述したような回路に対するスキューを表す。トレース１０２に見られるように、図３の回路は、結果として、促進されるＰＶＴ条件の範囲全体にわたって、約２ｐｓから約１２ｐｓまでの範囲のスキューが生じ得る。また、当該スキューは、促進されたＰＶＴ条件の範囲全体わたってトレース１０１のスキューよりも低い。

【0050】

ここで用いられるような標準的なセルは、ブール論理関数を提供するトランジスタ及び相互接続構造のグループであり、トランジスタデバイスの異なる構造に対応し、配線層及びビア層を相互接続するベース層で構成され、トランジスタ構成の端子を一緒に接合するレイアウトを含み得る。相補信号を生成する回路の実施形態におけるインバータは、同じセル構造を有する同じ標準的なセルを用いて実装され得る。相補信号を生成する回路の実施形態におけるインバータは、同じセル構造を有する同じ標準的なＣＭＯＳインバータセルを用いて実装され得る。

【0051】

また、標準的なセルにおいて用いられるトランジスタは、ゲート幅及び長さのレイアウトを含むトランジスタサイズと、回路にわたって共通に用いられるＮＭＯＳ及びＰＭＯＳトランジスタに対する単位トランジスタサイズをそれぞれ含むゲートオーバラップとを有することができる。本説明の目的で、標準マクロセルは、標準的なセル及びトランジスタのグループであり、トランジスタ構成の端子を一緒に接合する配線層及びビア層を相互接続する。図１及び図３を参照して説明されるような相補信号を生成する回路は、標準マクロセルとして実装され、集積回路の効率的な配置、及び、標準マクロセルを利用する集積回路の効率的な合成の目的で、セルライブラリにおいて用いられることができる。また、マクロセルでは、金属層に一般的にある相互接続は、２つの信号パスの長さ、幅及びビアの数において一致する。

【0052】

図６Ａ～図６Ｃは、図３を参照して説明されるように、相補信号を生成する回路を実装できる標準マクロセルに関する凡例及び代替的なレイアウト構成を含む。

【0053】

図６Ａは、凡例であり、真の信号を生成するために用いられるストリングにおいて用いられるインバータには数字１、３がラベル付けされ、補償キャパシタンス回路において用いられるインバータには２がラベル付けされ、相補信号を生成するために用いられるストリングにおいて用いられるインバータには数字４、５、６がラベル付けされる。オーバラップキャパシタンスをエミュレートするコンポーネント内のＰＭＯＳトランジスタにはＡがラベル付けされる。オーバラップキャパシタンスをエミュレートするコンポーネント内のＮＭＯＳトランジスタにはＢがラベル付けされる。例えば、一緒に接続されるそれらのゲート、ソース及びドレインを有することができるダミートランジスタは、Ｃ及びＤがラベル付けされており、レイアウトマッチングのために用いられる。また、金属層に一般的にある相互接続（図示されていない）は、２つの信号パスの長さ、幅及びビアの数において一致する。

【0054】

図６Ｂは、回路内の全部で６つのインバータに対する標準的なインバータセルを含む第１マクロセルのレイアウトを示す。レイアウトは、順番に、インバータ１用の標準的なインバータセル、トランジスタＡ及びＢ用のセル、インバータ２用の標準的なインバータセル、及び、インバータ３用の標準的なインバータセルを有する最上部の行を含む。図６Ｂにおけるレイアウトは、順番に、インバータ４用の標準的なインバータセル、ダミートランジスタＣ及びＤ用のセル、インバータ５用の標準的なインバータセル、及び、インバータ６用の標準的なインバータセルを有する最下部の行を含む。図６Ｂのマクロセルは、矩形フットプリントを有する。

【0055】

トランジスタＡ及びＢ用のセルは、標準的なインバータセルの回路構造と一致し、かつ、レイアウト内のエリアの約同じ量を消費する方式で、ＰＭＯＳトランジスタＡがＮＭＯＳトランジスタＢに対して配置されるように、レイアウト内に構成される。ダミートランジスタＣ及びＤ用のセルは、トランジスタＡ及びＢ用のセルに関するレイアウトと一致するようにレイアウト内に構成される。

【0056】

図６Ｂにおけるマクロセルは、入力ノード６００を有する。６つの標準的なインバータセル（ＩＮＶ１からＩＮＶ６）は、入力ノードにおける入力信号に応答して、第１出力ノード６０１に対する真の信号を生成する２つのインバータセル（ＩＮＶ１、ＩＮＶ３）を有する第１の一連のインバータと、入力ノードにおける入力信号に応答して、第２出力ノード６０２に対する相補信号を生成する３つのインバータ（ＩＮＶ４、ＩＮＶ５、ＩＮＶ６）を有する第２の一連のインバータとを形成すべく相互接続される。インバータＩＮＶ２は、第１の一連における２つのインバータＩＮＶ１とＩＮＶ３との間のノード６０５に接続される入力を有し、コンポーネント（ＰＭＯＳトランジスタＡ及びＮＭＯＳトランジスタＢ）は、第１の一連における２つのインバータ間のノード６０５に接続される。図６Ｂの回路はインバータセルを用いて実装されているが、いくつかの実施形態において、インバータの１つ又は複数は、ＮＯＲゲート又はＮＡＮＤゲートなどの他の論理ゲートセルを用いて実装され得る。

【0057】

ノード６００、６０１、６０２、６０５は、ヒューリスティックに図に配置されている。実装では、ノードは、個々のセルのエリア内に相互接続を形成すべく、相互接続配線層及びビア層に接続される回路素子用の接続パッドを含むことができる。また、金属層に一般的にある相互接続（図示されていない）は、２つの信号パスの長さ、幅及びビアの数において一致する。

【0058】

図６Ｃは、回路内の全部で６つのインバータに対する標準的なインバータセルを含む単一の行を用いる第２マクロセルレイアウトを示す。単一の行は、順番に、インバータ１用の標準的なインバータセル、インバータ４用の標準的なインバータセル、トランジスタＡ及びＢ用のセル、ダミートランジスタＣ及びＤ用のセル、インバータ２用の標準的なインバータセル、インバータ５用の標準的なインバータセル、インバータ３用の標準的なインバータセル、及び、インバータ６用の標準的なインバータセルを含む。図６Ｃにあるように、トランジスタＡ及びＢ用のセルは、標準的なインバータセルの回路構造と一致し、かつ、レイアウト内のエリアの約同じ量を消費する方式で、ＰＭＯＳトランジスタＡがＮＭＯＳトランジスタＢにオーバレイするように、レイアウト内に構成される。ダミートランジスタＣ及びＤ用のセルは、トランジスタＡ及びＢ用のセルに関するレイアウトと一致するようにレイアウト内に構成される。図６Ｃのマクロセルは、矩形フットプリントを有する。また、金属層に一般的にある相互接続（図示されていない）は、２つの信号パスの長さ、幅及びビアの数において一致する。

【0059】

図６Ｃにおけるマクロセルは、入力ノード６１０を有する。６つの標準的なインバータセル（ＩＮＶ１からＩＮＶ６）は、入力ノードにおける入力信号に応答して、第１出力ノード６１１に対して真の信号を生成する２つのインバータセル（ＩＮＶ１、ＩＮＶ３）を有する第１の一連のインバータと、入力ノードにおける入力信号に応答して、第２出力ノード６１２に対して相補信号を生成する３つのインバータ（ＩＮＶ４、ＩＮＶ５、ＩＮＶ６）を有する第２の一連のインバータとを形成すべく相互接続される。インバータＩＮＶ２は、第１の一連における２つのインバータＩＮＶ１とＩＮＶ３との間のノード６１５に接続される入力を有し、コンポーネント（ＰＭＯＳトランジスタＡ及びＮＭＯＳトランジスタＢ）は、第１の一連における２つのインバータ間のノード６１５に接続される。図６Ｃの回路はインバータセルを用いて実装されているが、いくつかの実施形態において、インバータの１つ又は複数は、ＮＯＲゲート又はＮＡＮＤゲートなどの他の論理ゲートセルを用いて実装されることができる。

【0060】

ノード６１０、６１１、６１２、６１５は、ヒューリスティックに図に配置されている。実装では、ノードは、個々のセルのエリア内で相互接続を形成するオーバレイパターン化導体層に接続する回路素子用の接続パッドを含むことができる。

【0061】

図６Ｂ及び図６Ｃを参照して説明されたもののようなマクロセルは、マクロセルのジオメトリを規定する電子設計自動化命令を有するセルライブラリ内の機械可読エントリを用いて実装されることができる。したがって、技術の実施形態は、電子設計自動化命令を用いて実装される非トランジスタコンピュータ可読メモリに格納される機械可読命令を含む。

【0062】

図７は、本明細書に説明されるような、相補信号を生成するための回路を含む集積回路の簡略図である。図７の例は、メモリ回路７０１、制御回路７０３及び入力／出力Ｉ／Ｏバッファ７０２を含む集積回路７００である。入力／出力バッファ７０２は、デバイス上のメモリ回路７０１とＩ／Ｏピン７１０との間のデータの通信を提供する。制御回路７０３は、メモリ回路７０１の動作のため、及び、Ｉ／Ｏバッファ７０２の制御ために用いられるステートマシン、デコーダ及び他の周辺回路を含む。集積回路７００は、いくつかの実施形態において、Ｉ／Ｏバッファ７０２の入力バッファ内の１つ又は複数、及び、Ｉ／Ｏバッファ７０２の出力バッファ内の１つ又は複数を含む相補信号を生成する複数の回路を含む。いくつかの実施形態において、相補信号を生成する複数の回路は、対応する複数の標準マクロセルを用いて実装される。

【0063】

相補信号を生成するための回路は、例えば、不揮発性ダブルデータレートバージョン４ ＮＶ ＤＤＲ４及びバージョン３ ＮＶ ＤＤＲ３インタフェース標準を実装するために利用などされる相補信号ドライバとして用いられ得る。本明細書に説明される技術は、ＤＲＡＭ、ＳＲＡＭ及び他のメモリシステムインタフェースに適用され得る。

【0064】

本発明は、上記の詳細な好ましい実施形態及び例を参照することにより開示されるが、一方、これらの例が限定的な意味ではなく、むしろ例示的であることを意図していることが理解される。修正及び組み合わせが当業者に対して容易に生じるものと考えられ、修正及び組み合わせは、本発明の主旨及び以下の特許請求の範囲の範囲内にある。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6A】

【図6B】

【図6C】

【図7】