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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022161304
(43)【公開日】2022-10-21
(54)【発明の名称】記憶装置、電子機器及び記憶装置の製造方法
(51)【国際特許分類】
H01L 21/8239 20060101AFI20221014BHJP
H01L 43/08 20060101ALI20221014BHJP
【ＦＩ】
H01L27/105 447
H01L43/08 Z
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2021066014
(22)【出願日】2021-04-08
(71)【出願人】
【識別番号】316005926
【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】別所 和宏
【テーマコード（参考）】
4M119
5F092
【Ｆターム（参考）】
4M119AA01
4M119AA05
4M119AA07
4M119AA11
4M119BB01
4M119CC05
4M119CC10
4M119DD32
4M119DD52
4M119FF13
4M119FF14
4M119FF15
4M119FF16
4M119FF17
4M119FF19
4M119JJ03
4M119KK18
5F092AA03
5F092AA04
5F092AA12
5F092AB08
5F092AC12
5F092AD03
5F092AD24
5F092AD30
5F092BB08
5F092BB23
5F092BB35
5F092BB36
5F092BB37
5F092BB38
5F092BB43
5F092BB53
5F092BC04
5F092CA02
5F092CA08
(57)【要約】 （修正有）
【課題】低コストで、外部磁界に起因するエラー低減を実現する記憶装置、電子機器及び記憶装置の製造方法を提供する。
【解決手段】記憶装置１は、磁化方向が変更可能な記憶層を有する記憶素子であるＭＴＪ素子１０と、記憶素子に対して設けられ、導電性を有する環状の短絡巻線２６０と、を備える。環状の短絡巻線は、メモリ部２５０を囲む形で、配設されている。これにより、短絡巻線２６０による逆方向磁界が発生するので、外部磁界強度が低減する。このため、短絡巻線２６０を設けるだけの簡略な構成で、書込みエラー率や保持エラー率を改善する。したがって、低コストで外部磁界に起因するエラー低減を実現する。
【選択図】図３
【解決手段】記憶装置１は、磁化方向が変更可能な記憶層を有する記憶素子であるＭＴＪ素子１０と、記憶素子に対して設けられ、導電性を有する環状の短絡巻線２６０と、を備える。環状の短絡巻線は、メモリ部２５０を囲む形で、配設されている。これにより、短絡巻線２６０による逆方向磁界が発生するので、外部磁界強度が低減する。このため、短絡巻線２６０を設けるだけの簡略な構成で、書込みエラー率や保持エラー率を改善する。したがって、低コストで外部磁界に起因するエラー低減を実現する。
【選択図】図３
【特許請求の範囲】
【請求項1】
磁化方向が変更可能な記憶層を有する記憶素子と、
前記記憶素子に対して設けられ、導電性を有する環状の短絡巻線と、
を備える記憶装置。
前記記憶素子に対して設けられ、導電性を有する環状の短絡巻線と、
を備える記憶装置。
【請求項2】
前記短絡巻線は、前記記憶素子の近傍に設けられている、
請求項１に記載の記憶装置。
請求項１に記載の記憶装置。
【請求項3】
前記記憶素子に接続された配線を含む配線層をさらに備え、
前記短絡巻線は、前記配線層に設けられている、
請求項１に記載の記憶装置。
前記短絡巻線は、前記配線層に設けられている、
請求項１に記載の記憶装置。
【請求項4】
前記短絡巻線は、前記配線と同じ材料により形成されている、
請求項３に記載の記憶装置。
請求項３に記載の記憶装置。
【請求項5】
前記記憶素子を含む素子層をさらに備え、
前記配線層は、前記素子層に積層されている、
請求項３に記載の記憶装置。
前記配線層は、前記素子層に積層されている、
請求項３に記載の記憶装置。
【請求項6】
前記短絡巻線は、環の内側領域が前記記憶素子の上方又は下方に位置するように形成されている、
請求項１に記載の記憶装置。
請求項１に記載の記憶装置。
【請求項7】
前記短絡巻線は、前記記憶素子を囲むように形成されている、
請求項１に記載の記憶装置。
請求項１に記載の記憶装置。
【請求項8】
前記記憶素子は、複数設けられており、
前記短絡巻線は、複数の前記記憶素子に対して設けられている、
請求項１に記載の記憶装置。
前記短絡巻線は、複数の前記記憶素子に対して設けられている、
請求項１に記載の記憶装置。
【請求項9】
前記短絡巻線は、一巻きの巻線であり、複数設けられている、
請求項１に記載の記憶装置。
請求項１に記載の記憶装置。
【請求項10】
複数の前記短絡巻線は、高さ方向に並べられている、
請求項９に記載の記憶装置。
請求項９に記載の記憶装置。
【請求項11】
複数の前記短絡巻線は、ビアにより接続されている、
請求項９に記載の記憶装置。
請求項９に記載の記憶装置。
【請求項12】
複数の前記短絡巻線は、同心環状に設けられている、
請求項９に記載の記憶装置。
請求項９に記載の記憶装置。
【請求項13】
前記記憶素子に接続された配線を含む配線層と、
前記配線層に積層された所定層と、
をさらに備え、
前記短絡巻線は、前記所定層に設けられている、
請求項１に記載の記憶装置。
前記配線層に積層された所定層と、
をさらに備え、
前記短絡巻線は、前記所定層に設けられている、
請求項１に記載の記憶装置。
【請求項14】
前記記憶素子に接続された配線を含む配線層をさらに備え、
前記記憶素子は、前記配線層に設けられている、
請求項１に記載の記憶装置。
前記記憶素子は、前記配線層に設けられている、
請求項１に記載の記憶装置。
【請求項15】
前記記憶素子に対して設けられ、静磁界を遮断する静磁界遮断部材をさらに備える、
請求項１に記載の記憶装置。
請求項１に記載の記憶装置。
【請求項16】
前記記憶素子に接続された配線を含む配線層をさらに備え、
前記静磁界遮断部材は、前記配線層を覆うように設けられている、
請求項１５に記載の記憶装置。
前記静磁界遮断部材は、前記配線層を覆うように設けられている、
請求項１５に記載の記憶装置。
【請求項17】
複数の前記記憶素子をそれぞれ有する複数のメモリ部をさらに備え、
前記短絡巻線は、複数の前記メモリ部に共通するように設けられている、
請求項１に記載の記憶装置。
前記短絡巻線は、複数の前記メモリ部に共通するように設けられている、
請求項１に記載の記憶装置。
【請求項18】
複数の前記記憶素子を有するメモリ部と、
前記メモリ部以外の回路部と、
をさらに備え、
前記短絡巻線は、前記メモリ部及び前記回路部に共通するように設けられている、
請求項１に記載の記憶装置。
前記メモリ部以外の回路部と、
をさらに備え、
前記短絡巻線は、前記メモリ部及び前記回路部に共通するように設けられている、
請求項１に記載の記憶装置。
【請求項19】
情報を記憶する記憶装置を備え、
前記記憶装置は、
磁化方向が変更可能な記憶層を有する記憶素子と、
前記記憶素子に対して設けられ、導電性を有する環状の短絡巻線と、
を有する電子機器。
前記記憶装置は、
磁化方向が変更可能な記憶層を有する記憶素子と、
前記記憶素子に対して設けられ、導電性を有する環状の短絡巻線と、
を有する電子機器。
【請求項20】
磁化方向が変更可能な記憶層を有する記憶素子を形成し、
前記記憶素子に対して、導電性を有する環状の短絡巻線を形成する、
ことを含む記憶装置の製造方法。
前記記憶素子に対して、導電性を有する環状の短絡巻線を形成する、
ことを含む記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、記憶装置、電子機器及び記憶装置の製造方法に関する。
【背景技術】
【0002】
モバイル端末から大容量サーバに至るまで、各種情報機器の飛躍的な発展に伴い、これを構成するメモリやロジックなどの素子においても高集積化、高速化、低消費電力化等、さらなる高性能化が追求されている。特に不揮発性半導体メモリの進歩は著しく、例えば、大容量ファイルメモリとしてのフラッシュメモリは、ハードディスクドライブを駆逐する勢いで普及が進んでいる。一方、コードストレージ用途さらにはワーキングメモリへの適用を睨み、現在一般に用いられているＮＯＲフラッシュメモリ、ＤＲＡＭ（Dynamic Random Access Memory）等を置き換えるべく、ＦｅＲＡＭ（Ferroelectric random access Memory)、ＭＲＡＭ（Magnetic Random Access Memory）、ＰＣＲＡＭ（Phase-Change Random Access Memory）等の開発が進められている。なお、これらのうちの一部は既に実用化されている。
【0003】
なかでもＭＲＡＭは、磁性体の磁化方向によりデータ記憶を行うために不揮発、高速かつ１０１０以上の書換えが可能であり、すでに産業オートメーションや航空機などの分野で使用されている。ＭＲＡＭはその高速動作と信頼性から、今後コードストレージやワーキングメモリへの展開が期待されている。電流磁界を利用して記録する方式のＭＲＡＭには、磁界発生用に設けたメタル配線にｍＡオーダの電流を流すことから、低消費電力化、大容量化に課題を有していたが、記憶素子そのものに電流を流すスピントルク磁化反転の利用が主流になるに伴い、この課題は解決に向かっている。
【0004】
スピントルク磁化反転を利用したＭＲＡＭはＳＴＴ－ＭＲＡＭ（Spin Torque Transfer － Magnetic Random Access Memory）と呼ばれる。ＭＲＡＭの記憶素子はＭＴＪ（Magnetic Tunnel Junction）により構成されている。この構成は、ある方向に固定された磁性層を通過するスピン偏極電子が、他の自由な（方向を固定されない）磁性層に進入する際にその磁性層にトルクを与えること（これをスピントランスファトルクとも呼ぶ）を利用したもので、あるしきい値以上の電流を流せば自由磁性層が反転する。０／１の書換えは電流の極性を変えることにより行う。この反転のための電流の絶対値は５０ｎｍ程度のスケールの素子で１００マイクロアンペア以下である。しかもこの電流値が素子体積に比例して減少するため、スケーリングが可能である。書込み動作は書込み電流とトレードオフがあるが、１００ｎｓ程度以下とすることが可能である。高速、高書換え回数、低消費電力化、大容量化を可能とする不揮発メモリとして、ＳＴＴ－ＭＲＡＭに大きな期待が寄せられている。
【0005】
ＳＴＴ－ＭＲＡＭにおける情報の読出しは、磁化自由層と磁化固定層の相対角度の差によって生じる磁気抵抗効果により抵抗値の違いとして読み出される。記憶素子の抵抗は、比較用の基準抵抗（リファレンス抵抗）と比較し、これよりも高いか低いかにより判定されることが一般的であり、この比較判定を行うためのセンスアンプが通常設けられている。
【0006】
ＳＴＴ－ＭＲＡＭに限らず、ＭＲＡＭにおける情報の保持は、ハードディスクと同様、一軸磁気異方性を有する磁化自由層の双安定性を利用している。たとえば積層薄膜面に垂直方向（この節では断面図を想定して上下方向と定義する）に一軸異方性を有するＭＲＡＭの場合は、磁化自由層が上向きか下向きかが安定であり、その中間の角度はエネルギが高いため不安定である。これを双安定性とよび、安定な両状態を隔絶するエネルギバリアの高さは材料特性やサイズにより決定される。十分に高いエネルギバリアになるように設計されたデバイスに対し、上向き、下向きの磁化状態をそれぞれ０、１（逆でもよい）に対応させることで安定なデジタル記憶を行うことができる。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開２０１４－１１２６９１号公報
【特許文献2】特開２０１３－８９６６２号公報
【特許文献3】国際公開第２０１７／３８４０３号
【発明の概要】
【発明が解決しようとする課題】
【0008】
ＭＲＡＭに記録された情報の安定性は保持特性と呼ばれる。保持特性は、外部擾乱により、使用者の意図に反して上記エネルギバリアを超え、０状態が１状態またはその逆の状態に遷移する確率の低さであらわされる。この確率は保持エラー率と呼ばれる。
【0009】
外部環境因子の第一は温度である。高温では、温度とボルツマン定数の積であらわされる熱エネルギが高くなるため、実効的なエネルギバリアが下がり、状態の遷移確率が上昇し、安定性が低下する。第二の因子は外部磁界である。磁界の方向によって磁化が感じるポテンシャルエネルギに差が生じるため、０または１いずれかの安定性が低下する。すなわちその影響はデータに対して非対称である。
【0010】
外部磁界は、書込み特性にも影響を与える。ＳＴＴ－ＭＲＡＭの書込みは、上述のエネルギバリアを超えて、０状態を１状態に、またはその逆に遷移を起こす過程にほかならない。外部磁界の非対称な影響のため、０もしくは１のいずれかの書込みは容易になる一方、他方の書込みは困難となる。換言すると、０、１いずれかのデータに対し、プログラム電圧に対して書き込みに失敗する確率、すなわち書込みエラー率が増加する。このように、外部磁界は、保持エラー、書込みエラーの双方を増大させる要因となる。
【0011】
一方、メモリを搭載する情報処理機器の置かれる環境も多様化しており、外部磁界に関しては固定用の磁石、モータなどの駆動装置、さらには、電磁誘導式の非接触給電など、強度、周波数共に多様な発生源が存在する。したがって、それらの外部磁界下においても書込み、保持エラーを十分に小さくする必要があるが、ＭＲＡＭを構成する材料の特性改善によりエネルギバリアを高めるには限界がある。このため、磁気シールド構造を設けることにより、ＭＲＡＭをこれらの磁界から遮蔽するという手法が提案されている。
【0012】
例えば、第一の方法は、透磁率の高いパーマロイ等の材料をＭＲＡＭ近傍（チップ内またはパッケージ）に設ける、いわゆる静磁界シールドである（例えば、特許文献１、２参照）。また、第二の方法は、金属配線からなる配線シールド層をＭＲＡＭ近傍に配設することにより、高周波磁界を遮蔽するものである（例えば、特許文献３参照）。
【0013】
しかしながら、第一の方法は、静磁界遮蔽に極めて有効であるが、１００ｋＨｚを超える領域では効果が低減する。また、特殊材料を使用した部品の使用に伴い、製造コストが増加する。また、第二の方法は、高周波磁界遮蔽に効果的であるが、ＭＲＡＭから見てシールドの内側にあるソースからの磁界を遮蔽することが困難であり、配置に制約が生じる。これらのことから、低コストで、外部磁界に起因するエラー低減を実現する方法が望まれている。
【0014】
そこで、本開示では、低コストで、外部磁界に起因するエラー低減を実現することが可能な記憶装置、電子機器及び記憶装置の製造方法を提供する。
【課題を解決するための手段】
【0015】
本開示に係る一形態の記憶装置は、磁化方向が変更可能な記憶層を有する記憶素子と、前記記憶素子に対して設けられ、導電性を有する環状の短絡巻線と、を備える。
【0016】
本開示に係る一形態の電子機器は、情報を記憶する記憶装置を備え、前記記憶装置は、磁化方向が変更可能な記憶層を有する記憶素子と、前記記憶素子に対して設けられ、導電性を有する環状の短絡巻線と、を有する。
【0017】
本開示に係る一形態の記憶装置の製造方法は、磁化方向が変更可能な記憶層を有する記憶素子を形成し、前記記憶素子に対して、導電性を有する環状の短絡巻線を形成する、ことを含む。
【図面の簡単な説明】
【0018】
【図1】第１の実施形態に係る記憶装置の概略構成の一例を示す斜視図である。
【図2】第１の実施形態に係る記憶素子の概略構成の一例を示す断面図である。
【図3】第１の実施形態に係る記憶装置の全体構成の一例を示す断面図である。
【図4】第１の実施形態に係る記憶装置の全体構成の一例を示す平面図である。
【図5】第１の実施形態に係る外部磁界から受ける磁界強度の時間変動を示すグラフである。
【図6】第１の実施形態に係る外部磁界による書込みエラー率の変動を示すグラフである。
【図7】第１の実施形態に係る記憶装置の製造工程の一例を示すフローチャートである。
【図8】第２の実施形態に係る記憶装置の全体構成の一例を示す断面図である。
【図9】第３の実施形態に係る記憶装置の全体構成の一例を示す断面図である。
【図10】第３の実施形態に係る記憶装置の全体構成の一例を示す平面図である。
【図11】第４の実施形態に係る記憶装置の全体構成の一例を示す断面図である。
【図12】第５の実施形態に係る記憶装置の全体構成の一例を示す断面図である。
【図13】第６の実施形態に係る記憶装置の全体構成の一例を示す断面図である。
【図14】第７の実施形態に係る記憶装置の全体構成の一例を示す断面図である。
【図15】第７の実施形態に係る記憶装置の変形例の全体構成の一例を示す断面図である。
【図16】各実施形態のいずれかに係る記憶装置を備える撮像装置の概略構成の一例を示す図である。
【図17】各実施形態のいずれかに係る記憶装置を備えるゲーム機器の外観の一例を示す斜視図である。
【発明を実施するための形態】
【0019】
以下に、本開示の実施形態について図面に基づいて詳細に説明する。なお、この実施形態により本開示に係る装置や機器、方法が限定されるものではない。また、以下の各実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
【0020】
以下に説明される１又は複数の実施形態（実施例、変形例を含む）は、各々が独立に実施されることが可能である。一方で、以下に説明される複数の実施形態は少なくとも一部が他の実施形態の少なくとも一部と適宜組み合わせて実施されてもよい。これら複数の実施形態は、互いに異なる新規な特徴を含み得る。したがって、これら複数の実施形態は、互いに異なる目的又は課題を解決することに寄与し得、互いに異なる効果を奏し得る。なお、各実施形態における効果はあくまで例示であって限定されるものでは無く、他の効果があってもよい。
【0021】
また、以下の説明で参照される図面は、本開示の一実施形態の説明とその理解を促すための図面であり、わかりやすくするために、図中に示される形状や寸法、比などは実際と異なる場合がある。さらに、図中に示される素子等は、以下の説明と公知の技術を参酌して適宜、設計変更することができる。また、以下の説明においては、素子等の積層構造の上下方向は、素子が設けられた基板上の面を上とした場合の相対方向に対応し、実際の重力加速度に従った上下方向とは異なる場合がある。
【0022】
また、以下の説明においては、磁化方向（磁気モーメント）や磁気異方性について説明する際に、便宜的に「垂直方向」（膜面に対して垂直な方向、もしくは積層構造の積層方向）及び「面内方向」（膜面に対して平行な方向、もしくは積層構造の積層方向に対して垂直な方向）等の用語を用いる。ただし、これらの用語は、必ずしも磁化の厳密な方向を意味するものではない。例えば、「磁化方向が垂直方向である」や「垂直磁気異方性を有する」等の文言は、面内方向の磁化に比べて垂直方向の磁化が優位な状態であることを意味している。同様に、例えば、「磁化方向が面内方向である」や「面内磁気異方性を有する」等の文言は、垂直方向の磁化に比べて面内方向の磁化が優位な状態であることを意味している。
【0023】
以下に示す項目順序に従って本開示を説明する。
１．第１の実施形態
１－１．記憶装置の構成例
１－２．記憶素子の構成例
１－３．記憶素子の書き込み及び読み出し
１－４．面内磁化方式及び垂直磁化方式のＳＴＴ－ＭＲＡＭ
１－５．記憶装置の全体構成例
１－６．短絡巻線の具体的な効果例
１－７．記憶装置の製造方法
１－８．作用・効果
２．第２の実施形態
２－１．記憶装置の全体構成例
２－２．作用・効果
３．第３の実施形態
３－１．記憶装置の全体構成例
３－２．作用・効果
４．第４の実施形態
４－１．記憶装置の全体構成例
４－２．作用・効果
５．第５の実施形態
５－１．記憶装置の全体構成例
５－２．作用・効果
６．第６の実施形態
６－１．記憶装置の全体構成例
６－２．作用・効果
７．第７の実施形態
７－１．記憶装置の全体構成例
７－２．作用・効果
８．他の実施形態
９．電子機器の構成例
９－１．撮像装置
９－２．ゲーム機器
１０．付記
１．第１の実施形態
１－１．記憶装置の構成例
１－２．記憶素子の構成例
１－３．記憶素子の書き込み及び読み出し
１－４．面内磁化方式及び垂直磁化方式のＳＴＴ－ＭＲＡＭ
１－５．記憶装置の全体構成例
１－６．短絡巻線の具体的な効果例
１－７．記憶装置の製造方法
１－８．作用・効果
２．第２の実施形態
２－１．記憶装置の全体構成例
２－２．作用・効果
３．第３の実施形態
３－１．記憶装置の全体構成例
３－２．作用・効果
４．第４の実施形態
４－１．記憶装置の全体構成例
４－２．作用・効果
５．第５の実施形態
５－１．記憶装置の全体構成例
５－２．作用・効果
６．第６の実施形態
６－１．記憶装置の全体構成例
６－２．作用・効果
７．第７の実施形態
７－１．記憶装置の全体構成例
７－２．作用・効果
８．他の実施形態
９．電子機器の構成例
９－１．撮像装置
９－２．ゲーム機器
１０．付記
【0024】
＜１．第１の実施形態＞
＜１－１．記憶装置の構成例＞
第１の実施形態に係る記憶装置（磁気記憶装置）１の構成例について図１を参照して説明する。図１は、第１の実施形態に係る記憶装置１の概略構成の一例を示す斜視図である。記憶装置１は、情報を磁性体の磁化方向により保持する記憶装置である。
＜１－１．記憶装置の構成例＞
第１の実施形態に係る記憶装置（磁気記憶装置）１の構成例について図１を参照して説明する。図１は、第１の実施形態に係る記憶装置１の概略構成の一例を示す斜視図である。記憶装置１は、情報を磁性体の磁化方向により保持する記憶装置である。
【0025】
図１に示すように、第１の実施形態に係る記憶装置１は、複数のＭＴＪ素子１０を備える。各ＭＴＪ素子１０は、互いに交差（直交）する２種類のアドレス配線、例えば、ビット線７０及びゲート電極（ワード線）７２の交点付近にそれぞれ配置され、行列状に設けられている。ＭＴＪ素子１０は二つの端子を有しており、一方の端子はビット線７０に電気的に接続され、他方の端子は選択トランジスタ２０に電気的に接続される。ＭＴＪ素子１０は記憶素子の一例であり、行列状はアレイ状の一例である。
【0026】
選択トランジスタ２０は、シリコン基板等の半導体基板２００に設けられており、半導体基板２００に設けられた素子分離層２０６により分離された領域に形成されている。この選択トランジスタ２０は、ＭＴＪ素子１０を選択するためのトランジスタである。選択トランジスタ２０は、ゲート電極（ワード線）７２、ソース領域２０２及びドレイン領域２０４を有する。
【0027】
なお、記憶装置１においては、半導体基板２００上に複数のメモリセルが配列される。図１の例では、１つのメモリセルは、ＭＴＪ素子１０と、そのＭＴＪ素子１０を選択するための１つの選択トランジスタ２０とを含む。このため、図１では、４つのメモリセルに対応する部分が抜き出されて示されている。
【0028】
ゲート電極７２は、図１中の奥行き方向に延伸するように設けられ、ワード線を兼ねている。ドレイン領域２０４上には配線７４が設けられており、配線７４はドレイン領域２０４に電気的に接続されている。ドレイン領域２０４は、配線７４を介して適宜その電位を変更可能に構成されている。図１の例では、ドレイン領域２０４は、隣り合って配置される選択トランジスタ２０に共通して形成されている。
【0029】
ソース領域２０２上にはコンタクト層２０８が設けられており、コンタクト層２０８はソース領域２０２に電気的に接続されている。コンタクト層２０８上にはＭＴＪ素子１０が設けられており、ＭＴＪ素子１０はコンタクト層２０８に電気的に接続されている。コンタクト層２０８は、選択トランジスタ２０のソース領域２０２とＭＴＪ素子１０とを電気的に接続する。コンタクト層２０８は、例えば、コンタクトビアであり、貫通配線の一例である。コンタクト層２０８は上部電極として機能する。
【0030】
ＭＴＪ素子１０上にはコンタクト層２１０が設けられており、コンタクト層２１０はＭＴＪ素子１０に電気的に接続されている。コンタクト層２１０上にはビット線７０がゲート電極（ワード線）７２と直交する方向に延伸するように設けられており、ビット線７０はコンタクト層２１０に電気的に接続されている。コンタクト層２１０は、ＭＴＪ素子１０とビット線７０とを電気的に接続する。コンタクト層２１０は、例えば、コンタクトビアであり、貫通配線の一例である。コンタクト層２１０は下部電極として機能する。
【0031】
このような記憶装置１には、ゲート電極（ワード線）７２及びビット線７０に対して所望の電流を印加可能な電源回路（不図示）が設けられている。情報の書き込み時には、電源回路は、書き込みを行いたい所望のメモリセルに対応するアドレス配線、すなわち、ゲート電極（ワード線）７２及びビット線７０に電圧を印加し、ＭＴＪ素子１０に電流を流す。なお、ＭＴＪ素子１０は、所定層（後述の記憶層１０６）の磁気モーメントをスピントルク磁化反転により反転させることにより、１／０の情報の書き込みを行うことができる（詳しくは後述する）。
【0032】
一方、情報の読み出し時には、記憶装置１は、電源回路によって読み出しを行いたい所望のメモリセルに対応するゲート電極（ワード線）７２に電圧を印加し、ビット線７０からＭＴＪ素子１０を通過して選択トランジスタ２０まで流れる電流を検出する。ＴＭＲ（トンネル磁気抵抗）効果により、ＭＴＪ素子１０の所定層（後述の記憶層１０６）における磁気モーメントの方向に応じてＭＴＪ素子１０の電気抵抗が変化するため、検出された電流値の大きさに基づいて１／０の情報を読み出すことができる。このとき、読み出し時の電流は、書き込み時に流れる電流に比べてずっと小さいため、読み出し時にはＭＴＪ素子１０の所定層における磁気方向は変化しない。つまり、ＭＴＪ素子１０は、非破壊での情報の読み出しが可能である。
【0033】
＜１－２．記憶素子の構成例＞
第１の実施形態に係る記憶素子、例えば、スピントルク磁化反転を用いたＳＴＴ－ＭＲＡＭのＭＴＪ素子１０の構成例（基本構造）について図２を参照して説明する。図２は、ＭＴＪ素子１０の概略構成の一例を示す断面図である。ＭＴＪ素子１０は、１つの情報（１／０）を記憶する磁気記憶素子である。
第１の実施形態に係る記憶素子、例えば、スピントルク磁化反転を用いたＳＴＴ－ＭＲＡＭのＭＴＪ素子１０の構成例（基本構造）について図２を参照して説明する。図２は、ＭＴＪ素子１０の概略構成の一例を示す断面図である。ＭＴＪ素子１０は、１つの情報（１／０）を記憶する磁気記憶素子である。
【0034】
図２に示すように、ＭＴＪ素子１０は、下地層１００と、固定層１０２と、絶縁層（中間層）１０４と、記憶層１０６と、キャップ層１０８とを備えている。これらの下地層１００、固定層１０２、絶縁層１０４、記憶層１０６及びキャップ層１０８は、その記載順序で積層されている。絶縁層１０４は、トンネル絶縁層（トンネルバリア層）とも呼ばれる。
【0035】
ＭＴＪ素子１０は、固定層１０２の磁化と記憶層１０６の磁化の相対的な角度によって情報の「０」、「１」を規定する。例えば、ＭＴＪ素子１０は、垂直磁化方式のＳＴＴ－ＭＲＡＭを構成する。すなわち、ＭＴＪ素子１０の積層構造に含まれる磁性層（固定層１０２及び記憶層１０６）の磁化方向は、膜面（層面）に対して垂直な方向、言い換えると積層構造の積層方向である。
【0036】
図２の例では、図示が省略されているが、ＭＴＪ素子１０は上部電極と下部電極（各コンタクト層２０８、２１０：図１参照）により挟まれる。ＭＴＪ素子１０において、ゲート電極（ワード線）７２及びビット線７０を介して、ＭＴＪ素子１０の下部電極と上部電極との間に電圧が印加され、そのＭＴＪ素子１０の記憶層１０６に対する情報の書き込み及び読み出しが行われる。
【0037】
なお、ＭＴＪ素子１０においては、スピントルク磁化反転により、記憶層１０６の磁化方向は反転するが、固定層１０２の磁化方向配は反転しない、すなわち磁化方向が固定されているものとして説明する。また、絶縁層１０４は、固定層１０２と記憶層１０６とに挟持されているものとする。
【0038】
下地層１００は、半導体基板２００上に下部電極を介して設けられる。例えば、下地層１００は、固定層１０２の結晶配向制御や下部電極に対する付着強度を向上させるための膜により構成されている。
【0039】
固定層１０２は、磁化方向が固定された層（磁化固定層）である。この固定層１０２は、磁化方向が垂直方向に固定された磁気モーメントを有する強磁性体により形成されており、高い保磁力等によって磁気モーメントの方向が固定されている。固定層１０２は、例えば、少なくとも２層の強磁性層と、非磁性層とを有する積層フェリピン構造に形成されている。
【0040】
絶縁層１０４は、各種の非磁性体等から形成され、固定層１０２と記憶層１０６との間に挟持されるように設けられる。絶縁層１０４は、ＭｇＯ等の絶縁材料で形成された層である。絶縁層１０４は、上述の材料の他にも、例えば、Ａｌ２Ｏ３、ＡｌＮ、ＳｉＯ２、Ｂｉ２Ｏ３、ＭｇＦ２、ＣａＦ、ＳｒＴｉＯ２、ＡｌＬａＯ３、Ａｌ－Ｎ－Ｏ等の各種の絶縁体、誘電体、半導体を用いて構成することもできる。
【0041】
記憶層１０６は、磁化方向が変更可能、例えば、反転可能な層である。この記憶層１０６は、磁化の方向が垂直方向に自由に変化する磁気モーメントを有する強磁性体により形成されており、記憶する情報に対応して磁気モーメントの方向が変化する。記憶層１０６は、磁性体の磁化状態により情報を記憶するものであり、１つの層から形成されてもよく、複数の層が積層された構造であってもよい。情報の記憶は、一軸異方性を有する記憶層１０６の磁化の向きにより行われる。
【0042】
例えば、書込みは、垂直方向に電流を記憶層１０６に印加し、スピントルク磁化反転を起こすことにより行われる。つまり、記憶層１０６及び固定層１０２の積層方向に流す書き込み電流が印加されると、記憶層１０６の磁化の向きが変化し、記憶層１０６に情報が記憶される。なお、スピン注入により磁化の向きが反転する記憶層１０６に対し、トンネルバリア膜の絶縁層１０４を介して固定層１０２が設けられ、記憶層１０６の記憶情報（磁化方向）の基準とされる。
【0043】
キャップ層１０８は、例えば、Ｔａ等の各種金属材料、合金材料、酸化物材料等により形成されている。このキャップ層１０８は、ＭＴＪ素子１０の製造中において各積層を保護する。なお、キャップ層１０８は、ハードマスクとして機能してもよい。
【0044】
このような積層構造のＭＴＪ素子１０は、例えば、下地層１００からキャップ層１０８までを真空装置内で連続的に形成し、その後、エッチング等の加工によりＭＴＪ素子１０のパターンを形成することによって製造される。ＭＴＪ素子１０は行列状（マトリクス状）に配置される（図１参照）。
【0045】
ここで、例えば、記憶層１０６及び固定層１０２としては、Ｃｏ－Ｆｅ－Ｂが用いられる。固定層１０２は情報の基準であるので、記録や読み出しによって磁化の方向が変化してはいけないが、必ずしも特定の方向に固定されている必要はなく、記憶層１０６よりも保磁力を大きくするか、膜厚を厚くするか、あるいは、磁気ダンピング定数を大きくして記憶層１０６よりも磁化を動きにくくすればよい。
【0046】
また、磁化を固定する場合には、ＰｔＭｎやＩｒＭｎ等の反強磁性体を固定層１０２に接触させるか、あるいは、それらの反強磁性体に接触した磁性体をＲｕ等の非磁性体を介して磁気的に結合させ、固定層１０２を間接的に固定しても良い。
【0047】
また、記憶層１０６における垂直磁化膜では、垂直磁化膜が受ける実効的な反磁界の大きさが飽和磁化量Ｍｓよりも小さくなるように、組成が調整されている。前述したように、記憶層１０６の強磁性材料Ｃｏ－Ｆｅ－Ｂ組成を選定し、記憶層１０６が受ける実効的な反磁界の大きさを低くして、記憶層１０６の飽和磁化量Ｍｓよりも小さくなるようにする。これにより、記憶層１０６の磁化は垂直方向を向くことになる。
【0048】
また、トンネルバリア層である絶縁層１０４をＭｇＯ（酸化マグネシウム）で形成した場合には、磁気抵抗変化率（ＭＲ比）を高くすることができる。このようにＭＲ比を高くすることによって、ＭＴＪ素子１０におけるスピン注入の効率を向上し、記憶層１０６の磁化の向きを反転させるために必要な電流密度を低減することができる。また、本実施形態においては、中間層としての絶縁層１０４の材料を金属材料に置き換え、巨大磁気抵抗（ＧＭＲ）効果によるスピン注入を行ってもよい。
【0049】
上述のＭＴＪ素子１０の構成によれば、記憶層１０６は、その記憶層１０６が受ける実効的な反磁界の大きさが記憶層１０６の飽和磁化量Ｍｓよりも小さくなるように構成されている。これにより、記憶層１０６が受ける反磁界が低くなっており、記憶層１０６の磁化の向きを反転させるために必要な書き込み電流量を低減することができる。これは、記憶層１０６が垂直磁気異方性をもつために垂直磁化型ＳＴＴ－ＭＲＡＭの反転電流が適用され、反磁界の点で有利になるためである。また、記憶層１０６の飽和磁化量Ｍｓを低減しなくても書き込み電流量を低減することができるため、記憶層１０６の飽和磁化量Ｍｓを充分な量として、記憶層１０６の熱安定性を確保することが可能になる。その結果、特性バランスに優れたＭＴＪ素子１０を構成することができる。
【0050】
また、固定層１０２は積層フェリピン構造になっていることから、固定層１０２の感度を外部磁界に対して鈍化させ、固定層１０２に起因する漏洩磁界を遮断するとともに、複数の磁性層の層間結合により、固定層１０２の垂直磁気異方性の強化を図ることができる。このように、情報保持能力である熱安定性を充分に確保することができるため、特性バランスに優れたＭＴＪ素子１０を構成することができる。なお、このような固定層１０２の磁化方向の固定の手法は、固定層１０２が、記憶層１０６に対して下方にある場合であっても、上方にある場合であっても用いることができる。
【0051】
ここで、積層フェリピン構造が記憶層１０６に対して下側（すなわち、下地層１００側）に設けられる構造は、ボトムピン構造とも称され、積層フェリピン構造が記憶層１０６に対して上側（すなわち、キャップ層１０８側）に設けられる構造は、トップピン構造とも称される。つまり、ＭＴＪ素子１０は、ボトムピン構造及びトップピン構造のいずれの構造であってもよい。
【0052】
なお、図２の例では、ＭＴＪ素子１０の積層構造として、記憶層１０６を基準として下方向に絶縁層１０４及び固定層１０２が積層された構造を示したが、ＭＴＪ素子１０の構造は特に限定されるものではない。例えば、ＭＴＪ素子１０に他の層を追加してもよく、また、固定層１０２と記憶層１０６との位置を入れ替えてＭＴＪ素子１０を構成してもよい。一例として、記憶層１０６とキャップ層１０８との間に絶縁層（上部トンネルバリア層）及び固定層（上部磁化固定層）をその記載順序で追加してＭＴＪ素子１０を構成してもよい。この場合、固定層１０２が下部磁化固定層として機能し、絶縁層１０４が下部トンネルバリア層として機能する。
【0053】
＜１－３．記憶素子の書き込み及び読み出し＞
ＭＴＪ素子１０における情報の書き込み及び読み出しの仕組みについて説明する。まずは、ＭＴＪ素子１０における情報の書き込みの仕組みについて説明する。ＭＴＪ素子１０では、記憶層１０６への情報の書き込みは、先に説明したように、スピントルク磁化反転を用いて行われる。
ＭＴＪ素子１０における情報の書き込み及び読み出しの仕組みについて説明する。まずは、ＭＴＪ素子１０における情報の書き込みの仕組みについて説明する。ＭＴＪ素子１０では、記憶層１０６への情報の書き込みは、先に説明したように、スピントルク磁化反転を用いて行われる。
【0054】
ここで、スピントルク磁化反転の詳細について説明する。電子は、２種類のスピン角運動量をもつことが知られている。そこで、スピン角運動量を、仮に上向きのスピン角運動量と、下向きのスピン角運動量との２種類のスピン角運動量として定義する。非磁性体内部では、上向きのスピン角運動量と下向きのスピン角運動量とが同数であり、強磁性体内部では、これら両者の数に差がある。
【0055】
さらに、ここでは、ＭＴＪ素子１０において、固定層１０２と記憶層１０６との磁気モーメントの向きが互いに異なる反平行状態にあり、この状態において、電子を固定層１０２から記憶層１０６へ進入させる場合について考える。
【0056】
電子が固定層１０２を通過した場合には、スピン偏極が生じ、すなわち、上向きのスピン角運動量と下向きのスピン角運動量との数に差が生じる。さらに、絶縁層１０４の厚さが十分に薄い場合には、このスピン偏極が緩和して通常の非磁性体における非偏極（上向きと下向きの電子の数が同数）状態になる前に、当該電子は、記憶層１０６に進入することができる。
【0057】
記憶層１０６では、スピン偏極の方向は進入した電子と逆になっている。従って、系全体のエネルギを下げるために、進入した電子の一部は、反転、すなわちスピン角運動量の向きが変化する。この際、系全体ではスピン角運動量が保存されることから、反転した電子によるスピン角運動量の変化の合計と等価な反作用が記憶層１０６の磁気モーメント（磁化方向）に与えられる。
【0058】
電流、すなわち、単位時間に通過する電子の数が少ない場合には、向きを変える電子の総数も少ないために記憶層１０６の磁気モーメントに発生するスピン角運動量変化も小さい。一方、電流、すなわち、単位時間に通過する電子の数を多くすると、記憶層１０６の磁気モーメントに所望するスピン角運動量変化を単位時間内に与えることができる。スピン角運動量の時間変化はトルクであり、トルクが所定の閾値を超えると記憶層１０６の磁気モーメントは反転を開始し、１８０度反転した状態で安定となる。なお、記憶層１０６の磁気モーメントが１８０度反転した状態で安定となるのは、記憶層１０６を構成する磁性体に磁化容易軸が存在し、一軸異方性があるためである。上記のような仕組みにより、ＭＴＪ素子１０は、反平行状態から、固定層１０２と記憶層１０６との磁気モーメントの向きが互いに同じとなる平行状態へと変化する。
【0059】
また、平行状態において、電流を逆に記憶層１０６から固定層１０２へ電子を侵入させるような向きで流した場合には、固定層１０２へ到達した際に固定層１０２で反射されて反転した電子が、記憶層１０６に進入する際に記憶層１０６にトルクを与える。従って、与えられたトルクにより、記憶層１０６の磁気モーメントは反転し、ＭＴＪ素子１０は平行状態から反平行状態へと変化する。
【0060】
ただし、平行状態から反平行状態への反転を起こすための反転電流の電流量は、反平行状態から平行状態へと反転させる場合よりも多くなる。なお、平行状態から反平行状態への反転については、簡単に述べると、固定層１０２の磁気モーメントが固定されているために、固定層１０２での反転が難しく、系全体のスピン角運動量を保存するために記憶層１０６の磁気モーメントが反転するためである。このように、ＭＴＪ素子１０における１／０の記憶は、固定層１０２から記憶層１０６に向かう方向又はその逆向きに、それぞれの極性に対応する所定の閾値以上の電流を流すことによって行われる。このように、ＭＴＪ素子１０における記憶層１０６の磁気モーメントを反転させて、ＭＴＪ素子１０の抵抗状態を変化させることにより、ＭＴＪ素子１０における１／０の書き込みが行われる。
【0061】
次に、ＭＴＪ素子１０における情報の読み出しの仕組みについて説明する。ＭＴＪ素子１０においては、記憶層１０６からの情報の読み出しは、磁気抵抗効果を用いて行われる。詳細には、ＭＴＪ素子１０を挟む下部電極（図示省略）と上部電極（図示省略）との間に電流を流した場合、固定層１０２と記憶層１０６との磁気モーメントの方向が互いに平行状態であるのか、反平行状態であるのかに基づいて、ＭＴＪ素子１０の抵抗状態が変化する。そして、ＭＴＪ素子１０の抵抗状態、すなわち、ＭＴＪ素子１０が示す電気抵抗の大小を判別することによって、記憶層１０６に記憶された情報を読み出すことができる。
【0062】
＜１－４．面内磁化方式及び垂直磁化方式のＳＴＴ－ＭＲＡＭ＞
ＳＴＴ－ＭＲＡＭにおいては、面内方向に磁気異方性を有する磁性体を用いた面内磁化方式のＳＴＴ－ＭＲＡＭと、垂直方向に磁性異方性を有する磁性体を用いた垂直磁化方式のＳＴＴ－ＭＲＡＭとがある。一般的には、面内磁化方式のＳＴＴ－ＭＲＡＭよりも垂直磁化方式のＳＴＴ－ＭＲＡＭの方が低電力化、大容量化に適しているとされている。これは、垂直磁化方式のＳＴＴ－ＭＲＡＭの方が、スピントルク磁化反転の際に超えるべきエネルギバリアが低く、また垂直磁化膜の有する高い磁気異方性が大容量化により微細化した記憶担体の熱安定性を保持するのに有利なためである。
ＳＴＴ－ＭＲＡＭにおいては、面内方向に磁気異方性を有する磁性体を用いた面内磁化方式のＳＴＴ－ＭＲＡＭと、垂直方向に磁性異方性を有する磁性体を用いた垂直磁化方式のＳＴＴ－ＭＲＡＭとがある。一般的には、面内磁化方式のＳＴＴ－ＭＲＡＭよりも垂直磁化方式のＳＴＴ－ＭＲＡＭの方が低電力化、大容量化に適しているとされている。これは、垂直磁化方式のＳＴＴ－ＭＲＡＭの方が、スピントルク磁化反転の際に超えるべきエネルギバリアが低く、また垂直磁化膜の有する高い磁気異方性が大容量化により微細化した記憶担体の熱安定性を保持するのに有利なためである。
【0063】
詳細には、面内磁化方式のＳＴＴ－ＭＲＡＭの反転電流をＩｃ＿ｐａｒａとすると、
平行状態から反平行状態への反転電流は、
Ｉｃ＿ｐａｒａ＝（Ａ・α・Ｍｓ・Ｖ／ｇ（０）／Ｐ）（Ｈｋ＋２πＭｓ）となり、
反平行状態から平行状態への反転電流は、
Ｉｃ＿ｐａｒａ＝－（Ａ・α・Ｍｓ・Ｖ／ｇ（π）／Ｐ）（Ｈｋ＋２πＭｓ）となる。
平行状態から反平行状態への反転電流は、
Ｉｃ＿ｐａｒａ＝（Ａ・α・Ｍｓ・Ｖ／ｇ（０）／Ｐ）（Ｈｋ＋２πＭｓ）となり、
反平行状態から平行状態への反転電流は、
Ｉｃ＿ｐａｒａ＝－（Ａ・α・Ｍｓ・Ｖ／ｇ（π）／Ｐ）（Ｈｋ＋２πＭｓ）となる。
【0064】
また、垂直磁化方式のＳＴＴ－ＭＲＡＭの反転電流をＩｃ＿ｐｅｒｐとすると、
平行状態から反平行状態への反転電流は、
Ｉｃ＿ｐｅｒｐ＝（Ａ・α・Ｍｓ・Ｖ／ｇ（０）／Ｐ）（Ｈｋ－４πＭｓ）となり、
反平行状態から平行状態への反転電流は、
Ｉｃ＿ｐｅｒｐ＝－（Ａ・α・Ｍｓ・Ｖ／ｇ（π）／Ｐ）（Ｈｋ－４πＭｓ）となる。
平行状態から反平行状態への反転電流は、
Ｉｃ＿ｐｅｒｐ＝（Ａ・α・Ｍｓ・Ｖ／ｇ（０）／Ｐ）（Ｈｋ－４πＭｓ）となり、
反平行状態から平行状態への反転電流は、
Ｉｃ＿ｐｅｒｐ＝－（Ａ・α・Ｍｓ・Ｖ／ｇ（π）／Ｐ）（Ｈｋ－４πＭｓ）となる。
【0065】
なお、Ａは定数、αはダンピング定数、Ｍｓは飽和磁化、Ｖは素子体積、ｇ（０）Ｐ、ｇ（π）Ｐはそれぞれ平行状態、反平行状態時にスピントルクが相手の磁性層に伝達される効率に対応する係数、Ｈｋは磁気異方性である。
【0066】
上記各式において、垂直磁化型の場合の（Ｈｋ－４πＭｓ）と面内磁化型の場合の（Ｈｋ＋２πＭｓ）とを比較すると、垂直磁化型が低記憶電流化により適していることが理解できる。すなわち、垂直磁化方式のＳＴＴ－ＭＲＡＭの場合の（Ｈｋ－４πＭｓ）は、面内磁化方式のＳＴＴ－ＭＲＡＭの場合の（Ｈｋ＋２πＭｓ）に比べて小さい。従って、垂直磁化方式のＳＴＴ－ＭＲＡＭのほうが、反転電流が小さく、書き込みの際の反転電流を低減させるという観点においては、適していることがわかる。
【0067】
＜１－５．記憶装置の全体構成例＞
第１の実施形態に係る記憶装置１の全体構成例について図３及び図４を参照して説明する。図３は、第１の実施形態に係る記憶装置１の全体構成の一例を示す断面図である。図４は、第１の実施形態に係る記憶装置１の全体構成の一例を示す平面図である。
第１の実施形態に係る記憶装置１の全体構成例について図３及び図４を参照して説明する。図３は、第１の実施形態に係る記憶装置１の全体構成の一例を示す断面図である。図４は、第１の実施形態に係る記憶装置１の全体構成の一例を示す平面図である。
【0068】
【0069】
素子層２３０は、各種素子（例えば、複数のＭＴＪ素子１０や複数の選択トランジスタ２０等：図１参照）やアドレス配線（例えば、ビット線７０やワード線（ゲート電極７２）：図１参照）、絶縁層等を含む。配線層２４０は、各種回路や各種配線（例えば、配線２４１：図３参照）、絶縁層等を含む。なお、素子層２３０や配線層２４０は、それぞれ複数の層を含む。
【0070】
メモリ部（ＭＲＡＭマクロ）２５０は、素子層２３０の各種素子やアドレス配線、また、配線層２４０の各種回路や各種配線等を含む所定の直方体領域を有する部分である。このメモリ部２５０を囲むように短絡巻線２６０が設けられている。
【0071】
短絡巻線２６０は、図３に示すように、ＭＴＪ素子１０の近傍に位置付けられ、図３及び図４に示すように、メモリ部２５０を囲むように配線層２４０に設けられている。例えば、短絡巻線２６０は、配線層２４０に含まれる最下層に設けられている。この短絡巻線２６０は、配線層２４０に含まれる各種回路や各種配線（例えば、ＭＴＪ素子１０に電気的に接続された配線等）と同じ材料により形成されている。短絡巻線２６０は、導電性を有する。この短絡巻線２６０は、図４に示すように、環状に形成されている。図４の例では、短絡巻線２６０の環形状は、平面視で四角の環形状である。短絡巻線２６０は、無端状に形成されており、例えば、一巻きの巻線である。
【0072】
このような構成によれば、環状の短絡巻線２６０は、メモリ部２５０を囲む形で、例えば、配線層２４０の最下層に配設されている。これにより、短絡巻線２６０による逆方向磁界が発生するので、外部磁界強度が低減する。このため、短絡巻線２６０を設けるだけの簡略な構成で、書込みエラー率や保持エラー率を改善することができる。したがって、低コストで、外部磁界に起因するエラー低減を実現することができる。
【0073】
なお、短絡巻線２６０を設ける層は、配線層２４０の最下層に限定されるものではなく、配線層２４０に含まれる層のうちのいずれかの層であってもよい。ただし、ＭＴＪ素子１０が存在する層に近いことが望ましい。このため、短絡巻線２６０がＭＴＪ素子１０の近傍に位置するということは、例えば、ＭＴＪ素子１０が存在する層から所定数（例えば、１０層）以内の層に短絡巻線２６０が位置することである。
【0074】
また、短絡巻線２６０は、環の内側領域がＭＴＪ素子１０の上方に位置するように設けられているが、これに限るものではなく、例えば、環の内側領域がＭＴＪ素子１０の下方に位置するように形成されていてもよい。また、短絡巻線２６０は、ＭＴＪ素子１０を囲むように形成されてもよい。この場合、短絡巻線２６０は、例えば、ＭＴＪ素子１０が存在する層と同じ層に形成されてもよい。
【0075】
また、短絡巻線２６０は、メモリ部２５０の領域の外側であることが望ましい。なお、チップ面積（記憶装置１の面積）を増大させないためには、メモリ部２５０の近くにあることが望ましく、少なくとも、チップ（記憶装置１）が搭載されるパッド領域の内側にあることが望ましい。
【0076】
【0077】
図５は、第１の実施形態に係る外部磁界から受ける磁界強度の時間変動を示すグラフである。横軸は時間であり、縦軸は磁界強度である。なお、外部磁界により、記憶装置１の中のメモリ部２５０付近に磁界が発生する。
【0078】
図５に示すように、第１の実施形態（外部磁界あり：短絡巻線あり）の磁界強度は、比較例（外部磁界あり：短絡巻線なし）の磁界強度に比べて低い。第１の実施形態では、短絡巻線２６０の効果により、電磁誘導によって外部磁界と逆方向の磁界がメモリ部２５０の位置に発生する。この磁界により、外部磁界の一部が相殺され、総和としての外部磁界強度が低下する。
【0079】
なお、短絡巻線による磁界軽減については、例えば、「Park et al., IEEE TRANSACTIONS ON ELECTROMAGNETIC COMPATIBILITY, VOL.59, NO.2, APRIL 2017」にその事例が示されている。
【0080】
図６は、第１の実施形態に係る外部磁界による書込みエラー率の変動を示すグラフである。横軸は書込み電圧であり、縦軸は書込みエラー率である。なお、一般に書込み電圧を上げるほど、書込み成功確率は上昇し、書込みエラー率は低下する。
【0081】
図６に示すように、第１の実施形態（外部磁界あり：短絡巻線あり）の書込みエラー率は、比較例（外部磁界あり：短絡巻線なし）の書込みエラー率に比べて低い。第１の実施形態及び比較例では、外部磁界の存在により、外部磁界がない仮想的な場合（外部磁界がない場合）と比較し、エラー率が高くなる。しかしながら、第１の実施形態（外部磁界あり：短絡巻線あり）においては、外部磁界強度が低減するため、比較例に比べて、書込みエラー率が低下する。
【0082】
【0083】
図７に示すように、ステップＳ１において、フロントエンドプロセス（例えば、ウェハ製造）が行われ、ステップＳ２において、ＭＲＡＭ形成が行われる。この形成工程には、ＭＴＪ素子１０や選択トランジスタ２０等の各種素子の形成工程が含まれる。形成工程では、ＰＶＤ、パターニング及びエッチングが実行される。ステップＳ３において、配線工程が行われる。この配線工程には、各種回路や各種配線を形成する形成工程、また、短絡巻線２６０を形成する巻線形成工程が含まれる。ステップＳ４において、ダイシングが行われ、ステップＳ５において、組立が行われる。これにより、記憶装置１が完成する。ステップＳ６において、選別（合格及び不合格の選別）が行われ、ステップＳ７において、出荷（合格品の出荷）が行われる。
【0084】
＜１－８．作用・効果＞
以上説明したように、第１の実施形態によれば、導電性を有する環状の短絡巻線２６０は、磁化方向が変更可能な記憶層１０６を有する記憶素子（例えば、ＭＴＪ素子１０）に対して設けられている。これにより、短絡巻線２６０による逆方向磁界が発生するので、外部磁界強度が低減する。このため、短絡巻線２６０を設けるだけの簡略な構成で、書込みエラー率や保持エラー率を改善することができる。したがって、低コストで、外部磁界に起因するエラー低減を実現することができる。
以上説明したように、第１の実施形態によれば、導電性を有する環状の短絡巻線２６０は、磁化方向が変更可能な記憶層１０６を有する記憶素子（例えば、ＭＴＪ素子１０）に対して設けられている。これにより、短絡巻線２６０による逆方向磁界が発生するので、外部磁界強度が低減する。このため、短絡巻線２６０を設けるだけの簡略な構成で、書込みエラー率や保持エラー率を改善することができる。したがって、低コストで、外部磁界に起因するエラー低減を実現することができる。
【0085】
また、短絡巻線２６０は、記憶素子の近傍に設けられてもよい。これにより、短絡巻線２６０による逆方向磁界が記憶素子の周辺に確実に発生するので、外部磁界強度を確実に低減させることが可能となる。その結果、外部磁界に起因するエラー低減を確実に実現することができる。なお、短絡巻線２６０が記憶素子（例えば、ＭＴＪ素子１０）の近傍に位置するということは、例えば、記憶素子が存在する層から所定数（例えば、１０層）以内の層に短絡巻線２６０が位置することである。
【0086】
また、記憶素子に接続された配線２４１を含む配線層２４０を備え、短絡巻線２６０は、配線層２４０に設けられてもよい。これにより、配線層２４０の配線２４１を形成するときに、同じ工程で短絡巻線２６０を形成することが可能となるので、配線２４１と短絡巻線２６０とを別工程で形成する場合に比べ、製造時間の短縮及び低コストを実現することができる。
【0087】
また、短絡巻線２６０は、配線２４１と同じ材料により形成されてもよい。これにより、配線層２４０の配線２４１を形成するときに、材料を変更せずに短絡巻線２６０を形成することが可能となるので、配線２４１と短絡巻線２６０とを材料を変更して形成する場合に比べ、製造時間の短縮及び低コストを実現することができる。
【0088】
また、記憶素子を含む素子層２３０を備え、配線層２４０は素子層２３０に積層され、短絡巻線２６０はその配線層２４０に設けられてもよい。これにより、短絡巻線２６０は記憶素子に近い位置に存在することになる。したがって、短絡巻線２６０による逆方向磁界が記憶素子の周辺に確実に発生するので、外部磁界強度を確実に低減させることが可能となる。その結果、外部磁界に起因するエラー低減を確実に実現することができる。
【0089】
また、短絡巻線２６０は、環の内側領域が記憶素子の上方又は下方に位置するように形成されてもよい。これにより、短絡巻線２６０の設計自由度を向上させることができる。
【0090】
また、短絡巻線２６０は、記憶素子を囲むように形成されてもよい。これにより、短絡巻線２６０による逆方向磁界が記憶素子の周辺に確実に発生するので、外部磁界強度を確実に低減させることが可能となる。その結果、外部磁界に起因するエラー低減を確実に実現することができる。
【0091】
また、記憶素子は複数設けられており、短絡巻線２６０は各記憶素子に対して設けられてもよい。このような場合でも、短絡巻線２６０による逆方向磁界が発生するので、外部磁界強度を確実に低減させることが可能となる。その結果、外部磁界に起因するエラー低減を確実に実現することができる。
【0092】
＜２．第２の実施形態＞
＜２－１．記憶装置の全体構成例＞
第２の実施形態に係る記憶装置１の全体構成例について図８を参照して説明する。図８は、第２の実施形態に係る記憶装置１の全体構成の一例を示す断面図である。以下、第１の実施形態との相違点を中心に説明を行い、その他の説明を省略する。
＜２－１．記憶装置の全体構成例＞
第２の実施形態に係る記憶装置１の全体構成例について図８を参照して説明する。図８は、第２の実施形態に係る記憶装置１の全体構成の一例を示す断面図である。以下、第１の実施形態との相違点を中心に説明を行い、その他の説明を省略する。
【0093】
図８に示すように、環状の短絡巻線２６０は、複数設けられている。これらの短絡巻線２６０は、記憶装置１の高さ方向（図８中の上下方向）に並べられ、配線層２４０に設けられており、例えば、配線層２４０に含まれる複数の所定層にそれぞれ設けられている。これにより、外部磁界低減の効果を高めることができる。各短絡巻線２６０は、導通穴であるビア（Ｖｉａ）により電気的に接続されてもよい。なお、環状の短絡巻線２６０の平面形状は、図４に示す環状の平面形状と同じである。
【0094】
＜２－２．作用・効果＞
以上説明したように、第２の実施形態によれば、第１の実施形態と同じ効果を得ることができる。また、短絡巻線２６０は、一巻きの巻線であり、複数設けられている。これにより、各短絡巻線２６０による逆方向磁界が強まるので、外部磁界強度を確実に低減させることが可能となる。その結果、外部磁界に起因するエラー低減を確実に実現することができる。
以上説明したように、第２の実施形態によれば、第１の実施形態と同じ効果を得ることができる。また、短絡巻線２６０は、一巻きの巻線であり、複数設けられている。これにより、各短絡巻線２６０による逆方向磁界が強まるので、外部磁界強度を確実に低減させることが可能となる。その結果、外部磁界に起因するエラー低減を確実に実現することができる。
【0095】
また、複数の短絡巻線２６０は、高さ方向に並べられてもよい。これにより、各短絡巻線２６０による逆方向磁界を確実に強めることが可能となるので、外部磁界強度をより確実に低減させることができる。
【0096】
また、複数の短絡巻線２６０は、ビアにより接続されてもよい。これにより、各短絡巻線２６０による逆方向磁界を確実に強めることが可能となるので、外部磁界強度をより確実に低減させることができる。
【0097】
＜３．第３の実施形態＞
＜３－１．記憶装置の全体構成例＞
第３の実施形態に係る記憶装置１の全体構成例について図９及び図１０を参照して説明する。図９は、第３の実施形態に係る記憶装置１の全体構成の一例を示す断面図である。図１０は、第３の実施形態に係る記憶装置１の全体構成の一例を示す平面図である。以下、第２の実施形態との相違点を中心に説明を行い、その他の説明を省略する。
＜３－１．記憶装置の全体構成例＞
第３の実施形態に係る記憶装置１の全体構成例について図９及び図１０を参照して説明する。図９は、第３の実施形態に係る記憶装置１の全体構成の一例を示す断面図である。図１０は、第３の実施形態に係る記憶装置１の全体構成の一例を示す平面図である。以下、第２の実施形態との相違点を中心に説明を行い、その他の説明を省略する。
【0098】
図９及び図１０に示すように、環状の短絡巻線２６０は、複数設けられている。さらに、それらの短絡巻線２６０の外側にも、環状の短絡巻線２６０が複数設けられている。これらの短絡巻線２６０は、記憶装置１の高さ方向（図９中の上下方向）に並べられ、配線層２４０に設けられており、例えば、配線層２４０に含まれる複数の所定層にそれぞれ設けられている。これにより、外部磁界低減の効果をさらに高めることができる。各短絡巻線２６０は、導通穴であるビア（Ｖｉａ）により電気的に接続されてもよい。
【0099】
なお、図１０に示すように、各短絡巻線２６０は、同心環（図１０の例では、同心四角）状に設けられている。同心環とは、中心を共有する複数の環である。同心環としては、例えば、同心円や同心楕円、同心六角等があり、その形状は限定されるものではない。
【0100】
＜３－２．作用・効果＞
以上説明したように、第３の実施形態によれば、第１や第２の実施形態と同じ効果を得ることができる。また、複数の短絡巻線２６０は、同心環状に設けられている。これにより、各短絡巻線２６０による逆方向磁界が強まるので、外部磁界強度を確実に低減させることが可能となる。その結果、外部磁界に起因するエラー低減を確実に実現することができる。
以上説明したように、第３の実施形態によれば、第１や第２の実施形態と同じ効果を得ることができる。また、複数の短絡巻線２６０は、同心環状に設けられている。これにより、各短絡巻線２６０による逆方向磁界が強まるので、外部磁界強度を確実に低減させることが可能となる。その結果、外部磁界に起因するエラー低減を確実に実現することができる。
【0101】
＜４．第４の実施形態＞
＜４－１．記憶装置の全体構成例＞
第４の実施形態に係る記憶装置１の全体構成例について図１１を参照して説明する。図１１は、第４の実施形態に係る記憶装置１の全体構成の一例を示す断面図である。以下、第１の実施形態との相違点を中心に説明を行い、その他の説明を省略する。
＜４－１．記憶装置の全体構成例＞
第４の実施形態に係る記憶装置１の全体構成例について図１１を参照して説明する。図１１は、第４の実施形態に係る記憶装置１の全体構成の一例を示す断面図である。以下、第１の実施形態との相違点を中心に説明を行い、その他の説明を省略する。
【0102】
図１１に示すように、環状の短絡巻線２６０は、配線層２４０上に積層された所定層２７０に設けられている。これにより、外部磁界低減の効果を得ることができる。この場合、既存の設計・製造資産を活かしつつ、外部磁界低減の効果を得ることが可能となるので、コストを抑えることができる。
【0103】
＜４－２．作用・効果＞
以上説明したように、第４の実施形態によれば、第１の実施形態と同じ効果を得ることができる。また、短絡巻線２６０は、配線層２４０に積層された所定層２７０に設けられている。これにより、短絡巻線２６０による逆方向磁界が発生するので、外部磁界強度が低減する。その結果、外部磁界に起因するエラー低減を確実に実現することができる。
以上説明したように、第４の実施形態によれば、第１の実施形態と同じ効果を得ることができる。また、短絡巻線２６０は、配線層２４０に積層された所定層２７０に設けられている。これにより、短絡巻線２６０による逆方向磁界が発生するので、外部磁界強度が低減する。その結果、外部磁界に起因するエラー低減を確実に実現することができる。
【0104】
＜５．第５の実施形態＞
＜５－１．記憶装置の全体構成例＞
第５の実施形態に係る記憶装置１の全体構成例について図１２を参照して説明する。図１２は、第５の実施形態に係る記憶装置１の全体構成の一例を示す断面図である。以下、第１の実施形態との相違点を中心に説明を行い、その他の説明を省略する。
＜５－１．記憶装置の全体構成例＞
第５の実施形態に係る記憶装置１の全体構成例について図１２を参照して説明する。図１２は、第５の実施形態に係る記憶装置１の全体構成の一例を示す断面図である。以下、第１の実施形態との相違点を中心に説明を行い、その他の説明を省略する。
【0105】
図１２に示すように、ＭＴＪ素子１０は、配線層２４０に設けられている。この場合にも、環状の短絡巻線２６０は、ＭＴＪ素子１０の近傍に設けられている。これにより、外部磁界低減の効果を得ることができる。例えば、短絡巻線２６０は、ＭＴＪ素子１０が設けられた層と同じ層に設けられてもよく、また、複数の層に設けられてもよい。
【0106】
なお、第５の実施形態を他の各実施形態に適用することも可能である。また、環状の短絡巻線２６０を１層に設ける場合、その短絡巻線２６０を設ける層については、どの層であっても磁界低減効果を得ることができるが、ＭＴＪ素子１０に近いことが望ましい。
【0107】
＜５－２．作用・効果＞
以上説明したように、第５の実施形態によれば、第１の実施形態と同じ効果を得ることができる。また、記憶素子（例えば、ＭＴＪ素子１０）は、その記憶素子に接続された配線２４１を含む配線層２４０に設けられている。このような場合でも、短絡巻線２６０による逆方向磁界が発生するので、外部磁界強度が低減する。その結果、外部磁界に起因するエラー低減を確実に実現することができる。
以上説明したように、第５の実施形態によれば、第１の実施形態と同じ効果を得ることができる。また、記憶素子（例えば、ＭＴＪ素子１０）は、その記憶素子に接続された配線２４１を含む配線層２４０に設けられている。このような場合でも、短絡巻線２６０による逆方向磁界が発生するので、外部磁界強度が低減する。その結果、外部磁界に起因するエラー低減を確実に実現することができる。
【0108】
＜６．第６の実施形態＞
＜６－１．記憶装置の全体構成例＞
第６の実施形態に係る記憶装置１の全体構成例について図１３を参照して説明する。図１３は、第６の実施形態に係る記憶装置１の全体構成の一例を示す断面図である。以下、第２の実施形態との相違点を中心に説明を行い、その他の説明を省略する。
＜６－１．記憶装置の全体構成例＞
第６の実施形態に係る記憶装置１の全体構成例について図１３を参照して説明する。図１３は、第６の実施形態に係る記憶装置１の全体構成の一例を示す断面図である。以下、第２の実施形態との相違点を中心に説明を行い、その他の説明を省略する。
【0109】
図１３に示すように、静磁界遮断部材２８０は、環状の短絡巻線２６０に加え、配線層２４０の上方に設けられている。この静磁界遮断部材２８０は、静磁場（静的な磁界）を遮断する部材である。静磁場遮断部材は、例えば、板形状に形成されており、配線層２４０を覆うように設けられている。静磁界遮断部材２８０の材料としては、例えば、パーマロイ等が用いられる。これにより、静磁界及び高周波磁界の両方を効果的に低減させることができる。
【0110】
＜６－２．作用・効果＞
以上説明したように、第６の実施形態によれば、第１や第２の実施形態と同じ効果を得ることができる。また、静磁界遮断部材２８０は、短絡巻線２６０に加え、記憶素子（例えば、ＭＴＪ素子１０）に対して設けられている。これにより、短絡巻線２６０による外部磁界強度の低減に加え、静磁界遮断部材２８０による外部磁界強度の低減が生じる。その結果、外部磁界に起因するエラー低減を確実に実現することができる。
以上説明したように、第６の実施形態によれば、第１や第２の実施形態と同じ効果を得ることができる。また、静磁界遮断部材２８０は、短絡巻線２６０に加え、記憶素子（例えば、ＭＴＪ素子１０）に対して設けられている。これにより、短絡巻線２６０による外部磁界強度の低減に加え、静磁界遮断部材２８０による外部磁界強度の低減が生じる。その結果、外部磁界に起因するエラー低減を確実に実現することができる。
【0111】
また、静磁界遮断部材２８０は、記憶素子に接続された配線２４１を含む配線層２４０を覆うように設けられてもよい。これにより、静磁界遮断部材２８０によって外部磁界強度を確実に低減させることが可能となる。その結果、外部磁界に起因するエラー低減をより確実に実現することができる。
【0112】
＜７．第７の実施形態＞
＜７－１．記憶装置の全体構成例＞
第７の実施形態に係る記憶装置１の全体構成例について図１４及び図１５を参照して説明する。図１４は、第７の実施形態に係る記憶装置１の全体構成の一例を示す断面図である。図１５は、第７の実施形態に係る記憶装置１の変形例の全体構成の一例を示す断面図である。以下、第１の実施形態との相違点を中心に説明を行い、その他の説明を省略する。
＜７－１．記憶装置の全体構成例＞
第７の実施形態に係る記憶装置１の全体構成例について図１４及び図１５を参照して説明する。図１４は、第７の実施形態に係る記憶装置１の全体構成の一例を示す断面図である。図１５は、第７の実施形態に係る記憶装置１の変形例の全体構成の一例を示す断面図である。以下、第１の実施形態との相違点を中心に説明を行い、その他の説明を省略する。
【0113】
図１４に示すように、記憶装置１は、制御部４０１と、キャッシュメモリ４０２と、複数のメモリ部２５０とを備える。制御部４０１は、各部を制御する。この制御部４０１は、例えば、アクセスする頻度の高いデータや命令をキャッシュメモリ４０２に保存する。このような記憶装置１としては、例えば、ＳＳＤ（Solid State Drive）等が挙げられる。なお、制御部４０１やキャッシュメモリ４０２は、各種回路や各種素子等を有する回路部に相当する。
【0114】
環状の短絡巻線２６０は、メモリ部２５０毎に設けられおらず、各メモリ部２５０に共通するように設けられている。例えば、環状の短絡巻線２６０は、全てのメモリ部２５０を囲むように設けられている。これにより、短絡巻線２６０による逆方向磁界が発生するので、外部磁界強度が低減する。
【0115】
なお、環状の短絡巻線２６０としては、第１から第６の実施形態と同じような構成の短絡巻線２６０を用いることが可能であるが、あくまでも、環状の短絡巻線２６０は、メモリ部２５０毎に設けられおらず、各メモリ部２５０に共通するように設けられる。
【0116】
また、変形例では、図１５に示すように、環状の短絡巻線２６０は、全てのメモリ部２５０に加え、制御部４０１及びキャッシュメモリ４０２に共通するように設けられている。例えば、環状の短絡巻線２６０は、制御部４０１、キャッシュメモリ４０２及び各メモリ部２５０の全てを囲むように設けられている。これにより、短絡巻線２６０による逆方向磁界が発生するので、外部磁界強度が低減する。
【0117】
＜７－２．作用・効果＞
以上説明したように、第７の実施形態によれば、各実施形態と同じ効果を得ることができる。つまり、短絡巻線２６０は、複数の記憶素子（例えば、ＭＴＪ素子１０）をそれぞれ有する複数のメモリ部２５０に共通するように設けられてもよい。このような場合でも、短絡巻線２６０による逆方向磁界が発生するので、外部磁界強度を確実に低減させることが可能となる。その結果、外部磁界に起因するエラー低減を確実に実現することができる。
以上説明したように、第７の実施形態によれば、各実施形態と同じ効果を得ることができる。つまり、短絡巻線２６０は、複数の記憶素子（例えば、ＭＴＪ素子１０）をそれぞれ有する複数のメモリ部２５０に共通するように設けられてもよい。このような場合でも、短絡巻線２６０による逆方向磁界が発生するので、外部磁界強度を確実に低減させることが可能となる。その結果、外部磁界に起因するエラー低減を確実に実現することができる。
【0118】
また、短絡巻線２６０は、メモリ部２５０及び回路部（例えば、制御部４０１やキャッシュメモリ４０２等）に共通するように設けられてもよい。このような場合でも、短絡巻線２６０による逆方向磁界が発生するので、外部磁界強度を確実に低減させることが可能となる。その結果、外部磁界に起因するエラー低減を確実に実現することができる。
【0119】
＜８．他の実施形態＞
上記の実施形態に係る構成は、上記の実施形態以外にも種々の異なる形態にて実施されてもよい。例えば、構成は、上述した例に限らず、種々の態様であってもよい。また、例えば、上記文書中や図面中で示した構成、処理手順、具体的名称、各種のデータやパラメータを含む情報については、特記する場合を除いて任意に変更することができる。
上記の実施形態に係る構成は、上記の実施形態以外にも種々の異なる形態にて実施されてもよい。例えば、構成は、上述した例に限らず、種々の態様であってもよい。また、例えば、上記文書中や図面中で示した構成、処理手順、具体的名称、各種のデータやパラメータを含む情報については、特記する場合を除いて任意に変更することができる。
【0120】
また、図示した各装置の各構成要素は機能概念的なものであり、必ずしも物理的に図示の如く構成されていることを要しない。すなわち、各装置の分散・統合の具体的形態は図示のものに限られず、その全部または一部を、各種の負荷や使用状況などに応じて、任意の単位で機能的または物理的に分散・統合して構成することができる。
【0121】
例えば、上記の各実施形態に係る各ＭＴＪ素子１０を磁気抵抗素子として使用し、記憶装置１として、ＨＤＤ（ハードディスクドライブ）等の記憶装置を構成してもよい。
【0122】
また、上記の各実施形態では、ＳＴＴ－ＭＲＡＭを例に説明したが、これに限るものではなく、磁性体を記憶層とする他のデバイス、例えば、磁界書込み型やトグル型、電圧反転型、スピン軌道トルク型等、いずれの型のＭＲＡＭにも、各実施形態に係る環状の短絡巻線２６０を適用することが可能である。
【0123】
＜９．電子機器の構成例＞
前述の各実施形態（各変形例も含む）に係る記憶装置１を備える電子機器として、撮像装置３００及びゲーム機器９００について図１６から図１８を参照して説明する。例えば、撮像装置３００及びゲーム機器９００は、前述の各実施形態に係る記憶装置１をメモリとして用いる。メモリとしては、例えば、フラッシュメモリ等が挙げられる。
前述の各実施形態（各変形例も含む）に係る記憶装置１を備える電子機器として、撮像装置３００及びゲーム機器９００について図１６から図１８を参照して説明する。例えば、撮像装置３００及びゲーム機器９００は、前述の各実施形態に係る記憶装置１をメモリとして用いる。メモリとしては、例えば、フラッシュメモリ等が挙げられる。
【0124】
＜９－１．撮像装置＞
前述の各実施形態のいずれかに係る記憶装置１を備える撮像装置３００について図１６を参照して説明する。図１６は、前述の各実施形態のいずれかに係る記憶装置１を備える撮像装置３００の概略構成の一例を示す図である。撮像装置３００としては、例えば、デジタルスチルカメラやビデオカメラ、撮像機能を有するスマートフォンや携帯電話機等の電子機器が挙げられる。
前述の各実施形態のいずれかに係る記憶装置１を備える撮像装置３００について図１６を参照して説明する。図１６は、前述の各実施形態のいずれかに係る記憶装置１を備える撮像装置３００の概略構成の一例を示す図である。撮像装置３００としては、例えば、デジタルスチルカメラやビデオカメラ、撮像機能を有するスマートフォンや携帯電話機等の電子機器が挙げられる。
【0125】
図１６に示すように、撮像装置３００は、光学系３０１、シャッタ装置３０２、撮像素子３０３、制御回路（駆動回路）３０４、信号処理回路３０５、モニタ３０６及びメモリ３０７を備える。この撮像装置３００は、静止画像および動画像を撮像可能である。
【0126】
光学系３０１は、１枚または複数枚のレンズを有する。この光学系３０１は、被写体からの光（入射光）を撮像素子３０３に導き、撮像素子３０３の受光面に結像させる。
【0127】
シャッタ装置３０２は、光学系３０１および撮像素子３０３の間に配置される。このシャッタ装置３０２は、制御回路３０４の制御に従って、撮像素子３０３への光照射期間および遮光期間を制御する。
【0128】
撮像素子３０３は、光学系３０１およびシャッタ装置３０２を介して受光面に結像される光に応じて、一定期間、信号電荷を蓄積する。撮像素子３０３に蓄積された信号電荷は、制御回路３０４から供給される駆動信号（タイミング信号）に従って転送される。
【0129】
制御回路３０４は、撮像素子３０３の転送動作およびシャッタ装置３０２のシャッタ動作を制御する駆動信号を出力して、撮像素子３０３およびシャッタ装置３０２を駆動する。
【0130】
信号処理回路３０５は、撮像素子３０３から出力された信号電荷に対して各種の信号処理を施す。信号処理回路３０５が信号処理を施すことにより得られた画像（画像データ）は、モニタ３０６に供給され、また、メモリ３０７に供給される。
【0131】
モニタ３０６は、信号処理回路３０５から供給された画像データに基づき、撮像素子３０３により撮像された動画又は静止画を表示する。モニタ３０６としては、例えば、液晶パネルや有機ＥＬ（Electro Luminescence）パネル等のパネル型表示装置が用いられる。
【0132】
メモリ３０７は、信号処理回路３０５から供給された画像データ、すなわち、撮像素子３０３により撮像された動画又は静止画の画像データを記憶する。メモリ３０７は、前述の各実施形態のいずれかに係る記憶装置１を含む。
【0133】
このように構成されている撮像装置３００においても、メモリ３０７として、上述した記憶装置１を用いることにより、生産性の向上を実現することができる。
【0134】
＜９－２．ゲーム機器＞
前述の各実施形態のいずれかに係る記憶装置１を備えるゲーム機器９００について図１７及び図１８を参照して説明する。図１７は、前述の各実施形態のいずれかに係る記憶装置１を備えるゲーム機器９００の概略構成の一例を示す斜視図（外観斜視図）である。図１８は、ゲーム機器９００の概略構成の一例を示すブロック図である。
前述の各実施形態のいずれかに係る記憶装置１を備えるゲーム機器９００について図１７及び図１８を参照して説明する。図１７は、前述の各実施形態のいずれかに係る記憶装置１を備えるゲーム機器９００の概略構成の一例を示す斜視図（外観斜視図）である。図１８は、ゲーム機器９００の概略構成の一例を示すブロック図である。
【0135】
図１７に示すように、ゲーム機器９００は、例えば、横長の扁平な形状に形成された外筐９０１の内外に各構成が配置された外観を有する。
【0136】
外筐９０１の前面には、長手方向の中央部に表示パネル９０２が設けられる。また、表示パネル９０２の左右には、それぞれ周方向に離隔して配置された操作キー９０３及び操作キー９０４が設けられる。また、外筐９０１の前面の下端部には、操作キー９０５が設けられる。操作キー９０３、９０４、９０５は、方向キー又は決定キー等として機能し、表示パネル９０２に表示されるメニュー項目の選択やゲームの進行等に用いられる。
【0137】
外筐９０１の上面には、外部機器を接続するための接続端子９０６や電力供給用の供給端子９０７、外部機器との赤外線通信を行う受光窓９０８等が設けられる。
【0138】
図１８に示すように、ゲーム機器９００は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を含む演算処理部９１０と、各種情報を記憶する記憶部９２０と、ゲーム機器９００の各構成を制御する制御部９３０とを備える。演算処理部９１０及び制御部９３０には、例えば、図示しないバッテリー等から電力が供給される。
【0139】
演算処理部９１０は、各種情報の設定またはアプリケーションの選択をユーザに行わせるためのメニュー画面を生成する。また、演算処理部９１０は、ユーザによって選択されたアプリケーションを実行する。
【0140】
記憶部９２０は、ユーザにより設定された各種情報を保持する。記憶部９２０は、前述の各実施形態のいずれかに係る記憶装置１を含む。
【0141】
制御部９３０は、入力受付部９３１、通信処理部９３３及び電力制御部９３５を有する。入力受付部９３１は、例えば、操作キー９０３、９０４及び９０５の状態検出を行う。また、通信処理部９３３は、外部機器との間の通信処理を行う。電力制御部９３５は、ゲーム機器９００の各部に供給される電力の制御を行う。
【0142】
このように構成されているゲーム機器９００においても、記憶部９２０として、上述した記憶装置１を用いることにより、生産性の向上を実現することができる。
【0143】
なお、前述の各実施形態に係る記憶装置１は、演算装置等を成す半導体回路とともに同一の半導体チップに搭載されて半導体装置（Ｓｙｓｔｅｍ－ｏｎ－ａ－Ｃｈｉｐ:ＳｏＣ）を構成してもよい。
【0144】
また、前述の各実施形態に係る記憶装置１は、上述のようにメモリ（記憶部）が搭載され得る各種の電子機器に実装されることが可能である。例えば、記憶装置１は、撮像装置３００やゲーム機器９００の他にも、ノートＰＣ（Personal Computer）、モバイル機器（例えば、スマートフォンやタブレットＰＣ等）、ＰＤＡ（Personal Digital Assistant）、ウェアラブルデバイス、音楽機器等、各種の電子機器に搭載されてもよい。例えば、記憶装置１は、ストレージ等の各種メモリとして用いられる。
【0145】
＜１０．付記＞
なお、本技術は以下のような構成も取ることができる。
（１）
磁化方向が変更可能な記憶層を有する記憶素子と、
前記記憶素子に対して設けられ、導電性を有する環状の短絡巻線と、
を備える記憶装置。
（２）
前記短絡巻線は、前記記憶素子の近傍に設けられている、
上記（１）に記載の記憶装置。
（３）
前記記憶素子に接続された配線を含む配線層をさらに備え、
前記短絡巻線は、前記配線層に設けられている、
上記（１）又は（２）に記載の記憶装置。
（４）
前記短絡巻線は、前記配線と同じ材料により形成されている、
上記（３）に記載の記憶装置。
（５）
前記記憶素子を含む素子層をさらに備え、
前記配線層は、前記素子層に積層されている、
上記（３）に記載の記憶装置。
（６）
前記短絡巻線は、環の内側領域が前記記憶素子の上方又は下方に位置するように形成されている、
上記（１）から（５）のいずれか一つに記載の記憶装置。
（７）
前記短絡巻線は、前記記憶素子を囲むように形成されている、
上記（１）から（５）のいずれか一つに記載の記憶装置。
（８）
前記記憶素子は、複数設けられており、
前記短絡巻線は、複数の前記記憶素子に対して設けられている、
上記（１）から（７）のいずれか一つに記載の記憶装置。
（９）
前記短絡巻線は、一巻きの巻線であり、複数設けられている、
上記（１）から（８）のいずれか一つに記載の記憶装置。
（１０）
複数の前記短絡巻線は、高さ方向に並べられている、
上記（９）に記載の記憶装置。
（１１）
複数の前記短絡巻線は、ビアにより接続されている、
上記（９）又は（１０）に記載の記憶装置。
（１２）
複数の前記短絡巻線は、同心環状に設けられている、
上記（９）から（１１）のいずれか一つに記載の記憶装置。
（１３）
前記記憶素子に接続された配線を含む配線層と、
前記配線層に積層された所定層と、
をさらに備え、
前記短絡巻線は、前記所定層に設けられている、
上記（１）から（１２）のいずれか一つに記載の記憶装置。
（１４）
前記記憶素子に接続された配線を含む配線層をさらに備え、
前記記憶素子は、前記配線層に設けられている、
上記（１）から（１３）のいずれか一つに記載の記憶装置。
（１５）
前記記憶素子に対して設けられ、静磁界を遮断する静磁界遮断部材をさらに備える、
上記（１）から（１４）のいずれか一つに記載の記憶装置。
（１６）
前記記憶素子に接続された配線を含む配線層をさらに備え、
前記静磁界遮断部材は、前記配線層を覆うように設けられている、
上記（１５）に記載の記憶装置。
（１７）
複数の前記記憶素子をそれぞれ有する複数のメモリ部をさらに備え、
前記短絡巻線は、複数の前記メモリ部に共通するように設けられている、
上記（１）から（１６）のいずれか一つに記載の記憶装置。
（１８）
複数の前記記憶素子を有するメモリ部と、
前記メモリ部以外の回路部と、
をさらに備え、
前記短絡巻線は、前記メモリ部及び前記回路部に共通するように設けられている、
上記（１）から（１６）のいずれか一つに記載の記憶装置。
（１９）
情報を記憶する記憶装置を備え、
前記記憶装置は、
磁化方向が変更可能な記憶層を有する記憶素子と、
前記記憶素子に対して設けられ、導電性を有する環状の短絡巻線と、
を有する電子機器。
（２０）
磁化方向が変更可能な記憶層を有する記憶素子を形成し、
前記記憶素子に対して、導電性を有する環状の短絡巻線を形成する、
ことを含む記憶装置の製造方法。
（２１）
上記（１）から（１８）のいずれか一つに記載の記憶装置を備える電子機器。
（２２）
上記（１）から（１８）のいずれか一つに記載の記憶装置を製造する記憶装置の製造方法。
なお、本技術は以下のような構成も取ることができる。
（１）
磁化方向が変更可能な記憶層を有する記憶素子と、
前記記憶素子に対して設けられ、導電性を有する環状の短絡巻線と、
を備える記憶装置。
（２）
前記短絡巻線は、前記記憶素子の近傍に設けられている、
上記（１）に記載の記憶装置。
（３）
前記記憶素子に接続された配線を含む配線層をさらに備え、
前記短絡巻線は、前記配線層に設けられている、
上記（１）又は（２）に記載の記憶装置。
（４）
前記短絡巻線は、前記配線と同じ材料により形成されている、
上記（３）に記載の記憶装置。
（５）
前記記憶素子を含む素子層をさらに備え、
前記配線層は、前記素子層に積層されている、
上記（３）に記載の記憶装置。
（６）
前記短絡巻線は、環の内側領域が前記記憶素子の上方又は下方に位置するように形成されている、
上記（１）から（５）のいずれか一つに記載の記憶装置。
（７）
前記短絡巻線は、前記記憶素子を囲むように形成されている、
上記（１）から（５）のいずれか一つに記載の記憶装置。
（８）
前記記憶素子は、複数設けられており、
前記短絡巻線は、複数の前記記憶素子に対して設けられている、
上記（１）から（７）のいずれか一つに記載の記憶装置。
（９）
前記短絡巻線は、一巻きの巻線であり、複数設けられている、
上記（１）から（８）のいずれか一つに記載の記憶装置。
（１０）
複数の前記短絡巻線は、高さ方向に並べられている、
上記（９）に記載の記憶装置。
（１１）
複数の前記短絡巻線は、ビアにより接続されている、
上記（９）又は（１０）に記載の記憶装置。
（１２）
複数の前記短絡巻線は、同心環状に設けられている、
上記（９）から（１１）のいずれか一つに記載の記憶装置。
（１３）
前記記憶素子に接続された配線を含む配線層と、
前記配線層に積層された所定層と、
をさらに備え、
前記短絡巻線は、前記所定層に設けられている、
上記（１）から（１２）のいずれか一つに記載の記憶装置。
（１４）
前記記憶素子に接続された配線を含む配線層をさらに備え、
前記記憶素子は、前記配線層に設けられている、
上記（１）から（１３）のいずれか一つに記載の記憶装置。
（１５）
前記記憶素子に対して設けられ、静磁界を遮断する静磁界遮断部材をさらに備える、
上記（１）から（１４）のいずれか一つに記載の記憶装置。
（１６）
前記記憶素子に接続された配線を含む配線層をさらに備え、
前記静磁界遮断部材は、前記配線層を覆うように設けられている、
上記（１５）に記載の記憶装置。
（１７）
複数の前記記憶素子をそれぞれ有する複数のメモリ部をさらに備え、
前記短絡巻線は、複数の前記メモリ部に共通するように設けられている、
上記（１）から（１６）のいずれか一つに記載の記憶装置。
（１８）
複数の前記記憶素子を有するメモリ部と、
前記メモリ部以外の回路部と、
をさらに備え、
前記短絡巻線は、前記メモリ部及び前記回路部に共通するように設けられている、
上記（１）から（１６）のいずれか一つに記載の記憶装置。
（１９）
情報を記憶する記憶装置を備え、
前記記憶装置は、
磁化方向が変更可能な記憶層を有する記憶素子と、
前記記憶素子に対して設けられ、導電性を有する環状の短絡巻線と、
を有する電子機器。
（２０）
磁化方向が変更可能な記憶層を有する記憶素子を形成し、
前記記憶素子に対して、導電性を有する環状の短絡巻線を形成する、
ことを含む記憶装置の製造方法。
（２１）
上記（１）から（１８）のいずれか一つに記載の記憶装置を備える電子機器。
（２２）
上記（１）から（１８）のいずれか一つに記載の記憶装置を製造する記憶装置の製造方法。
【符号の説明】
【0146】
１ 記憶装置
１０ ＭＴＪ素子
２０ 選択トランジスタ
７０ ビット線
７２ ゲート電極
７４ 配線
１００ 下地層
１０２ 固定層
１０４ 絶縁層
１０６ 記憶層
１０８ キャップ層
２００ 半導体基板
２０２ ソース領域
２０４ ドレイン領域
２０６ 素子分離層
２０８ コンタクト層
２１０ コンタクト層
２２０ 半導体基板
２３０ 素子層
２４０ 配線層
２４１ 配線
２５０ メモリ部
２６０ 短絡巻線
２７０ 所定層
２８０ 静磁界遮断部材
３００ 撮像装置
９００ ゲーム機器
１０ ＭＴＪ素子
２０ 選択トランジスタ
７０ ビット線
７２ ゲート電極
７４ 配線
１００ 下地層
１０２ 固定層
１０４ 絶縁層
１０６ 記憶層
１０８ キャップ層
２００ 半導体基板
２０２ ソース領域
２０４ ドレイン領域
２０６ 素子分離層
２０８ コンタクト層
２１０ コンタクト層
２２０ 半導体基板
２３０ 素子層
２４０ 配線層
２４１ 配線
２５０ メモリ部
２６０ 短絡巻線
２７０ 所定層
２８０ 静磁界遮断部材
３００ 撮像装置
９００ ゲーム機器
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】